KR20190032414A - 반도체 장치 - Google Patents

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KR20190032414A
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oxide
transistor
barrier layer
film
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야스마사 야마네
모토무 구라타
료타 호도
다카히사 이시야마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기 특성이 안정적인 반도체 장치를 제공한다. 또는, 메세화 또는 고집적화에 적합한 신뢰성이 높은 반도체 장치를 제공한다. 반도체 장치는 제 1 배리어층, 제 2 배리어층, 제 3 배리어층, 산화물을 포함하는 트랜지스터, 절연체, 및 도전체를 포함한다. 절연체는 산소 과잉 영역을 포함한다. 절연체 및 산화물은 제 1 배리어층과 제 2 배리어층 사이에 있다. 도전체는 제 3 배리어층을 개재하여, 제 1 배리어층의 개구, 제 2 배리어층의 개구, 및 절연체의 개구에 있다.

Description

반도체 장치
본 발명의 일 형태는 반도체 장치 및 그 제작 방법에 관한 것이다. 본 발명의 다른 일 형태는 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
본 명세서 등에서 반도체 장치는 일반적으로, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 표시 장치(예를 들어 액정 표시 장치 또는 발광 표시 장치), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 포함할 수 있다.
트랜지스터를 반도체 박막을 사용하여 형성하는 기술이 주목을 받고 있다. 이러한 트랜지스터는 집적 회로(IC) 및 화상 표시 장치(단순히 표시 장치라고도 함) 등의 광범위의 전자 기기에 적용되고 있다. 트랜지스터에 적용 가능한 반도체 박막의 재료로서 실리콘계 반도체 재료가 널리 알려져 있다. 다른 재료로서는 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서, 활성층이 산화 아연 또는 In-Ga-Zn계 산화물로 이루어지는 트랜지스터를 사용하여 표시 장치를 제작하는 기술이 각각 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 근년에 들어, 산화물 반도체를 포함하는 트랜지스터를 사용하여 기억 장치의 집적 회로를 제작하는 기술이 개시되어 있다(특허문헌 3 참조). 또한, 기억 장치뿐만 아니라 연산 장치 또는 그 외의 장치도, 산화물 반도체를 포함하는 트랜지스터를 사용하여 제작되고 있다.
그러나, 활성층으로서 산화물 반도체를 포함하는 트랜지스터는, 산화물 반도체 내의 불순물 및 산소 결손에 의하여 전기 특성이 쉽게 변화되기 때문에 신뢰성이 낮다는 문제를 갖는 것이 알려져 있다. 예를 들어, 바이어스 온도 스트레스 시험(BT 시험) 후에 트랜지스터의 문턱 전압이 변화되는 경우가 있다.
일본 공개특허공보 특개2007-123861호 일본 공개특허공보 특개2007-096055호 일본 공개특허공보 특개2011-119674호
본 발명의 일 형태의 과제는 전기 특성이 양호한 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신뢰성이 높은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 높은 생산성으로 제작할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 형태의 다른 과제는 오랫동안 데이터를 유지할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 고속으로 데이터를 기록할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 설계의 유연성이 높은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 저전력의 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 제공하는 것이다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 달성할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태에서는, 과잉 산소를 산화물 반도체 근방의 산화물 절연체로부터 산화물 반도체에 공급하여 산화물 반도체 내의 산소 결손을 저감시킨다.
또한, 산화물 반도체 근방의 다른 구성 요소 등으로부터의 물 및 수소 등의 불순물이 산화물 반도체에 들어가는 것을 방지할 수 있다. 외부로부터 산화물 반도체에 수소 등의 불순물이 들어가는 것을 방지하기 위하여, 물 및 수소 등의 불순물에 대한 배리어성을 갖는 절연체가 산화물 반도체를 덮도록 형성된다.
물 및 수소 등의 불순물에 대한 배리어성을 갖는 절연체의 산소 투과성을 낮게 한다. 이에 의하여, 산소의 외부 확산을 방지할 수 있고, 산화물 반도체 및 산화물 반도체 근방의 산화물 절연체에 산소를 효율적으로 공급할 수 있다.
이러한 식으로, 산화물 반도체 및 주위의 산화물 절연체에 포함되는 물 및 수소 등의 불순물을 저감할 수 있고, 산화물 반도체 내의 산소 결손을 저감할 수 있다.
본 발명의 일 형태는 제 1 배리어층, 제 2 배리어층, 제 3 배리어층, 산화물을 포함하는 트랜지스터, 절연체, 및 도전체를 포함한다. 절연체는 산소 과잉 영역을 포함한다. 절연체 및 산화물은 제 1 배리어층과 제 2 배리어층 사이에 있다. 도전체는 제 1 배리어층의 개구, 제 2 배리어층의 개구, 및 절연체의 개구에 있다. 제 3 배리어층은 도전체와, 제 1 배리어층, 제 2 배리어층, 및 절연체와의 사이에 있다.
본 발명의 일 형태는 제 1 배리어층, 제 2 배리어층, 제 3 배리어층, 산화물을 포함하는 트랜지스터, 절연체, 및 트랜지스터에 전기적으로 접속되는 도전체를 포함한다. 절연체는 산소 과잉 영역을 포함한다. 절연체 및 산화물은 제 1 배리어층과 제 2 배리어층 사이에 있다. 도전체는 제 1 배리어층의 개구 및 절연체의 개구에 있다. 제 3 배리어층은 도전체와, 제 1 배리어층 및 절연체와의 사이에 있다.
본 발명의 일 형태는 제 1 배리어층, 제 2 배리어층, 제 3 배리어층, 산화물을 포함하는 트랜지스터, 절연체, 제 1 도전체, 및 제 2 도전체를 포함한다. 절연체는 산소 과잉 영역을 포함한다. 제 2 도전체는 트랜지스터에 전기적으로 접속된다. 절연체 및 산화물은 제 1 배리어층과 제 2 배리어층 사이에 있다. 제 1 도전체는 제 1 배리어층의 개구, 제 2 배리어층의 개구, 및 절연체의 개구에 있다. 제 3 배리어층은 제 1 도전체와, 제 1 배리어층, 제 2 배리어층, 및 절연체와의 사이에 있다. 제 2 도전체는 제 1 배리어층의 개구 및 절연체의 개구에 있다. 제 3 배리어층은 제 2 도전체와, 제 1 배리어층 및 절연체와의 사이에 있다.
상기 구조 중 임의의 것에서, 제 1 배리어층의 개구의 측면 및 제 2 배리어층의 개구의 측면이 제 3 배리어층과 접촉함으로써, 트랜지스터 및 절연체가 제 1 배리어층, 제 2 배리어층, 및 제 3 배리어층에 의하여 밀봉된다.
상기 구조 중 임의의 것에서, 400℃ 이하의 온도에서 TDS에 의하여 측정될 때, 제 1 배리어층, 제 2 배리어층, 또는 제 3 배리어층 아래의 구성 요소로부터의 수소의 방출량은 5.0×1014/cm2 이하이어도 좋다.
상기 구조 중 임의의 것은 개구를 갖는 제 2 절연체 및 개구를 갖는 제 3 절연체를 포함하여도 좋다. 제 2 절연체는 제 2 배리어층 위에 있다. 제 3 절연체는 제 1 배리어층 아래에 있다. 제 2 절연체의 개구의 측면 및 제 3 절연체의 개구의 측면은 각각 제 3 배리어층으로 덮인 영역을 갖는다.
상기 구조 중 임의의 것에서, 제 1 배리어층은 트랜지스터의 게이트 절연막으로서 기능하여도 좋다.
본 발명의 일 형태에 따르면, 산화물 반도체를 포함하며 전기 특성이 안정적인 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 설계의 유연성이 높은 반도체 장치를 제공할 수 있다.
본 발명의 일 형태에 따르면, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 높은 생산성으로 제작할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 일 형태에 따르면, 오랫동안 데이터를 유지할 수 있는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 고속으로 데이터를 기록할 수 있는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 저전력의 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태는 모든 효과를 반드시 실현할 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
도 1의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치의 구조를 도시한 상면도 및 단면도이다.
도 2의 (A) 내지 (J)는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 3의 (A) 내지 (H)는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 4의 (A) 내지 (H)는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 5의 (A) 내지 (F)는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 6의 (A) 내지 (D)는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 7의 (A) 내지 (D)는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 8의 (A) 내지 (D)는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 9의 (A) 및 (B)는 본 발명의 일 형태의 반도체 장치의 제작 방법을 도시한 단면도이다.
도 10의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치의 구조를 도시한 상면도 및 단면도이다.
도 11의 (A) 내지 (C)는 본 발명의 일 형태의 반도체 장치의 구조를 도시한 상면도 및 단면도이다.
도 12는 본 발명의 일 형태의 반도체 장치의 구조를 도시한 단면도이다.
도 13은 본 발명의 일 형태의 반도체 장치의 구조를 도시한 단면도이다.
도 14는 본 발명의 일 형태의 반도체 장치의 구조를 도시한 단면도이다.
도 15는 본 발명의 일 형태의 반도체 장치의 구조를 도시한 단면도이다.
도 16의 (A) 내지 (C)는 각각 실시예의 구조를 도시한 것이다.
도 17의 (A) 내지 (F)는 실시예의 TDS 결과를 나타낸 것이다.
도 18의 (A) 및 (B)는 각각 실시예의 구조를 도시한 것이다.
도 19의 (A) 내지 (D)는 실시예의 TDS 결과를 나타낸 것이다.
도 20의 (A) 및 (B)는 실시예의 구조의 단면도, 및 STEM 이미지이다.
도 21은 실시예의 I d-V g 특성을 나타낸 것이다.
도 22의 (A) 및 (B)는 실시예의 구조, 및 TDS 결과를 나타낸 것이다.
도 23의 (A) 내지 (D)는 실시예의 구조의 단면도, 및 STEM 이미지이다.
도 24의 (A)는 실시예의 시료의 접촉 저항을 나타낸 것이고, 도 24의 (B) 및 (C)는 EDX 매핑 이미지를 나타낸 것이다.
도 25는 실시예의 I d-V g 특성을 나타낸 것이다.
도 26은 실시예의 I d-V g 특성을 나타낸 것이다.
도 27은 실시예의 시료의 접촉 저항을 나타낸 것이다.
도 28은 실시예의 시료의 GBT 스트레스 시험의 결과를 나타낸 것이다.
실시형태에 대하여 도면을 참조하여 이하에서 설명한다. 또한 실시형태는 많은 다른 형태로 실행할 수 있다. 본 발명의 취지 및 범위에서 벗어남이 없이 형태 및 자세한 사항이 다양하게 변경될 수 있다는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 그러므로, 본 발명은 이하의 실시형태의 설명에 한정되어 해석되지 말아야 한다.
도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 그러므로, 본 발명의 형태는 이러한 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 도시한 모식도이고, 본 발명의 형태는 도면에 도시된 형상 또는 값에 한정되지 않는다. 도면에서, 같은 부분 또는 비슷한 기능을 갖는 부분은 상이한 도면에서 같은 부호로 나타내고, 그 설명은 반복하지 않는다. 또한, 비슷한 기능을 갖는 부분에는 같은 해칭 패턴을 적용하고, 이 부분을 부호로 나타내지 않는 경우가 있다.
또한, 본 명세서 등에서 "제 1" 및 "제 2" 등의 서수는 편의상 사용되며, 공정 순서 또는 층의 적층 순서를 나타내지 않는다. 그러므로, 예를 들어, "제 1"을 "제 2" 또는 "제 3"으로 적절히 바꿔도 설명할 수 있다. 또한, 본 명세서 등에서의 서수는 본 발명의 일 형태를 특정하는 것과 반드시 같을 필요는 없다.
본 명세서에서, "위에" 및 "아래에" 등, 배치를 설명하기 위한 용어는, 도면을 참조하여 구성 요소들 사이의 위치 관계를 설명하기 위하여 편의상 사용된다. 구성 요소들 사이의 위치 관계는 각 구성 요소를 기재하는 방향에 따라 적절히 변화된다. 따라서, 본 명세서에서 사용되는 용어에 대한 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
본 명세서 등에서, 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 포함하고, 채널 형성 영역을 통하여 드레인과 소스 사이에 전류를 흘릴 수 있다. 또한, 본 명세서 등에서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
"소스" 및 "드레인'의 기능은 예를 들어 반대 극성의 트랜지스터를 사용할 때 또는 회로 동작에서 전류가 흐르는 방향이 변화될 때, 서로 바뀌는 경우가 있다. 따라서, 본 명세서 등에서 "소스" 및 "드레인"이라는 용어는 서로 바꿀 수 있다.
또한 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서, 채널 길이는 모든 영역에서 반드시 같을 필요는 없다. 바꿔 말하면 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 하나의 트랜지스터에서, 채널 폭은 모든 영역에서 반드시 같을 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값으로 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터 구조에 따라, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, "실효적인 채널 폭"이라고 함)은 트랜지스터의 상면도에 나타낸 채널 폭(이하, "외견상 채널 폭"이라고 함)과 상이한 경우가 있다. 예를 들어, 반도체의 측면을 덮는 게이트 전극을 갖는 트랜지스터에서는 실효적인 채널 폭이 외견상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어 반도체의 측면을 덮는 게이트 전극을 갖는 미세한 트랜지스터에서는 반도체의 측면에 형성되는 채널 형성 영역의 비율이 증가되는 경우가 있다. 이 경우, 실효적인 채널 폭이 외견상 채널 폭보다 크다.
이러한 경우, 실효적인 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어, 설계값으로부터의 실효적인 채널 폭의 추산에는, 반도체의 형상을 알고 있다는 가정이 요구된다. 그러므로 반도체의 형상을 정확하게 모르는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
따라서, 본 명세서에서는 외견상 채널 폭을 "SCW(surrounded channel width)"라고 하는 경우가 있다. 또한, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 SCW 또는 외견상 채널 폭을 나타낼 수 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 실효적인 채널 폭을 나타내는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 분석함으로써 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 계산하여 얻는 경우, SCW가 계산에 사용되어도 좋다. 이 경우, 값은 실효적인 채널 폭을 사용하여 계산한 것과 상이한 경우가 있다.
본 명세서 등에서, "전기적으로 접속"이라는 용어는 구성 요소가 "어떠한 전기적 기능을 갖는 물체"를 통하여 접속되어 있는 경우를 포함한다. "어떠한 전기적 기능을 갖는 물체"에는, 그 물체를 통하여 접속된 구성 요소들 사이에서 전기 신호가 송수신될 수 있기만 하면, 특별한 제한은 없다. "어떠한 전기적 기능을 갖는 물체"의 예에는 전극 및 배선뿐만 아니라, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 및 다양한 기능을 갖는 소자가 포함된다.
또한 본 명세서 등에서, 질화 산화물이란 산소보다 질소를 더 포함하는 화합물을 말한다. 산화 질화물이란 질소보다 산소를 더 포함하는 화합물을 말한다. 각 원소의 함유량은, 예를 들어 RBS(Rutherford backscattering spectrometry)에 의하여 측정될 수 있다.
본 명세서 등에서 "막" 및 "층"이라는 용어는 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어는 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
본 명세서 등에서, "평행"이란 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 나타내기 때문에, 상기 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, "실질적으로 평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 나타낸다. 또한, "수직"이란 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 나타내기 때문에 상기 각도가 85° 이상 95° 이하인 경우도 포함한다. 또한 "실질적으로 수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하인 것을 나타낸다.
본 명세서에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
또한 본 명세서에서, 배리어막이란 산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 갖는 막을 말한다. 도전성을 갖는 배리어막을 도전성 배리어막이라고 할 수 있다.
본 명세서 등에서, 노멀리 온 특성을 갖는 트랜지스터는, 전원에 의하여 전위가 인가되지 않는 경우(0V)에 온이 되는 트랜지스터이다. 예를 들어, 트랜지스터의 노멀리 온 특성은, 트랜지스터의 게이트에 공급되는 전압(V g)이 0V인 경우에 트랜지스터의 문턱 전압이 음이 되는 전기 특성을 의미하는 경우가 있다.
본 명세서 등에서, 금속 산화물은 넓은 의미에서 금속의 산화물을 의미한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 사용한 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 바꿔 말하면, OS FET는 금속 산화물 또는 산화물 반도체를 포함하는 트랜지스터이다.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 일 형태에 대하여 도 1의 (A) 내지 (C), 도 2의 (A) 내지 (J), 도 3의 (A) 내지 (H), 도 4의 (A) 내지 (H), 도 5의 (A) 내지 (F), 도 6의 (A) 내지 (D), 도 7의 (A) 내지 (D), 도 8의 (A) 내지 (D), 도 9의 (A) 및 (B), 도 10의 (A) 내지 (C), 및 도 11의 (A) 내지 (C)를 참조하여 설명한다.
<반도체 장치의 구조>
이하에서, 본 발명의 일 형태의 반도체 장치의 예에 대하여 설명한다. 도 1의 (A) 내지 (C)는 본 발명의 일 형태의 트랜지스터(200), 및 트랜지스터(200)에 전기적으로 접속되는 플러그를 도시한 상면도 및 단면도이다. 도 1의 (A)는 상면도이고, 도 1의 (B)는 도 1의 (A)에서의 일점쇄선 L1-L2를 따라 취한 단면도이고, 도 1의 (C)는 일점쇄선 W1-W2를 따라 취한 단면도이다. 도면의 명료화를 위하여, 일부의 구성 요소를 도 1의 (A)의 상면도에 도시하지 않았다.
본 발명의 일 형태의 반도체 장치는 트랜지스터(200), 층간막으로서 기능하는 절연체(280, 282, 및 286), 절연체(280 및 282)의 개구의 측면을 덮는 배리어층(276)(배리어층(276a, 276b, 및 276c)), 및 층간막으로서 기능하는 절연체(280, 282, 및 286)의 개구에 제공되는 도전체(246)(도전체(246a, 246b, 및 246c)) 및 도전체(248)(도전체(248a, 248b, 및 248c))를 포함한다. 배리어층(276)은 도전체(246 및 248)와 절연체(280, 282, 및 286) 사이에 있다.
반도체 장치에서, 도전체(246 및 248)는 플러그 또는 배선으로서 기능한다. 또한 본 명세서 등에서, 배선 및 배선에 전기적으로 접속되는 플러그가 하나의 구성 요소이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하고, 도전체의 다른 부분이 플러그로서 기능하는 경우가 있다.
트랜지스터(200)는, 제 1 게이트 전극으로서 기능하는 도전체(260)(도전체(260a) 및 도전체(260b)를 포함함), 제 2 게이트 전극으로서 기능하는 도전체(205)(도전체(205a) 및 도전체(205b)를 포함함), 도전체(260)와 접촉하는 배리어층(270), 게이트 절연층으로서 기능하는 절연체(220, 222, 및 224) 및 절연체(250), 채널이 형성되는 영역을 포함하는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c)을 포함함), 소스 및 드레인 중 한쪽으로서 기능하는 도전체(240a), 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(240b), 및 도전체(240)(도전체(240a 및 240b))와 접촉하는 배리어층(244)(배리어층(244a 및 244b))을 포함한다.
트랜지스터(200)에서, 산화물(230)은 산화물 반도체로서 기능하는 금속 산화물(이하, 금속 산화물을 산화물 반도체라고도 함)을 사용하여 형성하는 것이 바람직하다. 산화물 반도체를 사용하여 형성되는 트랜지스터는 오프 상태에서의 누설 전류가 매우 낮기 때문에, 소비전력이 낮은 반도체 장치를 제공할 수 있다. 산화물 반도체는 스퍼터링법 등으로 형성할 수 있기 때문에 고집적화된 반도체 장치에 포함되는 트랜지스터에 사용할 수 있다.
그러나, 산화물 반도체를 사용하여 형성되는 트랜지스터는 산화물 반도체 내의 불순물 및 산소 결손에 의하여 그 전기 특성이 변화되기 쉬워, 그 결과, 신뢰성이 저하되는 경우가 있다. 산화물 반도체에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 발생시키는 경우가 있다. 산소 결손에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서, 수소를 포함한 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다.
따라서, 트랜지스터(200) 근방에 제공되는 절연막으로서 기능하는 절연체(280)는 산화 실리콘막 또는 산화 질화 실리콘막 등, 산소를 포함하는 절연체인 것이 바람직하다.
절연체(280)는 화학량론적 조성보다 높은 비율로 산소를 포함하는 산화물을 사용하여 형성되는 것이 특히 바람직하다. 즉, 절연체(280)는 화학량론적 조성을 초과하여 산소를 포함하는 영역(이하, 산소 과잉 영역이라고도 함)을 갖는 것이 바람직하다. 특히, 산소 과잉 영역을 갖는 절연체를 트랜지스터(200) 근방의 층간막에 제공하면, 트랜지스터(200)에 포함되는 산화물(230) 내의 산소 결손을 저감할 수 있어, 신뢰성이 향상될 수 있다.
산소 과잉 영역을 포함하는 절연체로서는, 구체적으로 가열에 의하여 산소의 일부가 방출되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소의 일부가 방출되는 산화물은, TDS(thermal desorption spectroscopy) 분석에 있어서 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, TDS 분석에서의 막의 표면 온도는 바람직하게는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하이다.
예를 들어, 산화 실리콘 또는 산화 질화 실리콘을 포함하는 재료를 사용할 수 있다. 또는, 금속 산화물을 사용할 수 있다. 또한, 본 명세서에서, "산화 질화 실리콘"이란 질소보다 높은 비율로 산소를 포함하는 재료를 말하고, "질화 산화 실리콘"이란 산소보다 높은 비율로 질소를 포함하는 재료를 말한다.
또한, 절연체(280)가 산소 과잉 영역을 포함하는 경우, 절연체(282)는 산소, 수소, 및 물에 대한 배리어성을 갖는 것이 바람직하다. 절연체(282)가 산소에 대한 배리어성을 가지면, 산소 과잉 영역의 산소가 절연체(286) 측으로 확산되지 않고 산화물(230)에 효율적으로 공급된다.
또한, 규정되지 않는 한, 본 명세서에서의 "배리어성"이라는 용어는, 적어도 수소 및 물로 대표되는 불순물의 확산을 억제하는 기능을 말한다. 예를 들어, 수소의 확산은 350℃, 바람직하게는 400℃의 분위기에서 억제된다. 예를 들어 수소를 방출하는 제 1 막, 및 그 위에 적층된 임의의 제 2 막을 포함하는 구조에는 400℃ 이하의 온도에서 TDS 측정이 수행되고, 수소의 방출량이 5.0×1014/cm2 이하인 경우, 제 2 막은 수소에 대한 배리어성을 갖는 것으로 간주된다. 수소의 방출량은 400℃ 이하의 온도에서 3.4×1014/cm2 이하인 것이 바람직하고, 500℃ 이하의 온도에서 7.1×1014/cm2 이하인 것이 더 바람직하고, 600℃ 이하의 온도에서 1.4×1015/cm2 이하인 것이 더욱 바람직하다.
나중에 자세히 설명하는 바와 같이, 절연체(282)와 마찬가지로, 트랜지스터(200)에 포함되는 절연체(222)는 산소, 수소, 및 물에 대한 배리어성을 갖는 것이 바람직하다. 절연체(222)가 산소에 대한 배리어성을 가지면, 산소 과잉 영역의 산소가 절연체(220) 측으로 확산되지 않고, 산화물(230)에 효율적으로 공급될 수 있다.
절연체(282)는 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 사용한 단층 구조 또는 적층 구조를 갖는 것이 바람직하다. 특히, 산소 또는 수소에 대한 배리어성을 갖는 절연막, 예를 들어 산화 알루미늄막 또는 산화 하프늄막을 사용하는 것이 바람직하다. 이러한 재료로 형성된 절연체(282)는, 산화물(230)로부터 산소가 방출되는 것, 및 외부로부터 수소 등의 불순물이 들어가는 것을 방지하는 층으로서 기능한다.
또는, 예를 들어, 상기 절연체에 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄을 첨가하여도 좋다. 또는 절연체에 질화 처리를 수행하여도 좋다. 상기 절연체 위에 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘을 적층하여도 좋다.
또한, 절연체(280, 282, 및 286)는 각각 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 적층은 반드시 같은 재료로 형성될 필요는 없고, 상이한 재료로 형성되어도 좋다. 또한, 트랜지스터(200)를 덮는 절연체(280)는 그 아래의 거칠기를 덮는 평탄화막으로서 기능하여도 좋다.
트랜지스터(200)는, 절연체(280, 282, 및 286)에 제공되는 도전체(246 및 248) 등의 플러그 또는 배선을 통하여, 다른 구성 요소와 전기적으로 접속되는 경우가 있다. 도전체(246 및 248)가 절연체(280)와 접촉되면, 절연체(280)에 포함되는 과잉 산소가 도전체(246 및 248)에 의하여 흡수될 수 있다.
반도체 장치에 제공되는 플러그 또는 배선의 형상, 또는 플러그 또는 배선의 수에 따라서는, 절연체(280)에 포함되는 과잉 산소가 트랜지스터(200)에 포함되는 산화물(230) 내의 산소 결손을 보충하는 데 부족하므로, 반도체 장치의 신뢰성이 저하될 수 있다. 따라서, 절연체(280)의 산소 과잉 영역은 도전체(246 및 248)에 의하여 흡수되는 산소의 양을 고려하여 형성될 필요가 있다.
또한, 트랜지스터(200) 근방에 형성되는 구성 요소에 포함되는 불순물인 수소가, 플러그 또는 배선으로서 사용되는 도전체를 통하여 상기 도전체와 접촉하는 구성 요소로 확산되는 경우가 있다.
따라서, 도전체(246 및 248)와, 산소 과잉 영역을 갖는 절연체(280) 및 배리어성을 갖는 절연체(282)와의 사이에 배리어층(276)을 제공하는 것이 바람직하다. 배리어층(276)은 배리어성을 갖는 절연체(282)와 접촉하여 제공되는 것이 특히 바람직하다. 배리어층(276)은 절연체(282)와 접촉하기 때문에, 절연체(280) 및 트랜지스터(200)는 배리어성을 갖는 절연체, 및 배리어층에 의하여 밀봉될 수 있다. 배리어층(276)은 절연체(286)의 일부와 접촉하는 것도 바람직하다. 배리어층(276)이 절연체(286)와도 접촉되면, 산소 및 불순물의 확산을 더 억제할 수 있다.
즉, 배리어층(276)은 절연체(280)에 포함되는 과잉 산소가 도전체(246 및 248)에 의하여 흡수되는 것을 방지할 수 있다. 따라서, 도전체(246 및 248)에 의하여 과잉 산소가 흡수되기 때문에, 트랜지스터(200)에 포함되는 산화물(230) 내의 산소 결손이 과잉 산소로 보충되지 않음으로써 발생되는, 반도체 장치의 신뢰성의 저하를 방지할 수 있다.
또한, 배리어층(276)은 불순물인 수소의 확산을 억제할 수 있다. 예를 들어, 배리어층(276)은 절연체(282) 위의 구성 요소에 포함되는 수소가 트랜지스터(200)와 접촉하는 절연체(280)로 도전체(246 및 248)를 통하여 확산되는 것을 억제할 수 있다.
또한, 배리어층(276)에 의하여, 반도체 장치에 제공되는 플러그 또는 배선의 형상 또는 위치, 또는 플러그 또는 배선의 수에 상관없이, 절연체(280)는 적절한 양의 과잉 산소를 포함할 수 있다. 수소의 확산을 억제하면 산소 결손이 형성되기 어려워지기 때문에, 캐리어의 생성을 억제할 수 있다. 따라서, 과잉 산소를 트랜지스터(200)에 안정적으로 공급할 수 있어, 트랜지스터(200)가 안정적인 전기 특성을 가질 수 있다. 또한, 반도체 장치의 설계의 유연성을 높일 수 있다.
또한, 배리어층(276)을 사용함으로써, 플러그 또는 배선으로서 사용되는 도전체의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 산소 흡수성 및 높은 도전성을 갖는 금속 재료를 도전체(246 및 248)에 사용함으로써, 소비전력이 낮은 반도체 장치를 제공할 수 있다. 구체적인 예로서, 텅스텐 또는 알루미늄 등의 내산화성이 낮으며 도전성이 높은 재료, 그리고 쉽게 퇴적 및 가공할 수 있는 도전체를 들 수 있다.
각 도전체(246 및 248)는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전 재료를 사용하여 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 예를 들어, 텅스텐 또는 몰리브데넘 등, 내열성 및 도전성의 양쪽 모두를 갖는 고융점 재료를 사용하는 것이 바람직하다. 또는, 알루미늄 또는 구리 등의 저저항 도전 재료를 사용하는 것이 바람직하다. 저저항 도전 재료를 사용하면 배선의 저항을 저감시킬 수 있다.
도전체(246)에는, 예를 들어 수소 및 산소에 대한 배리어성을 갖는 도전체인 질화 탄탈럼 등을 사용할 수 있다. 또한, 도전성이 높은 텅스텐을 도전체(248)에 사용하면, 배선으로서의 도전성을 유지하면서 외부로부터의 불순물의 확산을 억제할 수 있다.
배리어층(276)에는, 예를 들어 금속 산화물을 사용할 수 있다. 특히, 산소 또는 수소에 대한 배리어성을 갖는 절연막, 예를 들어 산화 알루미늄막, 산화 하프늄막, 또는 산화 갈륨막을 사용하는 것이 바람직하다. 또는 CVD(chemical vapor deposition)법에 의하여 퇴적된 질화 실리콘을 사용하여도 좋다.
상기에 따르면, 전기 특성이 안정적인 반도체 장치를 제공할 수 있다. 상기에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 상기에 따르면, 소비전력이 낮은 반도체 장치를 제공할 수 있다. 상기에 따르면, 반도체 장치의 설계의 유연성을 높일 수 있다.
<트랜지스터의 구조 1>
이하에서, 트랜지스터(200)의 예에 대하여 설명한다.
몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 및 스칸듐에서 선택된 원소를 포함하는 금속막; 또는 그 성분으로서 상기 원소 중 임의의 것을 포함하는 금속 질화물막(예를 들어, 질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 또는 질화 텅스텐막) 등을 사용하여 도전체(205)를 형성한다. 특히, 질화 탄탈럼막 등의 금속 질화물막은, 수소 또는 산소에 대한 배리어성을 갖고 산화되기 어렵기 때문에(내산화성이 높기 때문에) 바람직하다. 또는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전 재료를 사용할 수 있다.
예를 들어, 도전체(205a)로서 수소에 대한 배리어성을 갖는 도전체, 예를 들어, 질화 탄탈럼을 사용하고, 그 위에 도전체(205b)로서 도전성이 높은 텅스텐을 적층하는 것이 바람직하다. 이 재료의 조합을 사용하면 배선의 도전성을 지키면서 산화물(230)로의 수소의 확산을 방지할 수 있다. 또한, 도 1의 (A) 내지 (C)에는 도전체(205a 및 205b)의 2층 구조를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않고, 단층 구조 또는 3층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 배리어성을 갖는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 갖는 도전체 및 도전성이 높은 도전체에 대한 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(280)와 같이, 절연체(224)는 산화 실리콘막 또는 산화 질화 실리콘막 등, 산소를 포함하는 절연체인 것이 바람직하다. 절연체(224)는 산소 과잉 영역을 갖는 것이 특히 바람직하다. 산화물 반도체를 트랜지스터(200)에 사용하고, 산소 과잉 영역을 갖는 절연체를 트랜지스터(200) 근방의 층간막 등에 제공하면, 트랜지스터(200)에 포함되는 산화물(230) 내의 산소 결손을 저감할 수 있고 신뢰성을 향상시킬 수 있다.
또한, 절연체(224)가 산소 과잉 영역을 포함하는 경우, 절연체(222)는 산소, 수소, 및 물에 대한 배리어성을 갖는 것이 바람직하다. 절연체(222)가 산소에 대한 배리어성을 가지면, 산소 과잉 영역의 산소가 도전체(205a) 측으로 확산되지 않고 산화물(230)에 효율적으로 공급된다. 도전체(205)가 절연체(224)의 산소 과잉 영역의 산소와 반응하는 것을 억제할 수 있다.
절연체(222)는, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 사용하는 단층 구조 또는 적층 구조를 갖는 것이 바람직하다. 특히, 산소 또는 수소에 대한 배리어성을 갖는 절연막, 예를 들어 산화 알루미늄막 또는 산화 하프늄막을 사용하는 것이 바람직하다. 이러한 재료로 형성된 절연체(222)는, 산화물(230)로부터 산소가 방출되는 것, 및 외부로부터 수소 등의 불순물이 들어가는 것을 방지하는 층으로서 기능한다.
또는, 예를 들어, 상기 절연체에 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄을 첨가하여도 좋다. 또는, 상기 절연체에 질화 처리를 수행하여도 좋다. 상기 절연체 위에 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘을 적층하여도 좋다.
또한, 절연체(220, 222, 및 224)는 각각 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 적층은 반드시 같은 재료로 형성될 필요는 없고, 상이한 재료로 형성되어도 좋다.
high-k 재료를 포함하는 절연체(222)를 절연체(220)와 절연체(224) 사이에 제공하기 때문에, 특정한 조건하에서 전자가 절연체(222)에 트랩되고, 문턱 전압이 증대될 수 있다. 이 결과, 절연체(222)가 음으로 대전되는 경우가 있다.
예를 들어, 절연체(220) 및 절연체(224)를 산화 실리콘을 사용하여 형성하고, 절연체(222)를 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈럼 등의 전자 트랩 준위가 많은 재료를 사용하여 형성하는 경우, 반도체 장치의 동작 온도 또는 보관 온도보다 높은 온도(예를 들어, 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하)에서, 도전체(205)의 전위가 소스 전극 또는 드레인 전극의 전위보다 높은 상태를 10밀리초 이상, 대표적으로는 1분 이상 유지한다. 이에 의하여, 트랜지스터(200)의 산화물로부터 도전체(205)로 전자가 이동한다. 이때, 이동하는 전자의 일부가 절연체(222)의 전자 트랩 준위에 의하여 트랩된다.
필요한 양의 전자가 절연체(222)의 전자 트랩 준위에 의하여 트랩된 트랜지스터에서는, 문턱 전압이 양의 방향으로 변동된다. 도전체(205)의 전압을 제어함으로써, 트랩될 전자의 양을 제어할 수 있어, 문턱 전압을 제어할 수 있다. 상기 구조를 갖는 트랜지스터(200)는, 게이트 전압이 0V일 때도 비도통 상태(오프 상태라고도 함)에 있는 노멀리 오프 트랜지스터이다.
또한, 전자를 트랩하기 위한 처리를 트랜지스터의 제작 공정에서 수행하여도 좋다. 예를 들어, 트랜지스터의 소스 도전체 또는 드레인 도전체에 접속된 도전체의 형성 후, 전(前)처리(웨이퍼 처리) 후, 웨이퍼 다이싱 단계 후, 또는 패키징 후 등의, 공장 출하 전의 임의의 단계에서 처리가 수행되는 것이 바람직하다.
절연체(220, 222, 및 224)의 두께를 적절히 조정함으로써, 문턱 전압을 제어할 수 있다. 예를 들어, 절연체(220, 222, 및 224)의 총 두께가 얇으면, 도전체(205)로부터 전압이 효율적으로 인가되기 때문에, 트랜지스터의 소비전력이 저감된다. 절연체(220, 222, 및 224)의 총 두께는 65nm 이하, 바람직하게는 20nm 이하이다.
그러므로, 오프 상태에서의 누설 전류가 낮은 트랜지스터를 제공할 수 있다. 전기 특성이 안정적인 트랜지스터를 제공할 수 있다. 온 상태 전류가 높은 트랜지스터를 제공할 수 있다. 서브스레시홀드 스윙값이 작은 트랜지스터를 제공할 수 있다. 신뢰성이 높은 트랜지스터를 제공할 수 있다.
산화물(230)은 산화물(230a), 산화물(230a) 위의 산화물(230b), 및 산화물(230b) 위의 산화물(230c)을 포함한다. 트랜지스터(200)를 온으로 하면, 주로 산화물(230b)에 전류가 흐른다(채널이 형성된다). 한편, 산화물(230b)과 산화물(230a 또는 230c) 사이의 계면 근방(혼합 영역인 경우도 있음)의 영역을 통하여 전류가 흐르는 경우가 있지만, 산화물(230a 및 230c)의 다른 영역은 절연체로서 기능하는 경우가 있다.
도 1의 (C)에 도시된 바와 같이, 산화물(230c)은 산화물(230a 및 230b)의 측면을 덮도록 제공되는 것이 바람직하다. 채널이 형성되는 영역을 포함하는 산화물(230b)과 절연체(280) 사이에 제공되는 산화물(230c)은, 절연체(280)로부터 산화물(230b)로 수소, 물, 및 할로젠 등의 불순물이 확산되는 것을 방지할 수 있다.
In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 1종류 이상) 등의 금속 산화물을 사용하여 산화물(230a, 230b, 및 230c)을 형성한다. In-Ga 산화물 또는 In-Zn 산화물을 산화물(230)에 사용하여도 좋다.
[금속 산화물]
본 발명의 일 형태의 산화물(230)에 대하여 이하에서 설명한다. 산화물(230)은, 산화물 반도체로서 기능하는 금속 산화물(이하, 금속 산화물을 산화물 반도체라고도 함)을 사용하여 형성되는 것이 바람직하다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 알루미늄, 갈륨, 이트륨, 또는 주석 등을 포함하는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 하나 이상의 원소를 포함하여도 좋다.
여기서, 산화물 반도체가 인듐, 원소 M, 및 아연을 포함하는 InMZnO인 경우를 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 또는, 원소 M은 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등일 수 있다. 또한, 상기 원소 중 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다.
본 명세서 등에서는, 질소를 포함하는 금속 산화물(metal oxide)도 금속 산화물이라고 부르는 경우가 있다. 또한, 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
<금속 산화물의 구성>
본 발명의 일 형태에 개시된 트랜지스터에 적용할 수 있는 CAC-OS(cloud-aligned composite oxide semiconductor)의 구성에 대하여 이하에서 설명한다.
본 명세서 등에서, "CAAC(c-axis aligned crystal)" 또는 "CAC(cloud-aligned composite)"라고 말하는 경우가 있다. CAAC는 결정 구조의 예를 말하고, CAC는 기능 또는 재료 구성의 예를 말한다.
CAC-OS 또는 CAC metal oxide는 재료의 일부에서 도전성 기능을 갖고, 재료의 다른 일부에서 절연성 기능을 갖고, 전체로서는 CAC-OS 또는 CAC metal oxide는 반도체의 기능을 갖는다. CAC-OS 또는 CAC metal oxide가 트랜지스터의 활성층에 사용되는 경우, 도전성 기능은 캐리어로서 기능하는 전자(또는 정공)를 흘리게 하기 위한 것이고, 절연성 기능은 캐리어로서 기능하는 전자를 흘리지 않게 하기 위한 것이다. 도전성 기능과 절연성 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC metal oxide는 스위칭 기능(온/오프 기능)을 가질 수 있다. CAC-OS 또는 CAC metal oxide에서는, 기능을 분리함으로써 각 기능을 최대화시킬 수 있다.
CAC-OS 또는 CAC metal oxide는 도전성 영역 및 절연성 영역을 포함한다. 도전성 영역은 상술한 도전성 기능을 갖고, 절연성 영역은 상술한 절연성 기능을 갖는다. 재료 내의 도전성 영역 및 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 도전성 영역 및 절연성 영역은 재료 내에서 고르지 않게 분포되어 있는 경우가 있다. 도전성 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되어 있는 것이 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC metal oxide에서, 도전성 영역 및 절연성 영역 각각은 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기를 갖고, 재료 내에서 분산되어 있는 경우가 있다.
CAC-OS 또는 CAC metal oxide는 밴드 갭이 상이한 성분을 포함한다. 예를 들어, CAC-OS 또는 CAC metal oxide는 절연성 영역에 기인하는 넓은 갭(wide gap)을 갖는 성분 및 도전성 영역에 기인하는 좁은 갭(narrow gap)을 갖는 성분을 포함한다. 이러한 구성의 경우, 좁은 갭을 갖는 성분에서 캐리어가 주로 흐른다. 좁은 갭을 갖는 성분은 넓은 갭을 갖는 성분을 보완하고, 좁은 갭을 갖는 성분과 연동하여 넓은 갭을 갖는 성분에서도 캐리어가 흐른다. 그러므로, 상술한 CAC-OS 또는 CAC metal oxide를 트랜지스터의 채널 영역에 사용하는 경우, 트랜지스터의 온 상태에서의 높은 전류 구동 능력, 즉 높은 온 상태 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
바꿔 말하면, CAC-OS 또는 CAC-metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수 있다.
<금속 산화물의 구조>
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류할 수 있다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
CAAC-OS는 c축 배향을 갖고, 그 나노 결정들은 a-b면 방향에서 연결되어 있고, 그 결정 구조는 변형을 갖는다. 또한 변형이란, 나노 결정들이 연결된 영역에서, 균일한 격자 배열을 갖는 영역과 균일한 격자 배열을 갖는 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 말한다.
나노 결정의 형상은 기본적으로 육각형이지만, 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 있다. 오각형의 격자 배열 또는 칠각형의 격자 배열 등이 변형에 포함되는 경우가 있다. 또한 CAAC-OS의 변형 근방에서도 명확한 결정립계를 관찰할 수 없다. 즉, 격자 배열의 변형으로 인하여 결정립계의 형성이 억제된다. 이는, a-b면 방향에서 산소 원자의 배열의 밀도가 낮은 것, 및 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS가 변형을 허용할 수 있기 때문이라고 생각된다.
CAAC-OS는, 인듐 및 산소를 포함하는 층(이하, In층), 그리고 원소 M, 아연, 및 산소를 포함하는 층(이하, (M, Zn)층)이 적층된 층상 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한 인듐 및 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐으로 치환되는 경우, 상기 층을 (In, M, Zn)층이라고 할 수도 있다. In층의 인듐이 원소 M으로 치환되는 경우, 상기 층을 (In, M)층이라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS에서는, 명확한 결정립계를 관찰할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 발생되기 어렵다. 불순물의 침입 또는 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는, CAAC-OS는 불순물 및 결함(예를 들어, 산소 결손)의 양이 적다는 것을 의미한다. 따라서 CAAC-OS를 포함하는 산화물 반도체는 물리적으로 안정된다. 그러므로 CAAC-OS를 포함하는 산화물 반도체는 내열성이 있고 신뢰성이 높다.
nc-OS에서, 미소 영역(예를 들어, 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 나노 결정들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는다. a-like OS는 공동 또는 밀도가 낮은 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다.
산화물 반도체는 다양한 상이한 특성을 나타내는 다양한 구조를 가질 수 있다. 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상이 본 발명의 일 형태의 산화물 반도체에 포함되어도 좋다.
[산화물 반도체를 포함하는 트랜지스터]
다음으로, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한 산화물 반도체를 트랜지스터에 사용하면, 전계 효과 이동도가 높은 트랜지스터로 할 수 있다. 또한, 신뢰성이 높은 트랜지스터로 할 수 있다.
트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 저감시키기 위해서는, 산화물 반도체막 내의 불순물 농도를 저감시킴으로써 결함 준위의 밀도를 저감시킬 수 있다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위의 밀도가 낮은 상태를 고순도 진성 또는 실질적으로 고순도 진성 상태라고 한다. 예를 들어, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상인 산화물 반도체를 사용한다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위의 밀도가 낮기 때문에, 트랩 준위의 밀도가 낮은 경우가 있다.
산화물 반도체 내에서 트랩 준위에 의하여 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용될 수 있다. 따라서, 트랩 준위의 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
트랜지스터의 안정적인 전기 특성을 얻기 위해서는, 산화물 반도체 내의 불순물 농도를 저감시키는 것이 효과적이다. 또한, 산화물 반도체 내의 불순물 농도를 저감시키기 위해서는, 산화물 반도체에 인접한 막 내의 불순물 농도를 저감시키는 것이 바람직하다. 불순물의 예에는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘이 포함된다.
<불순물>
여기서, 산화물 반도체에서의 불순물의 영향에 대하여 설명한다.
14족 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체에 포함되면, 결함 준위가 형성된다. 따라서, 산화물 반도체에서의, 그리고 산화물 반도체와의 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS(secondary ion mass spectrometry)에 의하여 측정됨)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
산화물 반도체가 알칼리 금속 또는 알칼리 토금속을 포함하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 이에 의하여, 알칼리 금속 또는 알칼리 토금속을 포함하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 그러므로, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하이다.
산화물 반도체가 질소를 포함하면, 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 산화물 반도체가 n형화되기 쉽다. 이에 의하여, 질소를 포함하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이러한 이유로, 상기 산화물 반도체의 질소는 가능한 한 저감되어 있는 것이 바람직하고, SIMS에 의하여 측정되는 질소 농도를 예를 들어, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 설정한다.
산화물 반도체에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 발생시키는 경우가 있다. 산소 결손에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서, 수소를 포함한 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 설정한다.
불순물 농도가 충분히 저감된 산화물 반도체를 트랜지스터의 채널 영역에 사용하면, 전기 특성이 안정적인 트랜지스터로 할 수 있다.
절연체(250)로서, 예를 들어 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 사용할 수 있다. 상기 절연체는 단층 구조 또는 적층 구조를 가져도 좋다. 또는, 예를 들어, 상기 절연체에 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄을 첨가하여도 좋다. 또는 절연체에 질화 처리를 수행하여도 좋다. 상기 절연체 위에 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘을 적층하여도 좋다.
예를 들어, 산화 실리콘 및 산화 질화 실리콘은 열적으로 안정적이기 때문에, 비유전율이 높은 절연체와, 산화 실리콘 또는 산화 질화 실리콘을 조합함으로써, 열적으로 안정적이고 비유전율이 높은 적층 구조로 할 수 있다.
절연체(250)로서, 절연체(224)와 같이, 화학량론적 조성보다 산소를 더 포함하는 산화물 절연체가 사용되는 것이 바람직하다. 과잉 산소를 포함하는 이러한 절연체가 산화물(230)과 접촉하여 제공되면, 산화물(230) 내의 산소 결손이 저감될 수 있다.
절연체(250)로서는, 산소 또는 수소에 대하여 배리어성을 갖는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 또는 질화 실리콘 등으로 형성된 절연막을 사용할 수 있다. 이러한 재료로 형성된 절연체(250)는, 산화물(230)로부터 산소가 방출되는 것, 및 외부로부터 수소 등의 불순물이 들어가는 것을 방지하는 층으로서 기능한다.
또한, 절연체(250)는 절연체(220), 절연체(222), 및 절연체(224)와 비슷한 적층 구조를 가져도 좋다. 전자 트랩 준위에 의하여 필요한 양의 전자가 트랩된 절연체를 절연체(250)가 포함하면, 트랜지스터(200)의 문턱 전압이 양의 방향으로 변동될 수 있다. 상기 구조를 갖는 트랜지스터(200)는 게이트 전압이 0V일 때도 비도통 상태(오프 상태라고도 함)에 있는 노멀리 오프 트랜지스터이다.
도전체(240a 및 240b) 중 한쪽은 소스 전극으로서 기능하고, 다른 쪽은 드레인 전극으로서 기능한다.
알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속 중 임의의 것, 또는 상기 금속 중 임의의 것을 주성분으로서 포함하는 합금을 도전체(240a 및 240b) 각각에 사용할 수 있다. 특히, 질화 탄탈럼막 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성을 갖고, 내산화성이 높기 때문에 바람직하다.
도면에는 단층 구조를 도시하였지만, 2층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 질화 탄탈럼막과 텅스텐막을 적층하여도 좋다. 또는, 타이타늄막과 알루미늄막을 적층하여도 좋다. 다른 예에는, 알루미늄막을 텅스텐막 위에 적층하는 2층 구조, 구리막을 구리-마그네슘-알루미늄 합금막 위에 적층하는 2층 구조, 구리막을 타이타늄막 위에 적층하는 2층 구조, 및 구리막을 텅스텐막 위에 적층하는 2층 구조가 포함된다.
다른 예에는, 타이타늄막 또는 질화 타이타늄막을 형성하고, 이 타이타늄막 또는 질화 타이타늄막 위에 알루미늄막 또는 구리막을 적층하고, 이 알루미늄막 또는 구리막 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조; 및 몰리브데넘막 또는 질화 몰리브데넘막을 형성하고, 이 몰리브데넘막 또는 질화 몰리브데넘막 위에 알루미늄막 또는 구리막을 적층하고, 이 알루미늄막 또는 구리막 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조가 포함된다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한, 도전체(240a) 및 도전체(240b) 위에, 배리어층(244a) 및 배리어층(244b)을 제공하여도 좋다. 산소 또는 수소에 대한 배리어성을 갖는 재료가 배리어층(244a) 및 배리어층(244b)에 사용되는 것이 바람직하다. 이 구조에 의하여, 산화물(230c)을 퇴적할 때, 도전체(240a) 및 도전체(240b)가 산화되는 것을 억제할 수 있다. 절연체(280)에서의 산소 과잉 영역의 산소가, 도전체(240a) 및 도전체(240b)와 반응하고, 그들이 산화되는 것을 방지할 수 있다.
예를 들어, 금속 산화물을 배리어층(244a) 및 배리어층(244b)에 사용할 수 있다. 특히, 산소 또는 수소에 대한 배리어성을 갖는 절연막, 예를 들어 산화 알루미늄막, 산화 하프늄막, 또는 산화 갈륨막을 사용하는 것이 바람직하다. 또는 CVD법에 의하여 퇴적된 질화 실리콘을 사용하여도 좋다.
배리어층(244)을 사용함으로써, 도전체(240)의 재료 선택의 폭을 넓힐 수 있다. 도전체(240)에는, 예를 들어 텅스텐 또는 알루미늄 등의 내산화성이 낮으며 도전성이 높은 재료, 또는 쉽게 퇴적 및 가공할 수 있는 도전체를 사용할 수 있다.
또한, 도전체(240)의 산화를 방지할 수 있고, 절연체(224) 및 절연체(280)로부터 방출된 산소를 효율적으로 산화물(230)로 공급할 수 있다. 또한, 도전성이 높은 도전체를 도전체(240)에 사용함으로써, 소비전력이 낮은 트랜지스터(200)를 제공할 수 있다.
게이트 전극으로서 기능하는 도전체(260)는 예를 들어 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 및 텅스텐에서 선택된 금속, 이들 금속 중 임의의 것을 그 성분으로서 포함하는 합금, 또는 이들 금속 중 임의의 것을 조합하여 포함하는 합금 등을 사용하여 형성될 수 있다. 특히, 질화 탄탈럼막 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성을 갖고, 내산화성이 높기 때문에 바람직하다. 또한, 망가니즈 및 지르코늄 중 한쪽 또는 양쪽이 사용되어도 좋다. 또는, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 또는 니켈 실리사이드 등의 실리사이드가 사용되어도 좋다.
예를 들어, 도전체(260a)를 열 CVD법, MOCVD법, 또는 ALD(atomic layer deposition)법에 의하여 형성한다. 특히, 도전체(260a)는 ALD법에 의하여 형성되는 것이 바람직하다. ALD법 등을 채용함으로써, 퇴적 시의 절연체(250)에 대한 대미지를 저감할 수 있다. 또한, 도전체(260a)를 ALD법 등에 의하여 형성하면 피복성을 향상시킬 수 있어 바람직하다. 따라서, 신뢰성이 높은 트랜지스터(200)를 제공할 수 있다.
다음으로, 도전체(260b)를 스퍼터링법에 의하여 형성한다. 이때, 도전체(260a)는 절연체(250) 위에 제공되기 때문에, 도전체(260b)의 퇴적 시에 발생되는 대미지가 절연체(250)에 영향을 미치는 것을 방지할 수 있다. 스퍼터링법의 퇴적 속도는 ALD법보다 빠르기 때문에, 높은 수율로 생산성을 향상시킬 수 있다.
배리어층(270)은 도전체(260)를 덮도록 제공되어도 좋다. 산소를 방출하는 산화물 재료를 사용하여 절연체(280)를 형성하는 경우, 배리어층(270)은 산소에 대한 배리어성을 갖는 물질을 사용하여 형성된다. 이러한 구조에 의하여, 절연체(280)의 산소 과잉 영역의 산소가 도전체(260)와 반응하는 것, 및 도전체(260)가 산화되는 것을 방지할 수 있다.
배리어층(270)에는, 예를 들어 금속 산화물을 사용할 수 있다. 특히, 산소 또는 수소에 대한 배리어성을 갖는 절연막, 예를 들어 산화 알루미늄막, 산화 하프늄막, 또는 산화 갈륨막을 사용하는 것이 바람직하다. 또는, CVD법에 의하여 퇴적된 질화 실리콘을 사용하여도 좋다. 배리어층(270)은 도전체(260)의 산화가 방지되는 두께로 형성된다.
배리어층(270)을 사용함으로써, 도전체(260)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 도전체(260)는 텅스텐 또는 알루미늄 등, 내산화성이 낮으며 도전성이 높은 재료를 사용하여 형성할 수 있다. 또한, 예를 들어, 쉽게 퇴적 또는 가공할 수 있는 도전체를 사용할 수 있다.
또한, 도전체(260)의 산화를 방지할 수 있고, 절연체(224) 및 절연체(280)로부터 방출된 산소를 효율적으로 산화물(230)로 공급할 수 있다. 또한, 도전성이 높은 도전체를 도전체(260)에 사용함으로써, 소비전력이 낮은 트랜지스터(200)를 제공할 수 있다.
상술한 구조는, 산화물 반도체를 포함하며 온 상태 전류가 높은 트랜지스터를 포함하는 반도체 장치를 제공하는 것을 가능하게 한다. 또는 산화물 반도체를 포함하며 오프 상태 전류가 낮은 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높고 전기 특성의 편차가 작은 반도체 장치를 제공할 수 있다. 또는, 소비전력이 저감된 반도체 장치를 제공할 수 있다.
<반도체 장치의 제작 방법>
도 1의 (A) 내지 (C)에 도시된 반도체 장치의 제작 방법의 예에 대하여, 도 2의 (A) 내지 (J), 도 3의 (A) 내지 (H), 도 4의 (A) 내지 (H), 도 5의 (A) 내지 (F), 도 6의 (A) 내지 (D), 도 7의 (A) 내지 (D), 도 8의 (A) 내지 (D), 및 도 9의 (A) 및 (B)를 참조하여 이하에서 설명한다. 도면에서, L1-L2를 따르는 단면도는 채널 길이 방향에서의 트랜지스터(200)의 단면도이고, W1-W2를 따르는 단면도는 채널 폭 방향에서의 트랜지스터(200)의 단면도이다.
우선, 기판을 준비한다(도시되지 않았음). 기판에 대하여 특별한 제한은 없지만, 나중에 수행하는 가열 처리에 견딜 정도로 내열성이 높은 것이 바람직하다. 예를 들어, 바륨붕규산 유리 또는 알루미노붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판을 사용할 수 있다. 또는, 실리콘 또는 탄소화 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 저마늄, 갈륨 비소, 인듐 비소, 또는 인듐 갈륨 비소의 화합물 반도체 기판; SOI(silicon-on-insulator) 기판; 또는 GOI(germanium-on-insulator) 기판 등을 사용할 수 있다. 또는, 반도체 소자가 제공된 이들 기판 중 임의의 것을 기판으로서 사용하여도 좋다.
또는, 기판으로서 가요성 기판을 사용하여 반도체 장치를 제작하여도 좋다. 가요성 반도체 장치를 제작하기 위해서는, 가요성 기판 위에 트랜지스터를 직접 형성하여도 좋고, 또는 제작 기판 위에 트랜지스터를 형성한 다음, 제작 기판으로부터 분리하고 가요성 기판으로 전치하여도 좋다. 제작 기판으로부터 트랜지스터를 분리하여 가요성 기판으로 전치하기 위해서는, 제작 기판과, 산화물 반도체를 포함하는 트랜지스터 사이에 분리층을 제공하는 것이 바람직하다.
다음으로, 절연체(212), 절연체(214), 및 절연체(216)를 형성한다(도 2의 (A) 및 (B)).
절연체(212, 214, 및 216)는 스퍼터링법, CVD법(열 CVD법, MOCVD(metal organic CVD)법, 및 PECVD(plasma-enhanced CVD)법 등을 포함함), MBE(molecular beam epitaxy)법, ALD법, 또는 PLD(pulsed laser deposition)법 등을 사용하여 형성할 수 있다. 특히, 피복성을 더 향상시킬 수 있기 때문에 CVD법, 더 바람직하게는 ALD법 등에 의하여 절연체를 퇴적하는 것이 바람직하다. 플라스마 대미지를 저감시키기 위해서는, 열 CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다. 절연체들은 TEOS(tetraethyl orthosilicate) 또는 실레인 등을 산소 또는 아산화질소 등과 반응시켜 형성한 높은 단차 피복성을 제공할 수 있는 산화 실리콘막을 사용하여 형성할 수도 있다.
예를 들어 절연체(212)로서, 산화 알루미늄을 ALD법에 의하여 형성한다. 크랙 및 핀홀 등의 결함이 저감되거나 또는 균일한 두께를 갖는, 치밀한 절연층을 ALD법에 의하여 형성할 수 있다. 예를 들어 절연체(214)로서, 산화 알루미늄을 스퍼터링법에 의하여 형성한다. 스퍼터링법의 퇴적 속도는 ALD법보다 빠르기 때문에, 생산성을 향상시킬 수 있다. 예를 들어 절연체(216)로서, 산화 질화 실리콘을 CVD법에 의하여 형성한다. 절연체(216)는 절연체(212) 및 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막에 사용하는 경우, 배선들 사이의 기생 용량을 저감시킬 수 있다.
이어서, 레지스트 마스크를 리소그래피법 등에 의하여 절연체(216) 위에 형성한다. 그리고, 절연체(214 및 216)의 불필요한 부분을 제거한다. 그 후, 레지스트 마스크를 제거하여, 개구를 형성할 수 있다(도 2의 (C) 및 (D)).
여기서, 막을 가공하기 위한 방법을 설명한다. 막을 미세하게 가공하기 위하여 다양한 미세 가공 기술을 사용할 수 있다. 예를 들어, 리소그래피 공정 등에 의하여 형성된 레지스트 마스크에 슬리밍 처리를 수행하는 방법을 사용할 수 있다. 또는 리소그래피 공정 등에 의하여 더미 패턴을 형성하고, 이 더미 패턴에 사이드월을 제공하고 나서 제거하고, 남아 있는 사이드월을 레지스트 마스크로서 사용하여 막을 에칭한다. 높은 종횡비를 실현하기 위하여 이방성 드라이 에칭을 막의 에칭에 사용하는 것이 바람직하다. 또는 무기막 또는 금속막으로 형성되는 하드 마스크가 사용되어도 좋다.
레지스트 마스크를 형성하기 위하여 사용되는 광으로서, i선(365nm의 파장)을 갖는 광, g선(436nm의 파장)을 갖는 광, h선(405nm의 파장)을 갖는 광, 또는 i선, g선, 및 h선이 혼합된 광을 사용할 수 있다. 또는, 자외광, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수 있다. 노광은 액침 노광 기술에 의하여 수행되어도 좋다. 노광을 위한 광으로서, EUV(extreme ultra-violet)광 또는 X선이 사용되어도 좋다. 노광을 위한 광 대신에, 전자빔을 사용할 수 있다. EUV광, X선, 또는 전자 빔을 사용하면 매우 미세한 가공을 수행할 수 있어 바람직하다. 또한, 전자빔 등의 빔으로 주사함으로써 노광을 수행하는 경우, 포토마스크는 필요 없다.
막과 레지스트막 사이의 밀착성을 향상시키는 기능을 갖는 유기 수지막은 레지스트 마스크로서 기능하는 레지스트막이 형성되기 전에 형성되어도 좋다. 상기 유기 수지막은 스핀 코팅법 등에 의하여, 막 아래의 단차를 덮음으로써 평탄한 면이 제공되도록 형성할 수 있어, 상기 유기 수지막 위의 레지스트 마스크의 두께의 편차를 저감할 수 있다. 미세한 가공인 경우, 특히, 노광을 위한 광이 반사되는 것을 방지하는 막으로서 기능하는 재료를 유기 수지막에 사용하는 것이 바람직하다. 이러한 기능을 갖는 유기 수지막의 예에는 BARC(bottom anti-reflection coating)막이 포함된다. 상기 유기 수지막은 레지스트 마스크와 동시에 또는 레지스트 마스크를 제거한 후에 제거하여도 좋다.
다음으로, 도전막(205A) 및 도전막(205B)을 절연체(214) 및 절연체(216) 위에 퇴적한다(도 2의 (E) 및 (F)). 도전막(205A) 및 도전막(205B)은 예를 들어 스퍼터링법, 증착법, 또는 CVD법(열 CVD법, MOCVD법, 및 PECVD법 등을 포함함)에 의하여 퇴적할 수 있다. 플라스마 대미지를 저감시키기 위해서는 열 CVD법, MOCVD법, 또는 ALD법을 사용하는 것이 바람직하다.
그 후, 도전막(205A 및 205B)의 불필요한 부분을 제거한다. 예를 들어, 도전막(205A)의 일부 및 도전막(205B)의 일부를 절연체(216)가 노출될 때까지 에치 백 처리 또는 CMP(chemical mechanical polishing) 처리 등에 의하여 제거함으로써, 도전체(205a 및 205b)를 형성한다(도 2의 (G) 및 (H), 거기서 화살표는 CMP 처리를 나타냄). 이때, 절연체(216)를 스토퍼층으로서 사용할 수 있고, 절연체(216)의 두께가 얇아지는 경우가 있다.
CMP 처리는 가공될 물체의 표면을 화학적 작용과 기계적 작용의 조합에 의하여 평탄화하는 처리이다. 더 구체적으로, CMP 처리는, 연마 스테이지에 연마 천을 부착하고, 가공될 물체와 연마 천 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 가공될 물체를 각각 회전 또는 요동시키고, 슬러리와 가공될 물체의 표면 사이의 화학 반응과, 가공될 물체와 연마 천 사이의 기계적 연마 작용에 의하여, 가공될 물체의 표면을 연마하는 처리이다.
또한, CMP 처리는 한 번만 수행하여도 좋고, 복수 회 수행하여도 좋다. CMP 처리를 복수 회 수행하는 경우, 높은 연마 레이트로 제 1 연마를 수행하고, 낮은 연마 레이트로 마지막의 연마를 수행하는 것이 바람직하다. 이러한 식으로, 상이한 연마 레이트를 사용한 연마 처리를 조합하여 사용하여도 좋다.
그 후, 절연체(220), 절연체(222), 및 절연체(224)를 형성한다. 또한 절연체(220) 및 절연체(222)는 반드시 제공될 필요는 없다. 예를 들어, 절연체(224)가 산소 과잉 영역을 가지면, 배리어성을 갖는 도전체를 도전체(205) 위에 형성하여도 좋다. 배리어성을 갖는 도전체는 도전체(205)가 산소 과잉 영역에서 산소와 반응하고 산화물을 생성하는 것을 억제할 수 있다.
절연체(220, 222, 및 224)는 절연체(212, 214, 및 216)를 형성하는 데 사용하는 재료 및 방법과 비슷한 것을 사용하여 형성할 수 있다. 절연체(222)에 산화 알루미늄 등의 high-k 재료를 사용하는 것이 특히 바람직하다.
절연체(220, 222, 및 224)는 연속적으로 퇴적되는 것이 바람직하다. 연속하여 형성함으로써, 절연체(220 및 222)의 계면 및 절연체(222 및 224)의 계면에 불순물이 부착되지 않아, 신뢰성이 높은 절연체가 된다.
예를 들어 절연체(222)로서, 산화 알루미늄을 ALD법에 의하여 형성한다. 크랙 및 핀홀 등의 결함이 저감되거나 또는 균일한 두께를 갖는, 치밀한 절연층을 ALD법에 의하여 형성할 수 있다. 예를 들어 절연체(220 및 224) 각각으로서, 산화 질화 실리콘을 CVD법에 의하여 형성한다. 절연체(224)는 과잉 산소를 포함하는 것이 바람직하다. 절연체(224)의 형성 후에, 산소 도핑 처리를 수행하여도 좋다.
다음으로, 산화막(230A), 산화막(230B), 도전막(240A), 및 배리어막(244A)을 순차적으로 형성한다. 산화막(230A) 및 산화막(230B)을 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다.
다음으로, 예를 들어 산화막(230A 및 230B)을 스퍼터링법에 의하여 형성한다. 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스 내의 산소의 비율을 높임으로써, 퇴적되는 산화막 내의 과잉 산소의 양을 증가시킬 수 있다.
특히, 산화막(230A)의 형성 시, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(224)에 공급되는 경우가 있다. 스퍼터링 가스에 포함되는 산소의 양이 증가될수록, 절연체(224)에 공급되는 산소의 양도 증가된다. 따라서, 과잉 산소를 포함하는 영역을 절연체(224)에 형성할 수 있다. 절연체(224)에 공급되는 산소의 일부는, 절연체(224) 내에 남은 수소와 반응하여 물을 생성하고, 나중의 가열 처리에 의하여 절연체(224)로부터 방출된다. 따라서, 절연체(224) 내의 수소 농도를 저감할 수 있다.
따라서, 스퍼터링 가스 내의 산소의 비율은 70% 이상이 바람직하고, 80% 이상이 더 바람직하고, 100%가 더욱 바람직하다. 산화막(230A)에 과잉 산소를 포함하는 산화물을 사용하면, 나중의 가열 처리에 의하여 산화물(230b)에 산소를 공급할 수 있다.
산화막(230B)을 스퍼터링법에 의하여 형성한다. 이때, 스퍼터링 가스 내의 산소의 비율이 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하이면, 산소 결핍형 산화물 반도체가 형성된다. 산소 결핍형 산화물 반도체를 포함하는 트랜지스터는 전계 효과 이동도를 비교적 높게 할 수 있다.
산화막(230B)에 산소 결핍형 산화물 반도체를 사용하는 경우, 산화막(230A)으로서 과잉 산소를 포함하는 산화막을 사용하는 것이 바람직하다. 산화막(230B)의 형성 후에, 산소 도핑 처리를 수행하여도 좋다.
다음으로, 도전막(240A), 배리어막(244A), 및 하드 마스크가 되는 막(290A)을 형성한다(도 2의 (I) 및 (J)).
예를 들어, 스퍼터링법에 의하여 도전막(240A)으로서 질화 탄탈럼을 형성한다. 질화 탄탈럼은 내산화성이 높기 때문에, 나중의 단계에서 가열 처리를 수행하는 경우에 사용하는 것이 바람직하다.
도전막(240A)이 산화막(230B)과 접촉하면, 산화막(230B)의 표면에 불순물 원소가 도입되는 경우가 있다. 산화막(230B)으로의 불순물 원소의 도입에 의하여, 트랜지스터(200)의 문턱 전압을 변화시킬 수 있다. 도전막(240A)을 형성하기 전에, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 불순물 원소를 포함하는 가스를 사용한 플라스마 처리 등에 의하여 불순물 원소를 도입하여도 좋다. 또는, 도전막(240A)을 형성한 후에, 이온 주입법 등에 의하여 불순물 원소를 도입하여도 좋다.
예를 들어 배리어막(244A)으로서, 산화 알루미늄을 ALD법에 의하여 형성하는 것이 바람직하다. 크랙 및 핀홀 등의 결함이 저감되거나 또는 균일한 두께를 갖는, 치밀한 막을 ALD법에 의하여 형성할 수 있다.
예를 들어 하드 마스크가 되는 막(290A)으로서, 질화 탄탈럼을 스퍼터링법에 의하여 형성한다. 상기 하드 마스크는 나중의 단계에서 도전막(240A)과 동시에 가공되기 때문에, 도전막(240A)과 같은 재료, 또는 에칭 속도가 도전막(240A)과 가까운 재료를 사용하여 형성되는 것이 바람직하다.
다음으로, 포토리소그래피법에 의하여, 하드 마스크가 되는 막(290A) 위에 레지스트 마스크를 형성한다. 하드 마스크가 되는 막(290A), 및 배리어막(244A)의 일부가 상기 레지스트 마스크를 사용하여 선택적으로 제거됨으로써, 개구를 갖는 하드 마스크가 되는 막(290B) 및 개구를 갖는 배리어막(244B)이 형성된다(도 3의 (A) 및 (B)). 상기 레지스트 마스크를 사용한 개구의 형성은 최소 가공 치수를 사용하여 수행하는 것이 바람직하다. 이에 의하여, 배리어막(244B)은 폭이 최소 가공 치수의 개구를 갖는다.
또한, 개구의 형성 시에, 하드 마스크가 되는 막(290B)의 측면 및 개구에서의 배리어막(244B)의 측면이 도전막(240A)의 상면에 대하여 경사지는 것이 바람직하다. 또한 테이퍼 각은 30° 이상 90° 이하, 바람직하게는 45° 이상 80° 이하로 한다.
다음으로, 포토리소그래피법에 의하여, 하드 마스크가 되는 막(290B), 및 배리어막(244B) 위에 레지스트 마스크를 형성한다. 하드 마스크가 되는 막(290B)의 일부, 배리어막(244B)의 일부, 및 도전막(240A)의 일부를 레지스트 마스크를 사용하여 선택적으로 제거함으로써, 섬 형상의 도전막(240B), 하드 마스크(290a), 하드 마스크(290b), 배리어층(244a), 및 배리어층(244b)을 형성한다(도 3의 (C) 및 (D)). 이때, 배리어막(244B)을 배리어층(244a 및 244b)으로 가공한다. 즉, 배리어막(244B)의 개구의 폭이 최소 가공 치수인 경우, 배리어층(244a)과 배리어층(244b) 사이의 거리는 최소 가공 치수이다.
이어서, 섬 형상의 도전막(240B), 하드 마스크(290a), 및 하드 마스크(290b)를 마스크로서 사용하여 산화막(230A)의 일부 및 산화막(230B)의 일부를 선택적으로 제거한다. 이 단계에서, 절연체(224)의 일부를 제거하는 경우도 있다. 그 후, 레지스트 마스크를 제거한다. 이러한 식으로 섬 형상의 산화물(230a 및 230b)을 형성할 수 있다(도 3의 (E) 및 (F)).
다음으로, 하드 마스크(290a 및 290b)와 동시에, 섬 형상의 도전막(240B)의 일부를 선택적으로 제거한다. 이 단계에서, 도전막(240B)을 도전체(240a)와 도전체(240b)로 분리한다(도 3의 (G) 및 (H)).
도전체(240a 및 240b)는 트랜지스터(200)의 소스 전극 및 드레인 전극으로서 기능하기 때문에, 서로 대향하는 도전체들(240a 및 240b) 사이의 거리는, 트랜지스터의 채널 길이라고 할 수 있다. 즉, 배리어막(244B)의 개구의 폭이 최소 가공 치수인 경우, 배리어층들(244a 및 244b) 사이의 거리가 최소 가공 치수이기 때문에, 게이트선 폭 및 채널 길이를 최소 가공 치수보다 작게 할 수 있다.
또한, 산화막(230A), 산화막(230B), 도전막(240A), 및 배리어막(244A)의 부분의 제거는, 드라이 에칭법 또는 웨트 에칭법 등에 의하여 수행할 수 있다. 드라이 에칭법과 웨트 에칭법의 양쪽을 사용하여도 좋다.
드라이 에칭법에 의하여 도전체(240a 및 240b)를 형성하는 경우에는, 산화물(230b)의 노출된 부분에 에칭 가스의 잔류 성분 등의 불순물 원소가 부착될 수 있다. 예를 들어, 에칭 가스로서 염소계 가스를 사용하면, 염소 등이 부착되는 경우가 있다. 또한, 에칭 가스로서 탄화수소계 가스를 사용하면, 탄소 및 수소 등이 부착되는 경우가 있다. 산화물(230b)의 노출된 표면에 부착된 불순물 원소를 저감시키는 것이 바람직하다. 상기 불순물 원소는, 희석된 플루오린화 수소산을 사용한 세정 처리, 오존 등을 사용한 세정 처리, 또는 자외선을 사용한 세정 처리 등에 의하여 저감될 수 있다. 또한, 복수의 세정 처리를 조합하여도 좋다.
산화성 가스를 사용한 플라스마 처리를 수행하여도 좋다. 예를 들어, 아산화질소 가스를 사용한 플라스마 처리를 수행한다. 플라스마 처리에 의하여, 산화물(230b) 내의 플루오린 농도를 낮출 수 있다. 또한, 플라스마 처리는 시료 표면의 유기물을 제거하는 데 효과적이다.
노출된 산화물(230b)에 대하여, 산소 도핑 처리를 수행하여도 좋다.
다음으로, 산화물(230a) 및 산화물(230b)에 포함되는 수분 및 수소 등의 불순물을 더 저감하고, 산화물(230a) 및 산화물(230b)을 고순도화하기 위하여 가열 처리를 수행하는 것이 바람직하다.
가열 처리 전에, 산화성 가스를 사용한 플라스마 처리를 수행하여도 좋다. 예를 들어, 아산화질소 가스를 사용한 플라스마 처리를 수행한다. 플라스마 처리에 의하여, 노출된 절연체(224) 내의 플루오린 농도를 낮출 수 있다. 또한, 플라스마 처리는 시료 표면의 유기물을 제거하는 데 효과적이다.
예를 들어, 질소 또는 희가스 등을 포함하는 불활성 분위기, 산화성 가스 분위기, 또는 초건조 공기 분위기(CRDS(cavity ring down laser spectroscopy) 시스템의 노점계에 의하여 측정한 경우에, 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하)에서 가열 처리를 수행한다. 또한, 산화성 가스 분위기란, 산소, 오존, 또는 산화 질소 등의 산화성 가스를 10ppm 이상 포함하는 분위기를 말한다. 불활성 분위기란, 산화성 가스가 10ppm 미만 포함되고, 질소 또는 희가스로 충전된 분위기를 말한다. 가열 처리 시의 압력에 특별한 제한은 없지만, 가열 처리는 감압하에서 수행되는 것이 바람직하다.
가열 처리에 의하여, 불순물이 방출되는 것과 동시에 절연체(224)에 포함되는 산소를 산화물(230a) 및 산화물(230b)로 확산시켜 상기 산화물 내의 산소 결손을 저감할 수 있다. 또한, 불활성 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여, 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 다른 가열 처리를 수행하는 식으로 가열 처리를 수행하여도 좋다. 가열 처리는, 산화물(230a 및 230b)을 형성한 후라면 언제 수행하여도 좋다.
가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 수행하면 좋다. 처리 시간은 24시간 이하이다. 24시간을 넘는 가열 처리는 생산성을 저하시키기 때문에 바람직하지 않다.
예를 들어, 400℃의 질소 가스 분위기에서 1시간 가열 처리를 수행한 후, 400℃의 산소 가스 분위기에서 1시간 다른 가열 처리를 수행하는 것이 바람직하다. 먼저 질소 가스 분위기에서 가열 처리를 수행함으로써, 산화물(230a) 및 산화물(230b)에 포함되는 수분 또는 수소 등의 불순물이 방출되어, 산화물(230a 및 230b) 내의 불순물 농도가 저감된다. 다음으로 산소 가스 분위기에서 가열 처리를 수행함으로써, 산화물(230a 및 230b) 내에 산소가 도입된다.
가열 처리 시, 도전체(240a 및 240b)의 상면이 배리어층(244a 및 244b)으로 부분적으로 덮여 있기 때문에, 상면으로부터 일어나는 산화를 방지할 수 있다.
다음으로, 산화막(230C), 절연막(250A), 도전막(260A), 및 도전막(260B)을 형성한다(도 4의 (A) 및 (B)).
산화막(230C)에는, 예를 들어 산화물(230a)과 같이, 과잉 산소를 많이 포함하는 산화물을 사용한다. 과잉 산소를 포함하는 산화물을 산화막(230C)에 사용하면, 나중의 가열 처리에 의하여 산화물(230b)에 산소를 공급할 수 있다.
산화물(230a)의 경우처럼, 산화막(230C)의 형성 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(224)에 공급되어, 산소 과잉 영역이 형성되는 경우가 있다. 절연체(224)에 공급된 산소의 일부는, 절연체(224) 내에 남은 수소와 반응하여 물을 생성하고, 나중의 가열 처리에 의하여 절연체(224)로부터 방출된다. 따라서, 절연체(224) 내의 수소 농도를 저감할 수 있다.
산화막(230C)의 형성 후에, 산소 도핑 처리 및/또는 가열 처리를 수행하여도 좋다. 가열 처리에 의하여, 산화물(230a) 및 산화막(230C)에 포함되는 산소를 산화물(230b)에 공급할 수 있다. 산화물(230b)에 산소를 공급함으로써, 산화물(230b) 내의 산소 결손을 저감시킬 수 있다. 따라서, 산화물(230b)에 산소 결핍형 산화물 반도체를 사용하는 경우, 과잉 산소를 포함하는 반도체를 산화막(230C)에 사용하는 것이 바람직하다.
산화막(230C)의 일부는, 산화물(230b)의 채널 형성 영역과 접촉한다. 산화물(230b)의 채널 형성 영역의 상면 및 측면은 산화막(230C)으로 덮여 있다. 이러한 식으로, 산화물(230b)을 산화물(230a) 및 산화막(230C)으로 둘러쌀 수 있다. 산화물(230b)을 산화물(230a) 및 산화막(230C)으로 둘러쌈으로써, 나중의 단계에서 발생되는, 불순물의 산화물(230b)로의 확산을 억제할 수 있다.
예를 들어, 절연막(250A)에는 CVD법에 의하여 형성되는 산화 질화 실리콘을 사용한다. 절연막(250A)은 과잉 산소를 포함하는 절연층인 것이 바람직하다. 절연막(250A)에 산소 도핑 처리를 수행하여도 좋다. 절연막(250A)의 형성 후에, 가열 처리를 수행하여도 좋다.
예를 들어 도전막(260A)으로서, 질화 타이타늄을 스퍼터링법에 의하여 형성한다. 예를 들어 도전막(260B)으로서, 텅스텐을 스퍼터링법에 의하여 형성한다.
다음으로, 포토리소그래피법에 의하여 도전막(260B) 위에 레지스트 마스크를 형성한다. 도전막(260A)의 일부 및 도전막(260B)의 일부를 레지스트 마스크를 사용하여 선택적으로 제거함으로써, 도전체(260)를 형성한다(도 4의 (C) 및 (D)).
다음으로, 배리어막(270A)을 형성한다. 예를 들어 배리어막(270A)으로서, 산화 알루미늄을 ALD법에 의하여 형성한다(도 4의 (E) 및 (F)).
이어서, 포토리소그래피법에 의하여 배리어막(270A) 위에 레지스트 마스크를 형성한다. 배리어막(270A)의 일부를 레지스트 마스크를 사용하여 선택적으로 제거함으로써 배리어층(270)을 형성한다(도 4의 (G) 및 (H)).
예를 들어, 도전체(260)에 사용되는 재료에 따라서는, 가열 처리 등의 후공정에서의 도전체(260)의 산화에 의하여, 도전체(260)의 저항이 증가될 수 있다. 또한, 과잉 산소가 산화물(230b)에 공급되면, 도전체(260)에 의하여 산소가 흡수될 수 있다. 배리어층(270)을 사용함으로써, 도전체(260)의 산화를 억제할 수 있고, 산화물(230)에 공급되는 산소의 부족을 억제할 수 있다.
배리어층(270)의 형성 후에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리를 거쳐, 산화물(230) 내의 불순물이 제거된다.
상술한 단계를 거쳐, 본 발명의 일 형태의 트랜지스터(200)를 제작할 수 있다.
다음으로, 절연막(280A)을 트랜지스터(200) 위에 형성한다(도 5의 (A) 및 (B)). 절연막(280A)을 형성한 후에, 절연체의 상면의 평탄성을 향상시키기 위하여, CMP법 등을 사용한 평탄화 처리를 수행하여도 좋다(도 5의 (C) 및 (D), 거기서 화살표는 CMP 처리를 나타냄).
절연체(280)는 산화 실리콘막 또는 산화 질화 실리콘막 등, 산소를 포함하는 절연체이다. 과잉 산소를 포함하는 절연체로서, 적절히 설정된 조건하에서의 CVD법 또는 스퍼터링법에 의하여, 다량의 산소가 포함된 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
절연체(280)가 과잉 산소를 포함하게 하기 위하여, 예를 들어 산소 분위기에서 절연체(280)를 형성한다. 또는, 형성된 절연체(280)에 산소를 도입함으로써, 과잉 산소를 포함하는 영역이 형성되어도 좋다. 양쪽 방법을 조합하여 사용하여도 좋다.
예를 들어, 형성된 절연체(280)에 산소(산소 라디칼, 산소 원자, 및 산소 이온 중 임의의 것을 적어도 포함함)를 도입함으로써, 과잉 산소를 포함하는 영역을 형성한다. 산소는 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등에 의하여 도입할 수 있다.
산소를 포함하는 가스를 산소 도입 처리에 사용할 수 있다. 산소를 포함하는 가스로서는, 산소, 일산화 이질소, 이산화 질소, 이산화 탄소, 또는 일산화 탄소 등을 사용할 수 있다. 산소 도입 시, 희가스가 산소 함유 가스에 포함되어도 좋다. 예를 들어, 이산화 탄소와 수소와 아르곤의 혼합 가스가 사용될 수 있다.
다음으로, 절연체(280) 위에 절연체(282)를 형성한다(도 5의 (E) 및 (F)). 절연체(282)는 스퍼터링 장치로 형성되는 것이 바람직하다. 스퍼터링법을 사용함으로써, 절연체(282) 아래에 위치하는 절연체(280)에 쉽게 산소 과잉 영역을 형성할 수 있다.
스퍼터링법에 의한 퇴적 시, 타깃과 기판 사이에 이온 및 스퍼터링된 입자가 존재한다. 예를 들어, 전위 E 0은 전원이 접속되는 타깃에 공급된다. 접지 전위 등의 전위 E 1이 기판에 공급된다. 또한 기판은 전기적으로 부유 상태이어도 좋다. 또한, 타깃과 기판 사이에 전위 E 2의 영역이 있다. 전위의 관계는 E 2>E 1>E 0이다.
플라스마 내의 이온이 전위차(E 2-E 0)에 의하여 가속되고, 타깃과 충돌됨으로써, 스퍼터링된 입자가 타깃으로부터 튀어나온다. 이들 스퍼터링된 입자가 퇴적 표면에 부착되고, 그 위에 퇴적됨으로써 막이 형성된다. 일부의 이온은 타깃에 의하여 반도(反跳)되고, 반도 이온으로서, 형성된 막을 통하여, 형성된 막 아래에 위치하는 절연체(280)에 들어갈 수 있다. 플라스마 내의 이온은 전위차(E 2-E 1)에 의하여 가속되고 퇴적 표면과 충돌된다. 이때, 일부의 이온은 절연체(280) 내부에 도달한다. 이온은 절연체(280)에 들어가기 때문에, 이온이 들어간 영역이 절연체(280)에 형성된다. 즉, 이온이 산소를 포함하는 경우, 절연체(280)에 산소 과잉 영역이 형성된다.
절연체(280)로의 과잉 산소의 도입에 의하여 산소 과잉 영역을 형성할 수 있다. 절연체(280)의 과잉 산소는 산화물(230)에 공급되고 산화물(230) 내의 산소 결손을 보충할 수 있다.
따라서, 산소 가스 분위기에서 절연체(282)를 스퍼터링 장치에 의하여 형성하면, 절연체(282)를 형성하면서 절연체(280)에 산소를 도입할 수 있다. 예를 들어 배리어성을 갖는 산화 알루미늄을 절연체(282)에 사용하면, 절연체(280)에 도입된 과잉 산소를 트랜지스터(200) 측에 효과적으로 밀봉할 수 있다.
다음으로, 절연체(286), 하드 마스크가 되는 막(292A), 및 하드 마스크가 되는 막(294A)을 절연체(282) 위에 형성한다.
예를 들어 절연체(286)로서, 산화 실리콘막 또는 산화 질화 실리콘막 등, 산소를 포함하는 절연체를 CVD법에 의하여 형성한다. 절연체(286)는 절연체(282)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막에 사용하는 경우, 배선들 사이의 기생 용량을 저감시킬 수 있다.
예를 들어 하드 마스크가 되는 막(292A)으로서, 텅스텐을 스퍼터링법에 의하여 형성한다. 예를 들어 하드 마스크가 되는 막(294A)으로서, 질화 실리콘을 스퍼터링법에 의하여 형성한다.
다음으로, 포토리소그래피법에 의하여, 하드 마스크가 되는 막(294A) 위에 레지스트 마스크(296)를 형성한다(도 6의 (A) 및 (B)).
다음으로, 하드 마스크가 되는 막(292A)의 일부 및 하드 마스크가 되는 막(294A)의 일부를 레지스트 마스크(296)를 사용하여 제거하여, 하드 마스크(292B) 및 하드 마스크(294B)를 형성한다(도 6의 (C) 및 (D)). 이때, 레지스트 마스크(296)가 에칭에 의하여 제거되는 경우가 있다.
이어서, 하드 마스크(292B 및 294B)를 사용하여 절연체(286, 282, 및 280)에 개구를 형성하여 도전체(260 및 240)를 노출시킨다(도 7의 (A) 및 (B)). 이때, 하드 마스크(294B)를 에칭에 의하여 제거한다. 또한, 하드 마스크(292B)의 일부를 제거함으로써, 하드 마스크(292C)를 형성한다.
다음으로, 하드 마스크(292C) 위, 및 상기 에칭에 의하여 형성된 개구에 배리어막(276A)을 형성한다. 예를 들어 배리어막(276A)으로서, ALD법에 의하여 산화 알루미늄을 형성한다(도 7의 (C) 및 (D)).
그 후, 배리어막(276A)이 도전체(260 및 240)와 접촉하는 영역에서, 배리어막(276A)을 부분적으로 제거한다. 예를 들어, 도전체(260 및 240)가 노출될 때까지 에치 백 처리를 수행함으로써, 배리어층(276)을 형성할 수 있다(도 8의 (A) 및 (B)).
또한, 상기 에치 백 처리 후에 세정을 수행하는 것이 바람직하다. 개구에 남아 있는 배리어막(276A)의 에칭 잔류물을 세정에 의하여 제거할 수 있다. 세정에는, 예를 들어 레지스트 박리 용액 등의 알칼리성 용액을 사용할 수 있다.
에칭 처리의 결과로서, 노출된 도전체(240)의 표면에, 산화물 등으로 형성되는 불필요한 층이 형성되는 경우가 있다. 또한, 불필요한 층은, 배리어층(276)의 성분을 포함하는 잔류물을 포함하는 층, 또는 도전체(240)의 성분을 포함하는 생성물을 포함하는 층이다. 불필요한 층은 잔류물과 생성물의 복합물로 형성되어도 좋다. 불필요한 층은 도전체(240)와 도전체(246 및 248)의 접촉 저항을 증가시키기 때문에, 상기 층을 제거하는 것이 바람직하다.
형성된 불필요한 층을 그 성분 또는 형상에 따라, 웨트 에칭 또는 플라스마 처리 등에 의하여 제거할 수 있다. 예를 들어, 산화 알루미늄을 포함하는 불필요한 층을 제거하기 위하여, 아르곤(Ar) 등의 희가스를 포함하는 분위기에서 플라스마 처리를 수행하는 것이 바람직하다. 질화 탄탈럼을 포함하는 불필요한 층을 제거하기 위해서는, 예를 들어 폴리머가 생성되기 어려운, CF4, BCl3, NF3, 또는 SF6 등의 할로젠을 포함하는 가스를 포함하는 분위기에서 플라스마 처리를 수행하는 것이 바람직하다.
이때, 배리어층(276)은 절연체(280 및 282)에서의 개구의 측면의 적어도 일부를 덮는 것이 바람직하다. 이러한 구조에 의하여, 절연체(280) 및 트랜지스터(200)를 밀봉할 수 있다. 따라서, 절연체(280)에 포함되는 과잉 산소가 도전체(248 및 246)에 의하여 흡수되는 것을 방지할 수 있다. 또한, 불순물인 수소가 도전체(246 및 248)를 통하여 절연체(280)로 확산되는 것을 억제할 수 있다.
배리어층(276)에 의하여, 트랜지스터(200)에서 채널이 형성되는 산화물을, 결함 준위 밀도가 낮고 특성이 안정적인 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 방지할 수 있고, 신뢰성을 향상시킬 수 있다.
또한, 배리어층(276)에 의하여, 반도체 장치에 제공되는 플러그 또는 배선의 형상 또는 위치, 또는 플러그 또는 배선의 수에 상관없이, 트랜지스터(200)에 과잉 산소를 안정적으로 공급할 수 있다. 수소의 확산을 억제하면 산소 결손은 형성되기 어려워지기 때문에, 캐리어의 생성을 억제할 수 있다. 따라서, 전기 특성이 안정적인 트랜지스터(200)로 할 수 있다. 또한, 반도체 장치의 설계의 유연성을 높일 수 있다.
다음으로, 도전막(246A) 및 도전막(248A)을 형성한다. 도전막(246A) 및 도전막(248A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 절연체(280) 등에 형성된 개구를 메우도록 도전막(246A 및 248A)을 형성한다. 따라서, CVD법(특히 MOCVD법)을 사용하는 것이 바람직하다. MOCVD법에 의하여 형성되는 도전체의 밀착성을 높이기 위해서는, ALD법 등에 의하여 형성되는 도전체와 CVD법에 의하여 형성되는 도전체의 다층막을 형성하는 것이 바람직한 경우가 있다. 예를 들어, 질화 타이타늄을 도전막(246A)으로서 형성하고, 텅스텐을 도전막(248A)으로서 형성한다(도 8의 (C) 및 (D)).
그 후, 도전막(246A 및 248A)의 불필요한 부분을 제거한다. 예를 들어, 도전막(246A)의 일부, 도전막(248A)의 일부, 및 하드 마스크(292C)를 절연체(280)가 노출될 때까지 에치 백 처리 또는 CMP(chemical mechanical polishing) 처리 등에 의하여 제거함으로써, 도전체(246 및 248)를 형성한다(도 9의 (A) 및 (B), 거기서 화살표는 CMP 처리를 나타냄). 이때, 절연체(280)를 스토퍼층으로서 사용할 수 있고, 절연체(280)의 두께가 얇아지는 경우가 있다.
상술한 단계를 거쳐, 본 발명의 일 형태의 반도체 장치를 제작할 수 있다.
<트랜지스터의 구조 2>
도 10의 (A) 내지 (C)는 트랜지스터(200)에 적용 가능한 구조의 다른 예를 도시한 것이다. 도 10의 (A)는 트랜지스터(200)의 상면을 도시한 것이다. 도면의 명료화를 위하여, 일부의 막을 도 10의 (A)에 도시하지 않았다. 도 10의 (B)는 도 10의 (A)에서의 일점쇄선 L1-L2를 따라 취한 단면도이고, 도 10의 (C)는 일점쇄선 W1-W2를 따라 취한 단면도이다.
또한, 도 10의 (A) 내지 (C)에 도시된 트랜지스터(200)에서, 도 1의 (A) 내지 (C)의 트랜지스터(200)에서의 구성 요소와 같은 기능을 갖는 구성 요소는 같은 부호로 나타낸다.
도 10의 (A) 내지 (C)에 도시된 구조에서, 도전체(260)는 3층 구조를 갖는다. 예를 들어, In-Ga-Zn 산화물로 대표되는 산화물을 사용하여 도전체(260a)를 형성할 수 있다. In-Ga-Zn 산화물로 대표되는 산화물 반도체는 질소 또는 수소가 공급됨으로써 캐리어 밀도가 증가한다. 바꿔 말하면, 산화물 반도체는 산화물 도전체(OC)로서 기능한다. 도전체(260b)로서 금속 질화물을 제공하면, 산화물 반도체는 캐리어 밀도가 높아져, 도전체(260a)는 게이트 전극으로서 기능한다.
In-Ga-Zn 산화물로 대표되는 산화물 반도체를 도전체(260a)로서 사용할 수 있다. 도전체(260a)는, 인듐 주석 산화물(ITO), 산화 텅스텐을 포함하는 산화 인듐, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 산화 인듐, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 실리콘을 포함하는 인듐 주석 산화물(In-Sn-Si 산화물 또는 ITSO라고도 함) 등의 투광성 도전 재료를 사용하여 형성할 수도 있다.
도전체(260a)는 산소 가스를 포함한 분위기에서 스퍼터링법에 의하여 형성되는 것이 바람직하다. 산소 가스를 포함한 분위기에서 도전체(260a)를 형성하는 경우, 절연체(250)에서 산소 과잉 영역을 형성할 수 있다. 또한 도전체(260a)의 형성 방법은 스퍼터링법에 한정되지 않고, ALD법 등의 다른 방법을 사용하여도 좋다.
도전체(260b)에 금속 질화물을 사용하면, 금속 질화물의 구성 원소(특히 질소)가 도전체(260a)로 확산되는 것에 의하여 도전체(260a)의 저항이 저감되고, 도전체(260b)의 퇴적 시에 발생되는 대미지(예를 들어, 스퍼터링 대미지)에 의하여 저항이 저감되는 효과가 초래된다. 또한, 저저항 금속막을 도전체(260c)로서 적층하면, 구동 전압을 갖는 트랜지스터를 제공할 수 있다.
도 10의 (A) 내지 (C)에 도시된 구조는 절연체(282) 위에 절연체(284)를 포함하여도 좋다. 예를 들어 절연체(284)로서, 산화 알루미늄을 ALD법에 의하여 형성한다. 크랙 및 핀홀 등의 결함이 저감되거나 또는 균일한 두께를 갖는, 치밀한 절연층을 ALD법에 의하여 형성할 수 있다.
도 10의 (A) 내지 (C)에 도시된 구조는, 트랜지스터(200)를 덮도록 제공되는 절연체(272) 및 절연체(274)를 더 포함하여도 좋다. 이 경우, 절연체(272)는 절연체(250)의 측면 및 절연체(224)의 상면과 접촉하는 것이 바람직하다. 절연체(272 및 274)는 각각, 절연체(272 및 274) 위의 층으로부터 트랜지스터 등에 물 또는 수소 등의 불순물이 들어가는 것을 방지하는 배리어 절연막으로서 기능할 수 있다.
절연체(272)에는 스퍼터링법에 의하여 형성된 산화물 절연체를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄을 사용하는 것이 바람직하다. 스퍼터링법에 의하여 형성된 이러한 산화물 절연체를 사용하여 형성된 절연체(272)에 의하여, 절연체(224 및 250)와 접촉하는 면에 산소를 첨가할 수 있어, 절연체(224 및 250)를 산소 과잉 상태로 할 수 있다.
<트랜지스터 구조 3>
도 11의 (A) 내지 (C)는 트랜지스터(200)에 적용 가능한, 다른 예를 도시한 것이다. 도 11의 (A)는 트랜지스터(200)의 상면을 도시한 것이다. 도면의 명료화를 위하여, 도 11의 (A)에는 일부의 막을 도시하지 않았다. 도 11의 (B)는 도 11의 (A)에서의 일점쇄선 L1-L2를 따라 취한 단면도이고, 도 11의 (C)는 도 11의 (A)에서의 일점쇄선 W1-W2를 따라 취한 단면도이다.
또한 도 11의 (A) 내지 (C)에 도시된 트랜지스터(200)에서, 도 1의 (A) 내지 (C)의 트랜지스터(200)에서의 구성 요소와 같은 기능을 갖는 구성 요소는 같은 부호로 나타낸다.
도 11의 (A) 내지 (C)에 도시된 구조에서, 산화물(230c)은 도전체(240)의 상면 및 산화물(230a 및 230b)의 측면을 덮는다. 따라서, 산화물(230c)은 배리어층(244)으로서 기능할 수도 있어, 공정의 간략화가 가능해진다.
본 실시형태에 기재된 구조 및 방법 등은 다른 실시형태 및 실시예에 기재된 구조 및 방법 등 중 임의의 것과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서, 반도체 장치의 일 형태에 대하여, 도 12, 도 13, 도 14, 및 도 15를 참조하여 설명한다.
[기억 장치 1]
본 발명의 일 형태인 트랜지스터(200)를 포함하는 반도체 장치(기억 장치)의 예를 도 12, 도 13, 도 14, 및 도 15에 도시하였다.
도 12 및 도 13에 도시된 반도체 장치는 각각 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함한다.
트랜지스터(200)는 산화물 반도체를 포함하는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)의 오프 상태 전류가 낮기 때문에, 기억 장치에 트랜지스터(200)를 사용함으로써, 저장된 데이터는 오랫동안 유지될 수 있다. 바꿔 말하면, 이러한 기억 장치는 리프레시 동작이 필요하지 않거나 또는 리프레시 동작의 빈도가 매우 낮어, 소비전력이 충분히 저감된다.
도 12 및 도 13에서는, 배선(3001)이 트랜지스터(300)의 소스에 전기적으로 접속된다. 배선(3002)이 트랜지스터(300)의 드레인에 전기적으로 접속된다. 배선(3003)이 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 배선(3004)이 트랜지스터(200)의 제 1 게이트에 전기적으로 접속된다. 배선(3006)이 트랜지스터(200)의 제 2 게이트에 전기적으로 접속된다. 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 한쪽 전극에 전기적으로 접속된다. 배선(3005)이 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속된다.
도 12 및 도 13에 도시된 반도체 장치는 각각, 트랜지스터(300)의 게이트의 전위가 유지될 수 있다는 특징을 갖기 때문에, 이하와 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 우선, 배선(3004)의 전위를 트랜지스터(200)가 온이 되는 전위로 설정하여 트랜지스터(200)를 온으로 한다. 따라서 트랜지스터(300)의 게이트와 용량 소자(100)의 한쪽 전극이 서로 전기적으로 접속되는 노드 FG에 배선(3003)의 전위가 공급된다. 즉 소정의 전하가 트랜지스터(300)의 게이트에 공급된다(기록). 여기서 상이한 전위 레벨을 제공하는 2종류의 전하(이하, 로(low) 레벨 전하 및 하이(high) 레벨 전하라고 함) 중 한쪽이 공급된다. 그 후, 배선(3004)의 전위를 트랜지스터(200)가 오프가 되는 전위로 설정하여 트랜지스터(200)를 오프로 한다. 이에 의하여, 노드 FG에 전하가 유지된다(유지).
트랜지스터(200)의 오프 상태 전류가 낮은 경우, 노드 FG의 전하가 오랫동안 유지된다.
다음으로 데이터의 판독에 대하여 설명한다. 소정의 전위(정전위)를 배선(3001)에 공급하면서 적절한 전위(판독 전위)를 배선(3005)에 공급함으로써, 노드 FG에 유지된 전하의 양에 따라 배선(3002)의 전위가 변동된다. 이는, 트랜지스터(300)로서 n채널 트랜지스터를 사용하는 경우, 트랜지스터(300)의 게이트에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압 V th _H가, 트랜지스터(300)의 게이트에 로 레벨 전하가 주어질 때의 외견상 문턱 전압 V th _L보다 낮기 때문이다. 여기서 외견상 문턱 전압이란 트랜지스터(300)를 "온 상태"로 하기 위하여 필요한 배선(3005)의 전위를 말한다. 그러므로 배선(3005)의 전위를 V th _H와 V th _L 사이의 전위 V 0으로 함으로써 노드 FG에 공급된 전하를 판정할 수 있다. 예를 들어 기록에서 노드 FG에 하이 레벨 전하가 공급되고 배선(3005)의 전위가 V 0(>V th _H)인 경우에는 트랜지스터(300)는 "온 상태"가 된다. 한편, 기록에서 노드 FG에 로 레벨 전하가 공급된 경우에는 배선(3005)의 전위가 V 0(<V th _L)이어도 트랜지스터(300)는 "오프 상태"를 유지한다. 따라서 배선(3002)의 전위를 판정함으로써 노드 FG에 유지된 데이터를 판독할 수 있다.
도 12 또는 도 13에 도시된 구조를 각각 갖는 반도체 장치들을 매트릭스로 배열함으로써, 메모리 셀 어레이를 형성할 수 있다.
또한 메모리 셀이 배열되는 경우에는, 판독 동작에서 원하는 메모리 셀의 데이터를 판독할 필요가 있다. 예를 들어, 트랜지스터(300)로서 p채널 트랜지스터를 사용하면, 메모리 셀은 NOR형 구조를 갖는다. 따라서, 노드 FG에 공급된 전하에 상관없이 트랜지스터(300)가 "오프 상태"인 전위, 즉 V th _H보다 낮은 전위를 데이터가 판독되지 않는 메모리 셀의 배선(3005)에 공급함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다. 또는, 트랜지스터(300)로서 n채널 트랜지스터를 사용하면, 메모리 셀은 NAND형 구조를 갖는다. 따라서, 노드(FG)에 공급된 전하에 상관없이 트랜지스터(300)가 "온 상태"인 전위, 즉 V th _L보다 높은 전위를 데이터가 판독되지 않는 메모리 셀의 배선(3005)에 공급함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다.
<반도체 장치의 구조 1>
본 발명의 일 형태의 반도체 장치는 도 12에 도시된 바와 같이 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함한다. 트랜지스터(200)는 트랜지스터(300) 상방에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200) 상방에 제공된다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부인 반도체 영역(313), 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(314a 및 314b)을 포함한다.
트랜지스터(300)는 p채널 트랜지스터 또는 n채널 트랜지스터이어도 좋다.
반도체 영역(313)의 채널이 형성되는 영역, 그 근방의 영역, 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(314a 및 314b) 등은, 실리콘계 반도체 등의 반도체, 더 바람직하게는 단결정 실리콘을 포함하는 것이 바람직하다. 또는 저마늄(Ge), 실리콘 저마늄(SiGe), 갈륨 비소(GaAs), 또는 갈륨 알루미늄 비소(GaAlAs) 등을 포함하는 재료가 포함되어도 좋다. 결정 격자에 응력을 인가하여 격자 간격을 변화시킴으로써 유효 질량이 제어되는 실리콘이 포함되어도 좋다. 또는, 트랜지스터(300)는 GaAs 및 GaAlAs 등을 사용한 HEMT(high-electron-mobility transistor)이어도 좋다.
저저항 영역(314a 및 314b)은, 반도체 영역(313)에 사용되는 반도체 재료에 더하여 비소 또는 인 등의 n형 도전성을 부여하는 원소 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)는 비소 또는 인 등의 n형 도전성을 부여하는 원소, 또는 붕소 등의 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 또는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전 재료를 사용하여 형성될 수 있다.
또한 도전체의 일함수가 도전체의 재료에 의하여 결정됨으로써 문턱 전압을 조정할 수 있다. 구체적으로, 도전체로서 질화 타이타늄 또는 질화 탄탈럼 등을 사용하는 것이 바람직하다. 또한, 도전체의 도전성 및 매립성을 확보하기 위하여, 도전체로서 텅스텐 및 알루미늄 등의 금속 재료의 적층을 사용하는 것이 바람직하다. 특히 텅스텐은 내열성의 관점에서 바람직하다.
또한 도 12에 도시된 트랜지스터(300)는 예일 뿐이고, 거기에 도시된 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용하여도 좋다.
트랜지스터(300)를 덮도록 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)를 순차적으로 적층한다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)는 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 또는 질화 알루미늄 등을 사용하여 형성될 수 있다.
절연체(322)는, 절연체(322) 아래에 있는 트랜지스터(300) 등에 의하여 생긴 단차를 없애는 평탄화막으로서 기능하여도 좋다. 예를 들어 절연체(322)의 상면은 평탄화의 수준을 높이기 위하여 CMP(chemical mechanical polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(324)는 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(200)가 형성되는 영역으로, 불순물 및 수소가 확산되는 것을 방지하는 배리어성을 갖는 막을 사용하여 형성되는 것이 바람직하다. 여기서 배리어성이란 내산화성이 높고, 산소 그리고 수소 및 물로 대표되는 불순물의 확산을 억제하는 기능을 말한다.
수소에 대한 배리어성을 갖는 막의 예로서, CVD법에 의하여 형성된 질화 실리콘을 들 수 있다. 트랜지스터(200) 등, 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 그러므로, 트랜지스터(200)와 트랜지스터(300) 사이에, 수소의 확산을 방지하는 막이 제공되는 것이 바람직하다. 구체적으로, 수소의 확산을 방지하는 막은 수소가 방출되기 어려운 막이다.
수소의 방출량은 예를 들어, TDS(thermal desorption spectroscopy)에 의하여 측정할 수 있다. 예를 들어, 절연체(324)의 단위 면적당 수소 원자로 환산된 절연체(324)로부터의 수소의 방출량은 50℃에서 500℃의 범위에 있어서 TDS 분석에서 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이다.
또한 절연체(326)의 유전율은 절연체(324)보다 낮은 것이 바람직하다. 예를 들어, 절연체(326)의 비유전율은 바람직하게는 4 미만이고, 더 바람직하게는 3 미만이다. 예를 들어, 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 절연체(324)의 비유전율의 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로서 사용하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(200)와 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 제공되어 있다. 또한, 도전체(328) 및 도전체(330)는 각각 플러그 또는 배선으로서 기능한다. 플러그 또는 배선으로서 기능하는 도전체의 복수의 구조를 총괄하여 같은 부호로 나타내는 경우가 있다. 또한, 본 명세서 등에서는, 배선 및 배선에 전기적으로 접속되는 플러그가 하나의 구성 요소이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하고, 도전체의 일부가 플러그로서 기능하는 경우가 있다.
각 플러그 및 배선(예를 들어, 도전체(328) 및 도전체(330))의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전 재료를 단층 구조 또는 적층 구조에 사용할 수 있다. 내열성 및 도전성의 양쪽 모두를 갖는, 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄 또는 구리 등의 저저항 도전 재료를 사용하는 것이 바람직하다. 저저항 도전 재료를 사용하면 배선의 저항을 저감시킬 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 12에서, 절연체(350), 절연체(352), 및 절연체(354)를 순차적으로 적층한다. 또한, 도전체(356)를 절연체(350), 절연체(352), 및 절연체(354)에 형성한다. 도전체(356)는 플러그 또는 배선으로서 기능한다. 또한 도전체(356)는 도전체(328) 및 도전체(330)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다.
또한 예를 들어, 절연체(350)는 절연체(324)와 같이, 수소에 대한 배리어성을 갖는 절연체를 사용하여 형성되는 것이 바람직하다. 또한, 도전체(356)는 수소에 대한 배리어성을 갖는 도전체가 포함되는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(350)의 개구에, 수소에 대한 배리어성을 갖는 도전체가 형성된다. 이러한 구조에서는, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
또한 수소에 대한 배리어성을 갖는 도전체로서는 예를 들어, 질화 탄탈럼을 사용하여도 좋다. 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선의 도전성을 확보하면서, 트랜지스터(300)로부터의 수소의 확산을 방지할 수 있다. 이 경우, 수소에 대한 배리어성을 갖는 질화 탄탈럼층이, 수소에 대한 배리어성을 갖는 절연체(350)와 접하는 것이 바람직하다.
절연체(354) 위에, 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)를 순차적으로 적층한다. 절연체(210), 절연체(212), 절연체(214), 및 절연체(216) 중 임의의 것에, 산소 및 수소에 대한 배리어성을 갖는 재료를 사용하는 것이 바람직하다.
절연체(210 및 214)는, 예를 들어 기판(311), 또는 트랜지스터(300)가 형성되는 영역 등으로부터 트랜지스터(200)가 형성되는 영역으로, 수소 및 불순물이 확산되는 것을 방지하는 배리어성을 갖는 막을 사용하여 형성되는 것이 바람직하다. 그러므로, 절연체(210 및 214)는 절연체(324)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다.
수소에 대한 배리어성을 갖는 막의 예로서, CVD법에 의하여 형성된 질화 실리콘을 들 수 있다. 트랜지스터(200) 등, 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 그러므로, 트랜지스터(200)와 트랜지스터(300) 사이에, 수소의 확산을 방지하는 막이 제공되는 것이 바람직하다. 구체적으로, 수소의 확산을 방지하는 막은 수소가 방출되기 어려운 막이다.
수소에 대한 배리어성을 갖는 막으로서, 예를 들어, 절연체(210 및 214) 각각으로서 산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성을 변화시키는 수소 및 수분 등의 불순물의 투과를 방지하는 우수한 차단 효과를 갖는다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 수소 및 수분 등의 불순물이 트랜지스터(200)에 들어가는 것을 방지할 수 있다. 또한, 트랜지스터(200)의 산화물로부터 산소가 방출되는 것을 방지할 수 있다. 그러므로, 트랜지스터(200)를 위한 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
예를 들어, 절연체(212 및 216)는 절연체(320)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다. 비교적으로 유전율이 낮은 재료로 형성되는 층간막을 절연체에 사용하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다. 예를 들어, 절연체(212 및 216)에 산화 실리콘막 또는 산화 질화 실리콘막 등을 사용할 수 있다.
도전체(218), 및 트랜지스터(200)에 포함되는 도전체(도전체(205)) 등은 절연체(210, 212, 214, 및 216)에 제공되어 있다. 또한 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(218)는 도전체(328 및 330)를 형성하는 데 사용된 것과 비슷한 재료를 사용하여 형성할 수 있다.
특히, 절연체(210 및 214)와 접촉하는 도전체(218)의 일부가 산소, 수소, 및 물에 대한 배리어성을 갖는 도전체인 것이 바람직하다. 이러한 구조에서, 트랜지스터(300 및 200)는 산소, 수소, 및 물에 대한 배리어성을 갖는 층에 의하여 완전히 분리될 수 있다. 그 결과, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
절연체(216) 위에 트랜지스터(200)를 제공한다. 또한 예를 들어, 상기 실시형태에서 설명한 트랜지스터의 구조를 트랜지스터(200)의 구조로서 사용할 수 있다. 또한, 도 12의 트랜지스터(200)는 예일 뿐이고, 거기에 도시된 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용하여도 좋다.
트랜지스터(200) 위에 절연체(280)를 제공한다. 절연체(280)에서, 산소 과잉 영역을 형성하는 것이 바람직하다. 특히, 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 트랜지스터(200) 근방의 층간막 등에, 산소 과잉 영역을 포함하는 절연체를 제공하면, 트랜지스터(200)에 포함되는 산화물(230) 내의 산소 결손을 저감함으로써, 신뢰성을 향상시킬 수 있다. 트랜지스터(200)를 덮는 절연체(280)는 그 아래의 거칠기를 덮는 평탄화막으로서 기능하여도 좋다.
산소 과잉 영역을 포함하는 절연체로서는, 구체적으로 가열에 의하여 산소의 일부가 방출되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소의 일부가 방출되는 산화물은, TDS 분석에 있어서 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, TDS 분석에서의 막의 표면 온도는 바람직하게는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하이다.
예를 들어 이러한 재료로서 산화 실리콘 또는 산화 질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 금속 산화물을 사용할 수 있다. 또한, 본 명세서에서, "산화 질화 실리콘"이란 질소보다 높은 비율로 산소를 포함하는 재료를 말하고, "질화 산화 실리콘"이란 산소보다 높은 비율로 질소를 포함하는 재료를 말한다.
절연체(282)를 절연체(280) 위에 제공한다. 산소 또는 수소에 대한 배리어성을 갖는 재료가 절연체(282)에 사용되는 것이 바람직하다. 따라서, 절연체(282)는 절연체(214)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다. 예를 들어, 절연체(282)로서 산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물이 사용되는 것이 바람직하다.
특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성을 변화시키는 수소 및 수분 등의 불순물의 투과를 방지하는 우수한 차단 효과를 갖는다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 수소 및 수분 등의 불순물이 트랜지스터(200)에 들어가는 것을 방지할 수 있다. 또한, 트랜지스터(200)의 산화물로부터 산소가 방출되는 것을 방지할 수 있다. 그러므로, 트랜지스터(200)를 위한 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
절연체(286)를 절연체(282) 위에 제공한다. 절연체(286)는 절연체(320)와 비슷한 재료를 사용하여 형성할 수 있다. 비교적으로 유전율이 낮은 재료를 층간막에 사용하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다. 예를 들어, 산화 실리콘막 또는 산화 질화 실리콘막 등을 절연체(286)에 사용할 수 있다.
배리어층(276), 도전체(246), 및 도전체(248) 등을 절연체(220, 222, 224, 280, 282, 및 286)에 제공한다.
도전체(246 및 248)는, 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(246 및 248)는, 도전체(328 및 330)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다.
여기서 배리어층(276)을 절연체(280)와 도전체(246 및 248) 사이에 제공한다. 배리어층(276)은 배리어성을 갖는 절연체(282 및 222)와 접촉하여 제공되는 것이 특히 바람직하다. 배리어층(276)은 절연체(282 및 222)와 접촉하기 때문에, 절연체(280) 및 트랜지스터(200)는 배리어성을 갖는 절연체(222 및 282), 및 배리어층(276)에 의하여 밀봉될 수 있다. 따라서, 절연체(280)에 포함되는 과잉 산소가 트랜지스터(200) 근방의 구성 요소로 확산되는 것, 및 다른 구성 요소로부터 수소가 확산되는 것을 억제할 수 있다.
즉, 배리어층(276)에 의하여, 도전체(246 및 248) 내의 불순물로서 기능하는 수소가 확산되는 것, 도전체(246 및 248)의 구성 원소가 확산되는 것, 및 도전체(246 및 248)를 통하여 트랜지스터(300), 용량 소자(100), 또는 외부로부터 불순물로서 기능하는 수소가 확산되는 것을 억제할 수 있다.
배리어층(276)에 의하여, 트랜지스터(200)에서 채널이 형성되는 산화물을, 결함 준위 밀도가 낮고 특성이 안정적인 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 방지할 수 있고, 신뢰성을 향상시킬 수 있다.
또한, 배리어층(276)에 의하여, 반도체 장치에 제공되는 플러그 또는 배선의 형상 또는 위치, 또는 플러그 또는 배선의 수에 상관없이, 트랜지스터(200)에 과잉 산소를 안정적으로 공급할 수 있다. 수소의 확산을 억제하면 산소 결손은 형성되기 어려워지기 때문에, 캐리어의 생성을 억제할 수 있다. 따라서, 전기 특성이 안정적인 트랜지스터(200)로 할 수 있다. 또한, 반도체 장치의 설계의 유연성을 높일 수 있다.
트랜지스터(200) 상방에 용량 소자(100)가 제공된다. 용량 소자(100)는 도전체(110), 도전체(120), 및 절연체(130)를 포함한다.
도전체(112)는 도전체(246 및 248) 위에 제공되어도 좋다. 또한 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(110)는 용량 소자(100)의 한쪽 전극으로서 기능한다. 도전체(112) 및 도전체(110)는 동시에 형성할 수 있다.
몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 및 스칸듐에서 선택된 원소를 포함하는 금속막; 또는 그 성분으로서 상기 원소 중 임의의 것을 포함하는 금속 질화물막(예를 들어, 질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 또는 질화 텅스텐막) 등을 사용하여 도전체(112) 및 도전체(110)를 형성할 수 있다. 또는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전 재료를 사용할 수 있다.
도 12에서 도전체(112) 및 도전체(110)는 각각 단층 구조를 갖지만, 본 발명의 일 형태는 이에 한정되지 않고, 2층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 배리어성을 갖는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 갖는 도전체 및 도전성이 높은 도전체에 대한 밀착성이 높은 도전체를 형성하여도 좋다.
용량 소자(100)의 유전체로서, 도전체(112 및 110) 위에 절연체(130)를 제공한다. 절연체(130)는 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화 질화 하프늄, 질화 산화 하프늄, 또는 질화 하프늄 등을 사용하여, 단층 또는 적층을 갖도록 형성할 수 있다.
예를 들어, 산화 질화 실리콘 등의 절연 내력이 높은 재료가 절연체(130)에 사용되는 것이 바람직하다. 상기 구조를 갖는 용량 소자(100)에서는, 절연체(130)에 의하여, 절연 내력을 높일 수 있고, 용량 소자(100)의 정전 파괴를 방지할 수 있다.
절연체(130) 위에는, 도전체(110)와 중첩되도록 도전체(120)를 제공한다. 또한, 도전체(120)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전 재료를 사용하여 형성할 수 있다. 텅스텐 또는 몰리브데넘 등, 내열성 및 도전성의 양쪽 모두를 갖는 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 도전체(120)를 도전체 등의 다른 구성 요소와 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu(구리) 또는 Al(알루미늄) 등을 사용할 수 있다.
도전체(120) 및 절연체(130) 위에 절연체(150)가 제공된다. 절연체(150)는 절연체(320)를 형성하는 데 사용되는 것과 비슷한 재료를 사용하여 형성할 수 있다. 절연체(150)는 그 아래의 거칠기를 덮는 평탄화막으로서 기능하여도 좋다.
이상이 구조예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 높은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 저소비전력의 반도체 장치를 제공할 수 있다.
<변형예 1>
도 13은 본 실시형태의 변형예를 도시한 것이다. 도 13은 트랜지스터(300)의 구조에서 도 12와 상이하다.
도 13에 도시된 트랜지스터(300)에서, 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 돌출부를 갖는다. 또한, 도전체(316)는 반도체 영역(313)의 상면 및 측면을 절연체(315)를 개재(介在)하여 덮도록 제공된다. 또한 도전체(316)는 일함수를 조정하는 재료를 사용하여 형성하여도 좋다. 이러한 구조를 갖는 트랜지스터(300)는 반도체 기판의 돌출부를 이용하기 때문에 FIN형 트랜지스터라고도 한다. 돌출부를 형성하기 위한 마스크로서 기능하는 절연체가 돌출부의 상면과 접촉하여 제공되어도 좋다. 돌출부가 반도체 기판의 일부를 가공함으로써 형성되는 경우를 여기서 설명하였지만, 돌출 형상을 갖는 반도체막은 SOI 기판을 가공함으로써 형성되어도 좋다.
이상이 변형예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 높은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 저소비전력의 반도체 장치를 제공할 수 있다.
<메모리 셀 어레이의 구조>
도 14는 본 실시형태의 메모리 셀 어레이의 예를 도시한 것이다. 도 14는, 도 13에 도시된 반도체 장치가 각각 매트릭스로 배열된 경우의 행의 일부를 도시한 회로도이다.
도 14에서, 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함하는 반도체 장치와, 트랜지스터(301), 트랜지스터(201), 및 용량 소자(101)를 포함하는 반도체가 같은 행에 배열되어 있다.
도 14에 도시된 바와 같이, 메모리 셀 어레이는 복수의 트랜지스터(도면에서의 트랜지스터(200 및 201))를 포함한다.
복수의 트랜지스터를 포함하는 경우, 트랜지스터의 수에 따라 복수의 배선이 제공된다. 따라서, 트랜지스터의 수가 많을수록, 형성되는 배선 또는 플러그의 수도 많아진다. 트랜지스터의 집적도를 높이는 경우, 하나의 트랜지스터에서의 절연체(280)의 산소 과잉 영역의 비율은 작은 것이 바람직하다. 따라서, 배리어층(276)의 효과가 현저해진다.
배리어층(276)에 의하여, 복수의 트랜지스터를 포함하는 경우에도, 절연체(280)에 포함되는 과잉 산소가 트랜지스터(200) 근방의 구성 요소로 확산되는 것, 및 수소가 다른 구성 요소로부터 확산되는 것을 억제할 수 있다.
구체적으로는, 배리어층(276)에 의하여, 도전체(246 및 248) 내의 불순물로서 기능하는 수소가 확산되는 것, 도전체(246 및 248)의 구성 원소가 확산되는 것, 및 도전체(246 및 248)를 통하여 트랜지스터(300), 용량 소자(100), 트랜지스터(301), 용량 소자(101), 또는 외부로부터 불순물로서 기능하는 수소가 확산되는 것을 억제할 수 있다. 또한, 도전체(246 및 248)에 의하여 과잉 산소가 흡수되기 때문에 트랜지스터(200) 또는 트랜지스터(201)의 산화물(230) 내의 산소 결손이 과잉 산소로 보충되지 않는 것에 의하여 발생되는, 반도체 장치의 신뢰성의 저하를 방지할 수 있다.
배리어층(276)에 의하여, 트랜지스터(200) 또는 트랜지스터(201)에서 채널이 형성되는 산화물을, 결함 준위 밀도가 낮고 특성이 안정적인 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200) 또는 트랜지스터(201)의 전기 특성의 변동을 방지할 수 있고, 신뢰성을 향상시킬 수 있다.
이러한 구조에 의하여, 반도체 장치에 제공되는 플러그 또는 배선의 형상 또는 위치, 또는 플러그 또는 배선의 수에 상관없이, 트랜지스터(200)에 과잉 산소를 안정적으로 공급할 수 있다. 수소의 확산을 억제하면 산소 결손은 형성되기 어려워지기 때문에, 캐리어의 생성을 억제할 수 있다. 따라서, 전기 특성이 안정적인 트랜지스터(200)로 할 수 있다. 또한, 반도체 장치의 설계의 유연성을 높일 수 있다.
[기억 장치 2]
도 15는 본 발명의 일 형태의 반도체 장치를 사용한 기억 장치의 예를 도시한 것이다.
도 15에 도시된 기억 장치는, 트랜지스터(200), 트랜지스터(300), 및 용량 소자(100)를 포함하는, 도 12에 도시된 반도체 장치에 더하여 트랜지스터(400)를 포함한다.
트랜지스터(400)는 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 예를 들어, 트랜지스터(400)의 제 1 게이트 및 제 2 게이트를 소스와 다이오드 접속하고, 트랜지스터(400)의 소스를 트랜지스터(200)의 제 2 게이트와 접속한다. 이 구조에서, 트랜지스터(200)의 제 2 게이트의 음의 전위를 유지하는 경우, 트랜지스터(400)의 제 1 게이트-소스 전압 및 제 2 게이트-소스 전압은 0V이다. 트랜지스터(400)에서, 제 2 게이트 전압 및 제 1 게이트 전압이 0V인 경우의 드레인 전류는 매우 낮기 때문에, 트랜지스터(200 및 400)로의 전원 공급이 없더라도, 트랜지스터(200)의 제 2 게이트의 음의 전위를 오랫동안 유지할 수 있다. 이에 의하여, 트랜지스터(200 및 400)를 포함하는 기억 장치는 저장된 데이터를 오랫동안 유지할 수 있다.
도 15에서는, 배선(3001)이 트랜지스터(300)의 소스에 전기적으로 접속되어 있다. 배선(3002)이 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 배선(3003)이 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 배선(3004)이 트랜지스터(200)의 제 1 게이트에 전기적으로 접속되어 있다. 배선(3006)이 트랜지스터(200)의 제 2 게이트에 전기적으로 접속되어 있다. 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽이 용량 소자(100)의 한쪽 전극에 전기적으로 접속되어 있다. 배선(3005)이 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다. 배선(3007)이 트랜지스터(400)의 소스에 전기적으로 접속되어 있다. 배선(3008)이 트랜지스터(400)의 제 1 게이트에 전기적으로 접속되어 있다. 배선(3009)이 트랜지스터(400)의 제 2 게이트에 전기적으로 접속되어 있다. 배선(3010)이 트랜지스터(400)의 드레인에 전기적으로 접속되어 있다. 배선(3006, 3007, 3008, 및 3009)이 서로 전기적으로 접속되어 있다.
이에 의하여, 도 15에 도시된 기억 장치는 트랜지스터(300)의 게이트의 전위가 유지될 수 있다는 특징을 갖기 때문에, 데이터의 기록, 유지, 및 판독이 가능하다.
도 15의 기억 장치가 도 13에 도시된 기억 장치처럼 매트릭스로 배열되는 경우, 메모리 셀 어레이를 형성할 수 있다.
<기억 장치의 구조 2>
트랜지스터(400) 및 트랜지스터(200)는 같은 층에 형성되기 때문에 동시에 제작할 수 있다. 트랜지스터(400)는, 제 1 게이트 전극으로서 기능하는 도전체(460)(도전체(460a) 및 도전체(460b)를 포함함), 제 2 게이트 전극으로서 기능하는 도전체(405)(도전체(405a) 및 도전체(405b)를 포함함), 도전체(460)와 접촉하는 배리어층(470), 게이트 절연층으로서 기능하는 절연체(220, 222, 및 224) 및 절연체(450), 채널이 형성되는 영역을 포함하는 산화물(430c), 소스 및 드레인 중 한쪽으로서 기능하는 도전체(440b) 및 산화물(431a 및 431b), 및 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(440a) 및 산화물(432a 및 432b)을 포함한다.
트랜지스터(400)에서, 도전체(405)는 도전체(205)와 같은 층에 있다. 산화물(431a 및 432a)은 산화물(230a)과 같은 층에 있고, 산화물(431b 및 432b)은 산화물(230b)과 같은 층에 있다. 도전체(440)는 도전체(240)와 같은 층에 있다. 산화물(430c)은 산화물(230c)과 같은 층에 있다. 절연체(450)는 절연체(250)와 같은 층에 있다. 도전체(460)는 도전체(260)와 같은 층에 있다. 배리어층(470)은 배리어층(270)과 같은 층에 있다.
트랜지스터(400)의 활성층으로서 기능하는 산화물(430c)에서는, 산화물(230) 등에서와 같이, 산소 결손, 및 수소 또는 물 등의 불순물이 저감된다. 이에 의하여, 트랜지스터(400)의 문턱 전압을 0V보다 높게 할 수 있고, 오프 상태 전류를 저감할 수 있고, 제 2 게이트 전압 및 제 1 게이트 전압이 0V인 경우의 드레인 전류를 매우 낮게 할 수 있다.
대형 기판을 반도체 소자로 분할하여 복수의 반도체 장치를 각각 칩 형태로 형성하는 경우에 제공되는 다이싱 라인(스크라이브 라인, 분할 라인, 또는 절단 라인이라고도 함)에 대하여 설명한다. 분할 방법의 예에서는, 예를 들어, 반도체 소자를 나누기 위한 홈(다이싱 라인)을 기판에 형성한 다음, 기판을 다이싱 라인을 따라 절단하여, 나누어진 복수의 반도체 장치를 얻는다. 예를 들어, 도 15는 다이싱 라인 근방의 구조(500)의 단면도이다.
구조(500)에서와 같이, 예를 들어, 트랜지스터(200) 또는 트랜지스터(400)를 포함하는 메모리 셀의 단부에 형성되는 다이싱 라인과 중첩되는 영역 근방의 절연체(280, 224, 222, 220, 및 216)에 개구가 제공된다. 또한, 절연체(282)는 절연체(280,224, 222, 220, 및 216)의 측면을 덮도록 제공된다.
따라서, 개구에서 절연체(222 및 214)가 절연체(282)와 접촉한다. 이때, 절연체들(222 및 214) 중 적어도 하나는 절연체(282)를 형성하는 데 사용되는 것과 같은 재료 및 방법을 사용하여 형성함으로써, 그들 사이의 밀착성을 향상시킬 수 있다. 예를 들어, 산화 알루미늄을 사용할 수 있다.
이러한 구조에 의하여, 절연체(280) 및 트랜지스터(200 및 400)를 절연체(210, 222, 및 282)로 둘러쌀 수 있다. 본 실시형태의 반도체 소자가 제공되는 각 회로 영역으로 기판을 분할하여 복수의 칩을 형성하는 경우에도, 절연체(210, 222, 및 282)는 산소, 수소, 및 물의 확산을 방지하는 기능을 갖기 때문에, 분할된 기판의 측면의 방향으로부터 트랜지스터(200) 또는 트랜지스터(400)로 수소 또는 물 등의 불순물이 들어가는 것 및 확산되는 것을 방지할 수 있다.
또한, 상기 구조에서, 절연체(280)의 과잉 산소가 절연체(282 및 222)의 외부로 확산되는 것을 방지할 수 있다. 따라서, 절연체(280)의 과잉 산소는 트랜지스터(200) 또는 트랜지스터(400)에서 채널이 형성되는 산화물에 효율적으로 공급된다. 산소에 의하여, 트랜지스터(200) 또는 트랜지스터(400)에서 채널이 형성되는 산화물 내의 산소 결손을 저감할 수 있다. 따라서, 트랜지스터(200) 또는 트랜지스터(400)에서 채널이 형성되는 산화물을, 결함 준위 밀도가 낮고 특성이 안정적인 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200) 또는 트랜지스터(400)의 전기 특성의 변동을 방지할 수 있고, 신뢰성을 향상시킬 수 있다.
(실시예 1)
본 실시예에서, 기판 위에 형성된 배리어층의 TDS 측정 결과에 대하여 설명한다. 또한 본 실시예에서, 시료 1A, 시료 1B, 시료 1C, 시료 1D, 시료 1E, 및 시료 1F를 제작하였다.
<시료의 구조 및 제작 방법>
본 발명의 일 형태인 시료 1A 내지 시료 1F 각각에 대하여, 이하에서 설명한다. 시료 1A 내지 시료 1F는, 도 16의 (A)에 도시된 구조(801), 도 16의 (B)에 도시된 구조(802), 및 도 16의 (C)에 도시된 구조(803) 중 임의의 것을 갖는다.
시료 1A 및 시료 1D는 각각, 도 16의 (A)에 도시된 구조(801)를 갖는다. 구조(801)는 기판(810), 기판(810) 위의 배리어층(813), 배리어층(813) 위의 절연체(814), 및 절연체(814) 위의 절연체(815)를 포함한다.
시료 1B 및 시료 1E는 각각, 도 16의 (B)에 도시된 구조(802)를 갖는다. 구조(802)는 기판(810), 기판(810) 위의 절연체(811), 절연체(811) 위의 도전체(812), 도전체(812) 위의 절연체(814), 및 절연체(814) 위의 절연체(815)를 포함한다.
시료 1C 및 시료 1F는 각각, 도 16의 (C)에 도시된 구조(803)를 갖는다. 구조(803)는 기판(810), 기판(810) 위의 절연체(811), 절연체(811) 위의 도전체(812), 도전체(812) 위의 배리어층(813), 배리어층(813) 위의 절연체(814), 및 절연체(814) 위의 절연체(815)를 포함한다.
또한, 절연체(815)의 형성 후에, 시료 1D, 시료 1E, 및 시료 1F에 대하여 가열 처리를 수행하였다. 표 1은 시료 1A 내지 시료 1F의 구조, 및 절연체(815)의 형성 후에 가열 처리를 수행하였는지 여부를 나타낸 것이다.
Figure pct00001
다음으로, 시료의 제작 방법에 대하여 설명한다.
실리콘 기판을 기판(810)으로서 사용하였다. 시료 1B, 시료 1C, 시료 1E, 및 시료 1F에 대하여, ALD법에 의하여 기판(810) 위에 절연체(811)로서 두께 20nm의 산화 알루미늄을 형성하였다. 형성에서는, 기판 온도를 250℃로 하고, Al(CH3)3을 포함하는 액체를 기화시킴으로써 얻어진 원료 가스를 사용하고, O3 가스 및 O2 가스를 산화제로서 사용하였다.
다음으로, 시료 1B, 시료 1C, 시료 1E, 및 시료 1F에 대하여, 질화 타이타늄막 및 텅스텐막을 포함하는 적층을 절연체(811) 위에 도전체(812)로서 형성하였다. 질화 타이타늄막을 두께 5nm가 되도록 ALD법에 의하여 형성하였다. 형성에서는, 유량 50sccm의 TiCl4를 원료 가스로서 사용하고, 유량 2700sccm의 NH3을 질화 재료로서 사용하고, 퇴적 체임버의 압력을 667Pa로 하고, 기판 온도를 380℃로 하였다.
CVD법에 의하여, 제 1 내지 제 3 퇴적 단계를 거쳐, 텅스텐막을 두께 150nm가 되도록 형성하였다. 우선, 제 1 퇴적 단계에서는, 유량 160sccm의 WF6과 유량 400sccm의 SiH4와 유량 6000sccm의 Ar와 유량 2000sccm의 N2의 혼합 가스를 퇴적 가스로서 사용하고, 퇴적 체임버의 압력을 1000Pa로 설정하고, 기판 온도를 385℃로 설정하였다. 제 2 퇴적 단계에서는, 유량 250sccm의 WF6과 유량 4000sccm의 H2와 유량 2000sccm의 Ar와 유량 2000sccm의 N2의 혼합 가스를 퇴적 가스로서 사용하고, 퇴적 체임버의 압력을 10666Pa로 하고, 기판 온도를 385℃로 하였다. 제 3 퇴적 단계에서는, 유량 250sccm의 WF6과 유량 2200sccm의 H2와 유량 2000sccm의 Ar와 유량 200sccm의 N2의 혼합 가스를 퇴적 가스로서 사용하고, 퇴적 체임버의 압력을 10666Pa로 하고, 기판 온도를 385℃로 하였다.
다음으로, CMP법에 의하여, 텅스텐막의 상면에 평탄화 처리를 수행함으로써, 텅스텐막의 두께는 100nm가 되었다.
다음으로, 시료 1A, 시료 1C, 시료 1D, 및 시료 1F에 대하여, ALD법에 의하여 배리어층(813)으로서 두께 10nm의 산화 알루미늄을 형성하였다. 또한, 배리어층(813)을 시료 1A 및 시료 1D에 대해서는 기판(810) 위에 형성하고, 시료 1C 및 시료 1F에 대해서는 도전체(812) 위에 형성하였다. 형성에서는, 기판 온도를 250℃로 하고, Al(CH3)3을 포함하는 고체를 승화시킴으로써 얻어진 원료 가스를 사용하고, O3 가스 및 O2 가스를 산화제로서 사용하였다.
이어서, 플라스마 CVD법에 의하여 절연체(814)로서 두께 20nm의 산화 질화 실리콘막을 형성하였다. 또한, 절연체(814)를 시료 1A, 시료 1C, 시료 1D, 및 시료 1F에 대해서는 배리어층(813) 위에 형성하고, 시료 1B 및 시료 1E에 대해서는 도전체(812) 위에 형성하였다. 형성에서는, 유량 8sccm의 SiH4 및 유량 4000sccm의 N2O를 퇴적 가스로서 사용하고, 퇴적 체임버의 압력을 800Pa로 하고, 기판 온도를 325℃로 하고, 150W(60MHz)의 RF(고주파) 전력을 인가하였다.
다음으로, 스퍼터링법에 의하여, 절연체(814) 위에 절연체(815)로서 두께 20nm의 산화 알루미늄막을 형성하였다. Al2O3 타깃을 사용하고, 유량 25sccm의 Ar 및 유량 25sccm의 O2를 퇴적 가스로서 사용하고, 퇴적 압력을 0.4Pa로 하고, 퇴적 전력을 2500W로 하고, 타깃과 기판 사이의 거리를 60mm로 한 조건하에서, 절연체(815)를 형성하였다.
그 후, 시료 1D 내지 시료 1F에 대하여, 400℃에서의 가열 처리를 질소 분위기에서 1시간 동안 수행한 다음, 상기 분위기를 산소 분위기로 치환하고, 400℃에서 1시간 동안 가열 처리를 수행하였다.
상기 단계를 거쳐, 본 실시예에서의 시료 1A 내지 시료 1F를 완성시켰다.
<시료의 TDS 측정 결과>
각 시료의 절연체(814)에 포함되는 산소의 양을 측정하였다. 측정에는, 절연체(815)를 제거한 후에, 각 시료의 절연체(814)에 TDS 분석을 실시하였다. 상기 TDS 분석에서는, 산소 분자에 상당하는 질량 전하비 m/z=32의 가스의 방출량을 측정하였다. 상기 TDS 분석은, 가열 속도 30℃/min에서 ESCO Ltd. 제조의 WA1000S로 실시하였다. 도 17의 (A) 내지 (F)는 측정 결과를 나타낸 것이다.
도 17의 (A), (B), (C), (D), (E), 및 (F)는 각각, 시료 1A, 시료 1B, 시료 1C, 시료 1D, 시료 1E, 및 시료 1F에서의 산소의 방출량을 나타낸 것이다. 도 17의 (A) 내지 (F)의 각각에서, 가로축은 기판 가열 온도[℃]를 나타내고, 세로축은 상기 질량 전하비의 가스의 방출량에 비례하는 강도를 나타낸다.
도 17의 (A) 및 (D)에 나타낸 바와 같이, 구조(801)를 각각 갖는 시료 1A 및 시료 1D에서는, 절연체(814)로부터의 산소의 방출이 관찰된다. 한편, 도 17의 (B) 및 (E)에 나타낸 바와 같이, 구조(802)를 각각 갖는 시료 1B 및 시료 1E에서는, 절연체(814)로부터의 산소의 방출이 관찰되지 않는다.
도 17의 (A)와 도 17의 (B)의 비교는, 구조(802)에서 절연체(814)에 포함되는 산소가 도전체(812)에 의하여 흡수될 거라는 것을 나타낸다.
도 17의 (C) 및 (F)에 나타낸 바와 같이, 구조(803)를 각각 갖는 시료 1C 및 시료 1F에서는, 절연체(814)로부터의 산소의 방출이 관찰된다.
도 17의 (B)와 도 17의 (C)의 비교는, 구조(803)에서, 절연체(814)에 포함되는 산소가 도전체(812)에 의하여 흡수되는 것을 배리어층(813)에 의하여 방지할 수 있다는 것을 나타낸다.
도 17의 (A) 내지 (F)의 결과는, 구조(801 내지 803)에서 가열 처리가 절연체(814)에 포함되는 산소의 양에 거의 영향을 미치지 않는다는 것을 나타낸다. 이에 의하여, 절연체와 도전체 사이에 배리어층을 포함하는 구조의 경우, 후공정에서 가열 처리를 수행하더라도, 절연체에 포함되는 과잉 산소는 도전체에 의하여 거의 흡수되지 않는다는 것을 알았다.
상기 결과는, 절연체에 포함되는 과잉 산소가 도전체에 의하여 흡수되는 것을 도전체와 절연체 사이에 제공되는 배리어층에 의하여 방지할 수 있다는 것을 나타낸다.
본 실시예에서 설명한 구조는, 다른 실시예 및 실시형태에서 설명한 구조 중 임의의 것과 적절히 조합할 수 있다.
(실시예 2)
본 실시예에서는, 배리어층이 기판 위에 형성되는 구조의 TDS 측정 결과에 대하여 설명한다. 또한 본 실시예에서, 시료 2A, 시료 2B, 시료 2C, 및 시료 2D를 제작하였다.
<시료의 구조 및 제작 방법>
본 발명의 일 형태인 시료 2A 내지 시료 2D 각각에 대하여, 이하에서 설명한다. 시료 2A 내지 시료 2D는, 도 18의 (A)에 도시된 구조(804) 또는 도 18의 (B)에 도시된 구조(805)를 갖는다.
시료 2A는 도 18의 (A)에 도시된 구조(804)를 갖는다. 구조(804)는 기판(820), 기판(820) 위의 절연체(821), 및 절연체(821) 위의 절연체(822)를 포함한다.
시료 2B 내지 시료 2D는 각각, 도 18의 (B)에 도시된 구조(805)를 갖는다. 구조(805)는 기판(820), 기판(820) 위의 절연체(821), 절연체(821) 위의 절연체(822), 및 절연체(822) 위의 배리어층(823)을 포함한다.
또한, 시료 2B 내지 시료 2D에서의 배리어층(823)을, 상이한 재료를 사용하여 상이한 두께가 되도록 형성하였다. 표 2는, 시료 2A 내지 시료 2D에서의 배리어층(823)의 재료 및 두께를 나타낸 것이다.
Figure pct00002
다음으로, 시료의 제작 방법에 대하여 설명한다.
실리콘 기판을 기판(820)으로서 사용하였다. 두께 100nm의 열 산화막을 기판(820) 위에 절연체(821)로서 형성하였다.
다음으로, 플라스마 CVD법에 의하여, 절연체(821) 위에 절연체(822)로서 두께 50nm의 산화 질화 실리콘막을 형성하였다. 형성에서는, 유량 40sccm의 SiH4, 유량 300sccm의 NH3, 유량 30sccm의 N2O, 및 유량 900sccm의 N2를 퇴적 가스로서 사용하고, 반응 체임버의 압력을 160Pa로 하고, 기판 온도를 325℃로 하고, 250W(27.12MHz)의 RF(고주파) 전력을 인가하였다.
상기 단계를 거쳐, 본 실시예에서의 시료 2A를 완성시켰다. 시료 2B 내지 시료 2D에 대하여, 배리어층(823)을 절연체(822) 위에 형성하였다.
시료 2B에 대하여, ALD법에 의하여 배리어층(823)으로서 두께 10nm의 산화 알루미늄을 형성하였다. 형성에서는, 기판 온도를 250℃로 하고, Al(CH3)3을 포함하는 고체를 승화시킴으로써 얻어진 원료 가스를 사용하고, O3 가스 및 O2 가스를 산화제로서 사용하였다.
시료 2C에 대하여, ALD법에 의하여 배리어층(823)으로서 두께 20nm의 산화 알루미늄을 형성하였다. 형성에서는, 기판 온도를 250℃로 하고, Al(CH3)3을 포함하는 고체를 승화시킴으로써 얻어진 원료 가스를 사용하고, O3 가스 및 O2 가스를 산화제로서 사용하였다.
시료 2D에 대하여, 스퍼터링법에 의하여 배리어층(823)으로서 두께 10nm의 질화 탄탈럼을 형성하였다. 형성에서는, 탄탈럼(Ta) 타깃을 사용하고, 유량 25sccm의 Ar 및 유량 25sccm의 N2를 스퍼터링 가스로서 사용하고, 기판 온도를 300℃로 하고, 퇴적 압력을 0.7Pa로 하고, 퇴적 전력을 4000W로 하고, 타깃과 기판 사이의 거리를 160mm로 하였다.
상기 단계를 거쳐, 본 실시예에서의 시료 2B 내지 시료 2D를 완성시켰다.
<시료의 TDS 측정 결과>
각 시료의 수소의 방출량을 측정하였다. 상기 TDS 분석에서는, 수소 분자에 상당하는 질량 전하비 m/z=2의 가스의 방출량을 측정하였다. 상기 TDS 분석은, 가열 속도 30℃/min에서 ESCO Ltd. 제조의 WA1000S로 실시하였다. 도 19의 (A) 내지 (D)는 측정 결과를 나타낸 것이다.
도 19의 (A), (B), (C), 및 (D)는, 시료 2A, 시료 2B, 시료 2C, 및 시료 2D의 수소의 방출량을 나타낸 것이다. 도 19의 (A) 내지 (D)의 각각에서, 가로축은 기판 가열 온도[℃]를 나타내고, 세로축은 상기 질량 전하비의 가스의 방출량에 비례하는 강도를 나타낸다.
도 19의 (A) 내지 (D)의 결과는, 배리어층(823)을 사용함으로써 절연체(822)로부터 수소가 방출되는 것을 억제할 수 있다는 것을 나타낸다. 또한, 도 19의 (B)와 도 19의 (D)의 비교는, 이들의 두께가 같은 경우(본 실시예에서는 10nm), 산화 알루미늄은 질화 탄탈럼보다 절연체(822)로부터의 수소의 방출을 더 억제할 수 있다는 것을 나타낸다. 또한, 도 19의 (B)와 도 19의 (C)의 비교는, 배리어층(823)으로서 산화 알루미늄을 사용하는 경우, 산화 알루미늄의 두께가 두꺼울수록, 절연체(822)로부터의 수소의 방출을 더 억제할 수 있다는 것을 나타낸다.
상기 결과는, 배리어층(823)을 사용함으로써 절연체로부터의 수소의 확산을 억제할 수 있다는 것을 나타낸다. 상기 결과는, 산화 알루미늄이 질화 탄탈럼보다 수소에 대한 배리어성이 높다는 것도 나타낸다.
또한, 예를 들어 두께 10nm의 질화 탄탈럼은, 400℃ 이상의 온도에서의 가열 처리가 후공정에서 수행되지 않는 한, 배리어층으로서 충분히 기능할 수 있다. 따라서, 후공정의 조건에 대하여 두께 등을 적절히 설계하면, 질화 탄탈럼을 도전성 배리어층으로서 사용할 수 있다는 것을 알았다.
상기 결과는, 도전체와 절연체 사이에 제공되는 배리어층에 의하여, 절연체에 포함되는 수소의 확산을 방지할 수 있다는 것을 나타낸다.
본 실시예에서 설명한 구조는, 다른 실시예 및 실시형태에서 설명한 구조 중 임의의 것과 적절히 조합할 수 있다.
(실시예 3)
본 실시예에서, 실시형태 1에서 설명한 반도체 장치인 경우의 콘택트부 근방의 영역의 형상을 관찰하였다.
<시료의 구조 및 제작 방법>
본 절에서는, 본 실시예에서 사용되는 시료 3A의 구조 및 제작 방법에 대하여 설명한다.
시료 3A로서, 도 20의 (A)에 도시된 구조(900)를 제작하였다. 구조(900)는, 기판(902), 기판(902) 위의 절연체(904), 절연체(904) 위의 도전체(905), 도전체(905) 위의, 개구를 갖는 절연체(920, 922, 및 924), 절연체(924) 위의, 개구를 갖는 산화물(930), 산화물(930) 위의, 개구를 갖는 절연체(980), 절연체(980) 위의, 개구를 갖는 절연체(982), 절연체(982) 위의, 개구를 갖는 절연체(986), 절연체(920, 922, 및 924), 산화물(930), 및 절연체(980, 982, 및 986)의 개구의 측면과 접촉하는 절연체(976), 도전체(905) 및 절연체(976)와 접촉하는 도전체(946), 및 도전체(946)와 접촉하는 도전체(948)를 포함하였다.
시료 3A의 제작 방법에 대하여 이하에서 설명한다.
우선, 기판(902)으로서 실리콘 기판을 준비하였다. 다음으로, 플라스마 CVD법에 의하여, 기판(902) 위에 절연체(904)로서 두께 100nm의 산화 질화 실리콘막을 형성하였다. 형성에서는, 유량 5sccm의 SiH4 및 유량 1000sccm의 N2O를 퇴적 가스로서 사용하고, 반응 체임버의 압력을 133.30Pa로 하고, 기판 온도를 325℃로 하고, 45W(13.56MHz)의 RF(고주파) 전력을 인가하였다.
다음으로, 스퍼터링법에 의하여, 절연체(904) 위에 도전체(905)로서 두께 50nm의 질화 탄탈럼막을 형성하였다. 형성에서는, 유량 50sccm의 Ar 및 유량 10sccm의 N2를 스퍼터링 가스로서 사용하고, 텅스텐 타깃을 사용하고, 퇴적 체임버의 압력을 0.6Pa로 하고, 기판 온도를 R.T.로 하고, 타깃과 기판 사이의 거리를 60mm로 하고, 1.0kW의 전력(DC)을 인가하였다.
이어서, 플라스마 CVD법에 의하여, 도전체(905) 위에 절연체(920)로서 두께 10nm의 산화 질화 실리콘막을 형성하였다. 형성에서는, 유량 1sccm의 SiH4 및 유량 800sccm의 N2O를 퇴적 가스로서 사용하고, 반응 체임버의 압력을 40.00Pa로 하고, 기판 온도를 500℃로 하고, 150W(60MHz)의 RF(고주파) 전력을 인가하였다.
다음으로, ALD법에 의하여, 절연체(920) 위에 절연체(922)로서 두께 20nm의 산화 하프늄을 형성하였다. 형성에서는, 기판 온도를 200℃로 하고, Hf(NMe2)4를 포함하는 고체를 승화시킴으로써 얻어진 원료 가스를 사용하고, O3 가스 및 O2 가스를 산화제로서 사용하였다.
그 후, 플라스마 CVD법에 의하여, 절연체(922) 위에 절연체(924)로서 두께 30nm의 산화 질화 실리콘막을 형성하였다. 형성에서는, 유량 5sccm의 SiH4 및 유량 1000sccm의 N2O를 퇴적 가스로서 사용하고, 반응 체임버의 압력을 133.30Pa로 하고, 기판 온도를 325℃로 하고, 45W(13.56MHz)의 RF(고주파) 전력을 인가하였다.
이어서, 스퍼터링법에 의하여 절연체(924) 위에 산화물(930)로서, In, Ga, 및 Zn을 포함하는 두께 5nm의 산화물을 형성하였다. 형성에서는, 유량 30sccm의 Ar 및 유량 15sccm의 O2를 스퍼터링 가스로서 사용하고, In, Ga, 및 Zn을 포함하는 산화물 타깃(In 대 Ga 대 Zn의 원자수비가 1:3:2)을 사용하고, 퇴적 체임버의 압력을 0.7Pa로 하고, 기판 온도를 200℃로 하고, 타깃과 기판 사이의 거리를 60mm로 하고, 500W의 전력(DC)을 인가하였다.
다음으로, 플라스마 CVD법에 의하여, 산화물(930) 위에 절연체(980)로서 두께 200nm의 산화 질화 실리콘막을 형성하였다. 형성에서는, 유량 5sccm의 SiH4 및 유량 1000sccm의 N2O를 퇴적 가스로서 사용하고, 반응 체임버의 압력을 133.30Pa로 하고, 기판 온도를 325℃로 하고, 45W(13.56MHz)의 RF(고주파) 전력을 인가하였다.
다음으로, 스퍼터링법에 의하여, 절연체(980) 위에 절연체(982)로서 두께 40nm의 산화 알루미늄막을 형성하였다. 형성에서는, Al2O3 타깃을 사용하고, 유량 25sccm의 Ar 및 유량 25sccm의 O2를 스퍼터링 가스로서 사용하고, 압력을 0.4Pa로 하고, 퇴적 전력을 2500W로 하고, 타깃과 기판 사이의 거리를 60mm로 하고, 기판 온도를 250℃로 하였다.
그 후, 플라스마 CVD법에 의하여, 절연체(982) 위에 절연체(986)로서 두께 100nm의 산화 질화 실리콘막을 형성하였다. 형성에서는, 유량 5sccm의 SiH4 및 유량 1000sccm의 N2O를 퇴적 가스로서 사용하고, 반응 체임버의 압력을 133.30Pa로 하고, 기판 온도를 325℃로 하고, 45W(13.56MHz)의 RF(고주파) 전력을 인가하였다.
다음으로, 스퍼터링법에 의하여, 절연체(986) 위에, 하드 마스크로서 기능하는 도전체로서 두께 30nm의 텅스텐막을 형성하였다. 형성에서는, 유량 80sccm의 Ar를 스퍼터링 가스로서 사용하고, 텅스텐 타깃을 사용하고, 퇴적 체임버의 압력을 0.8Pa로 하고, 기판 온도를 130℃로 하고, 타깃과 기판 사이의 거리를 60mm로 하고, 1.0kW의 전력(DC)을 인가하였다.
다음으로, 스퍼터링법에 의하여, 하드 마스크로서 기능하는 도전체 위에, 하드 마스크로서 기능하는 절연체로서 두께 100nm의 질화 실리콘막을 형성하였다. 형성에서는, 유량 10sccm의 Ar 및 유량 10sccm의 N2를 스퍼터링 가스로서 사용하고, 도핑되지 않은(non-doped) 실리콘 타깃을 사용하고, 퇴적 체임버의 압력을 0.6Pa로 하고, 기판 온도를 100℃로 하고, 타깃과 기판 사이의 거리를 60mm로 하고, 1.0kW의 전력(DC)을 인가하였다.
이어서, 질화 실리콘막에 레지스트 밀착제를 도포하고, 레지스트 마스크를 형성하고, CCP 에칭법에 의하여 제 1 에칭, 제 2 에칭, 및 제 3 에칭을 수행하여 하드 마스크로서 기능하는 질화 실리콘막 및 하드 마스크로서 기능하는 도전체를 원하는 형상으로 가공하였다.
제 1 에칭은, 압력을 3.0Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 80mm로 하고, 상부 전극의 전력을 500W로 하고, 바이어스 전력을 100W로 하고, 유량 80sccm의 CF4 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 13초 동안 수행되었다. 이 에칭에 의하여, 레지스트 밀착제를 제거하였다.
제 2 에칭은, 압력을 5.3Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 80mm로 하고, 상부 전극의 전력을 550W로 하고, 바이어스 전력을 350W로 하고, 유량 67sccm의 CHF3과 유량 13sccm의 O2의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 26초 동안 수행되었다. 이 에칭에 의하여, 하드 마스크로서 기능하는 절연체를 원하는 형상으로 가공하였다.
제 3 에칭은, 압력을 0.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 100mm로 하고, 상부 전극의 전력을 1000W로 하고, 바이어스 전력을 100W로 하고, 유량 11sccm의 Cl2와 유량 22sccm의 O2의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 10초 동안 수행되었다. 이 에칭에 의하여, 하드 마스크로서 기능하는 도전체를 원하는 형상으로 가공하였다.
다음으로, CCP 에칭법에 의하여, 하드 마스크를 사용하여 제 4 에칭 내지 제 9 에칭을 수행하여, 절연체(986, 982, 및 980), 산화물(930), 및 절연체(924, 922, 및 920)에 개구를 형성하였다.
제 4 에칭은, 압력을 3.3Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 25mm로 하고, 상부 전극의 전력을 1800W로 하고, 바이어스 전력을 2000W로 하고, 유량 22sccm의 C4F6과 유량 30sccm의 O2와 유량 800sccm의 Ar의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 14초 동안 수행되었다.
제 5 에칭은, 압력을 2.0Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 40mm로 하고, 상부 전극의 전력을 500W로 하고, 바이어스 전력을 100W로 하고, 유량 200sccm의 O2 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 10초 동안 수행되었다.
제 6 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 25mm로 하고, 상부 전극의 전력을 1000W로 하고, 바이어스 전력을 1200W로 하고, 유량 6sccm의 C4F8과 유량 10sccm의 CF4와 유량 50sccm의 N2와 유량 500sccm의 Ar의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 27초 동안 수행되었다.
제 7 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 25mm로 하고, 상부 전극의 전력을 1000W로 하고, 바이어스 전력을 1200W로 하고, 유량 16sccm의 H2와 유량 8sccm의 C4F8과 유량 475sccm의 Ar의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 28초 동안 수행되었다.
제 8 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 25mm로 하고, 상부 전극의 전력을 1000W로 하고, 바이어스 전력을 1200W로 하고, 유량 16sccm의 H2와 유량 8sccm의 C4F8과 유량 475sccm의 Ar의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 28초 동안 수행되었다.
제 9 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 40mm로 하고, 상부 전극의 전력을 500W로 하고, 바이어스 전력을 100W로 하고, 유량 200sccm의 O2 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 10초 동안 수행되었다.
다음으로, ALD법에 의하여, 절연체(976)가 되는 막으로서 두께 13nm의 산화 알루미늄을 개구에 형성하였다. 형성에서는, 기판 온도를 250℃로 하고, Al(CH3)3을 포함하는 고체를 승화시킴으로써 얻어진 원료 가스를 사용하고, O3 가스 및 O2 가스를 산화제로서 사용하였다.
다음으로, 드라이 에칭법에 의하여, 제 10 에칭 내지 제 12 에칭을 절연체(976)가 되는 막에 수행하여, 절연체(976)를 형성하였다.
제 10 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 25mm로 하고, 상부 전극의 전력을 1000W로 하고, 바이어스 전력을 1200W로 하고, 유량 6sccm의 C4F8과 유량 10sccm의 CF4와 유량 50sccm의 N2와 유량 500sccm의 Ar의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 11초 동안 수행되었다.
제 11 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 40mm로 하고, 상부 전극의 전력을 500W로 하고, 바이어스 전력을 100W로 하고, 유량 200sccm의 O2 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 10초 동안 수행되었다.
제 12 에칭은, 압력을 4.0Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 40mm로 하고, 상부 전극의 전력을 1000W로 하고, 바이어스 전력을 250W로 하고, 유량 300sccm의 Ar 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 10초 동안 수행되었다.
다음으로, ALD법에 의하여, 도전체(946)가 되는 막으로서 두께 10nm의 질화 타이타늄막을 형성하였다. 형성에서는, 유량 50sccm의 TiCl4와 유량 2700sccm의 NH3의 혼합 가스를 퇴적 가스로서 사용하고, 퇴적 체임버의 압력을 667Pa로 하고, 기판 온도를 380℃로 하였다.
그 후, CVD법에 의하여, 제 1 내지 제 3 퇴적 단계를 거쳐, 도전체(948)가 되는 막으로서 두께 150nm의 텅스텐막을 형성하였다. 제 1 퇴적 단계에서는, 유량 160sccm의 WF6과 유량 400sccm의 SiH4와 유량 6000sccm의 Ar와 유량 2000sccm의 N2의 혼합 가스를 퇴적 가스로서 사용하고, 퇴적 체임버의 압력을 1000Pa로 하고, 기판 온도를 385℃로 하였다. 제 2 퇴적 단계에서는, 유량 250sccm의 WF6과 유량 4000sccm의 H2와 유량 2000sccm의 Ar와 유량 2000sccm의 N2의 혼합 가스를 퇴적 가스로서 사용하고, 퇴적 체임버의 압력을 10666Pa로 하고, 기판 온도를 385℃로 하였다. 제 3 퇴적 단계에서는, 유량 250sccm의 WF6과 유량 2200sccm의 H2와 유량 2000sccm의 Ar와 유량 200sccm의 N2의 혼합 가스를 퇴적 가스로서 사용하고, 퇴적 체임버의 압력을 10666Pa로 하고, 기판 온도를 385℃로 하였다.
다음으로, CMP법에 의하여, 도전체(948)가 되는 막의 상면에 평탄화 처리를 수행함으로써, 도전체(948 및 946)를 형성하였다.
상기 단계를 거쳐, 시료 3A를 완성시켰다.
<시료의 단면 관찰>
시료 3A의 단면을 관찰하였다. 도 20의 (B)는 STEM(scanning transmission electron microscope)으로 얻은 시료 3A의 명시야상이다.
시료 3A에서, 절연체(920, 922, 및 924), 산화물(930), 및 절연체(980, 982, 및 986)의, 개구의 측면에 절연체(976)를 형성할 수 있었다는 것이 관찰되었다. 개구에 도전체(946 및 948)를 형성할 수 있었다는 것도 관찰되었다. 또한, 도전체(946) 및 도전체(905)가 서로 접촉하면, 도통 상태를 얻을 수 있다는 것이 확인되었다.
도 20의 (B)의 STEM 이미지는, 본 실시예에서 제작되는 시료 3A가 양호한 단면 형상을 갖는 것을 나타낸다. 바꿔 말하면, 배리어로서 기능하는 층을 시료 3A의 미세한 개구의 측면에도 형성할 수 있었다. 또한, 개구에서 노출된 도전체(905)의 표면에서의 배리어로서 기능하는 층의 일부를 제거할 수 있었다.
본 실시예에서 설명한 구조는, 다른 실시예 및 실시형태에서 설명한 구조 중 임의의 것과 적절히 조합할 수 있다.
(실시예 4)
본 실시예에서, 본 발명의 일 형태인, 도 1의 (A) 내지 (C)에 도시된 트랜지스터(200)를 포함하는 반도체 장치를 시료 4A 및 시료 4B의 각각으로서 제작하고, 트랜지스터(200)의 전기 특성 및 신뢰성에 대한 시험을 수행하였다.
시료 4A에서, 81개의 트랜지스터(200)를 동일 평면 내에 제작하였다. 시료 4A에서의 트랜지스터(200)의 밀도는 0.89개/μm2이었다.
시료 4B에서, 17424개의 트랜지스터(200)를 동일 평면 내에 제작하였다. 시료 4B에서의 트랜지스터(200)의 밀도는 2.9개/μm2이었다.
또한, 트랜지스터(200)의 채널 길이 및 채널 폭은 각각 60nm이었다.
<시료의 제작 방법>
시료 4A 및 시료 4B의 제작 방법에 대하여 이하에서 설명한다.
우선, 열 산화법에 의하여, p형 실리콘 단결정 웨이퍼 위에 절연체(212)로서 두께 400nm의 산화 실리콘막을 형성하였다. 이어서, 스퍼터링법에 의하여, 절연체(212) 위에 절연체(214)로서 두께 40nm의 산화 알루미늄막을 형성하였다. 다음으로, CVD법에 의하여, 절연체(214) 위에 절연체(216)로서 두께 150nm의 산화 질화 실리콘막을 형성하였다.
다음으로, 스퍼터링법에 의하여, 절연체(216) 위에 두께 35nm의 텅스텐막을 형성하였다. 다음으로, 리소그래피법에 의하여 텅스텐막을 가공하고, 텅스텐막을 포함하는 하드 마스크를 형성하였다.
다음으로, 다마신법에 의하여 절연체(214 및 216)를 가공하여, 개구, 및 배선이 제공된 홈을 형성하였다. 스퍼터링법에 의하여, 상기 개구 및 상기 홈에 질화 탄탈럼막을 형성하였다. ALD법에 의하여, 질화 탄탈럼막 위에 질화 타이타늄막을 형성하였다. CVD법에 의하여, 질화 타이타늄막 위에 텅스텐막을 형성하였다. 다음으로, 산화 질화 실리콘막의 상면이 노출될 때까지, CMP 처리에 의하여 텅스텐막, 질화 타이타늄막, 및 질화 탄탈럼막을 연마함으로써, 텅스텐, 질화 타이타늄, 및 질화 탄탈럼을 도전체(205)에 대응하는 도전체로서 개구 및 홈에 제공하였다.
다음으로, 절연체(220), 절연체(222), 및 절연체(224)로서, 산화 질화 실리콘막, 산화 하프늄막, 및 산화 질화 실리콘막을 이 순서대로 형성하였다. 산화 질화 실리콘막을 두께 10nm가 되도록 CVD법에 의하여 형성하였다. 산화 하프늄막을 두께 20nm가 되도록 ALD법에 의하여 형성하였다. 산화 질화 실리콘막을 두께 30nm가 되도록 CVD법에 의하여 형성하였다.
다음으로, 가열 처리를 수행하였다. 가열 처리는 질소를 포함하는 분위기에서 400℃에서 1시간 동안 수행되었다.
다음으로, 산화물(230a)이 되는 제 1 산화물로서, 두께 5nm의 In-Ga-Zn 산화물을 스퍼터링법에 의하여 형성하였다. 제 1 산화물은, In:Ga:Zn=1:3:4의 원자수비를 갖는 타깃을 사용하고, 산소 가스의 유량을 45sccm으로 하고, 압력을 0.7Pa로 하고, 기판 온도를 200℃로 한 조건하에서, 형성되었다.
이어서, 산화물(230b)이 되는 제 2 산화물로서, 두께 20nm의 In-Ga-Zn 산화물을 스퍼터링법에 의하여 제 1 산화물 위에 형성하였다. 제 2 산화물은, In:Ga:Zn=4:2:4.1의 원자수비를 갖는 타깃을 사용하고, 아르곤 가스의 유량을 30sccm으로 하고, 산소 가스의 유량을 15sccm으로 하고, 압력을 0.7Pa로 하고, 기판 온도를 200℃로 한 조건하에서, 형성되었다. 또한, 제 1 산화물 및 제 2 산화물을 연속적으로 형성하였다.
다음으로, 가열 처리를 수행하였다. 가열 처리로서, 질소를 포함하는 분위기에서 400℃에서 1시간 동안 처리를 수행하고, 이어서 산소를 포함하는 분위기에서 400℃에서 1시간 동안 다른 처리를 수행하였다.
다음으로, 스퍼터링법에 의하여, 제 2 산화물 위에 두께 20nm의 질화 탄탈럼막을 형성하였다. 다음으로, ALD법에 의하여, 질화 탄탈럼막 위에 두께 5nm의 산화 알루미늄막을 형성하였다. 그 후, 스퍼터링법에 의하여, 산화 알루미늄막 위에 두께 15nm의 텅스텐막을 형성하였다.
그 후, 채널이 형성되는 영역의 텅스텐막 및 산화 알루미늄막을 리소그래피법에 의하여 에칭하였다. 상기 에칭에는 드라이 에칭법을 사용하였다.
다음으로, 리소그래피법에 의하여 텅스텐막, 산화 알루미늄막, 질화 탄탈럼막, 제 2 산화물, 및 제 1 산화물의 불필요한 부분을 이 순서대로 에칭하였다. 상기 에칭에는 드라이 에칭법을 사용하였다. 이 가공에 의하여, 산화물(230a 및 230b) 및 배리어층(244)을 형성하였다.
다음으로, 채널이 형성되는 영역이 제거된 텅스텐막 및 산화 알루미늄막을 마스크로서 사용하여, 채널이 형성되는 영역의 질화 탄탈럼막을 에칭하였다. 상기 에칭에는 드라이 에칭법을 사용하였다. 이 가공에 의하여, 도전체(240)를 형성하였다. 또한, 상기 에칭에 의하여, 마스크로서 사용되는 텅스텐막을 제거하였다.
다음으로, 산화물(230c)이 되는 제 3 산화물로서, 두께 5nm의 In-Ga-Zn 산화물을 스퍼터링법에 의하여 형성하였다. 제 3 산화물은, In:Ga:Zn=1:1:1의 원자수비를 갖는 타깃을 사용하고, 산소 가스의 유량을 45sccm으로 하고, 압력을 0.7Pa로 하고, 기판 온도를 R.T.로 한 조건하에서, 형성되었다.
다음으로, 절연체(250)가 되는 산화 질화 실리콘막을 두께 10nm가 되도록 CVD법에 의하여 형성하였다.
다음으로, 가열 처리를 수행하였다. 가열 처리는 질소를 포함하는 분위기에서 400℃에서 1시간 동안 수행되었다.
다음으로, 스퍼터링법에 의하여, 도전체(260a)가 되는 질화 타이타늄막을 절연체(250)가 되는 산화 질화 실리콘막 위에 두께 5nm가 되도록 형성하였다. 질화 타이타늄막 위에 스퍼터링법에 의하여, 도전체(260b)가 되는 텅스텐막을 두께 50nm가 되도록 형성하였다. 또한, 질화 타이타늄막 및 텅스텐막을 연속적으로 형성하였다.
다음으로, 리소그래피법에 의하여, 텅스텐막 및 질화 타이타늄막을 이 순서대로 에칭하였다. 드라이 에칭법을 텅스텐막 및 질화 타이타늄막의 에칭에 사용하였다. 상기 가공에 의하여, 도전체(260)를 형성하였다.
다음으로, 배리어층(270)이 되는 산화 알루미늄막을 ALD법에 의하여 두께 7nm가 되도록 형성하였다. 이어서, 상기 산화 알루미늄막의 일부 및 절연체(250)가 되는 산화 질화 실리콘막의 일부를 리소그래피법에 의하여 이 순서대로 에칭하였다. 드라이 에칭법에 의하여, 산화 알루미늄막 및 산화 질화 실리콘막을 에칭하였다. 이러한 식으로, 배리어층(270) 및 절연체(250)를 형성하였다.
다음으로, 마스크로서 배리어층(270) 및 절연체(250)를 사용하여, 리소그래피법에 의하여 제 3 산화물의 일부를 에칭하였다. 상기 에칭에는 웨트 에칭법을 사용하였다. 상기 가공을 거쳐, 산화물(230c)을 형성하였다.
그 후, 절연체(280)가 되는 산화 질화 실리콘막을 CVD법에 의하여 두께 310nm가 되도록 형성하였다. 다음으로, CMP 처리를 수행하여 산화 질화 실리콘막을 연마함으로써, 산화 질화 실리콘막의 표면을 평탄화하고, 이에 의하여 절연체(280)를 형성하였다.
다음으로, 아르곤 가스의 유량을 25sccm으로 하고, 산소 가스의 유량을 25sccm으로 하고, 압력을 0.4Pa로 하고, 기판 온도를 250℃로 한 조건하에서, 스퍼터링법에 의하여 절연체(280) 위에 절연체(282)로서 두께 40nm의 산화 알루미늄막을 형성하였다.
그 후, 가열 처리를 수행하였다. 가열 처리는 산소를 포함하는 분위기에서 400℃에서 1시간 동안 수행되었다.
다음으로, CVD법에 의하여, 절연체(286)로서 두께 100nm의 산화 질화 실리콘막을 형성하였다.
다음으로, 하드 마스크가 되는 텅스텐막 및 하드 마스크가 되는 질화 실리콘막을 스퍼터링법에 의하여 형성하고, 하드 마스크를 리소그래피법에 의하여 형성하였다.
이어서, 하드 마스크를 사용함으로써, 도전체(260 및 240)에 도달하는 콘택트 홀을 형성하였다.
다음으로, 배리어층(276)이 되는 산화 알루미늄막을 ALD법에 의하여 두께 13nm가 되도록 형성하였다. 그 후, 드라이 에칭법에 의하여, 산화 알루미늄막에 에치 백 처리를 수행하여 배리어층(276)을 형성하였다.
다음으로, ALD법에 의하여 두께 10nm의 질화 타이타늄막을 형성하고, CVD법에 의하여 두께 150nm의 텅스텐막을 형성하였다.
다음으로, 절연체(286)가 노출될 때까지 텅스텐막 및 질화 타이타늄막을 CMP 처리에 의하여 연마함으로써, 콘택트 홀을 메우는 도전체(246 및 248)를 형성하였다.
그 후, 스퍼터링법에 의하여 두께 50nm의 텅스텐막을 형성하였다. 이어서, 리소그래피법에 의하여 상기 텅스텐막을 가공하여, 배선층을 형성하였다.
상기 단계를 거쳐, 시료 4A 및 시료 4B를 완성시켰다.
<트랜지스터의 전기 특성>
다음으로, 시료 4A 및 시료 4B의 전기 특성으로서 I d-V g 특성을 측정하였다. 또한 비교를 위하여, 반도체 장치를 종래의 제작 방법에 의하여 종래예 4A 및 종래예 4B로서 제작하고, 종래예 4A 및 종래예 4B에 포함되는 트랜지스터의 I d-V g 특성을 측정하였다.
I d-V g 특성의 측정에서는, 트랜지스터(200)의 제 1 게이트 전극으로서 기능하는 도전체(260)에 인가되는 전위를 제 1 값에서 제 2 값까지 변화시킨 경우의, 소스 전극으로서 기능하는 도전체(240a)와 드레인 전극으로서 기능하는 도전체(240b) 사이의 전류(이하, 드레인 전류 I d라고 함)의 변화를 측정하였다.
여기서는, 도전체(240a)와 도전체(240b) 사이의 전위차(이하, 드레인 전압 V d라고 함)를 0.1V 또는 3.3V로 설정하고, 도전체(240a)와 도전체(260) 사이의 전위차(이하, 게이트 전압 V g라고 함)를 -3.3V에서 +3.3V까지 변화시킨 경우의, 도전체(240a)와 도전체(240b) 사이의 드레인 전류(I d)의 변화를 측정하였다.
또한 이 측정에서, 제 2 게이트 전극(백 게이트 전극)으로서 기능하는 도전체(205)의 전위를 0V로 설정하였다. 도 21은 그 결과를 나타낸 것이다.
도 21은, 비교예의 결과로서, 종래의 방법에 의하여 제작된 트랜지스터를 포함하는 시료의 측정 결과를 나타낸 것이다. 비교예의 트랜지스터는 배리어층(276)을 갖지 않는다.
종래예 4A에서, 81개의 트랜지스터는 동일 평면 내에 제작되고, 트랜지스터(200)의 밀도는 0.89개/μm2이었다. 종래예 4B에서, 17424개의 트랜지스터(200)는 동일 평면 내에 제작되고, 트랜지스터(200)의 밀도는 2.9개/μm2이었다.
시료 4A와 종래예 4A의 비교에 의하여, 시료 4A는 기판 내의 편차가 작았다는 것이 밝혀졌다. 제 1 게이트에 인가되는 전압이 0V인 경우, 종래예 4A의 트랜지스터의 문턱 전압은 음이었다. 한편, 제 1 게이트에 인가되는 전압이 0V인 경우, 시료 4A의 트랜지스터는 오프 상태이었다. 이에 의하여, 시료 4A의 트랜지스터는 오프 상태 특성이 매우 우수하다는 것이 확인되었다.
시료 4B와 종래예 4B의 비교에 의하여, 시료 4B는 기판 내의 편차가 작았다는 것이 밝혀졌다. 또한, 제 1 게이트에 인가되는 전압이 0V인 경우, 시료 4B의 트랜지스터는 오프 상태이었다. 이에 의하여, 시료 4B의 트랜지스터는 오프 상태 특성이 매우 우수하다는 것이 확인되었다.
배리어층(276)을 갖지 않는 종래예에 대해서는, 기판 내의 트랜지스터의 밀도가 높아질수록, 트랜지스터의 전기 특성이 악화되고, 트랜지스터 간의 편차가 커졌다. 한편, 본 발명의 일 형태인 시료 4B에서는, 기판 내의 트랜지스터의 밀도는 높지만, 전기 특성은 악화되지 않고, 편차는 작았다.
상기 결과는, 본 발명의 일 형태의 반도체 장치가 오프 상태 특성이 우수한 트랜지스터를 포함하는 반도체 장치라는 것을 나타낸다. 상기 결과는, 트랜지스터가 집적되더라도, 트랜지스터는 전기 특성이 양호하고 편차가 작다는 것도 나타낸다.
본 실시예의 적어도 일부는, 본 명세서에서 설명하는 다른 실시예 및 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시예 5)
본 실시예에서는, 배리어층이 기판 위에 형성되는 구조의 TDS 측정 결과에 대하여 설명한다. 또한 본 실시예에서, 시료 5A, 시료 5B, 시료 5C, 시료 5D, 시료 5E, 시료 5F, 및 비교예를 제작하였다.
<시료의 구조 및 제작 방법>
본 발명의 일 형태인 시료 5A 내지 시료 5F 각각, 및 비교예에 대하여, 이하에서 설명한다. 시료 5A 내지 시료 5F는 각각, 도 22의 (A)에 도시된 구조(806)를 갖는다. 구조(806)는 기판(830), 기판(830) 위의 절연체(831), 절연체(831) 위의 절연체(832), 절연체(832) 위의 절연체(833), 및 절연체(833) 위의 막(834)을 포함한다.
또한, 시료 5A 내지 시료 5F에서의 막(834)을, 상이한 재료를 사용하여 상이한 두께가 되도록 형성하였다. 시료 5B, 시료 5D, 및 시료 5F에 대하여, 후공정을 가정한 가열 처리를 수행하였다. 막(834)을 갖지 않는 구조를 비교예 5로서 형성하였다. 표 3은, 시료 5A 내지 시료 5F 및 비교예 5에서의 막(834)의 재료 및 두께, 그리고 가열 처리를 수행하였는지 여부를 나타낸 것이다.
Figure pct00003
다음으로, 시료의 제작 방법에 대하여 설명한다.
기판(830)으로서 실리콘 기판을 사용하였다. 두께 100nm의 열 산화막을 기판(830) 위에 절연체(831)로서 형성하였다.
다음으로, 가열 처리를 수행하였다. 가열 처리로서, 질소를 포함하는 분위기에서 400℃에서 1시간 동안 처리를 수행하고, 이어서 산소 분위기에서 400℃에서 1시간 동안 다른 처리를 수행하였다.
이어서, ALD법에 의하여, 절연체(831) 위에 절연체(832)로서 두께 10nm의 산화 알루미늄을 형성하였다. 절연체(833)에 형성되는 산소 과잉 영역에서의 산소가 기판 측에 흡수되는 것이 방지되도록, 상기 산화 알루미늄을 제공하였다. 형성에서는, 기판 온도를 250℃로 하고, Al(CH3)3을 포함하는 고체를 승화시킴으로써 얻어진 원료 가스를 사용하고, O3 가스 및 O2 가스를 산화제로서 사용하였다.
다음으로, 플라스마 CVD법에 의하여, 절연체(833)로서 두께 160nm의 산화 질화 실리콘막을 형성하였다. 형성에서는, 유량 8sccm의 SiH4 및 유량 4000sccm의 N2O를 퇴적 가스로서 사용하고, 반응 체임버의 압력을 800Pa로 하고, 기판 온도를 325℃로 하고, 150W(60MHz)의 RF(고주파) 전력을 인가하였다.
그 후, 절연체(833)에 산소 과잉 영역을 형성하기 위하여, 유량 25sccm의 아르곤 가스 및 유량 25sccm의 산소 가스를 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 250℃로 한 조건하에서, 스퍼터링법에 의하여, 절연체(833) 위에 두께 40nm의 산화 알루미늄막을 형성하였다. 다음으로, 가열 처리는 산소를 포함하는 분위기에서 350℃에서 1시간 동안 수행되었다. 상기 산화 알루미늄막을 85℃의 혼산 알루미늄 에천트를 사용하여 제거하였다.
상기 단계를 거쳐, 본 실시예에서의 비교예를 완성시켰다. 다음으로, 시료 5A 내지 시료 5F에 대하여, 막(834)을 절연체(833) 위에 형성하였다.
시료 5A 및 시료 5B 각각에는, ALD법에 의하여 막(834)으로서 두께 20nm의 질화 타이타늄을 형성하였다. 형성에서는, 기판 온도를 375℃로 하고, TiCl4 및 NH3을 포함하는 원료 가스를 사용하였다.
시료 5C 및 시료 5D 각각에는, 콜리메이터를 사용한 스퍼터링법에 의하여 막(834)으로서 두께 40nm의 질화 탄탈럼을 형성하였다. 형성에서는, 탄탈럼(Ta) 타깃을 사용하고, 유량 25sccm의 Ar 및 유량 25sccm의 N2를 스퍼터링 가스로서 사용하고, 기판 온도를 300℃로 하고, 퇴적 압력을 0.7Pa로 하고, 퇴적 전력을 4000W로 하고, 타깃과 기판 사이의 거리를 160mm로 하였다. 타깃과 콜리메이터 사이의 거리가 52mm, 그리고 콜리메이터와 기판 사이의 거리가 92mm가 되도록, 두께 16mm의 콜리메이터를 배치하여, 타깃과 기판 사이의 거리 160mm를 제공하였다.
시료 5E 및 시료 5F 각각에는, ALD법에 의하여 막(834)으로서 두께 13nm의 산화 알루미늄을 형성하였다. 형성에서는, 기판 온도를 250℃로 하고, Al(CH3)3을 포함하는 고체를 승화시킴으로써 얻어진 원료 가스를 사용하고, O3 가스 및 O2 가스를 산화제로서 사용하였다.
상기 단계를 거쳐, 본 실시예에서의 시료 5A, 시료 5C, 및 시료 5E를 완성시켰다. 다음으로, 시료 5B, 시료 5D, 및 시료 5F에 대하여, 가열 처리를 질소를 포함하는 분위기에서 400℃에서 1시간 동안 수행하였다.
상기 단계를 거쳐, 본 실시예에서의 시료 5B, 시료 5D, 및 시료 5F를 완성시켰다.
<시료의 TDS 측정 결과>
각 시료의 산소의 방출량을 측정하였다. 상기 TDS 분석에서는, 산소 분자에 상당하는 질량 전하비 m/z=32의 가스의 방출량을 측정하였다. 상기 TDS 분석은, 가열 속도 30℃/min에서 ESCO Ltd. 제조의 WA1000S로 실시하였다. 도 22의 (B)는 측정 결과를 나타낸 것이다.
도 22의 (B)는 시료 5A 내지 시료 5F 및 비교예 5의, 산소의 방출량을 나타낸 것이다. 도 22의 (B)에서, 세로축은 산소의 방출량[molecules/cm2]을 나타낸다.
도 22의 (B)의 결과는, 절연체(833)에 포함되는 과잉 산소가, 절연체(833)와 근접한 구조체에 의하여 흡수되는 경우가 있고, 후공정에서 수행되는 가열 처리 또는 퇴적 시의 가열에 의하여 방출되는 경우가 있다는 것을 나타낸다.
특히, 시료 5A 및 시료 5B와 비교예 5의 비교는, 산소 과잉 영역을 갖는 절연체와 질화 타이타늄이 접촉하는 경우, 대부분의 과잉 산소가 질화 타이타늄에 의하여 흡수된다는 것을 나타낸다. 시료 5C 및 시료 5D와 비교예 5의 비교는, 산소 과잉 영역을 갖는 절연체와 질화 탄탈럼이 접촉하는 경우, 질화 탄탈럼이 과잉 산소를 흡수하기 어렵다는 것을 나타낸다. 그러나, 후공정에서 가열 처리를 수행하는 경우, 질화 탄탈럼은 과잉 산소를 흡수한다.
한편, 산소 과잉 영역을 갖는 절연체와 산화 알루미늄이 접촉하는 경우, 과잉 산소의 흡수량은 적다. 후공정에서 가열 처리를 수행하더라도, 산화 알루미늄은 과잉 산소를 거의 흡수하지 않는다.
상기 결과는, 산화 알루미늄에 의하여, 산소 과잉 영역을 갖는 절연체에 포함되는 소량의 과잉 산소가 흡수된다는 것을 나타낸다. 상기 결과는, 질화 타이타늄에 의하여 비교적 다량의 과잉 산소가 흡수되고, 조건에 따라 질화 탄탈럼에 의하여 비교적 다량의 과잉 산소가 흡수된다는 것도 나타낸다.
본 실시예에서 설명한 구조는, 다른 실시예 및 실시형태에서 설명한 구조 중 임의의 것과 적절히 조합할 수 있다.
(실시예 6)
본 실시예에서는, 실시형태 1에서 설명한 반도체 장치를 사용하는 것을 가정하여, 콘택트부 근방의 영역의 형상을 관찰하고, 접촉 저항을 측정하였다. 변의 길이가 상이한 10종류의 정방형의 개구를 콘택트 홀로서 형성하였다. 각 종류당 9개의 개구를 준비하였다. 상기 변의 길이는 350nm, 300nm, 250nm, 200nm, 150nm, 125nm, 100nm, 90nm, 80nm, 및 70nm이었다.
<시료의 구조 및 제작 방법>
본 절에서는, 본 실시예에서 사용되는 시료 6A 내지 시료 6C의 구조 및 제작 방법에 대하여 설명한다.
시료 6A 내지 시료 6C 각각으로서, 도 23의 (A)에 도시된 구조(700)를 제작하였다. 구조(700)는, 기판(702), 기판(702) 위의 절연체(704), 절연체(704) 위의 도전체(740), 도전체(740) 위의, 개구를 갖는 절연체(744), 절연체(744) 위의, 개구를 갖는 절연체(780), 절연체(780) 위의, 개구를 갖는 절연체(782), 절연체(782) 위의, 개구를 갖는 절연체(786), 절연체(744, 780, 782, 및 786)의 개구의 측면과 접촉하는 절연체(776), 도전체(740) 및 절연체(776)와 접촉하는 도전체(746), 및 도전체(746)와 접촉하는 도전체(748)를 포함하였다.
시료 6A 내지 시료 6C의 제작 방법에 대하여 이하에서 설명한다.
우선, 기판(702)으로서 실리콘 기판을 준비하였다. 다음으로, 플라스마 CVD법에 의하여, 기판(702) 위에 절연체(704)로서 두께 100nm의 산화 질화 실리콘막을 형성하였다. 형성에서는, 유량 5sccm의 SiH4 및 유량 1000sccm의 N2O를 퇴적 가스로서 사용하고, 반응 체임버의 압력을 133.30Pa로 하고, 기판 온도를 325℃로 하고, 45W(13.56MHz)의 RF(고주파) 전력을 인가하였다.
다음으로, 스퍼터링법에 의하여, 절연체(704) 위에 도전체(740)로서 두께 20nm의 질화 탄탈럼막을 형성하였다. 형성에서는, 유량 50sccm의 Ar 및 유량 10sccm의 N2를 스퍼터링 가스로서 사용하고, 텅스텐 타깃을 사용하고, 퇴적 체임버의 압력을 0.6Pa로 하고, 기판 온도를 R.T.로 하고, 타깃과 기판 사이의 거리를 60mm로 하고, 1.0kW의 전력(DC)을 인가하였다.
다음으로, ALD법에 의하여, 도전체(740) 위에 절연체(744)로서 두께 5nm의 산화 알루미늄을 형성하였다. 형성에서는, 기판 온도를 250℃로 하고, Al(CH3)3을 포함하는 고체를 승화시킴으로써 얻어진 원료 가스를 사용하고, O3 가스 및 O2 가스를 산화제로서 사용하였다.
그 후, 플라스마 CVD법에 의하여, 절연체(744) 위에 절연체(780)로서 두께 120nm의 산화 질화 실리콘막을 형성하였다. 형성에서는, 유량 5sccm의 SiH4 및 유량 1000sccm의 N2O를 퇴적 가스로서 사용하고, 반응 체임버의 압력을 133.30Pa로 하고, 기판 온도를 325℃로 하고, 45W(13.56MHz)의 RF(고주파) 전력을 인가하였다.
다음으로, 스퍼터링법에 의하여, 절연체(780) 위에 절연체(782)로서 두께 40nm의 산화 알루미늄막을 형성하였다. 형성에서는, 산화 알루미늄 타깃을 사용하고, 유량 25sccm의 Ar 및 유량 25sccm의 O2를 스퍼터링 가스로서 사용하고, 압력을 0.4Pa로 하고, 퇴적 전력을 2500W로 하고, 타깃과 기판 사이의 거리를 60mm로 하고, 기판 온도를 250℃로 하였다.
이어서, 플라스마 CVD법에 의하여, 절연체(782) 위에 절연체(786)로서 두께 300nm의 산화 질화 실리콘막을 형성하였다. 형성에서는, 유량 5sccm의 SiH4 및 유량 1000sccm의 N2O를 퇴적 가스로서 사용하고, 반응 체임버의 압력을 133.30Pa로 하고, 기판 온도를 325℃로 하고, 45W(13.56MHz)의 RF(고주파) 전력을 인가하였다.
다음으로, 절연체(786)를 CMP 처리에 의하여 연마하여, 절연체(786)의 표면을 평탄하게 하고, 절연체(786)의 두께를 100nm로 하였다.
다음으로, 스퍼터링법에 의하여, 절연체(786) 위에, 하드 마스크로서 기능하는 도전체로서 두께 90nm의 텅스텐막을 형성하였다. 형성에서는, 유량 80sccm의 Ar를 스퍼터링 가스로서 사용하고, 텅스텐 타깃을 사용하고, 퇴적 체임버의 압력을 0.8Pa로 하고, 기판 온도를 130℃로 하고, 타깃과 기판 사이의 거리를 60mm로 하고, 1.0kW의 전력(DC)을 인가하였다.
다음으로, 스퍼터링법에 의하여, 하드 마스크로서 기능하는 도전체 위에, 하드 마스크로서 기능하는 절연체로서 두께 130nm의 질화 실리콘막을 형성하였다. 형성에서는, 유량 10sccm의 Ar 및 유량 10sccm의 N2를 스퍼터링 가스로서 사용하고, 도핑되지 않은 실리콘 타깃을 사용하고, 퇴적 체임버의 압력을 0.6Pa로 하고, 기판 온도를 100℃로 하고, 타깃과 기판 사이의 거리를 60mm로 하고, 1.0kW의 전력(DC)을 인가하였다.
이어서, 하드 마스크로서 기능하는 절연체에 레지스트 밀착제를 도포하고, 레지스트 마스크를 형성하고, 제 1 에칭, 제 2 에칭, 및 제 3 에칭을 CCP 에칭법에 의하여 형성하여, 하드 마스크로서 기능하는 절연체 및 하드 마스크로서 기능하는 도전체를 원하는 형상으로 가공하였다.
제 1 에칭은, 압력을 3.0Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 80mm로 하고, 상부 전극의 전력을 500W로 하고, 바이어스 전력을 100W로 하고, 유량 80sccm의 CF4 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 13초 동안 수행되었다. 이 에칭에 의하여, 레지스트 밀착제를 제거하였다.
제 2 에칭은, 압력을 5.3Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 80mm로 하고, 상부 전극의 전력을 550W로 하고, 바이어스 전력을 350W로 하고, 유량 67sccm의 CHF3과 유량 13sccm의 O2의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 36초 동안 수행되었다. 이 에칭에 의하여, 하드 마스크로서 기능하는 절연체를 원하는 형상으로 가공하였다.
제 3 에칭은, 압력을 0.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 100mm로 하고, 상부 전극의 전력을 1000W로 하고, 바이어스 전력을 200W로 하고, 유량 11sccm의 Cl2와 유량 22sccm의 O2의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 40초 동안 수행되었다. 이 에칭에 의하여, 하드 마스크로서 기능하는 도전체를 원하는 형상으로 가공하였다.
다음으로, CCP 에칭법에 의하여, 하드 마스크를 사용하여 제 4 에칭 내지 제 10 에칭을 수행하여, 절연체(786, 782, 780, 및 744)에 개구를 형성하였다.
제 4 에칭은, 압력을 3.3Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 25mm로 하고, 상부 전극의 전력을 1800W로 하고, 바이어스 전력을 2000W로 하고, 유량 22sccm의 C4F6과 유량 30sccm의 O2와 유량 800sccm의 Ar의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 14초 동안 수행되었다.
제 5 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 40mm로 하고, 상부 전극의 전력을 500W로 하고, 바이어스 전력을 0W로 하고, 유량 400sccm의 Ar와 유량 100sccm의 O2의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 15초 동안 수행되었다.
제 6 에칭은, 압력을 2.0Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 40mm로 하고, 상부 전극의 전력을 500W로 하고, 바이어스 전력을 100W로 하고, 유량 100sccm의 O2 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 10초 동안 수행되었다.
제 7 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 25mm로 하고, 상부 전극의 전력을 1000W로 하고, 바이어스 전력을 1200W로 하고, 유량 6sccm의 C4F8과 유량 10sccm의 CF4와 유량 50sccm의 N2와 유량 500sccm의 Ar의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 27초 동안 수행되었다.
제 8 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 25mm로 하고, 상부 전극의 전력을 1000W로 하고, 바이어스 전력을 1200W로 하고, 유량 24sccm의 H2와 유량 12sccm의 C4F8과 유량 475sccm의 Ar의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 58초 동안 수행되었다.
제 9 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 40mm로 하고, 상부 전극의 전력을 500W로 하고, 바이어스 전력을 0W로 하고, 유량 100sccm의 O2와 유량 400sccm의 Ar의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 60초 동안 수행되었다.
제 10 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 40mm로 하고, 상부 전극의 전력을 500W로 하고, 바이어스 전력을 100W로 하고, 유량 200sccm의 O2 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 10초 동안 수행되었다.
다음으로, ALD법에 의하여, 절연체(776)가 되는 막으로서 두께 13nm의 산화 알루미늄을 개구에 형성하였다. 형성에서는, 기판 온도를 250℃로 하고, Al(CH3)3을 포함하는 고체를 승화시킴으로써 얻어진 원료 가스를 사용하고, O3 가스 및 O2 가스를 산화제로서 사용하였다.
다음으로 이하와 같이, 절연체(776)가 되는 막을 절연체(776)로 가공하였다.
우선, 시료 6A 내지 시료 6C에 대하여, 제 11 에칭을 수행하였다. 제 11 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 25mm로 하고, 상부 전극의 전력을 1000W로 하고, 바이어스 전력을 1200W로 하고, 유량 6sccm의 C4F8과 유량 10sccm의 CF4와 유량 50sccm의 N2와 유량 500sccm의 Ar의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 10초 동안 수행되었다.
다음으로, 시료 6A에 제 12 에칭을 수행하였다. 제 12 에칭은, 압력을 6.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 35mm로 하고, 상부 전극의 전력을 200W로 하고, 바이어스 전력을 150W로 하고, 유량 100sccm의 CF4 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 5초 동안 수행되었다.
시료 6B 및 시료 6C에 세정을 수행하여, 개구의 에칭 잔류물을 제거하였다. 세정에는, 예를 들어 레지스트 박리 용액 등의 알칼리성 용액을 사용할 수 있다. 본 실시예에서는, 20% 미만의 알칸올아민을 포함하는 레지스트 박리 용액을 알칼리성 용액으로서 사용하였다.
다음으로, 상이한 조건하에서 시료 6B 및 시료 6C에 대하여 플라스마 처리를 수행하였다.
시료 6B에 대하여, 압력을 4.0Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 40mm로 하고, 상부 전극의 전력을 100W로 하고, 바이어스 전력을 250W로 하고, 유량 300sccm의 Ar 분위기를 사용한 조건하에서, 플라스마 처리를 10초 동안 수행하였다.
시료 6C에 대하여, 압력을 4.0Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 40mm로 하고, 상부 전극의 전력을 100W로 하고, 바이어스 전력을 250W로 하고, 유량 300sccm의 Ar 분위기를 사용한 조건하에서, 플라스마 처리를 5초 동안 수행하였다. 그 후, 다른 플라스마 처리가, 압력을 6.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 35mm로 하고, 상부 전극의 전력을 200W로 하고, 바이어스 전력을 150W로 하고, 유량 100sccm의 CF4 분위기를 사용한 조건하에서, 5초 동안 수행되었다.
이하의 단계는 시료 6A 내지 시료 6C에 공통된 것이다.
다음으로, ALD법에 의하여, 도전체(746)가 되는 막으로서 두께 10nm의 질화 타이타늄막을 형성하였다. 형성에서는, 유량 50sccm의 TiCl4와 유량 2700sccm의 NH3의 혼합 가스를 퇴적 가스로서 사용하고, 퇴적 체임버의 압력을 667Pa로 하고, 기판 온도를 380℃로 하였다.
그 후, CVD법에 의하여, 제 1 내지 제 3 퇴적 단계를 거쳐, 도전체(748)가 되는 막으로서 두께 150nm의 텅스텐막을 형성하였다. 제 1 퇴적 단계에서는, 유량 160sccm의 WF6과 유량 400sccm의 SiH4와 유량 6000sccm의 Ar와 유량 2000sccm의 N2의 혼합 가스를 퇴적 가스로서 사용하고, 퇴적 체임버의 압력을 1000Pa로 하고, 기판 온도를 385℃로 하였다. 제 2 퇴적 단계에서는, 유량 250sccm의 WF6과 유량 4000sccm의 H2와 유량 2000sccm의 Ar와 유량 2000sccm의 N2의 혼합 가스를 퇴적 가스로서 사용하고, 퇴적 체임버의 압력을 10666Pa로 하고, 기판 온도를 385℃로 하였다. 제 3 퇴적 단계에서는, 유량 250sccm의 WF6과 유량 2200sccm의 H2와 유량 2000sccm의 Ar와 유량 200sccm의 N2의 혼합 가스를 퇴적 가스로서 사용하고, 퇴적 체임버의 압력을 10666Pa로 하고, 기판 온도를 385℃로 하였다.
다음으로, CMP법에 의하여, 도전체(748)가 되는 막의 상면에 평탄화 처리를 수행함으로써, 도전체(748 및 746)를 형성하였다.
상기 단계를 거쳐, 시료 6A 내지 시료 6C를 완성시켰다.
<시료의 단면 관찰>
시료 6A 내지 시료 6C의 단면 관찰을 위하여, STEM(scanning transmission electron microscope)에 의하여 명시야상(이하, 상기 화상을 STEM 이미지라고도 함)을 얻었다.
도 23의 (B), (C), 및 (D)는 각각, 시료 6A, 시료 6B, 및 시료 6C의 STEM 이미지이다.
시료 6A 내지 시료 6C 각각의 절연체(744, 780, 782, 및 786)의 개구의 측면에 절연체(776)를 형성할 수 있었다는 것이 관찰되었다. 개구에 도전체(746 및 748)를 형성할 수 있었다는 것도 관찰되었다. 또한, 도전체(740) 및 도전체(746)가 서로 접촉하면, 도통 상태를 얻을 수 있다는 것이 확인되었다.
시료 6A의 STEM 이미지는, 절연체(782)가 그 측면에 절연체의 범프(bump)를 갖는 것을 나타낸다. 시료 6B 및 시료 6C의 STEM 이미지는, 절연체(744, 780, 782, 및 786)에 형성되는 개구의 표면이 서로 실질적으로 일치하는 것을 나타낸다.
도 23의 (B) 내지 (D)의 STEM 이미지는, 도전체(746 및 748)가 절연체(744, 780, 782, 및 786)에 형성된 개구에 제공되는 양호한 단면 형상을, 본 실시예에서 제작된 시료 6A 내지 시료 6C가 각각 갖는 것을 나타낸다. 특히, 시료 6B 및 시료 6C의 개구의 측면은 서로 실질적으로 일치한다. 따라서, 예를 들어, 매립성이 낮은 재료를 도전체(746 및 748)에 사용하거나, 또는 피복성이 낮은 형성 방법을 사용한 경우에도, 도전체(746 및 748)를 개구에 형성할 수 있다고 생각된다.
<시료의 접촉 저항>
다음으로, 시료 6A 내지 시료 6C 각각의, 10종류, 각 9개의 구조에 대하여, 도전체(740)와 도전체(746 및 748) 사이의 켈빈 접촉 저항(Kelvin contact resistance)의 측정을 수행하였다. 도 24의 (A)는 그 결과를 나타낸 것이다. 도 24의 (A)에서, 세로축은 켈빈 접촉 저항을 나타내고, 가로축은 개구의 설계된 변의 길이[nm]를 나타낸다.
시료 6A 내지 시료 6C에서는, 콘택트 홀의 변의 길이가 100nm보다 긴 경우, 두께 13nm의 절연체(776)가 콘택트 홀의 측벽에 형성되더라도, 켈빈 접촉 저항은 1×104Ω 이하이고, 도전체(740)와 도전체(746 및 748) 사이에서 도통하게 할 수 있었다. 특히, 시료 6B 및 시료 6C는, 콘택트 홀의 변의 길이가 100nm 또는 90nm인 경우에도, 편차가 작었다. 또한, 콘택트 홀의 변의 길이가 70nm인 경우에도, 시료 6C는 켈빈 접촉 저항이 1.0×104Ω 이하이고, 특성이 양호하였다.
<시료의 원소 분석>
콘택트부 근방의 영역의 원소 분석을 시료 6B 및 시료 6C에 수행하였다. EDX(energy dispersive X-ray) 분광법에 의하여 얻어진 EDX 매핑 이미지를 평가함으로써 얻은, 시료 6B 및 시료 6C에 수행한 원소 분석의 결과에 대하여, 여기서 설명한다. EDX 측정에서는 원소 분석 장치로서, EDAX Inc. 제조의 에너지 분산형 X선 분석 장치 Octane T Ultra를 사용하였다.
도 24의 (B)는, 시료 6B의 콘택트부 근방의 영역의 EDX 매핑 이미지를 나타낸 것이다. 도 24의 (C)는, 시료 6C의 콘택트부 근방의 영역의 EDX 매핑 이미지를 나타낸 것이다. 도 24의 (B) 및 (C)의 EDX 매핑 이미지의 배율은 400000배이었다.
도 24의 (B)는, 시료 6B가 도전체(740)와 도전체(746) 사이에 다량의 산소 원자를 포함하는 층을 갖는 것을 나타낸 것이다. 즉, 시료 6B에서는, 도전체(740) 위에 매우 얇은 산화막이 형성된다고 생각된다. 한편, 도 24의 (C)에 나타낸 바와 같이, 시료 6C에서는, 다량의 산소 원자를 포함하는 영역이 도전체(740)와 도전체(746) 사이에서 관찰되지 않는다. 따라서, 시료 6C는 도전체(740)와 도전체(746 및 748) 사이의 켈빈 접촉 저항이 낮으며, 개선된 구조를 갖는 것이 확인된다.
이에 의하여, 배리어로서 기능하는 층을 시료 6A 내지 시료 6C 각각의 미세한 개구의 측면에도 형성할 수 있었다. 또한, 개구에서 노출된 도전체(740)의 표면에서의 배리어로서 기능하는 층의 일부를 제거할 수 있었다.
본 실시예에서 설명한 구조는, 다른 실시예 및 실시형태에서 설명한 구조 중 임의의 것과 적절히 조합할 수 있다.
(실시예 7)
본 실시예에서, 도 1의 (A) 내지 (C)에 도시된 본 발명의 일 형태인 복수의 트랜지스터(200) 각각을 포함하는 반도체 장치를 시료 7A 내지 시료 7D 각각으로서 제작하고, 트랜지스터(200)의 전기 특성 및 신뢰성에 대한 시험을 수행하였다.
표 4는 시료 7A 내지 시료 7D의 배리어층(276) 및 도전체(246 및 248)의 재료, 그리고 배리어층(276)의 가공 조건을 나타낸 것이다.
Figure pct00004
또한, 트랜지스터(200)의 채널 길이 및 채널 폭은 각각 60nm이었다.
시료 7A 내지 시료 7D 각각은, 17424개의 트랜지스터(200)가 각각 포함된 제 1 내지 제 3 영역을 갖는다. 제 1 영역, 제 2 영역, 및 제 3 영역은 17424개의 트랜지스터(200)의 밀도가 각각 1.49개/μm2, 1.97개/μm2, 및 3.94개/μm2가 되도록 설계되었다.
또한, 17424개의 트랜지스터(200)의 밀도가 1.49개/μm2, 2.96개/μm2, 3.94개/μm2, 및 4.96개/μm2가 되도록 설계된 영역은 스트레스 시험을 위하여 시료 7D에 형성되었다.
<시료의 제작 방법>
시료 7A 내지 시료 7D의 제작 방법에 대하여 이하에서 설명한다.
우선, 열 산화법에 의하여, p형 실리콘 단결정 웨이퍼 위에 절연체(212)로서 두께 400nm의 산화 실리콘막을 형성하였다. 이어서, 스퍼터링법에 의하여, 절연체(212) 위에 절연체(214)로서 두께 40nm의 산화 알루미늄막을 형성하였다. 다음으로, CVD법에 의하여, 절연체(214) 위에 절연체(216)로서 두께 150nm의 산화 질화 실리콘막을 형성하였다.
다음으로, 스퍼터링법에 의하여, 절연체(216) 위에 두께 35nm의 텅스텐막을 형성하였다. 다음으로, 리소그래피법에 의하여 텅스텐막을 가공하고, 텅스텐막을 포함하는 하드 마스크를 형성하였다.
다음으로, 다마신법에 의하여 절연체(214 및 216)를 가공하여, 개구, 및 배선이 제공된 홈을 형성하였다. 스퍼터링법에 의하여, 상기 개구 및 상기 홈에 질화 탄탈럼막을 형성하였다. ALD법에 의하여, 질화 탄탈럼막 위에 질화 타이타늄막을 형성하였다. CVD법에 의하여, 질화 타이타늄막 위에 텅스텐막을 형성하였다. 다음으로, 산화 질화 실리콘막의 상면이 노출될 때까지, CMP 처리에 의하여 텅스텐막, 질화 타이타늄막, 및 질화 탄탈럼막을 연마함으로써, 텅스텐, 질화 타이타늄, 및 질화 탄탈럼을 도전체(205)에 대응하는 도전체로서 개구 및 홈에 제공하였다.
다음으로, 절연체(220), 절연체(222), 및 절연체(224)로서, 산화 질화 실리콘막, 산화 하프늄막, 및 산화 질화 실리콘막을 이 순서대로 형성하였다. 산화 질화 실리콘막을 두께 10nm가 되도록 CVD법에 의하여 형성하였다. 산화 하프늄막을 두께 20nm가 되도록 ALD법에 의하여 형성하였다. 산화 질화 실리콘막을 두께 30nm가 되도록 CVD법에 의하여 형성하였다.
다음으로, 가열 처리를 수행하였다. 가열 처리는 질소를 포함하는 분위기에서 400℃에서 1시간 동안 수행되었다.
다음으로, 산화물(230a)이 되는 제 1 산화물로서, 두께 5nm의 In-Ga-Zn 산화물을 스퍼터링법에 의하여 형성하였다. 제 1 산화물은, In:Ga:Zn=1:3:4의 원자수비를 갖는 타깃을 사용하고, 산소 가스의 유량을 45sccm으로 하고, 압력을 0.7Pa로 하고, 기판 온도를 200℃로 한 조건하에서, 형성되었다.
이어서, 산화물(230b)이 되는 제 2 산화물로서, 두께 20nm의 In-Ga-Zn 산화물을 스퍼터링법에 의하여 제 1 산화물 위에 형성하였다. 제 2 산화물은, In:Ga:Zn=4:2:4.1의 원자수비를 갖는 타깃을 사용하고, 아르곤 가스의 유량을 40sccm으로 하고, 산소 가스의 유량을 5sccm으로 하고, 압력을 0.7Pa로 하고, 기판 온도를 130℃로 한 조건하에서, 형성되었다. 또한, 제 1 산화물 및 제 2 산화물을 역속적으로 형성하였다.
다음으로, 가열 처리를 수행하였다. 가열 처리로서, 질소를 포함하는 분위기에서 400℃에서 1시간 동안 처리를 수행하고, 이어서 산소를 포함하는 분위기에서 400℃에서 1시간 동안 다른 처리를 수행하였다.
다음으로, 스퍼터링법에 의하여, 제 2 산화물 위에 두께 20nm의 질화 탄탈럼막을 형성하였다. 다음으로, ALD법에 의하여, 질화 탄탈럼막 위에 두께 5nm의 산화 알루미늄막을 형성하였다. 그 후, 스퍼터링법에 의하여, 산화 알루미늄막 위에 두께 15nm의 질화 탄탈럼막을 형성하였다.
다음으로, 채널이 형성되는 영역의 질화 탄탈럼막 및 산화 알루미늄막을 리소그래피법에 의하여 에칭하였다. 상기 에칭에는 드라이 에칭법을 사용하였다.
다음으로, 리소그래피법에 의하여, 질화 탄탈럼막, 산화 알루미늄막, 질화 탄탈럼막, 제 2 산화물, 및 제 1 산화물의 불필요한 부분을 이 순서대로 에칭하였다. 상기 에칭에는 드라이 에칭법을 사용하였다. 이 가공에 의하여, 산화물(230a 및 230b) 및 배리어층(244)을 형성하였다.
다음으로, 채널이 형성되는 영역이 제거된 질화 탄탈럼막 및 산화 알루미늄막을 마스크로서 사용하여, 채널이 형성되는 영역의 질화 탄탈럼막을 에칭하였다. 상기 에칭에는 드라이 에칭법을 사용하였다. 이 가공에 의하여, 도전체(240)를 형성하였다. 또한, 상기 에칭에 의하여, 마스크로서 사용된 질화 탄탈럼막을 제거하였다.
다음으로, 산화물(230c)이 되는 제 3 산화물로서, 두께 5nm의 In-Ga-Zn 산화물을 스퍼터링법에 의하여 형성하였다. 제 3 산화물은, In:Ga:Zn=4:2:4.1의 원자수비를 갖는 타깃을 사용하고, 산소 가스의 유량을 45sccm으로 하고, 압력을 0.7Pa로 하고, 기판 온도를 130℃로 한 조건하에서, 형성되었다.
다음으로, 절연체(250)가 되는 산화 질화 실리콘막을 두께 10nm가 되도록 CVD법에 의하여 형성하였다.
다음으로, 스퍼터링법에 의하여, 도전체(260a)가 되는 질화 타이타늄막을 절연체(250)가 되는 산화 질화 실리콘막 위에 두께 10nm가 되도록 형성하였다. 질화 타이타늄막 위에 스퍼터링법에 의하여, 도전체(260b)가 되는 텅스텐막을 두께 30nm가 되도록 형성하였다. 또한, 질화 타이타늄막 및 텅스텐막을 연속적으로 형성하였다.
다음으로, 리소그래피법에 의하여, 텅스텐막 및 질화 타이타늄막을 이 순서대로 에칭하였다. 드라이 에칭법을 텅스텐막 및 질화 타이타늄막의 에칭에 사용하였다. 상기 가공에 의하여, 도전체(260)를 형성하였다.
다음으로, 배리어층(270)이 되는 산화 알루미늄막을 ALD법에 의하여 두께 7nm가 되도록 형성하였다. 이어서, 상기 산화 알루미늄막의 일부 및 절연체(250)가 되는 산화 질화 실리콘막의 일부를 리소그래피법에 의하여 이 순서대로 에칭하였다. 드라이 에칭법에 의하여, 산화 알루미늄막 및 산화 질화 실리콘막을 에칭하였다. 이러한 식으로, 배리어층(270) 및 절연체(250)를 형성하였다.
다음으로, 마스크로서 배리어층(270) 및 절연체(250)를 사용하여, 리소그래피법에 의하여 제 3 산화물의 일부를 에칭하였다. 상기 에칭에는 웨트 에칭법을 사용하였다. 상기 가공을 거쳐, 산화물(230c)을 형성하였다.
그 후, 절연체(280)가 되는 산화 질화 실리콘막을 CVD법에 의하여 두께 310nm가 되도록 형성하였다. 다음으로, CMP 처리를 수행하여 산화 질화 실리콘막을 연마함으로써, 산화 질화 실리콘막의 표면을 평탄화하고, 이에 의하여 절연체(280)를 형성하였다.
다음으로, 아르곤 가스의 유량을 25sccm으로 하고, 산소 가스의 유량을 25sccm으로 하고, 압력을 0.4Pa로 하고, 기판 온도를 250℃로 한 조건하에서, 스퍼터링법에 의하여 절연체(280) 위에 절연체(282)로서 두께 40nm의 산화 알루미늄막을 형성하였다.
그 후, 가열 처리를 수행하였다. 가열 처리는 산소를 포함하는 분위기에서 400℃에서 1시간 동안 수행되었다.
다음으로, CVD법에 의하여, 절연체(286)로서 두께 100nm의 산화 질화 실리콘막을 형성하였다.
다음으로, 하드 마스크가 되는 텅스텐막 및 하드 마스크가 되는 질화 실리콘막을 스퍼터링법에 의하여 형성하고, 하드 마스크를 리소그래피법에 의하여 형성하였다.
이어서, 하드 마스크를 사용함으로써, 도전체(260 및 240)에 도달하는 콘택트 홀을 형성하였다.
여기서, 시료 7C 및 시료 7D에 대하여, 배리어층(276)이 되는 두께 13nm의 산화 알루미늄막을 ALD법에 의하여 형성하였다. 시료 7C에는, 제 1 조건하에서 상기 산화 알루미늄막을 배리어층(276)으로 가공하였다. 시료 7D에는, 제 2 조건하에서 상기 산화 알루미늄막을 배리어층(276)으로 가공하였다.
우선, 시료 7C 및 시료 7D에 대하여, 제 1 에칭을 수행하였다. 제 1 에칭은, 압력을 2.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 25mm로 하고, 상부 전극의 전력을 1000W로 하고, 바이어스 전력을 1200W로 하고, 유량 6sccm의 C4F8과 유량 10sccm의 CF4와 유량 50sccm의 N2와 유량 500sccm의 Ar의 혼합 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 10초 동안 수행되었다.
다음으로, 시료 7C에 제 2 에칭을 수행하였다. 제 2 에칭은, 압력을 6.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 35mm로 하고, 상부 전극의 전력을 200W로 하고, 바이어스 전력을 150W로 하고, 유량 100sccm의 CF4 분위기를 사용하고, 기판 온도를 20℃로 한 조건하에서, 5초 동안 수행되었다.
시료 7D에 세정을 수행하여, 콘택트 홀의 에칭 잔류물을 제거하였다. 세정에는, 예를 들어 레지스트 박리 용액 등의 알칼리성 용액을 사용할 수 있다. 본 실시예에서는, 20% 미만의 알칸올아민을 포함하는 레지스트 박리 용액을 알칼리성 용액으로서 사용하였다.
다음으로, 시료 7D에 대하여, 압력을 4.0Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 40mm로 하고, 상부 전극의 전력을 100W로 하고, 바이어스 전력을 250W로 하고, 유량 300sccm의 Ar 분위기를 사용한 조건하에서, 플라스마 처리를 5초 동안 수행하였다. 그 후, 다른 플라스마 처리가, 압력을 6.6Pa로 하고, 상부 전극과 하부 전극 사이의 거리를 35mm로 하고, 상부 전극의 전력을 200W로 하고, 바이어스 전력을 150W로 하고, 유량 100sccm의 CF4 분위기를 사용한 조건하에서, 5초 동안 수행되었다.
여기서, 시료 7B에 대하여, 도전성 배리어막으로서 기능하는 두께 40nm의 질화 탄탈럼막을 스퍼터링법에 의하여 형성하였다.
이하의 단계는 시료 7A 내지 시료 7D에 공통된 것이다.
ALD법에 의하여 두께 10nm의 질화 타이타늄막을 형성하고, CVD법에 의하여 두께 150nm의 텅스텐막을 형성하였다.
다음으로, CMP 처리를 수행하였다. 시료 7A, 시료 7B, 및 시료 7D에 대하여, 절연체(286)가 노출될 때까지 텅스텐막 및 질화 타이타늄막을 연마함으로써, 콘택트 홀을 메우는 도전체(246 및 248)를 형성하였다. 시료 7B에 대하여, 절연체(286)가 노출될 때까지 질화 탄탈럼막, 텅스텐막, 및 질화 타이타늄막을 CMP 처리에 의하여 연마함으로써, 콘택트 홀을 메우는 도전체(246 및 248)를 형성하였다.
그 후, 스퍼터링법에 의하여 두께 50nm의 텅스텐막을 형성하였다. 이어서, 리소그래피법에 의하여 상기 텅스텐막을 가공하여, 배선층을 형성하였다.
상기 단계를 거쳐, 시료 7A 내지 시료 7D를 완성시켰다.
<트랜지스터의 전기 특성>
다음으로, 시료 7A 내지 시료 7D에 포함된 트랜지스터(200)의 전기 특성으로서 I d-V g 특성을 측정하였다. 또한, 트랜지스터(200)를 포함하는 모듈의 제작에서의, 접속 배선을 형성하는 단계의 전후의 I d-V g 특성을 측정하였다. 도 25는 시료 7A 내지 시료 7D에서의 트랜지스터(200)를 형성한 후의 I d-V g 특성을 나타낸 것이다. 도 26은, 모듈의 제작에서 트랜지스터(200) 및 접속 배선을 형성한 후의 시료 7A 내지 시료 7D에서의 트랜지스터(200)의 I d-V g 특성을 나타낸 것이다.
I d-V g 특성의 측정에서는, 트랜지스터(200)의 제 1 게이트 전극으로서 기능하는 도전체(260)에 인가되는 전위를 제 1 값에서 제 2 값까지 변화시킨 경우의, 소스 전극으로서 기능하는 도전체(240a)와 드레인 전극으로서 기능하는 도전체(240b) 사이의 전류(이하, 드레인 전류 I d라고 함)의 변화를 측정하였다.
여기서는, 도전체(240a)와 도전체(240b) 사이의 전위차(이하, 드레인 전압 V d라고 함)를 0.1V 또는 3.3V로 설정하고, 도전체(240a)와 도전체(260) 사이의 전위차(이하, 게이트 전압 V g라고 함)를 -3.3V에서 +3.3V까지 변화시킨 경우의, 도전체(240a)와 도전체(240b) 사이의 드레인 전류(I d)의 변화를 측정하였다.
또한 이 측정에서, 제 2 게이트 전극(백 게이트 전극)으로서 기능하는 도전체(205)의 전위를 0V로 설정하였다. 도 25 및 도 26은 그 결과를 나타낸 것이다.
도 25는, 트랜지스터(200)의 밀도가 낮은 경우, 시료 7A 내지 시료 7D는 특성이 양호하다는 것을 나타낸 것이다. 특히, 시료 7D에서는 편차가 작었다. 시료 7A 내지 시료 7C에서는, 트랜지스터(200)의 밀도가 높아질수록 편차가 커진다는 것을 알았다. 특히 트랜지스터(200)의 밀도가 3.94개/μm2의 시료 7A에서는, 특성이 현저히 악화된다. 한편, 트랜지스터(200)의 밀도가 높더라도, 시료 7D에서는 편차의 정도 및 특성은 변화하지 않는다.
시료 7D에서의 트랜지스터는, 제 1 게이트에 공급된 전압이 0V인 경우에 오프 상태이었다. 따라서, 시료 7D에서의 트랜지스터는 오프 상태 특성이 매우 우수하다는 것이 확인되었다.
도 26은, 트랜지스터(200)의 밀도가 낮더라도, 시료 7A에서는 특성의 편차가 큰 것을 나타낸 것이다. 시료 7A 및 시료 7B에서 트랜지스터(200)의 밀도가 높아질수록 편차가 커지고, 특성이 현저히 악화된다.
이는, 모듈의 제작에 있어서의 접속 배선을 형성하는 단계에서의 열 이력 등에 의하여, 절연체(280)에 포함되는 과잉 산소가 도전체(246 및 248)에 의하여 흡수되거나, 또는 개구를 통하여 산화물(230) 외의 다른 구성 요소로 확산되었다는 이유로, 과잉 산소가 산화물(230)에 충분히 공급되지 않았기 때문이라고 생각된다. 또는, 수소 등의 불순물이 개구를 통하여 도전체(246 및 248)로부터 산화물(230)로 확산되었다고 생각된다.
한편, 시료 7C 및 시료 7D는 트랜지스터(200)의 밀도가 높더라도 트랜지스터 특성을 가질 수 있다. 특히, 시료 7D는 밀도에 상관없이 특성이 우수하다. 또한, 트랜지스터(200)의 밀도가 높더라도, 시료 7D에서는 편차의 정도 및 특성이 변화하지 않는다. 또한, 시료 7D에서의 트랜지스터(200)는, 트랜지스터(200)의 밀도가 낮더라도, 제 1 게이트에 공급된 전압(V g)이 0V인 경우에는 오프 상태이다. 바꿔 말하면, 시료 7D는 오프 상태 특성이 매우 우수한 트랜지스터를 포함한다.
이는, 배리어층(276)에 의하여, 절연체(280)에 포함되는 과잉 산소가 도전체(246 및 248)에 의하여 흡수되거나, 개구를 통하여 산화물(230) 외의 구성 요소로 확산되는 것이 방지되어, 산화물(230)에 과잉 산소가 충분히 공급되었기 때문이라고 생각된다.
<트랜지스터의 소스 또는 드레인 전극의 접촉 저항>
다음으로, 도전체(240)와 도전체(246 및 248) 사이의 켈빈 접촉 저항의 측정을 시료 7A 내지 시료 7D에 대하여 수행하였다. 도 27은 그 결과를 나타낸 것이다. 도 27에서, 세로축은 켈빈 접촉 저항을 나타낸다.
시료 7A와 시료 7B의 비교에 의하여, 접촉 저항은 도전체(246)의 재료에 의존한다는 것이 시사된다. 시료 7A와 시료 7C의 비교는, 시료 7C가 시료 7A보다 접촉 저항이 높다는 것을 나타낸다. 이는, 시료 7C에서, 절연체가 개구에 형성되어 개구의 실질적인 크기가 작아지거나, 또는 배리어층(276)의 가공 시에 개구에서 노출된 도전체(240)의 표면에, 절연체인 배리어층의 잔류물이 생성되었기 때문이다.
시료 7D는, 켈빈 접촉 저항이, 개구에 절연체를 갖지 않는 시료 7A의 접촉 저항과 동등한 1.0×103Ω 이하이었고, 특성이 양호하였다. 또한, 시료 7D는 시료 7A보다 편차가 작었다. 이는, 시료 7D의 가공 조건에 의하여, 개구에서 노출된 도전체(240)의 표면에, 절연체인 배리어층의 잔류물이 생성되지 않았기 때문이라고 생각된다. 또한, 시료 7D의 가공 조건은 접촉 간의 편차를 작게 하고, 높은 가공 정확도를 실현하였다는 것이 확인되었다.
상기 결과는, 본 발명의 일 형태의 반도체 장치가 오프 상태 특성이 우수한 트랜지스터를 포함하는 반도체 장치라는 것을 나타낸다. 상기 결과는, 트랜지스터가 집적되더라도, 트랜지스터는 전기 특성이 양호하고 편차가 작다는 것도 나타낸다.
<트랜지스터에 대한 스트레스 시험>
다음으로, 전기 특성이 양호한 트랜지스터를 포함하는 시료 7D에서, 트랜지스터의 밀도가 상이한 영역의 트랜지스터(200)에 대하여, 스트레스 시험을 실시하였다. 또한, 상기 영역에서의 17424개의 트랜지스터(200)의 밀도는 1.49개/μm2, 2.96개/μm2, 3.94개/μm2, 및 4.96개/μm2이었다.
스트레스 시험으로서, GBT 스트레스 시험을 실시하였다. GBT 스트레스 시험에서는, 스트레스 온도를 125℃로 설정하고, 전기 특성의 측정과 같은 조건하에서, 소정의 시간 후에 I d-V g 특성을 측정하였다. 또한, 백 게이트 전위를 0.00V로 설정하였다.
본 실시예에서는, 측정을 0초 후, 100초 후, 300초 후, 600초 후, 1000초 후, 1800초(0.5시간) 후, 3600초(1시간) 후, 7200초(2시간) 후, 10000초(2.78시간) 후, 18000초(5시간) 후, 32400초(9시간) 후, 및 43200초(12시간) 후의 12번 수행하였다.
트랜지스터의 전기 특성의 변동량의 지표로서, 시간 경과에 따른 트랜지스터의 문턱 전압(V sh)의 변화(이하, ΔV sh라고도 함)를 사용하였다. 또한, I d-V g 특성에서, I d=1.0×10-12[A]를 만족시킬 때, V sh를 V g의 값으로서 정의한다. 예를 들어, 스트레스를 인가하기 시작할 때의 V sh가 +0.50V이고, 스트레스를 100초 동안 인가한 후의 V sh가 -0.55V이면, 스트레스를 100초 동안 인가한 후의 ΔV sh는 -1.05V이다.
도 28은, GBT 스트레스 시험의 결과로서 ΔV sh의 스트레스 시간 의존성을 나타낸 것이다. 도 28에 나타낸 GBT 스트레스 시험의 결과는, 시료 7D에서 ΔV sh가 트랜지스터의 밀도에 의존하지 않는다는 것을 나타낸다.
도 28의 결과는, 시료 7D에서의 트랜지스터의 문턱 전압의 변화량이 적다는 것도 나타낸다.
상기 결과는, 본 발명의 일 형태가 신뢰성이 높은 트랜지스터를 포함하는 반도체 장치라는 것을 나타낸다. 상기 결과는, 본 발명의 일 형태의 트랜지스터는 전기 특성이 양호하고, 편차가 작다는 것도 나타낸다.
본 실시예의 적어도 일부는, 본 명세서에서 설명하는 다른 실시예 및 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
100: 용량 소자, 101: 용량 소자, 110: 도전체, 112: 도전체, 120: 도전체, 130: 절연체, 150: 절연체, 200: 트랜지스터, 201: 트랜지스터, 205: 도전체, 205a: 도전체, 205A: 도전막, 205b: 도전체, 205B: 도전막, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 220: 절연체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230A: 산화막, 230b: 산화물, 230B: 산화막, 230c: 산화물, 230C: 산화막, 240: 도전체, 240a: 도전체, 240A: 도전막, 240b: 도전체, 240B: 도전막, 244: 배리어층, 244a: 배리어층, 244A: 배리어막, 244b: 배리어층, 244B: 배리어막, 246: 도전체, 246a: 도전체, 246A: 도전막, 246b: 도전체, 246c: 도전체, 248: 도전체, 248a: 도전체, 248A: 도전막, 248b: 도전체, 248c: 도전체, 250: 절연체, 250A: 절연막, 260: 도전체, 260a: 도전체, 260A: 도전막, 260b: 도전체, 260B: 도전막, 260c: 도전체, 270: 배리어층, 270A: 배리어막, 272: 절연체, 274: 절연체, 276: 배리어층, 276a: 배리어층, 276A: 배리어막, 276b: 배리어층, 276c: 배리어층, 280: 절연체, 282: 절연체, 284: 절연체, 286: 절연체, 290a: 하드 마스크, 290A: 막, 290b: 하드 마스크, 290B: 막, 292A: 막, 292B: 하드 마스크, 292C: 하드 마스크, 294A: 막, 294B: 하드 마스크, 296: 레지스트 마스크, 300: 트랜지스터, 301: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 400: 트랜지스터, 405: 도전체, 405a: 도전체, 405b: 도전체, 430c: 산화물, 431a: 산화물, 431b: 산화물, 432a: 산화물, 432b: 산화물, 440: 도전체, 440a: 도전체, 440b: 도전체, 450: 절연체, 460: 도전체, 460a: 도전체, 460b: 도전체, 470: 배리어층, 500: 구조, 700: 구조, 702: 기판, 704: 절연체, 740: 도전체, 744: 절연체, 746: 도전체, 748: 도전체, 776: 절연체, 780: 절연체, 782: 절연체, 786: 절연체, 801: 구조, 802: 구조, 803: 구조, 804: 구조, 805: 구조, 806: 구조, 810: 기판, 811: 절연체, 812: 도전체, 813: 배리어층, 814: 절연체, 815: 절연체, 820: 기판, 821: 절연체, 822: 절연체, 823: 배리어층, 830: 기판, 831: 절연체, 832: 절연체, 833: 절연체, 834: 막, 900: 구조, 902: 기판, 904: 절연체, 905: 도전체, 920: 절연체, 922: 절연체, 924: 절연체, 930: 산화물, 946: 도전체, 948: 도전체, 976: 절연체, 980: 절연체, 982: 절연체, 986: 절연체, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3006: 배선, 3007: 배선, 3008: 배선, 3009: 배선, 3010: 배선
본 출원은 2016년 7월 26일에 일본 특허청에 출원된 일련 번호 2016-146342의 일본 특허 출원, 및 2017년 2월 16일에 일본 특허청에 출원된 일련 번호 2017-026908의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (15)

  1. 반도체 장치로서,
    제 1 배리어층;
    제 2 배리어층;
    제 3 배리어층;
    산화물을 포함하는 트랜지스터;
    산소 과잉 영역을 포함하는 절연체; 및
    도전체를 포함하고,
    상기 절연체 및 상기 산화물은 상기 제 1 배리어층과 상기 제 2 배리어층 사이에 있고,
    상기 제 3 배리어층 및 상기 도전체는 상기 제 1 배리어층의 개구 및 상기 절연체의 개구에 있고,
    상기 도전체는 상기 절연체와 접촉되지 않는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 배리어층의 상기 개구의 측면 및 상기 제 2 배리어층의 개구의 측면이 상기 제 3 배리어층과 접촉함으로써, 상기 트랜지스터 및 상기 절연체가 상기 제 1 배리어층, 상기 제 2 배리어층, 및 상기 제 3 배리어층에 의하여 밀봉되는, 반도체 장치.
  3. 제 1 항에 있어서,
    400℃ 이하의 온도에서 TDS에 의하여 측정될 때, 상기 제 1 배리어층, 상기 제 2 배리어층, 또는 상기 제 3 배리어층 아래의 구성 요소로부터의 수소의 방출량은 5.0×1014/cm2 이하인, 반도체 장치.
  4. 제 1 항에 있어서,
    개구를 갖는 제 2 절연체; 및
    개구를 갖는 제 3 절연체를 더 포함하고,
    상기 제 2 절연체는 상기 제 2 배리어층 위에 있고,
    상기 제 3 절연체는 상기 제 1 배리어층 아래에 있고,
    상기 제 2 절연체의 상기 개구의 측면 및 상기 제 3 절연체의 상기 개구의 측면은 각각 상기 제 3 배리어층으로 덮인 영역을 갖는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 배리어층은 상기 트랜지스터의 게이트 절연막으로서 기능하는, 반도체 장치.
  6. 반도체 장치로서,
    제 1 배리어층;
    제 2 배리어층;
    제 3 배리어층;
    산화물을 포함하는 트랜지스터;
    산소 과잉 영역을 포함하는 절연체; 및
    상기 트랜지스터에 전기적으로 접속되는 도전체를 포함하고,
    상기 절연체 및 상기 산화물은 상기 제 1 배리어층과 상기 제 2 배리어층 사이에 있고,
    상기 도전체는 상기 제 1 배리어층의 개구 및 상기 절연체의 개구에 있고,
    상기 제 3 배리어층은 상기 도전체와 상기 절연체 사이에 있고,
    상기 제 3 배리어층은 상기 도전체와 상기 제 1 배리어층 사이에 있는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 배리어층의 상기 개구의 측면 및 상기 제 2 배리어층의 개구의 측면이 상기 제 3 배리어층과 접촉함으로써, 상기 트랜지스터 및 상기 절연체가 상기 제 1 배리어층, 상기 제 2 배리어층, 및 상기 제 3 배리어층에 의하여 밀봉되는, 반도체 장치.
  8. 제 6 항에 있어서,
    400℃ 이하의 온도에서 TDS에 의하여 측정될 때, 상기 제 1 배리어층, 상기 제 2 배리어층, 또는 상기 제 3 배리어층 아래의 구성 요소로부터의 수소의 방출량은 5.0×1014/cm2 이하인, 반도체 장치.
  9. 제 6 항에 있어서,
    개구를 갖는 제 2 절연체; 및
    개구를 갖는 제 3 절연체를 더 포함하고,
    상기 제 2 절연체는 상기 제 2 배리어층 위에 있고,
    상기 제 3 절연체는 상기 제 1 배리어층 아래에 있고,
    상기 제 2 절연체의 상기 개구의 측면 및 상기 제 3 절연체의 상기 개구의 측면은 각각 상기 제 3 배리어층으로 덮인 영역을 갖는, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 1 배리어층은 상기 트랜지스터의 게이트 절연막으로서 기능하는, 반도체 장치.
  11. 반도체 장치로서,
    제 1 배리어층;
    제 2 배리어층;
    제 3 배리어층;
    산화물을 포함하는 트랜지스터;
    산소 과잉 영역을 포함하는 절연체;
    제 1 도전체; 및
    제 2 도전체를 포함하고,
    상기 제 2 도전체는 상기 트랜지스터에 전기적으로 접속되고,
    상기 절연체 및 상기 산화물은 상기 제 1 배리어층과 상기 제 2 배리어층 사이에 있고,
    상기 제 1 도전체는 상기 제 1 배리어층의 개구, 상기 제 2 배리어층의 개구, 및 상기 절연체의 개구에 있고,
    상기 제 3 배리어층은 상기 제 1 도전체와, 상기 제 1 배리어층, 상기 제 2 배리어층, 및 상기 절연체 각각과의 사이에 있고,
    상기 제 2 도전체는 상기 제 1 배리어층의 상기 개구 및 상기 절연체의 상기 개구에 있고,
    상기 제 3 배리어층은 상기 제 2 도전체와, 상기 제 1 배리어층 및 상기 절연체 각각과의 사이에 있는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 배리어층의 상기 개구의 측면 및 상기 제 2 배리어층의 상기 개구의 측면이 상기 제 3 배리어층과 접촉함으로써, 상기 트랜지스터 및 상기 절연체가 상기 제 1 배리어층, 상기 제 2 배리어층, 및 상기 제 3 배리어층에 의하여 밀봉되는, 반도체 장치.
  13. 제 11 항에 있어서,
    400℃ 이하의 온도에서 TDS에 의하여 측정될 때, 상기 제 1 배리어층, 상기 제 2 배리어층, 또는 상기 제 3 배리어층 아래의 구성 요소로부터의 수소의 방출량은 5.0×1014/cm2 이하인, 반도체 장치.
  14. 제 11 항에 있어서,
    개구를 갖는 제 2 절연체; 및
    개구를 갖는 제 3 절연체를 더 포함하고,
    상기 제 2 절연체는 상기 제 2 배리어층 위에 있고,
    상기 제 3 절연체는 상기 제 1 배리어층 아래에 있고,
    상기 제 2 절연체의 상기 개구의 측면 및 상기 제 3 절연체의 상기 개구의 측면은 각각 상기 제 3 배리어층으로 덮인 영역을 갖는, 반도체 장치.
  15. 제 11 항에 있어서,
    상기 제 1 배리어층은 상기 트랜지스터의 게이트 절연막으로서 기능하는, 반도체 장치.
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