KR102110724B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시 형태의 목적은, 전기적 특성의 변동이 작은, 산화물 반도체를 포함하는 트랜지스터를 갖는 신뢰성 높은 반도체 장치를 제조하는 것이다. 산화물 반도체를 포함하는 트랜지스터에 있어서, 산소 과잉 산화 실리콘(SiOx(X>2))은 톱 게이트 구조의 하지 절연층에, 또는 보톰 게이트 구조의 보호 절연층에 사용된다. 산소 과잉 산화 실리콘을 사용함으로써, 절연층으로부터 산소가 방출되고, 산화물 반도체층의 산소 결핍, 및 산화물 반도체층과 하지 절연층 또는 보호 절연층과의 인터페이스 상태 밀도가 감소될 수 있어, 전기적 특성의 변동이 작은, 신뢰성 높은 반도체 장치를 제조할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치를 제조하는 방법에 관한 것이다.
본 명세서에서 반도체 장치는 반도체 특성을 사용함으로써 기능할 수 있는 전자 장치 전반을 말하며，전기 광학 장치, 반도체 회로 및 전자 장치는 모두 반도체 장치임을 주지해야 한다.
절연면을 갖는 기판 위에 형성된 반도체 박막을 사용해서 트랜지스터를 형성하는 기술이 주목받고 있다. 트랜지스터는 집적 회로(IC) 또는 화상 표시 장치(표시 장치) 등의 전자 장치에 널리 응용된다. 트랜지스터에 적용가능한 반도체 박막의 재료로서 실리콘계 반도체 재료가 널리 알려져 있으며; 이 외에도, 다른 재료로서는 산화물 반도체가 주목받고 있다.
예를 들어, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/cm3 미만이며, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 비정질 산화물을 사용하는 트랜지스터가 개시된다(특허 문헌 1 참조).
산화물 반도체를 포함하는 트랜지스터는 비정질 실리콘을 포함하는 트랜지스터보다 동작이 빠르고, 다결정 실리콘을 포함하는 트랜지스터보다 제조가 용이하지만, 전기적 특성이 변동하기 쉽기 때문에 신뢰성이 낮다는 문제점을 갖는 것으로 알려져 있다. 예를 들어, 트랜지스터의 임계값 전압은 광 조사 또는 바이어스-열 스트레스 시험(BT 시험) 후에 변동된다. 본 명세서에서, 임계값 전압은 트랜지스터를 턴 온시키기 위해서 필요한 게이트 전압을 말한다는 점에 유의해야 한다. 게이트 전압은 소스의 전위를 기준 전위로서 사용할 때 소스와 게이트 간의 전위차를 말한다.
일본 특허 공개 제2006-165528호 공보
광 조사 또는 BT 시험으로 인한, 산화물 반도체를 포함하는 트랜지스터의 임계값 전압의 변동은 산화물 반도체를 포함하는 트랜지스터의 신뢰성을 현저하게 저하시킨다. 따라서, 본 발명의 한 실시 형태의 목적은 산화물 반도체를 포함하는 반도체 장치의 신뢰성을 향상시키는 것이다.
본 발명의 한 실시 형태는, 산화물 반도체를 포함하는 트랜지스터에 있어서, 산화물 반도체층과 접하는 하지 절연층 또는 보호 절연층에 산소 과잉 산화 실리콘(SiOx(X>2))이 사용되는 기술적 아이디어에 기초하는, 반도체 또는 반도체 장치의 제조 방법이다. 산소 과잉 산화 실리콘(SiOx(X>2))에서, 단위 부피당 산소 원자 수는 단위 부피당 실리콘 원자 수의 2배를 초과한다. 단위 부피당 실리콘 원자 수 및 산소 원자 수는 러더퍼드 후방 산란 분광법(Rutherford backscattering spectrometry)에 의해 측정된다.
산화물 반도체를 포함하는 종래의 트랜지스터에서는, 산화물 반도체층의 순도가 낮고, 예를 들어 산화물 반도체 내의 수소, 수분 등의 영향 또는 산화물 반도체 내의 산소 결핍의 영향으로 인해, 전기 특성이 불안정하게 되는 경우가 일부 있음을 주지해야 한다.
이러한 트랜지스터에서는, 게이트 전극에 플러스의 전압을 인가하면, 산화물 반도체층 내에 존재하는 플러스의 전하를 갖는 수소 이온이 백 채널측(게이트 절연층이 형성되어 있는 측의 반대측)으로 이동하고, 백 채널측 위에 제공된 절연층과 산화물 반도체층과의 사이의 계면의 산화물 반도체층측 위에 축적된다. 이 축적된 수소 이온으로부터 절연층 내의 차지 트래핑 센터(charge trapping centers)(수소 원자, 물, 또는 오염물 등)로 플러스의 전하가 이동함으로써, 산화물 반도체층의 백 채널측에는 마이너스의 전하가 축적된다. 즉, 트랜지스터의 백 채널측 내에 기생 채널이 발생하고, 임계값 전압이 마이너스측으로 시프트하여, 트랜지스터가 노멀리 온(normally on)되는 경향이 있다.
따라서, 트랜지스터의 전기적 특성의 변동을 억제하기 위해서는, 절연층이 차지 트래핑 센터로서의 역할을 하는 불순물을 포함하지 않거나, 불순물의 함유량을 매우 적게 하는 것이 중요하다. 절연층이 차지 트래핑 센터로서의 역할을 하는 불순물을 포함하지 않거나, 불순물의 함유량을 매우 적게 하면, 플러스의 전하의 이동이 쉽게 일어나기 어렵고, 트랜지스터의 임계값 전압의 시프트가 억제되어, 트랜지스터가 노멀리 오프(normally off)될 수 있다.
또한, 게이트 전극에 마이너스의 전압을 인가하면, 산화물 반도체층 내에 존재하는 수소 이온이 게이트 절연층측으로 이동하고, 산화물 반도체층과 게이트 절연층 간의 계면의 산화물 반도체층측 내에 축적된다. 그 결과, 트랜지스터의 임계값 전압은 마이너스측으로 시프트된다.
게이트 전극에의 전압 인가가 중지되어 트랜지스터가 방치되면, 차지 트래핑 센터으로부터 플러스의 전하가 해방되어, 트랜지스터의 임계값 전압이 플러스측으로 시프트됨으로써, 초기 상태로 되돌아가거나 초기 상태를 지나 플러스측으로 시프트된다는 점에 유의해야 한다. 이들 현상은, 산화물 반도체층 내에 이동하기 쉬운 이온(easy-to-transfer)이 존재하고 있는 것을 나타내고 있다. 가장 이동하기 쉬운 이온이 가장 작은 원자인 수소인 것으로 간주될 수 있다.
보톰 게이트 구조의 트랜지스터에서는, 게이트 절연층 위에 산화물 반도체층을 형성한 후, 열처리를 행함으로써, 산화물 반도체층 내에 포함된 물 또는 수소를 제거함과 동시에, 게이트 절연층 내에 포함된 물 또는 수소도 제거할 수 있음을 주지해야 한다. 따라서, 게이트 절연층은 적은 수의 차지 트래핑 센터를 포함한다.
산화물 반도체층에 일정량 이상의 광 에너지를 가진 광을 조사하면, 산화물 반도체층 내의 금속 원소(M)와 수소 원자(H)와의 결합(M-H 결합으로도 표기)이 단절될 수 있다. 파장이 400nm 전후의 광 에너지가 금속 원소와 수소 원자의 결합 에너지에 개략적으로 일치함에 유의해야 한다. 산화물 반도체층 내의 금속 원소와 수소 원자와의 결합이 끊어진 트랜지스터에 마이너스의 게이트 바이어스를 가하면, 금속 원소로부터 이탈한 수소 이온이 게이트 전극측에 가까이 당겨져서, 전하의 분포가 변화하고, 트랜지스터의 임계값 전압은 마이너스측으로 시프트하고, 트랜지스터가 노멀리 온되는 경향이 나타난다.
트랜지스터에의 광 조사와 마이너스의 게이트 바이어스의 인가에 의해 게이트 절연층과의 계면으로 이동한 수소 이온은 전압의 인가를 정지하면 초기 상태로 돌아간다는 점에 유의해야 한다. 이는 산화물 반도체층 내의 이온의 이동의 대표적인 예로서 간주될 수 있다.
전압 인가에 의한 전기적 특성의 변동(BT 열화) 또는 광 조사에 의한 전기적 특성의 변동(광 열화)을 감소하기 위해서는, 산화물 반도체층으로부터 수소 원자, 또는 물 등의 수소 원자를 포함하는 불순물을 철저하게 배제하여, 산화물 반도체층을 고순도화하는 것이 효과적이다.
산화물 반도체층 내의 전하 밀도가 1 × 1015 cm-3, 또는 단위 면적당의 전하가 1 × 1010 cm-2 정도로 작은 경우, 그 전하는 트랜지스터 특성에 영향을 끼치지 않거나, 매우 미미하게 영향을 끼친다. 따라서, 전하 밀도는 1 × 1015 cm-3 이하인 것이 바람직하다.
산화물 반도체층 내에 산소를 공급함으로써, 산소 원자(O)와 수소 원자(H)가 결합되어 안정화된다는 점에 유의해야 한다. 따라서, 백 채널측 내에서 산화물 반도체층과 접하는 하지 절연층 또는 보호 절연층에 산소 과잉 산화 실리콘(SiOx(X>2))을 사용하는 것이 바람직하다. 산소 과잉 산화 실리콘은 산화물 반도체층 또는 그의 계면 내에 산소를 공급할 수 있다. 산소 과잉 산화 실리콘(SiOx(X>2))에서는, 실리콘 원자 수보다 2배 이상 많은 산소 원자를 단위 부피당 포함하는 것이다. 단위 부피당의 실리콘 원자 수 및 산소 원자 수는 러더퍼드 후방 산란 분광법에 의해 측정된다.
일반적으로, 산화 실리콘에 대해서, SiOx(X=2)이 화학적으로 안정된다고 알려져 있다. SiOx(X>2)의 경우에, 화학양론비(stoichiometric proportion)를 초과하는 산소는 열 등의 에너지를 받아서 외부로 방출되기 쉬워진다.
본 발명의 한 실시 형태는, 산화물 반도체를 포함하는 톱 게이트 구조의 트랜지스터 내에서 하지 절연층에 산소 과잉 산화 실리콘(SiOx(X>2))을 사용하는 기술적 아이디어에 기초하는, 반도체 장치 또는 반도체 장치의 제조 방법이다.
하지 절연층에 산소 과잉 산화 실리콘(SiOx(X>2))을 사용함으로써, 반도체 장치의 동작 등에 기인하여 생길 수 있는 전하 등이, 하지 절연층과 산화물 반도체층과의 계면에서 트랩(trapped)되는 것을 충분히 억제할 수 있다. 이 효과는 하지 절연층 내의 화학양론비를 초과하는 산소에 의해, 산화물 반도체층과 하지 절연층의 계면 상태 밀도를 감소시키는 것에 기인한다.
즉, 산화물 반도체층에 산소 결핍이 생길 때, 하지 절연층과 산화물 반도체층과의 계면에서 전하의 트랩을 억제하는 것이 곤란해지지만, 하지 절연층에 산소 과잉 산화 실리콘(SiOx(X>2))을 사용함으로써, 화학양론비를 초과하는 산소의 초과가, 산화물 반도체층의 계면 상태 밀도 및 산소 결핍을 감소시켜, 산화물 반도체층과 하지 절연층과의 계면에서 전하의 트랩의 영향을 작게 할 수 있다.
몇몇 경우에는, 산화물 반도체층의 산소 결핍에 기인하여 전하가 생길 수 있다. 일반적으로, 산화물 반도체층 내의 산소 결핍은 도너의 역할을 하고, 캐리어인 전자를 생성한다. 그 결과, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트해 버린다. 그러나, 산화물 반도체층 내의 산소 결핍에 대해 하지 절연층으로부터 산소가 공급됨으로써, 임계값 전압의 마이너스 방향으로의 시프트를 억제할 수 있다.
이런 방식으로, 본 발명의 한 실시 형태에 의한 효과는 하지 절연층에 산소 과잉 산화 실리콘(SiOx(X>2))을 사용함으로써 생긴다.
하지 절연층과 산화물 반도체층과의 계면에서 전하의 트랩을 억제하는 상기 효과에 의해, 산화물 반도체를 포함하는 트랜지스터의 오프 전류의 증가 또는 임계값 전압의 변동 등의 문제점을 억제할 수 있고, 또한 반도체 장치의 신뢰성을 향상시킬 수 있다.
하지 절연층은, 산화물 반도체층에 대하여 충분한 두께를 갖는 것이 바람직하다는 점에 유의해야 한다. 이는 하지 절연층이 산화물 반도체층에 대하여 얇을 경우에, 산화물 반도체층으로의 산소의 공급이 충분하지 않을 수 있기 때문이다. "충분한 두께를 갖고 있다"는 것은 산화 실리콘 막이 100nm보다 두껍다는 것을 말한다.
본 발명의 한 실시 형태는, 하지 절연층, 산화물 반도체층, 산화물 반도체층에 전기적으로 접속하는 소스 전극 및 드레인 전극, 산화물 반도체층과 일부가 접하는 게이트 절연층, 및 게이트 절연층 위의 게이트 전극을 포함하는 반도체 장치이다. 산소 과잉 산화 실리콘(SiOx(X>2))은 하지 절연층에 사용된다.
상기 구조에서, 게이트 절연층 및 게이트 전극을 덮는 보호 절연층이 포함될 수 있다. 또한, 도전층이 산화물 반도체층의 하부에 제공될 수 있다.
본 발명의 한 실시 형태는, 산화물 반도체를 포함하는 보톰 게이트 구조의 트랜지스터 내에서 산소 과잉 산화 실리콘(SiOx(X>2))이 보호 절연층에 사용되는 기술적 아이디어에 기초하는, 반도체 장치 또는 반도체 장치의 제조 방법이다.
보호 절연층에 산소 과잉 산화 실리콘(SiOx(X>2))을 사용함으로써, 반도체 장치의 동작 등에 기인하여 생길 수 있는 전하 등이, 보호 절연층과 산화물 반도체층과의 계면에서 트랩되는 것을 충분히 억제할 수 있다. 이 효과는 보호 절연층 내의 화학양론비를 초과하는 산소에 의해, 산화물 반도체층과 보호 절연층 간의 계면 상태 밀도를 감소시키기 것에 기인한다.
즉, 산화물 반도체층 내에 산소 결핍이 생길 때, 보호 절연층과 산화물 반도체층과의 계면에서의 전하의 트랩을 억제하는 것이 어렵지만, 보호 절연층에 산소 과잉 산화 실리콘(SiOx(X>2))을 사용함으로써, 화학양론비를 초과하는 산소의 초과가, 산화물 반도체층의 계면 상태 밀도 및 산소 결핍을 감소시켜, 산화물 반도체층과 보호 절연층 간의 계면에서의 전하의 트랩의 영향을 작게 할 수 있다.
이런 방식으로, 본 발명의 한 실시 형태에 의한 효과는 보호 절연층에 산소 과잉 산화 실리콘(SiOx(X>2))을 사용하는 것에 기인한다.
보호 절연층과 산화물 반도체층 간의 계면에서의 전하의 트랩을 억제하는 상기 효과에 의해, 산화물 반도체를 포함하는 트랜지스터의 오프 전류의 증가 또는 임계값 전압의 변동 등의 문제점을 억제하여, 반도체 장치의 신뢰성을 향상시킬 수 있다.
보호 절연층은 산화물 반도체층에 대하여 충분한 두께를 갖는 것이 바람직하다는 점에 유의해야 한다. 이는 보호 절연층이 산화물 반도체층에 대하여 얇을 경우에는, 산화물 반도체층으로의 산소 공급이 충분하지 않기 때문이다.
본 발명의 한 실시 형태는, 하지 절연층, 게이트 전극, 게이트 절연층, 상기 게이트 절연층을 개재한 상태에서 상기 게이트 전극 위의 산화물 반도체층, 산화물 반도체층에 전기적으로 접속하는 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 위에서 그 일부가 산화물 반도체층과 접하는 보호 절연층을 갖는 반도체 장치이다. 산소 과잉 산화 실리콘(SiOx(X>2))은 보호 절연층에 사용된다.
상기 구조에서, 산화물 반도체층의 하부에는 도전층이 제공될 수 있다.
상기 구조에서, 소스 전극과 드레인 전극 간의 간격에 의해 결정되는 트랜지스터의 채널 길이 L은, 10nm 이상 10 ㎛ 이하, 바람직하게는, 0.1 ㎛ 내지 0.5 ㎛로 할 수 있다. 채널 길이 L은, 10 ㎛ 이상일 수 있다. 채널 폭 W은, 10 ㎛ 이상일 수 있다.
본 발명의 한 실시 형태에 따르면, 톱 게이트 구조의 하지 절연층 또는 보톰 게이트 구조의 보호 절연층에 산소 과잉 산화 실리콘(SiOx(X>2))을 사용함으로써, 광 조사나 BT 시험 전후에 있어서의 전기 특성의 불안정성이 개선될 수 있다. 따라서, 안정된 전기 특성을 갖는 트랜지스터가 제공된다.
도 1의 (a) 내지 (c)는 본 발명의 한 실시 형태인 반도체 장치의 일례를 도시하는 평면도 및 단면도.
도 2의 (a) 내지 (d)는 본 발명의 한 실시 형태인 반도체 장치의 일례를 각각 도시하는 단면도.
도 3의 (a) 내지 (e)는 본 발명의 한 실시 형태인 반도체 장치의 제조 공정의 일례를 도시하는 단면도.
도 4의 (a) 내지 (e)는 본 발명의 한 실시 형태인 반도체 장치의 제조 공정의 일례를 도시하는 단면도.
도 5의 (a) 내지 (e)는 본 발명의 한 실시 형태인 반도체 장치의 제조 공정의 일례를 도시하는 단면도.
도 6의 (a) 내지 (e)는 본 발명의 한 실시 형태인 반도체 장치의 제조 공정의 일례를 도시하는 단면도.
도 7의 (a) 내지 (e)는 본 발명의 한 실시 형태인 반도체 장치의 제조 공정의 일례를 도시하는 단면도.
도 8의 (a) 내지 (c)는 본 발명의 한 실시 형태인 반도체 장치의 한 모드를 각각 설명하는 도면.
도 9는 본 발명의 한 실시 형태인 반도체 장치의 한 모드를 설명하는 도면.
도 10은 본 발명의 한 실시 형태인 반도체 장치의 한 모드를 설명하는 도면.
도 11은 본 발명의 한 실시 형태인 반도체 장치의 한 모드를 설명하는 도면.
도 12의 (a) 내지 (f)는 본 발명의 한 실시 형태인 반도체 장치로서의 전자 기기를 각각 도시하는 도면.
도 13의 (a) 및 (b)는 본 발명의 실시예인 반도체 장치의 트랜지스터 특성을 각각 도시하는 도면.
도 14는 본 발명의 실시예에서 사용된 광원의 발광 스펙트럼을 도시하는 도면.
도 15의 (a) 및 (b)는 본 발명의 실시예인 반도체 장치의 트랜지스터 특성을 각각 도시하는 도면.
도 16은 본 발명의 실시예에서 사용된 반도체 장치의 구조를 설명하는 도면.
이하에서는, 본 발명의 실시 형태에 대하여 첨부 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 그의 형태 및 상세를 여러 가지로 변경할 수 있다는 것은, 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 기재하는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다. 도면을 참조하여 발명의 구조를 설명함에 있어서, 동일한 참조 번호는 동일한 부분에 대해서는 다른 도면에서도 공통으로 사용된다. 동일한 해치 패턴은 유사한 부분에 적용되고, 유사한 부분은 특별히 참조 번호를 붙이지 않을 경우도 있음을 주지해야 한다.
본 명세서에서 "제1" 및 "제2" 등의 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것은 아님을 주지해야 한다. 또한, 본 명세서에 있어서 서수사는 본 발명을 특정하기 위한 고유의 명칭을 나타내는 것은 아니다.
[실시 형태 1]
본 실시 형태에서는, 반도체 장치 및 반도체 장치의 제조 방법의 한 실시 형태를, 도 1의 (a) 내지 (c), 도 2의 (a) 내지 (d), 도 3의 (a) 내지 (e), 도 4의 (a) 내지 (e), 도 5의 (a) 내지 (e), 도 6의 (a) 내지 (e), 및 도 7의 (a) 내지 (e)를 사용하여 설명한다.
도 1의 (a) 내지 (c)는, 본 발명의 한 실시 형태의 반도체 장치의 예로서, 톱-게이트 톱-콘택트형의 트랜지스터인 트랜지스터(151)를 도시하는 평면도 및 단면도이다. 여기서, 도 1의 (a)는 평면도이며, 도 1의 (b)는 도 1의 (a)의 A-B 단면에 있어서의 단면도이고, 도 1의 (c)는 도 1의 (a)의 C-D 단면에 있어서의 단면도이다. 도 1의 (a)에서는, 간략화를 위해, 트랜지스터(151)의 구성 요소의 일부 (예를 들면, 게이트 절연층(112))을 생략하고 있다.
도 1의 (a) 내지 (c)에 도시된 트랜지스터(151)는, 기판(100) 위에, 하지 절연층(102), 산화물 반도체층(106), 소스 전극(108a), 드레인 전극(108b), 게이트 절연층(112) 및 게이트 전극(114)을 포함한다.
하지 절연층(102)의 재료로서는, 산소 과잉 산화 실리콘(SiOx(X>2))을 사용할 수 있다. 산소 과잉 산화 실리콘(SiOx(X>2))에서, 단위 부피당의 산소 원자 수가 단위 부피당의 실리콘 원자 수보다 2배를 초과한다. 단위 부피당의 실리콘 원자 수 및 산소 원자 수는, 러더퍼드 후방 산란 분광법에 의해 측정된다. 하지 절연층(102)은 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 이들의 혼합 재료 등으로부터 선택된 재료를 사용하여 층들을 적층함으로써 형성될 수 있다. 예를 들면, 질화 실리콘층과 산화 실리콘층의 적층 구조가 하지 절연층(102)에 사용됨으로써, 기판 등으로부터 트랜지스터(151)으로의 수분의 혼입을 막을 수 있다. 하지 절연층(102)을 적층 구조로 형성하는 경우, 산화물 반도체층(106)과 접하는 측의 층은 산화 실리콘층 등의 산화물층이 바람직하다. 하지 절연층(102)은 트랜지스터(151)의 기초층으로서 기능한다는 점에 유의해야 한다. 하지 절연층(102)에 산소 과잉 산화 실리콘(SiOx(X>2))을 사용함으로써, 화학양론비를 초과하는 산소의 초과가, 산화물 반도체층(106)의 계면 상태 밀도 및 산소 결핍을 감소시켜, 산화물 반도체층(106)과 하지 절연층(102) 간의 계면에서의 전하의 트랩의 영향을 감소시킬 수 있다.
여기서, 질화 산화 실리콘은 산소의 함유량보다 질소의 함유량이 많은 물질, 예를 들면, 그의 조성에 있어서, 산소가 5 원자％ 이상 30 원자％ 이하, 질소가 20 원자％ 이상 55 원자％ 이하, 실리콘이 25 원자％ 이상 35 원자％ 이하, 수소가 10 원자％ 이상 25 원자％ 이하의 범위에 있는 산소, 질소, 실리콘 및 수소를 포함하는 물질을 말한다. 본 명세서에서, 산화 질화 실리콘은 질소보다 많은 산소를 함유하는 물질이라는 점에 유의해야 한다. 예를 들면, 산화 질화 실리콘은 그의 조성에 있어서, 산소가 50 원자％ 이상 70 원자％ 이하, 질소가 0.5 원자％ 이상 15 원자％ 이하, 실리콘이 25 원자％ 이상 35 원자％ 이하, 수소가 0.1 원자％ 이상 10 원자％ 이하의 범위에 있는 산소, 질소, 실리콘 및 수소를 포함한다. 상기 범위는, 러더퍼드 후방 산란 분광법(RBS)이나, 수소 전방 산란법(hydrogen forward scattering spectrometry: HFS)을 사용하여 측정했을 경우에 얻어진 값임을 주지해야 한다. 또한, 구성 원소의 함유 비율은, 그의 합계가 100 원자％를 초과하지 않는다.
산화물 반도체층에 사용하는 재료로서, 산화물 반도체층은 In, Ga, Sn, Zn, Al, Mg, Hf 및 란탄족(lanthanoid)으로부터 선택된 적어도 1종 이상의 원소를 포함한다. 예를 들면, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계의 재료; 3원계 금속 산화물인 In-Ga-Zn-O계의 재료, In-Sn-Zn-O계의 재료, In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료, In-Hf-Zn-O계의 재료, In-La-Zn-O계의 재료, In-Ce-Zn-O계의 재료, In-Pr-Zn-O계의 재료, In-Nb-Zn-O계의 재료, In-Pm-Zn-O계의 재료, In-Sm-Zn-O계의 재료, In-Eu-Zn-O계의 재료, In-Gd-Zn-O계의 재료, In-Er-Zn-O계의 재료, In-Tm-Zn-O계의 재료, In-Yb-Zn-O계의 재료, In-Lu-Zn-O계의 재료; 2원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O 계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료, In-Ga-O계의 재료; 또는 1원계 금속 산화물인 In-O계의 재료, Sn-O계의 재료 또는 Zn-O계의 재료가 사용될 수 있다. 또한, 상기의 재료에는 SiO2를 포함시킬 수 있다. 여기서, 예를 들면, In-Ga-Zn-O계의 재료는, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 산화물층을 의미하며, 그 조성비에 있어서는 특별한 제한은 없다. 또한, In-Ga-Zn-O계 산화물 반도체는 In, Ga 및 Zn과는 다른 원소를 포함할 수 있다. 예를 들면, In-Zn-O계의 재료를 사용할 경우, 그 원자수 비는, In:Zn = 0.5:1 내지 50:1, 바람직하게는 In:Zn = 1:1 내지 20:1, 더욱 바람직하게는 In:Zn = 3:2 내지 30:2이다. Zn의 원자수 비는 상술한 범위 내에 있음으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수 비가 In:Zn:O = X:Y:Z 일 때, Z>1.5X+Y 로 하면 바람직하다.
산화물 반도체층은 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용하여 형성된 박막으로 형성할 수 있다. 여기서, M은 Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 도시된다. 예를 들면, M은 Ga, Ga와 Al, Ga와 Mn, Ga와 Co 등일 수 있다.
산화물 반도체층은 밴드 갭이 3 eV 이상, 바람직하게는, 3 eV 이상 3.6 eV 미만인 재료를 사용하여 형성되는 것이 바람직하다. 또한, 재료의 전자 친화력이 4 eV 이상, 바람직하게는, 4 eV 이상 4.9 eV 미만인 것이 바람직하다. 이러한 재료들 중에서, 도너 또는 억셉터에서 유도된 캐리어 농도가 1×1014 cm-3 미만, 바람직하게는, 1×1011 cm-3 미만인 것이 바람직하다. 또한, 산화물 반도체층의 수소 농도는 1×1018 cm-3 미만, 더 바람직하게는 1×1016 cm-3 미만인 것이 바람직하다. 상기 산화물 반도체층은, 고순도화에 의해 i형(진성)화된 것이다. 활성층이 상기 산화물 반도체층을 사용하여 형성되는 박막 트랜지스터는 오프 전류를 1 zA(젭토 암페아, 10-21 A)의 매우 낮은 값(저항으로 환산하면, 1020Ω 내지 1021Ω의 매우 높은 값)을 가질 수 있다.
산화물 반도체층과 하지 절연층이 서로 접하면, 하지 절연층(102)과 산화물 반도체층(106) 간의 계면 상태 밀도, 및 산화물 반도체층(106) 내의 산소 결핍을 감소시킬 수 있다. 상기 계면 상태 밀도의 감소에 의해, BT 시험 전후의 임계값 전압 변동을 작게 할 수 있다.
산화 하프늄이나 산화 알루미늄 등의 비유전율이 높은 재료는 트랜지스터의 게이트 절연층으로서 기능하는 게이트 절연층(112)에 사용될 수 있다. 또한, 게이트 내압이나 산화물 반도체와의 계면 상태 등을 고려하여, 산화 하프늄이나 산화 알루미늄 등의 비유전율이 높은 재료가 산화 실리콘, 산화 질화 실리콘 또는 질화 실리콘 위에 적층될 수 있다. 산화 실리콘을 사용할 경우, 하지 절연층(102)과 동일한 구조가 채택되는 것이 바람직하다. 화학양론비를 초과하는 산소의 초과가, 산화물 반도체층(106)에서의 계면 상태 밀도 및 산소 결핍을 감소시키고, 산화물 반도체층(106)과 게이트 절연층(112) 간의 계면에서의 전하의 트랩의 영향을 작게 할 수 있다.
또한, 트랜지스터(151) 위에는, 보호 절연층이 제공될 수 있다. 보호 절연층은 하지 절연층(102)과 동일한 구조를 가질 수 있다. 또한, 소스 전극(108a) 또는 드레인 전극(108b)을 배선에 전기적으로 접속시키기 위해서, 하지 절연층(102), 게이트 절연층(112) 등에는 개구부가 형성될 수 있다. 또한, 산화물 반도체층(106)의 하부에는 제2 게이트 전극이 제공될 수 있다. 산화물 반도체층(106)은 섬 형상으로 가공되는 것이 바람직한데, 반드시 섬 형상으로 가공되지 않아도 된다는 점에 유의해야 한다.
도 2의 (a) 내지 (d)는, 트랜지스터(151)와는 다른 구조의 트랜지스터의 단면 구조를 도시된다.
도 2의 (a)에 도시된 트랜지스터(152)는, 하지 절연층(102), 산화물 반도체층(106), 소스 전극(108a), 드레인 전극(108b), 게이트 절연층(112) 및 게이트 전극(114)을 포함한다는 점에서, 트랜지스터(151)와 동일하다. 트랜지스터(152)와 트랜지스터(151) 간의 차이는, 산화물 반도체층(106)이 소스 전극(108a) 또는 드레인 전극(108b)에 접속하는 위치에 있다. 즉, 트랜지스터(152)에서는, 산화물 반도체층(106)의 하부는 소스 전극(108a) 또는 드레인 전극(108b)과 접하고 있다. 그 밖의 구성 요소에 대해서는, 도 1의 (a) 내지 (c)의 트랜지스터(151)와 유사하다.
도 2의 (b)에 도시된 트랜지스터(153)는, 하지 절연층(102), 산화물 반도체층(106), 소스 전극(108a), 드레인 전극(108b), 게이트 절연층(112) 및 게이트 전극(114)을 포함한다는 점에서, 트랜지스터(152)와 동일하다. 트랜지스터(153)와 트랜지스터(152) 간의 차이는, 산화물 반도체층(106)에 대한 게이트 전극의 위치에 있다. 즉, 트랜지스터(153)에서, 산화물 반도체층(106)의 하부에는 게이트 절연층(112)을 개재하여 게이트 전극이 제공된다. 또한, 트랜지스터(153)에서는, 소스 전극(108a), 드레인 전극(108b) 및 산화물 반도체층(106)을 덮도록 보호 절연층(124)이 제공된다. 그 밖의 구성 요소는, 도 2의 (a)의 트랜지스터(152)와 동일하다. 트랜지스터(153)에 있어서, 산화물 반도체층(106)에 접하는 보호 절연층(124)은 트랜지스터(151)의 하지 절연층(102)과 동일한 구조를 가질 수 있고, 산소 과잉 산화 실리콘(SiOx(X>2))을 사용하여 형성된다.
도 2의 (c)에 도시된 트랜지스터(154)는 하지 절연층(102), 산화물 반도체층(106), 소스 전극(108a), 드레인 전극(108b), 게이트 절연층(112) 및 게이트 전극(114)을 포함한다는 점에서, 트랜지스터(151)와 동일하다. 트랜지스터(154)와 트랜지스터(151) 간의 차이는, 산화물 반도체층(106)에 대한 게이트 전극의 위치에 있다. 즉, 트랜지스터(154)에서, 산화물 반도체층(106)의 하부에는 게이트 절연층(112)을 개재하여 게이트 전극이 제공된다. 또한, 트랜지스터(154)에서는, 소스 전극(108a), 드레인 전극(108b) 및 산화물 반도체층(106)을 덮도록 보호 절연층(124)이 제공된다. 그 밖의 구성 요소에 대해서는, 도 1의 (a) 내지 (c)의 트랜지스터(151)와 유사하다. 트랜지스터(154)에 있어서, 산화물 반도체층(106)에 접하는 보호 절연층(124)은 트랜지스터(151)의 하지 절연층(102)과 동일한 구조를 가질 수 있고, 산소 과잉 산화 실리콘(SiOx(X>2))을 사용하여 형성된다.
도 2의 (d)에 도시된 트랜지스터(155)는, 하지 절연층(102), 게이트 절연층(112), 게이트 전극(114), 소스 전극(108a) 및 드레인 전극(108b)을 포함한다는 점에서, 트랜지스터(151) 및 트랜지스터(152)와 동일하다. 트랜지스터(155)는, 산화물 반도체층 내의 한 평면 위에 채널 영역(126), 소스 영역(122a) 및 드레인 영역(122b)을 형성한다는 점에서 트랜지스터(151) 및 트랜지스터(152)와는 다르다. 소스 전극(108a) 및 드레인 전극(108b)은, 보호 절연층(124)을 통해, 소스 영역(122a) 및 드레인 영역(122b)에 각각 접속된다. 도 2의 (d)에 있어서, 게이트 절연층(112)은 게이트 전극(114)의 하부에만 제공되어 있지만, 이에 한정되지 않는다는 점에 유의해야 한다. 예를 들면, 채널 영역(126), 소스 영역(122a) 및 드레인 영역(122b)을 포함하는 산화물 반도체층을 덮도록 게이트 절연층(112)이 제공될 수 있다.
하지 절연층(102)은 트랜지스터(151)의 하지 절연층(102)과 동일한 구조를 가질 수 있다.
이하, 도 3의 (a) 내지 (e) 및 도 4의 (a) 내지 (e)를 참조하여, 도 1의 (a) 내지 (c)에 도시된 트랜지스터의 제조 공정의 예에 대하여 설명한다.
우선, 도 3의 (a) 내지 (e)를 참조하여, 도 1의 (a) 내지 (c)에 도시된 트랜지스터(151)의 제조 공정의 일례에 대하여 설명한다.
기판(100) 위에 하지 절연층(102)을 형성한다(도 3의 (a) 참조). 본 실시 형태의 특징은 하지 절연층(102)에 산소 과잉 산화 실리콘(SiOx(X>2))을 사용하는 것이다.
기판(100)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있는 정도의 내열성을 가질 필요는 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판 또는 사파이어 기판은 기판(100)으로서 사용할 수 있다. 대안적으로, 실리콘, 탄화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등으로 만들어진 화합물 반도체 기판, SOI 기판 등이 기판(100)으로서 사용될 수 있다. 또한 대안적으로, 이들 기판 중에 반도체 소자가 더 제공된 기판이 기판(100)으로서 사용될 수 있다.
가요성 기판이 기판(100)으로서 사용될 수 있다. 그 경우에는, 가요성 기판 위에 직접적으로 트랜지스터를 제조한다. 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 기판(100)으로서 비가요성 기판을 사용하고, 이 위에 트랜지스터를 제조한 후, 트랜지스터를 박리하여, 가요성 기판에 이송하는 방법도 있음을 주지해야 한다. 그 경우에는, 기판(100)과 트랜지스터 사이에 박리층을 제공할 수 있다.
하지 절연층(102)의 형성 방법으로서는, 예를 들면, 플라즈마 CVD법, 스퍼터링법 등을 사용할 수 있다. 바람직하게는 스퍼터링법을 사용한다. 하지 절연층(102)에는, 산소 과잉 산화 실리콘(SiOx(X>2))을 사용한다. 대안적으로, 하지 절연층(102)은, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 이들의 혼합 재료 등에서 선택된 재료를 적층하여 형성될 수 있다. 하지 절연층(102)을 적층 구조로 형성하는 경우, 산화물 반도체층(106)과 접하는 측의 층은 산소 과잉 산화 실리콘(SiOx(X>2))을 사용하여 형성될 수 있다. 하지 절연층(102)의 총 두께는, 바람직하게는 100nm 초과, 더 바람직하게는 300nm 이상으로 한다. 하지 절연층(102)을 두껍게 하면, 하지 절연층(102)으로부터의 산소 방출량이 증가할 수 있다.
스퍼터링법을 사용하여, 산소 과잉 산화 실리콘(SiOx(X>2))을 형성 시에, 성막 가스로서 산소, 또는 산소와 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논 등)의 혼합 가스를 사용할 경우에, 산소와 희가스의 혼합 비율에서 산소의 비율이 증가하는 것이 바람직하다. 예를 들면, 전체 가스에서 산소의 농도가 20％ 이상 100％ 이하일 수 있다.
예를 들면, 산화 실리콘은 석영(바람직하게는, 합성 석영) 타겟을 사용하여 RF 스퍼터링법에 의해 다음의 조건하에서 형성된다: 기판 온도는 30℃ 이상 450℃ 이하 (바람직하게는, 70℃ 이상 200℃ 이하)이고, 기판과 타겟 사이의 거리(T-S 간격)는 20mm 이상 400mm 이하 (바람직하게는, 40mm 이상 200mm 이하)이며, 압력은 0.1Pa 이상 4Pa 이하 (바람직하게는, 0.2Pa 이상 1.2Pa 이하)이고, 고주파전원은 0.5 kW 이상 12 kW 이하 (바람직하게는, 1 kW 이상 5 kW 이하)이며, 성막 가스 내의 O2/(O2+Ar)의 비율은 20％ 이상 100％ 이하 (바람직하게는, 50％ 이상 100％ 이하)이다. 석영 (바람직하게는, 합성 석영) 타겟을 대신하여, 실리콘 타겟이 타겟으로서 사용될 수도 있음을 주지해야 한다. 또한, 성막 가스로서는, 산소 가스 또는 산소와 아르곤의 혼합 가스가 사용된다는 점에 유의해야 한다.
다음으로, 하지 절연층(102) 위에 산화물 반도체층을 형성한 다음, 이를 가공하여 섬 형상의 산화물 반도체층(106)을 형성한다 (도 3의 (b) 참조).
산화물 반도체층은, 예를 들면, 스퍼터링법, 진공 증착법, 펄스 레이저 증착법, CVD법 등을 사용하여 형성할 수 있다. 산화물 반도체층의 두께는, 3nm 이상 50nm 이하로 하는 것이 바람직하다. 산화물 반도체층을 너무 두껍게 하면 (예를 들면, 두께를 100nm 이상), 단채널 효과의 영향이 커지고, 크기가 작은 트랜지스터가 노멀리 온될 가능성이 있다. 여기서, "노멀리 온"(normally on)은, 게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 상태를 말한다. 하지 절연층(102) 및 산화물 반도체층은, 대기에 노출되지 않게 연속하여 성막하는 것이 바람직하다는 점에 유의해야 한다.
예를 들면, 산화물 반도체층은 In-Ga-Zn-O계의 산화물 타겟을 사용하여 스퍼터링법에 의해 형성된다.
In-Ga-Zn-O계의 산화물 타겟으로서는, 예를 들면, 조성비가 In2O3:Ga2O3:ZnO = 1: 1: 1 [몰비]인 산화물 타겟을 사용할 수 있다. 타겟의 재료 및 조성비를 상술한 것에 한정할 필요는 없다는 점에 유의해야 한다. 예를 들면, In2O3:Ga2O3:ZnO = 1: 1: 2 [몰비]의 조성비를 갖는 산화물 타겟을 대안으로 사용할 수도 있다.
산화물 타겟의 상대 밀도는, 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 99.9％ 이하로 한다. 상대 밀도가 높은 금속 산화물 타겟을 사용함으로써, 조밀한 산화물 반도체층을 형성할 수 있다.
성막은, 희가스 분위기, 산소 분위기, 희가스와 산소의 혼합 가스 분위기 등에서 행할 수 있다. 또한, 산화물 반도체층 내에 수소, 물, 수산기 및 수소화물의 혼입을 막기 위해서, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용하는 분위기를 사용하는 것이 바람직하다.
산화물 반도체층에 대하여 산소를 포함하는 플라즈마 처리가 행해질 수 있다. 산화물 반도체층에 산소를 포함하는 플라즈마 처리를 행함으로써, 산화물 반도체층의 내부, 또는/및 산화물 반도체막의 계면 근방 중에서, 어느 한쪽 또는 둘 다에 산소가 포함될 수 있다. 그 경우, 산화물 반도체층 내에 포함된 산소의 함유량은 산화물 반도체층의 화학양론비 이상, 바람직하게는, 화학양론비 이상 2배 미만으로 한다. 대안적으로, 산소의 함유량은 산화물 반도체층의 재료가 단결정인 경우에 산소의 양을 Y로 하면, Y 이상, 바람직하게는, Y 이상 2Y 미만일 수도 있다. 다른 대안으로서, 산소의 함유량은, 산소 도핑 처리를 행하지 않은 경우에 절연막 내의 산소의 양 Z를 기준으로 하면, Z 초과, 바람직하게는 Z 초과 2Z 미만일 수도 있다. 상술한 바람직한 범위에 상한값이 존재하는 이유는, 산소의 함유량이 너무 많을 때, 산화물 반도체층이 수소 흡장 합금(hydrogen storing alloy)(수소 저장 합금(hydrogen storage alloy))과 같이, 수소를 받아들여 버릴 우려가 있기 때문이다. 산화물 반도체층에 있어서, 산소의 함유량은 수소의 함유량보다 크다는 점에 유의해야 한다.
예를 들면, 산화물 반도체층은 다음과 같이 형성될 수 있다.
성막 조건의 일례로서, 기판과 타겟의 사이와의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5 kW, 성막 분위기를 아르곤과 산소의 혼합 분위기(산소 유량 비율 33％)로 할 수 있다. 펄스 직류(DC) 스퍼터링법을 사용하는 것은 성막 시에 발생하는 분말형 물질(입자 또는 먼지라고도 함)을 경감할 수 있고 막 두께도 균일하게 될 수 있기 때문에 바람직하다는 점을 주지해야 한다.
우선, 감압 상태로 유지된 성막 챔버 내에 기판(100)을 배치하고, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 설정한다. 이는 기판(100)이 가열된 상태에서 성막을 행할 때, 산화물 반도체층 내에 포함된 과잉 수소(물 또는 수산기를 포함) 또는 그 밖의 불순물의 농도를 감소할 수 있기 때문이다. 또한, 스퍼터링에 의한 손상을 경감할 수 있다. 산소가 하지 절연층(102)으로부터 방출되고, 산화물 반도체층 내의 산소 결핍 및 하지 절연층(102)과 산화물 반도체층 간의 계면 상태 밀도를 감소할 수 있다.
산화물 반도체층(106)을 스퍼터링법에 의해 형성하기 이전에, 희가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행할 수 있어, 산화물 반도체층이 형성될 표면 (예를 들면, 하지 절연층(102)의 표면)에 부착된 재료를 제거할 수 있다는 점을 주지해야 한다. 여기서, 역 스퍼터링은, 이온이 스퍼터링 타겟과 충돌하는 통상적인 스퍼터링에 비해, 처리될 표면에 이온을 충돌시킴으로써 그 표면이 변형되는 방법을 말한다. 처리될 표면에 이온을 충돌시키는 방법의 예로서는, 아르곤 분위기 하에서 처리될 표면에 고주파 전압을 인가하여, 피처리물 부근에 플라즈마를 생성하는 방법이 있다. 아르곤 분위기를 대신하여 질소, 헬륨, 산소 등에 의한 분위기를 사용할 수 있다는 점을 주지해야 한다.
산화물 반도체층(106)의 가공은, 원하는 형상의 마스크를 산화물 반도체층 위에 형성한 후, 산화물 반도체층을 에칭하는 방식으로 실행할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 사용하여 형성할 수 있다. 대안적으로는, 잉크젯법 등의 방법을 사용하여 마스크를 형성할 수도 있다.
산화물 반도체층의 에칭은 건식 에칭 또는 습식 에칭일 수 있다는 점에 유의해야 한다. 물론, 이들은 조합하여 사용될 수도 있다.
그 후, 산화물 반도체층에 대하여 열처리(제1 열처리)가 행해질 수 있다. 이 제1 열처리에 의해, 산화물 반도체층 내의, 과잉 수소(물이나 수산기를 포함)를 제거할 수 있고, 산화물 반도체층의 구조를 갖출 수 있다. 제1 열처리의 온도는, 100℃ 이상 650℃ 이하 또는 기판의 왜곡점 미만, 바람직하게는 250℃ 이상 600℃ 이하로 한다. 열처리는, 산화성 가스 분위기 또는 불활성 가스 분위기하에서 수행된다.
또한, 불활성 가스는, 질소 또는 희가스 (예를 들면, 헬륨, 네온 또는 아르곤)를 주성분으로 포함하는 분위기이며, 물, 수소 등은 포함하지 않는 것이 바람직하다. 예를 들면, 열처리 장치에 도입된 질소나, 헬륨, 네온 또는 아르곤 등의 희가스의 순도는, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상 (즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)이다. 불활성 가스 분위기는, 불활성 가스를 주성분으로 포함하고, 반응성 가스를 10 ppm 미만의 비율로 포함하는 분위기이다. 반응성 가스는, 실리콘이나 금속 등과 반응하는 가스를 말한다.
산화성 가스는, 산소, 오존 또는 아산화질소 등이며, 바람직하게는 물, 수소 등을 포함하지 않는다는 점에 유의해야 한다. 예를 들면, 열처리 장치에 도입된 산소, 오존, 아산화질소 등의 순도는, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상 (즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)이다. 불활성 가스와 혼합된 산화성 가스는 산화성 가스 분위기에 사용할 수 있고, 산화성 가스를 적어도 10 ppm 이상의 비율로 포함한다.
이 제1 열처리에 의해, 하지 절연층(102)으로부터 산소가 방출되어, 하지 절연층(102)과 산화물 반도체층(106) 간의 계면 상태 밀도 및 산화물 반도체층(106) 내의 산소 결핍이 감소할 수 있다. 상기 계면 상태 밀도의 감소에 의해, BT 시험 후의 임계값 전압의 변동을 작게 할 수 있다. 일반적으로, 산화물 반도체층 내의 산소 결핍은 도너로서의 역할을 하고, 캐리어인 전자를 발생시키는 것으로 알려져 있다. 산화물 반도체층(106) 내에 전자가 발생하면, 트랜지스터(151)의 임계값 전압이 마이너스 방향으로 시프트되어, 트랜지스터(151)가 노멀리 온되는 경향이 있다. 산화물 반도체층(106) 내의 산소 결핍을 보상함으로써, 임계값 전압이 마이너스 방향으로 시프트되는 양이 감소할 수 있다.
열처리는, 예를 들어, 저항 발열체 등을 사용하는 전기로 내에 피처리물을 도입하고, 질소 분위기하에서, 1시간 동안 350℃로 가열하는 방식으로 행할 수 있다. 열 처리 동안, 산화물 반도체층은 대기에 노출되지 않아서, 물이나 수소의 혼입을 방지한다.
열처리 장치는 전기로에 한정되지 않고, 열처리 장치는 가열된 가스 등의 매체에 의한 열전도 또는 열복사로 피처리물을 가열하는 장치일 수 있다. 예를 들면, 가스 급속 열처리(gas rapid thermal anneal: GRTA) 장치 또는 램프 급속 열처리(lamp rapid thermal anneal: LRTA) 장치 등의 급속 열처리(rapid thermal anneal: RTA) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프 등의 램프로부터 방출된 광(전자기파)의 복사로 피처리물을 가열하는 장치이다. GRTA 장치는, 고온 가스를 사용하여 열처리를 행하는 장치이다. 가스로서는, 열처리에 의해 피처리물과 반응하지 않는 불활성 가스, 예를 들면 질소 또는 아르곤 등의 희가스가 사용된다.
예를 들면, 제1 열처리로서, GRTA 공정이 다음과 같이 행해질 수 있다. 가열된 불활성 가스 분위기 내에 피처리물을 투입하고, 몇 분간 가열한 후, 당해 불활성 가스 분위기로부터 피처리물을 취출한다. GRTA 공정은 단시간 동안 고온 열처리를 가능케 한다. 또한, GRTA 공정은 온도가 피처리물의 상한 온도 한계치(upper temperature limit)를 초과하는 경우에도 채택될 수 있다. 처리 중에, 불활성 가스 분위기가 산화성 가스를 포함하는 분위기로 전환될 수 있다는 점에 유의해야 한다. 이는 산화성 가스를 포함하는 분위기에서 제1 열처리를 행함으로써, 산화물 반도체층(106) 내의 산소 결핍을 보상할 수 있어, 산소 결핍에 기인하는 에너지 갭 내의 결함 준위를 감소할 수 있기 때문이다.
상술한 열처리(제1 열처리)는 과잉 수소(물이나 수산기를 포함) 등을 제거하는 효과가 있기 때문에, 탈수화 처리, 탈수소화 처리 등으로 부를 수도 있다. 탈수화 처리 또는 탈수소화 처리는, 예를 들면, 산화물 반도체층을 섬 형상으로 가공한 후에 행할 수 있다. 그러한 탈수화 처리 또는 탈수소화 처리는, 한번 또는 복수회 행할 수 있다.
본 설명에서, 산화물 반도체층(106)은 섬 형상으로 가공된 후에, 제1 열처리를 행한다는 점에 유의해야 한다. 그러나, 본 발명의 실시 형태는 이것에 한정되지 않는다. 제1 열처리를 행한 후에, 산화물 반도체층(106)은 가공될 수 있다.
다음에, 하지 절연층(102) 및 산화물 반도체층(106) 위에 소스 전극 및 드레인 전극(소스 전극 및 드레인 전극과 동일한 층에서 형성된 배선을 포함)을 형성하기 위한 도전층을 형성하고, 이 도전층을 가공하여 소스 전극(108a) 및 드레인 전극(108b)을 서로 이격되게 형성한다 (도 3의 (c) 참조). 여기서 형성되는 소스 전극(108a)의 단부와 드레인 전극(108b)의 단부 간의 간격에 의해, 트랜지스터의 채널 길이 L이 결정된다.
소스 전극(108a) 및 드레인 전극(108b)에 사용된 도전층으로서는, 예를 들면, Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택된 원소를 포함하는 금속층; 소정의 상기 원소를 성분으로 포함하는 금속 질화물층(예를 들면, 질화 티탄층, 질화 몰리브덴층 또는 질화 텅스텐층) 등을 사용할 수 있다. Al, Cu 등의 저융점 및 저저항의 금속층의 하측 및 상측의 한쪽 또는 쌍방에, Ti, Mo, W 등의 고융점 금속층 또는 소정의 이들 원소의 금속 질화물층 (질화 티탄층, 질화 몰리브덴층 또는 질화 텅스텐층)을 적층시킨 다른 구조가 사용될 수 있다.
또한, 소스 전극(108a) 및 드레인 전극(108b)에 사용된 도전층은, 도전성 금속 산화물을 사용하여 형성할 수도 있다. 도전성 금속 산화물로서는, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화인듐-산화주석 합금(In2O3-SnO2, ITO로 약기), 산화인듐-산화아연 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘이 포함되어 있는 이들 소정의 금속 산화물 재료를 사용할 수 있다.
도전층은 레지스트 마스크를 사용한 에칭에 의해 가공될 수 있다. 에칭에 사용하는 레지스트 마스크 형성 시의 노광에는, 자외선, KrF 레이저광, ArF 레이저광 등을 사용할 수 있다.
채널 길이 L이 25nm 미만으로 되도록 하기 위해서는, 예를 들어, 수nm 내지 수십nm의 매우 짧은 파장의 초자외선을 사용하여, 레지스트 마스크를 형성하는 시점에 노광을 행하는 것이 바람직하다. 초자외선에 의한 노광시에, 해상도가 높고 초점 심도(focus depth)가 크다. 따라서, 후에 형성된 트랜지스터의 채널 길이 L이 짧아질 수 있어, 회로의 동작 속도가 증가될 수 있다.
소위, 다계조(multi-tone) 마스크를 사용하여 형성된 레지스트 마스크를 사용하여 에칭을 행할 수 있다. 다계조 마스크를 사용하여 형성된 레지스트 마스크는, 복수의 두께를 갖고 있고, 또한 애싱에 의해 형상이 변형될 수 있기 때문에, 이러한 레지스트 마스크는 다른 패턴들에 대해 복수의 에칭 공정에서 사용될 수 있다. 따라서, 한 장의 다계조 마스크를 사용함으로써, 적어도 2 종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 즉, 공정의 간략화가 실현될 수 있다.
도전층의 에칭시에, 산화물 반도체층(106)의 일부가 에칭되어, 홈부(오목부)를 갖는 산화물 반도체층이 형성되는 경우도 있음을 주지해야 한다.
그 후, 산소, 오존, 아산화질소 등의 가스를 사용하여 플라즈마 처리를 행할 수 있어, 산화물 반도체층(106)의 노출된 표면이 산화되고, 산소 결핍이 보상된다. 플라즈마 처리를 행한 경우, 산화물 반도체층(106)의 일부에 접하는 게이트 절연층(112)이 대기에 노출되지 않고, 후속 플라즈마 처리에 의해 형성되는 것이 바람직하다.
그 다음, 소스 전극(108a) 및 드레인 전극(108b)을 덮고, 산화물 반도체층(106)의 일부와 접하도록 게이트 절연층(112)을 형성한다 (도 3의 (d) 참조).
트랜지스터의 게이트 절연층의 기능을 고려하여, 게이트 절연층(112)에는 산화 하프늄 또는 산화 알루미늄 등의 유전율이 높은 재료가 사용될 수 있다는 점에 유의해야 한다. 대안적으로, 게이트 내압 및 산화물 반도체와의 계면 상태를 고려하여, 산화 실리콘, 산화 질화 실리콘 또는 질화 실리콘 위에는 산화 하프늄 또는 산화 알루미늄 등의 유전율이 높은 재료를 적층할 수 있다. 게이트 절연층(112)의 총 두께는, 바람직하게는 1nm 이상 300nm 이하, 더 바람직하게는 5nm 이상 50nm 이하로 한다. 게이트 절연층이 두꺼운 만큼, 단채널 효과가 현저해지고, 임계값 전압이 마이너스측으로 더 시프트하는 경향이 있다. 반면에, 게이트 절연층의 막 두께가 5nm 미만이면, 터널 전류에 의한 리크가 증가하는 것으로 알려져 있다. 게이트 절연층의 막 두께를 5nm 이상 50nm 이하로 하면, BT 시험 후의 임계값 전압의 변동을 감소시킬 수 있다. 게이트 절연층에 산화 실리콘을 사용할 경우, 하지 절연층(102)과 동일한 구조가 사용되는 것이 바람직하다.
게이트 절연층(112)의 형성 후에는, 제2 열처리를 행할 수 있다. 제2 열처리의 온도는, 250℃ 이상 700℃ 이하, 바람직하게는 350℃ 이상 600℃ 이하 또는 기판의 왜곡점 미만으로 한다.
제2 열처리는, 산화성 가스 분위기 또는 불활성 가스 분위기하에서 행할 수 있고, 이 분위기 내에는 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 열처리 장치에 도입된 가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상 (즉, 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
제2 열처리는 게이트 절연층(112) 내의 결함을 감소시킬 수 있다.
제2 열처리의 타이밍에는, 게이트 절연층(112)의 형성 후에 실행되는 한, 특별히 제한을 두지 않는다는 점에 유의해야 하다. 예를 들면, 게이트 전극(114)의 형성 후에 제2 열처리를 행할 수 있다.
그 다음, 게이트 전극(114)을 형성한다 (도 3의 (e) 참조). 게이트 전극(114)은, 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료; 소정의 이들 재료의 질화물; 또는 소정의 이들 재료를 주성분으로 포함하는 합금 재료를 사용하여 형성될 수 있다. 게이트 전극(114)은, 단층 구조 또는 적층 구조로 형성될 수 있다는 점에 유의해야 한다.
이상의 공정을 통해, 트랜지스터(151)가 형성된다.
다음에는, 도 4의 (a) 내지 (e)를 참조하여, 도 2의 (a)에 도시된 트랜지스터(152)의 제조 공정의 일례에 대하여 설명한다. 트랜지스터(151)와 동일한 참조 번호로 표시된 층 및 전극에 대해서는, 특별히 다른 언급이 없는 한, 트랜지스터(151)의 형성 방법을 참조할 수 있다는 점에 유의해야 한다.
우선, 기판(100) 위에 하지 절연층(102)을 형성한다 (도 4의 (a) 참조). 하지 절연층(102)은 산소 과잉 산화 실리콘(SiOx(X>2))을 사용하여 형성된다.
다음으로, 하지 절연층(102) 위에 소스 전극 및 드레인 전극(소스 전극 및 드레인 전극과 동일한 층에서 형성되는 배선을 포함)을 형성하기 위한 도전층을 형성하고, 이 도전층을 가공하여 소스 전극(108a) 및 드레인 전극(108b)을 서로 이격되게 형성한다 (도 4의 (b) 참조).
다음으로, 하지 절연층(102) 위에 소스 전극(108a) 및 드레인 전극(108b)과 접하도록 산화물 반도체층을 형성하고, 이 산화물 반도체층을 가공하여 섬 형상의 산화물 반도체층(106)을 형성한다 (도 4의 (c) 참조). 그 후, 트랜지스터(151)와 유사하게 제1 열처리를 행할 수 있다.
다음으로, 소스 전극(108a) 및 드레인 전극(108b)을 덮고, 산화물 반도체층(106)의 일부와 접하도록 게이트 절연층(112)을 형성한다 (도 4의 (d) 참조). 그 후, 트랜지스터(151)와 유사하게 제2 열처리를 행할 수 있다.
그 후, 게이트 전극(114)을 형성한다 (도 4의 (e) 참조).
이상의 공정을 통해, 트랜지스터(152)가 형성된다.
산화물 반도체층의 계면에서 전하가 트랩되면, 트랜지스터의 임계값 전압이 시프트된다는 점에 유의해야 한다. 예를 들면, 백 채널측에서 플러스 전하가 트랩되면, 트랜지스터의 임계값 전압은 마이너스 방향으로 시프트된다. 이와 같은 전하 트랩의 요인으로서, 양이온(또는 그의 원인이 된 원자)의 이동 및 트랩의 모델을 가정할 수 있다. 이 실시 형태에서는, 하지 절연층에 산소 과잉 산화 실리콘(SiOx(X>2))을 사용함으로써, 산화물 반도체층과 하지 절연층 간의 계면 상태 밀도가 감소한다. 따라서, 상술한 모델에 있어서, 가정된 전하 트랩을 감소할 수가 있어, 트랜지스터의 임계값 전압의 시프트를 억제할 수 있다.
다음으로, 도 5의 (a) 내지 (e)를 참조하여, 도 2의 (b)에 도시된 트랜지스터(153)의 제조 공정의 일례에 대하여 설명한다. 트랜지스터(151)와 동일한 참조 번호로 표시된 층 및 전극에 대해서는, 특별한 언급이 없는 한, 트랜지스터(151)의 형성 방법을 참조할 수 있다는 점에 유의해야 한다.
우선, 기판(100) 위에 하지 절연층(102)을 형성한다 (도 5의 (a) 참조). 여기서, 하지 절연층(102)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄 등에서 하나 이상을 사용하여 단층 또는 적층으로 형성될 수 있다.
다음으로, 하지 절연층(102) 위에 게이트 전극(114)을 형성한다 (도 5의 (b) 참조).
다음으로, 게이트 전극(114) 위에 게이트 절연층(112)을 형성한다 (도 5의 (c) 참조).
다음으로, 게이트 절연층(112) 위에 소스 전극(108a) 및 드레인 전극(108b)을 형성한다. 상기 소스 전극(108a) 및 상기 드레인 전극(108b)에 접속되도록 산화물 반도체층을 형성하고, 이 산화물 반도체층을 가공하여 섬 형상의 산화물 반도체층(106)을 형성한다. 그 후, 트랜지스터(151)와 유사하게 제1 열처리를 행할 수 있다 (도 5의 (d) 참조).
다음으로, 산화물 반도체층(106), 소스 전극(108a) 및 드레인 전극(108b)을 덮도록 보호 절연층(124)을 형성한다 (도 5의 (e) 참조). 보호 절연층(124)에는, SiOx(X>2)을 사용한다. 그 후, 트랜지스터(151)와 유사하게 제2 열처리를 행할 수 있다.
이상의 공정을 통해, 트랜지스터(153)가 형성된다.
다음으로, 도 6의 (a) 내지 (e)를 참조하여, 도 2의 (c)에 도시된 트랜지스터(154)의 제조 공정의 일례에 대하여 설명한다. 트랜지스터(151)와 동일한 참조 번호로 표시된 층 및 전극은, 특별한 언급이 없는 한, 트랜지스터(151)의 형성 방법을 참조할 수 있다는 점에 유의해야 한다.
우선, 기판(100) 위에 하지 절연층(102)을 형성한다 (도 6의 (a) 참조). 여기서, 하지 절연층(102)은, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄 등에서 하나 이상을 사용하여 단층 또는 적층으로 형성될 수 있다.
다음으로, 하지 절연층(102) 위에 게이트 전극(114)을 형성한다 (도 6의 (b) 참조).
다음으로, 게이트 전극(114) 위에 게이트 절연층(112)을 형성한다 (도 6의 (c) 참조).
다음으로, 게이트 절연층(112) 위에 산화물 반도체층을 형성하고, 이 산화물 반도체층을 가공하여 섬 형상의 산화물 반도체층(106)을 형성한다. 그 후, 트랜지스터(151)와 유사하게 제1 열처리를 행할 수 있다. 그 후, 소스 전극(108a) 및 드레인 전극(108b)을 산화물 반도체층(106)에 접하도록 형성한다 (도 6의 (d) 참조).
다음으로, 산화물 반도체층(106), 소스 전극(108a) 및 드레인 전극(108b)을 덮도록 보호 절연층(124)을 형성한다 (도 6의 (e) 참조). 보호 절연층(124)에는, 산소 과잉 산화 실리콘(SiOx(X>2))을 사용한다. 그 후, 트랜지스터(151)와 유사하게 제2 열처리를 행할 수 있다.
이상의 공정을 통해, 트랜지스터(154)가 형성된다.
도 7의 (a) 내지 (e)를 참조하여, 도 2의 (d)에 도시된 트랜지스터(155)의 제조 공정의 일례에 대하여 설명한다. 트랜지스터(151)와 동일한 참조 번호로 표시된 층 및 전극은, 특별한 언급이 없는 한, 트랜지스터(151)의 형성 방법을 참조할 수 있다는 점에 유의해야 한다.
우선, 기판(100) 위에 하지 절연층(102)을 형성한다 (도 7의 (a) 참조). 하지 절연층(102)에는, 산화 실리콘(SiOx(X>2))을 사용한다.
다음으로, 하지 절연층(102) 위에 산화물 반도체층을 형성하고, 이 산화물 반도체층을 가공하여 섬 형상의 산화물 반도체층(106)을 형성한다 (도 7의 (b) 참조). 그 후, 트랜지스터(151)와 유사하게 제1 열처리를 행할 수 있다.
다음으로, 게이트 절연층(112) 및 게이트 전극(114)을 형성하고, 포토리소그래피에 의해 동일한 패턴을 갖도록 가공한다 (도 7의 (c) 참조). 이 단계에서, 게이트 전극(114)을 가공한 후, 게이트 전극(114)을 마스크로서 사용하여 게이트 절연층(112)을 가공할 수 있다.
다음으로, 게이트 전극(114)을 마스크로서 사용하여 산화물 반도체층(106)의 저항을 감소시켜, 소스 영역(122a) 및 드레인 영역(122b)을 형성한다. 저항이 감소되지 않은 게이트 전극 하부의 영역은 채널 영역(126)으로서 기능한다 (도 7의 (d) 참조). 그 경우, 게이트 전극의 폭에 의해 트랜지스터의 채널 길이 L이 결정된다. 이런 방식으로, 게이트 전극을 마스크로서 사용하여 패터닝함으로써, 게이트 전극과 소스 또는 드레인 영역의 중첩이 생기지 않고, 이 영역에 있어서 기생 용량이 생기지 않기 때문에, 트랜지스터의 동작 속도를 증가시킬 수 있다.
다음으로, 보호 절연층(124)을 형성하고, 소스 영역(122a) 및 드레인 영역(122b)과 중첩하는 보호 절연층(124)의 영역 내에 개구부를 형성한다. 다음에, 소스 전극 및 드레인 전극(소스 전극 및 드레인 전극과 동일한 층에서 형성된 배선을 포함)을 형성하기 위한 도전층을 형성하고, 이 도전층을 가공하여, 소스 전극(108a) 및 드레인 전극(108b)을 서로 이격되게 형성한다 (도 7의 (e) 참조).
이상의 공정을 통해, 트랜지스터(155)가 제조된다.
본 실시 형태에서 트랜지스터의 활성층으로서 사용된 산화물 반도체층은, 다음 방식으로 고순도화되어 i형(진성) 산화물 반도체층이 된다: 산화물 반도체층 형성 시의 기판 가열, 또는 산화물 반도체층 형성 후의 열처리에 의해, 수소 (물이나 수산기를 포함) 등의 불순물을 산화물 반도체로부터 배제하고; 산화물 반도체의 주성분이며 불순물의 배제 공정과 동시에 감소하는 산소를, 산소 과잉 산화 실리콘(SiOx(X>2))을 사용하여 형성된 하지 절연층 또는 보호 절연층으로부터, 산화물 반도체층에 공급한다. 상기 방식으로 고순도화된 산화물 반도체층을 포함하는 트랜지스터는 오프 전류가 낮고 전기적 특성 변동이 억제되어, 전기적으로 안정된다.
이상과 같이, 안정한 전기적 특성을 갖는 산화물 반도체를 포함하는 반도체 장치를 제공할 수 있다. 따라서, 신뢰성 높은 반도체 장치를 제공할 수 있다.
본 실시 형태에서 설명된 방법 및 구조는 다른 실시 형태에서 설명된 소정의 방법 및 구조와 적절하게 조합할 수 있다.
[실시 형태 2]
실시 형태 1에서 예시한 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치 (표시 장치라고도 함)을 제조할 수 있다. 또한, 트랜지스터를 포함하는 회로의 일부 또는 전체를, 화소부가 형성되어 있는 기판 위에 형성함으로써, 시스템-온-패널(system-on-panel)을 얻을 수 있다.
도 8의 (a)에서, 제1 기판(201) 위에 제공된 화소부(202)를 둘러싸도록 시일재(sealant; 205)가 제공되고, 화소부(202)는 제1 기판(201)과 제2 기판(206) 사이에서 밀봉된다. 도 8의 (a)에서, 별도 준비된 기판 위에 단결정 반도체층 또는 다결정 반도체층을 사용하여 형성된 주사선 구동 회로(204) 및 신호선 구동 회로(203)는, 제1 기판(201) 위의 시일재(205)에 의해 둘러싸인 영역과는 다른 영역 내에 실장된다. 또한, 별도 형성된 신호선 구동 회로(203) 및 주사선 구동 회로(204)에 그리고 화소부(202)에는, 각종 신호 및 전위가, 가요성 인쇄 회로(flexible printed circuit: FPC)(218a 및 218b)로부터 공급된다.
도 8의 (b) 및 도 8의 (c)에 있어서, 제1 기판(201) 위에 제공된 화소부(202)와, 주사선 구동 회로(204)를 둘러싸도록 하고, 시일재(205)가 제공된다. 또한 화소부(202)와, 주사선 구동 회로(204) 위에 제2 기판(206)이 제공된다. 따라서, 화소부(202)와, 주사선 구동 회로(204)는, 제1 기판(201)과 시일재(205)와 제2 기판(206)에 의해, 표시 소자와 함께 밀봉된다. 도 8의 (b) 및 도 8의 (c)에서는, 제1 기판(201) 위의 시일재(205)에 의해 둘러싸이고 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체층 또는 다결정 반도체층에서 형성된 신호선 구동 회로(203)가 실장된다. 도 8의 (b) 및 도 8의 (c)에서는, 별도 형성된 신호선 구동 회로(203)과, 주사선 구동 회로(204) 또는 화소부(202)에 공급되는 각종 신호 및 전위가, FPC(218)로부터 공급된다.
도 8의 (b) 및 도 8의 (c)에서, 신호선 구동 회로(203)를 별도 형성하고, 제1 기판(201) 위에 실장하고 있는 예를 도시하고 있지만, 이 구조에 한정되지는 않는다. 주사선 구동 회로를 별도 형성하여 실장할 수 있고, 또는 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성한 다음 실장할 수 있다.
별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니라, 칩 온 글래스(chip on glass: COG) 방법, 와이어 본딩 방법, 또는 테이프 자동화 접착(tape automated bonding: TAB) 방법 등을 사용할 수 있다는 점에 유의해야 한다. 도 8의 (a)는 COG 방법에 의해 신호선 구동 회로(203) 및 주사선 구동 회로(204)를 실장하는 예를 도시한다. 도 8의 (b)는 COG 방법에 의해 신호선 구동 회로(203)을 실장하는 예를 도시한다. 도 8의 (c)는 TAB 방법에 의해 신호선 구동 회로(203)을 실장하는 예를 도시한다.
또한, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널, 및 상기 패널 위에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
본 명세서에 있어서의 표시 장치는 화상 표시 장치, 표시 장치 또는 광원(조명 장치 포함)을 의미한다는 점에 유의해야 한다. 표시 장치는 소정의 다음 모듈을 포함한다: FPC, TAB 테이프 또는 TCP 등의 커넥터가 제공된 모듈; TAB 테이프 또는 TCP의 단부 내에 인쇄 배선판이 제공된 모듈; 및 표시 소자 위에 COG 방법에 의해 집적 회로(IC)가 직접 실장된 모듈.
제1 기판 위에 제공된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수 개 갖고 있고, 실시 형태 1에서 설명된 소정의 트랜지스터가 적용될 수 있다.
표시 장치에 제공되는 표시 소자로서는, 액정 소자(액정 표시 소자라고도 함) 또는 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그의 범주에 포함하고 있고, 구체적으로는 무기 EL(electroluminescent), 유기 EL 등을 포함한다. 또한, 전자 잉크와 같이, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
반도체 장치의 한 실시 형태에 대해서, 도 9 내지 도 11을 참조하여 설명한다. 도 9 내지 도 11은, 도 8의 (b)의 라인 M-N에 있어서의 단면도에 상당한다.
도 9 내지 도 11에 도시된 바와 같이, 반도체 장치는 접속 단자 전극(215) 및 단자 전극(216)을 포함한다. 접속 단자 전극(215) 및 단자 전극(216)은 FPC(218) 내에 포함된 단자에 이방성 도전층(219)을 통해 전기적으로 접속된다.
접속 단자 전극(215)은 제1 전극층(230)과 동일한 도전층을 사용하여 형성되고, 단자 전극(216)은 트랜지스터(210) 및 트랜지스터(211)의 소스 전극 및 드레인 전극과 동일한 도전층을 사용하여 형성된다.
제1 기판(201) 위에 제공된 화소부(202) 및 주사선 구동 회로(204)의 각각은 트랜지스터를 복수 갖고 있다. 도 9 내지 도 11은 화소부(202) 내에 포함되는 트랜지스터(210), 및 주사선 구동 회로(204) 내에 포함되는 트랜지스터(211)를 각각 도시한다.
본 실시 형태에서는, 실시 형태 1에서 도시된 트랜지스터가 트랜지스터(210) 및 트랜지스터(211)에 적용될 수 있다. 트랜지스터(210) 및 트랜지스터(211)의 전기적 특성 변동이 억제되고 있어, 트랜지스터(210) 및 트랜지스터(211)가 전기적으로 안정된다. 따라서, 도 9 내지 도 11에서 도시된 본 실시 형태의 반도체 장치로서, 신뢰성 높은 반도체 장치를 제공할 수 있다.
화소부(202) 내에 제공된 트랜지스터(210)는 표시 소자와 전기적으로 접속되어, 표시 패널을 형성한다. 표시 소자는 표시를 행할 수 있는 한, 특별히 한정되지 않으며, 여러 가지 표시 소자를 사용할 수 있다.
표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도 9에 설명되어 있다는 점에 유의해야 한다. 도 9에 있어서, 표시 소자인 액정 소자(213)는 제1 전극층(230), 제2 전극층(231) 및 액정층(208)을 포함한다. 액정층(208)을 개재한 상태가 되도록, 배향층으로서 기능하는 절연층(232 및 233)이 제공된다는 점에 유의해야 한다. 제2 전극층(231)은 제2 기판(206)측에 제공되고, 제1 전극층(230)과 제2 전극층(231)은 액정층(208)을 개재하여 적층된다.
스페이서(235)는 절연층을 선택적으로 에칭함으로써 얻어지는 기둥형의 스페이서이며, 액정층(208)의 두께(셀 갭)을 제어하기 위하여 제공된다. 또한 구상의 스페이서를 사용할 수 있다.
표시 소자로서 액정 소자를 사용할 경우, 써모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라, 코레스테릭상, 스멕틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타낸다.
대안적으로, 배향층을 필요로 하지 않는 블루상을 나타내는 액정을 사용할 수 있다. 블루상은 액정상의 하나인데, 이는 코레스테릭 액정을 승온해 가면, 코레스테릭상이 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선하기 위하여 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정, 및 키랄제를 포함하는 액정 조성물은, 응답 속도가 1 msec 이하로 짧고, 광학적 등방성을 갖는데, 이는 배향 처리가 불필요하게 만들고, 작은 시야각 의존성을 갖는다. 또한, 배향층을 제공할 필요가 없고 러빙 처리도 불필요하기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수가 있어, 제조 공정 중에 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있다.
액정 재료의 고유 저항률은, 1×109Ω·cm 이상이며, 바람직하게는 1×1011Ω·cm 이상이며, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 본 명세서에 있어서의 고유 저항률의 값은 20℃에서 측정된다.
액정 표시 장치 내에 형성된 축적 용량 소자의 크기는, 화소부에 제공되는 트랜지스터의 누설 전류 등을 고려하고, 소정의 기간 동안 전하를 유지할 수 있게 설정된다. 고순도의 산화물 반도체층을 포함하는 트랜지스터를 사용함으로써, 각 화소의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량을 갖는 축적 용량 소자를 제공하면 충분하다.
본 실시 형태에서 사용된, 고순도화된 산화물 반도체층을 사용하는 트랜지스터에서는, 오프 상태의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 보유 유지 시간을 길게 할 수가 있어, 전원 온 상태에서는 기록 동작 간의 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있는데, 이는 소비 전력을 억제하는 효과를 발휘한다.
본 실시 형태에서 사용된 고순도화된 산화물 반도체층을 포함하는 트랜지스터의 전계 효과 이동도가 비교적 높게 얻어지기 때문에, 고속 동작이 가능하다. 따라서, 액정 표시 장치의 화소부 내에 상기 트랜지스터를 사용함으로써, 고화질 화상을 제공할 수 있다. 또한, 트랜지스터가 하나의 기판 위에서 구동 회로부 및 화소부 내에 개별적으로 제공될 수가 있기 때문에, 액정 표시 장치의 부품 개수를 줄일 수 있다.
액정 표시 장치에 있어서, 트위스티드 네마틱(twisted nematic: TN) 모드, 인-플레인-스위칭(in-plane-switching: IPS) 모드, 프린지 필드 스위칭(fringe field switching: FFS) 모드, 축대칭 배향 마이크로-셀(axially symmetric aligned micro-cell; ASM) 모드, 광학 보상 복굴절(optical compensated birefringence: OCB) 모드, 강유전성 액정(ferroelectric liquid crystal: FLC) 모드, 반강유전성 액정(antiferroelectric liquid crystal: AFLC) 모드 등이 사용될 수 있다.
수직 배향(VA) 모드를 채용한 투과형의 액정 표시 장치와 같은 노멀리 블랙형의 액정 표시 장치가 바람직하다. 여기서, 수직 배향 모드는, 액정 표시 패널의 액정 분자의 배열을 제어하는 방법이며, 전압이 인가되지 않고 있을 때에 패널면에 대하여 액정 분자가 수직 방향으로 배열되는 방법이다. 수직 배향 모드로서는, 몇 개의 예가 주어진다. 예를 들어, 멀티 도메인 수직 배향(Multi-Domain Vertical Alignment: MVA) 모드, 패턴형 수직 배향(Patterned Vertical Alignment: PVA) 모드, ASV 모드 등을 예시할 수 있다. 또한, 화소를 몇 개의 영역(서브 픽셀)로 나누고 각 영역에서 다른 방향으로 분자가 배열되는, 멀티 도메인화 또는 멀티 도메인 설계로 불리는 방법을 사용할 수 있다.
표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절하게 제공한다. 예를 들면, 편광기판 및 위상차 기판을 사용함으로써 원형 편광을 얻을 수 있다. 또한, 광원으로서 백 라이트, 사이드 라이트(sidelight) 등을 사용할 수 있다.
또한, 백 라이트로서 복수의 발광 다이오드(LED)를 사용하여, 시분할 표시 방법(필드 시퀀셜 구동 방법이라고도 함)을 채택할 수 있다. 필드 시퀀셜 구동 방법을 채택함으로써, 컬러 필터를 사용하지 않고도, 컬러 표시를 행할 수 있다.
또한, 화소부에 있어서의 표시 방법은, 프로그레시브 방법이나 인터레이스 방법 등을 채택할 수 있다. 또한, 컬러 표시할 때에 화소 내에서 제어된 색 요소는 R, G 및 B (R은 적색, G는 녹색, B는 청색에 각각 대응)의 3색에 한정되지 않는다. 예를 들면, R, G, B 및 W (W는 백색에 대응); 또는 R, G, B, 그리고 옐로우, 시안, 마젠타 등에서 하나 이상의 색을 사용할 수 있다. 또한, 표시 영역의 크기가 색 요소들의 각 도트마다 다를 수 있다. 본 발명은 컬러 표시용 표시 장치의 적용에 한정되는 것은 아니고, 모노크롬 표시용 표시 장치에 적용할 수도 있다.
대안적으로, 표시 장치 내에 포함된 표시 소자로서, EL을 사용하는 발광 소자를 사용할 수 있다. EL을 사용하는 발광 소자는, 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 구분되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부르고 있다.
유기 EL 소자에서는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 개별적으로 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그 다음, 이 캐리어들(전자 및 정공)이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하여, 그 여기 상태가 기저 상태로 되돌아갈 때에 발광한다. 이러한 메카니즘 때문에, 이러한 발광 소자는 전류 여기형의 발광 소자로 불린다.
무기 EL 소자는, 그의 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 결합제 내에 분산시킨 발광층을 갖고 있고, 그 발광 메카니즘은 도너 준위와 억셉터 준위를 사용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층들 사이에 끼우고, 이를 다시 전극 사이에 끼운 구조를 가지며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 사용하는 국부형 발광이다. 여기서는, 발광 소자로서 유기 EL 소자를 예로서 설명한다는 점을 유의해야 한다.
발광 소자로부터 방출된 광을 취출하기 위해서는, 한 쌍의 전극 중 적어도 한쪽이 투명하다면, 수용가능하다. 발광 소자는, 기판과는 반대측의 표면으로부터 발광을 취출하는 상면 방출 구조; 기판측의 표면으로부터 발광을 취출하는 하면 방출 구조; 또는 기판측 표면 및 기판과는 반대측의 표면으로부터 발광을 취출하는 양면 방출 구조를 가질 수 있고, 이들 중 임의의 방출 구조를 갖는 발광 소자를 사용할 수 있다.
도 10에는 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시한다. 표시 소자인 발광 소자(243)는 화소부(202) 내에 제공된 트랜지스터(210)와 전기적으로 접속하고 있다. 발광 소자(243)의 구조는 제1 전극층(230), 전계 발광층(241) 및 제2 전극층(231)을 포함하는 적층 구조인데, 이러한 구조에 한정되지 않음을 주지해야 한다. 발광 소자(243)로부터 취출되는 광의 방향 등에 따라, 발광 소자(243)의 구조는 적절하게 변경될 수 있다.
격벽(240)은, 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성할 수 있다. 특히, 격벽(240)이 제1 전극층(230) 위에 개구부를 갖도록 감광성의 수지 재료를 사용하여 형성되어, 그의 개구부의 측벽이 연속한 곡률의 경사면을 갖는 것이 바람직하다.
전계 발광층(241)은, 단층 또는 복수의 층의 적층 중 어느 하나를 사용하여 형성될 수 있다.
발광 소자(243)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 하기 위해서는, 제2 전극층(231) 및 격벽(240) 위에 보호층을 형성할 수 있다. 보호층으로서는, 질화 실리콘층, 질화 산화 실리콘층, 다이아몬드상 탄소(Diamond Like Carbon: DLC)층, 산화 알루미늄층, 질화 알루미늄층 등을 형성할 수 있다. 또한, 제1 기판(201), 제2 기판(206) 및 시일재(205)에 의해 형성된 공간에는, 밀봉을 위해 충전재(244)가 제공된다. 이러한 방식으로, 발광 소자가 외기에 노출되지 않도록 기밀성이 높고 탈가스가 적은 보호 필름(접합 필름 또는 자외선 경화 수지 필름 등) 또는 커버재를 이용하여 발광 소자를 패키징(밀봉)하는 것이 바람직하다.
충전재(244)로서는, 질소 또는 아르곤 등의 불활성 가스 이외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있다. 예를 들면, 폴리비닐 클로라이드(PVC), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, 폴리비닐 부티랄(PVB) 또는 에틸렌비닐 아세테이트(EVA)를 사용할 수 있다. 예를 들면, 충전재로서 질소가 사용된다.
필요하다면, 발광 소자의 방출면에 편광판, 원 편광판(타원 편광판을 포함), 위상차판(λ/4판, λ/2판), 또는 컬러 필터 등의 광학 필름을 적절하게 제공할 수 있다. 또한, 편광판 또는 원 편광판에는 반사 방지층을 제공할 수 있다. 예를 들면, 표면의 요철에 의해 반사광이 방산되어, 글레어(glare)를 감소시킬 수 있는 안티-글레어(anti-glare) 처리를 실행할 수 있다.
또한, 표시 장치로서, 전자 잉크가 구동되는 전자 페이퍼를 제공할 수 있다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)로도 불리고 있고, 보통의 종이와 동일한 수준의 판독성을 가지며, 다른 표시 장치에 비해 소비 전력이 적으며, 얇고 가벼운 형태로 하는 것이 가능하다는 장점을 갖고 있다.
전기 영동 표시 장치는, 여러 가지 모드를 가질 수 있다. 전기 영동 표시 장치는 용매 또는 용질 내에 분산된 복수의 마이크로 캡슐을 포함하는데, 이 마이크로 캡슐 각각은 플러스로 충전되는 제1 입자 및 마이너스로 충전되는 제2 입자를 포함한다. 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 내의 입자를 서로 반대 방향으로 이동시켜서, 한 쪽에 집합한 입자들의 색만을 표시한다. 제1 입자 및 제2 입자는 각각 염료를 포함하고, 전계가 없는 경우에는 이동하지 않는다는 점에 유의해야 한다. 또한, 제1 입자 및 제2 입자는 다른 색 (무색도 포함)을 갖는다.
따라서, 전기 영동 표시 장치는, 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동 효과를 사용하는 표시 장치이다.
상기 마이크로 캡슐을 용매 내에 분산시킨 용질을 전자 잉크라고 한다. 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄될 수 있다. 또한, 컬러 필터 또는 색소를 갖는 입자를 사용함으로써 컬러 표시도 가능하다.
마이크로 캡슐 내의 제1 입자 및 제2 입자의 각각은 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전계 발광 재료, 전기 변색 재료 및 자기 영동 재료로부터 선택된 일종의 재료를 사용하져 형성될 수 있고, 또는 이들의 복합 재료를 사용하여 형성될 수 있다는 점을 유의해야 한다.
전자 페이퍼로서, 트위스트 볼 표시 시스템을 사용하는 표시 장치를 사용할 수 있다. 트위스트 볼 표시 시스템은, 흑색과 백색으로 각각 컬러화된 구형 입자를, 표시 소자에 사용된 전극층인 제1 전극층과 제2 전극층 사이에 배열하고, 제1 전극층과 제2 전극층 사이에 전위차를 생기게 하여 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법을 가리킨다.
도 11은 반도체 장치의 한 실시 형태로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 도 11의 전자 페이퍼는, 트위스트 볼 표시 시스템을 사용하는 표시 장치의 예이다.
트랜지스터(210)에 접속된 제1 전극층(230)과, 제2 기판(206)에 제공된 제2 전극층(231) 사이에는, 흑색 영역(255a), 백색 영역(255b), 및 흑색 영역(255a) 및 백색 영역(255b) 주위에 액체로 충전되는 캐비티(252)를 각각 포함하는 구형 입자들(253)이 제공된다. 구형 입자들(253) 주위의 공간에는 수지 등의 충전재(254)가 충전된다. 제2 전극층(231)은 공통 전극(대향 전극)에 상당한다. 제2 전극층(231)은 공통 전위선과 전기적으로 접속된다.
도 9 내지 도 11에 있어서, 제1 기판(201) 및 제2 기판(206)으로서는, 유리 기판 외에, 가요성 기판도 사용할 수 있다는 점을 유의해야 한다. 예를 들면, 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는, 유리 섬유 강화 플라스틱(fiberglass-reinforced plastics: FRP)판, 폴리플루오르화 비닐(polyvinyl fluoride: PVF) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름 또는 폴리에스테르 필름 사이에 끼운 구조의 시트를 사용할 수도 있다.
절연층(221)은, 무기 절연 재료 또는 유기 절연 재료를 사용하여 형성할 수 있다. 아크릴 수지, 폴리이미드, 벤조시클로부텐 수지, 폴리아미드 또는 에폭시 수지 등의 내열성 유기 절연 재료를 사용하여 형성된 절연층(221)은 평탄화 절연층으로서 사용되는 것이 바람직하다는 점을 유의해야 한다. 그러한 유기 절연 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG) 등을 사용할 수 있다. 이들 중 임의의 재료를 사용하여 형성된 복수의 절연층을 적층시킴으로써, 절연층(221)을 형성할 수 있다는 점을 유의해야 한다.
절연층(221)의 형성 방법은, 특별히 한정되지 않으며, 절연층(221)은 그의 재료에 따라, 스퍼터링법, 스핀 코팅법, 디핑법, 스프레이 코팅, 액적 토출법 (예를 들면, 잉크젯법, 스크린 인쇄 또는 오프셋 인쇄), 롤 코팅, 커튼 코팅, 나이프 코팅 등에 의해 형성될 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜서 표시를 행한다. 따라서, 광이 투과하는 화소부에 제공된 기판, 및 절연층 및 도전층 등의 박막은 가시광의 파장 영역 내의 광에 대하여 투광성을 갖는다.
표시 소자에 전압을 인가하는 제1 전극층(230) 및 제2 전극층(231) (각각은 화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)은 투광성 또는 반사성을 가질 수 있는데, 이는 취출되는 방향, 전극층이 제공되는 장소, 및 전극층의 패턴 구조에 좌우된다.
제1 전극층(230) 및 제2 전극층(231)의 각각은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 나타냄), 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성 도전 재료를 사용하여 형성될 수 있다.
제1 전극층(230) 및 제2 전극층(231) 각각은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu) 및 은(Ag) 등의 금속; 이들 금속의 합금; 및 이들 금속의 질화물로부터 선택된 하나 이상의 종류의 재료를 사용하여 형성될 수 있다.
제1 전극층(230) 및 제2 전극층(231)은 도전성 고분자 (도전성 중합체라고도 함)을 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는, 소위, π-전자 공역계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그의 유도체, 폴리피롤 또는 그의 유도체, 폴리티오펜 또는 그의 유도체, 이들 재료 중 2 종류 초과의 공중합체 등이 있을 수 있다.
트랜지스터는 정전기 등에 의해 쉽게 파괴되기 때문에, 구동 회로 보호용의 보호 회로를 제공하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 형성하는 것이 바람직하다.
상술한 바와 같이, 실시 형태 1에서 예시한 소정의 트랜지스터를 적용함으로써, 신뢰성 높은 반도체 장치를 제공할 수 있다. 실시 형태 1에서 예시한 트랜지스터는, 상술한 표시 기능을 갖는 반도체 장치뿐만 아니라, 전원 회로에 탑재되는 전력 장치, LSI 등의 반도체 집적 회로, 및 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치 등의 다양한 기능을 갖는 반도체 장치에 적용할 수 있다는 점에 유의해야 한다.
본 실시 형태에 도시된 방법 및 구조는 다른 실시 형태에서 도시된 임의의 방법 및 구조와 적절하게 조합될 수 있다.
[실시 형태 3]
본 발명의 한 실시 형태인 반도체 장치는, 여러 가지 전자 기기 (게임기 포함)에 적용할 수 있다. 전자 기기의 예로서는, 텔레비전 장치 (텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기 (휴대 전화 또는 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 파칭코 기계 등의 대형 게임기 등을 포함할 수 있다. 상기 실시 형태에서 설명한 반도체 장치를 각각 포함하는 전자 기기의 예에 대하여 설명한다.
도 12의 (a)는 본체(301), 하우징(302), 표시부(303), 키보드(304) 등을 포함하는 노트북 퍼스널 컴퓨터를 도시한다. 실시 형태 1 또는 2에서 도시된 반도체 장치를 적용함으로써, 노트북 퍼스널 컴퓨터는 높은 신뢰성을 가질 수 있다.
도 12의 (b)는 표시부(313), 외부 인터페이스(315), 조작 키(314) 등이 제공된 본체(311)를 포함하는 휴대 정보 단말기(PDA)를 도시한다. 조작용의 부속품으로서 스타일러스(312)가 포함되어 있다. 실시 형태 1 또는 2에서 도시된 반도체 장치를 적용함으로써, 휴대 정보 단말기(PDA)는 높은 신뢰성을 가질 수 있다.
도 12의 (c)는 전자책 단말기의 일례를 나타내고 있다. 예를 들면, 전자책 단말기(320)는, 하우징(321) 및 하우징(322)의 2개의 하우징을 포함한다. 하우징(321) 및 하우징(322)은 축부인 힌지(325)에 의해 결합되어 있어, 전자책 단말기(320)가 축부(325)를 축으로 하여 개폐 동작을 행할 수 있다. 이와 같은 구조에 의해, 전자책 단말기(320)는 종이 서적과 같은 동작을 행할 수 있다.
하우징(321)에는 표시부(323)가 합체되어 있고, 하우징(322)에는 표시부(324)가 합체되어 있다. 표시부(323) 및 표시부(324)는, 하나의 화면 또는 다른 화면을 표시할 수 있다. 표시부(323) 및 표시부(324)가 다른 화면을 표시하는 경우에, 예를 들면 우측의 표시부 (도 12의 (c)에서는 표시부(323))는 텍스트를 표시하고, 좌측의 표시부 (도 12의 (c)에서는 표시부(324))는 그래픽을 표시할 수 있다. 실시 형태 1 또는 2에서 도시된 반도체 장치를 적용함으로써, 신뢰성 높은 전자책 단말기를 제공할 수 있다.
도 12의 (c)에서는, 하우징(321)이 조작부 등을 구비한 경우를 도시하고 있다. 예를 들면, 하우징(321)은 전원 버튼(326), 조작 키(327), 스피커(328) 등을 포함한다. 조작 키(327)에 의해, 페이지는 넘겨질 수 있다. 표시부가 제공되어 있는 하우징의 표면 위에는 키보드, 포인팅 장치 등을 제공할 수도 있다는 점에 유의해야 한다. 또한, 하우징의 이면이나 측면에는, 외부 접속용 단자 (이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 제공할 수 있다. 또한, 전자책 단말기(320)는 전자 사전으로서의 기능을 가질 수 있다.
전자책 단말기(320)는 무선으로 정보를 송수신할 수 있다. 무선 통신에 의해, 전자책 단말기 서버로부터, 원하는 서적 데이터 등을 구입 및 다운로드 받을 수 있다.
도 12의 (d)는 하우징(330) 및 하우징(331)의 2개의 하우징을 포함하는 휴대형 정보 단말기를 도시한다. 하우징(331)은 표시 패널(332), 스피커(333), 마이크로폰(334), 포인팅 장치(336), 카메라용 렌즈(337), 외부 접속 단자(338) 등을 포함한다. 하우징(330)에는 휴대형 정보 단말기의 충전하는 태양 전지(340), 외부 메모리 슬롯(341) 등이 제공된다. 또한, 안테나는 하우징(331) 내부에 내장된다. 실시 형태 1 또는 2에서 도시된 반도체 장치를 적용함으로써, 신뢰성 높은 휴대형정보 단말기를 얻을 수 있다.
또한, 표시 패널(332)에는 터치 스크린이 제공된다. 도 12의 (d)에는, 영상 표시되는 복수의 조작 키(335)를 점선으로 나타내고 있다. 태양 전지(340)로부터 출력된 전압을 각 회로에 대해 충분히 높은 전압으로 승압하기 위한 승압 회로도 포함하고 있다는 점에 유의해야 한다.
표시 패널(332)의 표시 방향은 응용 모드에 따라서 적절하게 변한다. 또한, 표시 패널(332)과 동일 표면 위에 카메라용 렌즈(337)가 제공되고, 따라서 영상 전화로서 사용될 수 있다. 스피커(333) 및 마이크로폰(334)은 음성 통화 외에도, 영상 전화, 녹음 및 재생 등에 사용될 수 있다. 도 12의 (d)에 도시된 바와 같이 전개되어 있는 상태의 하우징(330) 및 하우징(331)은 슬라이드될 수 있어, 하나가 다른 하나 위에 겹쳐진다. 따라서, 휴대 전화기의 사이즈가 감소될 수 있는데, 이는 휴대 전화기를 휴대에 적합하게 만든다.
외부 접속 단자(338)은 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속될 수 있어, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(341)에 기록 매체를 삽입함으로써 대용량의 데이터 보존 및 이동이 가능할 수 있다.
또한, 상기 기능 외에, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수 있다.
도 12의 (e)는 본체(351), 표시부 A(357), 접안부(353), 조작 스위치(354), 표시부 B(355), 배터리(356) 등을 포함하는 디지털 비디오 카메라를 도시한다. 실시 형태 1 또는 2에서 도시된 반도체 장치를 적용함으로써, 디지털 비디오 카메라가 높은 신뢰성을 가질 수 있다.
도 12의 (f)는 텔레비전 장치의 일례를 나타내고 있다. 텔레비전 장치(360)에서, 하우징(361) 내에 표시부(363)가 합체된다. 표시부(363) 위에, 영상을 표시할 수 있다. 여기서, 하우징(361)은 스탠드(365) 위에 지지된다. 실시 형태 1 또는 2에서 도시된 반도체 장치를 적용함으로써, 텔레비전 장치(360)는 높은 신뢰성을 가질 수 있다.
텔레비전 장치(360)는 하우징(361)에 제공된 조작 스위치, 또는 별개의 리모트 컨트롤러에 의해 조작될 수 있다. 또한, 리모트 컨트롤러에는 리모트 컨트롤러로부터 출력된 데이터를 표시하는 표시부를 제공할 수 있다.
텔레비전 장치(360)에는 수신기, 모뎀 등이 제공된다는 점에 유의해야 한다. 또한, 표시 장치가 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속되면, 단방향 (송신자로부터 수신자로) 또는 양방향 (송신자와 수신자간 또는 수신자간)의 정보 통신을 행할 수 있다.
본 실시 형태에 도시된 방법 및 구조는 다른 실시 형태에 도시된 임의의 방법 및 구조와 적절하게 조합될 수 있다.
[실시예 1]
본 실시예에서는, 산소 과잉 산화 실리콘층에 대한 RBS 및 HFS에 의한 분석 결과가 설명된다. 본 발명의 한 실시 형태인 반도체 장치 내에 제공된 하지 절연층 또는 보호 절연층에는 산소 과잉 산화 실리콘층이 사용될 수 있다.
본 실시예에서의 RBS 및 HFS에 의한 분석의 조건을 이하에 기재한다.
·측정 장치: NEC (National Electrostatics Corporation) 제조의 3S-R10 및 CEA (Charles Evans & Associates) 제조의 RBS-400
·입사 이온: 2.275 MeV 4He2 + (RBS 및 HFS)
·빔 직경: 1mm 내지 2mm φ
·RBS 검출 각도
노멀 각(Normal angle): 160°
그레이징 각(Grazing angle): 113°이하
·HFS 검출 각도
그레이징 각: 30°
본 실시예에서의 분석에 있어서, 두께 0.3mm의 실리콘 웨이퍼 위에 산화 실리콘층이 형성된다.
본 실시예에서의 측정용 시료의 조건에 대하여 이하에 기재한다.
시료 1의 형성 조건은 이하와 같다:
·막: 산화 실리콘
·성막법: RF 스퍼터링법
·타겟: 석영 타겟
·성막 가스: Ar(40 sccm) 및 O2(10 sccm)
·전력: 1.5 kW (13.56 MHz)
·압력: 0.4Pa
·T-S 간격: 60mm
·성막시 기판 온도: 100℃
·두께: 150nm
시료 2의 형성 조건은 이하와 같다.
·막: 산화 실리콘
·성막법: RF 스퍼터링법
·타겟: 석영 타겟
·성막 가스: Ar(25 sccm) 및 O2(25 sccm)
·전력: 1.5 kW (13.56 MHz)
·압력: 0.4Pa
·T-S 간격: 60mm
·성막시 기판 온도: 100℃
·두께: 200nm
시료 1 및 시료 2의 산화 실리콘 막의 조성에 대한 RBS 및 HFS에 의한 분석 결과를 표 1에 도시한다.
정량값 (원자 %) (O/Si)의
비율
(SiOx의 X)
시료 명칭 H O Si Ar
시료 1 0.1 66.5 32.9 0.5 2.02
시료 2 0.2 65.9 33.0 0.9 2.00
표 1에 따르면, 산소 과잉 산화 실리콘(SiOx(X>2))을 얻기 위해서는, 성막 가스 유량에 있어서의 O2/(O2+Ar)의 비율이 20％보다 큰 것이 바람직하다.
[실시예 2]
본 실시예에서는, 본 발명의 한 실시 형태에 따라 제조된 트랜지스터에 대하여 설명한다.
도 16은 본 실시예에서의 트랜지스터의 구조를 도시한다.
도 16에 도시된 트랜지스터는, 기판(500) 위에 제공된 하지 절연층(502); 산화물 반도체층(506); 소스 전극(508a) 및 드레인 전극(508b); 소스 전극(508a) 및 드레인 전극(508b) 위에 제공된 게이트 절연층(512); 게이트 절연층(512) 위에 제공된 게이트 전극(514); 게이트 전극(514) 위에 제공된 보호 절연층(516); 및 보호 절연층(516)을 개재하여 소스 전극(508a) 및 드레인 전극(508b)에 각각 접속된 소스 배선(518a) 및 드레인 배선(518b)을 포함한다.
본 실시예에서는, 기판(500)으로서 0.7mm 두께의 유리 기판을 사용하고; 하지 절연층(502)으로서 300nm 두께의 산화 실리콘층을 형성하고; 산화물 반도체층(506)으로서 30nm 두께의 In-Ga-Zn-O계 비단결정층을 형성하고; 소스 전극(508a) 및 드레인 전극(508b)으로서 100nm 두께의 텅스텐층을 형성하고; 게이트 절연층(512)으로서 15nm 두께의 산화 질화 실리콘층을 형성하고; 게이트 전극(514)으로서 각각 30nm와 370nm 두께의 질화 탄탈층과 텅스텐층을 적층하고; 보호 절연층(516)으로서 300nm 두께의 산화 실리콘층을 형성하고; 소스 배선(518a) 및 드레인 배선(518b)으로서 각각 50nm, 100nm 및 5nm 두께의 티탄층, 알루미늄층 및 티탄층을 적층한다.
본 실시예의 트랜지스터에서는, 하지 절연층(502)으로서 산소 과잉 산화 실리콘(SiOx(X>2))을 사용함으로써, BT 처리 및 광 바이어스 시험 후의 임계값 전압의 변동이 억제되었다.
산화 실리콘층의 다른 형성 조건은 이하와 같다.
·성막법: RF 스퍼터링법
·타겟: 석영 타겟
·성막 가스: Ar(25 sccm), O2(25 sccm)
·전력: 1.5 kW (13.56 MHz)
·압력: 0.4Pa
·T-S 간격: 60mm
·기판 온도: 100℃
본 실시예의 트랜지스터에 있어서의 산화물 반도체층(506)의 형성 조건은 이하와 같다.
·성막법: DC 스퍼터링법
·타겟: In-Ga-Zn-O (In2O3: Ga2O3: ZnO = 1: 1: 2 [몰비]) 타겟
·성막 가스: Ar(30 sccm) 및 O2(15 sccm)
·전력: 0.5 kW (DC)
·압력: 0.4Pa
·T-S 간격: 60mm
·기판 온도: 200℃
산화물 반도체층(506)을 형성한 후, 저항 가열로를 사용하여, 질소 분위기하에서, 350℃로 1시간 동안 열처리를 행하였다.
다음으로, 본 실시예에서의 BT 시험에 대하여 설명한다. BT 시험에 사용된 트랜지스터는 채널 길이 L이 3 ㎛이며, 채널 폭 W가 50 ㎛이다. 본 실시예에서는, 기판 온도를 25℃로 설정하고, 소스 전극과 드레인 전극 간의 전압 Vds를 3 V로 한 경우에, 트랜지스터의 Ids-Vgs 측정을 행하였다.
다음으로, 기판 스테이지 온도를 150℃로 설정하고, 트랜지스터의 소스 전극을 0 V로 설정하며, 드레인 전극을 0.1 V로 설정하였다. 그 다음, 게이트 절연층에 인가된 전계의 강도가 2 MV/cm가 되도록, 1 시간 동안 게이트 전극에 플러스의 전압이 인가되게 유지하였다. 후속해서, 게이트 전극의 전압을 0 V로 설정하였다. 그 다음, 기판 온도 25℃로 설정하고, 소스 전극과 드레인 전극 간의 전압 Vds를 3 V로 설정한 경우에, 트랜지스터의 Ids-Vgs 측정을 행하였다. BT 시험 전후에 얻어진 Ids-Vgs 측정 결과를 도 13의 (a)에 도시하였다.
도 13의 (a)에 있어서, 세선(522)은 BT 시험 전에 얻어진 트랜지스터의 Ids-Vgs 측정 결과를 나타내고, 태선(524)은 BT 시험 후에 얻어진 트랜지스터의 Ids-Vgs 측정 결과를 나타낸다. BT 시험 전에 얻어진 임계값 전압에 비해, BT 시험 후에 얻어진 임계값 전압은 플러스 방향으로 0.10 V만큼 시프트한다.
마찬가지로, 기판 온도 25℃로 설정하고, 소스 전극과 드레인 전극 간의 전압 Vds를 3 V로 설정한 경우에, 다른 트랜지스터를 사용하여, 트랜지스터의 Ids-Vgs 측정을 행하였다. 트랜지스터의 채널 길이 L은 3 ㎛이며, 채널 폭 W는 50 ㎛이다.
다음으로, 기판 스테이지 온도를 150℃로 설정하고, 트랜지스터의 소스 전극을 0 V로 드레인 전극을 0.1 V로 설정하였다. 그 다음, 게이트 절연층에 인가된 전계의 강도가 2 MV/cm로 되도록, 1 시간 동안 게이트 전극에 마이너스의 전압이 인가되게 유지하였다. 게이트 전극의 전압은 0 V로 설정하였다. 그 다음, 기판 온도 25℃로 설정하고, 소스 전극과 드레인 전극 간의 전압 Vds를 3 V로 설정한 경우에, 트랜지스터의 Ids-Vgs 측정을 행하였다. BT 시험 전후에 얻어진 Ids-Vgs 측정 결과를 도 13의 (b)에 도시하였다.
도 13의 (b)에 있어서, 세선(532)은 BT 시험 전에 얻어진 트랜지스터의 Ids-Vgs 측정 결과를 나타내고, 태선(534)은 BT 시험 후에 얻어진 트랜지스터의 Ids-Vgs 측정 결과를 나타낸다. BT 시험 전에 얻어진 임계값 전압에 비해, BT 시험 후에 얻어진 임계값 전압은 마이너스 방향으로 0.07 V만큼 시프트된다.
다음으로, 본 실시예에서의 광 바이어스 시험에 대하여 설명한다. 백색 LED는 광 바이어스 시험에서 광원으로서 사용되었다. 백색 LED의 발광 스펙트럼은 도 14에 도시된다.
광 바이어스 시험에 사용된 트랜지스터의 채널 길이 L은 3 ㎛이며, 채널 폭 W는 50 ㎛이다. 본 실시예에서는, 기판 온도 25℃로 설정하고, 소스 전극과 드레인 전극 간의 전압 Vds를 3 V로 설정한 경우에, 먼저 암 상태(dark condition)에서 트랜지스터의 Ids-Vgs 측정을 행하였다.
다음으로, 백색 LED를 사용하여 36000 lx의 강도로 기판 이면측으로부터 광을 조사하고, 트랜지스터의 소스 전극을 0 V로, 드레인 전극을 0.1 V로 설정하였다. 그 다음, 게이트 절연층에 인가된 전계 강도가 2 MV/cm로 되도록, 일정 시간 동안 게이트 전극에 플러스의 전압이 인가되게 유지하였다. 게이트 전극의 전압은 0 V로 설정하였다. 그 다음, 암 상태에서, 소스 전극과 드레인 전극 간의 전압 Vds를 3 V로 설정한 경우에, 트랜지스터의 Ids-Vgs 측정을 행하였다. 도 15의 (a)는 광 바이어스 시험의 시간이 100초, 300초, 600초, 1000초, 1800초 및 3600초인 경우에 있어서, 광 바이어스 시험 전후에 얻어진 Ids-Vgs 측정 결과를 도시한다.
도 15의 (a)에 있어서, 광 조사 바이어스 시험 전후에 얻어진 Ids-Vgs 측정 결과는 광 바이어스 시험 후에 플러스 방향으로 임계값 전압이 최대 0.02 V만큼 시프트되는 것을 나타낸다.
마찬가지로, 다른 트랜지스터를 사용하여, 기판 온도 25℃로 설정하고, 소스 전극과 드레인 전극 간의 전압 Vds를 3 V로 설정한 경우에, 먼저 암 상태에서 트랜지스터의 Ids-Vgs 측정을 행하였다. 트랜지스터의 채널 길이 L은 3 ㎛이며, 채널 폭 W는 50 ㎛이다.
다음으로, 백색 LED를 사용하여 36000 lx의 강도로 기판 이면측으로부터 광을 조사하고, 트랜지스터의 소스 전극을 0 V로, 드레인 전극을 0.1 V로 설정하였다. 그 다음, 게이트 절연층에 인가된 전계 강도가 2 MV/cm로 되도록, 일정 시간 동안 게이트 전극에 마이너스의 전압이 인가되게 유지하였다. 게이트 전극의 전압은 0 V로 설정하였다. 그 다음, 암 상태에서, 소스 전극과 드레인 전극 간의 전압 Vds를 3 V로 설정한 경우에, 트랜지스터의 Ids-Vgs 측정을 행하였다. 광 바이어스 시험의 시간이 100초, 300초, 600초, 1000초, 1800초 및 3600초인 경우에 있어서의 광 바이어스 시험 전후에 얻어진 Ids-Vgs 측정 결과를 도 15의 (b)에 도시한다.
도 15의 (b)에 있어서, 세선(542)은 광 바이어스 시험 전에 얻어진 트랜지스터의 Ids-Vgs 측정 결과를 나타내고, 세선(544)은 3600초의 광 바이어스 시험 후에 얻어진 트랜지스터의 Ids-Vgs 측정 결과를 나타낸다. 광 바이어스 시험 전에 얻어진 임계갑 전압에 비해, 3600초의 광 바이어스 시험 후에 얻어진 임계값 전압은 마이너스 방향으로 0.11 V만큼 시프트된다.
상술한 대로, 본 실시예의 트랜지스터는, BT 시험 후 또는 광 바이어스 시험 후에 있어서의 임계값 전압의 변동이 작은 것을 알 수 있다.
100 : 기판
102 : 하지 절연층
106 : 산화물 반도체층
108a : 소스 전극
108b : 드레인 전극
112 : 게이트 절연층
114 : 게이트 전극
122a : 소스 영역
122b : 드레인 영역
124 : 보호 절연층
126 : 채널 영역
151 : 트랜지스터
152 : 트랜지스터
153 : 트랜지스터
154 : 트랜지스터
155 : 트랜지스터
201 : 제1 기판
202 : 화소부
203 : 신호선 구동 회로
204 : 주사선 구동 회로
205 : 시일재
206 : 제2 기판
208 : 액정층
210 : 트랜지스터
211 : 트랜지스터
213 : 액정 소자
215 : 접속 단자 전극
216 : 단자 전극
218 : FPC
218a : FPC
218b : FPC
219 : 이방성 도전층
221 : 절연층
230 : 제1 전극층
231 : 제2 전극층
232 : 절연층
233 : 절연층
235 : 스페이서
240 : 격벽
241 : 전계 발광층
243 : 발광 소자
244 : 충전재
252 : 캐비티
253 : 구형 입자
254 : 충전재
255a : 흑색 영역
255b : 백색 영역
301 : 본체
302 : 하우징
303 : 표시부
304 : 키보드
311 : 본체
312 : 스타일러스
313 : 표시부
314 : 조작 버튼
315 : 외부 인터페이스
320 : 전자책 단말기
321 : 하우징
322 : 하우징
323 : 표시부
324 : 표시부
325 : 힌지
326 : 전원 버튼
327 : 조작 키
328 : 스피커
330 : 하우징
331 : 하우징
332 : 표시 패널
333 : 스피커
334 : 마이크로폰
335 : 조작 키
336 : 포인팅 장치
337 : 카메라용 렌즈
338 : 외부 접속 단자
340 : 태양 전지
341 : 외부 메모리 슬롯
351 : 본체
353 : 접안부
354 : 조작 스위치
355 : 표시부 B
356 : 배터리
357 : 표시부 A
360 : 텔레비전 장치
361 : 하우징
363 : 표시부
365 : 스탠드
500 : 기판
502 : 하지 절연층
506 : 산화물 반도체층
508a : 소스 전극
508b : 드레인 전극
512 : 게이트 절연층
514 : 게이트 전극
516 : 보호 절연층
518a : 소스 배선
518b : 드레인 배선
522 : 세선
524 : 태선
532 : 세선
534 : 태선
542 : 세선
544 : 세선
본 출원은 일본 특허청에 2010년 6월 11일자로 출원된 일본 특허 출원 번호 제2010-134338호에 기초하며, 그 전체 내용은 본 명세서에 참고로 원용된다.

Claims (8)

  1. 반도체 장치로서,
    기판 위의 제1 절연층;
    상기 제1 절연층 위에서 접하는 산화물 반도체층;
    상기 산화물 반도체층과 전기적으로 접속된, 소스 전극 및 드레인 전극;
    상기 산화물 반도체층 위의 게이트 절연층; 및
    상기 산화물 반도체층 위의 게이트 전극을 포함하고,
    상기 산화물 반도체층은 3nm 이상 50nm 이하의 두께를 갖고,
    상기 게이트 절연층은 5nm 이상 50nm 이하의 두께를 갖고,
    상기 제1 절연층은 300nm 이상의 두께를 갖고,
    상기 제1 절연층은 단위 부피당 산소 원자 수가 단위 부피당 실리콘 원자 수의 2배를 초과하는 산화 실리콘층인, 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 전극 위의 제2 절연층을 더 포함하고,
    상기 제2 절연층은 상기 산화물 반도체층의 상면 및 측면에 접하는, 반도체 장치.
  3. 반도체 장치로서,
    기판 위의 제1 절연층;
    상기 제1 절연층 위에서 접하는 산화물 반도체층;
    상기 산화물 반도체층 위의 게이트 절연층;
    상기 산화물 반도체층 위의 게이트 전극; 및
    상기 게이트 전극 위의 제2 절연층을 포함하고,
    상기 산화물 반도체층은 3nm 이상 50nm 이하의 두께를 갖고,
    상기 게이트 절연층은 5nm 이상 50nm 이하의 두께를 갖고,
    상기 제1 절연층은 300nm 이상의 두께를 갖고,
    상기 제1 절연층은 단위 부피당 산소 원자 수가 단위 부피당 실리콘 원자 수의 2배를 초과하는 산화 실리콘층이고,
    상기 산화물 반도체층은,
    채널 영역; 및
    상기 채널 영역의 저항보다 낮은 저항을 갖는, 소스 영역 및 드레인 영역을 포함하고,
    상기 제2 절연층은 상기 소스 영역 및 상기 드레인 영역에 접하는, 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 제2 절연층은 단위 부피당 산소 원자 수가 단위 부피당 실리콘 원자 수의 2배를 초과하는 산화 실리콘을 포함하는, 반도체 장치.
  5. 삭제
  6. 제1항 또는 제3항에 있어서,
    상기 게이트 절연층은,
    산화 하프늄 또는 산화 알루미늄을 포함하는 제1 층; 및
    산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘을 포함하는 제2 층을 포함하는, 적층 구조를 갖고,
    상기 제1 층은 상기 제2 층 위에 있는, 반도체 장치.
  7. 제1항 또는 제3항에 있어서,
    상기 제1 절연층 내의 단위 부피당 실리콘 원자 수 및 산소 원자 수는 러더퍼드 후방 산란 분광법에 의해 측정되는, 반도체 장치.
  8. 제1항 또는 제3항에 있어서,
    상기 산화물 반도체층은 In, Ga, Sn, Zn, Al, Mg, Hf 및 란탄족으로부터 선택된 적어도 1종의 원소를 포함하는, 반도체 장치.
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