JP6148024B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6148024B2
JP6148024B2 JP2013016496A JP2013016496A JP6148024B2 JP 6148024 B2 JP6148024 B2 JP 6148024B2 JP 2013016496 A JP2013016496 A JP 2013016496A JP 2013016496 A JP2013016496 A JP 2013016496A JP 6148024 B2 JP6148024 B2 JP 6148024B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
insulating film
oxide
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013016496A
Other languages
English (en)
Other versions
JP2013179284A (ja
JP2013179284A5 (ja
Inventor
山崎　舜平
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013016496A priority Critical patent/JP6148024B2/ja
Publication of JP2013179284A publication Critical patent/JP2013179284A/ja
Publication of JP2013179284A5 publication Critical patent/JP2013179284A5/ja
Application granted granted Critical
Publication of JP6148024B2 publication Critical patent/JP6148024B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Description

半導体装置、及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、及び半導体回路は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。当該トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
ところで、酸化物半導体においては、水素などの不純物の侵入により、電気的に浅いドナー準位が形成され、キャリアとなる電子が発生することが指摘されている。そのため、酸化物半導体の形成時に水素が混入しないような措置を講じることが求められる。また、酸化物半導体のみならず、酸化物半導体に接するゲート絶縁膜の水素を低減することで、しきい値電圧の変動を低減している（特許文献１参照）。
特開２００９−２２４４７９号公報
酸素欠損がキャリアの供給源になるため、酸化物半導体膜において酸素欠損が形成された領域はトランジスタの電気特性に影響する。特に、酸素欠損が形成された領域がソース及びドレインの間にあると、当該領域が意図しないキャリアの移動経路、即ち寄生チャネルとなる。酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜を所望の形状にエッチングするためのエッチング処理や、酸化物半導体膜の側面の減圧雰囲気への暴露等により、酸化物半導体膜の側面から酸化物半導体膜中の酸素が脱離してしまい、酸素欠損が形成されてしまう。酸素欠損により酸化物半導体膜の側面に発生した寄生チャネル領域は、酸化物半導体膜の膜内部において意図して形成したチャネル領域と比べてキャリア密度が高い（導電率が高い。）ため、寄生チャネル領域におけるしきい値電圧はマイナスシフトした電流電圧特性となる。そのため、側面における寄生チャネルと、膜内部におけるチャネルとが形成されると、並列にトランジスタが形成されたことと同等の電気特性を示してしまう。つまり電流電圧特性において、２つのしきい値電圧をもつ電流電圧の曲線が重畳して現れてしまい、トランジスタの電流−電圧特性曲線が、意図して形成したチャネル領域のしきい値電圧（膜内部におけるチャネル領域のしきい値電圧）より低いゲート電圧でドレイン電流が上昇し安定した後、再び意図して形成したチャネル領域のしきい値電圧でドレイン電流が上昇し安定する、コブのような形状となるといった問題がある。このようなこのコブが発生すると、上記のトランジスタを用いた回路では、回路内の電圧が保持できないことや消費電流が増すこと等の悪影響が生じる恐れがある。
そこで、本発明の一態様は、酸化物半導体を用いるトランジスタにおいて、電気特性の優れたトランジスタ及びその作製方法を提供することを課題の一とする。
本発明の一態様は、酸化物半導体膜上にゲート絶縁膜及びゲート電極を有するトップゲート構造のトランジスタにおいて、酸化物半導体膜は導電率の異なる第１の領域及び第２の領域を有する。第１の領域は、ゲートと重畳するチャネル領域、並びにソース領域及びドレイン領域であり、第２の領域は、酸化物半導体膜の端部であって、かつ少なくともゲート電極と重畳する領域である。
また、本発明の一態様は、酸化物半導体膜上にゲート絶縁膜及びゲート電極を有するトップゲート構造のトランジスタにおいて、酸化物半導体膜の端部は、加熱により酸素の一部が脱離する酸化絶縁膜で形成される保護膜で覆われている。また、酸化物半導体膜は導電率の異なる第１の領域及び第２の領域を有する。第１の領域は、ゲートと重畳するチャネル領域、並びにソース領域及びドレイン領域であり、第２の領域は、保護膜と重畳する領域である。
酸化物半導体膜の第１の領域は、トランジスタがスイッチング特性を有し、且つｎ−型の半導体となる導電率を有する。第１の領域の導電率は、代表的には、１×１０−９Ｓ／ｃｍ以上１０Ｓ／ｃｍ以下である。
なお、酸化物半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた一種以上の元素を含む。
また、保護膜は、加熱により酸素が脱離する酸化絶縁膜、または酸素のブロッキング効果を有する酸化絶縁膜を用いる。
酸化物半導体膜において、チャネル領域を含む第１の領域をｎ−型の酸化物半導体とすることで、チャネル領域のキャリア密度を高めることができ、エネルギーバンド構造におけるフェルミ準位が伝導帯側に近づく。この結果、トランジスタのオン電流及び電界効果移動度を上昇させることができる。
また、チャネル領域を含む第１の領域をｎ−型の酸化物半導体とすることで、チャネル領域と、ソース領域及びドレイン領域との接合部においてバンドの曲がりが生じるため、該接合部においてエネルギー障壁が形成される。つまりｉ型（真性または実質的に真性）の酸化物半導体の伝導帯より、チャネル領域であるｎ−型の酸化物半導体の伝導帯が下がることによって伝導帯のエネルギー差が生じ、それがエネルギー障壁となる。その結果、酸化物半導体膜の端部における寄生チャネルの発生を抑制することが可能である。
また、第２の領域が、加熱により酸素が脱離する酸化絶縁膜で形成される保護膜で覆われる。このため、加熱により第２の領域に酸素を拡散させることが可能であり、酸素欠損が当該酸素の拡散により補償され、酸素欠損が低減し、酸化物半導体膜の端部がｉ型（真性または実質的に真性）の酸化物半導体となる。または、第２の領域が、酸素のブロッキング効果を有する酸化絶縁膜で形成される保護膜で覆われる。このため、第２の領域における酸素の脱離を抑制することが可能であるため、第２の領域１１１ｂがｉ型（真性または実質的に真性）の酸化物半導体となる。第２の領域を、ｉ型（真性または実質的に真性）を呈する酸化物半導体とすることで、第２の領域を高抵抗領域とすることができる。また、第２の領域は保護膜で覆われているため、当該領域にかかるゲート電極の電界が低減される。これらのため、酸化物半導体膜の端部における寄生チャネルの発生を抑制することが可能である。
この結果、トランジスタのオン電流及び電界効果移動度を高くすると共に、しきい値電圧におけるドレイン電流の上昇が急峻となる。
本発明の一態様によって、電気特性の優れたトランジスタを作製することができる。
本発明の一態様に係る半導体装置を説明する上面図及び断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置を説明する上面図及び断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置を説明する上面図及び断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 本発明の一態様に係る半導体装置の作製方法を説明する断面図である。 半導体装置の一形態を示す断面図、上面図及び回路図である。 半導体装置の一形態を示す回路図及び斜視図である。 半導体装置の一形態を示す断面図及び上面図である。 半導体装置の一形態を示す回路図である。 半導体装置の一形態を示すブロック図である。 半導体装置の一形態を示すブロック図である。 半導体装置の一形態を示すブロック図である。 本発明の一態様に係る半導体装置を説明する上面図及びエネルギーバンド図である。 過剰酸素の移動の計算に用いたモデル図である。 過剰酸素の移動の計算に用いたモデル図である。 過剰酸素の移動の計算に用いたモデル図である。 過剰酸素の移動の計算に用いたモデル図である。 図１８乃至図２１のモデル図の計算結果である。 酸素欠損の移動の計算に用いたモデル図である。 酸素欠損の移動の計算に用いたモデル図である。 図２３及び図２４のモデル図の計算結果である。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本実施の形態では、電気特性の優れたトランジスタの構造、及びその作製方法について、図１及び図２を用いて説明する。
図１は、本実施の形態に示すトランジスタの上面図及び断面図である。図１（Ａ）は、本実施の形態に示すトランジスタの上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ−Ｂに対応する、トランジスタのチャネル幅方向の断面図であり、図１（Ｃ）は図１（Ａ）の一点鎖線Ｃ−Ｄに対応する、トランジスタのチャネル長方向の断面図であり、図１（Ｄ）は図１（Ａ）の一点鎖線Ｅ−Ｆに対応する、トランジスタのチャネル長方向の断面図である。図１（Ｃ）は、酸化物半導体膜においてチャネル領域が形成される領域、即ち中央部の断面図であり、図１（Ｄ）は、酸化物半導体膜において端部における領域の断面図である。なお、図１（Ａ）では、明瞭化のため、トランジスタの構成要素の一部（例えば、ゲート絶縁膜１０７、絶縁膜１１７、絶縁膜１１９等）を省略している。
図１（Ａ）乃至図１（Ｄ）に示すトランジスタは、基板１０１上に設けられる酸化絶縁膜１０３と、酸化絶縁膜１０３上に設けられる酸化物半導体膜１１１と、酸化物半導体膜１１１に接する、ソース電極及びドレイン電極として機能する一対の電極１２１ａ、１２１ｂと、酸化物半導体膜１１１の少なくとも一部と接するゲート絶縁膜１０７と、ゲート絶縁膜１０７上であって、且つ酸化物半導体膜１１１と重畳するゲート電極１１５とを有する。
また、酸化絶縁膜１０３、ゲート絶縁膜１０７、及びゲート電極１１５上に絶縁膜１１７、絶縁膜１１９が積層されていてもよい。また、絶縁膜１１９上に、一対の電極１２１ａ、１２１ｂに接する配線１２３ａ、１２３ｂを有する。
図１に示すトランジスタにおいて、酸化物半導体膜１１１は、第１の領域１１１ａ及び第２の領域１１１ｂ、１１１ｃを有する。第１の領域１１１ａは、ｎ−型の酸化物半導体であり、第２の領域１１１ｂ、１１１ｃは、ｉ型（真性または実質的に真性）の酸化物半導体である。第１の領域１１１ａは、酸化物半導体膜１１１の端部を除く領域であり、ゲートと重畳するチャネル領域、並びにソース領域及びドレイン領域として機能する。第２の領域は、酸化物半導体膜の端部であって、かつ少なくともゲート電極と重畳する領域であり、高抵抗領域として機能する。なお、酸化物半導体膜１１１の端部とは、少なくとも酸化物半導体膜１１１の側面を含む。さらには、酸化物半導体膜１１１の上面の一部を含む領域を含んでもよく、代表的には酸化物半導体膜１１１の側面から、１０ｎｍ以上５００ｎｍ以下、好ましくは２０ｎｍ以上３００ｎｍ以下、さらに好ましくは５０ｎｍ以上２００ｎｍ以下の領域である。
なお、図１（Ａ）においては、第２の領域１１１ｂと、第２の領域１１１ｃとは分離されているが、酸化物半導体膜１１１のチャネル長方向及びチャネル幅方向における端部に第２の領域が形成され閉曲線状であってもよい。
第１の領域１１１ａは、第２の領域１１１ｂ、１１１ｃと比較して、導電率が高い。代表的には、第１の領域１１１ａの導電率は、１×１０−９Ｓ／ｃｍ以上１０Ｓ／ｃｍ以下である。
また、第１の領域１１１ａは、第２の領域１１１ｂ、１１１ｃと比較して、キャリア密度が高い。
図１（Ｃ）に示すように、酸化物半導体膜１１１において、チャネル領域を含む第１の領域１１１ａをｎ−型の酸化物半導体とすることで、チャネル領域のキャリア密度を高めることができ、エネルギーバンド構造におけるフェルミ準位が伝導帯側に近づく。この結果、トランジスタのオン電流及び電界効果移動度を上昇させることができる。
また、チャネル領域を含む第１の領域１１１ａをｎ−型の酸化物半導体とすることで、チャネル領域と、第２の領域１１１ｂ、１１１ｃとの接合部においてバンドの曲がりが生じるため、該接合部においてエネルギー障壁が形成される。つまり、第２の領域１１１ｂ、１１１ｃにおけるｉ型（真性または実質的に真性）の酸化物半導体の伝導帯より、第１の領域１１１ａにおけるｎ−型の酸化物半導体の伝導帯が下がることによって伝導帯のエネルギー差が生じ、それがエネルギー障壁となる。その結果、酸化物半導体膜の端部における寄生チャネルの発生を抑制することが可能である。
ここで、ｎ型酸化物半導体である第１の領域１１１ａと、ｉ型（真性または実質的に真性）の酸化物半導体である第２の領域１１１ｂ、１１１ｃとが接した状態におけるエネルギーバンド構造について、図１７を用いて以下に説明する。
図１７（Ａ）は、本実施の形態におけるトランジスタの上面図を示しており、図１７（Ｂ）は該トランジスタの一点鎖線Ａ−Ｂ断面における酸化物半導体膜１１１のエネルギーバンド図を示す。
図１７（Ｂ）は、真空準位（Ｅｖａｃとする。）、第１の領域１１１ａ、第２の領域１１１ｂ、１１１ｃのエネルギーバンド構造の関係を示している。ここで、ＩＰはイオン化ポテンシャル、Ｅａは電子親和力、Ｅｇはバンドギャップを示す。また、Ｅｃは伝導帯の下端、Ｅｖは価電子帯の上端、Ｅｆはフェルミ準位を示す。
第２の領域１１１ｂ、１１１ｃは高純度化された酸化物半導体であり、極めてキャリア密度が低いためＥｆはＥｃおよびＥｖの概ね中央にあるとする。また、第１の領域１１１ａはキャリア密度の高いｎ−型の酸化物半導体であり、第２の領域１１１ｂ、１１１ｃと比べてＥｆがＥｃに近い位置にあるとする。
図１７（Ｂ）に示すように、第１の領域１１１ａ及び第２の領域１１１ｂ、１１１ｃが接触すると、フェルミ準位が一致するようにキャリアの移動が起こり、それぞれのバンド端が曲がる。
このように、第１の領域１１１ａと第２の領域１１１ｂ、１１１ｃとが形成されることにより、第２の領域１１１ｂ、１１１ｃの伝導帯より、第１の領域１１１ａの伝導帯が下がることによって伝導帯のエネルギー差（ｑＶｂｉ（ビルドインポテンシャルともいう。））が生じ、それがエネルギー障壁となる。その結果、酸化物半導体膜の端部における寄生チャネルの発生を抑制することが可能である。
また、図１（Ｄ）に示すように、酸化物半導体膜１１１において、端部である第２の領域１１１ｂ、１１１ｃを、ｉ型（真性または実質的に真性）である酸化物半導体とすることで、第２の領域を高抵抗領域とすることができるため、酸化物半導体膜の端部における寄生チャネルの発生を抑制することが可能である。
本実施の形態においては、第１の領域１１１ａにドーパントを添加することで、第２の領域１１１ｂ、１１１ｃよりキャリア密度を高めることが可能であり、導電率を高めることができる。
第１の領域１１１ａは、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上が含まれる。または、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上が含まれる。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上とが適宜組み合わされて含まれていてもよい。
また、第１の領域１１１ａに含まれるドーパントの濃度は、上記導電率を満たすような濃度とすればよく、代表的には５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
第１の領域１１１ａはドーパントを含むため、第２の領域１１１ｂ、１１１ｃと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、キャリアの移動が阻害されてしまい、ドーパントを含む一対の第２の領域１１１ｂ、１１１ｃの導電性を低下させることになる。
酸化物半導体膜１１１において、第１の領域１１１ａ及び第２の領域１１１ｂ、１１１ｃが同じ結晶構造を有していてもよい。例えば、第１の領域１１１ａ及び第２の領域１１１ｂ、１１１ｃが、単結晶構造、多結晶構造、または非晶質構造であってもよい。または、第１の領域１１１ａ及び第２の領域１１１ｂ、１１１ｃがＣＡＡＣ−ＯＳで形成されていてもよい。
または、酸化物半導体膜１１１において、第１の領域１１１ａ及び第２の領域１１１ｂ、１１１ｃが異なる結晶構造を有していてもよい。例えば、第１の領域１１１ａが非晶質構造で、第２の領域１１１ｂ、１１１ｃが単結晶構造または多結晶構造であってもよい。または、第１の領域１１１ａが非晶質構造で、第２の領域１１１ｂ、１１１ｃがＣＡＡＣ−ＯＳであってもよい。
なお、本実施の形態に示すトランジスタは、酸化物半導体膜１１１において、第２の領域１１１ｂ、１１１ｃとしてＣＡＡＣ−ＯＳが適用される場合に特に有用である。ＣＡＡＣ−ＯＳで形成された酸化物半導体は、側面（端面）から酸素が脱離しやすいからである。なお、この点については、下記の参考例１において詳述する。
以下に、トランジスタの他の構成の詳細について説明する。
基板１０１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
また、基板１０１として、可撓性基板を用い、可撓性基板上に直接、酸化絶縁膜１０３及びトランジスタを形成してもよい。または、基板１０１と酸化絶縁膜１０３の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０１より分離し、他の基板に転載するのに用いることができる。その際、半導体装置は耐熱性の劣る基板や可撓性の基板にも転載できる。
酸化絶縁膜１０３は、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いることが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸化物半導体膜に酸素を拡散させることができる。酸化絶縁膜１０３の代表例としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。
酸化絶縁膜１０３は、５０ｎｍ以上、好ましくは２００ｎｍ以上３０００ｎｍ以下、好ましくは３００ｎｍ以上５００ｎｍ以下とする。酸化絶縁膜１０３を厚くすることで、酸化絶縁膜１０３の酸素脱離量を増加させることができると共に、酸化絶縁膜１０３及び後に形成される酸化物半導体膜との界面における界面準位を低減することが可能である。
ここで、「加熱により酸素の一部が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （数式１）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の脱離量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の脱離量についても見積もることができる。
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の脱離量の２倍となる。
上記構成において、加熱により酸素放出される絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
酸化絶縁膜１０３から酸化物半導体膜１１１に酸素が供給されることで、酸化絶縁膜１０３及び酸化物半導体膜１１１の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述の酸化絶縁膜１０３及び酸化物半導体膜１１１の界面に捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
即ち、酸化物半導体膜１１１に酸素欠損が生じると、酸化絶縁膜１０３と酸化物半導体膜１１１との界面において電荷が捕獲され、当該電荷がトランジスタの電気特性に影響してしまうところ、酸化絶縁膜１０３に、加熱により酸素脱離される絶縁膜を設けることで、酸化物半導体膜１１１及び酸化絶縁膜１０３の界面準位を低減し、酸化物半導体膜１１１及び酸化絶縁膜１０３の界面における電荷捕獲の影響を小さくすることができる。
酸化物半導体膜１１１としては、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一または複数を有することが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。
また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
また、酸化物半導体膜１１１に形成することが可能な金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
また、酸化物半導体膜１１１は、酸化物半導体膜は、例えば非単結晶を有してもよい。
非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とよぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
また、酸化物半導体膜１１１は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜１１１を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に二元系金属酸化物乃至四元系金属酸化物の一を用い、第２の酸化物半導体膜に第１の酸化物半導体膜と異なる二元系金属酸化物乃至四元系金属酸化物を用いてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの電界効果移動度および信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜１１１の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素、水等のドナーとなる不純物を吸収しやすく、また、水素により酸素欠損が生じやすいためｎ型化（低抵抗化）されやすい。
酸化物半導体膜１１１の厚さは、１ｎｍ以上５０ｎｍ以下、更に好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは１ｎｍ以上１０ｎｍ以下、更に好ましくは３ｎｍ以上７ｎｍ以下とすることが好ましい。
酸化物半導体膜１１１において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因となるためである。
酸化物半導体膜１１１の第１の領域１１１ａには、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
酸化物半導体膜１１１は、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜１１１の第１の領域１１１ａ中の水素濃度を低減することで、しきい値電圧の変動を低減することができる。
ゲート絶縁膜１０７としては、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化膜などを用いればよく、積層または単層で設ける。また、ゲート絶縁膜１０７において酸化物半導体膜１１１に接する側に、酸化絶縁膜１０３に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。ゲート絶縁膜１０７に加熱により酸素が脱離する膜を用いることで、酸化物半導体膜１１１及びゲート絶縁膜１０７の界面における界面準位を低減することが可能であり、電気特性の劣化の少ないトランジスタを得ることができる。また、ゲート絶縁膜１０７のゲート電極側に、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜１１１からの酸素の外部への拡散と、外部から酸化物半導体膜１１１への酸素の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、ゲート絶縁膜１０７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
ゲート絶縁膜１０７の厚さは、５ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
ゲート電極１１５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極１１５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１１５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、ゲート電極１１５とゲート絶縁膜１０７との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも酸化物半導体膜１１１より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
一対の電極１２１ａ、１２１ｂは導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
絶縁膜１１７、１１９は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等の無機材料、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、エポキシ樹脂等の有機材料、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等を用いればよく、積層または単層で設ける。なお、絶縁膜１１７を積層構造とし、ゲート電極と接する側の絶縁膜として、酸化絶縁膜１０３と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。また、加熱により酸素の一部が脱離する酸化絶縁膜上に、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜１１１からの酸素の外部への拡散と、外部から酸化物半導体膜１１１への酸素の侵入を防ぐことができる。
配線１２３ａ、１２３ｂは、一対の電極１２１ａ、１２１ｂに列挙する材料を適宜用いる。
なお、本実施の形態に示すトランジスタは、電力を制御する電力用半導体素子、代表的にはパワーＭＯＳＦＥＴとして用いることができる。
次に、図１に示すトランジスタの作製方法について、図２を用いて説明する。なお、各図において、（Ａ）、（Ｃ）、（Ｅ）、（Ｇ）、（Ｉ）は図１（Ｂ）に示すＡ−Ｂ断面図（トランジスタのチャネル幅方向）の作製工程を説明し、（Ｂ）、（Ｄ）、（Ｆ）、（Ｈ）、（Ｊ）は図１（Ｃ）に示すＣ−Ｄ断面図（トランジスタのチャネル長方向）の作製工程を説明する。
図２（Ａ）、図２（Ｂ）に示すように、基板１０１上に酸化絶縁膜１０３を形成する。次に、酸化絶縁膜１０３上に酸化物半導体膜１０４を形成する。
なお、酸化絶縁膜１０３を形成する前に、加熱処理またはプラズマ処理により、基板に含まれる水素または水を脱離させることが好ましい。この結果、後の加熱処理において、酸化絶縁膜及び酸化物半導体膜中に水素または水が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み点未満の温度で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素等）を用いる。
酸化絶縁膜１０３は、スパッタリング法、ＣＶＤ法等により形成する。
加熱により酸素の一部が脱離する酸化絶縁膜をスパッタリング法により形成する場合は、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガスの混合ガス等を用いることができる。代表的には、成膜ガス中の酸素濃度を６％以上１００％以下にすることが好ましい。
加熱により酸素の一部が脱離する酸化絶縁膜の代表例として酸化シリコン膜を形成する場合、石英（好ましくは合成石英）をターゲットに用い、基板温度３０℃以上４５０℃以下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ−Ｓ間距離）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力を０．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（Ｏ２＋Ａｒ）割合を１％以上１００％以下（好ましくは６％以上１００％以下）として、ＲＦスパッタリング法により酸化シリコン膜を形成することが好ましい。なお、石英（好ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお、成膜ガスとしては、酸素のみを用いてもよい。
また、酸化絶縁膜１０３としてＣＶＤ法で酸化絶縁膜を形成する場合、原料ガス由来の水素または水が酸化絶縁膜中に混入される場合がある。このため、ＣＶＤ法で酸化絶縁膜を形成した後、脱水素化または脱水化として、加熱処理を行うことが好ましい。
該加熱処理の温度は、酸化絶縁膜から水素または水を放出させる温度が好ましく、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
また、該加熱処理は、電気炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化絶縁膜からの水素または水の放出の時間を短縮することができる。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水素、水等が含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。なお、加熱処理は真空雰囲気で行ってもよい。
熱処理によって、酸化絶縁膜の脱水素化または脱水化を行うことができ、酸化物半導体膜への水素または水の拡散を抑制することができる。
さらに、ＣＶＤ法で形成した酸化絶縁膜に、酸素を導入することで、加熱により脱離する酸素量を増加させることができる。酸化絶縁膜に酸素を導入する方法としては、イオン注入法、イオンドーピング法、プラズマ処理等がある。
また、脱水化または脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
酸化物半導体膜１０４は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法等により酸化絶縁膜１０３上に形成する。
酸化物半導体膜１０４は、１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上３０ｎｍ以下の厚さで形成する。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、酸化物半導体膜中への水素または水等の混入を低減しつつ、ＣＡＡＣ−ＯＳを形成することができる。
また、ＣＡＡＣ−ＯＳに含まれる結晶部の配向を高めるためには、酸化物半導体膜の下地絶縁膜である、酸化絶縁膜１０３の表面の平坦性を良好にすることが好ましい。代表的には、酸化絶縁膜１０３の平均面粗さ（Ｒａ）を、０．１ｎｍ以上０．５ｎｍ未満とすることが好ましい。なお、本明細書等において、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現できる。また、平坦化処理としては、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理、ドライエッチング処理、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、被処理面を陰極とする電界をかけて、表面の微細な凹凸を平坦化するプラズマ処理（いわゆる逆スパッタ）等の一または複数を適用することができる。
ここで、酸化物半導体膜を成膜するスパッタリング装置について、以下に詳細を説明する。
酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
また、スパッタリング装置の処理室の排気は、ドライポンプ等の粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプ等の高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素及び水の排気能力が低い。そこで、水素の排気能力の高いスパッタイオンポンプ及び水の排気能力の高いクライオポンプを組み合わせることが有効となる。
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素、水等の不純物の拡散を低減することができる。
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、トランジスタの信頼性を高めることができる。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスには、水素を含む不純物が除去された高純度ガスを用いることが好ましい。
なお、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水等を取り除く工程を行ってもよい。
また、酸化絶縁膜１０３及び酸化物半導体膜は大気に触れず連続的に成膜することで、界面に大気中の水素、水等の不純物の混入を抑制することができるため、好ましい。例えば、マルチチャンバー型のスパッタリング装置において、第１の処理室で酸化絶縁膜１０３を形成する。次に、予備加熱室で酸化絶縁膜１０３が形成された基板１０１を加熱し、基板１０１及び酸化絶縁膜１０３に含まれる水素、水等の不純物を脱離させる。なお、このときの加熱温度は、酸化絶縁膜１０３から酸素が脱離しない温度範囲内とすることが好ましい。次に、第２の処理室で酸化物半導体膜を形成することで、大気に触れず連続的に酸化絶縁膜及び酸化物半導体膜を成膜することができる。
ここでは、基板としてガラス基板を用いる。まず、マルチチャンバー型のスパッタリング装置の予備加熱室において基板を加熱して、基板に含まれる水分等を脱離させる。次に、大気暴露せずに第１の処理室において、酸化絶縁膜１０３として厚さ３００ｎｍの酸化シリコン膜を形成する。次に、第２の処理室において、２００℃に加熱しながら厚さ２０ｎｍの酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ系金属酸化物）を形成する。
次に、基板１０１に加熱処理を行うことが好ましい。当該加熱処理により、酸化物半導体膜１０４の脱水素化または脱水化をすることができる。
また、酸化絶縁膜１０３に含まれる酸素の一部を、酸化絶縁膜１０３及び酸化物半導体膜１０４の界面近傍に拡散させることができる。この結果、酸化絶縁膜１０３及び酸化物半導体膜１０４の界面近傍における界面準位を低減することができる。
加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物半導体膜からの水素または水の放出、及び酸化絶縁膜１０３から酸化物半導体膜１０４への酸素拡散の時間を短縮することができる。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分〜２４時間とする。
ここでは、酸化絶縁膜１０３上に酸化物半導体膜を形成した後、上記脱水素化または脱水化のための加熱処理を行うため、脱水素化または脱水化のための加熱処理において、酸化絶縁膜１０３が全て酸化物半導体膜で覆われており、酸化絶縁膜１０３に含まれる酸素を酸化物半導体膜１０４に効率よく拡散させることができる。
また、上記脱水素化または脱水化のための加熱処理を、後に形成する酸化物半導体膜１０５を形成した後に行ってもよい。この結果、加熱処理工程数を削減しつつ、酸化物半導体膜１０５及びゲート絶縁膜１０７からの水または水素を脱離させることができる。
また、脱水化または脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
次に、図２（Ｃ）及び図２（Ｄ）に示すように、酸化物半導体膜１０４を加工して酸化物半導体膜１０５を形成した後、酸化絶縁膜１０３及び酸化物半導体膜１０５上にゲート絶縁膜１０７を形成する。次に、ゲート絶縁膜１０７上にマスク１０９を形成する。
酸化物半導体膜１０５は、酸化物半導体膜１０４上にマスクを形成した後、該マスクを用いて酸化物半導体膜１０４の一部をエッチングすることで、形成することができる。また、酸化物半導体膜１０５として印刷法を用いることで、素子分離された酸化物半導体膜１０５を直接的に形成することができる。
ここでは、酸化物半導体膜１０４上にフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて酸化物半導体膜１０４をドライエッチングして、酸化物半導体膜１０５を形成する。
ゲート絶縁膜１０７は、スパッタリング法、ＣＶＤ法等により形成する。
また、ゲート絶縁膜１０７として、酸化絶縁膜と、酸素、水素、水等のブロッキング効果を有する、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化膜との積層構造である場合、酸化絶縁膜上に、アルミニウム、ガリウム、イットリウム、ハフニウム等の金属膜をスパッタリング法、蒸着法等により形成した後、該金属膜に酸素添加処理すればよい。この場合、金属膜の厚さを５ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下とすることが好ましい。酸素添加処理としては、金属膜に酸素ラジカル、オゾン、酸素原子、酸素イオン等を添加すると共に、金属膜を酸化する処理であり、代表的には、イオン注入法、イオンドーピング法、プラズマ処理等を用いることができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、プラズマ処理においては、基板１０１が搭載される支持台または電極にバイアスを印加することで、エネルギーを有する酸素を基板１０１側に引き寄せることが可能であり、金属膜、更には、金属膜の下地となる酸化絶縁膜への酸素を添加することができる。
酸素、水素、水等のブロッキング効果を有する金属酸化膜をスパッタリング法で形成すると、粉状の汚染物質が発生しやすく、歩留まり低下の一因となるが、金属膜に酸素添加処理することで金属酸化膜を形成することで、粉状の汚染物質の発生を抑制することができ、歩留まりを高めることができる。
この後、加熱処理を行ってもよい。当該加熱処理により、金属酸化膜の金属原子と酸素の結合をより強固にすることが可能であり、後の加熱処理において、金属酸化膜からの酸素脱離を抑制することができる。このときの加熱温度は３００℃以上５００℃以下、好ましくは４００℃以上４５０℃以下とする。
酸化物半導体膜１０５に接する絶縁膜として、加熱により酸素の一部が脱離する酸化絶縁膜を形成し、該加熱により酸素の一部が脱離する酸化絶縁膜上に酸素、水素、水等のブロッキング効果を有する金属酸化膜を形成することで、加熱により酸素の一部が脱離する酸化絶縁膜から酸素を酸化物半導体膜１０５に効率よく拡散させることができる。酸化物半導体膜１０５に直接酸素を添加するのではなく、加熱により酸素の一部が脱離する酸化絶縁膜からの固相拡散により、酸化物半導体膜１０５に酸素を添加することができることができるため、酸化物半導体膜１０５へのダメージを減らすことができる。また、酸化物半導体膜１０５の側面における酸素欠損が当該酸素の拡散により補償される。この結果、図１（Ａ）の破線１２５で示す、ゲート電極１１５と重畳する酸化物半導体膜１０５の側面を介して発生するソース電極及びドレイン電極の間の寄生チャネルの発生を抑制することができる。
また、ＣＡＡＣ−ＯＳは、被形成面または表面に沿って酸素が移動しやすい。このため、素子分離した酸化物半導体膜１０５の側面から酸素の脱離が生じやすく、酸素欠損が形成されやすい。しかしながら、酸化物半導体膜１０５上に加熱により酸素の一部が脱離する酸化絶縁膜と、当該酸化絶縁膜上に金属酸化膜を設けることにより、酸化物半導体膜１０５の側面からの酸素脱離を抑制することが可能である。この結果、酸化物半導体膜１０５の側面の導電性の上昇を抑制することを抑制することができる。
ここでは、ＣＶＤ法により厚さ２００ｎｍの酸化窒化シリコン膜を形成する。
マスク１０９は、フォトリソグラフィ工程、印刷法、インクジェット法等を用いて形成することができる。
次に、酸化物半導体膜１０５にドーパントを添加する。この結果、図２（Ｅ）及び図２（Ｆ）に示すように、酸化物半導体膜１０５の端部を除く領域において、第１の領域１１１ａと、酸化物半導体膜１０５の端部に第２の領域１１１ｂ、１１１ｃが形成される。第２の領域１１１ｂ、１１１ｃは、第１の領域１１１ａと比較して、ドーパントの濃度が低く、さらに好ましくはドーパントを含まない。
酸化物半導体膜１０５にドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、窒素、リン、若しくは砒素などの１５族元素、水素、ヘリウム、ネオン、アルゴン、クリプトン、またはキセノンから少なくとも一つを選択する。
また、上記酸化物半導体膜１０５へのドーパントの添加は、酸化物半導体膜１０５を覆って、ゲート絶縁膜１０７が形成されている状態を示したが、酸化物半導体膜１０５が露出している状態でドーパントの添加を行ってもよい。
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
なお、ドーパントの添加処理は、基板１０１を加熱しながら行ってもよい。
本実施の形態では、ドーパントを酸化物半導体膜１０５に添加して第１の領域１１１ａを形成するため、第１の領域１１１ａの導電率を制御することができる。また、マスクを用いて酸化物半導体膜１０５にドーパントを添加する領域を制御できるため、スイッチング特性を有するトランジスタを歩留まり高く作製することができる。
ここでは、イオンインプランテーション法により、リンを酸化物半導体膜１０５に添加する。
この後、加熱処理を行う。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
当該加熱処理により、第１の領域１１１ａの導電率を高めることができる。なお、当該加熱処理において、第１の領域１１１ａ、及び第２の領域１１１ｂ、１１１ｃは、多結晶構造、非晶質構造、またはＣＡＡＣ−ＯＳである。
次に、図２（Ｇ）及び図２（Ｈ）に示すように、ゲート絶縁膜１０７上にゲート電極１１５を形成する。
ゲート電極１１５は、導電膜を形成し、導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜をエッチングし、ゲート電極１１５を形成する。
ゲート電極１１５となる導電膜は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
ここで、露光装置の解像限界以下の幅にまで微細化されたゲート電極の作製方法の一例について説明する。ゲート電極１３５の形成に用いるマスクに対してスリミング処理を行い、より微細な構造のマスクとすることが好ましい。スリミング処理としては、例えば、酸素ラジカルなどを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細な構造に加工できる処理であれば、アッシング処理以外の方法を用いてもよい。また、スリミング処理によって形成されるマスクによって、トランジスタのチャネル長が決定されることになるため、制御性の良好な処理を適用することが好ましい。スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは、１／２以下、より好ましくは１／３以下の幅にまで微細化することが可能である。例えば、形成されたマスクの幅は、以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下を達成することができる。また、スリミングしたマスクを後退させながら、導電膜をエッチングすることで、露光装置の解像限界以下の幅にまで微細化されたゲート電極１３５を形成することができる。
ここでは、厚さ３０ｎｍの窒化タンタル膜と、厚さ２００ｎｍのタングステン膜とをスパッタリング法により形成する。次に、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて窒化タンタル膜及びタングステン膜をドライエッチングして、ゲート電極１１５を形成する。
次に、図２（Ｉ）及び図２（Ｊ）に示すように、絶縁膜１１７及び絶縁膜１１９を形成する。次に、ゲート絶縁膜１０７、絶縁膜１１７、及び絶縁膜１１９のそれぞれ一部を除去して、酸化物半導体膜１１１の第１の領域１１１ａが露出する開口部を形成する。次に、開口部に一対の電極１２１ａ、１２１ｂを形成する。次に、絶縁膜１１９上に、一対の電極１２１ａ、１２１ｂに接続する配線１２３ａ、１２３ｂを形成する。
絶縁膜１１７及び絶縁膜１１９は、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により形成する。なお、絶縁膜１１７に、イオン注入法またはイオンドーピング法、プラズマ処理等により、酸素を添加してもよい。
また、絶縁膜１１７を形成し、加熱処理を行った後、絶縁膜１１９を形成してもよい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
また、該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化絶縁膜からの水素または水の放出の時間を短縮することができる。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。
ここでは、絶縁膜１１７として、ＣＶＤ法により厚さ３０ｎｍの酸化窒化シリコン膜と、スパッタリング法により厚さ７０ｎｍの酸化アルミニウムとを形成する。次に、電気炉を用い、酸素雰囲気において４００℃で１時間の加熱を行う。次に、絶縁膜１１９として、塗布法により、厚さ１．５μｍのポリイミド膜を形成する。
一対の電極１２１ａ、１２１ｂ、及び配線１２３ａ、１２３ｂはそれぞれ、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して導電膜をエッチングして形成する。導電膜上に形成するマスクは、印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。この後マスクを除去する。また、一対の電極１２１ａ、１２１ｂ、及び配線１２３ａ、１２３ｂをデュアルダマシン法で形成してもよい。この場合、一対の電極１２１ａ、１２１ｂ、及び配線１２３ａ、１２３ｂは同じ材料で形成される。
ここでは、スパッタリング法により厚さ５０ｎｍのチタン膜、厚さ３００ｎｍのアルミニウム膜、及び厚さ５ｎｍのチタン膜を順に積層形成する。次に、チタン膜上にフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてドライエッチングを行い、一対の電極１２１ａ、１２１ｂを形成する。次に、マスクを除去した後、一対の電極１２１ａ、１２１ｂと同様の工程により、配線１２３ａ、１２３ｂを形成する。
以上の工程により、電気特性の優れたトランジスタを作製することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、電気特性の優れたトランジスタの構造、及びその作製方法について、図３及び図４を用いて説明する。本実施の形態に示すトランジスタは、実施の形態１に示すトランジスタと比較して、サイドウォール絶縁膜を有する点が異なる。また、一対の配線が、サイドウォール絶縁膜及び酸化物半導体膜の露出部に接する点が異なる。
図３は、本実施の形態に示すトランジスタの上面図及び断面図である。図３（Ａ）は、本実施の形態に示すトランジスタの上面図であり、図３（Ｂ）は、図３（Ａ）の一点鎖線Ａ−Ｂに対応する、トランジスタのチャネル幅方向の断面図であり、図３（Ｃ）は図３（Ａ）の一点鎖線Ｃ−Ｄに対応する、トランジスタのチャネル長方向の断面図であり、図３（Ｄ）は図３（Ａ）の一点鎖線Ｅ−Ｆに対応する、トランジスタのチャネル長方向の断面図である。図３（Ｃ）は、酸化物半導体膜においてチャネル領域が形成される領域、即ち中央部の断面図であり、図３（Ｄ）は、酸化物半導体膜において端部における領域の断面図である。なお、図３（Ａ）では、明瞭化のため、トランジスタの構成要素の一部（例えば、ゲート絶縁膜１３３、サイドウォール絶縁膜１３９、絶縁膜１３７、絶縁膜１４３等）を省略している。
図３（Ａ）乃至図３（Ｄ）に示すトランジスタは、基板１０１上に設けられる酸化絶縁膜１０３と、酸化絶縁膜１０３上に設けられる酸化物半導体膜１１１と、酸化物半導体膜１１１に接する、ソース電極及びドレイン電極として機能する一対の電極１４１ａ、１４１ｂと、酸化物半導体膜１１１の少なくとも一部と接するゲート絶縁膜１３３と、ゲート絶縁膜１０７上であって、且つ酸化物半導体膜１１１と重畳するゲート電極１３５とを有する。
また、ゲート電極１３５の側面に接するサイドウォール絶縁膜１３９を有する。また、酸化絶縁膜１０３、ゲート電極１３５、サイドウォール絶縁膜１３９、及び一対の電極１４１ａ、１４１ｂ上に絶縁膜１４３を有してもよい。また、ゲート電極１３５及び絶縁膜１４３の間に絶縁膜１３７を設けることが好ましい。
図３に示すトランジスタにおいて、１の領域１１１ａ及び第２の領域１１１ｂ、１１１ｃを有する。第１の領域１１１ａは、ｎ−型の酸化物半導体であり、第２の領域１１１ｂ、１１１ｃは、ｉ型（真性または実質的に真性）の酸化物半導体である。第１の領域１１１ａは、酸化物半導体膜１１１の端部を除く領域であり、ゲートと重畳するチャネル領域、並びにソース領域及びドレイン領域として機能する。第２の領域は、酸化物半導体膜の端部であって、かつ少なくともゲート電極と重畳する領域であり、高抵抗領域として機能する。
なお、図３（Ａ）においては、第２の領域１１１ｂは閉曲線状であるが、実施の形態１に示すように、第２の領域は分離されていてもよい。
図３（Ｃ）に示すように、酸化物半導体膜１１１において、チャネル領域を含む第１の領域１１１ａをｎ−型を呈する酸化物半導体とすることで、チャネル領域のキャリア密度を高めることができる。この結果、チャネル領域のフェルミ準位が価電子帯側に近づき、チャネル領域と、ソース領域及びドレイン領域との接合部における障壁が下がる。この結果、トランジスタのオン電流及び電界効果移動度を上昇させることができる。
また、図３（Ｄ）に示すように、酸化物半導体膜１１１において、端部である第２の領域１１１ｂを、ｉ型（真性または実質的に真性）の酸化物半導体とすることで、第２の領域を高抵抗領域とすることができるため、酸化物半導体膜の端部における寄生チャネルの発生を抑制することが可能である。
本実施の形態においては、実施の形態１と同様に、第１の領域１１１ａにドーパントを添加することで、第２の領域１１１ｂよりキャリア密度を高めることが可能であり、導電率を高めることができる。
以下に、トランジスタの他の構成の詳細について説明する。
絶縁膜１３７は、ゲート電極１３５及び一対の電極１４１ａ、１４１ｂの接触を防ぐために、ゲート電極１３５上に設けることが好ましい。絶縁膜１３６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜１３９よりもエッチング速度の遅い絶縁膜を選択することで、後のサイドウォール絶縁膜１３９を形成する際に、ゲート電極１３５の膜減りを低減するためのエッチング保護膜として機能させることができる。
サイドウォール絶縁膜１３９は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜１３９として、酸化絶縁膜１０３と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
トランジスタの一対の電極１４１ａ、１４１ｂの端部が、サイドウォール絶縁膜１３９上に位置し、更に酸化物半導体膜１１１において、ドーパントを第１の領域１１１ａの露出部を覆っている。このため、チャネル長方向におけるソース−ドレイン間の距離（より正確には、ソース電極及びドレイン電極と接する酸化物半導体の間の距離）を、サイドウォール絶縁膜１３９の厚さで制御することができる。つまりマスクを用いてパターンを形成するのが困難な微細なデバイスにおいて、酸化物半導体膜１１１と接する一対の電極１４１ａ、１４１ｂのチャネル側の端部を、マスクを用いずに形成することができる。また、マスクを使用しないため、複数のトランジスタにおける加工ばらつきを低減することができる。
次に、図３に示すトランジスタの作製方法について説明する。図３に示すトランジスタは、実施の形態１に示す図２（Ａ）乃至図２（Ｅ）の工程を経た後、図４（Ａ）及び図４（Ｂ）に示すように、ゲート絶縁膜１３３となる絶縁膜１３０上に、後にゲート電極１３５となる導電膜１３１、及び後に絶縁膜１３７となる絶縁膜１３２を積層形成する。
絶縁膜１３０は、ゲート絶縁膜１０７と同様に形成することができる。
導電膜１３１及び絶縁膜１３２は、それぞれスパッタリング法、ＣＶＤ法、蒸着法等を用いて形成する。
次に、図４（Ｃ）及び図４（Ｄ）に示すように、ゲート電極１３５及び絶縁膜１３７を形成する。
ゲート電極１３５および絶縁膜１３７の形成方法を以下に示す。絶縁膜１３２上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて絶縁膜１３２の一部をエッチングして絶縁膜１３７を形成する。つぎに、絶縁膜１３７をハードマスクとして導電膜１３１をエッチングし、ゲート電極１３５を形成する。
次に、図４（Ｅ）及び図４（Ｆ）に示すように、ゲート電極１３５の側面にサイドウォール絶縁膜１３９を形成する。また、絶縁膜１３０を加工してゲート絶縁膜１３３を形成する。ここで、サイドウォール絶縁膜１３９の形成方法について説明する。
まず、絶縁膜１３０及び絶縁膜１３７上に、後にサイドウォール絶縁膜１３９となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極１３５の形状に応じる被覆性を考慮して、適宜選択すればよい。
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜１３９を形成する。サイドウォール絶縁膜１３９は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタン（ＣＨＦ３）、オクタフルオロシクロブタン（Ｃ４Ｆ８）、テトラフルオロメタン（ＣＦ４）等のフッ素を含むガスを用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）等の希ガスまたは水素（Ｈ２）を添加しても良い。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが好ましい。
なお、サイドウォール絶縁膜１３９となる絶縁膜より、エッチング速度の遅い絶縁膜を用いて絶縁膜１３７を形成することで、絶縁膜１３７がゲート電極１１５のエッチング保護膜として機能するため好ましい。
また、サイドウォール絶縁膜１３９の形成工程と共に、異方性の高いエッチングを用いて絶縁膜１３０をエッチングし、酸化物半導体膜１１１を露出させることで、ゲート絶縁膜１３３を形成することができる。
次に、図４（Ｇ）及び図４（Ｈ）に示すように、一対の電極１４１ａ、１４１ｂを形成する。
一対の電極１４１ａ、１４１ｂは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して導電膜をエッチングして形成する。導電膜上に形成するマスクは、印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。この後マスクを除去する。
一対の電極１４１ａ、１４１ｂは、少なくともサイドウォール絶縁膜１３９及びゲート絶縁膜１３３の側面と接するように、形成することが好ましい。即ち、トランジスタの一対の電極１４１ａ、１４１ｂの端部が、少なくともサイドウォール絶縁膜１３９上に位置し、酸化物半導体膜１１１において、露出部を全て覆っていることが好ましい。更には、一対の電極１４１ａ、１４１ｂの端部が絶縁膜１３７上に位置してもよい。この結果、ドーパントが含まれる第１の領域１１１ａにおいて、一対の電極１４１ａ、１４１ｂと接する領域がソース領域及びドレイン領域として機能する。また、酸化物半導体膜１１１の端部に形成される第２の領域１１１ｂ、１１１ｃは、第１の領域１１１ａと比較して導電率が低いため、高抵抗領域となり、当該領域でのリーク電流の発生を抑制することができる。また、サイドウォール絶縁膜１３９の厚さによりソース−ドレイン間の距離が制御できるため、酸化物半導体膜１１１と接する一対の電極１４１ａ、１４１ｂのチャネル側の端部を、マスクを用いずに形成させることができる。また、マスクを使用しないため、複数のトランジスタにおける加工ばらつきを低減することができる。
なお、第１の電極１４１ａ、１４１ｂを形成した後、エッチング残渣を除去するため、洗浄処理をすることが好ましい。この洗浄処理を行うことで、一対の電極１４１ａ、１４１ｂの短絡を抑制することができる。当該洗浄処理は、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、希フッ酸、シュウ酸などの酸性の溶液、または水を用いて行うことができる。
次に、図４（Ｉ）及び図４（Ｊ）に示すように、酸化絶縁膜１０３、絶縁膜１３７、サイドウォール絶縁膜１３９、一対の電極１４１ａ、１４１ｂ上に絶縁膜１４３を形成する。絶縁膜１４３は、実施の形態１に示す絶縁膜１１７と同様に形成することができる。
この後、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
なお、絶縁膜１４３の一部を除去し、開口部を形成した後、一対の電極１４１ａ、１４１ｂに接続するコンタクトプラグ、及びコンタクトプラグに接続する配線を形成してもよい。開口部を形成する際、ゲート電極１３５を挟んで設けられる一対の開口部を２回に分けて個別に形成することにより、露光装置の解像限界よりも開口部の間の距離を小さくすることができる。例えば、ゲート電極１３５に限りなく近づけて一方の開口部を形成した後、ゲート電極１３５に限りなく近づけて他方の開口部を形成する。特に、ゲート電極１３５の加工の際にスリミング処理を行った場合では、ゲート電極１３５の幅が露光機の解像限界よりも小さいため、このような方法を用いて開口部の間の距離を解像限界よりも近づけることにより、より微細なトランジスタを形成することができる。
以上の工程により、電気特性の優れたトランジスタを作製することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、電気特性の優れたトランジスタの構造、及びその作製方法について、図５及び図６を用いて説明する。本実施の形態に示すトランジスタは、実施の形態２に示すトランジスタと比較して、酸化物半導体膜の端部を覆う保護膜を有する点が異なる。
図５は、本実施の形態に示すトランジスタの上面図及び断面図である。図５（Ａ）は、本実施の形態に示すトランジスタの上面図であり、図５（Ｂ）は、図５（Ａ）の一点鎖線Ａ−Ｂに対応する、トランジスタのチャネル幅方向の断面図であり、図５（Ｃ）は図５（Ａ）の一点鎖線Ｃ−Ｄに対応する、トランジスタのチャネル長方向の断面図であり、図５（Ｄ）は図５（Ａ）の一点鎖線Ｅ−Ｆに対応する、トランジスタのチャネル長方向の断面図である。図５（Ｃ）は、酸化物半導体膜においてチャネル領域が形成される領域、即ち中央部の断面図であり、図５（Ｄ）は、酸化物半導体膜において端部における領域の断面図である。なお、図５（Ａ）では、明瞭化のため、トランジスタの構成要素の一部（例えば、ゲート絶縁膜１３３、サイドウォール絶縁膜１３９、絶縁膜１３７、絶縁膜１４３等）を省略している。
図５（Ａ）乃至図５（Ｄ）に示すトランジスタは、基板１０１上に設けられる酸化絶縁膜１０３と、酸化絶縁膜１０３上に設けられる酸化物半導体膜１１１と、酸化物半導体膜１１１の端部を覆う保護膜１５３と、酸化物半導体膜１１１に接する、ソース電極及びドレイン電極として機能する一対の電極１４１ａ、１４１ｂと、酸化物半導体膜１１１の少なくとも一部と接するゲート絶縁膜１３３と、ゲート絶縁膜１０７上であって、且つ酸化物半導体膜１１１と重畳するゲート電極１３５とを有する。
また、ゲート電極１３５の側面に接するサイドウォール絶縁膜１３９を有する。また、酸化絶縁膜１０３、ゲート電極１３５、サイドウォール絶縁膜１３９、及び一対の電極１４１ａ、１４１ｂ上に絶縁膜１４３を有してもよい。また、ゲート電極１３５及び絶縁膜１４３の間に絶縁膜１３７を設けることが好ましい。
図５に示すトランジスタにおいて、第１の領域１１１ａ及び第２の領域１１１ｂ、１１１ｃを有する。第１の領域１１１ａは、ｎ−型の酸化物半導体であり、第２の領域１１１ｂ、１１１ｃは、ｉ型（真性または実質的に真性）の酸化物半導体である。第１の領域１１１ａは、酸化物半導体膜１１１の端部を除く領域であり、ゲートと重畳するチャネル領域、並びにソース領域及びドレイン領域として機能する。第２の領域は、酸化物半導体膜の端部であって、かつ少なくともゲート電極と重畳する領域であり、高抵抗領域として機能する。また、第２の領域１１１ｂは、保護膜１５３と接する。
なお、図５（Ａ）においては、第２の領域１１１ｂは閉曲線状であるが、実施の形態１に示すように、第２の領域は分離されていてもよい。
保護膜１５３は、酸化絶縁膜１０３に示すような、加熱により酸素が脱離する酸化絶縁膜、または酸素のブロッキング効果を有する酸化絶縁膜を用いる。熱により酸素が脱離する酸化絶縁膜の代表例としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン等がある。また、酸素のブロッキング効果を有する酸化絶縁膜の代表例としては、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等で形成することができる。
保護膜１５３は、酸化物半導体膜１１１の端部における電界を緩和すると共に、ドーパントを酸化物半導体膜１１１に添加するときのマスクとして機能する。このため、保護膜の厚さは、ゲート絶縁膜１３３の厚さの５倍以上が好ましく、代表的には、２５ｎｍ以上１０００ｎｍ以下、より好ましくは１００ｎｍ以上１０００ｎｍ以下とする。また、保護膜１５３は、酸化物半導体膜１１１及び一対の電極１４１ａ、１４１ｂ間での絶縁性を保つために、少なくとも酸化物半導体膜１１１の側面を覆うことが好ましく、さらには酸化物半導体膜１１１の側面及び上面の一部を覆う。このとき、酸化物半導体膜１１１の上面において、側面から１０ｎｍ以上５００ｎｍ以下、好ましくは２０ｎｍ以上３００ｎｍ以下、さらに好ましくは５０ｎｍ以上２００ｎｍ以下の領域を覆う。この結果、酸化物半導体膜１１１の端部へのドーパントの添加を防ぎ、酸化物半導体膜１１１の端部にかかるゲートによる電界を緩和すると共に、酸化物半導体膜１１１及び一対の電極１４１ａ、１４１ｂ間での絶縁性を保つことができる。
また、保護膜１５３が酸化物半導体膜１１１の端部を覆うことで、酸化物半導体膜１１１の側面と、一対の電極１４１ａ、１４１ｂとが接触せず、当該領域におけるリーク電流の発生を抑制することができる。
図５（Ｃ）に示すように、酸化物半導体膜１１１において、チャネル領域を含む第１の領域１１１ａをｎ−型を呈する酸化物半導体とすることで、チャネル領域のキャリア密度を高めることができる。この結果、チャネル領域のフェルミ準位が価電子帯側に近づき、チャネル領域と、ソース領域及びドレイン領域との接合部における障壁が下がる。この結果、トランジスタのオン電流及び電界効果移動度を上昇させることができる。
また、図５（Ｄ）に示すように、酸化物半導体膜１１１において、第２の領域１１１ｂが、加熱により酸素が脱離する酸化絶縁膜で形成される保護膜１５３で覆われる。このため、加熱により第２の領域１１１ｂに酸素を拡散させることが可能であり、酸素欠損が当該酸素の拡散により補償され、酸素欠損が低減し、酸化物半導体膜の端部がｉ型（真性または実質的に真性）の酸化物半導体となる。または、第２の領域１１１ｂが、酸素のブロッキング効果を有する酸化絶縁膜で形成される保護膜１５３で覆われる。このため、第２の領域１１１ｂにおける酸素の脱離を抑制することが可能であるため、第２の領域１１１ｂがｉ型（真性または実質的に真性）の酸化物半導体となる。第２の領域１１１ｂを、ｉ型（真性または実質的に真性）を呈する酸化物半導体とすることで、第２の領域を高抵抗領域とすることができる。また、第２の領域１１１ｂは保護膜１５３で覆われているため、当該領域にかかるゲート電極の電界が低減される。これらのため、酸化物半導体膜の端部における寄生チャネルの発生を抑制することが可能である。
本実施の形態においては、実施の形態１と同様に、第１の領域１１１ａにドーパントを添加することで、第２の領域１１１ｂよりキャリア密度を高めることが可能であり、導電率を高めることができる。
次に、図５に示すトランジスタの作製方法について説明する。図５に示すトランジスタは、実施の形態１に示す図２（Ａ）及び図２（Ｅ）の工程を経た後、図６（Ａ）及び図６（Ｂ）に示すように、酸化物半導体膜１０５上に後に保護膜１５３となる絶縁膜１５０を形成する。次に、絶縁膜１５０上にマスク１５１を形成する。
絶縁膜１５０は、スパッタリング法、ＣＶＤ法等により形成する。
次に、図６（Ｃ）及び図６（Ｄ）に示すように、マスク１５１を用いて絶縁膜１５０をエッチングして、保護膜１５３を形成する。この後、保護膜１５３及び酸化物半導体膜１０５を酸素プラズマに曝すことで角が選択的にエッチングされ、酸化物半導体膜１０５及び保護膜１７５に酸素を添加すると共に、保護膜１７７の端部を湾曲させることができる。保護膜１７７の端部を湾曲させることで、後に形成するゲート絶縁膜の被覆性を高め、断切れを低減することが可能であるため好ましい。
次に、保護膜１５３をマスクとして、実施の形態１と同様に、酸化物半導体膜１０４にドーパントを添加する。この結果、図６（Ｅ）及び図６（Ｆ）に示すように、ドーパントを含む第１の領域１１１ａ、及び、第１の領域１１１ａと比較して、ドーパントの濃度の低い、更には、ドーパントを含まない第２の領域１１１ｂを形成することができる。
この後、実施の形態１と同様に加熱処理を行う。
次に、図６（Ｇ）及び図６（Ｈ）に示すように、酸化物半導体膜１１１、及び保護膜１５３上に、後にゲート絶縁膜１３３となる絶縁膜１３０を形成する。次に、実施の形態２と同様の工程により、ゲート電極１３５及び絶縁膜１３７を形成する。
次に、図６（Ｉ）及び図６（Ｊ）に示すように、実施の形態２と同様の工程によりサイドウォール絶縁膜１３９、一対の電極１４１ａ、１４１ｂ、絶縁膜１４３を形成する。
なお、ここでは、保護膜１５３を形成した後、ゲート絶縁膜１３３となる絶縁膜１３０を形成したが、ゲート絶縁膜１３３となる絶縁膜１３０を形成した後、保護膜１５３を形成してもよい。また、各工程の間に、実施の形態１及び実施の形態２と同様に、適宜加熱処理を行ってもよい。
なお、絶縁膜１４３の一部を除去し、開口部を形成した後、一対の電極１４１ａ、１４１ｂに接続するコンタクトプラグ、及びコンタクトプラグに接続する配線を形成してもよい。開口部を形成する際、ゲート電極１３５を挟んで設けられる一対の開口部を２回に分けて個別に形成することにより、露光装置の解像限界よりも開口部の間の距離を小さくすることができる。例えば、ゲート電極１３５に限りなく近づけて一方の開口部を形成した後、ゲート電極１３５に限りなく近づけて他方の開口部を形成する。特に、ゲート電極１３５の加工の際にスリミング処理を行った場合では、ゲート電極１３５の幅が露光機の解像限界よりも小さいため、このような方法を用いて開口部の間の距離を解像限界よりも近づけることにより、より微細なトランジスタを形成することができる。
以上の工程により、電気特性の優れたトランジスタを作製することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３とは異なる、酸化物半導体膜の第１の領域及び第２の領域の作製方法について説明する。本実施の形態では、ドーパントを酸化物半導体膜に添加せず、酸素を添加することで、第１の領域及び第２の領域を形成する。
図７（Ａ）に示すように、基板１０１上に酸化絶縁膜１０３を形成する。次に、酸化絶縁膜１０３上に酸化物半導体膜１９１を形成する。ここでは、酸素が脱離された酸化物半導体膜を形成することで、導電率及びキャリア密度の高い酸化物半導体膜１９１を形成することができる。即ち、ｎ−型の酸化物半導体膜１９１を形成することができる。
酸素が脱離された酸化物半導体膜は、２００℃以上基板歪み点未満の温度、好ましくは３００℃６００℃以下で加熱しながら形成することができる。成膜時の温度を高くすると、堆積物である酸化物半導体への水素または水の混入を低減すると共に、酸素が脱離する。この結果、酸素欠損を多く含み、導電率及びキャリア密度の高い酸化物半導体膜を形成することができる。
次に、実施の形態３と同様に、酸化絶縁膜１０３及び酸化物半導体膜１９１上にマスク１７１を形成する。
次に、マスク１７１を用いて酸化物半導体膜１９１をエッチングして、図７（Ｂ）に示すように、素子分離された酸化物半導体膜１９３を形成する。次に、マスク１７１を残存したまま酸化物半導体膜１９１に酸素を添加する。酸素の添加方法は、実施の形態１に示すドーパントの添加方法を適宜用いればよい。当該酸素の添加により、第２の領域１９５ｂ、１９５ｃの酸素欠損量を低減することが可能であり、第２の領域１９５ｂ、１９５ｃはｉ型（真性または実質的に真性）の酸化物半導体となる。この結果、図７（Ｃ）に示すように、ｎ−型の酸化物半導体である第１の領域１９５ａ、及びｉ型（真性または実質的に真性）の酸化物半導体である第２の領域１９５ｂ、１９５ｃを有する酸化物半導体膜１９５を形成することができる。第１の領域１９５ａは、酸素欠損量が第２の領域１９５ｂ、１９５ｃより多いため、導電率及びキャリア密度が第２の領域より高い。
なお、ここでは、酸化物半導体膜１９１として酸素欠損量の多い酸化物半導体膜を形成したが、酸化物半導体膜１９１として、導電率及びキャリア密度の高い酸窒化物半導体膜を形成してもよい。酸窒化物半導体膜の代表例としては、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜等がある。酸窒化物半導体膜において、窒素濃度が０．０１原子％以上３０原子％以下であることが好ましい。当該濃度の窒素を含むことで、酸窒化物半導体膜のキャリア密度を増加させることができる。なお、窒素濃度が高すぎると、当該窒素がキャリアの移動を阻害し、導電率が低下するためこのましくない。
酸化物半導体膜１９１として酸窒化物半導体膜を用い、図７の工程を経ることで、第１の領域１９５ａ、及び第２の領域１９５ｂ、１９５ｃを有する酸化物半導体膜１９５を形成することができる。第１の領域１９５ａは、第２の領域１９５ｂ、１９５ｃより酸素含有量が少なく、第２の領域１９５ｂ、１９５ｃにおいては、酸素含有量が多いため、第１の領域１９５ａは、導電率及びキャリア密度が第２の領域より高い。
この後、実施の形態１乃至実施の形態３のいずれかの工程を経て、トランジスタを作製することができる。
ここでは、酸化物半導体膜１９３に酸素を添加するマスク１７１として、酸化物半導体膜１９１を素子分離するマスクを用いることで、マスクの形成工程数を削減できる。なお、酸化物半導体膜１９１を素子分離するマスクと異なるマスクを再度形成して、酸化物半導体膜１９３に酸素を添加してもよい。または、酸化物半導体膜１９３を形成した後、マスク１７１を除去して、絶縁膜を形成し、当該絶縁膜上にマスクを形成した後、酸化物半導体膜１９３に酸素を添加してもよい。当該工程により、酸化物半導体膜１９３へのダメージを低減することができる。
以上の工程により、電気特性の優れたトランジスタを作製することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態３とは異なる保護膜の作製方法について、図８及び図９を用いて説明する。本実施の形態においては、酸化物半導体膜をエッチングするマスクを用いて保護膜を形成することで、実施の形態３と比較して、保護膜の形成工程において、マスク数を削減することができる。
図８は、リフトオフ法を用いた保護膜１７５の形成方法である。
図８（Ａ）に示すように、基板１０１上に酸化絶縁膜１０３を形成し、酸化絶縁膜１０３上に酸化物半導体膜１０４を形成する。次に、酸化物半導体膜１０４上に酸化物半導体膜１０４を素子分離するためのマスク１７１を形成する。なお、マスクは、保護膜１７５となる絶縁膜の段差被覆率が低下し、段切れが生じる程度の厚さとすることが好ましい。また、マスク１７１は、フォトリソグラフィ工程により形成されたレジストマスクの他、ポリイミド、アクリル樹脂、エポキシ樹脂等の有機材料、アルミニウム、チタン等の導電膜を適宜用いて形成することができる。
次に、図８（Ｂ）に示すように、マスク１７１を用いて酸化物半導体膜１０４をエッチングして、素子分離された酸化物半導体膜１０５を形成する。
次に、図８（Ｃ）に示すように、酸化絶縁膜１０３、酸化物半導体膜１０５の端部、及びマスク１７１上に絶縁膜を形成する。なお、当該絶縁膜は、段差被覆性の低いスパッタリング法を用いることが好ましい。ここでは、マスク１７１により段差が形成されているため、絶縁膜は段切れが生じてしまい、酸化絶縁膜１０３及び酸化物半導体膜１０５の端部を覆う絶縁膜１７３ａと、マスク１７１を覆う絶縁膜１７３ｂとに分離する。
次に、図８（Ｄ）に示すように、マスク１７１を除去する。このとき、マスク１７１上に形成される絶縁膜１７３ｂも除去される。この結果、酸化物半導体膜１０５の端部を覆う保護膜１７５を形成することができる。
なお、この後、酸化物半導体膜１０５及び保護膜１７５を酸素プラズマに曝すことで角が選択的にエッチングされ、酸化物半導体膜１０５及び保護膜１７５に酸素を添加すると共に、図８（Ｅ）に示すように、端部が湾曲した保護膜１７７を形成することができる。保護膜１７７の端部が湾曲していると、後に形成するゲート絶縁膜の被覆性を高め、断切れを低減することが可能であるため好ましい。
次に、図９を用いて、図８とは異なる保護膜の形成方法について説明する。図９は、エッチバック法を用いた保護膜１８５の形成方法である。
図８（Ａ）及び図８（Ｂ）の工程の後、図９（Ａ）に示すように、酸化絶縁膜１０３を形成し、酸化物半導体膜１０４、及びマスク１７１上に塗布法により絶縁膜１８１を形成する。
次に、マスク及び絶縁膜１８１を等方的にエッチングして、図９（Ｂ）に示すように、残存するマスク１８３及び残存する保護膜１８５を形成する。図９（Ｂ）において、破線１８４はエッチングされる前のマスク１７１を示し、破線１８６はエッチングされる前の絶縁膜１８１を示す。
次に、図９（Ｃ）に示すように、エッチングされたマスク１８３を除去することで、酸化物半導体膜１０５の端部を覆う保護膜１８５を形成することができる。このような工程により形成された保護膜１８５は、基板全体において凹凸が小さいため、後に形成されるゲート絶縁膜への凹凸の影響が少なく、被覆率を保持することが可能である。
なお、この後、酸化物半導体膜１０５及び保護膜１８５を酸素プラズマに曝すことで角が選択的にエッチングされ、酸化物半導体膜１０５及び保護膜１８５に酸素を添加すると共に、図９（Ｄ）に示すように、端部が湾曲した保護膜１８７を形成することができる。保護膜１８７の端部が湾曲していると、後に形成するゲート絶縁膜の被覆性を高め、断切れを低減することが可能であるため好ましい。
この後、実施の形態１乃至実施の形態３のいずれかの工程を経て、トランジスタを作製することができる。
以上の工程により、電気特性の優れたトランジスタを作製することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、実施の形態２及び実施の形態３と異なる一対の電極の形成方法について、説明する。
実施の形態２と同様に、図２（Ａ）乃至図２（Ｆ）、及び図４（Ａ）乃至図４（Ｆ）に示す工程を経たのち、酸化物半導体膜１１１、絶縁膜、及びサイドウォール絶縁膜１３９上に導電膜を形成し、導電膜上にレジストを塗布する。
次に、レジストを加工して導電膜を露出するマスクを形成する。マスクの第１の形成方法として、レジストを加熱した後、導電膜を露出させるように全面をエッチングする方法がある。加熱されたレジストのエッチングは、ウェットエッチングまたはドライエッチングを適宜用いることができる。
マスクの第２の形成方法として、レジストの全面を露光した後、現像する方法がある。ここでは、ゲート電極１１５及びサイドウォール絶縁膜１３９が形成される領域は凸形状であるため、当該領域上方にあるレジストの厚さが薄い。そこで、当該領域のレジストが除去され、ゲート電極と重畳しない酸化物半導体膜の上方にあるレジストが残存するような露光量によって、レジストを全面露光すると、導電膜の一部を露出するマスクを形成することができる。次に、マスクを用いて導電膜をエッチングすることで、一対の電極１４１ａ、１４１ｂを形成することができる。
なお、レジストの代わりに、ＣＶＤ法または塗布法により導電膜上に絶縁膜を形成した後、該絶縁膜及び導電膜を化学的機械的研磨処理することで、分離された一対の電極を形成することができる。なお、該工程の場合、絶縁膜１３７として化学的機械的研磨されにくい絶縁膜を用いて形成することで、選択的に導電膜を分離すると共に、ゲート電極１３５のエッチングを防ぐことができる。
本実施の形態により、一対の電極１４１ａ、１４１ｂを形成するマスクを、フォトマスクを用いずとも形成することが可能であるため、フォトマスクのアライメント精度、縮小投影露光による加工技術の精度に関わらず、歩留まりの高く微細構造のトランジスタを形成することができる。
この後、実施の形態１乃至実施の形態３のいずれかの工程を経て、トランジスタを作製することができる。
以上の工程により、電気特性の優れたトランジスタを作製することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、実施の形態２及び実施の形態３とは異なるサイドウォール絶縁膜の形成方法について、説明する。
実施の形態２と同様に、図２（Ａ）乃至図２（Ｆ）、及び図４（Ａ）乃至図４（Ｄ）に示す工程を経たのち、絶縁膜１３０、ゲート電極１３５、及び絶縁膜１３７上に絶縁膜を形成する。当該絶縁膜は、絶縁膜１１９に示す材料を適宜適用することができる。また、当該絶縁膜は、後の工程で平坦化処理したときに、ゲート電極１３５が露出しない程度の厚さとする。
次に、絶縁膜の平坦化処理を行った後、フォトリソグラフィ工程によりマスクを形成する。次に、当該マスクを用いて絶縁膜１３０、及び平坦化された絶縁膜のそれぞれ一部をエッチングして、ゲート絶縁膜１３３及びサイドウォール絶縁膜１３９を形成する。なお、本実施の形態においては、サイドウォール絶縁膜１３９は、ゲート電極２２１及び絶縁膜１３７の側面だけでなく、絶縁膜１３７の頂部も覆う。
この後、実施の形態１乃至実施の形態３のいずれかの工程を経て、トランジスタを作製することができる。
以上の工程により、電気特性の優れたトランジスタを作製することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、ここでは、半導体装置の一例として記憶装置を用いて説明する。
図１０は、半導体装置の構成の一例である。図１０（Ａ）に、半導体装置の断面図を、図１０（Ｂ）に半導体装置の上面図を、図１０（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図１０（Ａ）は、図１０（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。なお、図１０（Ｂ）においては、明瞭化のため、トランジスタの構成要素の一部（例えば、基板３００、ゲート絶縁膜３０８、絶縁膜３２８、絶縁膜３２９、絶縁膜３３０、ゲート絶縁膜３４６、層間絶縁膜３３５、絶縁膜３４９、絶縁膜３５０、絶縁膜３５２、配線３５６等）を省略している。
図１０（Ａ）及び図１０（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３６０を有し、上部に第２の半導体材料を用いたトランジスタ３６２を有するものである。トランジスタ３６２は、適宜実施の形態１乃至実施の形態７で示したトランジスタと同様な構造を有する例である。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体膜を用いた実施の形態１乃至実施の形態７で示すトランジスタを適宜用いる。なお、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成は、ここで示すものに限定されない。
図１０（Ａ）におけるトランジスタ３６０は、半導体材料（例えば、シリコンなど）を含む基板３００に設けられたチャネル領域３１６と、チャネル領域３１６を挟むように設けられた不純物領域３２０と、不純物領域３２０に接する金属間化合物領域３２４と、チャネル領域３１６上に設けられたゲート絶縁膜３０８と、ゲート絶縁膜３０８上に設けられたゲート電極３１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板３００上にはトランジスタ３６０を囲むように素子分離絶縁膜３０６が設けられており、トランジスタ３６０を覆うように絶縁膜３２８、絶縁膜３２９、及び絶縁膜３３０が設けられている。なお、トランジスタ３６０において、ゲート電極３１０の側面にサイドウォール絶縁膜を設け、不純物濃度が異なる領域を含む不純物領域３２０としてもよい。
単結晶半導体基板を用いたトランジスタ３６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ３６０を覆うように絶縁膜を３層形成する。トランジスタ３６２及び容量素子３６４の形成前の処理として、該３層の絶縁膜にＣＭＰ処理を施して、平坦化した絶縁膜３２８、絶縁膜３２９、絶縁膜３３０を形成し、同時にゲート電極３１０の上面を露出させる。
絶縁膜３２８、絶縁膜３２９、絶縁膜３３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜３２８、絶縁膜３２９、絶縁膜３３０は、プラズマＣＶＤ法またはスパッタリング法等を用いて形成することができる。
また、絶縁膜３２８、絶縁膜３２９、絶縁膜３３０は、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁膜３２８、絶縁膜３２９、絶縁膜３３０を形成してもよい。
なお、本実施の形態において、絶縁膜３２８として窒化シリコン膜、絶縁膜３２９として、水、水素、酸素等の拡散防止膜として機能する金属酸化膜、代表的には酸化アルミニウム膜、絶縁膜３３０として、実施の形態１に示す加熱により酸素の一部が脱離する酸化絶縁膜、代表的には酸化シリコン膜を用いる。このような構造とすると、後の加熱工程において、窒化シリコン膜に含まれる水素を半導体材料を含む基板３００、特にチャネル領域３１６に拡散させ、当該領域の欠陥の水素化が可能であると共に、酸化シリコン膜の酸素を酸化物半導体膜３４４へ拡散させ、酸化物半導体膜３４４の酸素欠損を低減することができる。
絶縁膜３３０表面において、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁膜３３０表面の平均面粗さは０．１５ｎｍ以下）絶縁膜３３０上に酸化物半導体膜３４４を形成する。
図１０（Ａ）に示すトランジスタ３６２は、酸化物半導体膜３４４と、酸化物半導体膜３４４に接する、ソース電極及びドレイン電極として機能する一対の電極３４２ａ、３４２ｂと、酸化物半導体膜３４４の少なくとも一部と接するゲート絶縁膜３４６と、ゲート絶縁膜３４６上であって、且つ酸化物半導体膜３４４と重畳するゲート電極３４８とを有する。また、ゲート電極３４８上に設けられる絶縁膜３４９と、ゲート電極３４８の側面に接するサイドウォール絶縁膜３３６ａ、３３６ｂと、を有する。
なお、トランジスタ３６２として、実施の形態１乃至実施の形態７に示す、酸化物半導体をチャネル領域に用いたトランジスタを適宜用いることができる。また、トランジスタ３６２においてチャネル長は短く、５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下とする。トランジスタ３６２は、酸化物半導体膜をチャネル領域に用いているため、スイッチング素子としての良好な電気特性示すトランジスタである。
トランジスタ３６２は、オフ電流が小さいため、当該トランジスタを用いることにより、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ３６２上には、層間絶縁膜３３５、絶縁膜３５０が単層または積層で設けられている。本実施の形態では、絶縁膜３５０として、酸化アルミニウム膜を用いることによって、トランジスタ３６２に安定な電気特性を付与することができる。
また、層間絶縁膜３３５及び絶縁膜３５０を介して、トランジスタ３６２の電極３４２ａと重畳する領域には、導電膜３５３が設けられており、電極３４２ａと、層間絶縁膜３３５と、絶縁膜３５０と、導電膜３５３とによって、容量素子３６４が構成される。すなわち、トランジスタ３６２の電極３４２ａは、容量素子３６４の一方の電極として機能し、導電膜３５３は、容量素子３６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子３６４を設けない構成とすることもできる。また、容量素子３６４は、別途、トランジスタ３６２の上方に設けてもよい。
トランジスタ３６２及び容量素子３６４の上には絶縁膜３５２が設けられている。そして、絶縁膜３５２上にはトランジスタ３６２と、他のトランジスタを接続するための配線３５６が設けられている。図１０（Ａ）には図示しないが、配線３５６は、絶縁膜３５０、絶縁膜３５２及びゲート絶縁膜３４６などに形成された開口部に形成された電極を介して電極３４２ｂと電気的に接続される。ここで、該電極は、少なくともトランジスタ３６２の酸化物半導体膜３４４の一部と重畳するように設けられることが好ましい。
図１０（Ａ）及び図１０（Ｂ）において、トランジスタ３６０と、トランジスタ３６２とは、少なくとも一部が重畳するように設けられており、トランジスタ３６０のソース領域またはドレイン領域と酸化物半導体膜３４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ３６２及び容量素子３６４が、トランジスタ３６０の少なくとも一部と重畳するように設けられている。例えば、容量素子３６４の導電膜３５３は、トランジスタ３６０のゲート電極３１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
なお、電極３４２ｂ及び配線３５６の電気的接続は、電極３４２ｂ及び配線３５６を直接接触させて行ってもよいし、電極３４２ｂ及び配線３５６の間の絶縁膜に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
次に、図１０（Ａ）及び図１０（Ｂ）に対応する回路構成の一例を図１０（Ｃ）に示す。
図１０（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ３６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３６２のゲート電極とは、電気的に接続されている。そして、トランジスタ３６０のゲート電極と、トランジスタ３６２のソース電極またはドレイン電極の一方は、容量素子３６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３６４の電極の他方は電気的に接続されている。
図１０（Ｃ）に示す半導体装置では、トランジスタ３６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ３６２がオン状態となる電位にして、トランジスタ３６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ３６０のゲート電極、及び容量素子３６４に与えられる。すなわち、トランジスタ３６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ３６２がオフ状態となる電位にして、トランジスタ３６２をオフ状態とすることにより、トランジスタ３６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３６２のオフ電流は極めて小さいため、トランジスタ３６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ３６０をｎチャネル型とすると、トランジスタ３６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ３６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル領域に酸化物半導体膜を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態においては、実施の形態１乃至実施の形態７に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態８に示した構成と異なる構成について、図１１及び図１２を用いて説明を行う。なお、ここでは、半導体装置の一例として記憶装置を用いて説明する。
図１１（Ａ）は、半導体装置の回路構成の一例を示し、図１１（Ｂ）は半導体装置の一例を示す概念図である。まず、図１１（Ａ）に示す半導体装置について説明を行い、続けて図１１（Ｂ）に示す半導体装置について、以下説明を行う。
図１１（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ３６２のソース電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ３６２のゲート電極とは電気的に接続され、トランジスタ３６２のソース電極またはドレイン電極と容量素子４５４の第１の端子とは電気的に接続されている。
次に、図１１（Ａ）に示す半導体装置（メモリセル４５０）に、情報の書き込み及び保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ３６２がオン状態となる電位として、トランジスタ３６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子４５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ３６２がオフ状態となる電位として、トランジスタ３６２をオフ状態とすることにより、容量素子４５４の第１の端子の電位が保持される（保持）。
酸化物半導体膜を用いたトランジスタ３６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ３６２をオフ状態とすることで、容量素子４５４の第１の端子の電位（あるいは、容量素子４５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ３６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子４５４とが導通し、ビット線ＢＬと容量素子４５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子４５４の第１の端子の電位（あるいは容量素子４５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子４５４の第１の端子の電位をＶ、容量素子４５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル４５０の状態として、容量素子４５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図１１（Ａ）に示す半導体装置は、トランジスタ３６２のオフ電流が極めて小さいという特徴から、容量素子４５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図１１（Ｂ）に示す半導体装置について、説明を行う。
図１１（Ｂ）に示す半導体装置は、上部に記憶回路として図１１（Ａ）に示したメモリセル４５０を複数有するメモリセルアレイ４５１ａ及び４５１ｂを有し、下部に、メモリセルアレイ４５１（メモリセルアレイ４５１ａ及び４５１ｂ）を動作させるために必要な周辺回路４５３を有する。なお、周辺回路４５３は、メモリセルアレイ４５１と電気的に接続されている。
図１１（Ｂ）に示した構成とすることにより、周辺回路４５３をメモリセルアレイ４５１（メモリセルアレイ４５１ａ及び４５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路４５３に設けられるトランジスタは、トランジスタ３６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図１１（Ｂ）に示した半導体装置では、２つのメモリセルアレイ４５１（メモリセルアレイ４５１ａと、メモリセルアレイ４５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
次に、図１１（Ａ）に示したメモリセル４５０の具体的な構成について図１２を用いて説明を行う。
図１２は、メモリセル４５０の構成の一例である。図１２（Ａ）に、メモリセル４５０の断面図を、図１２（Ｂ）にメモリセル４５０の上面図をそれぞれ示す。ここで、図１２（Ａ）は、図１２（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。なお、図１０（Ｂ）においては、明瞭化のため、トランジスタの構成要素の一部（例えば、層間絶縁膜３３５、ゲート絶縁膜３４６、絶縁膜３４９、絶縁膜４５６、絶縁膜４５８、配線４６０等）を省略している。
図１２（Ａ）及び図１２（Ｂ）に示すトランジスタ３６２は、実施の形態１乃至実施の形態７で示すトランジスタと同様な構成とすることができる。
絶縁膜３３０上に設けられたトランジスタ３６２上には、絶縁膜４５６が単層または積層で設けられている。また、絶縁膜４５６を介して、トランジスタ３６２の電極３４２ａと重畳する領域には、導電膜４６２が設けられており、電極３４２ａと、層間絶縁膜３３５と、絶縁膜４５６と、導電膜４６２とによって、容量素子４５４が構成される。すなわち、トランジスタ３６２の電極３４２ａは、容量素子４５４の一方の電極として機能し、導電膜４６２は、容量素子４５４の他方の電極として機能する。
トランジスタ３６２及び容量素子４５４の上には絶縁膜４５８が設けられている。そして、絶縁膜４５８上にはメモリセル４５０と、隣接するメモリセル４５０を接続するための配線４６０が設けられている。図示しないが、配線４６０は、絶縁膜４５６及び絶縁膜４５８などに形成された開口を介してトランジスタ３６２の電極３４２ｂと電気的に接続されている。但し、開口に他の導電膜を設け、該他の導電膜を介して、配線４６０と電極３４２ｂとを電気的に接続してもよい。なお、配線４６０は、図１１（Ａ）の回路図におけるビット線ＢＬに相当する。
図１２（Ａ）及び図１２（Ｂ）において、トランジスタ３６２の電極３４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
図１２（Ｂ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体膜を用いたトランジスタにより形成されている。酸化物半導体膜を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態１０）
先の実施の形態で示した半導体装置の一例としては、半導体装置は、中央演算処理装置、マイクロプロセッサ、マイクロコンピュータ、記憶装置、イメージセンサ、電気光学装置、発光表示装置等がある。また、該半導体装置をさまざまな電子機器に適用することができる。電子機器としては、例えば、表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、時計、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、スマートフォン、電子書籍、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器、空調設備、食器洗浄器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、工具、煙感知器、医療機器、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電気自動車、ハイブリッド車、プラグインハイブリッド車、装軌車両、原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛生、宇宙探査機や惑星探査機、宇宙船等がある。本実施の形態では、先の実施の形態で示した半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１３乃至図１６を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のＳＲＡＭは、図１３（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図１３（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
図１４に携帯機器のブロック図を示す。図１４に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６は、中央演算処理装置（ＣＰＵ９０７）、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、ＣＰＵ９０７に含まれる、データや命令を記憶するための主記憶装置、及び高速でデータの書き込みと読み出しができるレジスタ、キャッシュなどの緩衝記憶装置に、先の実施の形態で説明した半導体装置を採用することにより、ＣＰＵの消費電力が十分に低減することができる。
図１５に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１５に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図１６に電子書籍のブロック図を示す。図１６はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１６のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（参考例）
以下、ＣＡＡＣ−ＯＳ膜の側面（端面）から酸素が脱離しやすい点について詳述する。
ここでは、酸化物半導体膜の一例として、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（以下、ＩＧＺＯと呼ぶ。）膜における、過剰酸素（化学量論比を満たす酸素よりも多くの酸素）及び酸素欠損の動きやすさについて、科学技術計算結果を参照して説明する。
なお、計算は、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２となるＩＧＺＯの一つのＩｎ−Ｏ面に過剰酸素または酸素欠損が一つ存在するモデルを構造最適化によって作成（図１８乃至図２１、及び図２３及び図２４を参照。）し、ＮＥＢ（Ｎｕｄｇｅｄ Ｅｌａｓｔｉｃ Ｂａｎｄ）法を用いて最小エネルギー経路に沿った中間構造に対するエネルギーをそれぞれ算出した。
計算は、密度汎関数理論（ＤＦＴ）に基づく計算プログラムソフト「ＯｐｅｎＭＸ」を用いて行った。パラメータについて以下に説明する。
基底関数には、擬原子局在基底関数を用いた。この基底関数は、分極基底系ＳＴＯ（Ｓｌａｔｅｒ Ｔｙｐｅ Ｏｒｂｉｔａｌ）に分類される。
汎関数には、ＧＧＡ／ＰＢＥ（Ｇｅｎｅｒａｌｉｚｅｄ−Ｇｒａｄｉｅｎｔ−Ａｐｐｒｏｘｉｍａｔｉｏｎ／Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）を用いた。
カットオフエネルギーは２００Ｒｙとした。
サンプリングｋ点は、５×５×３とした。
過剰酸素の動きやすさについての計算では、計算モデル内に存在する原子の数を８５個とし、酸素欠損の動きやすさについての計算では、計算モデル内に存在する原子の数を８３個とした。
過剰酸素または酸素欠損の動きやすさは、過剰酸素または酸素欠損が各々のサイトへ移動する際に越えることを要するエネルギーバリアの高さＥｂを計算することにより評価する。すなわち、移動に際して越えるエネルギーバリアの高さＥｂが高ければ移動しにくく、エネルギーバリアの高さＥｂが低ければ移動しやすい。
まず、過剰酸素の移動について説明する。過剰酸素の移動の計算に用いたモデルを図１８乃至図２０に示す。計算は、以下の６つの遷移形態について行った。計算結果は、図２１に示す。図２１では、横軸を過剰酸素の移動の経路長とし、縦軸を図１８乃至図２０の（Ｂ）に示す状態のエネルギーに対する、移動に要するエネルギーとしている。
図１８（Ａ）のＡ１で囲まれる領域の拡大図を図１８（Ｂ）に示し、図１８（Ｂ）に示すモデルから図１８（Ｃ）に示すモデルへの遷移を第１の遷移とする。図１９（Ａ）のＡ２で囲まれる領域の拡大図を図１９（Ｂ）に示し、図１９（Ｂ）に示すモデルから図１９（Ｃ）に示すモデルへの遷移を第２の遷移とする。図２０（Ａ）のＡ３で囲まれる領域の拡大図を図２０（Ｂ）に示し、図２０（Ｂ）に示すモデルから図２０（Ｃ）に示すモデルへの遷移を第３の遷移とする。図２１（Ａ）のＡ４で囲まれる領域の拡大図を図２１（Ｂ）に示し、図２１（Ｂ）に示すモデルから図２１（Ｃ）に示すモデルへの遷移を第４の遷移とする。
第１の遷移は、過剰酸素がＩｎＯ２層から（Ｇａ，Ｚｎ）Ｏ層へ拡散する遷移である。第２の遷移は、過剰酸素が第１の（Ｇａ，Ｚｎ）Ｏ層から第２の（Ｇａ，Ｚｎ）Ｏ層へ拡散する遷移である。第３の遷移は、過剰酸素がＩｎ層に沿って拡散する遷移である。第４の遷移は、過剰酸素がＩｎ層を横切って拡散する遷移である。
なお、図１８、図２０、及び図２１中の”１”と表記されている酸素原子を第１の酸素原子とよぶ。図１８、図２０、及び図２１中の”２”と表記されている酸素原子を第２の酸素原子とよぶ。図１９乃至図２１中の”３”と表記されている酸素原子を第３の酸素原子とよぶ。図１９中の”４”と表記されている酸素原子を第４の酸素原子とよぶ。
図２２から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、０．６２ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、０．２９ｅＶであり、第３の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、０．５３ｅＶであり、第４の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、２．３８ｅＶである。そのため、第１の遷移乃至第３の遷移では、第４の遷移よりもエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）が低い。そのため、第１の遷移乃至第３の遷移に要するエネルギーは第４の遷移に要するエネルギーよりも小さく、第１の遷移乃至第３の遷移のほうが第４の遷移よりも起こりやすいといえる。
すなわち、図１８（Ｂ）、図２０（Ｂ）、及び図２１（Ｂ）のモデルに示す第１の酸素原子の移動は、図２１に示ように、第３の酸素原子を押し出す方向よりも、図１８及び図２０に示すように、第２の酸素原子を押し出す方向に移動しやすいといえる。また、図１９（Ｂ）のモデルに示す第３の酸素原子は、第４の酸素を押し出す方向に移動しやすいといえる。従って、酸素原子はインジウム原子の層を横断して移動するよりもインジウム原子の層に沿って移動しやすいといえる。また、酸素原子はインジウム原子の層を横断して移動するよりも、ＩｎＯ２層から（Ｇａ，Ｚｎ）Ｏ層へ、及び第１の（Ｇａ，Ｚｎ）Ｏ層から第２の（Ｇａ，Ｚｎ）Ｏ層へ移動しやすいといえる。
次に、酸素欠損の移動について説明する。酸素欠損の移動の計算に用いたモデルを図２３及び図２４に示す。計算は、以下の２つの遷移形態について行った。計算結果は、図２５に示す。図２５では、横軸を酸素欠損の移動の経路長とし、縦軸を図２３（Ｂ）及び図２４（Ｂ）に示すモデルの状態のエネルギーに対する、移動に要するエネルギーとしている。
図２３（Ａ）のＡ５で囲まれる領域の拡大図を図２３（Ｂ）に示し、図２３（Ｂ）に示すモデルから図２３（Ｃ）に示すモデルへの遷移を第１の遷移とする。図２４（Ａ）のＡ６で囲まれる領域の拡大図を図２４（Ｂ）に示し、図２４（Ｂ）に示すモデルから図２４（Ｃ）に示すモデルへの遷移を第２の遷移とする。
酸素欠損の第１の遷移は、酸素欠損がＩｎ層に沿って拡散する遷移である。酸素欠損の第２の遷移は、酸素欠損がＩｎ層を横切って拡散する遷移である。
なお、図２３及び図２４中の点線で描画している丸は、酸素欠損を表している。
図２５から明らかなように、第１の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、１．８１ｅＶであり、第２の遷移のエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）は、４．１０ｅＶである。第１の遷移では第２の遷移よりもエネルギーバリアの高さＥｂの最大値（Ｅｂｍａｘ）が低い。このため、第１の遷移に要するエネルギーは第２の遷移に要するエネルギーよりも小さく、第１の遷移のほうが第２の遷移よりも起こりやすいといえる。
すなわち、図２３（Ｂ）及び図２４（Ｂ）に示すモデルの酸素欠損は図２４（Ｃ）に示すモデルの酸素欠損の位置よりも、図２３（Ｃ）に示すモデルの酸素欠損の位置のほうが移動しやすいといえる。従って、酸素欠損もインジウム原子の層を横断して移動するよりもインジウム原子の層に沿って移動しやすいといえる。
次に、前記した６つの遷移形態の起こりやすさを別の側面から比較するために、これらの遷移の温度依存性について説明する。前記した６つの遷移形態は、（１）過剰酸素の第１の遷移（２）過剰酸素の第２の遷移（３）過剰酸素の第３の遷移（４）過剰酸素の第４の遷移（５）酸素欠損の第１の遷移（６）酸素欠損の第２の遷移、である。
これらの遷移の温度依存性は、単位時間あたりの移動頻度により比較する。ここで、ある温度Ｔ（Ｋ）における移動頻度Ｚ（／秒）は、化学的に安定な位置における酸素原子の振動数Ｚｏ（／秒）を用いると、以下の式（１）で表される。
なお、前記式（１）において、Ｅｂｍａｘは各遷移におけるエネルギーバリアの高さＥｂの最大値であり、ｋはボルツマン定数である。また、Ｚｏ＝１．０×１０１３（／秒）を計算に用いる。
Ｔ＝３００Ｋ（２７℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移 Ｔ＝３００ＫにおいてＺ＝３．９×１０２（／秒）
（２）過剰酸素の第２の遷移 Ｔ＝３００ＫにおいてＺ＝１．２×１０８（／秒）
（３）過剰酸素の第３の遷移 Ｔ＝３００ＫにおいてＺ＝１．２×１０４（／秒）
（４）過剰酸素の第４の遷移 Ｔ＝３００ＫにおいてＺ＝１．０×１０−２７（／秒）
（５）酸素欠損の第１の遷移 Ｔ＝３００ＫにおいてＺ＝４．３×１０−１８（／秒）
（６）酸素欠損の第２の遷移 Ｔ＝３００ＫにおいてＺ＝１．４×１０−５６（／秒）
また、Ｔ＝７２３Ｋ（４５０℃）の場合のＺは、以下の通りである。
（１）過剰酸素の第１の遷移 Ｔ＝７２３ＫにおいてＺ＝４．８×１０８（／秒）
（２）過剰酸素の第２の遷移 Ｔ＝７２３ＫにおいてＺ＝９．２×１０１０（／秒）
（３）過剰酸素の第３の遷移 Ｔ＝３００ＫにおいてＺ＝２．０×１０９（／秒）
（４）過剰酸素の第４の遷移 Ｔ＝３００ＫにおいてＺ＝２．５×１０−４（／秒）
（５）酸素欠損の第１の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５（／秒）
（６）酸素欠損の第２の遷移 Ｔ＝７２３ＫにおいてＺ＝２．５×１０−１６（／秒）
前記計算結果に鑑みると、過剰酸素は、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても、インジウム原子の層を横断して移動するよりもインジウム原子の層に沿って移動しやすいといえる。また、酸素欠損も、Ｔ＝３００ＫにおいてもＴ＝７２３Ｋにおいても、インジウム原子の層を横断して移動するよりもインジウム原子の層に沿って移動しやすいといえる。
また、Ｔ＝３００Ｋにおいて、インジウム原子の層に沿った過剰酸素の移動、ＩｎＯ２層から（Ｇａ，Ｚｎ）Ｏ層への過剰酸素の移動、及び第１の（Ｇａ，Ｚｎ）Ｏ層から第２の（Ｇａ，Ｚｎ）Ｏ層への過剰酸素の移動は起こりやすいが、他の遷移形態は起こりにくい。Ｔ＝７２３Ｋにおいては、上記過剰酸素の移動のみならず、インジウム原子の層に沿う酸素欠損の移動も起こりやすいが、過剰酸素についても酸素欠損についてもインジウム原子の層を横断する移動は困難である。
従って、例えばＣＡＡＣ−ＯＳ膜のように、インジウム原子の層が当該膜の被形成面または表面に平行な面上に存在する場合には、過剰酸素及び酸素欠損のいずれも当該膜の被形成面または表面に沿って移動しやすいといえる。
以上説明したように、ＣＡＡＣ−ＯＳ膜では当該膜の被形成面または表面に沿って移動しやすい。そのため、当該膜の側面からの酸素抜けが問題となる。酸素抜けが生じると過剰酸素の数が減少してしまい、酸素欠損を埋めることが困難になる。酸素欠損が存在すると、ＣＡＡＣ−ＯＳ膜の端部の導電性が高まるおそれがある。
そこで、加熱により酸素の一部が脱離する酸化絶縁膜を酸化物半導体膜、特に酸化物半導体膜の端部に接するように形成し、加熱処理して、酸化物半導体膜の端部に酸素を拡散させることで、酸素欠損が当該酸素の拡散により補償され、酸素欠損が低減し、酸化物半導体膜の端部がｉ型（真性または実質的に真性）の酸化物半導体となる。この結果、酸化物半導体膜の端部が高抵抗領域となり、酸化物半導体膜の端部における寄生チャネルの発生を抑制することができる。
なお、前記説明では過剰酸素または酸素欠損がインジウム原子の層を横断する場合について説明したが、酸化物半導体膜に含まれるインジウム以外の金属についても同様である。

Claims (7)

  1. 絶縁表面上に形成される酸化絶縁膜と、
    前記酸化絶縁膜上に形成される酸化物半導体膜と、
    前記酸化物半導体膜に接する一対の配線と、
    前記酸化物半導体膜に接するゲート絶縁膜と、
    前記ゲート絶縁膜を介して、前記酸化物半導体膜と重畳するゲート電極と、を有し、
    前記酸化物半導体膜は、前記酸化物半導体膜と前記ゲート電極が重畳する第１の領域、及び前記酸化物半導体膜と前記ゲート電極が重畳する第２の領域を有し、
    前記第１の領域は、前記酸化物半導体膜の端部を含まない領域であり、
    前記第２の領域は、前記酸化物半導体膜の端部を含む領域であり、
    前記第１の領域は、前記第２の領域より導電率が高いことを特徴とする半導体装置。
  2. 絶縁表面上に形成される酸化絶縁膜と、
    前記酸化絶縁膜上に形成される酸化物半導体膜と、
    前記酸化物半導体膜の端部を覆う保護膜と、
    前記酸化物半導体膜に接する一対の配線と、
    前記酸化物半導体膜に接するゲート絶縁膜と、
    前記ゲート絶縁膜を介して、前記酸化物半導体膜と重畳するゲート電極と、を有し、
    前記酸化物半導体膜は、前記酸化物半導体膜と前記ゲート電極が重畳する第１の領域、及び前記酸化物半導体膜と前記ゲート電極が重畳する第２の領域を有し、
    前記第１の領域は、前記酸化物半導体膜と前記保護膜が重畳しない領域であり、
    前記第２の領域は、前記酸化物半導体膜と前記保護膜が重畳し、前記酸化物半導体膜の端部を含む領域であり、
    前記第１の領域は、前記第２の領域より導電率が高いことを特徴とする半導体装置。
  3. 絶縁表面上に形成される酸化絶縁膜と、
    前記酸化絶縁膜上に形成される酸化物半導体膜と、
    前記酸化物半導体膜に接する一対の配線と、
    前記酸化物半導体膜に接するゲート絶縁膜と、
    前記ゲート絶縁膜を介して、前記酸化物半導体膜と重畳するゲート電極と、を有し、
    前記酸化物半導体膜は、前記酸化物半導体膜と前記ゲート電極が重畳する第１の領域、及び前記酸化物半導体膜と前記ゲート電極が重畳する第２の領域を有し、
    前記第１の領域は、前記酸化物半導体膜の端部を含まない領域であり、
    前記第２の領域は、前記酸化物半導体膜の端部を含む領域であり、
    前記第１の領域は、前記第２の領域よりキャリア密度が高いことを特徴とする半導体装置。
  4. 絶縁表面上に形成される酸化絶縁膜と、
    前記酸化絶縁膜上に形成される酸化物半導体膜と、
    前記酸化物半導体膜の端部を覆う保護膜と、
    前記酸化物半導体膜に接する一対の配線と、
    前記酸化物半導体膜に接するゲート絶縁膜と、
    前記ゲート絶縁膜を介して、前記酸化物半導体膜と重畳するゲート電極と、を有し、
    前記酸化物半導体膜は、前記酸化物半導体膜と前記ゲート電極が重畳する第１の領域、及び前記酸化物半導体膜と前記ゲート電極が重畳する第２の領域を有し、
    前記第１の領域は、前記酸化物半導体膜と前記保護膜が重畳しない領域であり、
    前記第２の領域は、前記酸化物半導体膜と前記保護膜が重畳し、前記酸化物半導体膜の端部を含む領域であり、
    前記第１の領域は、前記第２の領域よりキャリア密度が高いことを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、前記第１の領域は、ドーパントを含むことを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一項において、前記酸化絶縁膜は、加熱により酸素の一部が脱離する酸化絶縁膜であることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一項において、前記酸化絶縁膜は、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜であることを特徴とする半導体装置。
JP2013016496A 2012-02-09 2013-01-31 半導体装置 Expired - Fee Related JP6148024B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013016496A JP6148024B2 (ja) 2012-02-09 2013-01-31 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012026733 2012-02-09
JP2012026733 2012-02-09
JP2013016496A JP6148024B2 (ja) 2012-02-09 2013-01-31 半導体装置

Publications (3)

Publication Number Publication Date
JP2013179284A JP2013179284A (ja) 2013-09-09
JP2013179284A5 JP2013179284A5 (ja) 2016-03-17
JP6148024B2 true JP6148024B2 (ja) 2017-06-14

Family

ID=49270624

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013016496A Expired - Fee Related JP6148024B2 (ja) 2012-02-09 2013-01-31 半導体装置

Country Status (1)

Country Link
JP (1) JP6148024B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
JP2015188062A (ja) * 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
WO2017081579A1 (en) * 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10714633B2 (en) * 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5128733A (en) * 1991-05-17 1992-07-07 United Technologies Corporation Silicon mesa transistor structure
JP5111867B2 (ja) * 2007-01-16 2013-01-09 株式会社ジャパンディスプレイイースト 表示装置
DE112011101395B4 (de) * 2010-04-23 2014-10-16 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
WO2011132591A1 (en) * 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102110724B1 (ko) * 2010-06-11 2020-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
JP2013179284A (ja) 2013-09-09

Similar Documents

Publication Publication Date Title
JP7427054B2 (ja) 半導体装置
JP6184698B2 (ja) 半導体装置の作製方法
JP6656334B2 (ja) 半導体装置
JP6496439B2 (ja) 半導体装置
JP6077868B2 (ja) 半導体装置の作製方法
JP6140551B2 (ja) 半導体装置
JP6106477B2 (ja) 半導体装置の作製方法
JP6137797B2 (ja) 半導体装置
JP2020031219A (ja) 半導体装置
JP6230808B2 (ja) 半導体装置
JP6128906B2 (ja) 半導体装置
KR102112872B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
JP6148024B2 (ja) 半導体装置
JP6175244B2 (ja) 半導体装置およびその作製方法
JP6131060B2 (ja) 半導体装置
JP2017126791A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160128

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161227

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170223

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170418

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170518

R150 Certificate of patent or registration of utility model

Ref document number: 6148024

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees