JP6496439B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、半導体装置及び半導体装置の作製方法に関する。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジス
タ（ＴＦＴ）ともいう）を構成する技術が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜
鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照
）。
特開２００６−１６５５２８号公報
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化を達成
するためにはトランジスタの微細化が必須である。
しかし、トランジスタの微細化に伴って、作製工程における歩留まりの低下が懸念される
。そこで、微細な構造のトランジスタを歩留まりよく提供することを目的の一とする。
また、トランジスタを含む半導体装置の高性能化に伴い、微細化されたトランジスタにお
いてもオン特性を向上させることが求められている。したがって、微細化されたトランジ
スタの高速応答、高速駆動を実現する構成及びその作製方法を提供することを目的の一と
する。
本発明の一態様の半導体装置は、酸化物半導体層と、酸化物半導体層上のゲート絶縁層と
、ゲート絶縁層上のゲート電極層と、ゲート電極層上の絶縁層との上に、導電膜、層間絶
縁層が順に積層され、該導電膜を切削して、該ゲート電極層及び該絶縁層上の導電膜を除
去して分断することで、ソース電極層及びドレイン電極層を自己整合的に形成する。酸化
物半導体層は不純物元素が導入されて抵抗が低減された低抵抗領域と、チャネル形成領域
とを含み、低抵抗領域において、ソース電極層及びドレイン電極層と接する。低抵抗領域
の下部に接して、金属、導電性の金属化合物、半導体等からなる電極層が設けられる。
ソース電極層及びドレイン電極層の形成工程において、レジストマスクを用いたエッチン
グ工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作
製工程において、形状や特性のばらつきが小さい微細な構造を有するトランジスタを歩留
まりよく作製することができる。
酸化物半導体層の低抵抗領域はソース電極層及びドレイン電極層と接し、ソース領域及び
ドレイン領域として機能する。したがって、酸化物半導体層とソース電極層及びドレイン
電極層とのコンタクト抵抗が低減される。該低抵抗領域の下部に接する電極層を設けるこ
とで、該電極層も、ソース領域及びドレイン領域として機能し、ソース領域及びドレイン
領域の厚膜化を図ることができる。ソース領域及びドレイン領域を厚膜化することで、ソ
ース領域及びドレイン領域の抵抗を低減し、ソース電極層及びドレイン電極層の電界が緩
和され、オン特性に優れた半導体装置を提供することができる。
したがって、本発明の一態様は、一対の電極層と、一対の電極層上の、一対の電極層と接
する一対の低抵抗領域及び一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半
導体層と、酸化物半導体層上のゲート絶縁層と、ゲート絶縁層上の、チャネル形成領域と
重畳するゲート電極層と、ゲート電極層上の上部絶縁層と、ゲート電極層の側面及び上部
絶縁層の側面を覆う側壁絶縁層と、酸化物半導体層、ゲート絶縁層の側面及び側壁絶縁層
の側面に接するソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上
の第１の絶縁層と、上部絶縁層と、側壁絶縁層と、ソース電極層及びドレイン電極層上の
第２の絶縁層と、第１の絶縁層及び第２の絶縁層に設けられた開口を介してソース電極層
及びドレイン電極層と接する一対の配線層と、を有し、ソース電極層及びドレイン電極層
の上面の高さは上部絶縁層、側壁絶縁層、及び第１の絶縁層の上面の高さより低く、かつ
ゲート電極層の上面の高さより高く、一対の配線層は、一対の電極層とそれぞれ重畳する
半導体装置である。
また、上記半導体装置において、電極層は酸化物半導体層下部の下地絶縁層中または下地
絶縁層上に設けられ、下地絶縁層から電極層の上面が露出しているまたは下地絶縁層の上
面と電極層の上面との高さが揃っている構成とすることができる。この場合、電極層の膜
厚を、酸化物半導体層の膜厚よりも大きくすることができ、ソース領域及びドレイン領域
の厚膜化を図ることができる。
また、電極層は下地絶縁層上に形成し、電極層上に酸化物半導体層を形成する構成として
もよい。この場合、半導体装置作製時の工程数を削減することができる。
さらに、第１の絶縁層は、ソース電極層及びドレイン電極層と接する酸化アルミニウム層
を含むことが好ましい。
また、チャネル形成領域の被形成面は平坦性を有することが好ましい。
また、本発明の一態様は、一対の電極層を形成し、一対の電極層上に酸化物半導体層を形
成し、酸化物半導体層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層と重
なるゲート電極層及び上部絶縁層を形成し、ゲート電極層及び上部絶縁層をマスクとして
酸化物半導体層に不純物元素導入して、一対の低抵抗領域及びチャネル形成領域を自己整
合的に形成し、ゲート絶縁層上にゲート電極層の側面を覆う側壁絶縁層を形成し、酸化物
半導体層、ゲート電極層、側壁絶縁層及び上部絶縁層上に導電膜を形成し、導電膜上に層
間絶縁層を形成し、層間絶縁層及び導電膜を上部絶縁層を露出させるまで化学的機械的研
磨法により除去して導電膜を分断し、ソース電極層及びドレイン電極層を形成し、第１の
絶縁層、上部絶縁層、ソース電極層及びドレイン電極層上に第２の絶縁層を形成する半導
体装置の作製方法である。また、第１の絶縁層及び第２の絶縁層に、ソース電極層及びド
レイン電極層に達する開口を形成し、開口を介してソース電極層及びドレイン電極層と接
する配線層を形成してもよい。
なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であるこ
とを限定するものではない。例えば、「絶縁層上のゲート電極層」の表現であれば、絶縁
層とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様
である。
また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機
能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられる
ことがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、
複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
本発明の一態様は、微細な構造のトランジスタを歩留まりよく提供することができる。ま
た、微細化されたトランジスタにおいてもオン特性を向上させることができ、微細化され
たトランジスタの高速応答、高速駆動を実現する構成及びその作製方法を提供することが
できる。
本発明の一態様の半導体装置の上面図及び断面図。 本発明の一態様の半導体装置の作製方法を示す図。 本発明の一態様の半導体装置の作製方法を示す図。 本発明の一態様の半導体装置の作製方法を示す図。 本発明の一態様の半導体装置の断面図。 本発明の一態様の半導体装置の上面図及び断面図。 本発明の一態様の半導体装置の断面図。 半導体装置の一形態を示す断面図、上面図及び回路図。 半導体装置の一形態を示す上面図及び断面図。 半導体装置の一形態を示す回路図及び斜視図。 半導体装置の一形態を示す断面図。 半導体装置の一形態を示す上面図及び断面図。 半導体装置の一形態を示す上面図及び断面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態及び詳細を様々に変更しうることは、当業者であれば
容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。
以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用い
る場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対
的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場
合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の基本的な構成及び作製方法について図
面を用いて説明する。図１に本発明の一態様の半導体装置を示す。
図１（Ａ）は本発明の一態様であるトランジスタの上面図を示しており、図１（Ｂ）は図
１（Ａ）の一点鎖線Ａ１−Ａ２における断面図である。
トランジスタ４２０を含む半導体装置は、基板４００上に、下地絶縁層４３６と、下地絶
縁層４３６中に設けられ、上面が下地絶縁層４３６から露出している電極層４０５ａ及び
電極層４０５ｂと、電極層４０５ａ及び電極層４０５ｂとそれぞれ接する低抵抗領域４０
４ａ及び低抵抗領域４０４ｂと、低抵抗領域４０４ａ及び低抵抗領域４０４ｂに挟まれた
チャネル形成領域４０３と、を含む酸化物半導体層４０９と、酸化物半導体層４０９上の
ゲート絶縁層４０２と、ゲート絶縁層４０２上のゲート電極層４０１と、ゲート電極層４
０１の側面を覆う側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂと、ゲート電極層４０１の
上面を覆う上部絶縁層４１３と、下地絶縁層４３６、酸化物半導体層４０９上に、側壁絶
縁層４１２ａ及び側壁絶縁層４１２ｂの側面と接するソース電極層４０６ａ及びドレイン
電極層４０６ｂと、ソース電極層４０６ａ及びドレイン電極層４０６ｂ上の絶縁層４１５
と、絶縁層４１５、ソース電極層４０６ａ、ドレイン電極層４０６ｂ、側壁絶縁層４１２
ａ、側壁絶縁層４１２ｂ及び上部絶縁層４１３上の絶縁層４１７と、絶縁層４１５及び絶
縁層４１７に設けられた開口を介して、ソース電極層４０６ａ及びドレイン電極層４０６
ｂとそれぞれ接する配線層４６５ａ及び配線層４６５ｂと、を有する。
絶縁層４１５の上面の高さは側壁絶縁層４１２ａ、側壁絶縁層４１２ｂ及び上部絶縁層４
１３の上面の高さと概略同じである。また、ソース電極層４０６ａ及びドレイン電極層４
０６ｂの上面の高さは、絶縁層４１５、側壁絶縁層４１２ａ、側壁絶縁層４１２ｂの上面
の高さより低く、ゲート電極層４０１の上面の高さより高い。なお、ここでいう高さとは
、基板４００上面からの距離である。
酸化物半導体層４０９は、ゲート電極層４０１と重畳するチャネル形成領域４０３と、不
純物元素が導入されて抵抗が低減された低抵抗領域４０４ａ及び低抵抗領域４０４ｂと、
を有する。低抵抗領域４０４ａ及び低抵抗領域４０４ｂは、ゲート電極層４０１をマスク
として酸化物半導体層４０９に不純物元素を導入することで、自己整合的に形成される。
また、ソース電極層４０６ａ及びドレイン電極層４０６ｂは、酸化物半導体層４０９の上
面、及び側壁絶縁層４１２ａまたは側壁絶縁層４１２ｂと接して設けられている。よって
、ソース電極層４０６ａまたはドレイン電極層４０６ｂと酸化物半導体層４０９が接する
領域（コンタクト領域）と、ゲート電極層４０１との距離（最短距離）は、側壁絶縁層４
１２ａまたは側壁絶縁層４１２ｂのチャネル長方向の幅となり、微細化が達成できる他、
作製工程において最短距離のばらつきを制御することができる。
酸化物半導体層４０９の低抵抗領域４０４ａ及び低抵抗領域４０４ｂは、ソース電極層４
０６ａ及びドレイン電極層４０６ｂとそれぞれ接し、トランジスタ４２０のソース領域及
びドレイン領域として機能する。低抵抗領域４０４ａ及び低抵抗領域４０４ｂにおいて酸
化物半導体層４０９とソース電極層４０６ａ及びドレイン電極層４０６ｂとがそれぞれ接
するため、ソース電極層４０６ａ及びドレイン電極層４０６ｂと酸化物半導体層４０９と
のコンタクト抵抗は低減されている。
また、低抵抗領域４０４ａ及び低抵抗領域４０４ｂは下地絶縁層４３６に埋め込まれた電
極層４０５ａ及び電極層４０５ｂとそれぞれ接する。電極層４０５ａ及び電極層４０５ｂ
は、金属、導電性の金属化合物、半導体等で構成される。低抵抗領域４０４ａ及び低抵抗
領域４０４ｂはトランジスタ４２０のソース領域及びドレイン領域として機能する。ソー
ス領域及びドレイン領域の下部に電極層４０５ａ及び電極層４０５ｂを設けることで、ソ
ース領域及びドレイン領域の厚膜化を図ることができ、ソース領域及びドレイン領域の抵
抗を低減し、トランジスタのオン特性を向上させることができる。
また、電極層４０５ａ及び電極層４０５ｂが下地絶縁層中に埋め込まれていることで、電
極層４０５ａ及び電極層４０５ｂの膜厚を大きくしても、電極層４０５ａ及び電極層４０
５ｂ上に設ける酸化物半導体層４０９の被覆性に影響がない。したがって、電極層４０５
ａ及び電極層４０５ｂの膜厚は、トランジスタ４２０のソース領域及びドレイン領域の抵
抗が十分に低減されるまで、厚膜化することができる。また、チャネル形成領域４０３の
下部には電極層を設けていないため、チャネル形成領域４０３は薄膜化し、ソース領域及
びドレイン領域のみ厚膜化することができる。
続いて、図１に示すトランジスタ４２０の作製方法の一例について図２乃至図５を用いて
説明する。
まず、基板４００上に電極層４０５ａ及び電極層４０５ｂとなる導電膜を形成し、導電膜
上にレジストマスクを形成し、選択的にエッチングを行って、電極層４０５ａ及び電極層
４０５ｂを形成した後、レジストマスクを除去する。
使用できる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性
を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ
酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いるこ
とができる。
また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲ
ルマニウムなどの化合物半導体基板、ＳＯＩ基板、また、これらの基板上に半導体素子が
設けられたものなどを用いることができる。
電極層４０５ａ及び電極層４０５ｂとなる導電膜には、後の熱処理に耐えられる材料を用
い、ＣＶＤ法またはスパッタリング法により１０ｎｍ以上５００ｎｍ以下の膜厚で形成す
る。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、
又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タ
ングステン膜、窒化タンタル膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属
膜とＴｉ、Ｍｏ、Ｗなどの高融点金属を積層した構造としてもよい。なお、Ｔｉ、Ｍｏ、
Ｗなどの高融点金属は、Ａｌ、Ｃｕなどの金属膜の下側、上側、または双方のいずれに設
ける構成としてもよい。また、導電膜を酸化物半導体材料で形成してもよい。酸化物半導
体としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ
）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ
２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いる
ことができる。
導電膜に酸化物半導体を用いる場合、酸化物半導体層４０９と同じ酸化物半導体材料でも
異なる酸化物半導体材料でもよい。特に、導電膜及び酸化物半導体層４０９に同じ酸化物
半導体材料を用いると、電極層４０５ａ及び電極層４０５ｂと酸化物半導体層４０９との
コンタクト抵抗をより低減することができるため、電気特性の良好なトランジスタを作製
することができる。例えば、酸化物半導体材料としてＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺ
Ｏとも表記する）を用いる場合、電極層４０５ａ及び電極層４０５ｂにもＩＧＺＯを用い
るとよい。
本実施の形態では、導電膜としてスパッタリング法を用いて、原子数比がＩｎ：Ｇａ：Ｚ
ｎ＝１：１：１のＩＧＺＯを３０ｎｍ成膜した後、レジストマスクを用いたエッチングを
行って電極層４０５ａ及び電極層４０５ｂを形成する。
続いて、基板４００、電極層４０５ａ及び電極層４０５ｂを覆うように下地絶縁膜４３５
を形成する（図２（Ａ）参照）。下地絶縁膜４３５は、スパッタリング法、ＭＢＥ法、Ｃ
ＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。なお、下地絶縁膜
４３５をスパッタリング法を用いて形成すると、水素等の不純物元素を低減することがで
きる。
下地絶縁膜４３５としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化
シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁層
を用いることが好ましい。また、これらの化合物を単層構造または２層以上の積層構造で
形成して用いることができる。積層構造とする際、例えば、基板と接する下地絶縁層にＣ
ＶＤ法によって形成した酸化シリコン膜を用い、酸化物半導体層４０９と接する下地絶縁
層にスパッタリング法によって形成した酸化シリコン膜を用いる構成としてもよい。酸化
物半導体層と接する絶縁層を、水素濃度が低減された酸化物絶縁層とすることで、酸化物
半導体層４０９に水素の拡散を抑制する他に、酸化物半導体層４０９の酸素欠陥に下地絶
縁層４３６となる酸化物絶縁層から酸素が供給されるため、トランジスタ４２０の電気特
性を良好にすることができる。
なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いも
のを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原
子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下の範囲で含まれるものを
いう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ
：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合の
ものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる
。
下地絶縁膜４３５は、酸化物半導体層４０９と接するため、層中（バルク中）に少なくと
も化学量論的組成を超える量の酸素が存在することが好ましい。例えば、下地絶縁膜４３
５として、酸化シリコン層を用いる場合には、ＳｉＯ（２＋α）（ただし、α＞０）とす
る。
なお、下地絶縁膜４３５の形成前に電極層４０５ａ及び電極層４０５ｂに窒素プラズマ処
理を行ってもよい。窒素プラズマ処理を行うことにより、電極層４０５ａ及び電極層４０
５ｂと、後に形成される酸化物半導体層４０９とのコンタクト抵抗をより低減することが
できる。
次いで、下地絶縁膜４３５に研磨処理（例えば、化学的機械的研磨（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理）や、エッチング処理を行う
ことで電極層４０５ａ及び電極層４０５ｂの上面を下地絶縁膜４３５から露出させ、電極
層４０５ａ及び電極層４０５ｂの上面と高さが揃っている下地絶縁層４３６を形成する（
図２（Ｂ）参照）。研磨処理またはエッチング処理は複数回行ってもよく、これらを組み
合わせて行ってもよい。組み合わせて行う場合、工程順は特に限定されない。下地絶縁層
４３６上に設けられる酸化物半導体層の結晶性を向上させるためには、下地絶縁層４３６
の表面は可能な限り平坦にしておくことが好ましい。
なお、本実施の形態では、電極層４０５ａ及び電極層４０５ｂを設けた後に、下地絶縁層
４３６を形成する方法を示したが、電極層４０５ａ、電極層４０５ｂ及び下地絶縁層４３
６の作製方法はこれに限らない。例えば、下地絶縁層４３６を基板４００上に設けた後、
エッチング工程等を用いて下地絶縁層４３６に開口を形成し、該開口に導電性の材料を充
填することで、電極層４０５ａ及び電極層４０５ｂを形成してもよい。
本実施の形態では、下地絶縁層４３６中に電極層４０５ａ及び電極層４０５ｂが埋め込ま
れているため、電極層４０５ａ及び電極層４０５ｂの膜厚を大きくしても、後に設ける酸
化物半導体層の被覆性に影響を与えない。したがって、電極層４０５ａ及び電極層４０５
ｂは、ソース領域及びドレイン領域の抵抗を十分低減できる程度に厚くしてよい。例えば
、電極層４０５ａ及び電極層４０５ｂを後に設けるソース電極層４０６ａ及びドレイン電
極層４０６ｂまたは酸化物半導体層４０９の膜厚よりも大きくすることが好ましい。
続いて、下地絶縁層４３６、電極層４０５ａ及び電極層４０５ｂ上に酸化物半導体膜を形
成する。酸化物半導体膜は、スパッタリング法、蒸着法、パルスレーザ堆積法（Ｐｕｌｓ
ｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）、ＡＬＤ法、またはＭＢＥ法など
を用いて成膜することができる。
酸化物半導体膜上にレジストマスクを設けて、酸化物半導体膜を島状にエッチングした後
、レジストマスクを除去して酸化物半導体層４０９を形成する。酸化物半導体層４０９は
、電極層４０５ａ及び電極層４０５ｂを完全に覆う構成としてもよいし、酸化物半導体層
４０９の端部が電極層４０５ａ及び電極層４０５ｂと重畳し、電極層４０５ａ及び電極層
４０５ｂの上面の一部が露出した状態としてもよい。
電極層４０５ａ及び電極層４０５ｂの上面の一部を露出させる場合、電極層４０５ａ及び
電極層４０５ｂは、後に形成されるソース電極層４０６ａ及びドレイン電極層４０６ｂと
接してもよい。例えば、図５（Ａ）は、電極層４０５ａ及び電極層４０５ｂと、ソース電
極層４０６ａ及びドレイン電極層４０６ｂがそれぞれ接する構成を示した。
酸化物半導体層４０９に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）、
あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。ま
た、該酸化物半導体を用いたトランジスタの電気特性のばらつきを低減するためのスタビ
ライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。スタビライ
ザーとしては他にも、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）を有す
ることが好ましい。
また、他のスタビライザーとして、ランタノイドであるランタン（Ｌａ）、セリウム（Ｃ
ｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（
Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミ
ウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテ
チウム（Ｌｕ）、ジルコニウム（Ｚｒ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、単元系金属の酸化物である酸化インジウム、酸化スズ、酸
化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚ
ｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇ
ａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
なお、ここでは、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分と
して有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎと
ＧａとＺｎ以外の金属が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５
（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋
（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
しかし、これらに限られず、必要とする電気特性（移動度、しきい値、ばらつき等）に応
じて適切な組成のものを用いればよい。また、必要とする電気特性を得るために、キャリ
ア濃度や不純物元素濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を
適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げ
ることができる。
なお、酸化物半導体膜は、非晶質構造であってもよいし、結晶構造を有していてもよい。
酸化物半導体膜の好ましい一態様として、ＣＡＡＣ酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ
Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）膜がある。ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもな
い。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造
の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収ま
る大きさであることが多い。透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅ
ｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれ
る非晶質部と結晶部との境界は必ずしも明確ではない。また、ＴＥＭによってＣＡＡＣ−
ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡ
Ｃ−ＯＳ膜は、粒界に起因する移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及
びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５
°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°
以上５°以下の範囲も含まれることとする。なお、酸化物半導体膜を構成する酸素の一部
は窒素で置換されてもよい。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
また、酸化物半導体層４０９を積層構造とする場合、第１の酸化物半導体膜乃至第３の酸
化物半導体膜に、結晶性の異なる酸化物半導体膜を適用してもよい。すなわち、単結晶酸
化物半導体膜、多結晶酸化物半導体膜、非晶質酸化物半導体膜、またはＣＡＡＣ−ＯＳ膜
を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜乃至第３の酸化物半
導体膜のいずれか一に非晶質酸化物半導体膜を適用すると、酸化物半導体膜の内部応力や
外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタ
の信頼性をさらに高めることが可能となる。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
なお、一例として、酸化物半導体層をＩｎ−Ｚｎ系金属酸化物により形成する場合には、
ターゲットの組成を原子数比で、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜
２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい範囲と
することで、移動度を向上させることができる。ここで、酸素を過剰に含ませるために、
金属酸化物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好
ましい。
酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好
ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１
：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用い
る。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を
成膜することで、多結晶半導体膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
また、酸化物半導体層としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成膜する場
合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、
または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原
子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体層を成膜すること
で、多結晶半導体膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
なお、ここで、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上
９９．９％以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物
半導体層を緻密なものとすることができる。
なお、酸化物半導体層に適用することができる金属酸化物は、エネルギーギャップが２ｅ
Ｖ以上、好ましくは２．５ｅＶ以上、さらに好ましくは、３ｅＶ以上であるとよい。この
ように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減す
ることができる。
なお、酸化物半導体層のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく
、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは
２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属及びアルカリ土類金属は、酸
化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流を増
大させる原因となるからである。
また、酸化物半導体膜は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸
化物半導体膜を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸
化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例え
ば、第１の酸化物半導体膜に二元系金属酸化物乃至四元系金属酸化物の一を用い、第２の
酸化物半導体膜に第１の酸化物半導体膜と異なる二元系金属酸化物乃至四元系金属酸化物
を用いてもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成
を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１
：１：１またはその近傍とし、第２の酸化物半導体膜をＩｎ：Ｇａ：Ｚｎ＝３：１：２ま
たはその近傍としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ
＝１：３：２またはその近傍とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ
＝２：１：３またはその近傍としてもよい。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、後に設けるゲート電極層
４０１に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとす
るとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧ
ａの含有率をＩｎ≦Ｇａとするとよい。
また、酸化物半導体膜を３層構造とし、第１の酸化物半導体膜〜第３の酸化物半導体膜の
構成元素を同一とし、且つそれぞれの組成を異ならせてもよい。例えば、第１の酸化物半
導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数
比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし、第３の酸化物半導体膜の原子数比をＩｎ：Ｇａ
：Ｚｎ＝１：１：１としてもよい。
Ｇａ及びＺｎよりＩｎの原子数比が小さい酸化物半導体膜、代表的には原子数比がＩｎ：
Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体膜は、Ｇａ及びＺｎよりＩｎの原子数
比が大きい酸化物半導体膜、代表的には第２の酸化物半導体膜、並びにＧａ、Ｚｎ、及び
Ｉｎの原子数比が同じ酸化物半導体膜、代表的には第３の酸化物半導体膜と比較して、絶
縁性が高い。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体
膜が非晶質構造であると、さらに絶縁性が高まる。
また、第１の酸化物半導体膜〜第３の酸化物半導体膜の構成元素は同一であるため、第１
の酸化物半導体膜は、第２の酸化物半導体膜との界面におけるトラップ準位が少ない。こ
のため、酸化物半導体膜を上記構造とすることで、トランジスタの経時変化や光ＢＴスト
レス試験によるしきい値電圧の変動量を低減することができる。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率
を多くすることにより、より多くのｓ軌道が重なるため、Ｉｎ＞Ｇａの組成となる酸化物
はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比
較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成
となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦
Ｇａの組成となる酸化物半導体を適用することで、トランジスタの電界効果移動度及び信
頼性をさらに高めることが可能となる。
酸化物半導体層４０９の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上２０
ｎｍ以下とする。トランジスタ４２０は、酸化物半導体層４０９と電極層４０５ａ及び電
極層４０５ｂが重畳する領域において、それぞれ配線層４６５ａ及び配線層４６５ｂと接
する。したがって、トランジスタの微細化によって酸化物半導体層が薄膜化しても、酸化
物半導体層４０９と重畳して設けられた電極層４０５ａ及び電極層４０５ｂによって、酸
化物半導体層４０９と配線層４６５ａ及び配線層４６５ｂとの電気的な接続を確保するこ
とができる。
酸化物半導体層４０９は、好ましくはスパッタリング法により、基板加熱温度を１００℃
以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以
上５００℃以下とし、酸素ガス雰囲気で成膜する。成膜時の基板加熱温度が高いほど得ら
れる酸化物半導体層４０９の不純物元素濃度は低くなる。また、酸化物半導体層４０９中
の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ−ＯＳ膜が形成されやすくなる
。
なお、ＣＡＡＣ−ＯＳ膜を形成する際は、例えば、多結晶である酸化物半導体スパッタリ
ング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用タ
ーゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−
ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング
粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状
態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）の濃度
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについ
て以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、
所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：
２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。な
お、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲッ
トによって適宜変更すればよい。
さらに、酸素ガス雰囲気下で成膜することでも、希ガスなどの余分な原子が含まれないた
め、多結晶半導体膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスと
希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好まし
くは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜の
成膜に用いるアルゴン及び酸素は、水、水素などが含まれないことが好ましい。例えば、
アルゴンの純度を９Ｎ（露点−１２１℃、水０．１ｐｐｂ、水素０．５ｐｐｂ）、酸素の
純度を８Ｎ（露点−１１２℃、水１ｐｐｂ、水素１ｐｐｂ）とすることが好ましい。
本実施の形態では、アルゴンと酸素の流量比が２：１の雰囲気下において、スパッタリン
グ法を用い、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２であるＩＧＺＯを１０ｎｍ成膜す
る。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いたトランジスタは動作時のキャリア（電子）の界面散乱を低減でき、比較的容
易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されて
いる算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面
から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ
２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影し
た長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子
間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能
である。
また、基準面は、指定面の平均の高さにおける、ＸＹ平面と平行な面である。つまり、指
定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
このように、酸化物半導体層のチャネルが形成される領域において、下地絶縁層の平均面
粗さを０．３ｎｍ以下とするためには、平坦化処理を行えばよい。平坦化処理は酸化物半
導体膜の形成前に行えばよい。
例えば、平坦化処理として、ドライエッチングなどを行えばよい。ここで、エッチングガ
スとしては、塩素、塩化ホウ素、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フ
ッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
また、酸化物半導体層に含まれる水素は、極力少ないことが好ましい。この水素は、水素
原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。
そのため、酸化物半導体層に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化ま
たは脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は３００℃以上７
００℃以下、または基板の歪み点未満とする。熱処理は減圧下または窒素雰囲気下などで
行うことができる。また、熱処理は酸化物半導体膜の形成後、島状に加工する前に行って
もよいし、島状に加工した後に行ってもよい。さらに、脱水化、脱水素化のための熱処理
は複数回行ってもよく、他の加熱処理と兼ねてもよい。
熱処理は、減圧雰囲気または不活性雰囲気で熱処理を行った後、温度を保持しつつ酸化性
雰囲気に切り替えてさらに熱処理を行うと好ましい。これは減圧雰囲気または不活性雰囲
気にて熱処理を行うと、酸化物半導体層中の不純物（例えば、水素等）濃度を低減するこ
とができるが、同時に酸素欠損も生じてしまう恐れがあり、このとき生じた酸素欠損を、
酸化性雰囲気での熱処理により低減することができる。
酸化物半導体層は、熱処理を行うことで、層中の水素等の不純物元素濃度を極めて小さく
することが可能となる。その結果、トランジスタの電界効果移動度を理想的な電界効果移
動度近くまで高めることが可能となる。
なお、酸化物半導体層４０９には化学量論的組成に対し、酸素を過剰に含ませることが好
ましい。酸素を過剰に含ませると、形成される酸化物半導体層４０９の酸素欠損によるキ
ャリアの生成を抑制することができる。酸素を過剰に含ませるためには、成膜時に酸素が
多く含まれるような条件で成膜してもよいし、酸化物半導体膜の形成後に酸素（少なくと
も酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を過
剰に含ませてもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プ
ラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることがで
きる。
なお、下地絶縁層として酸化物絶縁層を用いた場合、酸化物絶縁層上に酸化物半導体層が
設けられた状態で加熱することによって、酸化物半導体層に酸素を供給することができ、
酸化物半導体層の酸素欠陥を低減し、電気特性を良好にすることができる。酸化物半導体
層及び酸化物絶縁層を少なくとも一部が接した状態で加熱工程を行うことによって、酸化
物半導体層への酸素の供給を行ってもよい。なお、加熱処理は酸化物半導体膜を島状に加
工する前に行ってもよいし、島状に加工した後に行ってもよい。ただし、島状に加工する
よりも前に加熱処理を行うことで、下地絶縁層から外部に放出される酸素の量が少ないた
め、より多くの酸素を酸化物半導体層に供給できるため好ましい。
続いて、酸化物半導体層４０９上にゲート絶縁膜４５２を形成する（図２（Ｃ）参照）。
ゲート絶縁膜４５２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケ
ート（ＨｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムシリケート（Ｈ
ｆＳｉｘＯｙ、ｘ＞０、ｙ＞０）、ハフニウムアルミネート（ＨｆＡｌｘＯｙ、ｘ＞０、
ｙ＞０）、酸化ランタン、などのＨｉｇｈ−ｋ材料を用いることでゲートリーク電流を低
減できる。さらに、ゲート絶縁膜４５２は、単層構造としてもよいし、積層構造としても
よい。
ゲート絶縁膜４５２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ
法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁膜４
５２は、スパッタリングターゲット表面に対し、略垂直に複数の基板表面がセットされた
状態で成膜を行うスパッタ装置を用いて成膜してもよい。
本実施の形態では、ＣＶＤ法により、酸化窒化シリコンを２０ｎｍ成膜する。
また、ゲート絶縁膜４５２は、下地絶縁層４３６と同様に酸化物半導体層と接するため、
層中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好まし
い。
なお、ゲート絶縁膜４５２の被覆性を向上させるために、酸化物半導体層４０９上面にも
平坦化処理を行ってもよい。特にゲート絶縁膜４５２として膜厚の小さい絶縁層を用いる
場合、酸化物半導体層４０９の表面は平坦性が良好であることが好ましい。
次に、ゲート絶縁膜４５２及び酸化物半導体層４０９上に、導電膜及び絶縁膜を積層して
形成し、該導電膜及び該絶縁膜をエッチングして、電極層４０５ａ及び電極層４０５ｂに
挟まれた領域と重畳する領域にゲート電極層４０１及び上部絶縁層４１３を形成する（図
２（Ｄ）参照）。
ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物
元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなど
のシリサイド膜を用いてもよい。さらに、インジウムスズ酸化物、酸化タングステンを含
むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含む
インジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、酸
化珪素を添加したインジウムスズ酸化物などの導電性材料を適用することもできる。また
、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁膜４５２と接するゲート電極層４０１の一層として、窒素を含む金属酸
化物、具体的には窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や
、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ
膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができ
る。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート電極
として用いた場合、トランジスタの電気特性の閾値電圧をプラスにすることができる。
本実施の形態では、スパッタリング法を用いて、膜厚１００ｎｍのタングステンを成膜す
る。
上部絶縁層４１３には、代表的には、酸化シリコン、酸化窒化シリコン、酸化アルミニウ
ム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化
酸化アルミニウムなどの無機絶縁材料を用いることができる。また、上部絶縁層４１３は
ＣＶＤ法またはスパッタリング法等を用いて形成することができる。
本実施の形態では、上部絶縁層４１３として、ＣＶＤ法により、酸化窒化シリコンを２０
０ｎｍ形成する。その後、ドライエッチング法により上部絶縁層４１３、ゲート電極層４
０１を島状に加工する。なお、このとき、ゲート絶縁層４０２も一緒にエッチングしても
よい。
続いて、ゲート電極層４０１及び上部絶縁層４１３をマスクとして、酸化物半導体層４０
９に不純物元素４２１を導入し、酸化物半導体層４０９のゲート電極層４０１と重畳しな
い領域に自己整合的に低抵抗領域４０４ａ及び低抵抗領域４０４ｂを形成する。（図３（
Ａ）参照）。なお、不純物元素４２１が導入されない領域はチャネル形成領域４０３とな
る。
したがって、酸化物半導体層４０９には、ゲート電極層４０１と重畳するチャネル形成領
域４０３と、チャネル形成領域４０３を挟んで、チャネル形成領域４０３よりも抵抗が低
い低抵抗領域４０４ａ及び低抵抗領域４０４ｂが形成される。不純物元素４２１の導入方
法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプラ
ンテーション法などを用いることができる。
導入する不純物元素は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこ
れらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、１×１０
１３〜５×１０１６ｉｏｎｓ／ｃｍ２とするのが好ましい。また、不純物元素としてリン
を導入する場合、加速電圧を０．５〜８０ｋＶとするのが好ましい。
本実施の形態では、不純物元素としてリンを導入する。
なお、酸化物半導体層４０９に不純物元素を導入する処理は、複数回行っても良い。酸化
物半導体層４０９に不純物元素を導入する処理を複数回行う場合、不純物元素は複数回す
べてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
不純物元素が導入され、抵抗が低減された低抵抗領域４０４ａ及び低抵抗領域４０４ｂを
含む酸化物半導体層を有することにより、酸化物半導体層４０９とソース電極層４０６ａ
及びドレイン電極層４０６ｂの抵抗が小さくなる。そのため、ソース電極層４０６ａ及び
ドレイン電極層４０６ｂ近傍の電界が緩和され、トランジスタ４２０はオン特性が高く、
高速動作、高速応答が可能な電気特性に優れた半導体装置とすることができる。
なお、不純物元素の導入によって、酸化物半導体層の結晶構造が変わる場合がある。本実
施の形態の半導体装置は、領域によって結晶性が異なる酸化物半導体層を用いてもよい。
例えば、チャネル形成領域４０３は低抵抗領域４０４ａ及び低抵抗領域４０４ｂよりも高
い結晶性を有していてもよい。具体的には、チャネル形成領域４０３の酸化物半導体はＣ
ＡＡＣ−ＯＳ膜とし、低抵抗領域４０４ａ及び低抵抗領域４０４ｂの電極層４０５ａ及び
電極層４０５ｂと接する領域は非晶質膜とすることもできる。
また、電極層４０５ａ及び電極層４０５ｂが酸化物半導体材料によって形成されている場
合、上記の酸化物半導体層４０９への不純物元素の導入時において、電極層４０５ａ及び
４０５ｂにも不純物元素を導入し、電極層４０５ａ及び電極層４０５ｂも低抵抗化するこ
とができる。電極層４０５ａ及び電極層４０５ｂは低抵抗化された領域において、酸化物
半導体層４０９と接するため、コンタクト抵抗が低く、オン特性に優れた半導体装置とす
ることができる。
次に、ゲート電極層４０１及び上部絶縁層４１３上に絶縁膜を形成し、該絶縁膜をエッチ
ングして側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂを形成する。さらに、ゲート電極層
４０１及び側壁絶縁層４１２ａ、４１２ｂをマスクとして、ゲート絶縁膜４５２をエッチ
ングして、ゲート絶縁層４０２を形成する（図３（Ｂ）参照）。
側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂは上部絶縁層４１３と同様な材料及び方法を
用いて形成することができる。本実施の形態では、ＣＶＤ法により酸化窒化シリコン膜を
７０ｎｍの膜厚で形成する。
次いで、酸化物半導体層４０９、ゲート絶縁層４０２、ゲート電極層４０１、側壁絶縁層
４１２ａ、側壁絶縁層４１２ｂ及び上部絶縁層４１３上に、ソース電極層及びドレイン電
極層（これらと同じ層で形成される配線等を含む）となる導電膜を形成する。
導電膜には、ゲート電極層４０１と同様の材料、方法を用いて形成することができる。本
実施の形態では、スパッタリング法により、膜厚３０ｎｍのタングステン膜を形成する。
フォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチング
を行って島状の導電膜４０６を形成した後、レジストマスクを除去する（図３（Ｃ）参照
）。なお、該エッチング工程では、ゲート電極層４０１と重畳する領域の導電膜４０６の
除去は行わない。
島状の導電膜４０６上に絶縁層４１５を形成する（図３（Ｄ）参照）。
絶縁層４１５は、上部絶縁層４１３と同様の材料及び方法を用いて形成することができる
。絶縁層４１５はトランジスタ４２０により生じる凹凸を平坦化できる膜厚で形成する。
本実施の形態では、ＣＶＤ法により形成した酸化窒化シリコンを５００ｎｍ形成する。
また、該絶縁層４１５は単層でも、異なる絶縁層の積層でも構わない。絶縁層４１５を積
層構造とすることで、図５（Ａ）に示すトランジスタ４３０のように、ソース電極層４０
６ａ及びドレイン電極層４０６ｂ上に絶縁層４１５及び絶縁層４１６が設けられた構成と
することができる。例えば、絶縁層４１６を酸化アルミニウム層とし、絶縁層４１５を酸
化シリコン層とすることができる。
次に、絶縁層４１５及び導電膜４０６に化学的機械的研磨処理を行い、上部絶縁層４１３
が露出するように、絶縁層４１５及び導電膜４０６の一部を除去する（図４（Ａ）参照）
。
該研磨処理によって、ゲート電極層４０１と重畳する導電膜４０６が除去され、導電膜４
０６はソース電極層４０６ａ及びドレイン電極層４０６ｂとなる。
ソース電極層４０６ａ及びドレイン電極層４０６ｂは、酸化物半導体層４０９の上面、及
び側壁絶縁層４１２ａまたは側壁絶縁層４１２ｂと接して設けられている。よって、ソー
ス電極層４０６ａ及びドレイン電極層４０６ｂと酸化物半導体層４０９が接する領域（コ
ンタクト領域）と、ゲート電極層４０１との距離（最短距離）は、側壁絶縁層４１２ａ及
び側壁絶縁層４１２ｂのチャネル長方向の幅となり、より微細化が達成できる他、作製工
程においてより最短距離のばらつきを制御することができる。
本実施の形態では、絶縁層４１５及び導電膜４０６の除去に化学的機械的研磨法を用いた
が、他の切削（研削、研磨）方法を用いてもよい。また、ゲート電極層４０１と重畳する
導電膜４０６を除去する工程において、化学的機械的研磨法などの切削（研削、研磨）法
の他、エッチング（ドライエッチング、ウェットエッチング）法や、プラズマ処理などを
組み合わせてもよい。例えば、化学的機械的研磨法による除去工程後、ドライエッチング
法やプラズマ処理を行い、処理表面の平坦性向上を図ってもよい。切削（研削、研磨）方
法に、エッチング法、プラズマ処理などを組み合わせて行う場合、工程順は特に限定され
ず、絶縁層４１５及び導電膜４０６の材料、膜厚、及び表面の凹凸状態に合わせて適宜設
定すればよい。
なお、本実施の形態においては、ソース電極層４０６ａ及びドレイン電極層４０６ｂはゲ
ート電極層４０１の側面に設けられた側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂの側面
に接するように設けられており、側壁絶縁層４１２ａ及び側壁絶縁層４１２ｂの側面の上
端部よりやや低い位置までを覆っている。ソース電極層４０６ａ及びドレイン電極層４０
６ｂの形状は導電膜４０６を除去する研磨処理の条件によって異なり、本実施の形態に示
すように、側壁絶縁層４１２ａ、側壁絶縁層４１２ｂ及び上部絶縁層４１３の研磨処理さ
れた上面より膜厚方向に後退した形状となる場合がある。しかし、研磨処理の条件によっ
ては、ソース電極層４０６ａ及びドレイン電極層４０６ｂの上端部とは概略一致する場合
もある。
また、導電膜４０６を除去する工程において、例えば、図５（Ｂ）に示すように、上部絶
縁層４１３を全て除去し、ゲート電極層４０１が露出している構成のトランジスタ４４０
としてもよい。さらに、ゲート電極層４０１の一部も除去されていてもよい。トランジス
タ４４０のように、ゲート電極層４０１を露出する構成は、トランジスタ４４０上に他の
配線や半導体素子を積層する集積回路に用いることができる。
続いて、絶縁層４１５、ソース電極層４０６ａ、ドレイン電極層４０６ｂ及び上部絶縁層
４１３上に絶縁層４１７を形成する（図４（Ｂ）参照）。絶縁層４１７は、上部絶縁層４
１３と同様の材料、方法を用いて形成することができる。絶縁層４１７として、緻密性の
高い無機絶縁層（代表的には酸化アルミニウム膜等）を用いると、トランジスタ４２０の
保護絶縁膜として機能する。
なお、本実施の形態では絶縁層４１７として、スパッタリング法によって形成した酸化ア
ルミニウム膜５０ｎｍと、ＣＶＤ法によって形成した酸化窒化シリコン膜３５０ｎｍの積
層構造を用いる。
さらに、酸化アルミニウム膜を成膜した後、熱処理を行ってもよい。酸化アルミニウム膜
は、酸化物半導体層への水または水素の侵入防止機能及び酸化物半導体層からの酸素の脱
離防止機能を有する。よって、酸化物半導体層４０９、またはそれに接する絶縁層が該膜
の化学量論的組成を超える酸素が存在する領域（酸素過剰領域とも表記する）を有してい
ると、酸化アルミニウム膜を設けた状態で熱処理を行うことによって、酸化物半導体層の
膜中、または絶縁層と酸化物半導体層の界面において、少なくとも１ヶ所、酸素過剰領域
を設けることができる。
次に、電極層４０５ａ及び電極層４０５ｂとそれぞれ重畳する領域において、絶縁層４１
７及び絶縁層４１５を貫通し、ソース電極層４０６ａ及びドレイン電極層４０６ｂに達す
る開口４５５ａ及び開口４５５ｂを設ける（図４（Ｃ）参照）。開口の形成はマスクなど
を用いた選択的なエッチングにより行われる。エッチングはドライエッチングでも、ウェ
ットエッチングでもよく、双方を組み合わせて開口を形成してもよい。また、該開口はソ
ース電極層４０６ａ及びドレイン電極層４０６ｂに達すればよく、形状は特に限定されな
い。但し、図４（Ｃ）に示すようにテーパー状にすることによって、後に形成される配線
層を断切れなく形成できるため、好適である。本実施の形態では、ドライエッチング法に
より開口を形成する。
開口４５５ａ及び開口４５５ｂの形成工程において、絶縁層４１７及び絶縁層４１５のエ
ッチングによって、ソース電極層４０６ａ、ドレイン電極層４０６ｂ、または酸化物半導
体層４０９もエッチングされ、膜厚が減少する場合がある。本実施の形態のトランジスタ
は、電極層４０５ａ及び電極層４０５ｂと重畳する領域に開口４５５ａ及び開口４５５ｂ
を形成するため、エッチングによる膜厚の減少が生じても、酸化物半導体層４０９と配線
層との電気的な接続を実現することができる。
続いて、開口４５５ａ、開口４５５ｂ及び絶縁層４１７上に導電材料を用いて、配線層４
６５ａ、４６５ｂを形成する（図４（Ｄ）参照）。配線層４６５ａ、４６５ｂには上述し
たゲート電極層４０１に用いた材料と同様の材料を用いることができる。本実施の形態で
は、スパッタリング法によってチタン膜５０ｎｍ、アルミニウム膜１００ｎｍ、及びチタ
ン膜５０ｎｍを順に形成する。
以上の工程でトランジスタ４２０を作製することができる。
本実施の形態に示したトランジスタは、作製工程において、ゲート電極層４０１、上部絶
縁層４１３、及び側壁絶縁層４１２ａ、側壁絶縁層４１２ｂ上に設けられた導電膜４０６
を化学的機械的研磨処理によって除去し、導電膜４０６を分断することによって、ソース
電極層４０６ａ及びドレイン電極層４０６ｂを形成する。
また、ソース電極層４０６ａ及びドレイン電極層４０６ｂは、酸化物半導体層４０９の上
面、及び側壁絶縁層４１２ａまたは側壁絶縁層４１２ｂと接して設けられている。よって
、ソース電極層４０６ａ及びドレイン電極層４０６ｂと酸化物半導体層４０９が接する領
域（コンタクト領域）と、ゲート電極層４０１との距離（最短距離）は、側壁絶縁層４１
２ａ及び側壁絶縁層４１２ｂのチャネル長方向の幅となり、より微細化が達成できる他、
作製工程においてより最短距離のばらつきを制御することができる。
このように、ソース電極層４０６ａまたはドレイン電極層４０６ｂと酸化物半導体層４０
９とが接する領域と、ゲート電極層４０１との距離を短くすることができるため、ソース
電極層４０６ａまたはドレイン電極層４０６ｂと酸化物半導体層４０９が接する領域及び
ゲート電極層４０１間の抵抗が減少し、トランジスタ４２０のオン特性を向上させること
ができる。
また、ソース電極層４０６ａ及びドレイン電極層４０６ｂの形成工程におけるゲート電極
層４０１上の導電膜４０６を除去する工程において、レジストマスクを用いたエッチング
工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製
工程において、形状や特性のばらつきが小さい微細な構造を有するトランジスタを歩留ま
りよく作製することができる。
また、本実施の形態に示した半導体装置は、酸化物半導体層に不純物元素を導入すること
で低抵抗領域を形成し、該低抵抗領域をソース電極層及びドレイン電極層と接するソース
領域及びドレイン領域とする。したがって、ソース電極層及びドレイン電極層と酸化物半
導体層のコンタクト抵抗を低減することができる。また、ソース領域及びドレイン領域の
下部に電極層４０５ａ及び電極層４０５ｂを設けることで、ソース領域及びドレイン領域
の厚膜化を図ることができ、ソース領域及びドレイン領域の抵抗を低減し、トランジスタ
のオン特性を向上させることができる。
また、図示しないが、トランジスタ４２０上に、さらに絶縁層を設けてもよい。絶縁層と
しては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒
化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜、窒化シリコン膜、窒化アルミニ
ウム膜、窒化酸化シリコン膜、又は窒化酸化アルミニウム膜などの無機絶縁膜の単層又は
積層を用いることができる。
絶縁層の形成後、さらに加熱工程を行ってもよい。例えば、大気中、１００℃以上２００
℃以下、１時間以上３０時間以下での加熱工程を行ってもよい。この加熱工程は一定の加
熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度へ
の昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。
また、トランジスタ４２０起因の表面凹凸を低減するために、平坦化絶縁膜を形成しても
よい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂等の有
機材料を用いることができる。また、上記有機材料の他に、低誘電材料（ｌｏｗ−ｋ材料
）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させるこ
とで、平坦化絶縁膜を形成してもよい。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる本発明の一態様の半導体装置について示す。
なお、本実施の形態では実施の形態１と異なる点のみについて説明する。図６に本実施の
形態の半導体装置を示す。図６（Ａ）は本発明の一態様であるトランジスタの上面図を示
しており、図６（Ｂ）は図６（Ａ）の一点鎖線Ｂ１−Ｂ２における断面図である。
トランジスタ５２０を含む半導体装置は、基板４００上に、下地絶縁層５３６と、下地絶
縁層５３６上の電極層５０５ａ及び電極層５０５ｂと、電極層５０５ａ及び電極層５０５
ｂとそれぞれ接する低抵抗領域４０４ａ及び低抵抗領域４０４ｂと、低抵抗領域４０４ａ
及び低抵抗領域４０４ｂに挟まれ、下地絶縁層５３６上のチャネル形成領域４０３と、を
含む酸化物半導体層４０９と、酸化物半導体層４０９上のゲート絶縁層４０２と、ゲート
絶縁層４０２上のゲート電極層４０１と、ゲート電極層４０１の側面を覆う側壁絶縁層４
１２ａ及び側壁絶縁層４１２ｂと、ゲート電極層４０１の上面を覆う上部絶縁層４１３と
、下地絶縁層５３６、酸化物半導体層４０９上に、側壁絶縁層４１２ａ及び側壁絶縁層４
１２ｂの側面と接するソース電極層４０６ａ及びドレイン電極層４０６ｂと、ソース電極
層４０６ａ及びドレイン電極層４０６ｂ上の絶縁層４１５と、絶縁層４１５、ソース電極
層４０６ａ、ドレイン電極層４０６ｂ、側壁絶縁層４１２ａ、側壁絶縁層４１２ｂ及び上
部絶縁層４１３上の絶縁層４１７と、絶縁層４１５及び絶縁層４１７に設けられた開口を
介して、ソース電極層４０６ａ及びドレイン電極層４０６ｂとそれぞれ接する配線層４６
５ａ及び配線層４６５ｂと、を有する。
低抵抗領域４０４ａ及び低抵抗領域４０４ｂは電極層５０５ａ及び電極層５０５ｂとそれ
ぞれ接する。電極層５０５ａ及び電極層５０５ｂは、金属、金属化合物、導電性の金属化
合物、半導体等で構成される。低抵抗領域４０４ａ及び低抵抗領域４０４ｂはトランジス
タ５２０のソース領域及びドレイン領域として機能する。ソース領域及びドレイン領域の
下部に電極層５０５ａ及び電極層５０５ｂを設けることで、ソース領域及びドレイン領域
の厚膜化を図ることができ、ソース領域及びドレイン領域の抵抗を低減し、トランジスタ
のオン特性を向上させることができる。
本実施の形態に示すトランジスタ５２０は、実施の形態１に示すトランジスタ４２０と比
較して、電極層５０５ａ及び電極層５０５ｂが下地絶縁層上に設けられている点が異なる
。電極層５０５ａ及び電極層５０５ｂを下地絶縁層中に埋め込まないため、トランジスタ
５２０は、トランジスタ４２０よりも少ない工程数で作製することができる。
トランジスタ５２０の作製方法について説明する。
まず、基板４００上に下地絶縁層５３６を形成する。下地絶縁層５３６は、実施の形態１
に示した下地絶縁層４３６と同様の材料及び作製方法を用いて作製することができる。
続いて、電極層５０５ａ及び電極層５０５ｂとなる導電膜を作製し、フォトリソグラフィ
工程により選択的にエッチングを行って電極層５０５ａ及び電極層５０５ｂを形成する。
電極層５０５ａ及び電極層５０５ｂとなる導電膜は実施の形態１に示した電極層４０５ａ
及び電極層４０５ｂと同様の材料及び作製方法を用いて形成することができる。なお、後
に形成される酸化物半導体層４０９の被覆性を考慮し、電極層５０５ａ及び電極層５０５
ｂの両端部をテーパー形状とすることが好ましい。また、電極層５０５ａ及び電極層５０
５ｂの膜厚は、後に形成される酸化物半導体層４０９が電極層５０５ａ及び電極層５０５
ｂを十分覆うことのできる程度の膜厚とすることが好ましい。
なお、導電膜の形成後、エッチングにより島状の電極層５０５ａ及び電極層５０５ｂに加
工するよりも前に、導電膜に窒素プラズマ処理を行ってもよい。窒素プラズマ処理を行う
ことで、電極層５０５ａ及び電極層５０５ｂと、後に形成される酸化物半導体層４０９と
のコンタクト抵抗を低減することができる。
次に、下地絶縁層５３６、電極層５０５ａ及び電極層５０５ｂ上に酸化物半導体膜を形成
し、該酸化物半導体膜をエッチングによって、島状の酸化物半導体層４０９に加工する。
酸化物半導体層４０９は、図６（Ｂ）に示すトランジスタ５２０のように電極層５０５ａ
及び電極層５０５ｂの全てを覆わずに、少なくとも一部が電極層５０５ａ及び電極層５０
５ｂと接する構成としてもよいし、図７に示すトランジスタ５３０のように、電極層５０
５ａ及び電極層５０５ｂの全てを覆う構成としてもよい。
酸化物半導体層４０９と電極層５０５ａ及び電極層５０５ｂとの接触面積を適宜調整する
ことによって、酸化物半導体層４０９と電極層５０５ａ及び電極層５０５ｂとのコンタク
ト抵抗を適宜設定することができる。また、電極層５０５ａ及び電極層５０５ｂの酸化物
半導体層４０９で覆われていない領域は、後に形成されるソース電極層４０６ａ及びドレ
イン電極層４０６ｂとそれぞれ接していてもよい。
酸化物半導体層４０９は、実施の形態１に示す材料及び作製方法と同様の方法によって形
成することができる。また、酸化物半導体層の膜厚は電極層５０５ａ及び電極層５０５ｂ
に起因する段切れが生じない程度に十分厚くすることが好ましい。
なお、以下ゲート電極層４０１、上部絶縁層４１３、側壁絶縁層４１２ａ、側壁絶縁層４
１２ｂ、ソース電極層４０６ａ、ドレイン電極層４０６ｂ、絶縁層４１５、絶縁層４１７
、配線層４６５ａ及び配線層４６５ｂの作製方法は実施の形態１に示したトランジスタと
同様の作製方法を用いて作製し、詳細については実施の形態１の記載を参酌できるため、
説明を省略する。
本実施の形態に示したトランジスタは、作製工程において、ゲート電極層４０１、上部絶
縁層４１３、及び側壁絶縁層４１２ａ、側壁絶縁層４１２ｂ上に設けられた導電膜４０６
を化学的機械的研磨処理によって除去し、導電膜４０６を分断することによって、ソース
電極層４０６ａ及びドレイン電極層４０６ｂを形成する。
また、ソース電極層４０６ａ及びドレイン電極層４０６ｂは、酸化物半導体層４０９の上
面、及び側壁絶縁層４１２ａまたは側壁絶縁層４１２ｂと接して設けられている。よって
、ソース電極層４０６ａ及びドレイン電極層４０６ｂと酸化物半導体層４０９が接する領
域（コンタクト領域）と、ゲート電極層４０１との距離（最短距離）は、側壁絶縁層４１
２ａ及び側壁絶縁層４１２ｂのチャネル長方向の幅となり、より微細化が達成できる他、
作製工程においてより最短距離のばらつきを制御することができる。
このように、ソース電極層４０６ａまたはドレイン電極層４０６ｂと酸化物半導体層４０
９とが接する領域と、ゲート電極層４０１との距離を短くすることができるため、ソース
電極層４０６ａまたはドレイン電極層４０６ｂと酸化物半導体層４０９が接する領域及び
チャネル形成領域４０３間の抵抗が減少し、トランジスタ５２０のオン特性を向上させる
ことができる。
また、ソース電極層４０６ａ及びドレイン電極層４０６ｂの形成工程におけるゲート電極
層４０１上の導電膜４０６を除去する工程において、レジストマスクを用いたエッチング
工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製
工程において、形状や特性のばらつきが小さい微細な構造を有するトランジスタを歩留ま
りよく作製することができる。
また、本実施の形態に示した半導体装置は、酸化物半導体層のソース領域及びドレイン領
域の下部に電極層４０５ａ及び電極層４０５ｂを設けることで、ソース領域及びドレイン
領域の厚膜化を図ることができ、ソース領域及びドレイン領域の抵抗を低減し、トランジ
スタのオン特性を向上させることができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２に示すトランジスタを使用し、電力が
供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導
体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジ
スタ１６２として実施の形態１及び実施の形態２に記載のトランジスタを適用して構成さ
れる。トランジスタ１６２としては、実施の形態１及び実施の形態２で示すトランジスタ
のいずれの構造も適用することができる
図８は、半導体装置の構成の一例である。図８（Ａ）に半導体装置の断面図を、図８（Ｂ
）に半導体装置の上面図を、図８（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、
図８（Ａ）は、図８（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。なお
、図８（Ｂ）においては、図の明瞭化のため、図８（Ａ）に示す半導体装置の一部の構成
要素を省略している。
図８（Ａ）及び図８（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトラン
ジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するもの
である。トランジスタ１６２は、実施の形態１及び実施の形態２で示した構成と同一の構
成とすることができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることもできる。また、開示する発明の技術的な
本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから
、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をこ
こで示すものに限定する必要はない。
図８（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む
基板１８５に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むよう
に設けられた不純物元素領域１２０と、不純物元素領域１２０に接する金属間化合物領域
１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層
１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的には
ソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含め
てトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明する
ために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現するこ
とがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれ
うる。
基板１８５上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられてお
り、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を
実現するためには、図８（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層
を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場
合には、ゲート電極層１１０の側面にサイドウォール絶縁層を設け、不純物元素濃度が異
なる領域を含む不純物元素領域１２０としてもよい。
図８（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトラ
ンジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純
度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極
めて優れたオフ特性のトランジスタ１６２を得ることができる。トランジスタ１６２は、
実施の形態１及び実施の形態２に示したトランジスタを適用できる。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
トランジスタ１６２は、絶縁層１３０上に接して、ゲート電極層１１０と接する電極層１
４３ａと、電極層１４３ｂと、電極層１４３ａ及び電極層１４３ｂとが埋め込まれた絶縁
層１４５と、を有する。
電極層１４３ａ及び電極層１４３ｂの上面を絶縁層１４５から露出させる際のＣＭＰ処理
によって酸化物半導体層１４４の被形成面に平坦化処理を行うことができる。酸化物半導
体層１４４の被形成面は十分に平坦化されることによって（好ましくは電極層及び下地絶
縁層上面の平均面粗さは０．１５ｎｍ以下）、結晶性に優れた酸化物半導体層１４４を形
成することができ、トランジスタ１６２の特性を良好にすることができる。
トランジスタ１６２は、作製工程において、ゲート絶縁層１４６、ゲート電極層１４８、
上部絶縁層１３７及び側壁絶縁層１３６ａ及び側壁絶縁層１３６ｂ上に設けられた導電膜
を化学的機械的研磨処理により除去して、電極層１４２ａ及び電極層１４２ｂを形成する
。
したがって、トランジスタ１６２は、ソース電極層又はドレイン電極層として機能する電
極層１４２ａ及び電極層１４２ｂと酸化物半導体層１４４が接する領域（コンタクト領域
）と、ゲート電極層１４８との距離を短くすることができるため、電極層１４２ａ及び電
極層１４２ｂと酸化物半導体層１４４とが接する領域（コンタクト領域）、及びチャネル
形成領域１４４ｃ間の抵抗が減少し、トランジスタ１６２のオン特性を向上させることが
可能となる。
電極層１４２ａ及び電極層１４２ｂの形成工程におけるゲート電極層１４８と重畳する導
電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、
精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や
特性のばらつきが小さい微細な構造を有するトランジスタを歩留まりよく作製することが
できる。
電極層１４２ａ及び電極層１４２ｂ上には、絶縁層１３５及び絶縁層１４０が設けられて
いる。また、絶縁層１３５及び絶縁層１４０に設けられた開口を介して、ソース電極層ま
たはドレイン電極層として機能する電極層１４２ａ及び電極層１４２ｂとそれぞれ接する
配線層１５７ａ及び配線層１５７ｂが設けられている。また、配線層１５７ａ及び配線層
１５７ｂは電極層１４３ａ及び電極層１４３ｂとそれぞれ重畳して設けられている。
電極層１４３ａ及び電極層１４３ｂに重畳して、酸化物半導体層１４４とソース電極層ま
たはドレイン電極層として機能する電極層１４２ａ及び電極層１４２ｂとが接しているた
め、トランジスタのソース領域及びドレイン領域を厚膜化することができ、酸化物半導体
層１４４と、ソース電極層及びドレイン電極層とのコンタクト抵抗を低減することができ
、トランジスタ１６２のオン特性を良好なものとすることができる。
また、酸化物半導体層１４４には、不純物元素を導入する処理が行われており、ゲート電
極層１４８をマスクとして、酸化物半導体層１４４に不純物元素を導入する処理を行うこ
とにより酸化物半導体層１４４に自己整合的に低抵抗領域１４４ａ、低抵抗領域１４４ｂ
及びチャネル形成領域１４４ｃを形成する。
低抵抗領域１４４ａ及び低抵抗領域１４４ｂは、チャネル形成領域１４４ｃよりも不純物
元素度が高くなっている。不純物元素度を高くすることによって酸化物半導体層１４４中
のキャリア密度が増加し、電極層１４２ａ及び電極層１４２ｂと酸化物半導体層１４４の
間のコンタクト抵抗が低くなるため、オン電流や移動度が向上し、高速応答が可能となる
。
トランジスタ１６２上には、絶縁層１５０が設けられている。また、絶縁層１５０上の配
線層１５７ａと重畳する領域には電極層１５６が設けられている。電極層１５６、絶縁層
１５０及び配線層１５７ａによって容量素子１６４が構成されている。すなわち、トラン
ジスタ１６２の配線層１５７ａは、容量素子１６４の一方の電極として機能し、電極層１
５６は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容
量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トラ
ンジスタ１６２の上方に設けてもよい。
図８（Ａ）及び図８（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、
少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域また
はドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ま
しい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくと
も一部と重畳するように設けられている。このような平面レイアウトを採用することによ
り、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる
。
次に、図８（Ａ）及び図８（Ｂ）に対応する回路構成の一例を図８（Ｃ）に示す。
図８（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電
極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０の
ドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）
とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続さ
れ、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気
的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６
２のソース電極層またはドレイン電極層の他方は、容量素子１６４の電極の一方と電気的
に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的
に接続されている。
図８（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１
６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、
第３の配線の電位が、トランジスタ１６０のゲート電極層、及び容量素子１６４に与えら
れる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書
き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈ
ｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電
位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態
とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（
保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート
電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベ
ル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲ
ート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン
状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線
の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０
のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレ
ベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば
、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合に
は、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ
状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を
読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。情報を読み出さないメモリセルの場合には、ゲート電極層の状
態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿
Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわら
ずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい
電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
また、図９に、半導体装置の構成の他の一例を示す。図９（Ａ）は、半導体装置の上面図
、図９（Ｂ）は半導体装置の断面図である。ここで、図９（Ｂ）は、図９（Ａ）のＥ１−
Ｅ２における断面に相当する。なお、図９（Ａ）においては、図の明瞭化のため、図９（
Ｂ）に示す半導体装置の一部の構成要素を省略している。
図９に示す半導体装置は、酸化物半導体層にチャネルが形成されるトランジスタ１６２と
、酸化物半導体以外の半導体材料（例えば、シリコンなど）の層にチャネルが形成される
トランジスタ１６０と、容量素子１６４とを有する。なお、トランジスタ１６２及びトラ
ンジスタ１６０の構成は、図８に示す半導体装置と同様であるため、その詳細な説明は省
略する。
図９において容量素子１６４は、電極層１４３ｂ、酸化物半導体層１４４、絶縁層１７３
、及び導電層１７４で構成されている。導電層１７４はゲート電極層１４８と同工程で作
製され、上面を絶縁膜１７６、側面を側壁絶縁層１７５ａ、１７５ｂで覆われている。
酸化物半導体層１４４は、ゲート電極層１４８及び導電層１７４をマスクとして不純物元
素を導入することで、ゲート電極層１４８及び導電層１７４と重畳しない領域において、
自己整合的に低抵抗領域を形成する。ソース電極層及びドレイン電極層として機能する電
極層１４２ａ及び電極層１４２ｂは、酸化物半導体層１４４の低抵抗領域と接しトランジ
スタ１６２のソース領域及びドレイン領域として機能するため、酸化物半導体層１４４と
ソース電極層及びドレイン電極層とのコンタクト抵抗は低減される。
また、ソース領域及びドレイン領域として機能する低抵抗領域の下部に接して電極層１４
３ａ及び電極層１４３ｂが設けられている。したがって、ソース領域及びドレイン領域が
厚膜化され、酸化物半導体層１４４とソース電極層及びドレイン電極層との抵抗が低減さ
れる。
トランジスタ１６２の電極層１４２ｂは絶縁層１３５、絶縁層１５０に形成された電極層
１４２ｂに達する開口において、電極層１５６と電気的に接続する。また、電極層１４３
ａの下に接して、導電層１７２が設けられており、トランジスタ１６０のソース電極層ま
たはドレイン電極層と、トランジスタ１６２のソース電極層またはドレイン電極層とが電
気的に接続されている。
図９で示すように、トランジスタ１６０、トランジスタ１６２、容量素子１６４を重畳す
るように密に積層して設けることで、より半導体装置の占有面積の低減を図ることができ
るため、高集積化を図ることができる。
本実施の形態で示すトランジスタ１６２は、電極層を酸化物半導体層の下部に接して形成
し、ゲート電極層をマスクとして酸化物半導体層に不純物元素導入する処理を行うことで
、良好な電気的特性を示し、オフ電流を十分に低減することができる。このようなトラン
ジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置
が得られる。
上記のようなトランジスタは、オン特性（例えば、オン電流）が高く、高速動作、高速応
答が可能である。また、微細化も達成できる。よって、該トランジスタを用いることで高
性能及び高信頼性の半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、実施の形態１及び実施の形態２に示すトランジスタを使用し、
電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無
い半導体装置について、実施の形態３に示した構成と異なる構成について、図１０乃至図
１３を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２とし
て、実施の形態１及び実施の形態２で示すトランジスタのいずれの構造も適用することが
できる。
図１０（Ａ）は、半導体装置の回路構成の一例を示し、図１０（Ｂ）は半導体装置の一例
を示す概念図である。まず、図１０（Ａ）に示す半導体装置について説明を行い、続けて
図１０（Ｂ）に示す半導体装置について、以下説明を行う。
図１０（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電
極層またはドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１６２の
ゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極層またはドレイン
電極層と容量素子２５４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１
の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって
保持することが可能である。
次に、図１０（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持
を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トラン
ジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の
第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１
６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容
量素子２５４の第１の端子の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、容量素子２５４の第１の端子の電位
（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の
間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電
位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積され
た電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態とし
て、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）
／（ＣＢ＋Ｃ）は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０
＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
このように、図１０（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて
小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持するこ
とができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能で
ある。
次に、図１０（Ｂ）に示す半導体装置について、説明を行う。
図１０（Ｂ）に示す半導体装置は、上部に記憶回路として図１０（Ａ）に示したメモリセ
ル２５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、
下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５
１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メ
モリセルアレイ２５１と電気的に接続されている。
図１０（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１
（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができ
るため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高
速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能で
ある。
なお、図１０（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセ
ルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層
するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成として
も良い。
次に、図１０に示した半導体装置の具体的な構成について図１１を用いて説明する。
図１１は半導体装置の断面図である。図１１に示す半導体装置は上部に多層に形成された
複数のメモリセルアレイ２５１を有し、下部に周辺回路２５３を有する。メモリセルアレ
イ２５１及び周辺回路２５３は電気的に接続されている。図１１では、複数のメモリセル
アレイのうち、メモリセルアレイ２５１ａ、メモリセルアレイ２５１ｂ、周辺回路２５３
をそれぞれ代表的に示す。
メモリセルアレイ２５１ａに含まれるトランジスタ１６２ａ及び容量素子２５４ａと、メ
モリセルアレイ２５１ａが他のメモリセルと接続する電極層３４３ｃを代表的に示す。ト
ランジスタ１６２ａは酸化物半導体層にチャネルが形成されるトランジスタである。トラ
ンジスタ１６２ａは、実施の形態１及び実施の形態２において説明したトランジスタを適
用することができるため、説明は省略する。容量素子２５４ａは、トランジスタ１６２ａ
のソース電極層及び、配線層と同じ層に形成される電極とを用いて形成される。電極層３
４３ｃはトランジスタ１６２ａが有する電極層１４３ａ及び電極層１４３ｂと同じ層に形
成される。
メモリセルアレイ２５１ｂに含まれるトランジスタ１６２ｂ及び容量素子２５４ｂと、メ
モリセルアレイ２５１ｂが他のメモリセルと接続する電極層３４３ｂと、メモリセルアレ
イ２５１ｂと周辺回路２５３とを接続する電極層３４３ａを代表的に示す。トランジスタ
１６２ｂは酸化物半導体層にチャネルが形成されるトランジスタである。トランジスタ１
６２ｂは、実施の形態１及び実施の形態２において説明したトランジスタを適用すること
ができるため、説明は省略する。容量素子２５４ｂは、トランジスタ１６２ｂのソース電
極層及び、配線層と同じ層に形成される電極とを用いて形成される。電極層３４３ｂはト
ランジスタ１６２ｂが有する配線層１５７ａ及び配線層１５７ｂと同じ層に形成される。
電極層３４３ａは、トランジスタ１６２ｂが有する電極層１４３ａ及び電極層１４３ｂと
同じ層に形成される。
周辺回路２５３は、酸化物半導体層以外の半導体材料をチャネル形成領域として用いたト
ランジスタ３０１を有する。トランジスタ３０１は、半導体材料（例えば、シリコンなど
）を含む基板３００に素子分離絶縁層を設け、素子分離絶縁層３０６に囲まれた領域にチ
ャネルとなる領域を形成することによって得られるトランジスタとすることができる。
なお、トランジスタ３０１は、絶縁表面上に形成されたシリコン層等の半導体層や、ＳＯ
Ｉ基板のシリコン層にチャネルが形成されるトランジスタであってもよい。トランジスタ
３０１の構成については、公知の構成を用いることができる。
周辺回路２５３及びメモリセルアレイ２５１ｂとの間には配線層３１０ａが形成されてい
る。周辺回路２５３と配線層３１０ａとの間には、絶縁層３４１ａが設けられ、配線層３
１０ａとメモリセルアレイ２５１ｂとの間には、絶縁層３４１ｂが設けられている。絶縁
層３４１ａには、周辺回路２５３と配線層３１０ａとを電気的に接続する配線層３５５ａ
が設けられている。また、絶縁層３４１ｂには、配線層３１０ａとメモリセルアレイ２５
１ｂとを電気的に接続する配線層３５５ｂが設けられている。
なお、周辺回路２５３とメモリセルアレイ２５１ｂとは配線層３１０ａを介して電気的に
接続する構成としたが、周辺回路２５３とメモリセルアレイ２５１ｂの接続方法はこれに
限定されない。周辺回路２５３とメモリセルアレイ２５１ｂは、トランジスタ３０１及び
トランジスタ１６２ｂとは重畳しない領域において電気的に接続しているが、これに限ら
ない。例えば、トランジスタ１６２ｂが有する電極層１４３ａ及び電極層１４３ｂと周辺
回路２５３とが直接接する構成としてもよい。
メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂとの間には、配線層３１０ｂが
形成されている。配線層３１０ｂはメモリセルアレイ２５１ｂの中に設けられている絶縁
層３４１ｃ上に設けられている。配線層３１０ｂとメモリセルアレイ２５１ａとの間には
絶縁層３４１ｄが設けられている。絶縁層３４１ｃには、配線層３１０ｂとメモリセルア
レイ２５１ｂとを電気的に接続する配線層３５５ｃが設けられている。絶縁層３４１ｄに
は、配線層３１０ｂとメモリセルアレイ２５１ａとを電気的に接続する配線層３５５ｄが
設けられている。
図１１に示すレイアウトを採用することにより、半導体装置の占有面積の低減を図ること
ができるため、高集積化を図ることができる。
また、図１２及び図１３に、図１０に示すメモリセル２５０に適用できる半導体装置の構
成の他の一例を示す。図１２（Ａ）は、半導体装置の上面図、図１２（Ｂ）は半導体装置
の断面図である。ここで、図１２（Ｂ）は、図１２（Ａ）のＦ１−Ｆ２における断面に相
当する。なお、図１２（Ａ）においては、図の明瞭化のため、図１２（Ｂ）に示す半導体
装置の一部の構成要素を省略している。
図１２に示すメモリセルは、酸化物半導体層にチャネルが形成されるトランジスタ１６２
と、容量素子２５４とを有する。なお、トランジスタ１６２の構成は、図８に示す半導体
装置が有するトランジスタ１６２と同様であるため、その詳細な説明は省略する。
図１２において容量素子２５４は、電極層１４３ｂ、酸化物半導体層１４４、絶縁層１７
３、及び導電層１７４で構成されている。導電層１７４はゲート電極層１４８と同工程で
作製され、上面を絶縁膜１７６、側面を側壁絶縁層１７５ａ、及び側壁絶縁層１７５ｂで
覆われている。
酸化物半導体層１４４は、ゲート電極層１４８及び導電層１７４をマスクとして不純物元
素を導入することで、ゲート電極層１４８及び導電層１７４と重畳しない領域において、
自己整合的に低抵抗領域を形成する。ソース電極層及びドレイン電極層として機能する電
極層１４２ａ及び電極層１４２ｂは、酸化物半導体層１４４の低抵抗領域と接しトランジ
スタ１６２のソース領域及びドレイン領域として機能するため、酸化物半導体層１４４と
ソース電極層及びドレイン電極層とのコンタクト抵抗は低減される。
トランジスタ１６２の電極層１４２ｂは絶縁層１３５、絶縁層１５０に形成された電極層
１４２ｂに達する開口において、配線２６０と電気的に接続する。
図１３（Ａ）は、半導体装置の上面図、図１３（Ｂ）は半導体装置の断面図である。ここ
で、図１３（Ｂ）は、図１３（Ａ）のＧ１−Ｇ２における断面に相当する。なお、図１３
（Ａ）においては、図の明瞭化のため、図１３（Ｂ）に示す半導体装置の一部の構成要素
を省略している。
図１３に示すメモリセルは、酸化物半導体層にチャネルが形成されるトランジスタ１６２
と、容量素子２５４とを有する。なお、トランジスタ１６２の構成は図８に示すトランジ
スタ１６２と同様であるため、詳細な説明は省略する。
図１３（Ａ）、（Ｂ）において、容量素子２５４は、導電層１９２、絶縁層１９３、導電
層１９４で構成され、絶縁膜１９６中に形成されている。なお、絶縁層１９３は誘電率の
高い絶縁材料を用いることが好ましい。容量素子２５４とトランジスタ１６２とは、絶縁
層１３５、絶縁層１５０、及び絶縁層１９５に形成されたトランジスタ１６２の電極層１
４２ｂに達する開口に設けられた導電層１９１を介して電気的に接続されている。
酸化物半導体層１４４は、ゲート電極層１４８をマスクとして不純物元素を導入すること
で、ゲート電極層１４８と重畳しない領域において、自己整合的に低抵抗領域を形成する
。ソース電極層及びドレイン電極層として機能する電極層１４２ａ及び電極層１４２ｂは
、酸化物半導体層１４４の低抵抗領域と接しトランジスタ１６２のソース領域及びドレイ
ン領域として機能するため、酸化物半導体層１４４とソース電極層及びドレイン電極層と
のコンタクト抵抗は低減される。
図１２、図１３に示すように、トランジスタ１６２、容量素子２５４を重畳するように密
に積層して設けることで、より半導体装置の占有面積の低減を図ることができるため、高
集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトラ
ンジスタにより形成されている。高純度化され、真性化された酸化物半導体を用いたトラ
ンジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保
持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能
となるため、消費電力を十分に低減することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動
作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（よ
り広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備える
ことで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回
路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
本実施の形態で示すトランジスタ１６２は、電極層を酸化物半導体層の下部に接して形成
し、ゲート電極層をマスクとして酸化物半導体層に不純物元素導入する処理を行うことで
、良好な電気的特性を示し、オフ電流を十分に低減することができる。このようなトラン
ジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置
が得られる。
上記のようなトランジスタは、オン特性（例えば、オン電流）が高く、高速動作、高速応
答が可能である。また、微細化も達成できる。よって、該トランジスタを用いることで高
性能及び高信頼性の半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの携帯機器に応用した場合の例を図１４乃至図１７を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶
などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理には不向きであるためである。
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴があ
る。
通常のＳＲＡＭは、図１４（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜
８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダ
ー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８
０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１
つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点が
ある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１０
０〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が高い。
それに対して、ＤＲＡＭはメモリセルが図１４（Ｂ）に示すようにトランジスタ８１１、
保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて
駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。
ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッ
シュが必要であり、書き換えを行わない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり
、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ
消費電力を低減することができる。
図１５に携帯機器のブロック図を示す。図１５に示す携帯機器はＲＦ回路９０１、アナロ
グベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源
回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレ
イコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、
音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示
部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプ
リケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ
）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されて
おり、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の
書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
された携帯機器を提供することができる。
図１６に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使
用した例を示す。図１６に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイ
ッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また
、メモリ回路９５０は、信号線から入力された画像データ（入力画像データ）、メモリ９
５２及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行
うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号によ
り表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ
、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周
期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読
み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デー
タＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９
５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に
採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能
で、且つ消費電力が十分に低減することができる。
図１７に電子書籍のブロック図を示す。図１７はバッテリー１００１、電源回路１００２
、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボ
ード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、デ
ィスプレイコントローラ１０１０によって構成される。
ここでは、図１７のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例え
ば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定
した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読
んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーライン
を引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違い
を示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保
存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピー
してもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用す
ることによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且
つ消費電力を十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極層
１１６ チャネル形成領域
１２０ 不純物元素領域
１２４ 金属間化合物領域
１３０ 絶縁層
１３５ 絶縁層
１３６ａ 側壁絶縁層
１３６ｂ 側壁絶縁層
１３７ 上部絶縁層
１４０ 絶縁層
１４２ａ 電極層
１４２ｂ 電極層
１４３ａ 電極層
１４３ｂ 電極層
１４４ 酸化物半導体層
１４４ａ 低抵抗領域
１４４ｂ 低抵抗領域
１４４ｃ チャネル形成領域
１４５ 絶縁層
１４６ ゲート絶縁層
１４８ ゲート電極層
１５０ 絶縁層
１５６ 電極層
１５７ａ 配線層
１５７ｂ 配線層
１６０ トランジスタ
１６２ トランジスタ
１６２ａ トランジスタ
１６２ｂ トランジスタ
１６４ 容量素子
１７２ 導電層
１７３ 絶縁層
１７４ 導電層
１７５ａ 側壁絶縁層
１７５ｂ 側壁絶縁層
１７６ 絶縁膜
１８５ 基板
１９１ 導電層
１９２ 導電層
１９３ 絶縁層
１９４ 導電層
１９５ 絶縁層
１９６ 絶縁膜
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２５４ａ 容量素子
２５４ｂ 容量素子
２６０ 配線
３００ 基板
３０１ トランジスタ
３０６ 素子分離絶縁層
３１０ａ 配線層
３１０ｂ 配線層
３４１ａ 絶縁層
３４１ｂ 絶縁層
３４１ｃ 絶縁層
３４１ｄ 絶縁層
３４３ａ 電極層
３４３ｂ 電極層
３４３ｃ 電極層
３５５ａ 配線層
３５５ｂ 配線層
３５５ｃ 配線層
３５５ｄ 配線層
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ チャネル形成領域
４０４ａ 低抵抗領域
４０４ｂ 低抵抗領域
４０５ａ 電極層
４０５ｂ 電極層
４０６ 導電膜
４０６ａ ソース電極層
４０６ｂ ドレイン電極層
４０９ 酸化物半導体層
４１２ａ 側壁絶縁層
４１２ｂ 側壁絶縁層
４１３ 上部絶縁層
４１５ 絶縁層
４１６ 絶縁層
４１７ 絶縁層
４２０ トランジスタ
４２１ 不純物元素
４３０ トランジスタ
４３５ 下地絶縁膜
４３６ 下地絶縁層
４４０ トランジスタ
４５２ ゲート絶縁膜
４５５ａ 開口
４５５ｂ 開口
４６５ａ 配線層
４６５ｂ 配線層
５０５ａ 電極層
５０５ｂ 電極層
５２０ トランジスタ
５３０ トランジスタ
５３６ 下地絶縁層
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ

Claims (4)

  1. 第１の導電層乃至第４の導電層と、ゲート絶縁層と、絶縁層と、ゲート電極層と、酸化物半導体を含む半導体層と、を有し、
    前記第１の導電層の上方に前記半導体層が位置し、
    前記半導体層の上方に前記ゲート絶縁層が位置し、
    前記半導体層の上方に前記絶縁層が位置し、
    前記半導体層の上方に前記第２の導電層が位置し、
    前記第２の導電層の上方に前記第３の導電層が位置し、
    前記ゲート絶縁層の上方に前記ゲート電極層が位置し、
    前記絶縁層の上方に前記第４の導電層が位置し、
    前記第２の導電層は、前記半導体層と電気的に接続され、
    前記第１の導電層は、前記第２の導電層と電気的に接続され、
    前記第３の導電層は、前記第２の導電層と電気的に接続され、
    前記半導体層は、前記絶縁層を介して前記第４の導電層と重なる領域を有し、
    前記半導体層は、第１の領域と、第２の領域と、チャネル形成領域と、を有し、
    前記第１の領域は、前記第２の導電層と重なり、
    前記第２の領域は、前記第２の導電層と重ならず、かつ、前記ゲート電極層と重ならず、
    前記第２の領域は、前記チャネル形成領域よりも抵抗が低いことを特徴とする半導体装置。
  2. 第１の導電層乃至第４の導電層と、ゲート絶縁層と、絶縁層と、ゲート電極層と、酸化物半導体を含む半導体層と、を有し、
    前記第１の導電層の上方に前記半導体層が位置し、
    前記半導体層の上方に前記ゲート絶縁層が位置し、
    前記半導体層の上方に前記絶縁層が位置し、
    前記半導体層の上方に前記第２の導電層が位置し、
    前記第２の導電層の上方に前記第３の導電層が位置し、
    前記ゲート絶縁層の上方に前記ゲート電極層が位置し、
    前記絶縁層の上方に前記第４の導電層が位置し、
    前記第２の導電層は、前記半導体層と電気的に接続され、
    前記第１の導電層は、前記第２の導電層と電気的に接続され、
    前記第３の導電層は、前記第２の導電層と電気的に接続され、
    前記半導体層は、前記絶縁層を介して前記第４の導電層と重なる領域を有し、
    前記半導体層は、第１の領域と、第２の領域と、チャネル形成領域と、を有し、
    前記第１の領域は、前記第２の導電層と重なり、
    前記第２の領域は、前記第２の導電層と重ならず、かつ、前記ゲート電極層と重ならず、
    前記第２の領域は、前記チャネル形成領域よりも抵抗が低く、
    前記第３の導電層は、前記第４の導電層の上方の第２の絶縁層を介して前記第４の導電層と重なる領域を有することを特徴とする半導体装置。
  3. 第１の導電層乃至第４の導電層と、ゲート絶縁層と、絶縁層と、ゲート電極層と、酸化物半導体を含む半導体層と、を有し、
    前記第１の導電層の上方に前記半導体層が位置し、
    前記半導体層の上方に前記ゲート絶縁層が位置し、
    前記半導体層の上方に前記絶縁層が位置し、
    前記半導体層の上方に前記第２の導電層が位置し、
    前記第２の導電層の上方に前記第３の導電層が位置し、
    前記ゲート絶縁層の上方に前記ゲート電極層が位置し、
    前記絶縁層の上方に前記第４の導電層が位置し、
    前記第２の導電層は、前記半導体層と電気的に接続され、
    前記第１の導電層は、前記第２の導電層と電気的に接続され、
    前記第３の導電層は、前記第２の導電層と電気的に接続され、
    前記半導体層は、前記絶縁層を介して前記第４の導電層と重なる領域を有し、
    前記半導体層は、第１の領域と、第２の領域と、チャネル形成領域と、を有し、
    前記第１の領域は、前記第２の導電層と重なり、
    前記第２の領域は、前記第２の導電層と重ならず、かつ、前記ゲート電極層と重ならず、
    前記第２の領域は、前記チャネル形成領域よりも抵抗が低く、
    前記第３の導電層は、前記第１の導電層と重なり、かつ前記第２の導電層と重なる領域を有することを特徴とする半導体装置。
  4. 第１の導電層乃至第４の導電層と、ゲート絶縁層と、絶縁層と、ゲート電極層と、酸化物半導体を含む半導体層と、を有し、
    前記第１の導電層の上方に前記半導体層が位置し、
    前記半導体層の上方に前記ゲート絶縁層が位置し、
    前記半導体層の上方に前記絶縁層が位置し、
    前記半導体層の上方に前記第２の導電層が位置し、
    前記第２の導電層の上方に前記第３の導電層が位置し、
    前記ゲート絶縁層の上方に前記ゲート電極層が位置し、
    前記絶縁層の上方に前記第４の導電層が位置し、
    前記第２の導電層は、前記半導体層と電気的に接続され、
    前記第１の導電層は、前記第２の導電層と電気的に接続され、
    前記第３の導電層は、前記第２の導電層と電気的に接続され、
    前記半導体層は、前記絶縁層を介して前記第４の導電層と重なる領域を有し、
    前記半導体層は、第１の領域と、第２の領域と、チャネル形成領域と、を有し、
    前記第１の領域は、前記第２の導電層と重なり、
    前記第２の領域は、前記第２の導電層と重ならず、かつ、前記ゲート電極層と重ならず、
    前記第２の領域は、前記チャネル形成領域よりも抵抗が低く、
    前記第３の導電層は、前記第４の導電層の上方の第２の絶縁層を介して前記第４の導電層と重なる領域を有し、
    前記第３の導電層は、前記第１の導電層と重なり、かつ前記第２の導電層と重なる領域を有することを特徴とする半導体装置。
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