CN110491835B - 一种半导体器件及其制作方法、电子装置 - Google Patents

一种半导体器件及其制作方法、电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，在所述半导体衬底上形成鳍片和分隔所述鳍片的隔离结构；在所述鳍片的侧壁上形成间隙壁；形成覆盖所述隔离结构、所述鳍片和所述间隙壁的隔离层；刻蚀所述隔离层形成伪栅极切割块；去除所述间隙壁；在所述鳍片上形成多晶硅伪栅极。该制作方法可以克服FinFET器件的制作中多晶硅切割掩膜的套刻控制难度大，以及替代金属栅工艺中很容易出现缺陷或孔洞的问题。该半导体器件和电子装置具有类似的优点。

Description

一种半导体器件及其制作方法、电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
近年来，鳍式场效应晶体管(FinFET)由于可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，已经得到了广泛应用。在FinFET器件的制作中，多晶硅伪栅极的制作一般使用两个掩膜，第一个掩膜用于在多晶硅沉积之后，形成多晶硅线，第二掩膜用于对多晶硅线进行切割。与使用单掩膜制作多晶硅伪栅极相比，使用双掩膜制作多晶硅伪栅极可以获得矩形的伪栅极轮廓(即切割后的多晶硅线末端接近线状而不是圆弧状)，这样便于更好的控制栅极图形，从而改善器件密度。
然而随着器件尺寸的缩小，这种方法也存在很多问题，这是因为：虽然鳍片间距可以通过双重图形曝光进行缩小，但是多晶硅线的切割仍然使用单掩膜，且使用193nm浸入式光刻工具曝光，其关键尺寸(CD)和套刻精度控制随着鳍片间距缩小变得很难。如图4所示，在多晶硅线的切割过程中，需要控制多晶硅线切割掩膜402的套刻精度，如果套刻精度不够会导致两个鳍片之间的多晶硅线切割掩膜402和切割区域403向其中一个鳍片靠近，而远离另一个鳍片，这样会导致多晶硅线切割掩膜402与鳍片401之间没有足够的空间，例如图4中，如果多晶硅线切割掩膜402发生偏移，例如向左侧偏移，那么d1将小于设计尺寸，d2将大于设计尺寸，这样对于d1所在区域，在后续的金属栅替代工艺中很容易导致缺陷或孔洞，因为替代金属栅工艺中该区域的开口将变小，不利于金属栅极的填充，容易出现缺陷或孔洞。
因此有必要提出一种新的半导体器件的制作方法，以至少部分解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以克服FinFET器件的制作中多晶硅切割掩膜的套刻控制难度大，以及替代金属栅工艺中很容易出现缺陷或孔洞的问题。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，包括：
提供半导体衬底，在所述半导体衬底上形成鳍片和分隔所述鳍片的隔离结构；
在所述鳍片的侧壁上形成间隙壁；
形成覆盖所述隔离结构、所述鳍片和所述间隙壁的隔离层；
刻蚀所述隔离层形成伪栅极切割块；
去除所述间隙壁；
在所述鳍片上形成多晶硅伪栅极。
在本发明一实施例中，所述刻蚀所述隔离层形成伪栅极切割块的步骤包括：
在所述隔离层上形成伪栅极切割掩膜；
以所述伪栅极切割掩膜为掩膜刻蚀所述隔离层，以在伪栅极待切割区域形成所述伪栅极切割块。
在本发明一实施例中，所述伪栅极切割块呈锥形状，所述伪栅极切割块靠近所述半导体衬底一端的尺寸大于远离所述半导体衬底一端的尺寸。
在本发明一实施例中，在所述隔离层上形成伪栅极切割掩膜之后，所述刻蚀所述隔离层形成伪栅极切割块的步骤还包括：
刻蚀所述伪栅极切割掩膜，以使所述伪栅极切割掩膜呈锥形状。
在本发明一实施例中，在形成所述间隙壁之前还包括：
形成覆盖所述隔离结构和所述鳍片的保护层。
在本发明一实施例中，在形成所述保护层之前，还包括：
在所述鳍片的表面形成缓冲层。
在本发明一实施例中，所述在所述鳍片上形成多晶硅伪栅极包括：
形成覆盖所述隔离结构和所述鳍片的多晶硅层；
刻蚀所述多晶硅层以在所述鳍片上形成所述多晶硅伪栅极。
在本发明一实施例中，在所述鳍片上形成多晶硅伪栅极之后，还包括：
形成覆盖所述隔离结构和所述鳍片的层间介电层；
去除所述多晶硅伪栅极，以在所述层间介电层中形成凹槽；
在所述凹槽中的所述鳍片上形成金属栅极。
根据本发明的半导体器件的制作方法，在多晶硅沉积之前，在多晶硅伪栅极的待切割区域上形成伪栅极切割块，这样后续沉积多晶硅时便通过伪栅极切割块的自对准实现了多晶硅伪栅极的切割，而且通过在鳍片上形成间隙壁来控制伪栅极切割块与鳍片之间的距离，保证伪栅极切割块与鳍片之间具有足够的空间，不仅可以避免后续金属栅替代工艺中出现缺陷或孔洞，而且降低了伪栅极切割掩膜的套刻控制难度。
进一步地，根据本发明的半导体器件的制作方法，所述伪栅极切割块呈锥形状，这样在后续金属栅替代工艺中，使得伪栅极去除后该区域的上部开口增大，从而更容易进行金属栅极的填充，进一步避免在金属栅替代工艺中出现缺陷或孔洞。
本发明另一方面提供一种半导体器件，该半导体器件包括：
半导体衬底，在所述半导体衬底上形成有鳍片和分隔所述鳍片的隔离结构；
在所述鳍片上形成有伪栅极；
在位于同一直线上相邻的所述伪栅极之间的伪栅极切割区域上形成有伪栅极切割块；
覆盖所述鳍片和所述隔离结构的层间介电层。
根据本发明的半导体器件可以减少或避免金属栅替代工艺中在金属栅极出现缺陷或孔洞，使得器件良率和性能提高。
本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了根据本发明一实施例的半导体器件的制作方法的步骤流程图；
图2A～图2I示出了根据本发明一实施例的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图3示出了根据本发明一实施例的电子装置的示意图；
图4示出了目前的FinFET器件制作中多晶硅线切割示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述在目前的FinFET器件制作中，存在多晶硅线切割掩膜套刻精度控制难度大，以及金属栅替代工艺中容易出现缺陷和孔洞的问题，本发明基于此，提供一种半导体器件的制作方法，用于制作FinFET器件，如图1所示，该制作方法包括：步骤101，提供半导体衬底，在所述半导体衬底上形成鳍片和分隔所述鳍片的隔离结构；步骤102，在所述鳍片的侧壁上形成间隙壁；步骤103，形成覆盖所述隔离结构、所述鳍片和所述间隙壁的隔离层；步骤104，刻蚀所述隔离层形成伪栅极切割块；步骤105，去除所述间隙壁；步骤106，在所述鳍片上形成多晶硅伪栅极。
根据本发明的半导体器件的制作方法，在多晶硅沉积之前，在多晶硅伪栅极的待切割区域上形成伪栅极切割块，这样后续沉积多晶硅时便通过伪栅极切割块的自对准实现了多晶硅伪栅极的切割，而且通过在鳍片上形成间隙壁来控制伪栅极切割块与鳍片之间的距离，保证伪栅极切割块与鳍片之间具有足够的空间，不仅可以避免后续金属栅替代工艺中出现缺陷或孔洞，而且降低了伪栅极切割掩膜的套刻控制难度。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图2A～图2I对根据本发明一实施例的半导体器件的制作方法做详细描述。
首先，如图2A所示，提供半导体衬底200，在所述半导体衬底200上形成鳍片201和分隔所述鳍片201的隔离结构202，在所述鳍片201的表面形成缓冲层203，在所述鳍片201和隔离结构202的表面形成保护层204。
其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
鳍片201可以通过本领域常用的方法制作，例如包括下述步骤:首先在半导体衬底上形成图形化的掩膜层，该图形化的掩膜层定义了鳍片的形状和位置，然后以该图形化的掩膜通过合适的刻蚀工艺刻蚀半导体衬底200，从而在所述半导体衬底200上形成鳍片201。
隔离结构202可以采用常用的隔离结构，例如STI(浅沟槽隔离结构)。其制作过程例如首先，在鳍片201之间的凹槽填充隔离材料，例如氧化物，其通过热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成，然后对隔离材料进行平坦化和回蚀刻从而形成隔离结构202。
缓冲层203例如为氧化物，其可以通过诸如热氧化法等工艺形成，用于缓冲保护层204对鳍片201的应力，避免保护层204的应力对器件性能造成影响。
保护层204可以采用各种合适的材料，例如氧化物或氮化物。示例性地，在本实施例中，保护层204采用氮化物，例如氮化硅，其可以通过热氮化法、炉管工艺、PVD、CVD、ALD等工艺形成。
接着，如图2B所示，在保护层204上形成覆盖所述鳍片201和隔离结构202的间隙壁材料层205。
间隙壁材料层205可以采用各种合适的材料，只要其与保护层204以及后续形成的隔离层(图2D中207)具有足够的刻蚀选择性即可。示例性地，在本实施例中，间隙壁材料层205采用无定形碳(α-carbon)，其可以通过诸如CVD等工艺形成。
接着，如图2C所示，刻蚀所述间隙壁材料层205以在所述鳍片201的侧壁上形成间隙壁206。
示例性地，通过合适的干法刻蚀工艺或其它类似的各向异性刻蚀工艺刻蚀所述间隙壁材料层205，去除间隙壁材料层205位于隔离结构202和鳍片201顶部的部分，保留位于鳍片201侧壁的部分，从而在所述鳍片201的侧壁上形成间隙壁206。示例性地，刻蚀气体包含氧气以及惰性气体。
应当理解，在间隙壁206的制作过程中，保护层204可以保护鳍片201免受损伤。
接着，如图2D所示，形成覆盖所述隔离结构202、所述鳍片201和所述间隙壁206的隔离层207。
隔离层207可以采用各种合适的材料，例如氧化物、氮化物或氮氧化物。示例性地，在本实施例中，隔离层207采用氧化硅或氮氧化硅。其可以通过PVD、CVD和ALD等工艺形成，在此不再赘述。
接着，如图2E所示，在所述隔离层207上形成伪栅极切割掩膜208。
伪栅极切割掩膜208可以采用各种合适的硬掩膜材料，示例性地，在本实施例中，伪栅极切割掩膜208采用氮化硅。其可以通过硬掩膜材料的沉积、光刻和刻蚀工艺制作。
伪栅极切割掩膜208形成在伪栅极的待切割区域，所谓的伪栅极的待切割区域指的是目前的工艺中需要对多晶硅线进行切割的区域，例如图4中的切割区域403。
接着，如图2F所示，刻蚀所述伪栅极切割掩膜208，以使所述伪栅极切割掩膜呈锥形状。
示例性地，通过合适的刻蚀工艺，例如含氟气体(例如CF3)和氢气的混合气体作为刻蚀气体刻蚀所述伪栅极切割掩膜208，减少其顶部尺寸，使所述伪栅极切割掩膜208由矩形状转变为锥形状，该锥形状的伪栅极切割掩膜208A底部尺寸大于顶部尺寸。
示例性地，在刻蚀所述伪栅极切割掩膜208时可以采用倾斜刻蚀方法。
接着，如图2G所示，以所述伪栅极切割掩膜208A为掩膜刻蚀所述隔离层207，从而在伪栅极待切割区域形成伪栅极切割块209。
示例性地，通过合适的干法刻蚀工艺以所述伪栅极切割掩膜208A为掩膜刻蚀所述隔离层207，从而在伪栅极待切割区域形成伪栅极切割块209。所述伪栅极待切割区域指的是目前的工艺中需要对多晶硅线进行切割的区域，例如图4中的切割区域403。示例性地，在本实施例中，由于伪栅极切割掩膜208A呈锥形状，因此伪栅极切割块209也呈锥形状，其底部尺寸大于顶部尺寸，并且尺寸由底部到顶部呈渐变减小。
示例性地，在本实施例中，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。且作为示例，所述干法蚀刻的工艺参数包括：蚀刻气体包含Cl、HBr、CF4或CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫托。
进一步地，如图2G所示，由于间隙壁206的存在，伪栅极切割块209和鳍片201之间的最小距离被限定，即使伪栅极切割掩膜208A因而套刻精度控制不够发生偏移，其也能保证伪栅极切割块209和鳍片201之间具有足够的空间，因此大大降低了伪栅极切割掩膜的套刻精度(overlay)控制要求和难度。
接着，如图2H所示，去除所述间隙壁206和保护层204，并在所述鳍片201上形成栅极氧化层210。
示例性地，通过合适的湿法或干法工艺去除所述间隙壁206和保护层204，所述湿法工艺包括但不限于湿法刻蚀、湿法清洗等。所示干法工艺包括但不限于干法刻蚀、灰化(Ash)等工艺。
示例性地，在本实施例中，通过灰化(即氧等离子处理)工艺去除间隙壁206，通过磷酸湿法刻蚀工艺去除保护层204。应当理解，位于伪栅极切割块209下方的保护层不会被去除，剩余的保护层示为204A。
进一步地，在本步骤中，在形成栅极氧化层210之前，还可以通过氢氟酸湿法刻蚀工艺去除缓冲层203。
栅极氧化层210示例性为氧化硅，其可以通过常用的热氧化工艺形成。示例性地，在本实施例中，栅极氧化层210通过ISSG工艺形成，厚度为2nm～5nm。ISSG(In-Situ SteamGeneration)，全称原位水气生成，是一种新型低压快速氧化热退火技术(RTP,RapidThermal Process)，其形成氧化薄膜具有缺陷少、界面态密度也比较小、速度快、厚度易控制的优点。
最后，如图2I所示，在所述鳍片201上形成伪栅极211。
示例性地，伪栅极211的形成过程包括：首先，在半导体衬底上沉积多晶硅材料，其可以通过PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)、分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种或多种方法形成。接着，刻蚀所述多晶硅材料，形成多晶硅线，从而在鳍片201上形成伪栅极211。
进一步地，如图2I所示，由于先在伪栅极待切割区域形成了伪栅极切割块209，因此在伪栅极211的制作过程，由于伪栅极切割块209的自对准实现了伪栅极的切割，这样不必在形成多晶硅线之后再进行伪栅极切割，因此也就无需进行难度更大的套刻精度控制，降低了工艺的难度，提高了工艺良率。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如，还包括伪栅极切割掩膜208A的去除步骤，在形成伪栅极211之后，还包括形成源漏极、形成覆盖所述隔离结构和所述鳍片的层间介电层；去除所述多晶硅伪栅极，以在所述层间介电层中形成凹槽；在所述凹槽中的所述鳍片上形成金属栅极等步骤，其都包括在本实施制作方法的范围内，所述金属栅极示例性地包括高K介电层、阻挡层、功函数层和电极层。
根据本实施例的半导体器件的制作方法，在多晶硅沉积之前，在多晶硅伪栅极的待切割区域上形成伪栅极切割块，这样后续沉积多晶硅时便通过伪栅极切割块的自对准实现了多晶硅伪栅极的切割，而且通过在鳍片上形成间隙壁来控制伪栅极切割块与鳍片之间的距离，保证伪栅极切割块与鳍片之间具有足够的空间，不仅可以避免后续金属栅替代工艺中出现缺陷或孔洞，而且降低了伪栅极切割掩膜的套刻控制难度。
进一步地，根据本发明的半导体器件的制作方法，所述伪栅极切割块呈锥形状，这样在后续金属栅替代工艺中，使得伪栅极去除后该区域的上部开口增大，从而更容易进行金属栅极的填充，进一步避免在金属栅替代工艺中出现缺陷或孔洞。
实施例二
本发明还提供一种半导体器件，如图2I所示，该半导体器件包括：半导体衬底200，在所述半导体衬底200上形成的鳍片201和分隔所述鳍片201的隔离结构202；在所述鳍片201上形成有栅极氧化层210和伪栅极211；在所述半导体上位于同一直线上的相邻伪栅极211之间的伪栅极切割区域形成有伪栅极切割块209；覆盖所述鳍片和所述隔离结构的层间介电层。
其中半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。
鳍片201可以通过本领域常用的方法制作，隔离结构202可以采用常用的隔离结构，例如STI(浅沟槽隔离结构)。
栅极氧化层210例如为氧化硅，伪栅极211采用多晶硅等常用材料，其横跨在鳍片201之上。
伪栅极切割块209采用合适的隔离材料制作，例如为氧化硅、氮氧化硅等。
根据本实施例的半导体器件，可以减少或避免金属栅替代工艺中在金属栅极出现缺陷或孔洞，使得器件良率和性能提高。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，在所述半导体衬底上形成有鳍片和分隔所述鳍片的隔离结构；在所述鳍片上形成有伪栅极；在位于同一直线上相邻的所述伪栅极之间的伪栅极切割区域上形成有伪栅极切割块；覆盖所述鳍片和所述隔离结构的层间介电层。
其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底的构成材料选用单晶硅。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图3示出手机的示例。手机300的外部设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
本发明实施例的电子装置，由于所包含的半导体器件可以减少或避免金属栅替代工艺中在金属栅极出现缺陷或孔洞，使得器件良率和性能提高。因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成鳍片和分隔所述鳍片的隔离结构；
在所述鳍片的侧壁上形成间隙壁；
形成覆盖所述隔离结构、所述鳍片和所述间隙壁的隔离层；
刻蚀所述隔离层形成伪栅极切割块，所述伪栅极切割块呈锥形状，所述伪栅极切割块靠近所述半导体衬底一端的尺寸大于远离所述半导体衬底一端的尺寸，所述伪栅极切割块位于多晶硅伪栅极待切割区域，所述伪栅极切割块用于自对准实现多晶硅伪栅极的切割；
去除所述间隙壁；
在所述鳍片上形成多晶硅伪栅极。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述刻蚀所述隔离层形成伪栅极切割块的步骤包括：
在所述隔离层上形成伪栅极切割掩膜；
以所述伪栅极切割掩膜为掩膜刻蚀所述隔离层，以在伪栅极待切割区域形成所述伪栅极切割块。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，在所述隔离层上形成伪栅极切割掩膜之后，所述刻蚀所述隔离层形成伪栅极切割块的步骤还包括：
刻蚀所述伪栅极切割掩膜，以使所述伪栅极切割掩膜呈锥形状。
4.根据权利要求1-3中的任意一项所述的半导体器件的制作方法，其特征在于，在形成所述间隙壁之前还包括：
形成覆盖所述隔离结构和所述鳍片的保护层。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，在形成所述保护层之前，还包括：
在所述鳍片的表面形成缓冲层。
6.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述鳍片上形成多晶硅伪栅极包括：
形成覆盖所述隔离结构和所述鳍片的多晶硅层；
刻蚀所述多晶硅层以在所述鳍片上形成所述多晶硅伪栅极。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述鳍片上形成多晶硅伪栅极之后，还包括：
形成覆盖所述隔离结构和所述鳍片的层间介电层；
去除所述多晶硅伪栅极，以在所述层间介电层中形成凹槽；
在所述凹槽中的所述鳍片上形成金属栅极。
8.一种应用如权利要求1-7任一项所述的半导体器件的制造方法制造的半导体器件，其特征在于，包括：
半导体衬底，在所述半导体衬底上形成有鳍片和分隔所述鳍片的隔离结构；
在所述鳍片上形成有伪栅极；
在位于同一直线上相邻的所述伪栅极之间的伪栅极切割区域上形成有伪栅极切割块；
覆盖所述鳍片和所述隔离结构的层间介电层。
9.一种电子装置，其特征在于，包括如权利要求8所述的半导体器件。
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