JP5427340B2

JP5427340B2 - 半導体装置

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Publication number: JP5427340B2
Application number: JP2006274705A
Authority: JP
Inventors: 達也本田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-10-14
Filing date: 2006-10-06
Publication date: 2014-02-26
Anticipated expiration: 2026-10-06
Also published as: JP2007134687A

Description

本発明は、半導体装置及びその作製方法に関するものである。

近年、シートディスプレイ、シートコンピューター等を実現するために、フレキシブルなプラスチック基板や紙の基板に形成できる薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ（ＴＦＴ））の開発が活発に行われている。そこで重要な課題として、基板の耐熱温度以下の温度でＴＦＴを作製することが求められる。

ところが、基板の耐熱温度以下の温度でＴＦＴを作製するということは、高い温度で加熱することはできないということであり、それに伴う問題も発生する。例えば配線と半導体膜とのコンタクトが十分に取れず、ＴＦＴ特性のオン電流や移動度が劣化するという問題が発生する。

表示装置に設けられる画素ＴＦＴの例として、ゲート電極が半導体層とゲート絶縁膜下方に位置するボトムゲート型ＴＦＴがある。さらにボトムゲート型ＴＦＴにはソース電極及びドレイン電極が、半導体層上方に位置するトップコンタクト型（図２（Ａ）参照）と、下方に位置するボトムコンタクト型（図２（Ｂ）参照）がある（特許文献１参照）。

図２（Ａ）に示されるトップコンタクト型のボトムゲート型ＴＦＴは、基板１００１上にゲート電極１００２、ゲート電極１００２上にゲート絶縁膜１００３、ゲート絶縁膜１００３上に半導体膜１００４を有している。また半導体膜１００４上には、ソース電極又はドレイン電極１００５が形成されている。ゲート電極１００２に電圧が印加されると、半導体膜１００４中のソース電極又はドレイン電極１００５に接している領域に、ソース領域又はドレイン領域が形成され、半導体膜１００４中の、ゲート電極１００２上であり、ソース領域又はドレイン領域との間にチャネル形成領域が形成される。

図２（Ｂ）に示されるボトムコンタクト型のボトムゲート型ＴＦＴは、基板１０１１上にゲート電極１０１２、ゲート電極１０１２上にゲート絶縁膜１０１３、ゲート絶縁膜１００３上にソース電極又はドレイン電極１０１４を有している。さらにゲート絶縁膜１００３及びソース電極又はドレイン電極１０１４上に半導体膜１０１５を有している。ゲート電極１０１２に電圧が印加されると、半導体膜１０１５中のソース電極又はドレイン電極１０１４に接している領域に、ソース領域又はドレイン領域が形成され、半導体膜１０１５中の、ゲート電極１０１２上であり、ソース領域又はドレイン領域との間にチャネル形成領域が形成される。

トップコンタクト型（図２（Ａ））と、ソース電極及びドレイン電極が半導体層の下方に位置するボトムコンタクト型（図２（Ｂ））のボトムゲート型ＴＦＴは、熱処理が十分に行われないと電極又は配線と半導体膜の接触不良が起こり、オン電流や移動度が劣化してしまう。そのため通常は３００℃前後の熱処理を行う。しかし、基板が耐熱温度が高い材料ではなく、耐熱温度の低い材料、例えばプラスチックや紙等の場合は、このような温度での熱処理を行うことができない。

また、配線抵抗を下げるために電極又は配線の膜厚は大きくする必要があるが、図２（Ｂ）のボトムコンタクト型のボトムゲート型ＴＦＴでは、ソース電極又はドレイン電極と半導体膜とのカバレッジが悪くなってしまう恐れがある。そのためＴＦＴ特性が劣化するという問題が生じてしまう。
特開２００５−２２３０４８号公報

本発明では、半導体膜と電極又は配線との接触抵抗を低減し、かつ半導体膜と電極又は配線とのカバレッジを改善し、特性を向上させた半導体装置を得ることを課題とする。

本発明の半導体装置では、半導体膜と、電極又は配線との接触抵抗を低減させるために、半導体膜の上方と下方にそれぞれソース電極又はドレイン電極を形成する。

また半導体膜と電極とのカバレッジを改善させるために、半導体膜の下方に形成される第１のソース電極又はドレイン電極の膜厚は半導体膜の上方に形成される第２のソース電極又はドレイン電極よりも小さくする。

なお本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体層を有する半導体回路、電気光学装置および電子機器は全て半導体装置である。

本発明は、基板上に、ゲート電極と、前記ゲート電極上にゲート絶縁膜と、前記ゲート絶縁膜上に、第１のソース電極又はドレイン電極と、前記第１のソース電極又はドレイン電極上に、島状半導体膜と、前記島状半導体膜及び前記第１のソース電極又はドレイン電極上に、第２のソース電極又はドレイン電極とを有し、前記第２のソース電極又はドレイン電極は、前記第１のソース電極又はドレイン電極と接触しており、前記第１のソース電極又はドレイン電極及び第２のソース電極又はドレイン電極が、前記島状半導体膜を挟みこんでいることを特徴とする半導体装置に関するものである。

本発明は、基板上に、ゲート電極と、前記ゲート電極上にゲート絶縁膜と、前記ゲート絶縁膜上に、第１のソース電極又はドレイン電極と、前記第１のソース電極又はドレイン電極上に、島状半導体膜と、前記島状半導体膜上に、一導電型を付与する不純物が添加された島状不純物半導体膜と、前記島状半導体膜、前記島状不純物半導体膜及び前記第１のソース電極又はドレイン電極上に、第２のソース電極又はドレイン電極とを有し、前記第２のソース電極又はドレイン電極は、前記第１のソース電極又はドレイン電極と接触しており、前記第１のソース電極又はドレイン電極及び第２のソース電極又はドレイン電極が、前記島状半導体膜及び前記島状不純物半導体膜を挟みこんでいることを特徴とする半導体装置に関するものである。

本発明は、基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１のソース電極又はドレイン電極を形成し、前記第１のソース電極又はドレイン電極上に島状半導体膜を形成し、前記第１のソース電極又はドレイン電極及び前記島状半導体膜上に、第２のソース電極又はドレイン電極を形成し、前記第２のソース電極又はドレイン電極は、前記第１のソース電極又はドレイン電極と接触しており、前記第１のソース電極又はドレイン電極及び第２のソース電極又はドレイン電極が、前記島状半導体膜を挟みこんでいることを特徴とする半導体装置の作製方法に関するものである。

本発明において、前記ゲート電極、前記ゲート絶縁膜、前記第１のソース電極又はドレイン電極、前記島状半導体膜、前記第２のソース電極又はドレイン電極の少なくとも１つは、インクジェット法で形成されるものである。なお、前記島状半導体膜上に、インクジェット法により一導電型を付与する不純物が添加された島状不純物半導体膜を形成してもよい。

本発明は、基板上に第１の導電膜を形成し、前記第１の導電膜を用いてゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第２の導電膜を形成し、前記第２の導電膜を用いて、第１のソース電極又はドレイン電極を形成し、前記第１のソース電極又はドレイン電極上に、半導体膜を形成し、前記半導体膜を用いて、島状半導体膜を形成し、前記第１のソース電極又はドレイン電極及び前記島状半導体膜上に、第３の導電膜を形成し、前記第３の導電膜を用いて第２のソース電極又はドレイン電極を形成し、前記第２のソース電極又はドレイン電極は、前記第１のソース電極又はドレイン電極と接触しており、前記第１のソース電極又はドレイン電極及び第２のソース電極又はドレイン電極が、前記島状半導体膜を挟みこんでいることを特徴とする半導体装置の作製方法に関するものである。

本発明は基板上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１のソース電極又はドレイン電極を形成し、前記第１のソース電極又はドレイン電極上に島状半導体膜を形成し、前記島状半導体膜上に、一導電型を付与する不純物が添加された島状不純物半導体膜を形成し、前記第１のソース電極又はドレイン電極、前記島状半導体膜及び前記島状不純物半導体膜上に、第２のソース電極又はドレイン電極を形成し、前記第２のソース電極又はドレイン電極は、前記第１のソース電極又はドレイン電極と接触しており、前記第１のソース電極又はドレイン電極及び第２のソース電極又はドレイン電極が、前記島状半導体膜及び前記島状不純物半導体膜を挟みこんでいることを特徴とする半導体装置の作製方法に関するものである。

本発明において、前記一導電型を付与する不純物は、リン又はヒ素である。

本発明において、前記一導電型を付与する不純物は、ホウ素である。

本発明の半導体装置のソース領域またはドレイン領域は、その上方と下方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレイン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成される第１のソース電極又はドレイン電極を薄く形成することができるため半導体膜のカバレッジが改善されてＴＦＴ特性が向上する。このため本発明の半導体装置の信頼性も向上する。

本実施の形態では、図１、図３（Ａ）〜図３（Ｄ）を用いて、本発明の半導体装置の構造及びその作製方法について説明する。

まず基板１０１上に、ゲート電極１０２を形成する（図３（Ａ）参照）。本実施の形態では、基板１０１としてガラス基板を用い、ガラス基板上にタングステン膜を用いてゲート電極１０２を形成する。

本実施の形態では、基板１０１としてガラスを用いたが、耐熱性の低い基板としてはガラス以外に、プラスチック、表面に平坦化処理をした紙類、表面にプラスチック処理をした紙類等を使うことができる。またゲート電極１０２を形成するには、タングステン（Ｗ）膜以外に、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜、アルミニウム（Ａｌ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、モリブデン（Ｍｏ）膜等の単層膜およびそれらの組み合わせによる積層膜を使うことができる。

次いで、ゲート電極１０２上に、ゲート絶縁膜１０３を形成する（図３（Ｂ）参照）。本実施の形態では、ゲート絶縁膜１０３として、窒素を含む酸化珪素膜を用いて形成する。

ゲート絶縁膜１０３としては、窒素を含む酸化珪素膜以外に、酸化珪素膜、窒化珪素膜、酸化アルミニウム膜などの単層膜およびそれらの組み合わせによる積層膜を使うことができる。

次いでゲート絶縁膜１０３上に、第１のソース電極又はドレイン電極１０４を形成する（図３（Ｃ）参照）。本実施の形態では、第１のソース電極又はドレイン電極１０４としてチタン膜を用いて形成する。チタン膜は島状半導体膜１０５との接触電位差を小さくすることができる。また第１のソース電極又はドレイン電極１０４の膜厚を薄く形成することにより次に形成する島状半導体膜１０５とのカバレッジを良くすることができる。

なお第１のソース電極又はドレイン電極１０４としてはゲート電極１０２と同じ材料を用いることが可能である。すなわち第１のソース電極又はドレイン電極１０４としてチタン膜以外に、タングステン膜、多結晶シリコン膜、アルミニウム膜、タンタル膜、モリブデン膜等の単層膜およびそれらの組み合わせによる積層膜を使うことができる。

第１のソース電極又はドレイン電極１０４上に島状半導体膜１０５、例えば酸化亜鉛（ＺｎＯ）膜を形成する（図３（Ｄ）参照）。

島状半導体膜１０５としては、酸化亜鉛膜以外に、シリコン（Ｓｉ）膜、シリコンゲルマニウム（ＳｉＧｅ）膜、ガリウムヒ素（ＧａＡｓ）膜、窒化ガリウム（ＧａＮ）膜、酸化インジウム（ＩｎＯ_ｘ）膜、酸化スズ（ＳｎＯ_２）膜、インジウムリン（ＩｎＰ）膜、窒化インジウム（ＩｎＮ）膜、硫化カドミウム（ＣｄＳ）膜、テルル化カドミウム（ＣｄＴｅ）膜などの無機半導体膜や、ペンタセン膜、オリゴチオフェン膜等の有機半導体膜を使うことができる。

次に島状半導体膜１０５上に第２のソース電極又はドレイン電極１０６を形成する（図１参照）。本実施の形態では、第２のソース電極又はドレイン電極１０６としてアルミニウム膜とチタン膜の積層膜を成膜するが、第２のソース電極又はドレイン電極１０６としては、ゲート電極１０２及び第１のソース電極又はドレイン電極１０４と同様の材料を用いて形成することができる。すなわち、第２のソース電極又はドレイン電極１０６として、アルミニウム膜とチタン膜の積層膜だけでなく、チタン膜、タングステン膜、多結晶シリコン膜、アルミニウム膜、タンタル膜、モリブデン膜等の単層膜、及び、アルミニウム膜とチタン膜の積層膜以外のこれらの組み合わせによる積層膜を使うことが可能である。

本発明では、島状半導体膜１０５の上方に形成される第２のソース電極又はドレイン電極１０６よりも、島状半導体膜１０５の下方に形成される第１のソース電極又はドレイン電極１０４の方が、その膜厚を薄くすることができる。

第１のソース電極又はドレイン電極１０４の厚さを薄くすることで、島状半導体膜１０５の被覆性を良くすることができる。

また島状半導体膜１０５の被覆性を良くすることで、段差部における亀裂の発生や、応力集中による歪みを抑えることができるので、ＴＦＴの特性を向上させることができる。

また第１のソース電極又はドレイン電極１０４の膜厚は、島状半導体膜１０５の膜厚と、同じ厚さから半分の厚さとの間にすることが可能である。

第２のソース電極又はドレイン電極１０６は、第１のソース電極又はドレイン電極１０４と接触しており、ソース電極又はドレイン電極を形成している。また第１のソース電極又はドレイン電極１０４及び第２のソース電極又はドレイン電極１０６が、島状半導体膜１０５中のソース領域又はドレイン領域となる領域を挟みこんでいる構造となっている。

第２のソース電極又はドレイン電極１０６を形成する際に、第２のソース電極又はドレイン電極１０６のエッチングは、第１のソース電極又はドレイン電極１０４のエッチングと同一マスクを使用することができる。このためマスク枚数が増えることはない。

また島状半導体膜１０５中のソース領域又はドレイン領域となる領域を、第１のソース電極又はドレイン電極１０４と第２のソース電極又はドレイン電極１０６で挟むことにより、ソース領域又はドレイン領域と配線との接触抵抗が低減され、かつ第２のソース電極又はドレイン電極１０６の膜厚は大きくすることができるので、配線抵抗を下げることもできる。

このように本実施の形態の半導体装置は、ソース領域またはドレイン領域は、その上方と下方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレイン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成される第１のソース電極又はドレイン電極を薄く形成することができるため半導体膜のカバレッジが改善されてＴＦＴが向上し、信頼性も向上させることができる。

本実施例では、図１、図２３（Ａ）〜図２３（Ｅ）、図２４（Ａ）〜図２４（Ｂ）を用いて、本発明の半導体装置及びその作製方法について説明する。

まず基板１０１上に、第１の導電膜を成膜し、第１の導電膜を用いてゲート電極１０２を形成する（図２３（Ａ）参照）。本実施例では、基板１０１としてガラス基板を用い、ガラス基板上にタングステン膜をスパッタ装置を用いて１００ｎｍ〜２００ｎｍ、例えば１５０ｎｍの厚さで成膜する。露光装置またはインクジェット装置等を用いて、タングステン膜上に、エッチングのマスクとなるレジストを形成する。その後ドライエッチング装置を用いてタングステン膜をエッチングしてゲート電極１０２を形成する。

本実施例では、基板１０１としてガラスを用いたが、耐熱性の低い基板としてはガラス以外に、プラスチック、紙等を使うことができる。またゲート電極１０２を形成するための第１の導電膜として、タングステン（Ｗ）膜以外に、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜、アルミニウム（Ａｌ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、モリブデン（Ｍｏ）膜等の単層膜およびそれらの組み合わせによる積層膜を使うことができる。

次いで、ゲート電極１０２上に、ゲート絶縁膜１０３を形成する（図２３（Ｂ）参照）。本実施例では、ゲート絶縁膜１０３として、ＣＶＤ装置等を用いて窒素を含む酸化珪素膜を５０ｎｍ〜２００ｎｍ、例えば１００ｎｍの厚さで成膜する。

次いで、ゲート絶縁膜１０３上に、第２の導電膜１１１を形成し（図２３（Ｃ）参照）、これを用いて第１のソース電極又はドレイン電極１０４を形成する（図２３（Ｄ）参照）。本実施例では、第２の導電膜１１１として、スパッタ装置を用いてチタン膜を５０ｎｍ〜１００ｎｍ、例えば５０ｎｍの厚さで成膜する。チタン膜を用いると第２の導電膜１１１と半導体膜１１２との接触電位差を小さくすることが可能である。また第２の導電膜１１１の膜厚を半導体膜１１２に比べて、その膜厚を、同程度から半分程度まで薄くした厚さの間に（本実施例では５０ｎｍ）ことにより次に成膜する半導体膜１１２とのカバレッジを良くすることができる。その後露光装置またはインクジェット装置等を用いてエッチングのマスクとなるレジストを形成し、ドライエッチング装置を用いてエッチングし、第１のソース電極又はドレイン電極１０４を形成する。

なお第２の導電膜１１１としては、第１の導電膜と同じ材料を用いることが可能である。すなわち第２の導電膜１１１としてチタン膜以外に、タングステン膜、多結晶シリコン膜、アルミニウム膜、タンタル膜、モリブデン膜等の単層膜およびそれらの組み合わせによる積層膜を使うことができる。

第１のソース電極又はドレイン電極１０４上に半導体膜１１２、例えば酸化亜鉛（ＺｎＯ）膜を５０ｎｍ〜２００ｎｍ、例えば１００ｎｍの厚さでスパッタ法で成膜する（図２３（Ｅ）参照）。上述の通り、半導体膜１１２の膜厚は、第１のソース電極又はドレイン電極１０４の膜厚と、同等の厚さから２倍程度までの厚さの間にするとよい。その後露光装置またはインクジェット装置等を用いてレジストを形成し、ドライエッチング装置またはフッ酸水溶液等のウェットエッチングを用いて、島状半導体膜１０５を形成する（図２４（Ａ）参照）。

半導体膜１１２としては、酸化亜鉛膜以外に、シリコン（Ｓｉ）膜、シリコンゲルマニウム（ＳｉＧｅ）膜、ガリウムヒ素（ＧａＡｓ）膜、窒化ガリウム（ＧａＮ）膜、酸化インジウム（ＩｎＯ_ｘ）膜、酸化スズ（ＳｎＯ_２）膜、インジウムリン（ＩｎＰ）膜、窒化インジウム（ＩｎＮ）膜、硫化カドミウム（ＣｄＳ）膜、テルル化カドミウム（ＣｄＴｅ）膜などの無機半導体膜や、ペンタセン膜、オリゴチオフェン膜等の有機半導体膜を使うことができる。なお、必要に応じて、半導体膜１１２にｎ型を付与する不純物である、リン（Ｐ）やヒ素（Ａｓ）等をドープしてもよいし、半導体膜１１２にｐ型を付与する不純物である、ホウ素（Ｂ）等をドープしてもよい。

次に島状半導体膜１０５上に第３の導電膜１１３を形成する（図２４（Ｂ）参照）。本実施例では、第３の導電膜１１３としてアルミニウム膜とチタン膜の積層膜を成膜する。アルミニウム膜の膜厚は、１００ｎｍ〜３００ｎｍ、例えば１５０ｎｍ、チタン膜の膜厚は、５０ｎｍ〜１００ｎｍ、例えば５０ｎｍとする。その後露光装置またはインクジェット装置等を用いてエッチングのマスクとなるレジストを形成し、ドライエッチング装置を用いて第２のソース電極又はドレイン電極１０６を形成する（図１参照）。

第１のソース電極又はドレイン電極１０４の膜厚が薄くても、第２のソース電極又はドレイン電極１０６の膜厚を厚く形成できるので、ソース電極又はドレイン電極全体としての接触抵抗を下げることが可能である。

なお、第３の導電膜１１３としては、第１の導電膜及び第２の導電膜１１１と同様の材料を用いて形成することができる。すなわち、第３の導電膜１１３として、アルミニウム膜とチタン膜の積層膜だけでなく、チタン膜、タングステン膜、多結晶シリコン膜、アルミニウム膜、タンタル膜、モリブデン膜等の単層膜、及び、アルミニウム膜とチタン膜の組み合わせ以外のこれらの組み合わせによる積層膜を使うことが可能である。

本実施例では、本発明のＴＦＴのトランジスタ特性を計算により確認した結果について、図４を用いて説明する。なお本実施例で計算したＴＦＴの構造は、図１に示すものと同等である。以下に本実施例で用いた各種条件を示す。

ソース電極とドレイン電極との間の長さ（チャネル長）Ｌ：３μｍ
ソース電極又はドレイン電極の幅（チャネル幅）Ｗ：１μｍ
半導体層：珪素（Ｓｉ）膜
半導体層の膜厚：１００ｎｍ
半導体層中に含まれる不純物：リン（Ｐ）
半導体層中に含まれる不純物濃度：１×１０^１５ｃｍ^−３
ゲート絶縁膜：酸化珪素膜
ゲート絶縁膜の膜厚：１００ｎｍ

計算にはＩＳＥ（ＩｎｔｅｇｒａｔｅｄＳｙｓｔｅｍｓＥｎｇｉｎｅｅｒｉｎｇ）社のデバイスシミュレータを使用した。物理モデルとして移動度は電界効果を考慮し、半導体層である珪素は欠陥のない理想的な結晶を仮定した。

図４において、一点破線（以下「曲線１」という）は、ソース電極又はドレイン電極及び半導体層は半導体層の上部のみで接触しており、かつ接触抵抗の無いオーミック接合がなされている場合のＶｇ−Ｉｄ曲線の計算結果を表している。

点線（以下「曲線２」という）は、ソース電極又はドレイン電極及び半導体層は半導体層の上部のみで接触しており、かつショットキー障壁として０．２ｅＶを与えた場合のＶｇ−Ｉｄ曲線の計算結果を表している。

実線（以下「曲線３」という）は、本発明のＴＦＴの構造のＶｇ−Ｉｄ曲線の計算結果を表している。すなわち曲線３は、すなわちソース電極又はドレイン電極及び半導体層は、半導体層の上部及び下部で接触しており、かつそれらのショットキー障壁として０．２ｅＶを与えた場合のＶｇ−Ｉｄ曲線の計算結果である。

曲線１の接触抵抗の無いオーミック接合がなされている場合というのは、実際にＴＦＴを作製したときに、半導体層と電極を加熱して接触抵抗をなくしている場合と同等である。一方、曲線２及び曲線３のショットキー障壁がある場合というのは、半導体層と電極への加熱を行わないで抵抗が存在している状態と同等である。

曲線１は半導体層と電極間に接触抵抗のない理想的な場合である。しかし通常、半導体層と電極間には接触抵抗が生じ、これがオン電流や移動度を低下させる。曲線２は半導体層と電極間にショットキー障壁０．２ｅＶに相当する接触抵抗が存在する場合を示している。曲線２を見ると、接触抵抗のためにオン電流が低下することがわかる。接触抵抗を下げるためには高温の熱処理を行えばよいが、プラスチックフィルムや紙を基板として用いる場合は、熱処理で接触抵抗を低減することは困難である。

曲線２と曲線３を比較すれば明らかなように、半導体層と電極を半導体層の上部と下部の両方で接触させた場合（曲線３）は、接触抵抗が低減され、半導体層の上部のみで接触させた場合（曲線２）に比べてオン電流は約２倍大きくなる。よって本発明を用いれば高温の熱処理なしでＴＦＴのオン電流を倍にすることができる。

また、チャネル幅を２倍にすればオン電流も２倍にすることができるが、デバイスサイズはそれだけ大きくなり、デバイスの集積密度は低下する。しかしソース領域とドレイン領域の上下を配線で挟むＴＦＴを用いれば素子の大きさを変える事なく、オン電流を倍にすることができる。

本実施例では、本発明の半導体装置をインクジェット法を用いて作製する例について、図５（Ａ）〜図５（Ｅ）を用いて説明する。

基板２０１上に導電性ペーストを用いてインクジェット法でゲート電極２０２を形成する（図５（Ａ）参照）。

導電ペーストとしては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等の金属材料をを含む導電性ペースト、または導電性カーボンペーストを用いることができる。

基板２０１及びゲート電極２０２上にゲート絶縁膜２０３をインクジェット法で形成する（図５（Ｂ）参照）。

ゲート絶縁膜２０３の材料としては、感光材を含む組成物を用いればよく、例えば、、ノボラック樹脂と感光材であるナフトキノンジアジド化合物からなるポジ型レジスト、またはベース樹脂、ジフェニルシランジオール及び酸発生材などを、溶媒に溶解又は分散させたものからなるネガ型レジストを用いる。溶媒としては、酢酸ブチル、酢酸エチル等のエステル類、イソプロピルアルコール、エチルアルコール等のアルコール類、メチルエチルケトン、アセトン等の有機溶材などを用いる。溶媒の濃度は、レジストの種類などに応じて適宜設定するとよい。

ゲート絶縁膜２０３上に、第１のソース電極又はドレイン電極２０４を形成する。第１のソース電極又はドレイン電極２０４は、ゲート電極２０２と同様の材料及び工程を用いて形成すればよい。

次いで島状半導体膜２０５を形成する。本実施例では、島状半導体膜２０５として有機半導体材料を用いて、インクジェット法により形成する。有機半導体材料はキャリア輸送性があり、かつ電界効果によりキャリア密度の変調が起こりうる有機材料であれば、低分子、高分子のいずれも用いることができる。

有機半導体材料の種類は特に限定されるものではないが、多環芳香族化合物、共役二重結合化合物、金属フタロシアニン錯体、電荷移動錯体、縮合環テトラカルボン酸ジイミド類、オリゴチオフェン類、フラーレン類、カーボンナノチューブ、などが挙げられる。例えばポリピロール、ポリチオフェン、ポリ（３アルキルチオフェン）、ポリイソチアナフテン、ポリチェニレンビニレン、ポリ（ｐ−フェニレンビニレン）、ポリアニリン、ポリジアセチレン、ポリアズレン、ポリピレン、ポリカルバゾール、ポリセレノフェン、ポリフラン、ポリ（ｐ−フェニレン）、ポリインドール、ポリビリダジン、ナフタセン、ヘキサセン、ヘプタセン、ピレン、クリセン、ペリレン、コロネン、テリレン、オバレン、クオテリレン、サーカムアントラセン、トリフェノジオキサジン、トリフェノジリアジン、ヘキサセン−６、１５−キノン、ポリビニルカルバゾール、ポリフェニレンスルフィド、ポリビニレンスルフィド、ポリビニルピリジン、ナフタレンテトラカルボン酸ジイミド、アントラセンテトラカルボン酸ジイミド、Ｃ_６０、Ｃ_７０、Ｃ_７６、Ｃ_７８、Ｃ_８４及びこれらの誘導体を用いることができる。また、これらの具体例としては、一般的にｐ型半導体とされるテトラセン、ペンタセン、セクシチオフェン（６Ｔ）、α，ω−ジヘキシルーセクシチオフェン、銅フタロシアニン、５−ベンジリデン−２，４−ジオキソテトラヒドロ−１，３−チアゾール、２，２’−ビ（ジチエノ［３，２−ｂ：２’，３’−ｄ］チオフェン）、ビス−（１、２、５−チアジアゾロ）−ｐ−キノビス（１、３−ジチオール）、ジ（４−ビフェニル）−α−チオフェン、２，５−ジ（４−ビフェニリル）チオフェン、ジ（４−ビフェニル）−α−ビチオフェン、５，５’−ジ（４−ビフェニリル）−２，２−ビチオフェン、ジ（４−ビフェニル）−α−テルチオフェン、５，５’’−ジ（４−ビフェニリル）−２，２’：５’，２’’ −テルチオフェン、ジ（４−ビフェニル）−α−クアテルチオフェン、５，５’’’−ジ（４−ビフェニリル）−α−クアテルチオフェン、ジヘキシルアントラジチオフェン、２，８−ジヘキシルアントラ［２，３−ｂ：６，７−ｂ’］ジチオフェン、ルブレン、ジヘキシル−α−テトラチオフェン、５，５’’’−ジ（４−ビフェニリル）−α−クアテルチオフェン、ジヘキシル−α−ペンタチオフェン、５，５’’’’−ジヘキシル−α−キンクチオフェン、ポリ（２、５−チェニレンビニレン）（ＰＴＶ）、ポリ（３−ヘキシルチオフェン−２、５−ジイル）（Ｐ３ＨＴ）、ポリ（９，９’−ジオクチルーフルオレン−ｃｏ−ビチオフェン）（Ｆ８Ｔ２）、一般的にｎ型半導体とされる７，７，８，８，−テトラシアノキノジメタン（ＴＣＮＱ）、３，４，９，１０−ペリレンテトラカルボン酸二無水物（ＰＴＣＤＡ）、１，４，５，８，−ナフタレンテトラカルボン酸二無水物（ＮＴＣＤＡ）、９，９，１０，１０−テトラシアノ−２，６−ナフトキノジメタン（略称：ＴＣＮＮＱ）、Ｎ，Ｎ’−ジオクチルー３，４，９，１０−ペリレンテトラカルボン酸ジイミド（ＰＴＣＤＩ−Ｃ８Ｈ）、銅十六フッ化フタロシアニン（Ｆ_１６ＣｕＰｃ）、Ｎ，Ｎ’−２，２，３，３，４，４，５，５，６，６，７，７，７−ジ１５フッ化ヘキシル−１、４、５、８−ナフタレンテトラカルボン酸ジイミド（ＮＴＣＤＩ−Ｃ８Ｆ）、α，ω−ビス（ペルフルオロヘキシル）セクシチオフェン（略称：ＤＦＨ−６Ｔ）、３’，４’−ジブチル−５，５’’−ビス（ジシアノメチレン）−５、５’’−ジヒドロ−２，２’：５’，２’’−テルチオフェン）（ＤＣＭＴ）、メタノフラーレン［６，６］−フェニルＣ_６１酪酸メチルエステル（ＰＣＢＭ）等がある。

なお、有機半導体においてｐ型やｎ型の特性はその物質固有のものでは無く、キャリアを注入する電極との関係や注入の際の電界の強度に依存し、どちらになりやすいという傾向はあるもののｐ型半導体としてもｎ型半導体としても使用することができる。

次いで、島状半導体膜２０５及び第１のソース電極又はドレイン電極２０４に接触して、第２のソース電極又はドレイン電極２０６を形成する。第２のソース電極又はドレイン電極２０６は、ゲート電極２０２及び第１のソース電極又はドレイン電極２０４と同様の材料及び工程で形成すればよい。

以上のようにして本実施例の半導体装置が作製される。本実施例の半導体装置はインクジェット法で形成されるので、作製工程を短縮でき、作製コストを低く抑えることが可能である。

なお、本実施例の半導体装置はインクジェット法で形成されているが、必要であれば実施の形態及び他の実施例で述べた作製工程を組み合わせて、必要な工程のみインクジェット法を用いてもよい。

このように本実施例の半導体装置は、ソース領域またはドレイン領域は、その上方と下方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレイン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成される第１のソース電極又はドレイン電極を薄く形成することができるため有機半導体膜を用いる場合であっても、そのカバレッジが改善されてＴＦＴ特性が向上し、信頼性も向上させることができる。

本実施例では、島状半導体膜と、島状半導体膜の上方に形成される第２のソース電極又はドレイン電極との間に、一導電型を付与する不純物を添加した半導体膜を形成する例について、図６（Ａ）〜図６（Ｄ）を用いて説明する。

まず実施の形態及び実施例１に従って、図２４（Ａ）に示す島状半導体膜１０５形成までを行う。次いで一導電型を付与する不純物を添加した半導体膜１２１を、ＣＶＤ法等で成膜する（図６（Ａ）参照）。

一導電型を付与する不純物は、ｎチャネル型ＴＦＴを作成するにはｎ型を付与する不純物である、リン（Ｐ）やヒ素（Ａｓ）を用いればよい。またｐチャネル型ＴＦＴを形成するには、ｐ型を付与する不純物であるホウ素（Ｂ）を用いればよい。

次いで一導電型を付与する不純物を添加した半導体膜１２１に、エッチングのマスクとなるレジストを用いてエッチングを行い、ソース領域又はドレイン領域となる島状不純物半導体膜１２２を形成する（図６（Ｂ）参照）。またチャネル形成領域は、島状半導体膜１０５のソース領域及びドレイン領域に挟まれた領域に形成される。

次に第１のソース電極又はドレイン電極１０４及び島状不純物半導体膜１２２上に、導電膜１２３を形成する（図６（Ｃ）参照）。導電膜１２３として、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜、アルミニウム（Ａｌ）膜、タンタル（Ｔａ）膜、モリブデン（Ｍｏ）膜等の単層膜およびそれらの組み合わせによる積層膜を使うことができる。

次に導電膜１２３をエッチングして、第２のソース電極又はドレイン電極１２４を形成する（図６（Ｄ）参照）。以上のようにして本実施例の半導体装置が形成される。

このように本実施例の半導体装置は、ソース領域またはドレイン領域は、その上方と下方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレイン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成される第１のソース電極又はドレイン電極を薄く形成することができるため、半導体膜とのカバレッジが改善されてＴＦＴ特性が向上し、信頼性も向上させることができる。

本実施例では、本発明を用いて液晶表示装置を作製する例について、図７（Ａ）〜図７（Ｂ）、図８（Ａ）〜図８（Ｂ）、図９、図１０、図１１（Ａ）〜図１１（Ｄ）、図１２（Ａ）〜図１２（Ｂ）を用いて説明する。

まず実施の形態、実施例１及び実施例４に基づいて、基板３０１上に、ｎチャネル型ＴＦＴ３５５及び３５７、ｐチャネル型ＴＦＴ３５６を形成する（図７（Ａ）参照）。ｎチャネル型ＴＦＴ３５５及びｐチャネル型ＴＦＴ３５６はＣＭＯＳ回路３５８を形成している。

ｎチャネル型ＴＦＴ３５５は、ゲート電極３０２、ゲート絶縁膜３０５、第１のソース電極又はドレイン電極３１１及び３１２、チャネル形成領域となる島状半導体膜３１７、ソース領域又はドレイン領域となる島状不純物半導体膜３２１及び３２２、第２のソース電極又はドレイン電極３３１及び３３２を有している。

ｐチャネル型ＴＦＴ３５６は、ゲート電極３０３、ゲート絶縁膜３０５、第１のソース電極又はドレイン電極３１２及び３１３、チャネル形成領域となる島状半導体膜３１８、ソース領域又はドレイン領域となる島状不純物半導体膜３２３及び３２４、第２のソース電極又はドレイン電極３３２及び３３３を有している。

ｎチャネル型ＴＦＴ３５５及びｐチャネル型ＴＦＴ３５６は、第１のソース電極又はドレイン電極３１２及び第２のソース電極又はドレイン電極３３２で電気的に接続されてＣＭＯＳ回路３５８を形成している。

ｎチャネル型ＴＦＴ３５７は、ゲート電極３０４、ゲート絶縁膜３０５、第１のソース電極又はドレイン電極３１４及び３１５、チャネル形成領域となる島状半導体膜３１９、ソース領域又はドレイン領域となる島状不純物半導体膜３２５及び３２６、第２のソース電極又はドレイン電極３３４及び３３５を有している。

基板３０１は、実施の形態及び実施例１の基板１０１と同様のものを用いればよい。またゲート電極３０２〜３０４、ゲート絶縁膜３０５、第１のソース電極又はドレイン電極３１１〜３１５、島状半導体膜３１７〜３１９、、第２のソース電極又はドレイン電極３３１〜３３５はそれぞれ、実施の形態及び実施例１のゲート電極１０２、ゲート絶縁膜１０３、第１のソース電極又はドレイン電極１０４、島状半導体膜１０５、第２のソース電極又はドレイン電極１０６を援用して形成すればよい。

またｎチャネル型ＴＦＴ３５５の島状不純物半導体膜３２１及び３２２、並びにｎチャネル型ＴＦＴ３５７の島状不純物半導体膜３２５及び３２６は、ｎ型を付与する不純物である、リン（Ｐ）やヒ素（Ａｓ）を添加した半導体膜を成膜することにより形成すればよい。一方、ｐチャネル型ＴＦＴ３５６の島状不純物半導体膜３２３及び３２４は、ｐ型を付与する不純物である、ホウ素（Ｂ）を添加した半導体膜を成膜することにより形成すればよい。

またＴＦＴ３５７は、本実施例の液晶表示装置では画素ＴＦＴとして機能するものであるが、必要であれば画素ＴＦＴとしてｎチャネル型ＴＦＴでなく、ｐチャネル型ＴＦＴを用いてもよい。その場合はＴＦＴ３５７の島状不純物半導体膜３２５及び３２６を、ｎ型不純物が添加された半導体膜ではなく、ｐ型不純物が添加された半導体膜を用いて形成すればよい。

次いでｎチャネル型ＴＦＴ３５５、ｐチャネル型ＴＦＴ３５６及びｎチャネル型ＴＦＴ３５７上に第１層間絶縁膜３４１を形成する。

第１層間絶縁膜３４１としては、スパッタ法を用いて、シリコンを含む絶縁膜、例えば酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、またはその積層膜で形成する。勿論、第１層間絶縁膜３４１は窒素を含む酸化珪素膜や窒化珪素膜、またはその積層膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。また可能であれば上記の材料を用いてプラズマＣＶＤ法で第１層間絶縁膜３４１を形成してもよい。

本実施例では、不純物を導入した後、窒素を含む酸化珪素膜をスパッタ法により５０ｎｍ形成する。その際に窒素を含む酸化珪素膜上からレーザ照射を行って不純物を活性化してもよい。

レーザ結晶化は、連続発振のレーザ、または擬似ＣＷレーザとして、発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振レーザを用いることができる。

具体的には、連続発振のレーザとして、Ａｒレーザ、Ｋｒレーザ、ＣＯ_２レーザ、ＹＡＧレーザ、ＹＶＯ_４レーザ、フォルステライト（Ｍｇ_２ＳｉＯ_４）レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ＧｄＶＯ_４レーザ、Ｙ_２Ｏ_３レーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、ヘリウムカドミウムレーザ、多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザなどが挙げられる。

また擬似ＣＷレーザとして、パルス発振の発振周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上であれば、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ_２レーザ、ＹＡＧレーザ、Ｙ_２Ｏ_３レーザ、ＹＶＯ_４レーザ、フォルステライト（Ｍｇ_２ＳｉＯ_４）レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ＧｄＶＯ_４レーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザ、多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４にドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザのようなパルス発振レーザを用いることができる。

このようなパルス発振レーザは、発振周波数を増加させていくと、いずれは連続発振レーザと同等の効果を示すものである。

次にスパッタ法により窒化珪素膜を５０ｎｍ形成し、更に窒素を含む酸化珪素膜を６００ｎｍ形成する。この、窒素を含む酸化珪素膜、窒化珪素膜及び窒素を含む酸化珪素膜の積層膜が第１層間絶縁膜３４１である。

次に基板とその上に形成されたものを４１０℃で１時間加熱し、窒化珪素膜から水素を放出させることにより水素化を行う。

次に第１層間絶縁膜３４１を覆って、平坦化膜として機能する第２層間絶縁膜３４２を形成する（図７（Ｂ）参照）。

第２層間絶縁膜３４２としては、感光性または非感光性の有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン）、シロキサン、及びそれらの積層構造を用いることができる。有機材料として、ポジ型感光性有機樹脂又はネガ型感光性有機樹脂を用いることができる。

なおシロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造で構成され、置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられるものである。また置換基として、フルオロ基を用いてもよい。さらに置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

本実施例では、第２層間絶縁膜３４２としてシロキサンをスピンコート法で形成する。

第１層間絶縁膜３４１及び第２層間絶縁膜３４２をエッチングして、第１層間絶縁膜３４１及び第２層間絶縁膜３４２に、第２のソース電極又はドレイン電極３３１、３３３、３３４及び３３５に到達するコンタクトホールを形成する。

なお、第２層間絶縁膜３４２上に第３層間絶縁膜を形成し、第１層間絶縁膜〜第３層間絶縁膜にコンタクトホールを形成してもよい。第３の層間絶縁膜としては、水分や酸素などを他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸素を含む窒化珪素膜または窒素を含む酸化珪素膜、炭素を主成分とする薄膜（例えばＤＬＣ膜、ＣＮ膜）などを用いることができる。

第２層間絶縁膜３４２上にコンタクトホールを介して、第３の導電膜を形成し、第３の導電膜を用いて電極又は配線３４５〜３４８を形成する。

本実施例として、第３の導電膜は金属膜を用いる。該金属膜は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いればよい。本実施例では、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、シリコン−アルミニウム合金膜（Ａｌ−Ｓｉ）、チタン膜（Ｔｉ）をそれぞれ６０ｎｍ、４０ｎｍ、３００ｎｍ、１００ｎｍに積層したのち、所望の形状にエッチングして電極又は配線３４５〜３４８を形成する。

またこの電極又は配線３４５〜３４８を、ニッケル、コバルト、鉄のうち少なくとも１種の元素、及び炭素を含むアルミニウム合金膜で形成してもよい。このようなアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相互拡散が防止できる。またこのようなアルミニウム合金膜は、透明導電膜、例えばインジウム錫酸化物（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ（ＩＴＯ））膜と接触しても酸化還元反応が起こらないため、両者を直接接触させることができる。さらにこのようなアルミニウム合金膜は、比抵抗が低く耐熱性にも優れているので、配線材料としては有用である。

また電極又は配線３４５〜３４８はそれぞれ、電極と配線を同じ材料で同一工程でして形成してもよいし、電極と配線を別々に形成してそれらを接続させてもよい。

次に第２層間絶縁膜３４２及び電極又は配線３４５〜３４８上に第３層間絶縁膜３５１を形成する。なお第３層間絶縁膜３５１は、第２層間絶縁膜３４２と同様の材料を用いて形成することが可能である。

なお、第２層間絶縁膜３４２上に水分や酸素などを他の絶縁膜と比較して透過させにくい膜を第３層間絶縁膜として形成した場合には、絶縁膜３５１は第４層間絶縁膜となる。

次いで、フォトマスクを用いてレジストマスクを形成し、第３層間絶縁膜３５１の一部をドライエッチングにより除去して開口（コンタクトホールを形成）する。このコンタクトホール形成においては、エッチングガスとして四フッ化炭素（ＣＦ_４）、酸素（Ｏ_２）、ヘリウム（Ｈｅ）を、それぞれ５０ｓｃｃｍ、５０ｓｃｃｍ、３０ｓｃｃｍの流量で用いた。なお、コンタクトホールの底部は電極又は配線３４８に達している。

次いで、レジストマスクを除去した後、全面に導電膜を成膜する。次いで第２の導電膜のを用いて、電極又は配線３４８に電気的に接続される画素電極３５２を形成する（図８（Ｂ）参照）。

透過型の液晶表示装置を作製する場合は、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ_２）などの透明導電膜を用い、画素電極３５２を形成する。

一方、反射型の液晶表示装置を作製する場合は、画素電極３５２をスパッタ法によりＡｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の光反射性を有する金属材料を用いて形成すればよい。

なお、図１０に画素ＴＦＴとなるｎチャネル型ＴＦＴ３５７を含む画素部３７１の一部を拡大した上面図を示す。また、図１０は画素電極の形成途中を示しており、左側の画素においては画素電極が形成されているが、右側の画素においては画素電極を形成していない状態を示している。図１０において、実線Ａ−Ａ’で切断した図が、図９の画素部の断面と対応しており、図７（Ａ）〜図７（Ｂ）及び図８（Ａ）〜図８（Ｂ）と対応する箇所には同じ符号を用いている。

画素それぞれには容量配線３６９が設けてあり、保持容量は、第１層間絶縁膜３４１を誘電体とし、画素電極３５２と、画素電極３５２と重なる容量配線３６９とで形成されている。

なお本実施例においては、画素電極３５２と容量配線３６９が重なる領域は、第２層間絶縁膜３４２及び第３層間絶縁膜３５１をエッチングし、保持容量は画素電極３５２，第１層間絶縁膜３４１及び容量配線３６９によって形成されている。しかし第２層間絶縁膜３４２及び第３層間絶縁膜３５１も誘電体として用いることが可能であれば、第２層間絶縁膜３４２及び第３層間絶縁膜３５１をエッチングしなくてもよい。その場合第１層間絶縁膜３４１及び第２層間絶縁膜３４２及び第３層間絶縁膜３５１が誘電体として機能する。もしくは第３層間絶縁膜３５１のみをエッチングして、第１層間絶縁膜３４１と第２層間絶縁膜３４２を誘電体として用いてもよい。

以上の工程により、基板３０１上に画素ＴＦＴ３５７、ＣＭＯＳ回路３５８を構成するｎチャネル型ＴＦＴ３５５及びｐチャネル型ＴＦＴ３５６、画素電極３５２が形成された液晶表示装置のＴＦＴ基板が完成する。

次いで、画素電極３５２を覆うように、配向膜３５９を形成する。なお、配向膜３５９は、液滴吐出法やスクリーン印刷法やオフセット印刷法を用いればよい。その後、配向膜３５９の表面にラビング処理を行う。

そして、対向基板３６１には、着色層３６３、遮光層（ブラックマトリクス）３６２、及びオーバーコート層３６４からなるカラーフィルタを設け、さらに透明電極もしくは反射電極からなる対向電極３６５と、その上に配向膜３６６を形成する（図９参照）。

なお本明細書において、透明電極とは透光性を有する電極を指し、光が透過すれば透明電極と呼ぶこととする。従って、本明細書においては、曇っていたり、色が付いていたとしても、透光性を有していれば透明電極と呼ぶこととする。

次いで、閉パターンであるシール材３８１を液滴吐出法により画素ＴＦＴを含む画素部３７１と重なる領域を囲むように形成する（図１１（Ａ）参照）。ここでは液晶を滴下するため、閉パターンのシール材３８１を描画する例を示すが、開口部を有するシールパターンを設け、基板３０１を貼りあわせた後に毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いてもよい。

次いで、気泡が入らないように減圧下で液晶３６７の滴下を行い（図１１（Ｂ）参照）、ＴＦＴ基板３０１と対向基板３６１を貼り合わせる（図１１（Ｃ）参照）。閉ループのシールパターン内に液晶３６７を１回若しくは複数回滴下する。液晶３６７の配向モードとしては、液晶分子の配列が光の入射から射出に向かって９０°ツイスト配向したＴＮモードを用いる場合が多い。ＴＮモードの液晶表示装置を作製する場合には、基板のラビング方向が直交するように貼り合わせる。

なお、一対の基板間隔は、球状のスペーサを散布したり、樹脂からなる柱状のスペーサを形成したり、シール材３８１にフィラーを含ませることによって維持すればよい。上記柱状のスペーサは、アクリル、ポリイミド、ポリイミドアミド、エポキシの少なくとも１つを主成分とする有機樹脂材料、もしくは酸化珪素、窒化珪素、窒素を含む酸化珪素のいずれか一種の材料の単層膜、或いはこれらの積層膜からなる無機材料であることを特徴としている。

次いで、基板の分断を行う。多面取りの場合、基板をそれぞれのパネルを分断する。また、１面取りの場合、予めカットされている対向基板を貼り合わせることによって、分断工程を省略することもできる（図１１（Ｄ）参照）。

そして、異方性導電層を介し、公知の技術を用いてＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）を貼りつける。以上の工程で本実施例の液晶表示装置が完成する。また、必要があれば光学フィルムを貼り付ける。透過型の液晶表示装置とする場合、偏光板は、ＴＦＴ基板３０１と対向基板３６１の両方に貼り付ける。

以上の工程によって得られた液晶表示装置の上面図を図１２（Ａ）に示すとともに、他の液晶表示装置の上面図の例を図１２（Ｂ）に示す。

図１２（Ａ）中、３０１はＴＦＴ基板、３６１は対向基板、３７１は画素部、３７２はソース信号線駆動回路、３７３はゲート信号線駆動回路、３８１はシール材、３８２はＦＰＣである。なお、液晶を液滴吐出法により吐出させ、減圧下で一対の基板３０１及び３６１をシール材３８１で貼り合わせている。

図１２（Ｂ）中、３０１はＴＦＴ基板、３６１は対向基板、３７２はソース信号線駆動回路、３７３はゲート信号線駆動回路、３７１は画素部、３８１ａは第１シール材、３８２はＦＰＣである。なお、液晶を液滴吐出法により吐出させ、一対の基板３０１及び３６１を第１シール材３８１ａおよび第２シール材３８１ｂで貼り合わせている。ソース信号線駆動回路３７２及びゲート信号線駆動回路３７３には液晶は不要であるため、画素部３７１のみに液晶を保持させており、第２シール材３８１ｂはパネル全体の補強のために設けられている。

このように本実施例の半導体装置は、ソース領域またはドレイン領域は、その上方と下方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレイン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成される第１のソース電極又はドレイン電極を薄く形成することができるため、半導体膜とのカバレッジが改善されてＴＦＴの特性が向上し、液晶表示装置全体の信頼性も向上させることができる。

また、本実施例は、必要であれば実施の形態、実施例１〜実施例４と自由に組み合わせることが可能である。

本実施例では、液晶滴下に液滴吐出法を用いる例を示す。本実施例では、大面積基板４００を用い、パネル４枚取りの作製例を図１３（Ａ）〜図１３（Ｄ）、図１４（Ａ）〜図１４（Ｂ）、図１５（Ａ）〜図１５（Ｂ）、図１６（Ａ）〜図１６（Ｂ）に示す。

図１３（Ａ）は、ディスペンサ（またはインクジェット）による液晶層形成の途中の断面図を示しており、シール材４０２で囲まれた画素部４０１を覆うように液晶材料４０４を液滴吐出装置４０６のノズル４０８から吐出、噴射、または滴下させている。液滴吐出装置４０６は、図１３（Ａ）中の矢印方向に移動させる。なお、ここではノズル４０８を移動させた例を示したが、ノズルを固定し、基板を移動させることによって液晶層を形成してもよい。

また、図１３（Ｂ）には斜視図を示している。シール材４０２で囲まれた領域のみに選択的に液晶材料４０４を吐出、噴射、または滴下させ、ノズル走査方向４０３に合わせて滴下面４０５が移動している様子を示している。

また、図１３（Ａ）の点線で囲まれた部分４０９を拡大した断面図が図１３（Ｃ）及び図１３（Ｄ）である。液晶材料の粘性が高い場合は、連続的に吐出され、図１３（Ｃ）のように繋がったまま付着される。一方、液晶材料の粘性が低い場合には、間欠的に吐出され、図１３（Ｄ）に示すようにドット状に液滴が滴下される。

なお、図１３（Ｃ）中、４１０は本発明により形成された画素ＴＦＴ、４１１は画素電極をそれぞれ指している。画素部４０１は、マトリクス状に配置された画素電極と、該画素電極と接続されているスイッチング素子、ここではボトムゲート型ＴＦＴと、保持容量とで構成されている。

ここで、図１４（Ａ）〜図１４（Ｂ）及び図１５（Ａ）〜図１５（Ｂ）を用いて、パネル作製の流れを以下に説明する。

まず、画素部４０１が形成された絶縁表面を有する第１基板４００を用意する。第１基板４００は、予め、配向膜の形成、ラビング処理、球状スペーサ散布、或いは柱状スペーサ形成、またはカラーフィルタの形成などを行っておく。これらの詳細な作製方法は実施例５の記載を援用すればよい。

次いで、図１４（Ａ）に示すように、不活性気体雰囲気または減圧下で第１基板４００上にディスペンサ装置またはインクジェット装置でシール材４０２を所定の位置（画素部４０１を囲むパターン）に形成する。半透明なシール材４０２としてはフィラー（直径６μｍ〜２４μｍ）を含み、且つ、粘度４０〜４００Ｐａ・ｓのものを用いる。なお、後に接する液晶に溶解しない材料を選択することが好ましい。シール材４０２としては、アクリル系光硬化樹脂やアクリル系熱硬化樹脂を用いればよい。また、簡単なシールパターンであるのでシール材４０２は、印刷法で形成することもできる。

次いで、シール材４０２に囲まれた領域に液晶材料４０４をインクジェット法により滴下する（図１４（Ｂ）参照）。液晶材料４０４としては、インクジェット法によって吐出可能な粘度を有する公知の液晶材料を用いればよい。また、液晶材料４０４は温度を調節することによって粘度を設定することができるため、インクジェット法に適している。インクジェット法により無駄なく必要な量だけの液晶材料４０４をシール材４０２に囲まれた領域に保持することができる。

次いで、画素部４０１が設けられた第１基板４００と、対向電極や配向膜が設けられた第２基板４２１とを気泡が入らないように減圧下で貼りあわせる。（図１５（Ａ）参照）ここでは、貼りあわせると同時に紫外線照射や熱処理を行って、シール材４０２を硬化させる。なお、紫外線照射に加えて、熱処理を行ってもよい。

また、図１６（Ａ）〜図１６（Ｂ）に貼り合わせ時または貼り合わせ後に紫外線照射や熱処理が可能な貼り合わせ装置の例を示す。

図１６（Ａ）及び図１６（Ｂ）中、４２２は第１基板支持台、４２３は第２基板支持台、４２４は透光性の窓、４２８は下側定盤、４２９は紫外光の光源である。なお、図１６（Ａ）〜図１６（Ｂ）において、図１３（Ａ）〜図１３（Ｄ）、図１４（Ａ）〜図１４（Ｂ）及び図１５（Ａ）〜図１５（Ｂ）と対応する部分は同一の符号を用いている。

下側定盤４２８は加熱ヒータが内蔵されており、シール材４０２を硬化させる。また、第２基板支持台４２３には透光性の窓４２４が設けられており、光源４２９からの紫外光などを通過させるようになっている。ここでは図示していないが窓４２４を通して基板の位置アライメントを行う。また、対向基板となる第２基板４２１は予め、所望のサイズに切断しておき、第２基板支持台４２３に真空チャックなどで固定しておく。図１６（Ａ）は貼り合わせ前の状態を示している。

貼り合わせ時には、第１基板支持台４２２と第２基板支持台４２３とを下降させた後、圧力をかけて第１基板４００と第２基板４２１を貼り合わせ、そのまま紫外光を照射することによって硬化させる。貼り合わせ後の状態を図１６（Ｂ）に示す。

次いで、スクライバー装置、ブレイカー装置、ロールカッターなどの切断装置を用いて第１基板４００を切断する（図１５（Ｂ）参照）。こうして、１枚の基板から４つのパネルを作製することができる。そして、公知の技術を用いてＦＰＣを貼りつける。

なお、第１基板４００、第２基板４２１としてはガラス基板、またはプラスチック基板を用いることができる。

このように本実施例では、本発明の半導体装置を液滴吐出法で液晶表示装置を作製する場合にも援用している。本発明の半導体装置は、ソース領域またはドレイン領域は、その上方と下方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレイン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成される第１のソース電極又はドレイン電極を薄く形成することができるため、半導体膜とのカバレッジが改善されてＴＦＴの特性が向上し、液晶表示装置全体の信頼性も向上させることができる。

また、本実施例は、必要であれば実施の形態及び実施例１〜実施例５と自由に組み合わせることが可能である。

本実施例では、本発明を用いて両面射出型表示装置を作製する例を図１７（Ａ）〜図１７（Ｂ）、図１８、図１９及び図２０を用いて示す。

まず実施の形態、実施例１及び実施例４に基づいて、基板５０１上に、ｎチャネル型ＴＦＴ５６１及び５６２、ｐチャネル型ＴＦＴ５６３を形成する。

ｎチャネル型ＴＦＴ５６１は、ゲート電極５０２、ゲート絶縁膜５０５、第１のソース電極又はドレイン電極５１１及び５１２、チャネル形成領域となる島状半導体膜５１７、ソース領域又はドレイン領域となる島状不純物半導体膜５２１及び５２２、第２のソース電極又はドレイン電極５３１及び５３２を有している。

ｎチャネル型ＴＦＴ５６２は、ゲート電極５０３、ゲート絶縁膜５０５、第１のソース電極又はドレイン電極５１３及び５１４、チャネル形成領域となる島状半導体膜５１８、ソース領域又はドレイン領域となる島状不純物半導体膜５２３及び５２４、第２のソース電極又はドレイン電極５３３及び５３４を有している。

ｐチャネル型ＴＦＴ５６３は、ゲート電極５０４、ゲート絶縁膜５０５、第１のソース電極又はドレイン電極５１５及び５１６、チャネル形成領域となる島状半導体膜５１９、ソース領域又はドレイン領域となる島状不純物半導体膜５２５及び５２６、第２のソース電極又はドレイン電極５３５及び５３６を有している。

基板５０１は、実施の形態及び実施例１の基板１０１と同様のものを用いればよい。またゲート電極５０２〜５０４、ゲート絶縁膜５０５、第１のソース電極又はドレイン電極５１１〜５１６、島状半導体膜５１７〜５１９、第２のソース電極又はドレイン電極５３１〜５３６はそれぞれ、実施の形態及び実施例１のゲート電極１０２、ゲート絶縁膜１０３、第１のソース電極又はドレイン電極１０４、島状半導体膜１０５、第２のソース電極又はドレイン電極１０６を援用して形成すればよい。

またｎチャネル型ＴＦＴ５６１の島状不純物半導体膜５２１及び５２２、並びにｎチャネル型ＴＦＴ５６２の島状不純物半導体膜５２３及び５２４は、ｎ型を付与する不純物である、リン（Ｐ）やヒ素（Ａｓ）を添加した半導体膜を成膜することにより形成すればよい。一方、ｐチャネル型ＴＦＴ５６３の島状不純物半導体膜５２５及び５２６は、ｐ型を付与する不純物である、ホウ素（Ｂ）を添加した半導体膜を成膜することにより形成すればよい。

本実施例においては、ｐチャネル型ＴＦＴ５６３は本両面射出型表示装置の画素ＴＦＴとして用いられる。またｎチャネル型ＴＦＴ５６１及び５６２は、画素ＴＦＴ５６３を駆動する駆動回路のＴＦＴとして用いられる。ただし画素ＴＦＴは必ずしもｐチャネル型ＴＦＴである必要はなく、ｎチャネル型ＴＦＴを用いてもよい。また駆動回路も複数のｎチャネル型ＴＦＴを組み合わせた回路である必要はなく、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補的に組み合わせた回路、もしくは複数のｐチャネル型ＴＦＴを組み合わせた回路であってもよい。

次に第１層間絶縁膜５４１として、水素を含む絶縁膜を成膜し、その後島状半導体膜に添加された不純物元素の活性化を行う。この不純物元素の活性化は実施例５に記載したレーザ処理方法によって行えばよい。

水素を含む絶縁膜は、ＰＣＶＤ法により得られる窒素を含む酸化珪素膜を用いる。もしくは酸素を含む窒化珪素膜を用いてもよい。なお、第１層間絶縁膜５４１は、酸化珪素を含んでいる透光性を有する絶縁膜である。

その後全体を４１０℃で１時間加熱することにより、島状半導体膜の水素化を行う。

次いで、第２層間絶縁膜５４２となる平坦化膜を形成する。平坦化膜としては、透光性を有する無機材料（酸化珪素、窒化珪素、酸素を含む窒化珪素など）、感光性または非感光性の有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン）、またはこれらの積層などを用いる。また、平坦化膜に用いる他の透光性を有する膜としては、塗布法によって得られるアルキル基を含む酸化珪素膜からなる絶縁膜、例えばシリカガラス、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーなどを用いて形成された絶縁膜を用いることができる。シロキサン系ポリマーの一例としては、東レ製塗布絶縁膜材料であるＰＳＢ−Ｋ１、ＰＳＢ−Ｋ３１や触媒化成製塗布絶縁膜材料であるＺＲＳ−５ＰＨが挙げられる。

次いで、透光性を有する第３層間絶縁膜５４３を形成する。第３層間絶縁膜５４３は、後の工程で第１の画素電極５６５となる導電膜をエッチングする際、第２層間絶縁膜５４２である平坦化膜を保護するためのエッチングストッパ膜として設けるものである。ただし、第１の画素電極５６５となる導電膜をエッチングする際、第２層間絶縁膜５４２がエッチングストッパ膜となるのであれば第３層間絶縁膜５４３は不要である。

次いで、新たなマスクを用いて第１層間絶縁膜５４１、第２層間絶縁膜５４２及び第３層間絶縁膜５４３にコンタクトホールを形成する。次いで、マスクを除去し、導電膜（窒化チタン膜、アルミニウム膜及び窒化チタン膜の積層膜）を形成した後、また別のマスクを用いてエッチング（ＢＣｌ_３とＣｌ_２との混合ガスでのドライエッチング）を行い、電極又は配線５５１〜５５６（ＴＦＴのソース配線又はドレイン配線や、電流供給配線など）を形成する（図１７（Ａ）参照）。ただし、本実施例では電極と配線を一体形成するが、電極と配線を別々に形成して、電気的に接続させてもよい。なお、窒化チタン膜は、高耐熱性平坦化膜との密着性が良好な材料の一つである。

次いで、新たなマスクを用いて第１の画素電極５６５を膜厚１０ｎｍ〜８００ｎｍの範囲で形成する。第１の画素電極５６５としては、インジウム錫酸化物（ＩＴＯ）の他、例えば、Ｓｉ元素を含むインジウム錫酸化物や、酸化インジウムに、さらに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いて形成された導電膜などの仕事関数の高い（仕事関数４．０ｅＶ以上）透明導電膜を用いることができる。

次いで、新たなマスクを用いて第１の画素電極５６５の端部を覆う絶縁物５６６（隔壁、障壁などと呼ばれる）を形成する。絶縁物５６６としては、塗布法により得られる感光性または非感光性の有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン）、またはＳＯＧ膜（例えば、アルキル基を含む酸化珪素膜）を膜厚０．８μｍ〜１μｍの範囲で用いる。

次いで、有機化合物を用いて正孔注入層５７１、正孔輸送層５７２、発光層５７３、電子輸送層５７４及び電子注入層５７５を、蒸着法または塗布法により形成する。

なお、正孔注入層５７１、正孔輸送層５７２、発光層５７３、電子輸送層５７４及び電子注入層５７５はこの順番でなくてもよく、第１の画素電極５６５と第２の画素電極５７６との間に、第１の画素電極５６５の側から電子注入層、電子輸送層、発光層、正孔輸送層、正孔注入層の順に形成することも可能である。

なお、発光素子の信頼性を向上させるため、正孔注入層５７１の形成前に真空加熱を行って脱気を行うことが好ましい。例えば、正孔注入層となる有機化合物材料の蒸着を行う前に、基板に含まれるガスを除去するために減圧雰囲気や不活性雰囲気で２００℃〜３００℃の加熱処理を行うことが望ましい。なお、層間絶縁膜と隔壁とを高耐熱性を有する酸化珪素膜で形成した場合には、さらに高い加熱処理（４１０℃）を加えることもできる。

次に、蒸着マスクを用いて選択的に第１の画素電極５６５上にモリブデン酸化物（ＭｏＯｘ）と、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（α−ＮＰＤ）と、ルブレンとを共蒸着して正孔注入層（第１の有機化合物を含む層）５７１を形成する。

なお、ＭｏＯｘの他、銅フタロシアニン（ＣｕＰｃ）やバナジウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）等の正孔注入性の高い材料を用いることができる。また、ポリ（エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）水溶液（ＰＥＤＯＴ／ＰＳＳ）等の正孔注入性の高い高分子材料を塗布法によって成膜したものを正孔注入層５７１として用いてもよい。

次いで、蒸着マスクを用いて選択的にα−ＮＰＤを蒸着し、正孔注入層５７１の上に正孔輸送層（第２の有機化合物を含む層）５７２を形成する。なお、α−ＮＰＤの他、４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）等の芳香族アミン系化合物に代表される正孔輸送性の高い有機化合物を用いることができる。

次いで、選択的に発光層（第３の有機化合物を含む層）５７３を形成する。フルカラー表示装置とするためには発光色（Ｒ、Ｇ、Ｂ）ごとに蒸着マスクのアライメントを行ってそれぞれ選択的に蒸着する。

赤色の発光を示す発光層５７３Ｒとしては、Ａｌｑ_３：ＤＣＭ、またはＡｌｑ_３：ルブレン：ＢｉｓＤＣＪＴＭなどの材料を用いる。また、緑色の発光を示す発光層５７３Ｇとしては、Ａｌｑ_３：ＤＭＱＤ（Ｎ，Ｎ’−ジメチルキナクリドン）、またはＡｌｑ_３：クマリン６などの材料を用いる。また、青色の発光を示す発光層５７３Ｂとしては、α―ＮＰＤ、またはｔＢｕ−ＤＮＡなどの材料を用いる。

次いで、蒸着マスクを用いて選択的にＡｌｑ_３（トリス（８−キノリノラト）アルミニウム）を蒸着し、発光層５７３上に電子輸送層（第４の有機化合物を含む層）５７４を形成する。なお、Ａｌｑ_３の他、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ_２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等のキノリン骨格またはベンゾキノリン骨格を有する金属錯体等に代表される電子輸送性の高い有機化合物を用いることができる。また、この他ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）_２）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体なども用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）や、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）なども電子輸送性が高いため、電子輸送層５７４として用いることができる。

次いで、４，４−ビス（５−メチルベンズオキサゾル−２−イル）スチルベン（略称：ＢｚＯｓ）とリチウム（Ｌｉ）とを共蒸着し、電子輸送層５７４および絶縁物５６６を覆って電子注入層（第５の有機化合物を含む層）５７５を形成する。ベンゾオキサゾール誘導体（ＢｚＯｓ）を用いることで、後の工程に行われる第２の画素電極５７６形成時におけるスパッタ法に起因する損傷を抑制している。なお、ＢｚＯｓ：Ｌｉ以外に、ＣａＦ_２、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）等のようなアルカリ金属又はアルカリ土類金属の化合物等の電子注入性の高い材料を用いることができる。また、この他、Ａｌｑ_３とマグネシウム（Ｍｇ）とを混合したものも用いることができる。

次に、電子注入層５７５の上に第２の画素電極５７６を膜厚１０ｎｍ〜８００ｎｍの範囲で形成する。第２の画素電極５７６としては、インジウム錫酸化物（ＩＴＯ）の他、例えば、Ｓｉ元素を含むインジウム錫酸化物や、酸化インジウムにさらに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いて形成された導電膜を用いることができる。

以上のようにして、発光素子が作製される。発光素子を構成する第１の画素電極５６５、正孔注入層５７１、正孔輸送層５７２、発光層５７３、電子輸送層５７４、電子注入層５７５、第２の画素電極５７６の各材料は適宜選択し、各膜厚も調整する。第１及び第２の画素電極とで同じ材料を用い、且つ、同程度の膜厚、好ましくは１００ｎｍ程度の薄い膜厚とすることが望ましい。

また上述したように、必要であれば第１の画素電極５６５、電子注入層、電子輸送層、発光層、正孔輸送層、正孔注入層、第２の画素電極５７６の順で積層することも可能である。

また、必要であれば、発光素子を覆って、水分の侵入を防ぐ透明保護層５７７を形成する。透明保護層５７７としては、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸素を含む窒化珪素膜。または窒素を含む酸化珪素膜、炭素を主成分とする薄膜（例えばダイヤモンドライクカーボン（ＤＬＣ）膜、窒化炭素（ＣＮ）膜）などを用いることができる（図１８参照）。

次いで、基板間隔を確保するためのギャップ材を含有するシール材を用い、第２の基板５８１と基板５０１とを貼り合わせる。第２の基板５８１も、光透過性を有するガラス基板や石英基板を用いればよい。なお、一対の基板の間は、空隙（不活性気体）として乾燥剤を配置してもよいし、透明なシール材（紫外線硬化または熱硬化のエポキシ樹脂など）を一対の基板間に充填してもよい。

発光素子は、第１の画素電極５６５及び第２の画素電極５７６が透光性材料で形成されるため、一つの発光素子から２方向、即ち両面側から発光させることができる。

以上に示すパネル構成とすることで上面からの発光強度と、下面からの発光強度とをほぼ同一とすることができる。

最後に基板５０１及び５８１のそれぞれの上に、光学フィルム（偏光板、または円偏光板）５８２及び５８３を設けてコントラストを向上させる（図１９参照）。

図２０に発光色（赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ））ごとの発光素子の断面図を示す。赤色（Ｒ）の発光素子は、画素ＴＦＴ５６３Ｒ、第１の画素電極５６５Ｒ、正孔注入層５７１Ｒ、正孔輸送層５７２Ｒ、発光層５７３Ｒ、電子輸送層５７４Ｒ、電子注入層５７５、第２の画素電極５７６、透明保護層５７７を有している。

また、緑色（Ｇ）の発光素子は、画素ＴＦＴ５６３Ｇ、第１の画素電極５６５Ｇ、正孔注入層５７１Ｇ、正孔輸送層５７２Ｇ、発光層５７３Ｇ、電子輸送層５７４Ｇ、電子注入層５７５、第２の画素電極５７６、透明保護層５７７を有している。

さらに、青色（Ｂ）の発光素子は、画素ＴＦＴ５６３Ｂ、第１の画素電極５６５Ｂ、正孔注入層５７１Ｂ、正孔輸送層５７２Ｂ、発光層５７３Ｂ、電子輸送層５７４Ｂ、電子注入層５７５、第２の画素電極５７６、透明保護層５７７を有している。

このように本実施例の半導体装置は、ソース領域またはドレイン領域は、その上方と下方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレイン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成される第１のソース電極又はドレイン電極を薄く形成することができるため、半導体膜とのカバレッジが改善されてＴＦＴの特性が向上し、両面射出型表示装置全体の信頼性も向上させることができる。

また、本実施例は、必要であれば実施の形態及び実施例１〜実施例６と自由に組み合わせることが可能である。

本発明が適用される電子機器として、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図２１（Ａ）〜図２１（Ｄ）及び図２２（Ａ）〜図２２（Ｄ）に示す。

図２１（Ａ）は発光表示装置でありテレビ受像器などがこれに当たる。筐体６０１、表示部６０３、スピーカ部６０４等を含む。本発明は、表示部６０３及び制御用回路部等に適用することができる。画素部にはコントランスを高めるため、偏光板、または円偏光板を備えるとよい。例えば、封止基板上に、１／４λ板、１／２λ板、偏光板の順にフィルムを設けるとよい。さらに偏光板上に反射防止膜を設けてもよい。本発明を使用することにより、信頼性の高い発光表示装置を得ることができる。

図２１（Ｂ）は液晶ディスプレイもしくはＥＬディスプレイであり、筐体６１１、支持台６１２、表示部６１３などによって構成されている。本発明は表示部６１３及び制御用回路部等に適用が可能である。本発明を使用することにより、信頼性の高い液晶ディスプレイもしくはＥＬディスプレイを得ることができる。

図２１（Ｃ）は携帯電話であり、本体６２１、筐体６２２、表示部６２３、音声入力部６２４、音声出力部６２５、操作キー６２６、アンテナ６２８等を含む。本発明は表示部６２３及び制御用回路部等に適用することができる。本発明を使用することにより、信頼性の高い携帯電話を得ることができる。

図２１（Ｄ）はパーソナルコンピュータであり、本体６３１、筐体６３２、表示部６３３、キーボード６３４、外部接続ポート６３５、ポインティングマウス６３６等を含む。本発明は、表示部６３３及び制御用回路部等に適用することができる。本発明を使用することにより、信頼性の高いパーソナルコンピュータを得ることができる。

図２２（Ａ）はモバイルコンピュータであり、本体６５１、表示部６５２、スイッチ６５３、操作キー６５４、赤外線ポート６５５等を含む。本発明は、表示部６５２及び制御用回路部等に適用することができる。本発明を使用することにより、信頼性の高いモバイルコンピュータを得ることができる。

図２２（Ｂ）は携帯型のゲーム機であり、筐体６６１、表示部６６２、スピーカ部６６３、操作キー６６４、記録媒体挿入部６６５等を含む。本発明は表示部６６２及び制御用回路部等に適用することができる。本発明を使用することにより、信頼性の高い携帯型のゲーム機を得ることができる。

図２２（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体６７１、筐体６７２、表示部Ａ６７３、表示部Ｂ６７４、ＤＶＤ等の記録媒体を読み込む記録媒体読込部６７５、操作キー６７６、スピーカ部６７７等を含む。表示部Ａ６７３は主として画像情報を表示し、表示部Ｂ６７４は主として文字情報を表示する。本発明は表示部Ａ６７３、表示部Ｂ６７４及び制御用回路部等に適用することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明を使用することにより、信頼性の高い画像再生装置を得ることができる。

図２２（Ｄ）は、ワイヤレスでディスプレイのみを持ち運び可能なＴＶである。筐体６８２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部６８３やスピーカ部６８７を駆動させる。バッテリーは充電器６８１で繰り返し充電が可能となっている。また、充電器６８１は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体６８２は操作キー６８６によって制御する。また、図２２（Ｄ）に示す装置は、操作キー６８６を操作することによって、筐体６８２から充電器６８１に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー６８６を操作することによって、筐体６８２から充電器６８１に信号を送り、さらに充電器６８１が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。本発明は表示部６８３及び制御用回路部等に適用することができる。本発明を使用することにより、信頼性の高いＴＶを得ることができる。

なお、本実施例に示した例はごく一例であり、本発明はこれらの用途に限定するものではないことを付記する。

このように本実施例の半導体装置は、ソース領域またはドレイン領域は、その上方と下方でソース電極又はドレイン電極で挟まれた構造になっているので、ソース電極又はドレイン電極と半導体膜との接触抵抗を低減することができる。また、ソース電極又はドレイン電極を二層にするため配線抵抗も低減することができる。さらに半導体膜の下方に形成される第１のソース電極又はドレイン電極を薄く形成することができるため、半導体膜とのカバレッジが改善されてＴＦＴの特性が向上し、半導体装置が組み込まれた個々の電子機器全体の信頼性も向上させることができる。

また本実施例は、実施の形態及び実施例１〜実施例７と自由に組み合せて実施することが可能である。

本発明により、ソース電極又はドレイン電極と半導体膜との接触抵抗を低減された半導体装置を得ることが可能となる。これは本発明の半導体装置が、ソース領域またはドレイン領域は、その上方と下方でソース電極又はドレイン電極で挟まれた構造になっているからである。

また本発明の半導体装置では、ソース電極又はドレイン電極を島状半導体膜の上方と下方の二層で形成するため配線抵抗も低減することができる。

さらに本発明の半導体装置では、半導体膜の下方に形成される第１のソース電極又はドレイン電極を薄く形成することができるため半導体膜のカバレッジが改善されてＴＦＴ特性が向上する。以上により本発明の半導体装置の信頼性も向上する。

本発明の半導体装置の断面図。従来の半導体装置の断面図。本発明の半導体装置の作製工程を示す図。本発明のＴＦＴのトランジスタ特性を計算により確認した結果を示す図。本発明の半導体装置の作製工程を示す図。本発明の半導体装置の作製工程を示す図。本発明の液晶表示装置の作製工程を示す図。本発明の液晶表示装置の作製工程を示す図。本発明の液晶表示装置の作製工程を示す図。本発明の液晶表示装置の１つの画素を示す図。本発明の液晶表示装置の作製工程を示す図。本発明の液晶表示装置の上面図。本発明の液晶滴下方法を用いた液晶表示装置の作製工程を示す図。本発明の液晶滴下方法を用いた液晶表示装置の作製工程を示す図。本発明の液晶滴下方法を用いた液晶表示装置の作製工程を示す図。本発明の液晶滴下方法を用いた液晶表示装置の作製工程を示す図。本発明のＥＬ表示装置の作製工程を示す図。本発明のＥＬ表示装置の作製工程を示す図。本発明のＥＬ表示装置の作製工程を示す図。本発明のＥＬ表示装置の作製工程を示す図。本発明が適用される電子機器の例を示す図。本発明が適用される電子機器の例を示す図。本発明の半導体装置の作製工程を示す図。本発明の半導体装置の作製工程を示す図。

符号の説明

１０１基板
１０２ゲート電極
１０３ゲート絶縁膜
１０４第１のソース電極又はドレイン電極
１０５島状半導体膜
１０６第２のソース電極又はドレイン電極
１１１第２の導電膜
１１２半導体膜
１１３第３の導電膜
１２１半導体膜
１２２島状不純物半導体膜
１２３導電膜
１２４第２のソース電極又はドレイン電極
２０１基板
２０２ゲート電極
２０３ゲート絶縁膜
２０４第１のソース電極又はドレイン電極
２０５島状半導体膜
２０６第２のソース電極又はドレイン電極
３０１基板
３０２ゲート電極
３０３ゲート電極
３０４ゲート電極
３０５ゲート絶縁膜
３１１第１のソース電極又はドレイン電極
３１２第１のソース電極又はドレイン電極
３１３第１のソース電極又はドレイン電極
３１４第１のソース電極又はドレイン電極
３１５第１のソース電極又はドレイン電極
３１７島状半導体膜
３１８島状半導体膜
３１９島状半導体膜
３２１島状不純物半導体膜
３２２島状不純物半導体膜
３２３島状不純物半導体膜
３２４島状不純物半導体膜
３２５島状不純物半導体膜
３２６島状不純物半導体膜
３３１第２のソース電極又はドレイン電極
３３２第２のソース電極又はドレイン電極
３３３第２のソース電極又はドレイン電極
３３４第２のソース電極又はドレイン電極
３３５第２のソース電極又はドレイン電極
３４１第１層間絶縁膜
３４２第２層間絶縁膜
３４５電極又は配線
３４６電極又は配線
３４７電極又は配線
３４８電極又は配線
３５１第３層間絶縁膜
３５２画素電極
３５５ｎチャネル型ＴＦＴ
３５６ｐチャネル型ＴＦＴ
３５７ｎチャネル型ＴＦＴ
３５８ＣＭＯＳ回路
３５９配向膜
３６１対向基板
３６２遮光層（ブラックマトリクス）
３６３着色層
３６４オーバーコート層
３６５対向電極
３６６配向膜
３６７液晶
３６９容量配線
３７１画素部
３７２ソース信号線駆動回路
３７３ゲート信号線駆動回路
３８１シール材
３８１ａ第１シール材
３８１ｂ第２シール材
３８２ＦＰＣ
４００基板
４０１画素部
４０２シール材
４０３ノズル走査方向
４０４液晶材料
４０５滴下面
４０６液滴吐出装置
４０８ノズル
４０９点線で囲まれた部分
４１０画素ＴＦＴ
４１１画素電極
４２１基板
４２２第１基板支持台
４２３第２基板支持台
４２４窓
４２８下側定盤
４２９光源
５０１基板
５０２ゲート電極
５０３ゲート電極
５０４ゲート電極
５０５ゲート絶縁膜
５１１第１のソース電極又はドレイン電極
５１２第１のソース電極又はドレイン電極
５１３第１のソース電極又はドレイン電極
５１４第１のソース電極又はドレイン電極
５１５第１のソース電極又はドレイン電極
５１６第１のソース電極又はドレイン電極
５１７島状半導体膜
５１８島状半導体膜
５１９島状半導体膜
５２１島状不純物半導体膜
５２２島状不純物半導体膜
５２３島状不純物半導体膜
５２４島状不純物半導体膜
５２５島状不純物半導体膜
５２６島状不純物半導体膜
５３１第２のソース電極又はドレイン電極
５３２第２のソース電極又はドレイン電極
５３３第２のソース電極又はドレイン電極
５３４第２のソース電極又はドレイン電極
５３５第２のソース電極又はドレイン電極
５３６第２のソース電極又はドレイン電極
５４１第１層間絶縁膜
５４２第２層間絶縁膜
５４３第３層間絶縁膜
５５１電極又は配線
５５２電極又は配線
５５３電極又は配線
５５４電極又は配線
５５５電極又は配線
５５６電極又は配線
５６１ｎチャネル型ＴＦＴ
５６２ｎチャネル型ＴＦＴ
５６３ｐチャネル型ＴＦＴ
５６３Ｒ画素ＴＦＴ
５６３Ｇ画素ＴＦＴ
５６３Ｂ画素ＴＦＴ
５６５第１の画素電極
５６５Ｒ第１の画素電極
５６５Ｇ第１の画素電極
５６５Ｂ第１の画素電極
５６６絶縁物
５７１正孔注入層
５７１Ｒ正孔注入層
５７１Ｂ正孔注入層
５７１Ｇ正孔注入層
５７２正孔輸送層
５７２Ｒ正孔輸送層
５７２Ｇ正孔輸送層
５７２Ｂ正孔輸送層
５７３発光層
５７３Ｒ発光層
５７３Ｇ発光層
５７３Ｂ発光層
５７４電子輸送層
５７４Ｒ電子輸送層
５７４Ｇ電子輸送層
５７４Ｂ電子輸送層
５７５電子注入層
５７６第２の画素電極
５７７透明保護層
５８１第２の基板
５８２光学フィルム
５８３光学フィルム
６０１筐体
６０３表示部
６０４スピーカ部
６１１筐体
６１２支持台
６１３表示部
６２１本体
６２２筐体
６２３表示部
６２４音声入力部
６２５音声出力部
６２６操作キー
６２８アンテナ
６３１本体
６３２筐体
６３３表示部
６３４キーボード
６３５外部接続ポート
６３６ポインティングマウス
６５１本体
６５２表示部
６５３スイッチ
６５４操作キー
６５５赤外線ポート
６６１筐体
６６２表示部
６６３スピーカ部
６６４操作キー
６６５記録媒体挿入部
６７１本体
６７２筐体
６７３表示部Ａ
６７４表示部Ｂ
６７５記録媒体読込部
６７６操作キー
６７７スピーカ部
６８１充電器
６８２筐体
６８３表示部
６８６操作キー
６８７スピーカ部
１００１基板
１００２ゲート電極
１００３ゲート絶縁膜
１００４半導体膜
１００５ソース電極又はドレイン電極
１０１１基板
１０１２ゲート電極
１０１３ゲート絶縁膜
１０１４ソース電極又はドレイン電極
１０１５半導体膜

Claims

基板上のゲート電極と、
前記ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上の、第１のソース電極及び第１のドレイン電極と、
前記ゲート絶縁膜、前記第１のソース電極及び前記第１のドレイン電極上面に接する島状半導体膜と、
前記島状半導体膜の上面及び側面と接し、且つ前記第１のソース電極と接する第２のソース電極と、
前記島状半導体膜の上面及び側面と接し、且つ前記第１のドレイン電極と接する第２のドレイン電極と、
を有し、
前記第１のソース電極は、第１のマスクを使用したエッチングを経て形成されたものであり、
前記第２のソース電極は、前記第１のマスクを使用したエッチングを経て形成されたものであり、
前記第１のドレイン電極は、第２のマスクを使用したエッチングを経て形成されたものであり、
前記第２のドレイン電極は、前記第２のマスクを使用したエッチングを経て形成されたものであることを特徴とする半導体装置。
基板上のゲート電極と、
前記ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上の、第１のソース電極及び第１のドレイン電極と、
前記ゲート絶縁膜、前記第１のソース電極及び前記第１のドレイン電極上面に接する島状半導体膜と、
前記島状半導体膜の上面及び側面と接し、且つ前記第１のソース電極と接する第２のソース電極と、
前記島状半導体膜の上面及び側面と接し、且つ前記第１のドレイン電極と接する第２のドレイン電極と、
を有し、
前記島状半導体膜は、酸化亜鉛、酸化インジウム、または酸化スズを含み、
前記第１のソース電極は、第１のマスクを使用したエッチングを経て形成されたものであり、
前記第２のソース電極は、前記第１のマスクを使用したエッチングを経て形成されたものであり、
前記第１のドレイン電極は、第２のマスクを使用したエッチングを経て形成されたものであり、
前記第２のドレイン電極は、前記第２のマスクを使用したエッチングを経て形成されたものであることを特徴とする半導体装置。
基板上のゲート電極と、
前記ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上の、第１のソース電極及び第１のドレイン電極と、
前記ゲート絶縁膜、前記第１のソース電極及び前記第１のドレイン電極上面に接する島状半導体膜と、
前記島状半導体膜の上面及び側面と接し、且つ前記第１のソース電極と接する第２のソース電極と、
前記島状半導体膜の上面及び側面と接し、且つ前記第１のドレイン電極と接する第２のドレイン電極と、
を有し、
前記第１のソース電極と前記第２のソース電極とで前記島状半導体膜の一部を挟みこみ、
前記第１のドレイン電極と前記第２のドレイン電極とで前記島状半導体膜の一部を挟みこみ、
前記第１のソース電極は、第１のマスクを使用したエッチングを経て形成されたものであり、
前記第２のソース電極は、前記第１のマスクを使用したエッチングを経て形成されたものであり、
前記第１のドレイン電極は、第２のマスクを使用したエッチングを経て形成されたものであり、
前記第２のドレイン電極は、前記第２のマスクを使用したエッチングを経て形成されたものであることを特徴とする半導体装置。
基板上のゲート電極と、
前記ゲート電極上のゲート絶縁膜と、
前記ゲート絶縁膜上の、第１のソース電極及び第１のドレイン電極と、
前記ゲート絶縁膜、前記第１のソース電極及び前記第１のドレイン電極上面に接する島状半導体膜と、
前記島状半導体膜の上面及び側面と接し、且つ前記第１のソース電極と接する第２のソース電極と、
前記島状半導体膜の上面及び側面と接し、且つ前記第１のドレイン電極と接する第２のドレイン電極と、
を有し、
前記第１のソース電極と前記第２のソース電極とで前記島状半導体膜の一部を挟みこみ、
前記第１のドレイン電極と前記第２のドレイン電極とで前記島状半導体膜の一部を挟みこみ、
前記島状半導体膜は、酸化亜鉛、酸化インジウム、または酸化スズを含み、
前記第１のソース電極は、第１のマスクを使用したエッチングを経て形成されたものであり、
前記第２のソース電極は、前記第１のマスクを使用したエッチングを経て形成されたものであり、
前記第１のドレイン電極は、第２のマスクを使用したエッチングを経て形成されたものであり、
前記第２のドレイン電極は、前記第２のマスクを使用したエッチングを経て形成されたものであることを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一項において、
前記基板は、プラスチック基板であることを特徴とする半導体装置。