KR101785992B1 - 반도체 장치 - Google Patents

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료 아라사와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

소비 전력을 억제하면서, 주사선에 충분한 진폭의 신호를 공급할 수 있는 반도체 장치의 제공을 과제의 하나로 한다. 또한, 소비 전력을 억제하면서, 주사선에 공급하는 신호의 변형을 억제하여, 상승 시간 또는 하강 시간을 짧게 할 수 있는 반도체 장치의 제공을 과제의 하나로 한다.
표시 소자 및 적어도 하나의 제 1 트랜지스터를 각각 가지는 복수의 화소와, 복수의 화소를 선택하기 위한 신호를 주사선에 공급하는 주사선 구동 회로를 가지고, 표시 소자의 화소 전극층과, 제 1 트랜지스터의 게이트 전극층, 소스 전극층 및 드레인 전극층과, 주사선은, 투광성을 가지는 도전막을 이용하고 있고, 주사선 구동 회로는 제 2 트랜지스터와, 제 2 트랜지스터의 게이트 전극층과 소스 전극층 사이의 전압을 보유하는 용량 소자를 가지고 있고, 제 2 트랜지스터의 소스 전극층은 주사선에 접속되어 있는 반도체 장치.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 액티브 매트릭스 방식의 반도체 장치에 관한 것이다.
액티브 매트릭스 방식의 표시 장치는 행방향 및 열방향에 복수의 주사선 및 신호선이 교차하도록 리드되고, 그 교점에 트랜지스터와 화소 전극과 보유 용량을 가지는 화소를 형성하는 구조를 취한다. 화소는 화소를 순차 구동하는 복수의 주사선 및 화소 전극에 표시 신호를 공급하는 신호선에 의해 제어되고, 주사선에는 주사선을 제어하기 위한 주사선 구동 회로가, 신호선에는 신호선을 제어하기 위한 신호선 구동 회로가 접속되어 있다. 이러한 구동 회로는 복수의 화소를 순차 제어하기 위해 주사선 및 신호선의 수와 같은 수의 출력단을 가진다.
또한, 근년, 표시 장치의 고정세화 및 대형화가 진행되어, 주사선 및 신호선 수의 증대에 따라 증가하는 소비 전력이 문제가 되고 있다. 한편으로 저소비 전력화의 요구는 높고, 외부 구동 회로의 출력수를 줄이는 것에 의해 소비 전력을 삭감하는 기술이 개시되어 있다.
구체적으로는 주사선 드라이버 IC와 주사선 신호 분기 회로를 가지는 주사선 구동 회로와, 복수의 주사선 스위칭 소자를 제작함으로써, 주사선 드라이버 IC의 출력단수를 삭감할 수 있기 때문에 저소비 전력 구동을 실현할 수 있고, 또한, 주사선 스위칭 소자의 듀티비를 줄여 신뢰성을 향상시킬 수 있는 하기의 특허문헌 1에 기재된 기술이 있다.
일본국 특개 2002-311879호 공보
종래의 기술에서는 주사선 스위칭 소자가 단극성으로 제작되어 있는 경우, 주사선 구동 회로의 출력 신호가 주사선 스위칭 소자를 통하여 주사선에 공급되는 주사선 선택 신호의 진폭이, 주사선 구동 회로의 출력 신호보다 주사선 스위칭 소자의 스레시홀드 전압(Vth)만큼 작아지게 되는 일이 있다(주사선 선택 신호 = 주사선 구동 회로의 출력 신호 - 주사선 스위칭 소자의 Vth). 주사선 스위칭 소자에는 예를 들면 트랜지스터 등이 있고, 여기에서는 주사선 스위칭 소자를 트랜지스터로서 설명한다.
주사선 구동 회로의 출력 신호가 트랜지스터의 게이트 전극과, 소스 또는 드레인의 한쪽의 전극에 입력되는 것에 의해, 주사선 구동 회로의 출력 신호의 진폭이 트랜지스터의 Vth만큼 작아진다( = 주사선 선택 신호). 예를 들면, 트랜지스터의 게이트 전극과, 소스 또는 드레인의 한쪽의 전극에 주사선 구동 회로의 출력 신호가 입력되어 트랜지스터가 온 상태가 되는 것으로 한다. 트랜지스터가 온 상태가 되므로, 소스 또는 드레인의 다른 한쪽의 전극의 전위가 주사선 구동 회로의 출력 신호의 전위와 동전위가 되도록 변화한다. 그러나, 트랜지스터의 소스 또는 드레인의 다른 한쪽의 전극이 주사선 구동 회로의 출력 신호와 동전위가 되기 전에, 트랜지스터의 게이트 전극과 소스간의 전압 Vgs가 Vth가 되는 일이 있고, 이 경우 트랜지스터는 오프 상태가 되므로, 트랜지스터의 소스 또는 드레인의 다른 한쪽의 전극의 전위의 변화가 멈추게 된다. 이것이 원인이 되어, 주사선에 공급되는 주사선 선택 신호의 진폭이 주사선 구동 회로의 출력 신호보다 트랜지스터의 Vth만큼 작아지는 일이 있다.
다른 예로서, 주사선 선택 신호에 변형이 생기는 일이 있다. 또한, 주사선 선택 신호의 상승 시간 또는 하강 시간이 길어지는 일이 있다. 이러한 현상은 상기의 이유와 같다. 예를 들면, 트랜지스터의 게이트 전극과, 소스 또는 드레인의 한쪽의 전극에 주사선 구동 회로의 출력 신호가 입력되어 트랜지스터가 온 상태가 된다고 하면, 트랜지스터가 온 상태가 되므로, 소스 또는 드레인의 다른 한쪽의 전극의 전위가, 주사선 구동 회로의 출력 신호의 전위와 동전위가 되도록 변화한다. 이때, 트랜지스터의 Vgs가, 트랜지스터의 소스 또는 드레인의 다른 한쪽의 전극의 전위의 변화에 따라 작아지는 일이 있다. 이것이 원인이 되어, 주사선 선택 신호에 변형이 생기는 일이 있고, 또한, 상승 시간 또는 하강 시간이 길어지게 되는 일이 있다.
상술한 문제를 해결하기 위해서는, 주사선 구동 회로의 출력 신호보다 높은 진폭의 신호 또는 전원 전압이 별도 필요하지만, 이것은 소비 전력이 증가하는 원인이 된다.
소비 전력을 억제하면서, 주사선에 충분한 진폭의 신호를 공급할 수 있는 반도체 장치의 제공을 과제의 하나로 한다. 또한, 소비 전력을 억제하면서, 주사선에 공급하는 신호의 변형을 억제하고, 상승 시간 또는 하강 시간을 짧게 할 수 있는 반도체 장치의 제공을 과제의 하나로 한다.
본 발명의 일양태는 표시 소자 및 적어도 하나의 트랜지스터를 가지는 복수의 화소와 상기 복수의 화소로부터 특정 화소를 선택하기 위한 신호를 주사선에 공급하는 주사선 구동 회로를 가지는 반도체 장치이다. 표시 소자의 화소 전극층과 트랜지스터의 게이트 전극층, 소스 전극층 및 드레인 전극층과, 주사선은 투광성을 가지는 도전막으로 형성된다. 주사선 구동 회로는 트랜지스터와, 트랜지스터의 게이트 전극층과 소스 전극층의 사이의 전압을 보유하는 용량 소자를 가지고, 트랜지스터의 소스 전극층은 주사선에 접속되어 있다.
본 발명의 일양태는 표시 소자 및 적어도 하나의 제 1 트랜지스터를 가지는 복수의 화소와, 상기 복수의 화소로부터 특정 화소를 선택하기 위한 신호를 주사선에 공급하는 주사선 구동 회로를 가지는 반도체 장치이다. 표시 소자의 화소 전극층과, 제 1 트랜지스터의 게이트 전극층, 소스 전극층 및 드레인 전극층과, 상기 주사선은, 투광성을 가지는 도전막을 이용하고 있다. 주사선 구동 회로는 제 2 트랜지스터와, 이 제 2 트랜지스터의 게이트 전극층과 소스 전극층 사이의 전압을 보유하는 용량 소자와, 이 제 2 트랜지스터의 게이트 전극층과 그라운드 전극과의 접속을 제어하는 제 3 트랜지스터를 가지고 있고, 제 2 트랜지스터의 소스 전극층은 상기 주사선에 접속되어 있다.
본 발명의 일양태에 의하면, 부트스트랩 동작을 이용하여 주사선에 충분한 진폭의 신호를 공급할 수 있고, 또한, 신호의 변형을 억제하여, 상승 시간 또는 하강 시간을 짧게 할 수 있다. 또한, 입력 신호 이상의 전원 전압을 필요로 하지 않기 때문에 저소비 전력 구동으로도 이어진다.
도 1(A) 내지 도 1(F)는 실시형태 1을 설명한 단면도.
도 2(A) 내지 도 2(C)는 도 2(B-1) 및 도 2(B-2)의 단면도와 실시형태 1을 설명한 평면도.
도 3(A-1) 내지 도 3(A-2)는 도 3(B) 및 도 3(C)의 평면도와 실시형태 1을 설명한 평면도.
도 4(A) 내지 도 4(E)는 실시형태 2를 설명한 단면도.
도 5(A) 내지 도 5(E)는 실시형태 2를 설명한 단면도.
도 6(A)는 회로도이고 도 6(B)는 실시형태 3을 설명한 타이밍 차트.
도 7(A)는 회로도이고 도 7(B)는 실시형태 4를 설명한 타이밍 차트.
도 8은 실시형태 5를 설명한 회로도.
도 9는 실시형태 6을 설명한 회로도.
도 10은 실시형태 7을 설명한 회로도.
도 11은 실시형태 8을 설명한 회로도.
도 12는 실시형태 9를 설명한 회로도.
도 13은 실시형태 9를 설명한 타이밍 차트.
도 14(A)는 액정 표시 장치 단면도의 상부면도이고 도 14(B) 및 도 14(C)는 단면도.
도 15(A) 및 도 15(B)는 발광 소자 표시 장치 단면도.
도 16(A) 및 도 16(B)는 전자 페이퍼 표시 장치 단면도.
도 17(A) 내지 도 17(E)는 실제품 예를 설명한 도면.
도 18(A) 내지 도 18(H)는 실제품 예를 설명한 도면.
도 19는 실시형태 1을 설명한 단면도.
본 발명의 실시형태에 대하여, 도면을 이용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아닌 것으로 한다.
(실시형태 1)
반도체 장치 및 반도체 장치의 제작 방법을 도 1A 내지 도 1F 및 도 2A, 2B-1, 2C를 이용하여 설명한다. 도 2(A)에는 동일 기판 위에 제작된 다른 구조의 2개의 박막 트랜지스터의 단면 구조의 일례를 나타낸다. 도 2(A)에 나타낸 박막 트랜지스터(1470)는 채널 에치형이라고 불리는 보텀 게이트 구조의 하나이며, 박막 트랜지스터(1460)는 보텀 컨택트형(역코플래너형(inverted coplanar type)이라고도 부름)이라고 불리는 보텀 게이트 구조의 하나이다.
도 2(B1)는 구동 회로에 배치되는 채널 에치형의 박막 트랜지스터(1470)의 평면도이며, 도 2(A)는 도 2(B1)의 선 C1-C2에서의 단면도이다. 또한, 도 2(C)는 도 2(B1)의 선 C3-C4에서의 단면도이다.
구동 회로에 배치되는 박막 트랜지스터(1470)는 채널 에치형의 박막 트랜지스터이며, 절연 표면을 가지는 기판(1400) 위에, 게이트 전극층(1401), 제 1 게이트 절연층(1402a), 제 2 게이트 절연층(1402b), 적어도 채널 형성 영역(1434), 제 1 고저항 드레인 영역(1431), 및 제 2 고저항 드레인 영역(1432)을 가지는 산화물 반도체층, 소스 전극층(1405a), 및 드레인 전극층(1405b)을 포함한다. 또한, 박막 트랜지스터(1470)를 덮어, 채널 형성 영역(1434)에 접하는 산화물 절연층(1407)이 설치되어 있다.
소스 전극층(1405a)의 하면에 접하여 제 1 고저항 드레인 영역(1431)이 자기 정합적으로 형성되어 있다. 또한, 드레인 전극층(1405b)의 하면에 접하여 제 2 고저항 드레인 영역(1432)이 자기 정합적으로 형성되어 있다. 또한, 채널 형성 영역(1434)은 산화물 절연층(1407)과 접하고, 또한, 막두께가 얇게 되어 있고, 제 1 고저항 드레인 영역(1431), 및 제 2 고저항 드레인 영역(1432)보다 고저항의 영역(I형 영역)으로 한다.
또한, 박막 트랜지스터(1470)는 배선을 저저항화하기 위해 소스 전극층(1405a), 및 드레인 전극층(1405b)으로서 금속 재료를 이용하는 것이 바람직하다.
또한, 액정 표시 장치에 있어서, 동일 기판 위에 화소부와 구동 회로를 형성하는 경우, 구동 회로에 있어서, 인버터 회로, NAND 회로, NOR 회로, 래치 회로와 같은 논리 게이트를 구성하는 박막 트랜지스터나, 센스 증폭기, 정전압 발생 회로, VCO와 같은 아날로그 회로를 구성하는 박막 트랜지스터는 소스 전극과 드레인 전극간에 정극(正極)성만, 혹은 부극(負極)성만이 인가된다. 따라서, 내압이 요구되는 제 2 고저항 드레인 영역(1432)의 폭을 제 1 고저항 드레인 영역(1431)의 폭보다 넓게 설계해도 좋다. 또한, 제 1 고저항 드레인 영역(1431), 및 제 2 고저항 드레인 영역(1432)이 게이트 전극층과 중첩되는 폭을 넓게 해도 좋다.
또한, 구동 회로에 배치되는 박막 트랜지스터(1470)는 싱글 게이트 구조의 박막 트랜지스터를 이용하여 설명했지만, 필요에 따라, 채널 형성 영역을 복수 가지는 멀티 게이트 구조의 박막 트랜지스터도 형성할 수 있다.
또한, 채널 형성 영역(1434) 상방과 중첩되는 도전층(1406)을 형성한다. 도전층(1406)을 게이트 전극층(1401)과 전기적으로 접속하고, 동전위로 함으로써, 게이트 전극층(1401)과 도전층(1406)의 사이에 배치된 산화물 반도체층에 상하로부터 게이트 전압을 인가할 수 있다. 또한, 도전층(1406)을 게이트 전극층(1401)과는 다른 전위, 예를 들면 고정 전위, GND, 0 V로 하는 경우에는 TFT의 전기 특성, 예를 들면 스레시홀드 전압 등을 제어할 수 있다.
또한, 도전층(1406)과 산화물 절연층(1407)의 사이에는 보호 절연층(1408)과 평탄화 절연층(1409)을 적층한다.
또한, 보호 절연층(1408)은 보호 절연층(1408)의 하방에 형성하는 제 1 게이트 절연층(1402a) 또는 하지가 되는 절연막과 접하는 구성으로 하는 것이 바람직하고, 기판의 측면으로부터의 수분이나, 수소 이온이나, OH- 등의 불순물이 침입하는 것을 차단한다. 특히, 보호 절연층(1408)과 접하는 제 1 게이트 절연층(1402a) 또는 하지가 되는 절연막을 질화규소막으로 하면 유효하다.
또한, 도 2(B2)는 화소에 배치되는 보텀 컨택트형의 박막 트랜지스터(1460)의 평면도이며, 도 2(A)는 도 2(B2)의 선 D1-D2에서의 단면도이다. 또한, 도 2(C)는 도 2(B2)의 선 D3-D4에서의 단면도이다.
화소에 배치되는 박막 트랜지스터(1460)는 보텀 컨택트형의 박막 트랜지스터이며, 절연 표면을 가지는 기판(1400) 위에, 게이트 전극층(1451), 제 1 게이트 절연층(1402a), 제 2 게이트 절연층(1402b), 채널 형성 영역을 포함하는 산화물 반도체층(1454), 소스 전극층(1455a), 및 드레인 전극층(1455b)을 포함한다. 또한, 박막 트랜지스터(1460)를 덮어, 산화물 반도체층(1454)의 상면 및 측면과 접하는 산화물 절연층(1407)이 형성되어 있다.
단, 액정 표시 장치는 액정의 열화를 막기 위해, 교류 구동이 행해지고 있다. 이 교류 구동에 의해, 일정한 기간마다 화소 전극층에 인가하는 신호 전위의 극성이 정극성 혹은 부극성으로 반전한다. 화소 전극층에 접속하는 TFT는 한쌍의 전극이 교대로 소스 전극층과 드레인 전극층의 역할을 한다. 본 명세서에서는 편의상, 화소의 박막 트랜지스터의 한쪽을 소스 전극층이라고 부르고, 다른 한쪽을 드레인 전극층이라고 부르지만, 실제로는 교류 구동 시에 한쪽의 전극이 교대로 소스 전극층과 드레인 전극층으로서 기능한다. 또한, 리크 전류의 저감을 도모하기 위해, 화소에 배치하는 박막 트랜지스터(1460)의 게이트 전극층(1451)의 폭을 구동 회로의 박막 트랜지스터(1470)의 게이트 전극층(1401)의 폭보다 좁게 해도 좋다. 또한, 리크 전류의 저감을 도모하기 위해, 화소에 배치하는 박막 트랜지스터(1460)의 게이트 전극층(1451)이 소스 전극층(1455a) 또는 드레인 전극층(1455b)과 중첩되지 않도록 설계해도 좋다.
또한, 화소에 배치되는 박막 트랜지스터(1460)는 싱글 게이트 구조의 박막 트랜지스터를 이용하여 설명했지만, 필요에 따라서, 채널 형성 영역을 복수 가지는 멀티 게이트 구조의 박막 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체층(1454)은 적어도 산화물 반도체막의 성막 후에 불순물인 수분 등을 저감하는 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)가 행해진다. 탈수화 또는 탈수소화를 위한 가열 처리 및 서랭(徐冷)시킨 후, 산화물 반도체층(1454)에 접하여 산화물 절연층(1407)의 형성 등을 행하여 산화물 반도체층(1454)의 캐리어 농도를 저감하는 것이, 박막 트랜지스터(1460)의 전기 특성의 향상 및 신뢰성의 향상으로 이어진다.
또한, 산화물 반도체층(1454)은 소스 전극층(1455a), 및 드레인 전극층(1455b)의 상방에 형성하여, 일부 중첩되어 있다. 또한, 산화물 반도체층(1454)은 게이트 전극층(1451)과 제 1 게이트 절연층(1402a) 및 제 2 게이트 절연층(1402b)을 통하여 중첩되어 있다. 화소에 배치되는 박막 트랜지스터(1460)의 채널 형성 영역은 산화물 반도체층(1454) 중, 소스 전극층(1455a)의 측면과, 이 측면과 서로 마주 보는 드레인 전극층(1455b)의 측면으로 끼워지는 영역, 즉, 제 2 게이트 절연층(1402b)과 접하고, 또한, 게이트 전극층(1451)과 중첩되는 영역이다.
또한, 박막 트랜지스터(1460)는 투광성을 가지는 박막 트랜지스터로서 고개구율을 가지는 표시 장치를 실현하기 위해 소스 전극층(1455a), 및 드레인 전극층(1455b)은 투광성을 가지는 도전막을 이용한다.
또한, 박막 트랜지스터(1460)의 게이트 전극층(1451)도 투광성을 가지는 도전막을 이용한다.
또한, 박막 트랜지스터(1460)가 배치되는 화소에는 화소 전극층(1456), 또는 그 외의 전극층(용량 전극층 등)이나, 그 외의 배선층(용량 배선층 등)에 가시광에 대하여 투광성을 가지는 도전막을 이용하여, 고개구율을 가지는 표시 장치를 실현한다. 물론, 게이트 절연층(1402a, 1402b), 산화물 절연층(1407)도 가시광에 대하여 투광성을 가지는 막을 이용하는 것이 바람직하다.
본 명세서에 있어서, 가시광에 대하여 투광성을 가지는 막이란 가시광의 투과율이 75% 이상 100% 이하인 막두께를 가지는 막을 가리키고, 그 막이 도전성을 가지는 경우는 투명의 도전막이라고도 부른다. 또한, 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 또는 그 외의 전극층이나, 그 외의 배선층에 적용하는 금속 산화물로서, 가시광에 대하여 반투명의 도전막을 이용해도 좋다. 가시광에 대하여 반투명이란 가시광의 투과율이 50% 이상 75% 이하인 것을 가리킨다.
이하, 도 1(A) 내지 도 1(F), 및 도 2(A)를 이용하여, 동일 기판 위에 박막 트랜지스터(1470) 및 박막 트랜지스터(1460)의 제작 공정을 설명한다.
먼저, 절연 표면을 가지는 기판(1400) 위에 투광성을 가지는 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의해 게이트 전극층(1401, 1451)을 형성한다. 또한, 화소부에는 게이트 전극층(1401, 1451)과 같은 투광성을 가지는 재료, 같은 제 1 포토리소그래피 공정에 의해 용량 배선층을 형성한다. 또한, 화소부뿐만 아니라 구동 회로에 용량이 필요한 경우에는 구동 회로에도 용량 배선층을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
절연 표면을 가지는 기판(1400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 절연 표면을 가지는 기판(1400)에는 바륨 붕규산 유리나 알루미노 붕규산 유리 그 외의 변형점이 600℃ 내지 750℃인 유리 기판을 이용할 수 있다.
또한, 유리 기판(1400)으로서는, 후의 가열 처리의 온도가 높은 경우에는 변형점이 730℃ 이상의 것을 이용하면 좋다. 또한, 유리 기판(1400)에는 예를 들면, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 이용되고 있다. 또한, 일반적으로, 붕산과 비교하여 산화바륨(BaO)을 많이 포함시킴으로써, 보다 실용적인 내열 유리를 얻을 수 있다. 이때문에, B2O3보다 BaO를 많이 포함하는 유리 기판을 이용하는 것이 바람직하다.
또한, 상기의 유리 기판(1400) 대신에, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체에 견딜 수 있는 기판을 이용해도 좋다. 그 밖에도, 결정화 유리 등을 이용할 수 있다.
또한, 하지막이 되는 절연막을 기판(1400)과 게이트 전극층(1401, 1451)의 사이에 형성해도 좋다. 하지막은 기판(1400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화규소막, 산화규소막, 질화산화규소막, 또는 산화질화규소막으로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
게이트 전극층(1401, 1451)의 재료는 가시광에 대하여 투광성을 가지는 도전 재료, 예를 들면 In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 금속 산화물을 적용할 수 있고, 막두께는 50 nm 이상 300 nm 이하의 범위 내에서 적절히 선택한다. 게이트 전극층(1401, 1451)에 이용하는 금속 산화물의 성막 방법은 스퍼터링법이나 진공 증착법(전자빔 증착법 등)이나, 아크 방전 이온 플레이팅법이나, 스프레이법을 이용한다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 성막을 행하고, 투광성을 가지는 도전막에 결정화를 저해하는 SiOx(X＞0)를 포함시켜, 후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리 시에 결정화되는 것을 억제할 수 있다.
다음에, 게이트 전극층(1401, 1451) 위에 게이트 절연층을 형성한다.
게이트 절연층은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화규소층, 질화규소층, 산화질화규소층 또는 질화산화규소층을 단층 또는 적층하여 형성할 수 있다. 예를 들면, 성막 가스로서, SiH4, 산소 및 질소를 이용하여 플라즈마 CVD법에 의해 산화질화규소층을 형성하면 좋다.
본 실시형태에서는 막두께 50 nm 이상 200 nm 이하의 제 1 게이트 절연층(1402a)과, 막두께 50 nm 이상 300 nm 이하의 제 2 게이트 절연층(1402b)의 적층의 게이트 절연층으로 한다. 제 1 게이트 절연층(1402a)으로서는 막두께 100 nm의 질화규소막 또는 질화산화규소막을 이용한다. 또한, 제 2 게이트 절연층(1402b)으로서는 막두께 100 nm의 산화규소막을 이용한다.
다음에, 제 2 게이트 절연층(1402b) 위에, 투광성을 가지는 도전막을 형성한 후, 제 2 포토리소그래피 공정에 의해 소스 전극층(1455a), 및 드레인 전극층(1455b)을 형성한다(도 1(A) 참조). 투광성을 가지는 도전막의 성막 방법은 스퍼터링법이나 진공 증착법(전자빔 증착법 등)이나, 아크 방전 이온 플레이팅법이나, 스프레이법을 이용한다. 도전막의 재료로서는, 가시광에 대하여 투광성을 가지는 도전 재료, 예를 들면 In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 금속 산화물을 적용할 수 있고, 막두께는 50 nm 이상 300 nm 이하의 범위내에서 적절히 선택한다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 성막을 행하고, 투광성을 가지는 도전막에 결정화를 저해하는 SiOx(X＞0)를 포함시키고, 후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리 시에 결정화되는 것을 억제할 수 있다.
또한, 소스 전극층(1455a), 및 드레인 전극층(1455b)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 제 2 게이트 절연층(1402b), 소스 전극층(1455a), 및 드레인 전극층(1455b) 위에, 막두께 2 nm 이상 200 nm 이하의 산화물 반도체막을 형성한다. 산화물 반도체막의 형성 후에 탈수화 또는 탈수소화를 위한 가열 처리를 행하여도 산화물 반도체층을 비정질인 상태로 하기 때문에, 막두께를 50 nm 이하로 얇게 하는 것이 바람직하다. 산화물 반도체층의 막두께를 얇게 함으로써 산화물 반도체층의 형성 후에 가열 처리한 경우에, 결정화되는 것을 억제할 수 있다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 제 2 게이트 절연층(1402b)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터링은 타겟측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판측에 RF 전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 좋다.
산화물 반도체막은 In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체막을 이용한다. 본 실시형태에서는 In-Ga-Zn-O계 산화물 반도체 타겟을 이용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 성막을 행하고, 산화물 반도체막에 결정화를 저해하는 SiOx(X＞0)를 포함시켜, 후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리 시에 결정화되는 것을 억제할 수 있다.
다음에, 산화물 반도체막을 제 3 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층으로 가공한다. 또한, 소스 전극층(1455a), 및 드레인 전극층(1455b)과 중첩되는 산화물 반도체층을 얻기 위해서는 산화물 반도체층의 에칭 시에, 소스 전극층(1455a), 및 드레인 전극층(1455b)도 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 또한, 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는 350℃ 이상 기판의 변형점 미만, 바람직하게는 400℃ 이상으로 한다. 여기에서는 가열 처리 장치의 하나인 전기로에 기판을 도입하여, 산화물 반도체층에 대하여 질소 분위기 하에서 가열 처리를 행한 후, 대기에 노출되는 일 없이, 산화물 반도체층으로 물이나 수소가 재혼입하는 것을 막아, 산화물 반도체층(1403, 1453)을 얻는다(도 1(B) 참조). 본 실시형태에서는 산화물 반도체층의 탈수화 또는 탈수소화를 행하는 가열 온도(T)로부터, 다시 물이 들어가지 않는 충분한 온도까지 같은 노를 이용하고, 구체적으로는 가열 온도(T)보다 100℃ 이상 낮아질 때까지 질소 분위기 하에서 서랭한다. 또한, 질소 분위기에 한정되지 않고, 헬륨, 네온, 아르곤 등의 분위기 하 혹은 감압 하에서 탈수화 또는 탈수소화를 행할 수 있다.
또한, 제 1 가열 처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상, (즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
또한, 제 1 가열 처리의 조건, 또는 산화물 반도체층의 재료에 따라서는, 결정화하여, 미결정막 또는 다결정막이 되는 경우도 있다.
또한, 산화물 반도체층의 제 1 가열 처리는 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막에 행하는 것도 가능하다. 그 경우에는 제 1 가열 처리 후에, 가열 장치로부터 기판을 취출하여, 포토리소그래피 공정을 행한다.
또한, 산화물 반도체막의 성막 전에, 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등) 하, 산소 분위기, 혹은 감압 하에서 가열 처리(400℃ 이상 기판의 변형점 미만)를 행하여, 층내에 포함되는 수소 및 물 등의 불순물을 제거한 게이트 절연층으로 해도 좋다.
다음에, 제 2 게이트 절연층(1402b) 위에, 금속 도전막을 형성한 후, 제 4 포토리소그래피 공정에 의해 레지스트 마스크(1436)를 형성하고, 선택적으로 에칭을 행하여 금속 전극층(1435)을 형성한다(도 1(C) 참조). 금속 도전막의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금 등이 있다.
금속 도전막으로서는, 티탄층 위에 알루미늄층과, 이 알루미늄층 위에 티탄층이 적층된 3층의 적층 구조, 또는 몰리브덴층 위에 알루미늄층과, 이 알루미늄층 위에 몰리브덴층을 적층한 3층의 적층 구조로 하는 것이 바람직하다. 물론, 금속 도전막으로서 단층, 또는 2층 구조, 또는 4층 이상의 적층 구조로 해도 좋다.
또한, 제 4 포토리소그래피 공정으로 산화물 반도체층(1453) 및 소스 전극층(1455a), 및 드레인 전극층(1455b)과 중첩되는 금속 도전막을 선택적으로 제거하기 위해, 금속 도전막의 에칭 시에, 산화물 반도체층(1453), 소스 전극층(1455a), 및 드레인 전극층(1455b)도 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 또한, 금속 전극층(1435)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 레지스트 마스크(1436)를 제거하여, 제 5 포토리소그래피 공정에 의해 레지스트 마스크(1437)를 형성하고, 선택적으로 에칭을 행하여 소스 전극층(1405a), 및 드레인 전극층(1405b)을 형성한다(도 1(D) 참조). 또한, 제 5 포토리소그래피 공정에서는 산화물 반도체층은 일부만이 에칭되어, 홈부(오목부)를 가지는 산화물 반도체층(1433)이 된다. 또한, 산화물 반도체층에 홈부(오목부)를 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 레지스트 마스크(1437)를 제거하여, 산화물 반도체층(1453)의 상면 및 측면에 접하여, 산화물 반도체층(1433)의 홈부(오목부)에 접하는 보호 절연막이 되는 산화물 절연층(1407)을 형성한다.
산화물 절연층(1407)은 적어도 1 nm 이상의 막두께로 하고, 스퍼터링법 등 산화물 절연층(1407)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 본 실시형태에서는 스퍼터링법을 이용하여 산화물 절연층(1407)으로서 막두께 300 nm의 산화규소막을 성막한다. 성막시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다. 산화규소막의 스퍼터링법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 행할 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들면, 규소 타겟을 이용하여, 산소, 및 질소 분위기 하에서 스퍼터링법에 의해 산화규소막을 형성할 수 있다. 저저항화한 산화물 반도체층에 접하여 형성하는 산화물 절연층(1407)은 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하고, 대표적으로는 산화규소막, 질화산화규소막, 산화알루미늄막, 또는 산화질화알루미늄 등을 이용한다.
다음에, 불활성 가스 분위기 하, 또는 산소 가스 분위기 하에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행한다(도 1(E) 참조). 예를 들면, 질소 분위기 하에서 250℃, 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면, 산화물 반도체층(1433)의 홈부, 산화물 반도체층(1453)의 상면 및 측면이 산화물 절연층(1407)과 접한 상태에서 가열된다.
이상의 공정을 거침으로써, 성막 후의 산화물 반도체막에 대하여 탈수화 또는 탈수소화를 위한 가열 처리를 행하여 저저항화한 후, 산화물 반도체막의 일부를 선택적으로 산소 과잉의 상태로 한다. 그 결과, 게이트 전극층(1401)과 중첩되는 채널 형성 영역(1434)은 I형이 되고, 소스 전극층(1405a)과 중첩되는 제 1 고저항 드레인 영역(1431)과 드레인 전극층(1405b)과 중첩되는 제 2 고저항 드레인 영역(1432)이 자기 정합적으로 형성된다. 또한, 게이트 전극층(1451)과 중첩되는 산화물 반도체층(1453)은 전체가 I형인 산화물 반도체층(1454)이 된다.
또한, 드레인 전극층(1405b)(및 소스 전극층(1405a))과 중첩한 산화물 반도체층에서 제 2 고저항 드레인 영역(1432)(또는 제 1 고저항 드레인 영역(1431))을 형성함으로써, 구동 회로를 형성했을 때의 신뢰성의 향상을 도모할 수 있다. 구체적으로는 제 2 고저항 드레인 영역(1432)을 형성함으로써, 드레인 전극층으로부터 제 2 고저항 드레인 영역(1432), 채널 형성 영역에 걸쳐, 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다. 그 때문에, 드레인 전극층(1405b)에 고전원 전위(VDD)를 공급하는 배선에 접속하여 동작시키는 경우, 게이트 전극층(1401)과 드레인 전극층(1405b)과의 사이에 고전계가 인가되어도 고저항 드레인 영역이 버퍼가 되어 국소적인 고전계가 인가되지 않고, 트랜지스터의 내압을 향상시킨 구성으로 할 수 있다.
또한, 드레인 전극층(1405b)(및 소스 전극층(1405a))과 중첩한 산화물 반도체층에 있어서 제 2 고저항 드레인 영역(1432)(또는 제 1 고저항 드레인 영역(1431))을 형성함으로써, 구동 회로를 형성했을 때의 채널 형성 영역(1434)에서의 리크 전류의 저감을 도모할 수 있다.
다음에, 산화물 절연층(1407) 위에 보호 절연층(1408)을 형성한다(도 1(F) 참조). 본 실시형태에서는 RF 스퍼터링법을 이용하여 질화규소막을 형성한다. RF 스퍼터링법은 양산성이 좋기 때문에, 보호 절연층(1408)의 성막 방법으로서 바람직하다. 보호 절연층(1408)은 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여, 질화규소막, 질화알루미늄막, 질화산화규소막, 산화질화알루미늄 등을 이용한다. 물론, 보호 절연층(1408)은 투광성을 가지는 절연막이다.
또한, 보호 절연층(1408)은 보호 절연층(1408)의 하방에 형성하는 제 1 게이트 절연층(1402a) 또는 하지가 되는 절연막과 접하는 구성으로 하는 것이 바람직하고, 기판의 측면 근방으로부터의 수분이나, 수소 이온이나, OH- 등의 불순물이 침입하는 것을 차단한다. 특히, 보호 절연층(1408)과 접하는 제 1 게이트 절연층(1402a) 또는 하지가 되는 절연막을 질화규소막으로 하면 유효하다. 즉, 산화물 반도체층의 하면, 상면, 및 측면을 둘러싸도록 질화규소막을 형성하면, 표시 장치의 신뢰성이 향상된다.
다음에, 보호 절연층(1408) 위에 평탄화 절연층(1409)을 형성한다. 평탄화 절연층(1409)으로서는 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass：인 유리), BPSG(borophosphosilicate glass：인 붕소 유리) 등을 이용할 수 있다. 또한, 이러한 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연층(1409)을 형성해도 좋다.
또한 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들면 알킬기나 아릴기)나 플루오로기를 이용해도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다.
평탄화 절연층(1409)의 형성법은 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다.
다음에, 제 6 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 평탄화 절연층(1409), 보호 절연층(1408), 및 산화물 절연층(1407)의 에칭에 의해 드레인 전극층(1455b)에 이르는 컨택트홀을 형성한다. 또한, 여기서의 에칭에 의해 게이트 전극층(1401, 1451)에 이르는 컨택트홀도 형성한다. 또한, 드레인 전극층(1455b)에 이르는 컨택트홀을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 레지스트 마스크를 제거한 후, 투광성을 가지는 도전막을 성막한다. 투광성을 가지는 도전막의 재료로서는, 산화인듐(In2O3)이나 산화인듐 산화주석 합금(In2O3-SnO2, ITO라고 약기함) 등을 스퍼터링법이나 진공 증착법 등을 이용하여 형성한다. 투광성을 가지는 도전막의 다른 재료로서, 질소를 포함시킨 Al-Zn-O계 비단결정막, 즉 Al-Zn-O-N계 비단결정막이나, 질소를 포함시킨 Zn-O계 비단결정막이나, 질소를 포함시킨 Sn-Zn-O계 비단결정막을 이용해도 좋다. 또한, Al-Zn-O-N계 비단결정막의 아연의 조성비(원자%)는 47 원자% 이하로 하고, 비단결정막 중의 알루미늄의 조성비(원자%)보다 크고, 비단결정막 중의 알루미늄의 조성비(원자%)는 비단결정막 중의 질소의 조성비(원자%)보다 크다. 이러한 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위해 산화인듐 산화아연 합금(In2O3-ZnO)을 이용해도 좋다.
또한, 투광성을 가지는 도전막의 조성비의 단위는 원자%로 하고, 전자선 마이크로 애널라이저(EPMA：Electron Probe X-ray MicroAnalyzer)를 이용한 분석에 의해 평가하는 것으로 한다.
다음에, 제 7 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 화소 전극층(1456) 및 도전층(1406)을 형성한다(도 2(A) 참조).
이상의 공정에 의해, 7장의 마스크를 이용하여, 동일 기판 위에 박막 트랜지스터(1470) 및 박막 트랜지스터(1460)를 각각 구동 회로 또는 화소부에 나누어 만들어 제작할 수 있다. 또한, 제 1 게이트 절연층(1402a), 제 2 게이트 절연층(1402b)을 유전체로 하여 용량 배선층과 용량 전극층으로 형성되는 보유 용량도 동일 기판 위에 형성할 수 있다. 박막 트랜지스터(1460)와 보유 용량을 개개의 화소에 대응하여 매트릭스 형상으로 배치하여 화소부를 구성하고, 화소부의 주변에 박막 트랜지스터(1470)를 가지는 구동 회로를 배치함으로써, 액티브 매트릭스형의 표시 장치를 제작하기 위한 한쪽 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
또한, 화소 전극층(1456)은 평탄화 절연층(1409), 보호 절연층(1408), 및 산화물 절연층(1407)에 형성된 컨택트홀을 통하여 용량 전극층과 전기적으로 접속한다. 또한, 용량 전극층은 드레인 전극층(1455b)과 같은 투광성을 가지는 재료, 같은 공정으로 형성할 수 있다.
도전층(1406)을 산화물 반도체층의 채널 형성 영역(1434)과 중첩되는 위치에 형성함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라고 함)에 있어서, BT 시험 전후에서의 박막 트랜지스터(1470)의 스레시홀드 전압의 변화량을 저감할 수 있다. 또한, 도전층(1406)은 전위가 게이트 전극층(1401)과 같아도 좋고, 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(1406)의 전위가 GND, 0 V, 혹은 플로팅 상태여도 좋다.
또한, 본 실시형태에서는 구동 회로에 이용하는 박막 트랜지스터(1470)가 채널 형성 영역(1434)과 중첩되는 위치에 도전층(1406)을 가지고 있지만, 구동 회로에 이용하는 박막 트랜지스터가 반드시 도전층(1406)을 가지고 있을 필요는 없다. 도전층(1406)을 가지는 박막 트랜지스터(1470)와, 도전층(1406)을 갖지 않는 박막 트랜지스터는 상기의 프로세스를 이용함으로써 동일 기판 위에 형성하는 것이 가능하다.
본 발명의 일양태에 관한 반도체 장치에서는 화소에 이용하는 박막 트랜지스터의 게이트 전극층, 소스 전극층 및 드레인 전극층과, 표시 소자의 화소 전극층과, 또한 주사선, 신호선 등의 배선층을, 투광성을 가지는 도전막을 이용하여 형성함으로써, 화소의 개구율을 높일 수 있다. 또한, 구동 회로에 이용하는 박막 트랜지스터는 반드시 산화물 반도체를 이용할 필요는 없다. 단, 구동 회로에 이용하는 박막 트랜지스터(1470)를 화소의 박막 트랜지스터(1460)와 동일 기판 위에 형성하는 경우는 본 실시형태에 나타내는 바와 같이 박막 트랜지스터(1470)도 박막 트랜지스터(1460)와 함께 산화물 반도체를 이용하여 형성하는 것이, 공정수를 억제할 수 있어 바람직하다. 이 경우, 구동 회로에 이용하는 박막 트랜지스터(1470)는 화소의 박막 트랜지스터(1460)와 함께 단극성의 트랜지스터가 된다.
또한, 화소 전극층(1456)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 상기 프로세스를 이용하여, 용량 소자와 박막 트랜지스터가 제작된 액티브 매트릭스 기판의 단면 구조의 일례를 도 19에 나타낸다.
도 19에서는 동일 기판 위에 구동 회로의 박막 트랜지스터(1470)와 화소부의 박막 트랜지스터(1460)에 더하여, 화소의 용량 소자(1502), 구동 회로의 용량 소자(1505)도 아울러 도시하고 있다. 용량 소자는 상기 프로세스를 이용함으로써, 박막 트랜지스터와 함께, 포토마스크 장수의 증가나, 공정수가 증가하는 일 없이 제작할 수 있다. 또한, 화소부의 표시 영역이 되는 부분에 있어서는 주사선, 신호선, 및 용량 배선층은 모두 투광성을 가지는 도전막으로 형성되어 있어, 높은 개구율을 실현하고 있다. 또한, 표시 영역이 아닌 영역에 형성되는 구동 회로는 배선 저항을 저저항으로 하기 위해 금속 배선을 이용할 수 있다.
도 19에 있어서, 박막 트랜지스터(1470)는 구동 회로에 설치되는 채널 에치형의 박막 트랜지스터이며, 화소 전극층(1456)과 전기적으로 접속하는 박막 트랜지스터(1460)는 화소부에 설치되는 보텀 컨택트형의 박막 트랜지스터이다.
박막 트랜지스터(1460)의 게이트 전극층(1451)과 같은 투광성을 가지는 재료, 및 같은 공정으로 형성되는 용량 배선층(1500)은 유전체가 되는 제 1 게이트 절연층(1402a), 제 2 게이트 절연층(1402b)을 통하여 용량 전극층(1501)과 중첩되어, 화소의 용량 소자(1502)를 형성한다. 또한, 용량 전극층(1501)은 박막 트랜지스터(1460)의 소스 전극층(1455a) 또는 드레인 전극층(1455b)과 같은 투광성을 가지는 재료, 및 같은 공정으로 형성된다. 따라서, 박막 트랜지스터(1460)가 투광성을 가지고 있는 것에 더하여, 각 화소의 용량 소자(1502)도 투광성을 가지기 때문에, 개구율을 향상시킬 수 있다.
용량 소자(1502)가 투광성을 가지는 것은 개구율을 향상시키는데 있어서 중요하다. 특히 10 인치 이하의 소형의 액정 표시 패널에 있어서, 주사선의 개수를 늘리는 등 하여 표시 화상의 고정세화를 도모하기 위해, 화소 치수를 미세화하더라도, 높은 개구율을 실현할 수 있다. 또한, 박막 트랜지스터(1460) 및 용량 소자(1502)의 구성 부재에 투광성을 가지는 막을 이용함으로써, 광시야각을 실현하기 위해, 1 화소를 복수의 서브 픽셀로 분할해도 높은 개구율을 실현할 수 있다. 즉, 고밀도의 박막 트랜지스터군을 배치해도 개구율을 크게 취할 수 있어, 표시 영역의 면적을 충분히 확보할 수 있다. 예를 들면, 하나의 화소 내에 2∼4개의 서브 픽셀 및 용량 소자(1502)를 가지는 경우, 박막 트랜지스터가 투광성을 가지고 있는 것에 더하여, 각각의 용량 소자(1502)도 투광성을 가지기 때문에, 개구율을 향상시킬 수 있다.
또한, 용량 소자(1502)는 화소 전극층(1456)의 하방에 형성되고, 용량 전극층(1501)이 화소 전극층(1456)과 전기적으로 접속된다.
본 실시형태에서는 용량 전극층(1501) 및 용량 배선층(1500)을 이용하여 용량 소자(1502)를 형성하는 예를 나타냈지만, 화소의 용량 소자의 구조에 대해서는 특별히 한정되지 않는다. 예를 들면, 용량 배선층을 형성하지 않고, 화소 전극층을 서로 인접하는 화소의 주사선과 평탄화 절연층, 보호 절연층, 및 제 1 게이트 절연층 및 제 2 게이트 절연층을 통하여 중첩하여 용량 소자를 형성해도 좋다.
또한, 액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는 액티브 매트릭스 기판과, 대향 전극이 설치된 대향 기판과의 사이에 액정층을 형성하여 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 설치된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 설치하고, 공통 전극과 전기적으로 접속하는 단자 전극을 단자부에 제공한다. 이 단자 전극은 공통 전극을 고정 전위, 예를 들면 GND, 0 V 등으로 설정하기 위한 단자이다. 단자 전극은 화소 전극층(1456)과 같은 투광성을 가지는 재료로 형성할 수 있다.
또한, 박막 트랜지스터(1470)의 게이트 전극층(1401)과 같은 투광성을 가지는 재료, 및 같은 공정으로 형성되는 용량 배선층(1503)은 유전체가 되는 제 1 게이트 절연층(1402a), 제 2 게이트 절연층(1402b)을 통하여 용량 전극층(1504)과 중첩하여, 구동 회로의 용량 소자(1505)를 형성한다. 또한, 용량 전극층(1504)은 박막 트랜지스터(1470)의 소스 전극층(1405a) 또는 드레인 전극층(1405b)과 같은 투광성을 가지는 재료, 및 같은 공정으로 형성된다.
(실시형태 2)
반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 도 3 내지 도 5를 이용하여 설명한다.
도 3(A) 내지 도 3(C)에는 동일 기판 위에 제작된 다른 구조의 2개의 박막 트랜지스터의 단면 구조의 일례를 나타낸다. 도 3(A) 내지 도 3(C)에 나타낸 박막 트랜지스터(2410)는 채널 에치형이라고 불리는 보텀 게이트 구조의 하나이며, 박막 트랜지스터(2420)는 채널 보호형(채널 스톱형이라고도 함)이라고 불리는 보텀 게이트 구조의 하나이다. 박막 트랜지스터(2410) 및 박막 트랜지스터(2420)는 역스태거형 박막 트랜지스터라고도 한다.
도 3(A1)은 구동 회로에 배치되는 채널 에치형의 박막 트랜지스터(2410)의 평면도이며, 도 3(B)은 도 3(A1)의 선C1-C2에서의 단면도이다. 또한, 도 3(C)은 도 3(A1)의 선C3-C4에서의 단면도이다.
구동 회로에 배치되는 박막 트랜지스터(2410)는 채널 에치형의 박막 트랜지스터이며, 절연 표면을 가지는 기판(2400) 위에, 게이트 전극층(2411), 제 1 게이트 절연층(2402a), 제 2 게이트 절연층(2402b), 적어도 채널 형성 영역(2413), 제 1 고저항 드레인 영역(2414a), 및 제 2 고저항 드레인 영역(2414b)을 가지는 산화물 반도체층(2412), 소스 전극층(2415a), 및 드레인 전극층(2415b)을 포함한다. 또한, 박막 트랜지스터(2410)를 덮어, 채널 형성 영역(2413)에 접하는 산화물 절연층(2416)이 형성되어 있다.
소스 전극층(2415a)의 하면에 접하여 제 1 고저항 드레인 영역(2414a)이 자기 정합적으로 형성되어 있다. 또한, 드레인 전극층(2415b)의 하면에 접하여 제 2 고저항 드레인 영역(2414b)이 자기 정합적으로 형성되어 있다. 또한, 채널 형성 영역(2413)은 산화물 절연층(2416)과 접하고, 또한, 막두께가 얇게 되어 있어, 제 1 고저항 드레인 영역(2414a), 및 제 2 고저항 드레인 영역(2414b)보다 고저항의 영역(I형 영역)으로 한다.
또한, 박막 트랜지스터(2410)는 배선을 저저항화하기 위해 소스 전극층(2415a), 및 드레인 전극층(2415b)으로서 금속 재료를 이용하는 것이 바람직하다.
또한, 액정 표시 장치에 있어서, 동일 기판 위에 화소부와 구동 회로를 형성하는 경우, 구동 회로에 있어서, 인버터 회로, NAND 회로, NOR 회로, 래치 회로와 같은 논리 게이트를 구성하는 박막 트랜지스터나, 센스 증폭기, 정전압 발생 회로, VCO와 같은 아날로그 회로를 구성하는 박막 트랜지스터는 소스 전극과 드레인 전극간에 정극성만, 혹은 부극성만이 인가된다. 따라서, 내압이 요구되는 한쪽의 제 2 고저항 드레인 영역(2414b)의 폭을 다른 한쪽의 제 1 고저항 드레인 영역(2414a)의 폭보다 넓게 설계해도 좋다. 또한, 제 1 고저항 드레인 영역(2414a), 및 제 2 고저항 드레인 영역(2414b)이 게이트 전극층과 중첩되는 폭을 넓게 해도 좋다.
또한, 구동 회로에 배치되는 박막 트랜지스터(2410)는 싱글 게이트 구조의 박막 트랜지스터를 이용하여 설명했지만, 필요에 따라, 채널 형성 영역을 복수 가지는 멀티 게이트 구조의 박막 트랜지스터도 형성할 수 있다.
또한, 채널 형성 영역(2413) 상방과 중첩되는 도전층(2417)을 형성한다. 도전층(2417)을 게이트 전극층(2411)과 전기적으로 접속하여, 동전위로 함으로써, 게이트 전극층(2411)과 도전층(2417)의 사이에 배치된 산화물 반도체층에 상하로부터 게이트 전압을 인가할 수 있다. 또한, 도전층(2417)을 게이트 전극층(2411)과는 다른 전위, 예를 들면 고정 전위, GND, 0 V로 하는 경우에는 TFT의 전기 특성, 예를 들면 스레시홀드 전압 등을 제어할 수 있다.
또한, 도전층(2417)과 산화물 절연층(2416)의 사이에는 보호 절연층(2403)과 평탄화 절연층(2404)을 적층한다.
또한, 보호 절연층(2403)은 보호 절연층(2403)의 하방에 형성하는 제 1 게이트 절연층(2402a) 또는 하지가 되는 절연막과 접하는 구성으로 하는 것이 바람직하고, 기판의 측면으로부터의 수분이나, 수소 이온이나, OH- 등의 불순물이 침입하는 것을 차단한다. 특히, 보호 절연층(2403)과 접하는 제 1 게이트 절연층(2402a) 또는 하지가 되는 절연막을 질화규소막으로 하면 유효하다.
또한, 도 3(A2)은 화소에 배치되는 채널 보호형의 박막 트랜지스터(2420)의 평면도이며, 도 3(B)은 도 3(A2)의 선 D1-D2에서의 단면도이다. 또한, 도 3(C)은 도 3(A2)의 선 D3-D4에서의 단면도이다.
화소에 배치되는 박막 트랜지스터(2420)는 채널 보호형의 박막 트랜지스터이며, 절연 표면을 가지는 기판(2400) 위에, 게이트 전극층(2421), 제 1 게이트 절연층(2402a), 제 2 게이트 절연층(2402b), 채널 형성 영역을 포함하는 산화물 반도체층(2422), 채널 보호층으로서 기능하는 산화물 절연층(2426), 소스 전극층(2425a), 및 드레인 전극층(2425b)을 포함한다. 또한, 박막 트랜지스터(2420)를 덮어, 산화물 절연층(2426), 소스 전극층(2425a), 및 드레인 전극층(2425b)에 접하여 보호 절연층(2403), 및 평탄화 절연층(2404)이 적층하여 형성되어 있다. 평탄화 절연층(2404) 위에는 드레인 전극층(2425b)과 접하는 화소 전극층(2427)이 형성되어 있고, 박막 트랜지스터(2420)와 전기적으로 접속하고 있다.
또한, 산화물 반도체층(2422)은 적어도 산화물 반도체막의 성막 후에 불순물인 수분 등을 저감하는 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)가 행해진다. 탈수화 또는 탈수소화를 위한 가열 처리 및 서랭시킨 후, 산화물 반도체층에 접하여 산화물 절연층의 형성 등을 행하여 산화물 반도체층의 캐리어 농도를 저감하는 것이, 박막 트랜지스터(2420)의 전기 특성의 향상 및 신뢰성의 향상으로 이어진다.
화소에 배치되는 박막 트랜지스터(2420)의 채널 형성 영역은 산화물 반도체층(2422) 중, 채널 보호층인 산화물 절연층(2426)에 접하고, 또한, 게이트 전극층(2421)과 중첩되는 영역이다. 박막 트랜지스터(2420)는 산화물 절연층(2426)에 의해 보호되기 때문에, 소스 전극층 또는 드레인 전극층(2425a, 2425b)을 형성하는 에칭 공정에 의해, 산화물 반도체층(2422)이 에칭되는 것을 막을 수 있다.
또한, 박막 트랜지스터(2420)는 투광성을 가지는 박막 트랜지스터로서 고개구율을 가지는 표시 장치를 실현하기 위해 소스 전극층(2425a), 드레인 전극층(2425b)은 투광성을 가지는 도전막을 이용한다.
또한, 박막 트랜지스터(2420)의 게이트 전극층(2421)도 투광성을 가지는 도전막을 이용한다.
또한, 박막 트랜지스터(2420)가 배치되는 화소에는 화소 전극층(2427), 또는 그 외의 전극층(용량 전극층 등)이나, 그 외의 배선층(용량 배선층 등)에 가시광에 대하여 투광성을 가지는 도전막을 이용하여, 고개구율을 가지는 표시 장치를 실현한다. 물론, 게이트 절연층(2402a, 2402b), 산화물 절연층(2426)도 가시광에 대하여 투광성을 가지는 막을 이용하는 것이 바람직하다.
본 명세서에서, 가시광에 대하여 투광성을 가지는 막이란 가시광의 투과율이 75% 이상 100% 이하인 막두께를 가지는 막을 가리키고, 그 막이 도전성을 가지는 경우는 투명 도전막이라고도 부른다. 또한, 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 또는 그 외의 전극층이나, 그 외의 배선층에 적용하는 금속 산화물로서, 가시광에 대하여 반투명의 도전막을 이용해도 좋다. 가시광에 대하여 반투명이란 가시광의 투과율이 50% 이상 75% 이하인 것을 가리킨다.
이하, 도 4 및 도 5(A) 내지 도 5(E)를 이용하여, 동일 기판 위에 박막 트랜지스터(2410) 및 박막 트랜지스터(2420)를 제작하는 공정을 설명한다.
먼저, 절연 표면을 가지는 기판(2400) 위에 투광성을 가지는 도전막을 형성한 후, 제 1 포토리소그래피 공정에 의해 게이트 전극층(2411, 2421)을 형성한다. 또한, 화소부에는 게이트 전극층(2411, 2421)과 같은 투광성을 가지는 재료, 같은 제 1 포토리소그래피 공정에 의해 용량 배선층을 형성한다. 또한, 화소부뿐만 아니라 구동 회로에 용량이 필요한 경우에는 구동 회로에도 용량 배선층을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
절연 표면을 가지는 기판(2400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 절연 표면을 가지는 기판(2400)에는 실시형태 1과 같은 유리 기판을 이용할 수 있다.
또한, 상기의 유리 기판 대신에, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체에 견딜 수 있는 기판을 이용해도 좋다. 그 밖에도, 결정화 유리 등을 이용할 수 있다.
또한, 하지막이 되는 절연막을 기판(2400)과 게이트 전극층(2411, 2421)의 사이에 형성해도 좋다. 하지막은 기판(2400)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화규소막, 산화규소막, 질화산화규소막, 또는 산화질화규소막으로부터 선택된 하나 또는 복수의 막에 의한 적층 구조에 의해 형성할 수 있다.
게이트 전극층(2411, 2421)의 재료는 가시광에 대하여 투광성을 가지는 도전 재료, 예를 들면 In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 금속 산화물을 적용할 수 있고, 막두께는 50 nm 이상 300 nm 이하의 범위 내에서 적절히 선택한다. 게이트 전극층(2411, 2421)에 이용하는 금속 산화물의 성막 방법은 스퍼터링법이나 진공 증착법(전자빔 증착법 등)이나, 아크 방전 이온 플레이팅법이나, 스프레이법을 이용한다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 성막을 행하고, 투광성을 가지는 도전막에 결정화를 저해하는 SiOx(X＞0)를 포함시켜, 후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리 시에 결정화되는 것을 억제할 수 있다.
다음에, 게이트 전극층(2411, 2421) 위에 게이트 절연층을 형성한다.
게이트 절연층은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화규소층, 질화규소층, 산화질화규소층 또는 질화산화규소층을 단층으로 또는 적층하여 형성할 수 있다. 예를 들면, 성막 가스로서 SiH4, 산소 및 질소를 이용하여 플라즈마 CVD법에 의해 산화질화규소층을 형성하면 좋다.
본 실시형태에서는 막두께 50 nm 이상 200 nm 이하의 제 1 게이트 절연층(2402a)과 막두께 50 nm 이상 300 nm 이하의 제 2 게이트 절연층(2402b)의 적층의 게이트 절연층으로 한다. 제 1 게이트 절연층(2402a)으로서는 막두께 100 nm의 질화규소막 또는 질화산화규소막을 이용한다. 또한, 제 2 게이트 절연층(2402b)으로서는 막두께 100 nm의 산화규소막을 이용한다.
제 2 게이트 절연층(2402b) 위에, 막두께 2 nm 이상 200 nm 이하의 산화물 반도체막(2430)을 형성한다. 산화물 반도체막(2430)의 형성 후에 탈수화 또는 탈수소화를 위한 가열 처리를 행하여도 산화물 반도체막을 비정질인 상태로 하기 위해서는 막두께를 50 nm 이하로 얇게 하면 좋다. 산화물 반도체막의 막두께를 얇게 함으로써 산화물 반도체층의 형성 후에 가열 처리한 경우에, 결정화되어 버리는 것을 억제할 수 있다.
또한, 산화물 반도체막(2430)을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여, 제 2 게이트 절연층(2402b)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터링이란, 타겟측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판측에 RF 전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에, 질소, 헬륨, 산소 등을 이용해도 좋다.
산화물 반도체막(2430)은 In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체막을 이용한다. 본 실시형태에서는 In-Ga-Zn-O계 산화물 반도체 타겟을 이용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막(2430)은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 성막을 행하여, 산화물 반도체막(2430)에 결정화를 저해하는 SiOx(X＞0)를 포함시키고, 후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리 시에 결정화되어 버리는 것을 억제할 수 있다.
다음에, 산화물 반도체막(2430)을 제 2 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층으로 가공한다. 또한, 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제 1 가열 처리의 온도는 350℃ 이상 기판의 변형점 미만, 바람직하게는 400℃ 이상으로 한다. 여기에서는 가열 처리 장치의 하나인 전기로에 기판을 도입하여, 산화물 반도체층에 대하여 질소 분위기 하에서 가열 처리를 행한 후, 대기에 노출되는 일 없이, 산화물 반도체층으로 물이나 수소가 재혼입하는 것을 막아, 산화물 반도체층(2431, 2432)을 얻는다(도 4(B) 참조). 본 실시형태에서는 산화물 반도체층의 탈수화 또는 탈수소화를 행하는 가열 온도(T)로부터, 다시 물이 들어가지 않는 충분한 온도까지 같은 노를 이용하고, 구체적으로는 가열 온도(T)보다 100℃ 이상 낮아질 때까지 질소 분위기 하에서 서랭한다. 또한, 질소 분위기로 한정되지 않고, 헬륨, 네온, 아르곤 등) 하 혹은 감압 하에서 탈수화 또는 탈수소화를 행한다.
또한, 제 1 가열 처리에 있어서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상, (즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
또한, 제 1 가열 처리의 조건, 또는 산화물 반도체층의 재료에 따라서는, 결정화하여, 미결정막 또는 다결정막이 되는 경우도 있다.
또한, 산화물 반도체층의 제 1 가열 처리는 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체막(2430)에 행할 수 있다. 그 경우에는 제 1 가열 처리 후에, 가열 장치로부터 기판을 취출하여, 포토리소그래피 공정을 행한다.
또한, 산화물 반도체막(2430)의 성막 전에, 불활성 가스 분위기(질소, 또는 헬륨, 네온, 아르곤 등) 하, 산소 분위기, 혹은 감압 하에서 가열 처리(400℃ 이상 기판의 변형점 미만)를 행하여, 층내에 포함되는 수소 및 물 등의 불순물을 제거한 게이트 절연층으로 해도 좋다.
다음에, 제 2 게이트 절연층(2402b), 및 산화물 반도체층(2431, 2432) 위에, 금속 도전막을 형성한 후, 제 3 포토리소그래피 공정에 의해 레지스트 마스크(2433a, 2433b)를 형성하고, 선택적으로 에칭을 행하여 금속 전극층(2434, 2435)을 형성한다(도 4(C) 참조). 금속 도전막의 재료로서는 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금 등이 있다.
금속 도전막으로서는, 티탄층 위에 알루미늄층과, 이 알루미늄층 위에 티탄층이 적층된 3층의 적층 구조, 또는 몰리브덴층 위에 알루미늄층과, 이 알루미늄층 위에 몰리브덴층을 적층한 3층의 적층 구조로 하는 것이 바람직하다. 물론, 금속 도전막으로서 단층, 또는 2층 구조, 또는 4층 이상의 적층 구조로 해도 좋다.
또한, 금속 전극층(2434, 2435)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 레지스트 마스크(2433a, 2433b)를 제거하고, 제 4 포토리소그래피 공정에 의해 레지스트 마스크(2436a, 2436b)를 형성하여, 선택적으로 에칭을 행하여 소스 전극층(2415a), 및 드레인 전극층(2415b)을 형성한다(도 4(D) 참조). 또한, 제 4 포토리소그래피 공정에서는 산화물 반도체층(2431)은 일부만이 에칭되어, 홈부(오목부)를 가지는 산화물 반도체층(2437)이 된다. 또한, 산화물 반도체층(2431)에 홈부(오목부)를 형성하기 위한 레지스트 마스크(2436a, 2436b)를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 레지스트 마스크(2436a, 2436b)를 제거하여, 제 5 포토리소그래피 공정에 의해 산화물 반도체층(2437)을 덮는 레지스트 마스크(2438)를 형성하여, 산화물 반도체층(2432) 위의 금속 전극층(2435)을 제거한다(도 4(E) 참조).
또한, 제 5 포토리소그래피 공정에 의해 산화물 반도체층(2432)과 중첩되는 금속 전극층(2435)을 제거하기 위해, 금속 전극층(2435)의 에칭 시에, 산화물 반도체층(2432)도 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다.
산화물 반도체층(2432)의 상면 및 측면에 접하여, 산화물 반도체층(2437)의 홈부(오목부)에 접하는 보호 절연막이 되는 산화물 절연층(2439)을 형성한다.
산화물 절연층(2439)은 적어도 1 nm 이상의 막두께로 하여, 스퍼터링법 등, 산화물 절연층(2439)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 본 실시형태에서는 산화물 절연층(2439)으로서 막두께 300 nm의 산화규소막을, 스퍼터링법을 이용하여 성막한다. 성막시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다. 산화규소막의 스퍼터링법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 행할 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들면, 규소 타겟을 이용하여, 산소, 및 질소 분위기 하에서 스퍼터링법에 의해 산화규소막을 형성할 수 있다. 저저항화한 산화물 반도체층에 접하여 형성하는 산화물 절연층(2439)은 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하고, 대표적으로는 산화규소막, 질화산화규소막, 산화알루미늄막, 또는 산화질화알루미늄 등을 이용한다.
다음에, 불활성 가스 분위기 하, 또는 산소 가스 분위기 하에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행한다(도 5(A) 참조). 예를 들면, 질소 분위기 하에서 250℃, 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리를 행하면, 산화물 반도체층(2437)의 홈부, 산화물 반도체층(2432)의 상면 및 측면이 산화물 절연층(2439)과 접한 상태에서 가열된다.
이상의 공정을 거침으로써, 성막 후의 산화물 반도체막에 대하여 탈수화 또는 탈수소화를 위한 가열 처리를 행하여 저저항화한 후, 산화물 반도체막의 일부를 선택적으로 산소 과잉의 상태로 한다. 그 결과, 게이트 전극층(2411)과 중첩되는 채널 형성 영역(2413)은 I형이 되고, 소스 전극층(2415a)과 중첩되는 제 1 고저항 드레인 영역(2414a)과, 드레인 전극층(2415b)과 중첩되는 제 2 고저항 드레인 영역(2414b)이 자기 정합적으로 형성된다. 또한, 게이트 전극층(2421)과 중첩되는 산화물 반도체층(2432)은 전체가 I형이 됨으로써, 산화물 반도체층(2422)이 된다.
그러나, 고저항화된(I형화된) 산화물 반도체층(2422)이 노출되어 있는 상태에서, 질소, 불활성 가스 분위기 하, 또는 감압하에서 가열 처리를 행하면, 고저항화된(I형화된) 산화물 반도체층(2422)이 저저항화되기 때문에, 산화물 반도체층(2422)이 노출되어 있는 상태에서 행하는 가열 처리는 산소 가스, N2O 가스 분위기 하, 또는 초건조 에어(대기압 하에서의 이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하)에서 행한다.
또한, 드레인 전극층(2415b)(및 소스 전극층(2415a))과 중첩한 산화물 반도체층에 있어서 제 2 고저항 드레인 영역(2414b)(또는 제 1 고저항 드레인 영역(2414a))을 형성함으로써, 구동 회로를 형성했을 때의 신뢰성의 향상을 도모할 수 있다. 구체적으로는 제 2 고저항 드레인 영역(2414b)을 형성함으로써, 드레인 전극층(2415b)으로부터 제 2 고저항 드레인 영역(2414b), 채널 형성 영역(2413)에 걸쳐, 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다. 따라서, 드레인 전극층(2415b)에 고전원 전위(VDD)를 공급하는 배선에 접속하여 동작시키는 경우, 게이트 전극층(2411)과 드레인 전극층(2415b)과의 사이에 고전계가 인가되어도 고저항 드레인 영역이 버퍼가 되어 국소적인 고전계가 인가되지 않고, 트랜지스터의 내압을 향상시킨 구성으로 할 수 있다.
또한, 드레인 전극층(2415b)(및 소스 전극층(2415a))과 중첩한 산화물 반도체층에 있어서 제 2 고저항 드레인 영역(2414b)(또는 제 1 고저항 드레인 영역(2414a))을 형성함으로써, 구동 회로를 형성했을 때의 채널 형성 영역(2413)에서의 리크 전류의 저감을 도모할 수 있다.
다음에, 제 6 포토리소그래피 공정에 의해, 레지스트 마스크(2440a, 2440b)를 형성하고, 산화물 절연층(2439)을 선택적으로 에칭하여, 산화물 절연층(2416, 2426)을 형성한다(도 5(B) 참조). 산화물 절연층(2426)은 산화물 반도체층(2422)의 채널 형성 영역 위에 형성되어, 채널 보호층으로서 기능한다. 또한, 본 실시형태와 같이, 게이트 절연층(2402b)으로서 산화물 절연층을 이용하는 경우, 산화물 절연층(2439)의 에칭 공정에 의해, 게이트 절연층(2402b)의 일부도 에칭되어 막두께가 얇아지는(막 감소) 경우가 있다. 게이트 절연층(2402b)으로서 산화물 절연층(2439)과 선택비가 높은 질화절연막을 이용하는 경우는, 게이트 절연층(2402b)이 일부 에칭되는 것을 막을 수 있다.
다음에, 산화물 반도체층(2422) 및 산화물 절연층(2426) 위에, 투광성을 가지는 도전막을 형성한 후, 제 7 포토리소그래피 공정에 의해 소스 전극층(2425a), 및 드레인 전극층(2425b)을 형성한다(도 5(C) 참조). 투광성을 가지는 도전막의 성막 방법은 스퍼터링법이나 진공 증착법(전자빔 증착법 등)이나, 아크 방전 이온 플레이팅법이나, 스프레이법을 이용한다. 도전막의 재료로서는 가시광에 대하여 투광성을 가지는 도전 재료, 예를 들면 In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 금속 산화물을 적용할 수 있고, 막두께는 50 nm 이상 300 nm 이하의 범위내에서 적절히 선택한다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 성막을 행하고, 투광성을 가지는 도전막에 결정화를 저해하는 SiOx(X＞0)를 포함시켜 후의 공정에서 행하는 탈수화 또는 탈수소화를 위한 가열 처리 시에 결정화되는 것을 억제할 수 있다.
또한, 소스 전극층(2425a), 드레인 전극층(2425b)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 산화물 절연층(2416, 2426), 소스 전극층(2425a), 드레인 전극층(2425b) 위에 보호 절연층(2403)을 형성한다. 본 실시형태에서는 RF 스퍼터링법을 이용하여 질화규소막을 형성한다. RF 스퍼터링법은 양산성이 좋기 때문에, 보호 절연층(2403)의 성막 방법으로서 바람직하다. 보호 절연층(2403)은 수분이나, 수소 이온이나, 산소 이온이나, OH- 등의 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하고, 질화규소막, 질화알루미늄막, 질화산화규소막, 산화질화알루미늄 등을 이용한다. 물론, 보호 절연층(2403)은 투광성을 가지는 절연막이다.
또한, 보호 절연층(2403)은 보호 절연층(2403)의 하방에 형성하는 제 1 게이트 절연층(2402a) 또는 하지가 되는 절연막과 접하는 구성으로 하는 것이 바람직하고, 기판의 측면 근방으로부터의 수분이나, 수소 이온이나, OH- 등의 불순물이 침입하는 것을 차단한다. 특히, 보호 절연층(2403)과 접하는 제 1 게이트 절연층(2402a) 또는 하지가 되는 절연막을 질화규소막으로 하면 유효하다. 즉, 산화물 반도체층의 하면, 상면, 및 측면을 둘러싸도록 질화규소막을 형성하면, 표시 장치의 신뢰성이 향상된다.
다음에, 보호 절연층(2403) 위에 평탄화 절연층(2404)을 형성한다. 평탄화 절연층(2404)으로서는 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연층(2404)을 형성해도 좋다.
또한 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들면 알킬기나 아릴기)나 플루오로기를 이용해도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다.
평탄화 절연층(2404)의 형성법은 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다.
다음에, 제 8 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 평탄화 절연층(2404), 및 보호 절연층(2403)의 에칭에 의해 드레인 전극층(2425b)에 이르는 컨택트홀(2441)을 형성한다(도 5(D) 참조). 또한, 여기서의 에칭에 의해 게이트 전극층(2411, 2421)에 이르는 컨택트홀도 형성한다. 또한, 드레인 전극층(2425b)에 이르는 컨택트홀을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
다음에, 레지스트 마스크를 제거한 후, 투광성을 가지는 도전막을 성막한다. 투광성을 가지는 도전막의 재료로서는, 산화인듐(In2O3)이나 산화인듐 산화주석 합금(In2O3-SnO2, ITO라고 약기함) 등을 스퍼터링법이나 진공 증착법 등을 이용하여 형성한다. 투광성을 가지는 도전막의 다른 재료로서, 질소를 포함시킨 Al-Zn-O계 비단결정막, 즉 Al-Zn-O계 비단결정막이나, 질소를 포함시킨 Zn-O-N계 비단결정막이나, 질소를 포함시킨 Sn-Zn-O계 비단결정막을 이용해도 좋다. 또한, Al-Zn-O-N계 비단결정막의 아연의 조성비(원자%)는 47 원자% 이하로 하고, 비단결정막 중의 알루미늄의 조성비(원자%)보다 크고, 비단결정막 중의 알루미늄의 조성비(원자%)는 비단결정막 중의 질소의 조성비(원자%)보다 크다. 이러한 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위해 산화인듐 산화아연 합금(In2O3-ZnO)을 이용해도 좋다.
또한, 투광성을 가지는 도전막의 조성비의 단위는 원자%로 하고, 전자선 마이크로 애널라이저(EPMA：Electron Probe X-ray MicroAnalyzer)를 이용한 분석에 의해 평가하는 것으로 한다.
다음에, 제 9 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 화소 전극층(2427) 및 도전층(2417)을 형성한다(도 5(E) 참조).
이상의 공정에 의해, 9장의 마스크를 이용하여, 동일 기판 위에 박막 트랜지스터(2410) 및 박막 트랜지스터(2420)를 각각 구동 회로 또는 화소부에 나누어 만들어 제작할 수 있다. 구동 회로용의 박막 트랜지스터(2410)는 제 1 고저항 드레인 영역(2414a), 제 2 고저항 드레인 영역(2414b), 및 채널 형성 영역(2413)을 포함하는 산화물 반도체층(2412)을 포함하는 채널 에치형 박막 트랜지스터이며, 화소용의 박막 트랜지스터(2420)는 전체가 I형화한 산화물 반도체층(2422)을 포함하는 채널 보호형 박막 트랜지스터이다.
또한, 제 1 게이트 절연층(2402a), 제 2 게이트 절연층(2402b)을 유전체로 하여 용량 배선층과 용량 전극층으로 형성되는 보유 용량도 동일 기판 위에 형성할 수 있다. 박막 트랜지스터(2420)와 보유 용량을 개개의 화소에 대응하여 매트릭스 형상으로 배치하여 화소부를 구성하고, 화소부의 주변에 박막 트랜지스터(2410)를 가지는 구동 회로를 배치함으로써 액티브 매트릭스형의 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
또한, 화소 전극층(2427)은 평탄화 절연층(2404), 및 보호 절연층(2403)에 형성된 컨택트홀을 통하여 용량 전극층과 전기적으로 접속한다. 또한, 용량 전극층은 소스 전극층(2425a), 드레인 전극층(2425b)과 같은 투광성을 가지는 재료, 같은 공정으로 형성할 수 있다.
도전층(2417)을 산화물 반도체층(2412)의 채널 형성 영역(2413)과 중첩되는 위치에 형성함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라고 함)에 있어서, BT 시험 전후에서의 박막 트랜지스터(2410)의 스레시홀드 전압의 변화량을 저감할 수 있다. 또한, 도전층(2417)은 전위가 게이트 전극층(2411)과 같아도 좋고, 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(2417)의 전위가 GND, 0 V, 혹은 플로팅 상태여도 좋다.
또한, 본 실시형태에서는 구동 회로에 이용하는 박막 트랜지스터(2410)가, 채널 형성 영역(2413)과 중첩되는 위치에 도전층(2417)을 가지고 있지만, 구동 회로에 이용하는 박막 트랜지스터가 반드시 도전층(2417)을 가지고 있을 필요는 없다. 도전층(2417)을 가지는 박막 트랜지스터(2410)와, 도전층(2417)을 갖지 않는 박막 트랜지스터는, 상기의 프로세스를 이용함으로써 동일 기판 위에 형성하는 것이 가능하다.
또한, 구동 회로에 이용하는 박막 트랜지스터는 반드시 산화물 반도체를 이용할 필요는 없다. 단, 구동 회로에 이용하는 박막 트랜지스터(2410)를 화소의 박막 트랜지스터(2420)와 동일 기판 위에 형성하는 경우는 본 실시형태에 나타내는 바와 같이 박막 트랜지스터(2410)도 박막 트랜지스터(2420)와 함께 산화물 반도체를 이용하여 형성하는 것이, 공정수를 억제할 수 있어 바람직하다. 이 경우, 구동 회로에 이용하는 박막 트랜지스터(2410)는 화소의 박막 트랜지스터(2420)와 함께 단극성의 트랜지스터가 된다.
또한, 화소 전극층(2427)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
(실시형태 3)
본 실시형태에서는 1개의 신호를 복수의 신호로 분할하는 것이 가능한 반도체 장치의 일례에 대하여 설명한다. 또한, 여기에서는 일례로서 1개의 신호를 3개의 신호로 분할하는 경우에 대하여 설명하지만, 이것에 한정되지 않고, 1개의 신호는 2개 이상의 신호로 분할되어 있으면 좋다.
먼저, 본 실시형태의 반도체 장치의 구성에 대하여, 도 6(A)을 참조하여 설명한다.
회로(100)는 회로(110), 회로(120), 회로(130)를 가진다. 회로(110)는 주사선 스위칭 소자에 상당하는 트랜지스터(111), 회로(112) 및 용량 소자(114)를 가진다. 회로(120)는 주사선 스위칭 소자에 상당하는 트랜지스터(121), 회로(122) 및 용량 소자(124)를 가진다. 회로(130)는 주사선 스위칭 소자에 상당하는 트랜지스터(131), 회로(132) 및 용량 소자(134)를 가진다. 또한, 배선(140), 배선(141), 배선(142) 및 배선(143)은 신호(IN), 신호(CK1), 신호(CK2) 및 신호(CK3)를 각각 전반(傳搬)하고 있고, 배선(151), 배선(152) 및 배선(153)은 신호(OUT1), 신호(OUT2) 및 신호(OUT3)를 각각 전반하고 있다.
다음에, 접속 관계에 대하여 설명한다.
회로(100)는 배선(140), 배선(141), 배선(142) 및 배선(143)과 접속 관계에 있다. 회로(110)는 배선(140), 배선(141), 및 배선(151)과 접속 관계에 있다. 회로(120)는 배선(140), 배선(142), 및 배선(152)과 접속 관계에 있다. 회로(130)는 배선(140), 배선(143), 및 배선(153)과 접속 관계에 있다. 즉, 배선(140)은 회로(110), 회로(120) 및 회로(130)의 각각과 접속 관계에 있다.
다음에, 도 6(A)의 반도체 장치의 동작에 대하여, 도 6(B)의 타이밍 차트를 참조하여 설명한다.
도 6(B)의 타이밍 차트는 기간(T1), 기간(T2) 및 기간(T3)을 가진다. 신호(IN)는 회로(100)에 대한 입력 신호이다. 신호(CK1), 신호(CK2) 및 신호(CK3)는 회로(110), 회로(120) 및 회로(130)에 대한 입력 신호이다. 신호(OUT1), 신호(OUT2) 및 신호(OUT3)는 회로(110), 회로(120) 및 회로(130)로부터의 출력 신호이다.
먼저, 기간(T1)에서의 도 6(A)의 반도체 장치의 동작에 대하여 설명한다. 기간(T1)에서는 신호(IN)가 H 레벨, 신호(CK1)가 H 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 L 레벨이 된다. 그러면, 회로(110)에 포함되는 트랜지스터(111)가 온 상태가 되고, 신호(OUT1)가 H 레벨, 신호(OUT2)가 L 레벨, 신호(OUT3)가 L 레벨이 된다.
다음에, 기간(T2)에서는 신호(IN)가 H 레벨, 신호(CK1)가 L 레벨, 신호(CK2)가 H 레벨, 신호(CK3)가 L 레벨이 된다. 그러면, 회로(120)에 포함되는 트랜지스터(121)가 온 상태가 되고, 신호(OUT1)가 L 레벨, 신호(OUT2)가 H 레벨, 신호(OUT3)가 L 레벨이 된다.
다음에, 기간(T3)에서는 신호(IN)가 H 레벨, 신호(CK1)가 L 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 H 레벨이 된다. 그러면, 회로(130)에 포함되는 트랜지스터(131)가 온 상태가 되고, 신호(OUT1)가 L 레벨, 신호(OUT2)가 L 레벨, 신호(OUT3)가 H 레벨이 된다.
그리고, 회로(110), 회로(120), 회로(130)로부터 출력된 신호(OUT1), 신호(OUT2), 신호(OUT3)는 주사선 선택 신호로서, 주사선 구동 회로로부터 대응하는 주사선에 각각 입력된다.
이상과 같이, 신호(IN)를 복수의 신호로 분할할 수 있다. 이때, 회로(110), 회로(120) 및 회로(130)에 포함되는 용량 소자(114), 용량 소자(124) 및 용량 소자(134)의 용량 결합에 의해, 신호(OUT1), 신호(OUT2) 및 신호(OUT3)의 진폭은 신호(CK1), 신호(CK2) 및 신호(CK3)의 진폭과 같아진다.
또한, 트랜지스터(111), 트랜지스터(121) 및 트랜지스터(131)의 게이트 전극의 전위는 부트스트랩 동작에 의해, 신호(OUT1), 신호(OUT2) 및 신호(OUT3)의 전위에 따라 상승한다. 즉, 트랜지스터의 Vgs를 크게 하는 것 또는 큰 채로 할 수 있으므로, 신호(OUT)의 변형을 저감할 수 있다. 또는 신호(OUT)의 상승 시간 또는 하강 시간을 짧게 할 수 있다.
또한, 신호(IN)보다 큰 진폭의 신호 또는 전원 전압을 별도 이용할 필요가 없어지므로, 소비 전력을 저감할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 3의 구체예에 대하여 설명한다.
먼저, 본 실시형태의 반도체 장치의 구성에 대하여 도 7(A)을 참조하여 설명한다.
회로(100)는 회로(110), 회로(120) 및 회로(130)를 가진다. 회로(110)는 트랜지스터(111), 트랜지스터(113), 트랜지스터(115) 및 용량 소자(114)를 가진다. 회로(120)는 트랜지스터(121), 트랜지스터(123), 트랜지스터(125) 및 용량 소자(124)를 가진다. 회로(130)는 트랜지스터(131), 트랜지스터(133), 트랜지스터(135) 및 용량 소자(134)를 가진다. 또한, 배선(140), 배선(141), 배선(142), 배선(143) 및 배선(240)은 신호(IN1), 신호(CK1), 신호(CK2), 신호(CK3) 및 신호(IN2)를 각각 전반하고 있고, 배선(151), 배선(152) 및 배선(153)은 신호(OUT1), 신호(OUT2) 및 신호(OUT3)를 각각 전반하고 있다.
다음에, 접속 관계에 대하여 설명한다.
회로(100)는 배선(140), 배선(141), 배선(142), 배선(143) 및 배선(240)과 접속 관계에 있다. 회로(110)는 배선(140), 배선(141), 배선(240), 및 배선(151)과 접속 관계에 있다. 회로(120)는 배선(140), 배선(142), 배선(240), 및 배선(152)과 접속 관계에 있다. 회로(130)는 배선(140), 배선(143), 배선(240), 및 배선(153)과 접속 관계에 있다. 즉, 배선(140) 및 배선(240)은 회로(110), 회로(120) 및 회로(130)의 각각과 접속 관계에 있다.
회로(110)에 포함되는 트랜지스터(111)의 게이트 전극은 트랜지스터(115)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(114)의 한쪽의 전극과 접속되고, 트랜지스터(111)의 소스 또는 드레인의 한쪽의 전극은 배선(141)과 접속되고, 트랜지스터(111)의 소스 또는 드레인의 다른 한쪽의 전극은 배선(151) 및 용량 소자(114)의 다른 한쪽의 전극과 접속된다. 트랜지스터(115)의 게이트 전극은 배선(140) 및 트랜지스터(115)의 소스 또는 드레인의 다른 한쪽의 전극과 접속되고, 트랜지스터(115)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(111)의 게이트 전극 및 용량 소자(114)의 한쪽의 전극과 접속된다. 트랜지스터(113)의 게이트 전극은 배선(240)과 접속되고, 트랜지스터(113)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(111)의 게이트 전극 및 트랜지스터(115)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(114)의 한쪽의 전극과 접속되고, 트랜지스터(113)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극과 접속된다.
회로(120)에 포함되는 트랜지스터(121)의 게이트 전극은 트랜지스터(125)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(124)의 한쪽의 전극과 접속되고, 트랜지스터(121)의 소스 또는 드레인의 한쪽의 전극은 배선(142)과 접속되고, 트랜지스터(121)의 소스 또는 드레인의 다른 한쪽의 전극은 배선(152) 및 용량 소자(124)의 다른 한쪽의 전극과 접속된다. 트랜지스터(125)의 게이트 전극은 배선(140) 및 트랜지스터(125)의 소스 또는 드레인의 다른 한쪽의 전극과 접속되고, 트랜지스터(125)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(121)의 게이트 전극 및 용량 소자(124)의 한쪽의 전극과 접속된다. 트랜지스터(123)의 게이트 전극은 배선(240)과 접속되고, 트랜지스터(123)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(121)의 게이트 전극 및 트랜지스터(125)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(124)의 한쪽의 전극과 접속되고, 트랜지스터(123)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극과 접속된다.
회로(130)에 포함되는 트랜지스터(131)의 게이트 전극은 트랜지스터(135)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(134)의 한쪽의 전극과 접속되고, 트랜지스터(131)의 소스 또는 드레인의 한쪽의 전극은 배선(143)과 접속되고, 트랜지스터(131)의 소스 또는 드레인의 다른 한쪽의 전극은 배선(153) 및 용량 소자(134)의 다른 한쪽의 전극과 접속된다. 트랜지스터(135)의 게이트 전극은 배선(140) 및 트랜지스터(135)의 소스 또는 드레인의 다른 한쪽의 전극과 접속되고, 트랜지스터(135)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(131)의 게이트 전극 및 용량 소자(134)의 한쪽의 전극과 접속된다. 트랜지스터(133)의 게이트 전극은 배선(240)과 접속되고, 트랜지스터(133)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(131)의 게이트 전극 및 트랜지스터(135)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(134)의 한쪽의 전극과 접속되고, 트랜지스터(133)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극과 접속된다.
다음에, 도 7(A)의 반도체 장치의 동작에 대하여, 도 7(B)의 타이밍 차트를 참조하여 설명한다.
도 7(B)의 타이밍 차트는 기간(T1), 기간(T2), 기간(T3), 기간(T4), 기간(T5) 및 기간(T6)을 가진다. 신호(IN1)는 1번째단의 회로(100)에 대한 입력 신호이다. 신호(IN2)는 2번째단의 회로(100)에 대한 입력 신호이다. 신호(CK1), 신호(CK2) 및 신호(CK3)는 1번째단의 회로(100)가 가지는 회로(110), 회로(120) 및 회로(130)에 대한 입력 신호이며, 또한, 2번째단의 회로(100)가 가지는 회로(110), 회로(120) 및 회로(130)에 대한 입력 신호이다. 신호(OUT1), 신호(OUT2) 및 신호(OUT3)는 1번째단의 회로(100)가 가지는 회로(110), 회로(120) 및 회로(130)로부터의 출력 신호이다. 신호(OUT1), 신호(OUT2), 신호(OUT3)는 주사선 선택 신호로서, 주사선 구동 회로로부터 대응하는 주사선에 각각 입력된다.
먼저, 기간(T1)에서의 도 7(A)의 반도체 장치의 동작에 대하여 설명한다. 기간(T1)에서는 신호(IN1)가 H 레벨, 신호(IN2)가 L 레벨, 신호(CK1)가 H 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 L 레벨이 된다. 그러면, 회로(110)에 포함되는 트랜지스터(111)가 온 상태가 되고, 신호(OUT1)가 H 레벨, 신호(OUT2)가 L 레벨, 신호(OUT3)가 L 레벨이 된다.
다음에, 기간(T2)에서는 신호(IN1)가 H 레벨, 신호(IN2)가 L 레벨, 신호(CK1)가 L 레벨, 신호(CK2)가 H 레벨, 신호(CK3)가 L 레벨이 된다. 그러면, 회로(120)에 포함되는 트랜지스터(121)가 온 상태가 되고, 신호(OUT1)가 L 레벨, 신호(OUT2)가 H 레벨, 신호(OUT3)가 L 레벨이 된다. 이때, 회로(110)에 포함되는 트랜지스터(111)는 온 상태를 유지하고 있다.
다음에, 기간(T3)에서는 신호(IN1)가 H 레벨, 신호(IN2)가 L 레벨, 신호(CK1)가 L 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 H 레벨이 된다. 그러면, 회로(130)에 포함되는 트랜지스터(131)가 온 상태가 되고, 신호(OUT1)가 L 레벨, 신호(OUT2)가 L 레벨, 신호(OUT3)가 H 레벨이 된다. 이때, 회로(110)에 포함되는 트랜지스터(111) 및 회로(120)에 포함되는 트랜지스터(121)는 온 상태를 유지하고 있다.
즉, 기간(T3)에서는 트랜지스터(111), 트랜지스터(121) 및 트랜지스터(131)는 모두 온 상태로 되어 있다. 이대로는 기간(T4) 이후에 신호(CK1), 신호(CK2) 및 신호(CK3)가 H 레벨이 되면, 신호(OUT1), 신호(OUT2) 및 신호(OUT3)가 H 레벨이 되어, 주사선 선택 불량이 되는 일이 있다.
다음에, 기간(T4)에서는 신호(IN1)가 L 레벨, 신호(IN2)가 H 레벨, 신호(CK1)가 H 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 L 레벨이 된다. 신호(IN2)가 H 레벨이 되면, 회로(110)에 포함되는 트랜지스터(113), 회로(120)에 포함되는 트랜지스터(123) 및 회로(130)에 포함되는 트랜지스터(133)가 온 상태가 된다. 이러한 트랜지스터의 소스 또는 드레인의 다른 한쪽의 전극은 GND 전극에 접속되어 있기 때문에, 소스 또는 드레인의 한쪽의 전극의 전위도 L 레벨이 된다. 따라서, 이러한 트랜지스터의 소스 또는 드레인의 한쪽의 전극에 접속되어 있는 트랜지스터(111), 트랜지스터(121) 및 트랜지스터(131)의 게이트 전극도 L 레벨이 되고, 이들 트랜지스터는 오프 상태가 된다. 이것에 의해, 기간(T4)에서는 신호(CK1)가 H 레벨이 되어도 신호(OUT1)는 L 레벨을 유지할 수 있다.
기간(T5) 및 기간(T6)에 대해서도 기간(T4)과 마찬가지로, 신호(IN2)가 H 레벨인 경우, 트랜지스터(111), 트랜지스터(121) 및 트랜지스터(131)가 오프 상태로 되어 있으므로, 신호(CK2) 및 신호(CK3)가 H 레벨이 되어도 신호(OUT2) 및 신호(OUT3)는 L 레벨을 유지할 수 있다. 또한, 이때, 1번째단의 회로(100)에 신호(IN1)가 입력되어 있었을 때와 마찬가지로, 2번째단의 회로(100)로부터 출력되는 신호(OUT4), 신호(OUT5) 및 신호(OUT6)는 순차 H 레벨이 된다.
트랜지스터(111), 트랜지스터(121) 및 트랜지스터(131)를 오프 상태로 하는 구성이 아닌 경우, 신호(OUT1), 신호(OUT2) 및 신호(OUT3)는 신호(CK1), 신호(CK2) 및 신호(CK3)가 H 레벨이 됨과 동시에 H 레벨이 되어, 주사선 선택 불량이 되는 일이 있다.
(실시형태 5)
본 실시형태에서는 실시형태 3의 다른 구체예에 대하여 설명한다.
먼저, 본 실시형태의 반도체 장치의 구성에 대하여 도 8을 참조하여 설명한다.
회로(100)는 회로(110), 회로(120) 및 회로(130)를 가진다. 회로(110)는 트랜지스터(111), 트랜지스터(113), 트랜지스터(115), 트랜지스터(116) 및 용량 소자(114)를 가진다. 회로(120)는 트랜지스터(121), 트랜지스터(123), 트랜지스터(125), 트랜지스터(126) 및 용량 소자(124)를 가진다. 회로(130)는 트랜지스터(131), 트랜지스터(133), 트랜지스터(135), 트랜지스터(136) 및 용량 소자(134)를 가진다. 또한, 배선(140), 배선(141), 배선(142), 배선(143) 및 배선(240)은 신호(IN1), 신호(CK1), 신호(CK2), 신호(CK3) 및 신호(IN2)를 각각 전반하고 있고, 배선(151), 배선(152) 및 배선(153)은 신호(OUT1), 신호(OUT2) 및 신호(OUT3)를 각각 전반하고 있다.
다음에, 접속 관계에 대하여 설명한다.
회로(100)는 배선(140), 배선(141), 배선(142), 배선(143) 및 배선(240)과 접속 관계에 있다. 회로(110)는 배선(140), 배선(141), 배선(240), 및 배선(151)과 접속 관계에 있다. 회로(120)는 배선(140), 배선(142), 배선(240), 및 배선(152)과 접속 관계에 있다. 회로(130)는 배선(140), 배선(143), 배선(240), 및 배선(153)과 접속 관계에 있다. 즉, 배선(140) 및 배선(240)은 회로(110), 회로(120) 및 회로(130)의 각각과 접속 관계에 있다.
회로(110)에 포함되는 트랜지스터(111)의 게이트 전극은 트랜지스터(115)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(114)의 한쪽의 전극과 접속되고, 트랜지스터(111)의 소스 또는 드레인의 한쪽의 전극은 배선(141)과 접속되고, 트랜지스터(111)의 소스 또는 드레인의 다른 한쪽의 전극은 배선(151) 및 트랜지스터(116)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(114)의 다른 한쪽의 전극과 접속된다. 트랜지스터(115)의 게이트 전극은 배선(140) 및 트랜지스터(115)의 소스 또는 드레인의 다른 한쪽의 전극과 접속되고, 트랜지스터(115)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(111)의 게이트 전극 및 용량 소자(114)의 한쪽의 전극과 접속된다. 트랜지스터(113)의 게이트 전극은 배선(240)과 접속되고, 트랜지스터(113)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(111)의 게이트 전극 및 트랜지스터(115)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(114)의 한쪽의 전극과 접속되고, 트랜지스터(113)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극과 접속된다. 트랜지스터(116)의 게이트 전극은 배선(143)과 접속되고, 트랜지스터(116)의 소스 또는 드레인의 한쪽의 전극은 배선(151) 및 트랜지스터(111)의 소스 또는 드레인의 다른 한쪽의 전극 및 용량 소자(114)의 다른 한쪽의 전극과 접속되고, 트랜지스터(116)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극에 접속된다.
회로(120)에 포함되는 트랜지스터(121)의 게이트 전극은 트랜지스터(125)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(124)의 한쪽의 전극과 접속되고, 트랜지스터(121)의 소스 또는 드레인의 한쪽의 전극은 배선(142)과 접속되고, 트랜지스터(121)의 소스 또는 드레인의 다른 한쪽의 전극은 배선(152) 및 트랜지스터(126)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(124)의 다른 한쪽의 전극과 접속된다. 트랜지스터(125)의 게이트 전극은 배선(140) 및 트랜지스터(125)의 소스 또는 드레인의 다른 한쪽의 전극과 접속되고, 트랜지스터(125)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(121)의 게이트 전극 및 용량 소자(124)의 한쪽의 전극과 접속된다. 트랜지스터(123)의 게이트 전극은 배선(240)과 접속되고, 트랜지스터(123)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(121)의 게이트 전극 및 트랜지스터(125)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(124)의 한쪽의 전극과 접속되고, 트랜지스터(123)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극과 접속된다. 트랜지스터(126)의 게이트 전극은 배선(141)과 접속되고, 트랜지스터(126)의 소스 또는 드레인의 한쪽의 전극은 배선(152) 및 트랜지스터(121)의 소스 또는 드레인의 다른 한쪽의 전극 및 용량 소자(124)의 한쪽의 전극과 접속되고, 트랜지스터(126)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극에 접속된다.
회로(130)에 포함되는 트랜지스터(131)의 게이트 전극은 트랜지스터(135)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(134)의 한쪽의 전극과 접속되고, 트랜지스터(131)의 소스 또는 드레인의 한쪽의 전극은 배선(143)과 접속되고, 트랜지스터(131)의 소스 또는 드레인의 다른 한쪽의 전극은 배선(153) 및 트랜지스터(136)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(134)의 다른 한쪽의 전극과 접속된다. 트랜지스터(135)의 게이트 전극은 배선(140) 및 트랜지스터(135)의 소스 또는 드레인의 다른 한쪽의 전극과 접속되고, 트랜지스터(135)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(131)의 게이트 전극 및 용량 소자(134)의 한쪽의 전극과 접속된다. 트랜지스터(133)의 게이트 전극은 배선(240)과 접속되고, 트랜지스터(133)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(131)의 게이트 전극 및 트랜지스터(135)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(134)의 한쪽의 전극과 접속되고, 트랜지스터(133)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극과 접속된다. 트랜지스터(136)의 게이트 전극은 배선(142)과 접속되고, 트랜지스터(136)의 소스 또는 드레인의 한쪽의 전극은 배선(153) 및 트랜지스터(131)의 소스 또는 드레인의 다른 한쪽의 전극 및 용량 소자(134)의 한쪽의 전극과 접속되고, 트랜지스터(136)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극에 접속된다.
다음에, 도 8의 반도체 장치의 동작에 대하여, 도 7(B)의 타이밍 차트를 참조하여 설명한다.
도 7(B)의 타이밍 차트는 기간(T1), 기간(T2), 기간(T3), 기간(T4), 기간(T5) 및 기간(T6)을 가진다. 신호(IN1)는 1번째단의 회로(100)에 대한 입력 신호이다. 신호(IN2)는 2번째단의 회로(100)에 대한 입력 신호이다. 신호(CK1), 신호(CK2) 및 신호(CK3)는 1번째단의 회로(100)가 가지는 회로(110), 회로(120) 및 회로(130)에 대한 입력 신호이며, 또한 2번째단의 회로(100)가 가지는 회로(110), 회로(120) 및 회로(130)에 대한 입력 신호이다. 신호(OUT1), 신호(OUT2) 및 신호(OUT3)는 1번째단의 회로(100)가 가지는 회로(110), 회로(120) 및 회로(130)로부터의 출력 신호이다. 신호(OUT1), 신호(OUT2), 신호(OUT3)는 주사선 선택 신호로서, 주사선 구동 회로로부터 대응하는 주사선에 각각 입력된다.
먼저, 기간(T1)에서의 도 8의 반도체 장치의 동작에 대하여 설명한다. 기간(T1)에서는 신호(IN1)가 H 레벨, 신호(IN2)가 L 레벨, 신호(CK1)가 H 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 L 레벨이 된다. 그러면, 회로(110)에 포함되는 트랜지스터(111)가 온 상태가 되고, 신호(OUT1)가 H 레벨, 신호(OUT2)가 L 레벨, 신호(OUT3)가 L 레벨이 된다. 이때, 회로(120)에 포함되는 트랜지스터(126)는 온 상태가 되고, 신호(OUT2)는 L 레벨이 된다.
다음에, 기간(T2)에서는 신호(IN1)가 H 레벨, 신호(IN2)가 L 레벨, 신호(CK1)가 L 레벨, 신호(CK2)가 H 레벨, 신호(CK3)가 L 레벨이 된다. 그러면, 회로(120)에 포함되는 트랜지스터(121)가 온 상태가 되고, 신호(OUT1)가 L 레벨, 신호(OUT2)가 H 레벨, 신호(OUT3)가 L 레벨이 된다. 이때, 회로(110)에 포함되는 트랜지스터(111)는 온 상태를 유지하고 있다. 또한, 회로(130)에 포함되는 트랜지스터(136)는 온 상태가 되고, 신호(OUT3)는 L 레벨이 된다.
다음에, 기간(T3)에서는 신호(IN1)가 H 레벨, 신호(IN2)가 L 레벨, 신호(CK1)가 L 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 H 레벨이 된다. 그러면, 회로(130)에 포함되는 트랜지스터(131)가 온 상태가 되고, 신호(OUT1)가 L 레벨, 신호(OUT2)가 L 레벨, 신호(OUT3)가 H 레벨이 된다. 이때, 회로(110)에 포함되는 트랜지스터(111) 및 회로(120)에 포함되는 트랜지스터(121)는 온 상태를 유지하고 있다. 또한, 회로(110)에 포함되는 트랜지스터(116)는 온 상태가 되고, 신호(OUT1)는 L 레벨이 된다.
다음에, 기간(T4)에서는 신호(IN1)가 L 레벨, 신호(IN2)가 H 레벨, 신호(CK1)가 H 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 L 레벨이 된다. 신호(IN2)가 H 레벨이 되면, 회로(110)에 포함되는 트랜지스터(113), 회로(120)에 포함되는 트랜지스터(123) 및 회로(130)에 포함되는 트랜지스터(133)가 온 상태가 된다. 이러한 트랜지스터의 소스 또는 드레인의 다른 한쪽의 전극은 GND 전극에 접속되어 있기 때문에, 소스 또는 드레인의 한쪽의 전극의 전위도 L 레벨이 된다. 따라서, 이러한 트랜지스터의 소스 또는 드레인의 한쪽의 전극에 접속되어 있는 트랜지스터(111), 트랜지스터(121) 및 트랜지스터(131)의 게이트 전극도 L 레벨이 되고, 이러한 트랜지스터는 오프 상태가 된다. 이것에 의해, 기간(T4)에서는 신호(CK1)가 H 레벨이 되어도 신호(OUT1)는 L 레벨을 유지할 수 있다. 또한, 기간(T1)과 마찬가지로, 신호(CK1)가 H 레벨로 되어 있기 때문에, 회로(120)에 포함되는 트랜지스터(126)는 온 상태가 되고, 신호(OUT2)는 L 레벨이 된다.
기간(T5) 및 기간(T6)에 대해서도 기간(T4)과 마찬가지로, 신호(IN2)가 H 레벨인 경우, 트랜지스터(111), 트랜지스터(121) 및 트랜지스터(131)가 오프 상태로 되어 있으므로, 신호(CK2) 및 신호(CK3)가 H 레벨이 되어도 신호(OUT2) 및 신호(OUT3)는 L 레벨을 유지할 수 있다. 또한, 기간(T5)에서는 회로(130)에 포함되는 트랜지스터(136)가 온 상태가 되고, 기간(T6)에서는 회로(110)에 포함되는 트랜지스터(116)가 온 상태가 되기 때문에, 신호(OUT3) 및 신호(OUT1)는 L 레벨이 된다.
이와 같이, 신호(OUT1), 신호(OUT2) 및 신호(OUT3)는 회로(110)에 포함되는 트랜지스터(116), 회로(120)에 포함되는 트랜지스터(126) 및 회로(130)에 포함되는 트랜지스터(136)가 온이 되는 것에 의해 L 레벨이 되고, 주사선 선택 불량을 억제할 수 있다.
(실시형태 6)
본 실시형태에서는 1개의 신호를 복수의 신호로 분할하는 것이 가능한 반도체 장치의 다른 일례에 대하여 설명한다. 본 실시형태는 실시형태 3의 신호(IN)와 신호(CK)의 트랜지스터에 대한 접속을 교체한 것이다.
먼저, 본 실시형태의 반도체 장치의 구성에 대하여, 도 9를 참조하여 설명한다.
회로(100)는 회로(110), 회로(120), 회로(130)를 가진다. 회로(110)는 트랜지스터(111), 회로(112) 및 용량 소자(114)를 가진다. 회로(120)는 트랜지스터(121), 회로(122) 및 용량 소자(124)를 가진다. 회로(130)는 트랜지스터(131), 회로(132) 및 용량 소자(134)를 가진다. 또한, 배선(140), 배선(141), 배선(142) 및 배선(143)은 신호(IN), 신호(CK1), 신호(CK2) 및 신호(CK3)를 각각 전반하고 있고, 배선(151), 배선(152) 및 배선(153)은 신호(OUT1), 신호(OUT2) 및 신호(OUT3)를 각각 전반하고 있다.
다음에, 접속 관계에 대하여 설명한다.
회로(100)는 배선(140), 배선(141), 배선(142) 및 배선(143)과 접속 관계에 있다. 회로(110)는 배선(140), 배선(141), 및 배선(151)과 접속 관계에 있다. 회로(120)는 배선(140), 배선(142), 및 배선(152)과 접속 관계에 있다. 회로(130)는 배선(140), 배선(143), 및 배선(153)과 접속 관계에 있다. 즉, 배선(140)은 회로(110), 회로(120) 및 회로(130)의 각각과 접속 관계에 있다.
다음에, 도 9의 반도체 장치의 동작에 대하여, 도 6(B)의 타이밍 차트를 참조하여 설명한다.
도 6(B)의 타이밍 차트는 기간(T1), 기간(T2) 및 기간(T3)을 가진다. 신호(IN)는 회로(100)에 대한 입력 신호이다. 신호(CK1), 신호(CK2) 및 신호(CK3)는 회로(110), 회로(120) 및 회로(130)에 대한 입력 신호이다. 신호(OUT1), 신호(OUT2) 및 신호(OUT3)는 회로(110), 회로(120) 및 회로(130)로부터의 출력 신호이다.
먼저, 기간(T1)에 있어서의 도 9의 반도체 장치의 동작에 대하여 설명한다. 기간(T1)에서는 신호(IN)가 H 레벨, 신호(CK1)가 H 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 L 레벨이 된다. 그러면, 회로(110)에 포함되는 트랜지스터(111)가 온 상태가 되고, 신호(OUT1)가 H 레벨, 신호(OUT2)가 L 레벨, 신호(OUT3)가 L 레벨이 된다.
다음에, 기간(T2)에서는 신호(IN)가 H 레벨, 신호(CK1)가 L 레벨, 신호(CK2)가 H 레벨, 신호(CK3)가 L 레벨이 된다. 그러면, 회로(120)에 포함되는 트랜지스터(121)가 온 상태가 되고, 신호(OUT1)가 L 레벨, 신호(OUT2)가 H 레벨, 신호(OUT3)가 L 레벨이 된다.
다음에, 기간(T3)에서는 신호(IN)가 H 레벨, 신호(CK1)가 L 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 H 레벨이 된다. 그러면, 회로(130)에 포함되는 트랜지스터(131)가 온 상태가 되고, 신호(OUT1)가 L 레벨, 신호(OUT2)가 L 레벨, 신호(OUT3)가 H 레벨이 된다.
그리고, 회로(110), 회로(120), 회로(130)로부터 출력된 신호(OUT1), 신호(OUT2), 신호(OUT3)는 주사선 선택 신호로서, 주사선 구동 회로로부터 대응하는 주사선에 각각 입력된다.
이상과 같이, 신호(IN)를 복수의 신호로 분할할 수 있다. 이때, 회로(110), 회로(120) 및 회로(130)에 포함되는 용량 소자(114), 용량 소자(124) 및 용량 소자(134)의 용량 결합에 의해, 신호(OUT1), 신호(OUT2) 및 신호(OUT3)의 진폭은 신호(CK1), 신호(CK2) 및 신호(CK3)의 진폭과 마찬가지가 된다.
또한, 트랜지스터(111), 트랜지스터(121) 및 트랜지스터(131)의 게이트 전극의 전위는 부트스트랩 동작에 의해, 신호(OUT1), 신호(OUT2) 및 신호(OUT3)의 전위에 따라 상승한다. 즉, 트랜지스터의 Vgs를 크게 하는 것 또는 큰 채로 할 수 있으므로, 신호(OUT)의 변형을 저감할 수 있다. 또는 신호(OUT)의 상승 시간 또는 하강 시간을 짧게 할 수 있다.
또한, 신호(IN)보다 큰 진폭의 신호 또는 전원 전압을 별도 이용할 필요가 없어지므로, 소비 전력을 저감할 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 4의 구체예에 대하여 설명한다.
먼저, 본 실시형태의 반도체 장치의 구성에 대하여 도 10을 참조하여 설명한다.
회로(100)는 회로(110), 회로(120) 및 회로(130)를 가진다. 회로(110)는 트랜지스터(111), 트랜지스터(113), 트랜지스터(115) 및 용량 소자(114)를 가진다. 회로(120)는 트랜지스터(121), 트랜지스터(123), 트랜지스터(125) 및 용량 소자(124)를 가진다. 회로(130)는 트랜지스터(131), 트랜지스터(133), 트랜지스터(135) 및 용량 소자(134)를 가진다. 또한, 배선(140), 배선(141), 배선(142) 및 배선(143)은 신호(IN), 신호(CK1), 신호(CK2) 및 신호(CK3)를 각각 전반하고 있고, 배선(151), 배선(152) 및 배선(153)은 신호(OUT1), 신호(OUT2) 및 신호(OUT3)를 각각 전반하고 있다.
다음에, 접속 관계에 대하여 설명한다.
회로(100)는 배선(140), 배선(141), 배선(142) 및 배선(143)과 접속 관계에 있다. 회로(110)는 배선(140), 배선(141), 및 배선(151)과 접속 관계에 있다. 회로(120)는 배선(140), 배선(142), 및 배선(152)과 접속 관계에 있다. 회로(130)는 배선(140), 배선(143), 및 배선(153)과 접속 관계에 있다. 즉, 배선(140)은 회로(110), 회로(120) 및 회로(130)의 각각과 접속 관계에 있다.
회로(110)에 포함되는 트랜지스터(111)의 게이트 전극은 트랜지스터(115)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(114)의 한쪽의 전극과 접속되고, 트랜지스터(111)의 소스 또는 드레인의 한쪽의 전극은 배선(140)과 접속되고, 트랜지스터(111)의 소스 또는 드레인의 다른 한쪽의 전극은 배선(151) 및 용량 소자(114)의 다른 한쪽의 전극과 접속된다. 트랜지스터(115)의 게이트 전극은 배선(141) 및 트랜지스터(115)의 소스 또는 드레인의 다른 한쪽의 전극과 접속되고, 트랜지스터(115)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(111)의 게이트 전극 및 용량 소자(114)의 한쪽의 전극과 접속된다. 트랜지스터(113)의 게이트 전극은 배선(142)과 접속되고, 트랜지스터(113)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(111)의 게이트 전극 및 트랜지스터(115)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(114)의 한쪽의 전극과 접속되고, 트랜지스터(113)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극과 접속된다.
회로(120)에 포함되는 트랜지스터(121)의 게이트 전극은 트랜지스터(125)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(124)의 한쪽의 전극과 접속되고, 트랜지스터(121)의 소스 또는 드레인의 한쪽의 전극은 배선(140)과 접속되고, 트랜지스터(121)의 소스 또는 드레인의 다른 한쪽의 전극은 배선(152) 및 용량 소자(124)의 다른 한쪽의 전극과 접속된다. 트랜지스터(125)의 게이트 전극은 배선(142) 및 트랜지스터(125)의 소스 또는 드레인의 다른 한쪽의 전극과 접속되고, 트랜지스터(125)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(121)의 게이트 전극 및 용량 소자(124)의 한쪽의 전극과 접속된다. 트랜지스터(123)의 게이트 전극은 배선(143)과 접속되고, 트랜지스터(123)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(121)의 게이트 전극 및 트랜지스터(125)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(124)의 한쪽의 전극과 접속되고, 트랜지스터(123)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극과 접속된다.
회로(130)에 포함되는 트랜지스터(131)의 게이트 전극은 트랜지스터(135)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(134)의 한쪽의 전극과 접속되고, 트랜지스터(131)의 소스 또는 드레인의 한쪽의 전극은 배선(140)과 접속되고, 트랜지스터(131)의 소스 또는 드레인의 다른 한쪽의 전극은 배선(153) 및 용량 소자(134)의 다른 한쪽의 전극과 접속된다. 트랜지스터(135)의 게이트 전극은 배선(143) 및 트랜지스터(135)의 소스 또는 드레인의 다른 한쪽의 전극과 접속되고, 트랜지스터(135)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(131)의 게이트 전극 및 용량 소자(134)의 한쪽의 전극과 접속된다. 트랜지스터(133)의 게이트 전극은 배선(141)과 접속되고, 트랜지스터(133)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(131)의 게이트 전극 및 트랜지스터(135)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(134)의 한쪽의 전극과 접속되고, 트랜지스터(133)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극과 접속된다.
다음에, 도 10의 반도체 장치의 동작에 대하여, 도 6(B)의 타이밍 차트를 참조하여 설명한다.
도 6(B)의 타이밍 차트는 기간(T1), 기간(T2) 및 기간(T3)을 가진다. 신호(IN)는 회로(100)에 대한 입력 신호이다. 신호(CK1), 신호(CK2) 및 신호(CK3)는 회로(110), 회로(120) 및 회로(130)에 대한 입력 신호이다. 신호(OUT1), 신호(OUT2) 및 신호(OUT3)는 회로(110), 회로(120) 및 회로(130)로부터의 출력 신호이다. 신호(OUT1), 신호(OUT2), 신호(OUT3)는 주사선 선택 신호로서 주사선 구동 회로로부터 대응하는 주사선에 각각 입력된다.
먼저, 기간(T1)에 있어서의 도 10의 반도체 장치의 동작에 대하여 설명한다. 기간(T1)에서는 신호(IN)가 H 레벨, 신호(CK1)가 H 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 L 레벨이 된다. 그러면, 회로(110)에 포함되는 트랜지스터(111)가 온 상태가 되고, 신호(OUT1)가 H 레벨, 신호(OUT2)가 L 레벨, 신호(OUT3)가 L 레벨이 된다. 이때, 회로(110)에 포함되는 트랜지스터(111)는 온 상태를 유지하고 있다.
다음에, 기간(T2)에서는 신호(IN)가 H 레벨, 신호(CK1)가 L 레벨, 신호(CK2)가 H 레벨, 신호(CK3)가 L 레벨이 된다. 그러면, 회로(120)에 포함되는 트랜지스터(121)가 온 상태가 되고, 신호(OUT1)가 L 레벨, 신호(OUT2)가 H 레벨, 신호(OUT3)가 L 레벨이 된다. 이때, 회로(110)에 포함되는 트랜지스터(113)가 온 상태가 되고, 트랜지스터(113)의 소스 또는 드레인의 다른 한쪽의 전극은 GND 전극에 접속되어 있기 때문에, 소스 또는 드레인의 한쪽의 전극의 전위도 L 레벨이 된다. 따라서, 트랜지스터(113)의 소스 또는 드레인의 한쪽의 전극에 접속되어 있는 트랜지스터(111)의 게이트 전극도 L 레벨이 되고, 트랜지스터(111)는 오프 상태가 된다. 이것에 의해, 기간(T2)에서 신호(IN)가 H 레벨로 되어 있어도, 신호(OUT1)는 L 레벨을 유지할 수 있다. 또한, 회로(120)에 포함되는 트랜지스터(121)는 온 상태를 유지하고 있다.
다음에, 기간(T3)에서는 신호(IN)가 H 레벨, 신호(CK1)가 L 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 H 레벨이 된다. 그러면, 회로(130)에 포함되는 트랜지스터(131)가 온 상태가 되고, 신호(OUT1)가 L 레벨, 신호(OUT2)가 L 레벨, 신호(OUT3)가 H 레벨이 된다. 이때, 회로(120)에 포함되는 트랜지스터(123)가 온 상태가 되고, 트랜지스터(123)의 소스 또는 드레인의 다른 한쪽의 전극은 GND 전극에 접속되어 있기 때문에, 소스 또는 드레인의 한쪽의 전극의 전위도 L 레벨이 된다. 따라서, 트랜지스터(123)의 소스 또는 드레인의 한쪽의 전극에 접속되어 있는 트랜지스터(121)의 게이트 전극도 L 레벨이 되고, 트랜지스터(121)는 오프 상태가 된다. 이것에 의해, 기간(T3)에서 신호(IN)가 H 레벨로 되어 있어도, 신호(OUT2)는 L 레벨을 유지할 수 있다. 또한, 회로(130)에 포함되는 트랜지스터(131)는 온 상태를 유지하고 있다.
마찬가지로, 다음의 기간으로 이행한 경우는 신호(CK1)를 이용하여 트랜지스터(131)를 오프 상태로 하고, 신호(OUT3)는 L 레벨을 유지할 수 있다.
트랜지스터(111), 트랜지스터(121) 및 트랜지스터(131)를 오프 상태로 하는 구성이 아닌 경우, 신호(IN)가 H 레벨이 되어 있는 기간에 신호(OUT1), 신호(OUT2) 및 신호(OUT3)는 H 레벨이 되어, 주사선 선택 불량이 되는 일이 있다.
(실시형태 8)
본 실시형태에서는 실시형태 4의 다른 구체예에 대하여 설명한다.
먼저, 본 실시형태의 반도체 장치의 구성에 대하여 도 11을 참조하여 설명한다.
회로(100)는 회로(110), 회로(120) 및 회로(130)를 가진다. 회로(110)는 트랜지스터(111), 트랜지스터(113), 트랜지스터(115), 트랜지스터(116) 및 용량 소자(114)를 가진다. 회로(120)는 트랜지스터(121), 트랜지스터(123), 트랜지스터(125), 트랜지스터(126) 및 용량 소자(124)를 가진다. 회로(130)는 트랜지스터(131), 트랜지스터(133), 트랜지스터(135), 트랜지스터(136) 및 용량 소자(134)를 가진다. 또한, 배선(140), 배선(141), 배선(142) 및 배선(143)은 신호(IN), 신호(CK1), 신호(CK2) 및 신호(CK3)를 각각 전반하고 있고, 배선(151), 배선(152) 및 배선(153)은 신호(OUT1), 신호(OUT2) 및 신호(OUT3)를 각각 전반하고 있다.
다음에, 접속 관계에 대하여 설명한다.
회로(100)는 배선(140), 배선(141), 배선(142) 및 배선(143)과 접속 관계에 있다. 회로(110)는 배선(140), 배선(141), 및 배선(151)과 접속 관계에 있다. 회로(120)는 배선(140), 배선(142), 및 배선(152)과 접속 관계에 있다. 회로(130)는 배선(140), 배선(143), 및 배선(153)과 접속 관계에 있다. 즉, 배선(140)은 회로(110), 회로(120) 및 회로(130)의 각각과 접속 관계에 있다.
회로(110)에 포함되는 트랜지스터(111)의 게이트 전극은 트랜지스터(115)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(114)의 한쪽의 전극과 접속되고, 트랜지스터(111)의 소스 또는 드레인의 한쪽의 전극은 배선(140)과 접속되고, 트랜지스터(111)의 소스 또는 드레인의 다른 한쪽의 전극은 배선(151) 및 트랜지스터(116)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(114)의 다른 한쪽의 전극과 접속된다. 트랜지스터(115)의 게이트 전극은 배선(141) 및 트랜지스터(115)의 소스 또는 드레인의 다른 한쪽의 전극과 접속되고, 트랜지스터(115)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(111)의 게이트 전극 및 용량 소자(114)의 한쪽의 전극과 접속된다. 트랜지스터(113)의 게이트 전극은 배선(142)과 접속되고, 트랜지스터(113)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(111)의 게이트 전극 및 트랜지스터(115)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(114)의 한쪽의 전극과 접속되고, 트랜지스터(113)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극과 접속된다. 트랜지스터(116)의 게이트 전극은 배선(143)과 접속되고, 트랜지스터(116)의 소스 또는 드레인의 한쪽의 전극은 배선(151) 및 트랜지스터(111)의 소스 또는 드레인의 다른 한쪽의 전극 및 용량 소자(114)의 다른 한쪽의 전극과 접속되고, 트랜지스터(116)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극에 접속된다.
회로(120)에 포함되는 트랜지스터(121)의 게이트 전극은 트랜지스터(125)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(124)의 한쪽의 전극과 접속되고, 트랜지스터(121)의 소스 또는 드레인의 한쪽의 전극은 배선(140)과 접속되고, 트랜지스터(121)의 소스 또는 드레인의 다른 한쪽의 전극은 배선(152) 및 트랜지스터(126)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(124)의 다른 한쪽의 전극과 접속된다. 트랜지스터(125)의 게이트 전극은 배선(142) 및 트랜지스터(125)의 소스 또는 드레인의 다른 한쪽의 전극과 접속되고, 트랜지스터(125)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(121)의 게이트 전극 및 용량 소자(124)의 한쪽의 전극과 접속된다. 트랜지스터(123)의 게이트 전극은 배선(143)과 접속되고, 트랜지스터(123)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(121)의 게이트 전극 및 트랜지스터(125)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(124)의 한쪽의 전극과 접속되고, 트랜지스터(123)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극과 접속된다. 트랜지스터(126)의 게이트 전극은 배선(141)과 접속되고, 트랜지스터(126)의 소스 또는 드레인의 한쪽의 전극은 배선(152) 및 트랜지스터(121)의 소스 또는 드레인의 다른 한쪽의 전극 및 용량 소자(124)의 다른 한쪽의 전극과 접속되고, 트랜지스터(126)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극에 접속된다.
회로(130)에 포함되는 트랜지스터(131)의 게이트 전극은 트랜지스터(135)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(134)의 한쪽의 전극과 접속되고, 트랜지스터(131)의 소스 또는 드레인의 한쪽의 전극은 배선(140)과 접속되고, 트랜지스터(131)의 소스 또는 드레인의 다른 한쪽의 전극은 배선(153) 및 트랜지스터(136)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(134)의 다른 한쪽의 전극과 접속된다. 트랜지스터(135)의 게이트 전극은 배선(143) 및 트랜지스터(135)의 소스 또는 드레인의 다른 한쪽의 전극과 접속되고, 트랜지스터(135)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(131)의 게이트 전극 및 용량 소자(134)의 한쪽의 전극과 접속된다. 트랜지스터(133)의 게이트 전극은 배선(141)과 접속되고, 트랜지스터(133)의 소스 또는 드레인의 한쪽의 전극은 트랜지스터(131)의 게이트 전극 및 트랜지스터(135)의 소스 또는 드레인의 한쪽의 전극 및 용량 소자(134)의 한쪽의 전극과 접속되고, 트랜지스터(133)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극과 접속된다. 트랜지스터(136)의 게이트 전극은 배선(142)과 접속되고, 트랜지스터(136)의 소스 또는 드레인의 한쪽의 전극은 배선(153) 및 트랜지스터(131)의 소스 또는 드레인의 다른 한쪽의 전극 및 용량 소자(134)의 다른 한쪽의 전극과 접속되고, 트랜지스터(136)의 소스 또는 드레인의 다른 한쪽의 전극은 GND(그라운드) 전극에 접속된다.
다음에, 도 11의 반도체 장치의 동작에 대하여, 도 6(B)의 타이밍 차트를 참조하여 설명한다.
도 6(B)의 타이밍 차트는 기간(T1), 기간(T2) 및 기간(T3)을 가진다. 신호(IN)는 회로(100)에 대한 입력 신호이다. 신호(CK1), 신호(CK2) 및 신호(CK3)는 회로(110), 회로(120) 및 회로(130)에 대한 입력 신호이다. 신호(OUT1), 신호(OUT2) 및 신호(OUT3)는 회로(110), 회로(120) 및 회로(130)로부터의 출력 신호이다.
먼저, 기간(T1)에 있어서의 도 11의 반도체 장치의 동작에 대하여 설명한다. 기간(T1)에서는 신호(IN)가 H 레벨, 신호(CK1)가 H 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 L 레벨이 된다. 그러면, 회로(110)에 포함되는 트랜지스터(111)가 온 상태가 되고, 신호(OUT1)가 H 레벨, 신호(OUT2)가 L 레벨, 신호(OUT3)가 L 레벨이 된다. 이때, 회로(120)에 포함되는 트랜지스터(126)는 온 상태가 되고, 신호(OUT2)는 L 레벨이 된다.
다음에, 기간(T2)에서는 신호(IN)가 H 레벨, 신호(CK1)가 L 레벨, 신호(CK2)가 H 레벨, 신호(CK3)가 L 레벨이 된다. 그러면, 회로(120)에 포함되는 트랜지스터(121)가 온 상태가 되고, 신호(OUT1)가 L 레벨, 신호(OUT2)가 H 레벨, 신호(OUT3)가 L 레벨이 된다. 이때, 회로(110)에 포함되는 트랜지스터(113)가 온 상태가 되고, 트랜지스터(113)의 소스 또는 드레인의 다른 한쪽의 전극은 GND 전극에 접속되어 있기 때문에, 소스 또는 드레인의 한쪽의 전극의 전위도 L 레벨이 된다. 따라서, 트랜지스터(113)의 소스 또는 드레인의 한쪽의 전극에 접속되어 있는 트랜지스터(111)의 게이트 전극도 L 레벨이 되고, 트랜지스터(111)는 오프 상태가 된다. 이것에 의해, 기간(T2)에서 신호(IN)가 H 레벨로 되어 있어도, 신호(OUT1)는 L 레벨을 유지할 수 있다. 또한, 회로(130)에 포함되는 트랜지스터(136)는 온 상태가 되고, 신호(OUT3)는 L 레벨이 된다.
다음에, 기간(T3)에서는 신호(IN)가 H 레벨, 신호(CK1)가 L 레벨, 신호(CK2)가 L 레벨, 신호(CK3)가 H 레벨이 된다. 그러면, 회로(130)에 포함되는 트랜지스터(131)가 온 상태가 되고, 신호(OUT1)가 L 레벨, 신호(OUT2)가 L 레벨, 신호(OUT3)가 H 레벨이 된다. 이때, 회로(120)에 포함되는 트랜지스터(123)가 온 상태가 되고, 트랜지스터(123)의 소스 또는 드레인의 다른 한쪽의 전극은 GND 전극에 접속되어 있기 때문에, 소스 또는 드레인의 한쪽의 전극의 전위도 L 레벨이 된다. 따라서, 트랜지스터(123)의 소스 또는 드레인의 한쪽의 전극에 접속되어 있는 트랜지스터(121)의 게이트 전극도 L 레벨이 되고, 트랜지스터(121)는 오프 상태가 된다. 이것에 의해, 기간(T3)에서 신호(IN)가 H 레벨로 되어 있어도, 신호(OUT2)는 L 레벨을 유지할 수 있다. 또한, 회로(110)에 포함되는 트랜지스터(116)는 온 상태가 되고, 신호(OUT1)는 L 레벨이 된다.
마찬가지로, 다음의 기간으로 이행한 경우는, 신호(CK1)를 이용하여 트랜지스터(131)를 오프 상태로 하고, 신호(OUT3)는 L 레벨을 유지할 수 있다.
이와 같이, 신호(OUT1), 신호(OUT2) 및 신호(OUT3)는 회로(110)에 포함되는 트랜지스터(116), 회로(120)에 포함되는 트랜지스터(126) 및 회로(130)에 포함되는 트랜지스터(136)가 온이 되는 것에 의해 L 레벨이 되어, 주사선 선택 불량을 억제할 수 있다.
(실시형태 9)
본 실시형태에서는 본 발명의 일양태에 관한 구성을 채용한 구동 회로에 대하여 설명한다.
먼저, 본 실시형태의 반도체 장치의 구성에 대하여, 도 6에 나타낸 회로(100)를 예로 들어, 도 12를 참조하여 설명한다.
시프트 레지스터(2000)는 복수의 신호를 순차 출력한다. 1번째단부터 n번째단의 회로(100)는 본 발명의 일양태에 관한 회로이며, 여기에서는 1개의 신호를 3개의 신호로 분할하여 출력하고 있다. 또한, 배선(140)은 시프트 레지스터(2000)로부터의 출력 신호를 각각 1번째단부터 n번째단의 회로(100)에 전반하고 있고, n조의 배선(151)∼배선(153)은 신호(OUT1)∼신호(OUT3)를 각각 전반하고 있다.
다음에, 접속 관계에 대하여 설명한다.
시프트 레지스터(2000)는 배선(140)과 접속 관계에 있다. 회로(100)는 배선(140), 배선(151), 배선(152) 및 배선(153)과 접속 관계에 있다.
다음에, 도 12의 반도체 장치의 동작에 대하여, 도 13의 타이밍 차트를 참조하여 설명한다.
도 13의 타이밍 차트는 구동 회로의 1 프레임 기간을 나타내고 있다. 신호(SRout1) 1번째단의 회로(100)에 대한 입력 신호이다. 신호(SRout2)는 2번째단의 회로(100)에 대한 입력 신호이다. 신호(SRoutN)는 n번째단의 회로(100)에 대한 입력 신호이다. 이러한 신호(SRout1 내지 SRoutN)의 펄스가 출현하고 있는 기간은 서브 프레임 기간을 나타내고 있다. 신호(CK1), 신호(CK2) 및 신호(CK3)는 1번째단부터 n번째단의 회로(100)에 대한 입력 신호이다. 이러한 신호(CK1 내지 CK3)의 펄스가 출현하고 있는 기간은 주사선 선택 기간을 나타내고 있다. 신호(OUT1)∼신호(OUT3n)는 1번째단부터 n번째단의 회로(100)로부터의 출력 신호이다.
순차 입력되는 신호(SRout)와 신호(CK)가 모두 H 레벨이 되었을 때만, 신호(OUT)가 H 레벨이 된다. 즉, 1 프레임 기간에 신호(SRout1)∼신호(SRoutN)가 입력되면, 신호(OUT1)∼신호(OUT3n)까지 출력된다. 이것에 의해, 1 프레임 기간에서 주사선(1)∼주사선(3n)까지를 제어할 수 있다. 또한, 2번째 프레임 이후도 마찬가지로 신호(SRout)와 신호(CK)가 입력되어, 신호(OUT)가 출력된다. 동영상 표시는 일반적으로 1초 동안 60 프레임 처리되어 표시되어 있다.
또한, 본 실시형태에서는 도 6에 나타낸 회로(100)를 예로 들어, 주사선 구동 회로 내의, 시프트 레지스터의 출력측에 설치되어 있는 회로 구성에 대하여 설명했지만, 본 발명의 일양태에 관한 반도체 장치는 도 7∼도 11에 나타낸 회로(100)를 이용하고 있어도 좋다.
(실시형태 10)
본 실시형태에서는 표시 장치의 단면 구조의 일례에 대하여 설명한다.
도 14(A)는 표시 장치의 상면도의 일례이다. 기판(5391)에, 구동 회로부(5392)와 화소부(5393)가 형성되어 있다. 구동 회로부(5392)의 일례로서는, 주사선 구동 회로, 또는 신호선 구동 회로 등이 있다.
도 14(B)에는 구동 회로부(5392)의 단면도의 일례(도 14(A)의 A-B단면)를 나타낸다. 도 14(B)에는 일례로서 기판(5401), 도전층(5402a), 도전층(5402b), 절연층(5403), 도전층(5404a), 도전층(5404b), 반도체층(5405), 절연층(5406), 도전층(5407), 액정층(5408), 절연층(5409), 도전층(5410), 및 기판(5411)을 나타낸다. 도전층(5402a)은 일례로서 기판(5401) 위에 형성된다. 도전층(5402b)은 일례로서 도전층(5402a)의 위에 형성된다. 절연층(5403)은 일례로서 기판(5401), 도전층(5402a), 및 도전층(5402b)의 위에 형성된다. 도전층(5404a)은 일례로서 절연층(5403)의 위에 형성된다. 도전층(5404b)은 일례로서 도전층(5404a)의 위에 형성된다. 반도체층(5405)은 일례로서 절연층(5403) 위에 형성된다. 절연층(5406)은 일례로서 절연층(5403), 도전층(5404a), 도전층(5404b), 및 반도체층(5405)의 위에 형성된다. 도전층(5407)은 일례로서 절연층(5406)의 개구부, 및 절연층(5406)의 위에 형성된다. 액정층(5408)은 일례로서 절연층(5406)의 위에 형성된다. 절연층(5409)은 일례로서 절연층(5406), 및 도전층(5407)의 위에 형성된다. 도전층(5410)은 일례로서 액정층(5408), 및 절연층(5409)의 위에 형성된다. 기판(5411)은 일례로서 도전층(5410)의 위에 위치한다.
도 14(C)에는 화소부(5393)의 단면도의 일례(도 14(A)의 C-D 단면)를 나타낸다. 도 14(C)에는 일례로서 기판(5401), 도전층(5402a), 절연층(5403), 도전층(5404a), 반도체층(5405), 절연층(5406), 도전층(5407), 액정층(5408), 도전층(5410), 및 기판(5411)을 나타낸다. 도전층(5402a)은 일례로서 기판(5401)의 위에 형성된다. 절연층(5403)은 일례로서 기판(5401), 도전층(5402a)의 위에 형성된다. 도전층(5404a)은 일례로서 절연층(5403)의 위에 형성된다. 반도체층(5405)은 일례로서 절연층(5403) 위에 형성된다. 절연층(5406)은 일례로서 절연층(5403), 도전층(5404a), 및 반도체층(5405)의 위에 형성된다. 도전층(5407)은 일례로서 절연층(5406)의 개구부, 및 절연층(5406)의 위에 형성된다. 액정층(5408)은 일례로서 절연층(5406), 및 도전층(5407)의 위에 형성된다. 도전층(5410)은 일례로서 액정층(5408)의 위에 형성된다. 기판(5411)은 일례로서 도전층(5410)의 위에 위치한다.
도전층(5402a) 및 도전층(5402b)은 일례로서 게이트 전극 또는 게이트 배선으로서의 기능을 가지는 것이 가능하다. 절연층(5403)은 일례로서 게이트 절연막으로서의 기능을 가지는 것이 가능하다. 도전층(5404a) 및 도전층(5404b)은 일례로서 배선, 트랜지스터의 전극, 또는 용량 소자의 전극 등으로서의 기능을 가지는 것이 가능하다. 절연층(5406)은 일례로서 층간막, 또는 평탄화막으로서의 기능을 가지는 것이 가능하다. 도전층(5407)은 일례로서 배선, 화소 전극, 투광성 전극, 또는 반사 전극으로서 기능하는 것이 가능하다. 절연층(5409)은 일례로서 시일재로서의 기능을 가지는 것이 가능하다. 도전층(5410)은 일례로서 대향 전극, 공통 전극, 또는 반사 전극으로서의 기능을 가지는 것이 가능하다.
여기서, 도전층(5402a), 및 도전층(5404a)은 일례로서 투광성을 가지는 재료를 이용하여 형성되는 것이 가능하다. 그리고, 도전층(5402b), 및 도전층(5404b)은 일례로서 도전층(5402a) 또는 도전층(5404a)에 이용되는 재료보다 도전율이 높은 재료를 이용하여 형성되는 것이 가능하다. 예를 들면, 도전층(5402b), 및 도전층(5404b)은 차광성을 가지는 재료를 이용하여 형성되는 것이 가능하다. 이렇게 하여, 구동 회로부(5392)에서는 배선의 저항을 작게 할 수 있다. 따라서, 구동 회로의 소비 전력의 향상, 구동 주파수를 높게 하는 것, 또는 구동 전압을 작게 하는 것 등을 도모할 수 있다. 한편, 화소부(5393)에서는 배선, 트랜지스터의 전극, 및/또는 보유 용량의 전극 등이 투광성을 가질 수 있다. 즉, 광이 투과하는 영역(화소의 개구부)을 크게 할 수 있다. 따라서, 소비 전력의 삭감, 또는 화소부의 해상도의 향상 등을 도모할 수 있다. 단, 본 실시형태의 일례는 이것에 한정되지 않는다. 예를 들면, 도전층(5402a), 및 도전층(5404a)은 차광성을 가지는 재료에 의해 형성되는 것이 가능하다. 다른 예로서, 화소부(5393)에 있어서, 게이트 배선은 구동 회로부(5392)의 배선과 마찬가지로, 도전층(5402a)과 도전층(5402b)과의 적층 구조로 하는 것이 가능하다. 또는 소스 배선은 일례로서 도전층(5404a)과 도전층(5404b)과의 적층 구조로 하는 것이 가능하다. 이렇게 하여, 화소에 입력되는 신호(예를 들면, 비디오 신호, 또는 주사선 선택 신호)의 지연 또는 변형 등을 작게 할 수 있다. 다른 예로서 도전층(5402a)과 도전층(5402b)의 어느 한쪽과, 도전층(5404a)과 도전층(5404b)의 어느 한쪽을, 한쪽만, 혹은 양쪽 모두, 생략하는 것이 가능하다. 다른 예로서, 구동 회로부(5392)의 트랜지스터부, 화소부(5393)의 트랜지스터부의 어느 한쪽 또는 양쪽 모두에 있어서, 게이트 전극은 도전층(5402a)과 도전층(5402b)과의 적층 구조를 이용하는 것이 가능하다. 다른 예로서, 도전층(5402b)은 도전층(5402a) 아래에 형성되는 것이 가능하다. 다른 예로서, 도전층(5404b)은 도전층(5404a) 아래에 형성되는 것이 가능하다. 다른 예로서, 반도체층(5405)은 절연층(5403)의 위에 형성되고, 도전층(5402a)은 절연층(5403) 및 반도체층(5405)의 위에 형성되는 것이 가능하다.
또한, 반도체층으로서, 일례로서 산화물 반도체를 이용하는 것이 가능하다. 산화물 반도체는 일례로서 투광성을 가지는 경우가 많다. 따라서, 본 실시형태의 표시 장치와 조합시키는 것에 의해, 화소의 개구율을 향상시킬 수 있다. 단, 본 실시형태의 일례는 이것에 한정되지 않는다. 예를 들면, 반도체층으로서는 단결정 반도체, 다결정 반도체, 미결정(마이크로 크리스탈, 또는 나노 크리스탈) 반도체, 비정질(아몰퍼스(amorphous)) 반도체, 또는 다양한 비단결정 반도체 등을 이용하는 것이 가능하다.
또한, 표시 소자로서는, 일례로서 발광 소자(예를 들면 EL 소자 등)를 이용하는 것이 가능하다. 도 15(A)에는 일례로서 표시 소자로서 발광 소자를 이용하는 경우의 표시 장치의 구동 회로부(5392)의 단면도의 일례를 나타낸다. 도 14(B)와 다른 점은 절연층(5406) 및 도전층(5407)의 위에 절연층(5412)이 형성되어 있는 것, 절연층(5412)의 위에 절연층(5409) 및 충전재(5414)가 형성되어 있는 것 등이다. 도 15(B)에는 일례로서 표시 소자로서 발광 소자를 이용하는 경우의 표시 장치의 화소부(5393)의 단면도의 일례를 나타낸다. 도 14(C)와 다른 점은 절연층(5406) 및 도전층(5407)의 위에 절연층(5412)이 형성되어 있는 것, 절연층(5412)의 개구부의 위에 발광층(5413)이 형성되어 있는 것, 절연층(5412) 및 발광층(5413)의 위에 도전층(5410)이 형성되어 있는 것, 도전층(5410)의 위에 충전재(5414)가 형성되어 있는 것 등이다. 절연층(5412)은 일례로서 격벽으로서의 기능을 가지는 것이 가능하다. 단, 본 실시형태의 일례는 이것에 한정되지 않는다.
또한, 표시 소자로서는, 일례로서 입자가 이동하는 것에 의해 표시를 행하는 소자(예를 들면 전기 영동 소자, 입자 이동 소자, 또는 전자 분류체(electronic liquid powder) 등)를 이용하는 것이 가능하다. 이렇게 하여, 전자 페이퍼를 제작할 수 있다. 도 16(A)에는 일례로서 표시 소자로서 전기 영동 소자를 이용하는 경우의 표시 장치의 구동 회로부(5392)의 단면도의 일례를 나타낸다. 구동 회로부(5392)의 일부에서, 전기 영동 소자는 절연층(5406)과 도전층(5410)과의 사이에 배치된다. 그리고, 전기 영동 소자를 덮도록, 절연층(5409)이 형성된다. 도 16(B)에는 일례로서 표시 소자로서 전기 영동 소자를 이용하는 경우의 표시 장치의 화소부(5393)의 단면도의 일례를 나타낸다. 전기 영동 소자는 도전층(5407)과 도전층(5410)과의 사이에 배치된다. 또한, 전기 영동 소자는 일례로서 캡슐(5415), 액체(5416), 입자(5417), 및 입자(5418)에 의해 구성된다. 액체(5416), 입자(5417), 및 입자(5418)는 일례로서 캡슐(5415) 중에 있다. 액체(5416)는 일례로서 절연성인 경우가 많다. 액체(5416)는 일례로서 투광성을 가지는 경우가 많다. 입자(5417)와 입자(5418)의 한쪽은 정(正)으로 대전하고 있고, 다른 한쪽은 부(負)로 대전하고 있는 경우가 많다. 입자(5417)와 입자(5418)의 한쪽은 백색이며, 다른 한쪽은 흑색인 경우가 많다. 단, 본 실시형태의 일례는 이것에 한정되지 않는다. 예를 들면, 입자(5417)와 입자(5418)는 흰색 또는 흑색에 한정되지 않고, 서로 다른 색(예를 들면, 적, 녹, 청, 마젠다, 옐로우, 시안 등)인 것이 가능하다.
본 실시형태의 표시 장치는 구동 회로의 성능을 향상시키면서, 화소의 개구율의 향상을 도모할 수 있다. 그리고, 이 구동 회로에, 실시형태 3∼9에 나타내는 구성을 이용함으로써, 소비 전력의 저감, 구동 주파수의 향상, 화소부의 해상도의 향상 등을 더욱 도모할 수 있다.
(실시형태 11)
본 실시형태에 있어서는 전자기기의 예에 대하여 설명한다.
도 17(A)∼도 17(H), 도 18(A)∼도 18(D)은 전자기기를 나타낸 도면이다. 이러한 전자기기는 케이스(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새나 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(5008) 등을 가질 수 있다.
도 17(A)은 모바일 컴퓨터이며, 상술한 것 외에, 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 17(B)은 기록 매체를 구비한 휴대형의 화상 재생 장치(예를 들어, DVD 재생 장치)이며, 상술한 것 외에, 제 2 표시부(5002), 기록 매체 판독부(5011), 등을 가질 수 있다. 도 17(C)은 고글형 디스플레이이며, 상술한 것 외에, 제 2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 17(D)은 휴대형 유기기이며, 상술한 것 외에, 기록 매체 판독부(5011) 등을 가질 수 있다. 도 17(E)은 프로젝터이며, 상술한 것 외에, 광원(5033), 투사 렌즈(5034) 등을 가질 수 있다. 도 17(F)은 휴대형 유기기이며, 상술한 것 외에, 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 17(G)은 텔레비전 수상기이며, 상술한 것 외에, 튜너, 화상 처리부 등을 가질 수 있다. 도 17(H)은 휴대형 TV 수상기이며, 상술한 것 외에, 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다. 도 18(A)은 디스플레이이며, 상술한 것 외에, 지지대(5018) 등을 가질 수 있다. 도 18(B)은 카메라이며, 상술한 것 외에, 외부 접속 포트(5019), 셔터 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 18(C)은 컴퓨터이며, 상술한 것 외에, 포인팅 디바이스(5020), 외부 접속 포트(5019), 리더/라이터(5021) 등을 가질 수 있다. 도 18(D)은 휴대전화기이며, 상술한 것 외에, 안테나, 원세그(휴대전화, 이동 단말용의 1 세그먼트(segment) 부분 수신 서비스)용 튜너 등을 가지고 있어도 좋다.
도 17(A)∼도 17(H), 도 18(A)∼도 18(D)에 나타낸 전자기기는 다양한 기능을 가질 수 있다. 예를 들면, 다양한 정보(정지화면, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 캘린더, 일자 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 이용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 이용하여 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 가지는 전자기기에서는 하나의 표시부를 주로 하여 화상 정보를 표시하고, 다른 하나의 표시부를 주로 문자 정보를 표시하는 기능, 또는 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 가지는 전자기기에서는 정지화면을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 17(A)∼도 17(H), 도 18(A)∼도 18(D)에 나타낸 전자기기가 가질 수 있는 기능은 이것들에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에서 설명한 전자기기는 어떠한 정보를 표시하기 위한 표시부를 가지는 것을 특징으로 한다. 본 실시형태의 전자기기와, 실시형태 1∼실시형태 4의 반도체 장치, 시프트 레지스터, 또는 표시 장치를 조합하는 것에 의해, 신뢰성의 향상, 수율의 향상, 비용의 삭감, 표시부의 대형화, 표시부의 고정세화 등을 도모할 수 있다.
다음에, 반도체 장치의 응용예를 설명한다.
도 18(E)에, 반도체 장치를 건조물과 일체로 하여 설치한 예에 대하여 나타낸다. 도 18(E)은 케이스(5022), 표시부(5023), 조작부인 리모콘 장치(5024), 스피커(5025) 등을 포함한다. 반도체 장치는 벽걸이형으로서 건물과 일체로 되어 있고, 설치하는 스페이스를 넓게 필요로 하는 일 없이 설치 가능하다.
도 18(F)에, 건조물 내에 반도체 장치를, 건축물과 일체로 하여 설치한 다른 예에 대하여 나타낸다. 표시 패널(5026)은 유닛 배스(5027)와 일체로 장착되어 있고, 입욕자는 표시 패널(5026)의 시청이 가능하게 된다.
또한, 본 실시형태에 있어서, 건조물로서 벽, 유닛 배스를 예로 했지만, 본 실시형태는 이것에 한정되지 않고, 다양한 건조물에 반도체 장치를 설치할 수 있다.
다음에, 반도체 장치를, 이동체와 일체로 하여 설치한 예에 대하여 나타낸다.
도 18(G)은 반도체 장치를, 자동차에 설치한 예에 대하여 나타낸 도면이다. 표시 패널(5028)은 자동차의 차체(5029)에 장착되어 있고, 차체의 동작 또는 차체 내외로부터 입력되는 정보를 온디맨드(on demand)로 표시할 수 있다. 또한, 네비게이션 기능을 가지고 있어도 좋다.
도 18(H)은 반도체 장치를, 여객용 비행기와 일체로 하여 설치한 예에 대하여 나타낸 도면이다. 도 18(H)은 여객용 비행기의 좌석 상부의 천장(5030)에 표시 패널(5031)을 설치했을 때의, 사용시의 형상에 대하여 나타낸 도면이다. 표시 패널(5031)은 천장(5030)과 경첩부(5032)를 통하여 일체로 장착되어 있고, 경첩부(5032)의 신축에 의해 승객은 표시 패널(5031)의 시청이 가능하게 된다. 표시 패널(5031)은 승객이 조작함으로써 정보를 표시하는 기능을 가진다.
또한, 본 실시형태에 있어서, 이동체로서는 자동차 차체, 비행기 기체에 대하여 예시했지만 이것에 한정되지 않고, 자동이륜차, 자동사륜차(자동차, 버스 등을 포함함), 전철(모노레일, 철도 등을 포함함), 선박 등, 다양한 것에 설치할 수 있다.
100：회로 110：회로
111：트랜지스터 112：회로
113：트랜지스터 114：용량 소자
115：트랜지스터 116：트랜지스터
120：회로 121：트랜지스터
122：회로 123：트랜지스터
124：용량 소자 125：트랜지스터
126：트랜지스터 130：회로
131：트랜지스터 132：회로
133：트랜지스터 134：용량 소자
135：트랜지스터 136：트랜지스터
140：배선 141：배선
142：배선 143：배선
151：배선 152：배선
153：배선 240：배선
1400：기판 1401：게이트 전극층
1402a：게이트 절연층 1402b：게이트 절연층
1403：산화물 반도체층 1405a：소스 전극층
1405b：드레인 전극층 1406：도전층
1407：산화물 절연층 1408：보호 절연층
1409：평탄화 절연층 1431：제 1 고저항 드레인 영역
1432：제 2 고저항 드레인 영역 1433：산화물 반도체층
1434：채널 형성 영역 1435：금속 전극층
1436：레지스트 마스크 1437：레지스트 마스크
1451：게이트 전극층 1453：산화물 반도체층
1454：산화물 반도체층 1455a：소스 전극층
1455b：드레인 전극층 1456：화소 전극층
1460：박막 트랜지스터 1470：박막 트랜지스터
1500：용량 배선층 1501：용량 전극층
1502：용량 소자 1503：용량 배선층
1504：용량 전극층 1505：용량 소자
2000：시프트 레지스터 2400：기판
2402a：게이트 절연층 2402b：게이트 절연층
2405b：드레인 전극층 2403：보호 절연층
2404：평탄화 절연층 2410：박막 트랜지스터
2411：게이트 전극층 2412：산화물 반도체층
2413：채널 형성 영역 2414a：제 1 고저항 드레인 영역
2414b：제 2 고저항 드레인 영역 2415a：소스 전극층
2415b：드레인 전극층 2416：산화물 절연층
2417：도전층 2420：박막 트랜지스터
2421：게이트 전극층 2422：산화물 반도체층
2425a：소스 전극층 2425b：드레인 전극층
2426：산화물 절연층 2427：화소 전극층
2430：산화물 반도체막 2431：산화물 반도체층
2432：산화물 반도체층 2433a：레지스트 마스크
2434：금속 전극층 2435：금속 전극층
2436a：레지스트 마스크 2437：산화물 반도체층
2438：레지스트 마스크 2439：산화물 절연층
2440a：레지스트 마스크 2441：컨택트홀
5000：케이스 5001：표시부
5002：표시부 5003：스피커
5004：LED 램프 5005：조작 키
5006：접속 단자 5007：센서
5008：마이크로폰 5009：스위치
5010：적외선 포트 5011：기록 매체 판독부
5012：지지부 5013：이어폰
5015：셔터 버튼 5016：수상부
5017：충전기 5018：지지대
5019：외부 접속 포트 5020：포인팅 디바이스
5021：리더/라이터 5022：케이스
5023：표시부 5024：리모콘 장치
5025：스피커 5026：표시 패널
5027：유닛 배스 5028：표시 패널
5029：차체 5030：천장
5031：표시 패널 5032：경첩부
5033：광원 5034：투사 렌즈
5391：기판 5392：구동 회로부
5393：화소부 5401：기판
5403：절연층 5405：반도체층
5406：절연층 5407：도전층
5408：액정층 5409：절연층
5410：도전층 5411：기판
5412：절연층 5413：발광층
5414：충전재 5415：캡슐
5416：액체 5417：입자
5418：입자 5402a：도전층
5402b：도전층 5404a：도전층
5404b：도전층

Claims (10)

  1. 반도체 장치로서,
    제 1 트랜지스터;
    용량 소자;
    제 2 트랜지스터; 및
    제 3 트랜지스터를 포함하고,
    상기 용량 소자의 전극 중 하나는 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 용량 소자의 상기 전극 중 다른 하나는 상기 제 1 트랜지스터의 소스에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 트랜지스터의 상기 소스에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 하나는, 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 게이트에 제 1 신호가 입력되고,
    상기 제 2 트랜지스터의 게이트에 제 2 신호가 입력되고,
    상기 제 3 트랜지스터의 게이트에 클록 신호가 입력되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 상기 소스는 투광성 도전막을 포함하는 주사선에 전기적으로 접속되고,
    상기 투광성 도전막은 금속 산화물을 포함하는 스퍼터링 타겟을 이용하여 형성되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 3 트랜지스터는 각각 산화물 반도체층을 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 3 트랜지스터는 각각 투광성 도전막을 포함하고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 및 상기 제 3 트랜지스터는 각각 산화물 반도체층을 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 장치는, 표시 장치, 컴퓨터, 화상 재생 장치, 고글형 디스플레이, 게임기, 프로젝터, 텔레비전 수신기, 카메라, 및 휴대 전화기로 이루어진 그룹으로부터 선택된 하나에 포함된, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 하나는 그라운드 전극에 전기적으로 접속된, 반도체 장치.
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  9. 삭제
  10. 삭제
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WO (1) WO2011010546A1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8115883B2 (en) * 2009-08-27 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
KR101767037B1 (ko) 2010-03-02 2017-08-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 승압 회로 및 승압 회로를 포함하는 ｒｆｉｄ 태그
JP6126775B2 (ja) 2010-06-25 2017-05-10 株式会社半導体エネルギー研究所 表示装置
JP5275517B2 (ja) * 2010-07-21 2013-08-28 シャープ株式会社 基板及びその製造方法、表示装置
US8854220B1 (en) * 2010-08-30 2014-10-07 Exelis, Inc. Indicating desiccant in night vision goggles
US9466618B2 (en) 2011-05-13 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including two thin film transistors and method of manufacturing the same
TWI501226B (zh) 2011-05-20 2015-09-21 Semiconductor Energy Lab 記憶體裝置及驅動記憶體裝置的方法
CN104334108B (zh) 2012-06-04 2017-05-31 皇家飞利浦有限公司 基于liob的毛发切割设备
US9742378B2 (en) 2012-06-29 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit and semiconductor device
US8937307B2 (en) * 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102018114B1 (ko) * 2013-01-22 2019-09-04 엘지디스플레이 주식회사 표시장치
JP6300589B2 (ja) 2013-04-04 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
WO2015132697A1 (en) * 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9640228B2 (en) * 2014-12-12 2017-05-02 Globalfoundries Inc. CMOS device with reading circuit
US10170635B2 (en) 2015-12-09 2019-01-01 Ricoh Company, Ltd. Semiconductor device, display device, display apparatus, and system
CN105517253B (zh) * 2016-01-27 2017-06-06 福州大学 一种复合辅助绕组TiBuck‑Flyback单级LED驱动电路
US10333004B2 (en) * 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device
JP7126823B2 (ja) 2016-12-23 2022-08-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US10597158B2 (en) * 2017-08-02 2020-03-24 Panasonic Avionics Corporation Device for use in vehicle
CN107863057B (zh) * 2017-10-31 2020-12-18 上海天马微电子有限公司 一种移位寄存器、其驱动方法、驱动控制电路及相关装置
JP2021096430A (ja) * 2019-12-19 2021-06-24 株式会社ジャパンディスプレイ 表示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002311879A (ja) 2001-04-09 2002-10-25 Sharp Corp 走査信号分岐回路およびアクティブマトリクス基板
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2008287134A (ja) * 2007-05-21 2008-11-27 Seiko Epson Corp パルス出力回路、シフトレジスタ、走査線駆動回路、データ線駆動回路、電気光学装置及び電子機器

Family Cites Families (160)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5125580B1 (ko) 1970-08-18 1976-07-31
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2550684B2 (ja) 1988-11-04 1996-11-06 日本電気株式会社 半導体装置
JPH04298895A (ja) 1991-03-26 1992-10-22 Nec Ic Microcomput Syst Ltd 半導体記憶回路
JP2776083B2 (ja) 1991-08-23 1998-07-16 日本電気株式会社 液晶表示装置およびその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07235678A (ja) 1994-02-22 1995-09-05 Hitachi Ltd 薄膜半導体装置及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5612228A (en) 1996-04-24 1997-03-18 Motorola Method of making CMOS with organic and inorganic semiconducting region
JPH1186586A (ja) 1997-09-03 1999-03-30 Furontetsuku:Kk シフトレジスタ装置および表示装置
JP3972270B2 (ja) 1998-04-07 2007-09-05 ソニー株式会社 画素駆動回路および駆動回路一体型画素集積装置
AU751935B2 (en) 1998-06-19 2002-08-29 Mathias Bonse An integrated inorganic/organic complementary thin-film transistor circuit and a method for its production
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3394483B2 (ja) 1999-11-16 2003-04-07 鹿児島日本電気株式会社 薄膜トランジスタ基板およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100776768B1 (ko) * 2001-07-21 2007-11-16 삼성전자주식회사 액정표시패널용 기판 및 그 제조방법
KR100803163B1 (ko) * 2001-09-03 2008-02-14 삼성전자주식회사 액정표시장치
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003243658A (ja) 2002-02-12 2003-08-29 Seiko Epson Corp 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP2003273361A (ja) 2002-03-15 2003-09-26 Sharp Corp 半導体装置およびその製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7319452B2 (en) * 2003-03-25 2008-01-15 Samsung Electronics Co., Ltd. Shift register and display device having the same
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4413573B2 (ja) 2003-10-16 2010-02-10 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
KR100970958B1 (ko) * 2003-11-04 2010-07-20 삼성전자주식회사 터치 스크린 기능을 갖는 액정 표시 장치 및 그의 제조 방법
JP4474262B2 (ja) 2003-12-05 2010-06-02 株式会社日立製作所 走査線選択回路及びそれを用いた表示装置
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
TW200600916A (en) * 2004-05-27 2006-01-01 Alps Electric Co Ltd Color liquid crystal display device
JP2005352147A (ja) 2004-06-10 2005-12-22 Tohoku Pioneer Corp アクティブマトリクス型発光表示パネル
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US8605027B2 (en) 2004-06-30 2013-12-10 Samsung Display Co., Ltd. Shift register, display device having the same and method of driving the same
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
KR101074402B1 (ko) * 2004-09-23 2011-10-17 엘지디스플레이 주식회사 액정표시장치 및 그의 구동방법
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
WO2006051993A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100662790B1 (ko) * 2004-12-28 2007-01-02 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
JP2006278621A (ja) 2005-03-29 2006-10-12 Toppan Printing Co Ltd トランジスタ論理回路の製造方法
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7623097B2 (en) * 2005-08-17 2009-11-24 Samsung Mobile Display Co., Ltd. Emission control driver and organic light emitting display device having the same and a logical or circuit for an emission control driver for outputting an emission control signal
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
EP1933293A4 (en) 2005-10-05 2009-12-23 Idemitsu Kosan Co TFT SUBSTRATE AND METHOD FOR MANUFACTURING A TFT SUBSTRATE
WO2007043493A1 (en) 2005-10-14 2007-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5427340B2 (ja) 2005-10-14 2014-02-26 株式会社半導体エネルギー研究所 半導体装置
US9153341B2 (en) 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR100786467B1 (ko) * 2006-03-29 2007-12-17 삼성에스디아이 주식회사 주사구동회로 및 이를 이용한 유기발광표시장치
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US7443202B2 (en) 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4241850B2 (ja) 2006-07-03 2009-03-18 エプソンイメージングデバイス株式会社 液晶装置、液晶装置の駆動方法、および電子機器
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
EP1895545B1 (en) 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP5079425B2 (ja) 2006-08-31 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
TWI675358B (zh) 2006-09-29 2019-10-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP4990034B2 (ja) * 2006-10-03 2012-08-01 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
TWI341505B (en) * 2006-11-27 2011-05-01 Chimei Innolux Corp Liquid crystal panel and driving method thereof
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
TWI453711B (zh) 2007-03-21 2014-09-21 Semiconductor Energy Lab 顯示裝置
US8552948B2 (en) 2007-04-05 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Display device comprising threshold control circuit
JP5042077B2 (ja) 2007-04-06 2012-10-03 株式会社半導体エネルギー研究所 表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR100968720B1 (ko) 2007-06-29 2010-07-08 소니 주식회사 액정 장치, 및 전자기기
KR101055211B1 (ko) * 2007-07-11 2011-08-08 엘지디스플레이 주식회사 액정표시장치의 제조방법
JP2009021477A (ja) * 2007-07-13 2009-01-29 Sony Corp 半導体装置およびその製造方法、ならびに表示装置およびその製造方法
TWI346391B (en) * 2007-08-20 2011-08-01 Au Optronics Corp Liquid crystal display device and the manufacturing method thereof
CN101779252B (zh) 2007-09-12 2013-05-15 夏普株式会社 移位寄存器
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP2009099847A (ja) 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP4444325B2 (ja) 2007-10-19 2010-03-31 シャープ株式会社 画像表示装置
US7824939B2 (en) 2007-10-23 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device comprising separated and electrically connected source wiring layers
TW200921226A (en) 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP5489446B2 (ja) 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5412444B2 (ja) * 2008-02-08 2014-02-12 エイディシィ・テレコミュニケーションズ・インコーポレイテッド ライセンスを取得した無線周波数スペクトルおよびセッション開始プロトコルを使用してセルラーワイヤレスサービスを提供するための企業モバイルネットワーク
CN101939777B (zh) * 2008-02-19 2013-03-20 夏普株式会社 显示装置及显示装置的驱动方法
TWI380274B (en) 2008-02-21 2012-12-21 Chunghwa Picture Tubes Ltd Shift register and liquid crystal display (lcd)
TWI328788B (en) * 2008-03-11 2010-08-11 Au Optronics Corp Gate driver-on-array and method of making the same
KR100941836B1 (ko) * 2008-05-19 2010-02-11 삼성모바일디스플레이주식회사 유기 전계 발광표시장치
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
KR102334634B1 (ko) 2008-11-28 2021-12-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
KR101073301B1 (ko) 2009-07-15 2011-10-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002311879A (ja) 2001-04-09 2002-10-25 Sharp Corp 走査信号分岐回路およびアクティブマトリクス基板
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2008287134A (ja) * 2007-05-21 2008-11-27 Seiko Epson Corp パルス出力回路、シフトレジスタ、走査線駆動回路、データ線駆動回路、電気光学装置及び電子機器

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