KR101055211B1 - 액정표시장치의 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치의 제조방법에 관한 것으로, 본 발명에 따른 액정표시장치의 제조방법은, 절연 기판 상에 제 1 도전층을 패터닝하여 게이트 도전층을 형성하는 단계; 상기 게이트 도전층을 포함한 상기 절연 기판 전면에 제 1 절연막인 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 제 2 도전층과 제 3 도전층을 형성하는 단계; 상기 제 2 도전층을 패터닝하여 상기 게이트 도전층에 대응되지 않는 영역에 반도체층을 형성하고, 상기 반도체층의 소정 영역 상에만 남도록 상기 제 3 도전층을 패터닝하여 드레인 도전층을 형성하는 단계; 상기 드레인 도전층을 포함하는 상기 반도체층 전면에 제 2 절연막인 보호막을 형성하는 단계; 상기 게이트 절연막과 보호막을 패터닝하여 상기 게이트 도전층의 소정 영역을 노출하는 제 1 콘택홀을 형성하고, 상기 보호막을 패터닝하여 상기 반도체층과 드레인 도전층의 소정 영역을 노출하는 제 2 콘택홀을 형성하는 단계; 및 상기 제 1 및 제 2 콘택홀을 포함하는 상기 보호막 전면에 제 4 도전층인 투명 도전층을 형성하는 단계를 포함한다.
점핑부

Description

액정표시장치의 제조방법{Method for fabricating liquid crystal display device}
본 발명은 액정표시장치의 제조방법에 관한 것으로, 특히 다수의 도전층과 절연층이 적층된 구조의 기판에 있어서, 절연막의 스텝 커버리지를 개선하여 도전층의 단선 발생을 방지하는 액정표시장치의 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정 표시 장치는 주로 칼라 필터 어레이가 형성된 칼라 필터 기판과 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판이 액정을 사이에 두고 합착되어 형성된다. 박막 트랜지스터 기판에는 데이터 신호가 개별적으로 공급되는 다수의 화소 전극이 매트릭스 형태로 형성된다. 또한 박막 트랜지스터 기판에는 다수의 화소 전극을 개별적으로 구동하기 위한 박막 트랜지스터와, 박막 트랜지스터를 제어하는 게이트 라인과, 박막 트랜지스터로 데이터 신호를 공급하는 데이터 라인이 형성된다.
여기서 박막 트랜지스터 기판은 다수의 도전층과 절연층이 적층된 구조를 갖는다. 예를 들면 박막 트랜지스터 기판은 게이트 라인과 박막 트랜지스터의 게이트 전극 등을 형성하는 제1 도전층, 데이터 라인과 박막 트랜지스터의 소스 전극 및 드레인 전극 등을 형성하는 제2 도전층, 화소 전극 등을 형성하는 제3 도전층이 각 절연층을 사이에 두고 적층된 구조를 갖는다.
그리고 박막 트랜지스터 기판에는 제1 및 제2 도전층을 제3 도전층으로 형성된 브릿지 전극을 이용하여 접속시켜야 하는 점핑(jumping)부가 다수 존재한다. 브릿지 전극은 적어도 2개의 절연막을 관통하여 제1 도전층을 노출시키는 제1 콘택홀과 적어도 1개의 절연막을 관통하여 제2 도전층을 노출시키는 제2 콘택홀을 경유하여 제1 및 제2 도전층을 접속시킨다.
그러나, 제2 도전층 하부에는 반도체층이 더 형성되는 데, 제2 도전층과 반도체층의 적층 구조로 인해 제2 도전층 상에 형성되는 절연막에는 제2 도전층의 단차부에서 스텝 커버리지(step coverage)가 나빠지게 된다. 이 경우 스텝 커버리지가 발생된 절연막 상에 제3 도전층이 형성되면 제3 도전층의 단선불량이 발생하는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 제2 도전층 상에 형성된 절연막의 스텝 커버리지를 개선함으로써, 제1 도전층과 제2 도전층을 접속하는 제3 도전층의 단선 발생을 방지하는 액정표시장치의 제조방법을 제공함에 있다.
상술한 과제를 해결하기 위한 본 발명에 따른 액정표시장치의 제조방법은 절 연 기판 상에 제1 도전층을 형성하는 단계와, 상기 제1 도전층 상에 제1 절연막, 제2 도전층 및 제3 도전층을 형성하는 단계와, 상기 제2 도전층을 패터닝하고, 제2 도전층의 일측에 형성되도록 상기 제3 도전층을 패터닝하되, 상기 제1 도전층과 인접한 영역에 형성된 제3 도전층은 제거되도록 하는 단계와, 상기 패터닝된 제3 도전층 상에 제2 절연막을 형성하는 단계와, 상기 제1 및 제2 절연막을 패터닝하여 상기 제1 도전층을 노출하는 제1 콘택홀 및 상기 제2 절연막을 패터닝하여 상기 제3 도전층을 노출하는 제2 콘택홀을 형성하는 단계와, 상기 제1 및 제2 콘택홀을 경유하여 상기 제1 및 제3 도전층을 접속시키는 제4 도전층을 형성하는 단계를 포함한다.
상기 제2 도전층을 패터닝하고, 제2 도전층의 일측에 형성되도록 상기 제3 도전층을 패터닝하되, 상기 제1 도전층과 인접한 영역에 형성된 제3 도전층은 제거되도록 하는 단계는 상기 제3 도전층 상에 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 회절 노광 마스크를 이용한 사진공정을 수행하여 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 상기 제2 도전층 및 제3 도전층을 식각하는 단계를 포함한다.
상기 회절 노광 마스크는 상기 제2 도전층의 일측에 형성되는 제3 도전층을 패터닝하도록 배치되는 차단영역과, 상기 제1 도전층과 인접한 영역에 형성된 제3 도전층을 제거하도록 배치되는 회절 노광부를 구비한다.
상기 제1 및 제3 도전층을 접속시키는 상기 제4 도전층을 포함하는 점핑부는 다수의 화소영역으로 구성된 화상표시부와, 상기 화상표시부를 구동하는 구동회로를 포 함하는 상기 박막 트랜지스터 기판에 형성되고, 상기 화상표시부는 상기 화소영역 각각에 형성된 화소전극과, 상기 화소전극과 접속된 박막 트랜지스터와, 상기 박막 트랜지스터를 제어하는 게이트라인과, 상기 박막 트랜지스터에 데이터를 공급하는 데이터라인을 포함하고, 상기 구동회로는 상기 게이트라인을 구동하는 게이트 구동회로를 포함한다.
상기 제1 도전층은 절연기판 상에 형성되는 게이트 도전층으로, 상기 제2 도전층은 상기 제1 절연막 상에 형성되는 반도체층으로, 상기 제3 도전층은 상기 반도체층 상에 형성되는 드레인 도전층으로, 상기 제4 도전층은 상기 드레인 도전층상에 형성되는 투명 도전층이다.
이상에서와 같은 본 발명에 따른 액정표시장치의 제조방법은 회절 노광영역에 의해 정의된 포토레지스트 패턴을 이용한 반도체층 및 소스/드레인 도전층의 패터닝 공정시 게이트 도전층과 인접한 소스 도전층이 제거되어 스텝 커버리지가 개선된 보호막 상에 투명 도전층이 형성함으로써 게이트 도전층과 드레인 도전층을 접속하는 투명 도전층의 단선 발생을 방지하는 효과가 있다.
상기와 같은 특징을 갖는 본 발명에 따른 액정표시장치의 제조방법에 대한 실시예를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
이하, 첨부된 도면들은 본 발명에 따른 액정표시장치의 제조방법에 관한 도면들이다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 개략적으로 도시한 평면도이다.
도 1에 도시된 액정표시장치는 화상표시부(3)과, 화상 표시부(3)의 게이트 라인들(GL1 내지 GLm)을 순차적으로 구동하기 위한 게이트 구동 IC(Integrated Circuit)(2)와, 화상표시부(3)의 데이터라인(DL1 내지 DLn)에 데이터를 공급하기 위한 데이터 구동IC(1)을 구비한다.
화상표시부(3)에는 게이트라인들과 데이터라인들이 교차구조로 형성되고 그 교차구조로 정의된 화소영역에 박막 트랜지스터들(Thin Film Transistor, 이하 TFT라 함) 및 화소전극이 구비된다.
박막 트랜지스터(TFT)는 게이트 라인들 중 어느 하나의 게이트 라인으로부터의 스캔신호에 응답하여 데이터 라인 중 어느 하나의 데이터라인으로부터의 데이터신호를 화소전극에 공급한다. 화소전극은 공급된 데이터신호에 따라 칼라필터기판의 공통전극과 함께 전계를 형성함으로써 화소단위로 액정을 제어하여 화상이 표시되게 한다.
게이트 구동 IC(2)은 각 게이트라인들을 구동하기 위해 쉬프트 레지스터를 포함한 다수의 스테이지(stage)로 구성되어 게이트 스타트 펄스에 응답하여 게이트라인들을 순차 구동한다.
데이터 구동 IC(1)는 쉬프트 레지스터와 래치를 포함하며, 데이터 쉬프트 클럭에 응답하여 데이터 비트를 쉬프트시키며 데이터 출력 인에이블 신호에 응답하여 1라인분의 데이터를 데이터라인들에 동시에 공급한다.
게이트 스타트 펄스가 게이트 구동 IC(2)들에 공급되면 게이트 구동 IC들은 m개의 게이트라인들에 순차적으로 게이트 구동 펄스를 공급함으로써 m개의 게이트라인들이 순차적으로 구동되게 한다. 그러면 박막 트랜지스터(TFT)들은 1 게이트라인분씩 순차적으로 구동되어 1 게이트라인 분씩의 화소들에 데이터 신호들이 순차적으로 공급되게 한다.
도 1에 도시된 게이트 구동 IC는 다수의 쉬프트 레지스터가 포함되고, 도 2에는 상기 다수의 쉬프트 레지스터 중 어느 하나의 쉬프트 레지스터를 도시한 상세 회로도이다.
도 2에 도시된 쉬프트 레지스터(SR1)는 Q노드의 제어에 의해 클럭(CPV)을 제1 게이트 라인(GL1)으로 출력하는 풀-업 트랜지스터인 제1 박막 트랜지스터(T1)와, QB노드의 제어에 의해 저전위 전압(VSS)을 제1 게이트라인(GL1)으로 출력하는 풀-다운 트랜지스터인 제2 박막 트랜지스터(T2)로 구성된 출력 버퍼와, Q노드와 QB 노드를 제어하는 제3 내지 제7박막 트랜지스터(T3 내지 T7)로 구성된 제어부를 구비한다. 제1 내지 제7 박막 트랜지스터(T1 내지 T7)는 N타입 또는 P타입으로 형성되지만 주로 화상 표시부(16)의 박막 트랜지스터(TFT)와 함께 N타입으로 형성된다.
제3 박막 트랜지스터(T3)는 스타트 펄스(STV)에 응답하여 고전위 전압(VDD)이 Q노드에 프리차지되게 한다. 프리차지된 Q노드는 클럭(CPV)에 응답하는 커패시터(C)의 커플링 작용으로 부트스트래핑(Bootstrapping)되어 클럭(CPV)의 하이 전압이 제1 박막 트랜지스터(T1)를 통해 제1 게이트라인(GL1)의 스캔 신호로 출력되게한다. 이어서, 제4 박막 트랜지스터(T4)는 제2 게이트 라인(GL2)의 스캔신호에 응 답하여, 제5 박막 트랜지스터(T5)는 QB노드에 응답하여 Q 노드를 저전위 전압(VSS)으로 방전시킨다. 제6 박막 트랜지스터(T6)는 고전위 전압(VDD) 공급라인에 순방향 다이오드 타입으로 접속되어 QB노드에 고전위 전압(VDD)이 충전되게 하고, 제7 박막트랜지스터(T7)는 Q노드에 응답하여 QB노드를 저전위 전압(VSS)으로 방전시킨다. Q 노드가 제4 및 제5 박막 트랜지스터(T4, T5)를 통해 로우 전압으로 방전되면 제7 박막트랜지스터(T7)가 턴-오프되어 QB노드에 고전위 전압(VDD)이 충전된다.
이에 따라 제2 박막 트랜지스터(T2)가 턴-온되어 제1 게이트 라인(GL1)의 스캔 신호가 저전위 전압(VSS)으로 방전된다. 그리고 제2 박막 트랜지스터(T2)는 스타트 펄스(STV)가 제3 박막 트랜지스터(T3)에 공급되기 이전까지 턴-온 상태를 유지하여 제1 게이트 라인(GL1)은 저전위 전압(VSS)을 유지한다.
이와 같은 본 발명에 따른 액정표시장치는 다수의 박막 트랜지스터들로 구성되는 게이트 구동 IC를 아모퍼스 실리콘을 이용한 액정패널의 박막 트랜지스터기판에 내장한다. 게이트 구동 IC는 박막 트랜지스터기판의 화상표시부와 함께 다수의 마스크 공정으로 형성되므로 적어도 3개의 도전층이 각 절연막을 사이에 두고 적층된 구조를 갖게 된다. 그리고 게이트 구동 IC에는 서로 다른 도전층이 브릿지 전극을 통해 접속되는 상기 Q노드와 같은 점핑부가 다수 존재한다. 즉, 게이트 구동 IC에는 게이트 절연막을 사이에 둔 게이트 도전층과 소스 또는 드레인 도전층이 보호막 상에 투명 도전층으로 형성된 브릿지 전극을 통해 접속되는 점핑부가 다수 존재한다.
도 3은 도 1에 도시된 게이트 구동 IC에 포함된 서로 다른 도전층의 점핑 부(120)를 확대 도시한 평면도이고, 도 4f는 도 3에 도시된 Ⅰ-Ⅰ'선에 따른 점핑부(120)의 단면도이다.
도 3 및 도 4f에 도시된 게이트 구동 IC는 다수 개의 박막 트랜지스터와 접속된 점핑부(120)를 포함하고, 점핑부(120)는 다수 개의 박막 트랜지스터로부터 돌출된 게이트 도전층(100)과 드레인 도전층(104)을 접속시키는 브릿지 전극(114)을 포함한다. 여기서 점핑부(120)는 다수 개의 박막 트랜지스터와 접속된 것으로 한정되지 않고 박막 트랜지스터 기판 상에서 게이트 도전층과 소스 또는 드레인 도전층이 브릿지 전극을 통해 접속되는 구조에 모두 적용된다.
박막 트랜지스터는 도면에는 도시되지 않았지만, 게이트 전극과, 게이트 절연막을 사이에 두고 게이트 전극과 중첩된 반도체층과, 반도체층과 중첩되고 일정 간격으로 이격된 소스 전극 및 드레인 전극을 구비한다. 이러한 박막 트랜지스터 는 도 2에 도시된 다수의 박막 트랜지스터(T1 내지 T7) 중 어느 하나에 해당된다.
점핑부(120)는 박막 트랜지스터로부터 돌출된 게이트 도전층(110), 드레인 도전층(104a) 및 반도체층(105a)와, 게이트 도전층(110)과 드레인 도전층(104a) 각각을 노출시키는 제1 및 제2 콘택홀(140a, 140b)과, 제1 및 제2 콘택홀(140a, 140b)을 경유하여 게이트 도전층(110) 및 드레인 도전층(104a)을 접속시키는 브릿지 전극(114)을 포함한다.
게이트 도전층(110)은 절연 기판(130) 위에 형성되고 그 위에 게이트 절연막(132)이 형성되고, 반도체층(105a) 및 드레인 도전층(104a)은 게이트 절연막(132) 위에 형성되고 그 위에 보호막(134)이 형성된다. 제1 콘택홀(140a)은 보호 막(134) 및 게이트 절연막(132)을 관통하여 게이트 도전층(110)의 일부를 노출시키고 제2 콘택홀(140b)은 보호막(134)을 관통하여 드레인 도전층(104a)의 일부를 노출시킨다. 보호막(134) 위에 투명 도전층으로 형성된 브릿지 전극(114)은 제1 콘택홀(140a)을 경유하여 게이트 도전층(110)과 접속되고 제2 콘택홀(140b)을 경유하여 드레인 도전층(104a) 및 반도체층(105a)과 접속된다. 한편, 브릿지 전극(114)은 소스 도전층을 제거하여 스텝 커버리지가 개선된 보호막(134) 상에 형성됨으로써, 단선불량을 방지할 수 있다. 이때, 소스 도전층의 제거는 반도체층 및 소스/드레인 도전층의 패터닝시 회절 노광마스크의 회절 노광을 이용하여 수행된다.
여기서, 회절 노광 마스크 대신 회절 노광 마스크의 회절 노광부를 하프톤 투과부로 대체한 하프톤 마스크(half tone mask)가 적용되기도 하는데 이하에서는 회절 노광 마스크만 설명하기로 한다.
이러한 도 4f의 구성을 갖는 점핑부(120)의 형성방법을 도시한 공정 순서도는 도 4a 내지 도 4f에 도시하고 있다.
한편, 점핑부(120)의 형성은 도 2에 도시된 다수의 박막 트랜지스터 형성공정과 동시에 수행되지만, 도시된 도 4a 내지 도 4f에는 박막 트랜지스터의 형성방법은 생략하고, 점핑부의 형성방법에 대해서만 개시하기로 한다.
도 4a에 도시된 바와 같이, 절연 기판(130) 상에 점핑부(120)의 게이트 도전층(110)이 형성된다. 게이트 도전층(110)은 절연 기판(130) 상에 스퍼터링 방법등의 증착방법을 통해 제1 도전층을 형성한 후 제1 마스크를 이용한 사진 식각공정으로 패터닝함으로써 형성된다.
이어, 도 4b에 도시된 바와 같이, 게이트 도전층(110)이 형성된 절연기판(130) 상에 제1 절연막인 게이트 절연막(132), 제2 도전층인 반도체층(105) 및 제3 도전층(104)을 순차적으로 형성한다.
다음으로, 도 4c에 도시된 바와 같이, 절연기판(130)상에 점핑부(120)의 반도체층 및 소스/드레인 도전층을 정의하는 포토레지스트 패턴(150)이 형성된다. 포토레지스트 패턴(150)은 제3 도전층(104) 상에 포토레지스트를 형성한 후, 제2 마스크(135)를 배치하여 사진공정을 수행함으로써 형성된다. 여기서 제2 마스크(135)는 광을 모두 통과시키는 투과영역(135a)과, 광의 일부분은 투과시키고 일부분은 차단시키는 복수의 슬릿으로 이루어진 회절노광영역(135b)과, 광을 차단시키는 차단영역(135c)을 포함하는 회절 노광마스크를 사용한다. 이때, 회절 노광영역(135b)은 상기 점핑부의 소스 도전층이 정의될 영역에 대응되고, 차단영역(135c)는 상기 점핑부의 드레인 도전층이 정의될 영역에 대응되는데, 상기 소스 도전층이 정의될 영역은 게이트 도전층(110)과 인접하고 있는 영역이다. 따라서, 회절 노광영역(135b)에 형성된 포토레지스트 패턴(150)의 두께는 차단영역(135c)에 형성된 포토레지스트 패턴(150)의 두께보다 낮은 두께가 형성된다.
계속하여, 도 4d에 도시된 바와 같이, 절연기판(130)상에 점핑부의 반도체층(105a) 및 드레인 도전층(104a)이 형성된다. 반도체층(105a) 및 드레인 도전층(104a)은 제3 도전층(104) 상에 형성된 포토레지스트 패턴(150)을 마스크로 반도체층 및 제3 도전층을 식각하여 형성된다. 다시 말해, 회절 노광영역 및 차단영역에 형성된 포토레지스트 패턴(150)을 마스크로 식각하여 반도체층(105a)를 패터닝함과 동시에 회절 노광영역에는 상기 반도체층(105a) 상에 형성된 제3 도전층 즉, 소스 도전층이 제거되고, 차단영역에는 제3 도전층이 패터닝되어 드레인 도전층(104a)이 형성된다. 따라서, 제2 마스크의 회절 노광영역에 의해 정의된 포토레지스트 패턴(150)을 이용한 반도체층 및 소스/드레인 도전층의 패터닝 공정시 게이트 도전층(110)과 인접한 소스 도전층을 제거된다.
이어, 도 4e에 도시된 바와 같이, 상기 소스 도전층이 제거된 절연 기판 상에 게이트 도전층(110)을 노출하는 제1 콘택홀(140a) 및 드레인 도전층(104a)과 반도체층(105a)을 노출하는 제2 콘택홀(140b)가 구비된 제2 절연막인 보호막(134)이 형성된다.
제1 콘택홀 및 제2 콘택홀이 구비된 보호막(134)은 반도체층(105a) 및 드레인 도전층(104a)이 형성된 절연기판(130) 상에 보호막을 증착한 후 제3 마스크를 이용한 사진 식각공정으로 패터닝함으로써 형성된다.
따라서, 게이트 도전층(110)과 인접 배치된 소스 도전층의 제거로 인해, 그 상부에 증착된 보호막(134)에는 막의 적층구조에 의한 단차부에서 발생되는 스텝 커버리지가 개선된다.
이어, 도 4f에 도시된 바와 같이, 절연 기판(130) 상에 제4 도전층인 투명 도전층(114)이 형성된다. 투명 도전층(114)는 보호막(134)가 형성된 절연 기판 상에 투명 재질의 제3 도전층을 증착한 후 제4 마스크를 이용한 사진 식각공정으로 패터닝함으로써 형성된다. 투명 도전층(114)는 제1 콘택홀(140a)를 경유하여 게이트 도전층(110)과 접속되고, 제2 콘택홀(140b)을 경유하여 드레인 도전층(104a)와 접속되는 브릿지 전극이다. 따라서, 투명 도전층(114)는 상기 소스 도전층이 제거되어 스텝 커버리지가 개선된 보호막상에 형성됨으로써 단선불량이 방지된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 개략적으로 도시한 평면도이다.
도 2는 도 1의 게이트 구동 IC에 내장된 다수의 쉬프트 레지스터 중 어느 하나의 쉬프트 레지스터를 도시한 상세 회로도
도 3은 도 1의 게이트 구동 IC에 포함된 서로 다른 도전층의 점핑부를 확대 도시한 평면도
도 4a 내지 도 4f는 본 발명에 따른 점핑부의 형성방법을 도시한 공정 순서도

Claims (5)

  1. 절연 기판 상에 제 1 도전층을 패터닝하여 게이트 도전층을 형성하는 단계;
    상기 게이트 도전층을 포함한 상기 절연 기판 전면에 제 1 절연막인 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제 2 도전층과 제 3 도전층을 형성하는 단계;
    상기 제 2 도전층을 패터닝하여 상기 게이트 도전층에 대응되지 않는 영역에 반도체층을 형성하고, 상기 반도체층의 소정 영역 상에만 남도록 상기 제 3 도전층을 패터닝하여 드레인 도전층을 형성하는 단계;
    상기 드레인 도전층을 포함하는 상기 반도체층 전면에 제 2 절연막인 보호막을 형성하는 단계;
    상기 게이트 절연막과 보호막을 패터닝하여 상기 게이트 도전층의 소정 영역을 노출하는 제 1 콘택홀을 형성하고, 상기 보호막을 패터닝하여 상기 반도체층과 드레인 도전층의 소정 영역을 노출하는 제 2 콘택홀을 형성하는 단계; 및
    상기 제 1 및 제 2 콘택홀을 포함하는 상기 보호막 전면에 제 4 도전층인 투명 도전층을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  2. 제1 항에 있어서,
    상기 제 2 도전층을 패터닝하여 상기 게이트 도전층에 대응되지 않는 영역에 반도체층을 형성하고, 상기 반도체층의 소정 영역 상에만 남도록 상기 제 3 도전층을 패터닝하여 드레인 도전층을 형성하는 단계는, 상기 제 3 도전층 상에 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 회절 노광 마스크를 이용한 사진공정을 수행하여 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 마스크로 이용하여 노출된 상기 제 2 도전층 및 제3 도전층을 식각하는 단계를 특징으로 하는 액정표시장치의 제조방법.
  3. 제2 항에 있어서,
    상기 회절 노광 마스크는 상기 제 2 도전층의 일측에 형성되는 제 3 도전층을 패터닝하도록 배치되는 차단영역과,
    상기 게이트 도전층과 인접한 영역에 형성된 상기 제 3 도전층을 제거하도록 배치되는 회절 노광부를 구비하는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제1 항에 있어서,
    상기 게이트 도전층과 드레인 도전층을 접속시키는 상기 투명 도전층을 포함하는 점핑부는 다수의 화소영역으로 구성된 화상표시부와, 상기 화상표시부를 구동하는 구동회로를 포함하는 상기 박막 트랜지스터 기판에 형성되고,
    상기 화상표시부는 상기 화소영역 각각에 형성된 화소전극과, 상기 화소전극과 접속된 박막 트랜지스터와, 상기 박막 트랜지스터를 제어하는 게이트라인과, 상기 박막 트랜지스터에 데이터를 공급하는 데이터라인을 포함하고,
    상기 구동회로는 상기 게이트라인을 구동하는 게이트 구동회로를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 삭제
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