KR100825102B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
절연 기판 위에 게이트 배선이 형성되어 있고, 게이트 절연막이 게이트 배선을 덮고 있으며, 게이트 절연막 위에 반도체 패턴이 형성되어 있다. 반도체 패턴과 게이트 절연막 위에는 소스 전극 및 드레인 전극과 데이터선을 포함하는 데이터 배선이 형성되어 있고, 데이터 배선 위에는 보호막이 형성되어 있다. 보호막 위에는 접촉 구멍을 통하여 드레인 전극과 연결되는 있는 화소 전극이 형성되어 있다. 이 때, 게이트 배선 및 데이터 배선은 Ag에 Zn, In, Sn 및 Cr 중의 어느 하나 이상의 물질이 혼합되어 이루어진 Ag 합금으로 이루어져 있다.
박막트랜지스터기판, 저항, 접착성, Ag, 내화학성
Description
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고,
도 2는 도 1의 Ⅱ-Ⅱ 선에 대한 단면도이고,
도 3a, 4a, 5a 및 6a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 배치도이고,
도 3b는 도 3a에서 IIIb-IIIb' 선에 대한 단면도이고,
도 4b는 도 4a에서 IVb-IVb' 선에 대한 단면도로서 도 3b의 다음 단계를 도시한 단면도이고,
도 5b는 도 5a에서 Vb-Vb' 선에 대한 단면도로서 도 4b의 다음 단계를 도시한 단면도이고,
도 6b는 도 6a에서 VIb-VIb' 선에 대한 단면도로서 도 6의 다음 단계를 도시한 단면도이고,
도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,
도 8 및 도 9는 각각 도 7의 VII-VII' 선 및 IX-IX'선에 대한 단면도이고,
도 10a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 10b 및 10c는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도이며,
도 11a 및 11b는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도로서, 도 10b 및 도 10c 다음 단계에서의 단면도이고,
도 12a는 도 11a 및 11b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 12b 및 12c는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도이며,
도 13a, 14a, 15a와 도 13b, 14b, 15b는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도로서 도 12b 및 12c 다음 단계들을 공정 순서에 따라 도시한 것이고,
도 16a 및 도 16b는 도 15a 및 15b 다음 단계에서의 박막 트랜지스터 기판의 단면도이고,
도 17a는 도 16a 및 도 16b의 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 17b 및 17c는 각각 도 17a에서 XVIIb-XVIIb' 선 및 XVIIc-XVIIc' 선에 대한 단면도이고,
도 18은 본 발명의 실시예에 따른 박막 트랜지스터 기판에 적용된 배선의 형성과정을 나타내는 모식도이고,
도 19a는 Ag(Zn)으로 이루어진 박막을 열처리함에 따른 비저항값의 변화를 나타내는 그래프이고,
도 19b는 Ag(Zn)으로 이루어진 박막을 350℃에서 진공 열처리한 후 측정한 AES(Auger Electron Spectrometry)의 depth profile이고,
도 19c는 n+ 비정질 규소층 위에 형성한 Ag(Zn) 박막을 열처리하기 전과 후의 n+ 비정질 규소층과의 접촉 저항 변화를 나타내는 그래프이고,
도 20a는 Ag(Zn) 합금 박막을 열처리하기 전과 후의 스크래치 테스트 결과를 타나내는 사진이고,
도 20b는 순수 Ag 박막과 Ag(Zn) 박막을 300℃로 열처리하고 CF4+O2 플라스마에 노출시킨 이후 촬영한 SEM 사진이고,
도 21은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,
도 22는 도 21에 도시한 박막 트랜지스터 기판을 XXII-XXII' 선을 따라 잘라 도시한 단면도이고,
도 23a는 본 발명의 제3 실시예에 따라 제조하는 첫 번째 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 23b는 도 23a에서 XXIIIb-XXIIIb' 선을 따라 잘라 도시한 단면도이며,
도 24a는 본 발명의 제3 실시예에 따라 제조하는 두 번째 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 24b는 도 24a에서 XXIVb-XXIVb' 선을 따라 잘라 도시한 단면도이며,
도 25a는 본 발명의 제3 실시예에 따라 제조하는 세 번째 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 25b는 도 25a에서 XXVb-XXVb' 선을 따라 잘라 도시한 단면도이며,
도 26a는 본 발명의 제3 실시예에 따라 제조하는 네 번째 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 26b는 도 26a에서 XXVIb-XXVIb' 선을 따라 잘라 도시한 단면도이며,
도 27a는 본 발명의 제3 실시예에 따라 제조하는 다섯 번째 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 27b는 도 27a에서 XXⅦb-XXⅦb' 선을 따라 잘라 도시한 단면도이고,
도 28은 본 발명의 제4 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,
도 29 및 도 30은 도 28에 도시한 박막 트랜지스터 기판을 XXVIII-XXVIII' 선 및 XXIX-XXIX'선을 따라 잘라 도시한 단면도이고,
도 31a는 본 발명의 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 31b 및 31c는 각각 도 31a에서 XXXIb-XXXIb' 선 및 XXXIc-XXXIc' 선을 따라 잘라 도시한 단면도이며,
도 32a 및 32b는 각각 도 31a에서 XXXIb-XXXIb' 선 및 XXXIc-XXXIc' 선을 따라 잘라 도시한 단면도로서, 도 31b 및 도 31c 다음 단계에서의 단면도이고,
도 33a는 도 32a 및 32b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 33b 및 33c는 각각 도 33a에서 XXXIIIb-XXXIIIb' 선 및 XXXIIIc-XXXIIIc' 선을 따라 잘라 도시한 단면도이며,
도 34a, 35a, 36a와 도 34b, 35b, 36b는 각각 도 33a에서 XXXIIIb-XXXIIIb' 선 및 XXXIIIc-XXXIIIc' 선을 따라 잘라 도시한 단면도로서 도 33b 및 33c 다음 단계들을 공정 순서에 따라 도시한 것이고,
도 37a는 도 36a 및 36b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 37b 및 37c는 각각 도 37a에서 XXXVIIb-XXXVIIb' 선 및 XXXVIIc-XXXVIIc' 선을 따라 잘라 도시한 단면도이고,
도 38a는 도 37a 내지 도 37c의 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 38b 및 38c는 각각 도 38a에서 XXXVIIIb-XXXVIIIb' 선 및 XXXVIIIc-XXXVIIIc' 선을 따라 잘라 도시한 단면도이다.
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터 기판은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연막 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 보호막 등으로 이루어져 있다. 박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막과 보호막 등으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이러한 박막 트랜지스터 기판을 사용하는 대표적 장치로서 액정 표시 장치가 있는데, 액정 표시 장치가 점차 대형화, 고정세화 되어 감에 따라 게이트 배선 및 데이터 배선 등의 길이가 크게 증가하고 반대로 폭은 점점 감소하고 있다. 이에 따라 배선의 저항 및 각종 기생 용량의 증가로 인한 신호 왜곡 문제가 심각한 문제로 대두되고 있다. 따라서 종래 배선 재료로서 일반적으로 사용되고 있는 알루미늄 합금에 비하여 낮은 비저항을 가지면서 비정질 규소층과의 양호한 접촉 특성을 갖는 은(Ag)을 이용하여 배선을 형성하는 방법이 주목받고 있다.
그러나 은은 유리 기판이나 규소층 등에 대하여 접착력이 약하다는 문제점을 가지고 있다. 접착력이 약하면 세정 등의 후속 공정에서 박막이 들뜨거나 벗겨지게 되어 배선이 끊어지는 등의 불량이 빈발한다. 또한 은은 질화규소 등으로 이루어진 절연막을 식각하는 과정에서 건식 식각에 의하여 쉽게 손상되는 문제점도 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는 은을 이용하는 저저항 배선 구조를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 은을 이용한 저저항 배선 구조를 가지는 박막 트랜지스터 기판의 신뢰성을 향상시키는 것이다.
이러한 과제를 해결하기 위하여 본 발명에서는 Ag에 산화 성향이 높은 물질을 첨가하여 증착하고 이를 열처리하여 배선을 형성한다.
구체적으로는 절연 기판, 상기 절연 기판 위에 형성되어 있는 제1 신호선,
상기 제1 신호선 위에 형성되어 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 제1 신호선과 교차하고 있는 제2 신호선, 상기 제1 신호선 및 상기 제2 신호선과 연결되어 있는 박막 트랜지스터, 상기 박막 트랜지스터 위에 형성되어 있으며 상기 박막 트랜지스터의 소정 전극을 노출시키는 제1 접촉구를 가지는 제2 절연막, 상기 제2 절연막 위에 형성되어 있으며 상기 제1 접촉구를 통하여 상기 박막 트랜지스터의 소정 전극과 연결되어 있는 화소 전극을 포함하고, 상기 제1 및 제2 신호선 중의 적어도 하나는 Ag에 Zn, In, Sn 및 Cr로 이루어지는 첨가물 중의 어느 하나 이상이 혼합되어 이루어진 Ag 합금으로 이루어지는 박막 트랜지스터 기판을 마련한다.
이 때, 상기 제1 및 제2 신호선 중 상기 Ag 합금으로 이루어진 신호선의 표면 및 계면에 상기 첨가물의 산화물로 이루어진 막이 형성되어 있는 것이 바람직하다.
또는, 절연 기판 위에 형성되어 있으며, 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선, 게이트 배선을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체 패턴, 상기 반도체 패턴 위에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결되어 있으며 상기 게이트선과 교차하여 화소 영역을 정의하는 데이터선을 포함하는 데이터 배선, 상기 드레인 전극을 드러내는 제1 접촉 구멍을 가지는 보호막, 상기 보호막 상부에 형성되어 있으며, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 있는 화소 전극을 포함하고, 상기 게이트 배선 및 상기 데이터 배선 중의 적어도 하나는 Ag에 Zn, In, Sn 및 Cr 중의 어느 하나 이상의 물질이 혼합되어 이루어진 Ag 합금으로 이루어져 있는 박막 트랜지스터 기판을 마련한다.
또는 절연 기판, 상기 기판 위에 형성되어 있으며 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선, 상기 게이트 배선 위에 형성되어 있으며 적어도 상기 게이트 패드를 노출시키는 접촉구를 가지는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층 패턴, 상기 반도체층 패턴 위에 형성되어 있 는 접촉층 패턴, 상기 접촉층 패턴 위에 형성되어 있고 상기 접촉층 패턴과 실질적으로 동일한 형태를 가지며 소스 전극, 드레인 전극, 데이터선 및 데이터 패드를 포함하는 데이터 배선, 상기 데이터 배선 위에 형성되어 있으며 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 노출시키는 접촉구를 가지는 보호막, 노출되어 있는 상기 게이트 패드, 데이터 패드 및 드레인 전극과 각각 전기적으로 연결되는 투명 전극층 패턴을 포함하고, 상기 게이트 배선 및 상기 데이터 배선 중의 적어도 하나는 Ag에 Zn, In, Sn 및 Cr로 이루어지는 첨가물 중의 어느 하나 이상이 혼합되어 이루어진 Ag 합금으로 이루어져 있는 박막 트랜지스터 기판을 마련한다.
이상에서, 상기 게이트 배선 및 상기 데이터 배선 중, 상기 Ag 합금으로 이루어진 배선의 표면 및 계면에 상기 첨가물의 산화물로 이루어진 막이 형성되어 있는 것이 바람직하다.
이러한 구조의 박막 트랜지스터 기판은 절연 기판 위에 게이트선, 상기 게이트선과 연결되어 있는 게이트 전극 및 상기 게이트선과 연결되어 있는 게이트 패드를 포함하는 게이트 배선을 형성하는 단계, 게이트 절연막을 형성하는 단계, 반도체층을 형성하는 단계, 도전 물질을 적층하고 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터 패드, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, 보호막을 형성하는 단계, 상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계, 투명 도전막을 적층하고 패터닝하여 상기 접촉 구멍을 통하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극과 각각 연결되는 보조 게이트 패드, 보조 데이터 패드 및 화소 전극을 형성하는 단계를 포함하고, 상기 게이트 배선을 형성하는 단계와 상기 데이터 배선을 형성하는 단계 중 적어도 하나는 Zn, In, Sn 및 Cr로 이루어지는 첨가물 중의 어느 하나 이상과 Ag를 함께 스퍼터링하여 Ag 합금층을 형성하는 단계, 상기 Ag 합금층을 패터닝하는 단계, 및 상기 Ag 합금층을 열처리하는 단계로 이루어지는 박막 트랜지스터 기판의 제조 방법을 통하여 제조한다.
또는, 절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계, 상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체 패턴을 형성하는 단계, 상기 게이트 절연막 상부에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결된 데이터선을 포함하는 데이터 배선을 형성하는 단계, 상기 기판 위에 적, 녹, 청의 안료를 포함하는 감광성 물질을 이용하여 상기 데이터 배선을 덮는 적, 녹, 청 컬러 필터를 형성하면서, 상기 드레인 전극을 드러내는 제1 개구부를 형성하는 단계, 상기 적, 녹, 청 컬러 필터를 덮는 보호막을 적층하는 단계, 상기 보호막을 패터닝하여 상기 드레인 전극을 드러내는 제1 접촉 구멍을 상기 제1 개구부 안쪽에 형성하는 단계, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 게이트 배선을 형성하는 단계와 상기 데이터 배선을 형성하는 단계 중 적어도 하나는 Zn, In, Sn 및 Cr로 이루어지는 첨가물 중의 어느 하나 이상과 Ag를 함께 스퍼터링하여 Ag 합금층을 형성하는 단계, 상기 Ag 합금층을 패터닝하는 단계, 및 상기 Ag 합금층을 열처리하는 단계로 이루어지는 박막 트랜지스터 기판의 제조 방법을 통하여 제조한다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 저저항 배선의 구조를 적용한 박막 트랜지스터 기판 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 도 2는 도 1에 도시한 박막 트랜지스터 기판의 Ⅱ-Ⅱ' 선에 대한 단면도이다.
절연 기판(10) 위에 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다. 이 때, 게이트 배선(22, 24, 26)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. ZnOx막은 게이트 배선(22, 24, 26)과 그 하부의 기판(10)과의 접착력을 증가시키며, 이후의 공정에서 CF4+O2 플라스마 등의 건식 식각제로부터 게이트 배선(22, 24, 26)을 보호하는 역할을 한다. ZnOx막은 Ag(Zn) 합금으로 이루어진 게이트 배선(22, 24, 26)을 열처리함으로써 Zn이 표면과 계면으로 확산되고, 표면과 계면으로 확산된 Zn이 우선 산화되어 산화막을 형성한 것이다. ZnOx막은 전도성을 가지고 있어서 이후 게이트 패드(24)에 외부 회로를 연결하더라도 접촉 저항이 심각하게 높아지지는 않는다.
한편, 본 실시예에서는 Ag에 첨가하는 물질로 Zn을 들고 있으나 Zn 이외에도 In, Sn 및 Cr 등의 원소가 Zn을 대신하여 첨가 물질로 사용될 수 있다. 이들 첨가 물질들은 모두 산화 성향이 강하고 그 산화물이 전도성을 가지는 것들이다.
게이트 배선(22, 24, 26)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다.
기판(10) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.
게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(55, 56)이 각각 형성되어 있다.
저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 게이트 배선(22, 24, 26)과 마찬가지로 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 데이터 배선(62, 65, 66, 68)이 형성되어 있다. 이 때, 데이터 배선(62, 65, 66, 68)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. ZnOx막은 데이터 배선(62, 65, 66, 68)과 그 하부의 게이트 절연막(30) 및 저항성 접촉층(55, 56)과의 접착력을 증가시키며, 이후의 공정에서 보호막(70)에 접촉구(74, 76, 78)를 형성할 때 사용하는 CF4+O2 플라스마 등의 건식 식각제로부터 데이터 배선(62, 65, 66, 68)을 보호하는 역할을 한다. ZnOx막은 Ag(Zn) 합금으로 이루어진 데이터 배선(62, 65, 66, 68)을 열처리함으로써 Zn이 표면과 계면으로 확산되고, 표면과 계면으로 확산된 Zn이 우선 산화되어 산화막을 형성한 것이다. ZnOx막은 전도성을 가지고 있어서 소스 및 드레인 전극(65, 66)과 그 하부의 접촉층(55, 56)과의 사이에 접촉 저항이 심각하게 높아지지는 않는다.
데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(54)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다.
데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 질화규소(SiNx), PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막), 및 아크릴계 유기 절연 막 등으로 이루어진 보호막(70)이 형성되어 있다. PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 유전 상수가 4이하(유전 상수는 2에서 4사이의 값을 가진다.)로 유전율이 매우 낮다. 따라서, 두께가 얇아도 기생 용량 문제가 발생하지 않는다. 또 다른 막과의 접착성 및 스텝 커버리지(step coverage)가 우수하다. 또한 무기질 CVD막이므로 내열성이 유기 절연막에 비하여 우수하다. 아울러 PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 증착 속도나 식각 속도가 질화 규소막에 비하여 4~10배 빠르므로 공정 시간 면에서도 매우 유리하다.
보호막(70)에는 드레인 전극(66) 및 데이터 패드(68)를 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)이 형성되어 있다. 이때, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)은 각을 가지거나 원형의 다양한 모양으로 형성될 수 있으며, 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다.
보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소 영역에 위치하는 화소 전극(82)이 형성되어 있다. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트 패드(24) 및 데이터 패드(68)와 연결되어 있는 보조 게이트 패드(86) 및 보조 데이터 패드(88)가 형성되어 있다. 여기서, 화소 전극(82)과 보조 게이트 패드(86) 및 보조 데이터 패드(86)는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어져 있다.
여기서, 화소 전극(82)은 도1 및 도 2에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다.
또, 화소 전극(82)은 데이터선(62)과도 중첩하도록 형성하여 개구율을 극대화할 수 있다. 이처럼 개구율을 극대화하기 위하여 화소 전극(82)을 데이터선(62)과 중첩시켜 형성하더라도 보호막(70)의 저유전율 CVD막 등으로 형성하면 이들 사이에서 형성되는 기생 용량은 문제가 되지 않을 정도로 작게 유지할 수 있다.
그러면, 이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 1 및 도 2와 도 3a 내지 도 7b를 참고로 하여 상세히 설명한다.
먼저, 도 3a 및 3b에 도시한 바와 같이, 기판(10) 위에 Ag(Zn) 박막을 증착하고, 사진 식각하여 게이트선(22), 게이트 전극(26) 및 게이트 패드(24)를 포함하는 가로 방향으로 뻗어 있는 게이트 배선(22, 24, 26)을 형성한다. 이 때, Ag(Zn) 박막은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 형성한다. 이어서 약 300℃ 정도의 온도에서 열처리하여 Zn을 확산시키고 게이트 배선(22, 24, 26)의 표면 및 계면에 ZnOx막을 형성한다.
다음, 도 4a 및 도 4b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층(50)의 삼층막을 연속하여 적층하고, 반도체층(40)과 도핑된 비정질 규소층(50)을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 반도체층(40)과 저항성 접촉 층(50)을 형성한다.
다음, 도 5a 내지 도 5b에 도시한 바와 같이, Ag(Zn) 박막을 증착하고 사진 식각하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)은 한쪽 끝에 연결되어 있는 데이터 패드(68) 및 소스 전극(64)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선을 형성한다. 이 때, Ag(Zn) 박막은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 형성한다. 이어서 약 300℃ 정도의 온도에서 열처리하여 Zn을 확산시키고 게이트 배선(22, 24, 26)의 표면 및 계면에 ZnOx막을 형성한다.
이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다.
다음으로, 도 6a 및 6b에서 보는 바와 같이, 질화규소막, a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다.
이어, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트 패드(24), 드레인 전극(66) 및 데이터 패드(68)를 드러내는 접촉 구멍(74, 76, 78)을 형성한다. 여기서, 접촉 구멍(74, 76, 78)은 각을 가지는 모양 또는 원형의 모양으로 형성할 수 있으며, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)의 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다.
다음, 마지막으로 도 1 및 2에 도시한 바와 같이, ITO 또는 IZO막을 증착하고 사진 식각하여 제1 접촉 구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 제2 및 제3 접촉 구멍(74, 78)을 통하여 게이트 패드(24) 및 데이터 패드(68)와 각각 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 형성한다. ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다. 이는 접촉 구멍(74, 76, 78)을 통해 노출되어 있는 금속막(24, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
이상과 같이 게이트 배선과 데이터 배선을 Ag(Zn) 등의 은 합금으로 형성고 열처리함으로써 저저항 배선을 구현함과 동시에 배선의 신뢰성을 확보한다. 여기서, 은(Ag) 합금층의 열처리는 200℃에서 400℃ 사이의 온도로 행해진다.
한편 본 발명의 제1 실시예에서는 게이트 배선과 데이터 배선 모두를 Ag(Zn) 등의 합금으로 형성하고 있으나 필요에 따라 게이트 배선과 데이터 배선 중 어느 하나만을 Ag(Zn) 등의 합금으로 형성할 수도 있다.
이러한 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 도 7 내지 도 9를 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다.
도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 8 및 도 9는 각각 도 7에 도시한 박막 트랜지스터 기판을 VIII-VIII' 선 및 IX-IX' 선에 대한 단면도이다.
먼저, 절연 기판(10) 위에 제1 실시예와 동일하게 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다. 이 때, 게이트 배선(22, 24, 26)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. 게이트 배선은 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함한다.
기판(10) 위에는 게이트선(22)과 평행하게 유지 전극선(28)이 형성되어 있다. 유지 전극선(28) 역시 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있다. 이 때, 유지 전극선(28)의 표면 및 계면에도 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다. 유지 전극선(28)에는 상부 기판의 공통 전극과 동일한 전압이 인가되는 것이 보통이다.
게이트 배선(22, 24, 26) 및 유지 전극선(28) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26) 및 유지 전극선(28)을 덮고 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.
저항성 접촉층 패턴(55, 56, 58) 위에는 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다. 이 때, 데이터 배선(62, 64, 65, 66, 68)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. 데이터 배선(62, 64, 65, 66, 68)은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부(62, 68, 65)를 포함하며, 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극선(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(64)도 포함한다. 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다.
접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다.
한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(64) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
데이터 배선(62, 64, 65, 66, 68) 위에는 질화규소나 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막) 또는 유기 절연막으로 이루어진 보호막(70)이 형성되어 있다. 보호막(70)은 드레인 전극(66), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68) 을 드러내는 접촉구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)을 가지고 있다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO 도는 IZO(indium tin oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. 한편, 게이트 패드(24) 및 데이터 패드(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)가 형성되어 있으며, 이들은 패드(24, 68)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
그러면, 도 7 내지 도 9의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 4매 마스크를 이용하여 제조하는 방법에 대하여 상세하게 도 8 내지 도 10과 도 10a 내지 도 17c를 참조하여 설명하기로 한다.
먼저, 도 10a 내지 10c에 도시한 바와 같이, 제1 실시예와 동일하게 기판(10) 위에 Ag(Zn) 박막을 증착하고, 사진 식각하여 게이트선(22), 게이트 전극(26) 및 게이트 패드(24)를 포함하는 가로 방향으로 뻗어 있는 게이트 배선(22, 24, 26)과 유지 전극선(28)을 형성한다. 이 때, Ag(Zn) 박막은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 형성한다. 이어서 약 300℃ 정도의 온도에서 열처리하여 Zn을 확산시키고 게이트 배선(22, 24, 26)의 표면 및 계면에 ZnOx막을 형성한다.
다음, 도 11a 및 11b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 데이터 배선을 형성하기 위한 도전체층(60)을 형성한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다. 이 때 도전체층(60)은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 Ag(Zn) 합금막으로 형성한다.
그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 12b 및 12c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114) 의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.
이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.
이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.
먼저, 도 13a 및 13b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다.
이렇게 하면, 도 13a 및 도 13b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(68)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다.
이어, 도 14a 및 14b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 도 14a 및 14b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(64) 하부의 중간층 패턴을 가리킨다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 도 15a 및 15b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. 이때, 도 15b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.
마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.
이어서 약 300℃ 정도의 온도에서 데이터 배선(62, 64, 65, 66, 68)을 열처리하여 Zn을 확산시키고 데이터 배선(62, 64, 65, 66, 68)의 표면 및 계면에 ZnOx막을 형성한다. 이러한 열처리 공정은 데이터 배선(62, 64, 65, 66, 68)을 패터닝한 직후에 진행할 수도 있다. 즉, 도 13a 및 도 13b의 단계에서 도 14a 및 도 14b의 단계로 넘어가기 이전 단계에서 진행할 수도 있다.
다음, 도 16a 및 도 16b에 도시한 바와 같이, 질화규소나 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다.
이어, 도 17a 내지 도 17c에 도시한 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극(66), 게이트 패드(24), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(76, 74, 78, 72)을 형성한다. 이때, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)의 면적은 2mm×60㎛를 넘지 않으며, 0.5mm×15㎛ 이상인 것이 바람직하다.
마지막으로, 도 8 내지 도 10에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO층 또는 IZO층을 증착하고 사진 식각하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)과 연결된 화소 전극(82), 게이트 패드(24)와 연결된 보조 게이트 패드(86) 및 데이터 패드(68)와 연결된 보조 데이터 패드(88)를 형성한다.
한편, ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 접촉 구멍(72, 74, 76, 78)을 통해 드러난 금속막(24, 64, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)을 분리함으로써 제조 공정을 단순화할 수 있다.
한편 본 발명의 제2 실시예에서도 게이트 배선과 데이터 배선 모두를 Ag(Zn)으로 형성하고 있으나 필요에 따라 게이트 배선과 데이터 배선 중 어느 하나만을 Ag(Zn)으로 형성할 수도 있다.
그러면 이상의 실시예에서 적용한 Ag(Zn) 배선의 형성 과정과 그 물성에 대하여 좀더 구체적으로 살펴본다.
도 18은 본 발명의 실시예에 따른 박막 트랜지스터 기판에 적용된 배선의 형성과정을 나타내는 모식도이다. 도 18은 n+ 비정질 규소층 위에 Ag(Zn)을 증착하여 배선을 형성하는 경우를 나타내고 있다.
n+ 비정질 규소층 위에 Ag와 Zn을 직류 마그네트론 스퍼터링 방법을 사용하여 함께 증착하고, 이를 사진 식각하여 배선 패턴을 형성한다.
이어서 배선 패턴을 열처리하여 Zn을 배선 패턴의 표면 및 계면으로 확산시킨다.
확산된 Zn은 배선의 표면 및 계면으로 노출되면서 산화되어 배선의 표면 및 계면에 ZnOx막을 형성한다. 이 때, 공기 중에 노출되어 있는 표면에 비하여 n+ 비정질 규소층과 접하고 있는 계면에는 산소량이 적기 때문에 ZnOx막의 두께가 공기 중에 노출된 부분에 비하여 얇게 형성된다. 이렇게 형성된 ZnOx막은 n+ 비정질 규소층과의 접착력을 향상시킴과 동시에 배선층의 산화 방지막 및 물리 화학적 보호막의 역할을 하게 된다.
도 19a는 Ag(Zn)으로 이루어진 박막을 열처리함에 따른 비저항값의 변화를 나타내는 그래프이다.
도 19a의 측정에 사용된 Ag(Zn) 박막은 교류 마그네트론 스퍼터링법에 의하여 제작하였으며 Ag에 Zn이 5at% 첨가되어 있는 조건이며, 두께는 1,900Å으로 증 착하였다.
도 19a에 의하면 증착 직후(as-dep)에는 비저항이 4.9 mu OMEGA /cm이며, 이를 열처리함에 따라 비저항은 계속 감소하여 500℃에서는 약 2 mu OMEGA /cm 정도가지 낮아진다. 이 때, 열처리는 2.0 ×10-5Torr의 진공도에서 30분간 진행하였다.
도 19b는 Ag(Zn)으로 이루어진 박막을 350℃에서 진공 열처리한 후 측정한 AES(Auger Electron Spectrometry)의 depth profile이다. 즉, 도 19b는 Ag(Zn) 합금 박막을 350℃에서 진공 열처리한 시편을 스퍼터링을 통하여 파들어가면서 성분비를 측정한 것이다.
도 19b에 의하면 박막 표면에 ZnO가 집중되어 있고 스퍼터링을 통하여 2분 정도 파들어간 위치부터는 Zn이 거의 존재하지 않는 분포를 나타낸다. 이는 열처리를 통하여 박막 내부의 Zn이 표면과 계면으로 확산하여 로 안에 존재하는 산소와 반응하여 ZnO를 형성하기 때문이며 계면에서는 산소의 존재가 미미하여 ZnO의 형성이 적게 일어난다.
도 19c는 n+ 비정질 규소층 위에 형성한 Ag(Zn) 박막을 열처리하기 전과 후의 n+ 비정질 규소층과의 접촉 저항 변화를 나타내는 그래프이다.
증착 직후(As-dep 상태), 즉 열처리 이전의 상태에서는 접촉 저항이 2.3 ×107Ω정도로 측정되었고, 300℃에서 열처리한 박막의 접촉 저항은 5 ×107Ω의 값으로 측정되었다. 이를 통하여 Ag(Zn) 합금 박막의 계면에 ZnO가 형성되더라도 ZnO가 전도성을 가지므로 접촉 저항을 크게 증가시키지는 않음을 확인할 수 있다.
도 20a는 Ag(Zn) 합금 박막을 열처리하기 전과 후의 스크래치 테스트 결과를 나타내는 사진이다.
도 20a는 Ag(Zn)의 접착력을 측정하기 위한 스크래치 테스트 결과이다. 스크래치 테스트는 일정한 반경의 다이아몬드 팁(tip)을 박막의 표면에 수직으로 위치시킨 후 일정한 길이를 진행하면서 힘을 증가시켜 박막이 기판과 박리되는 시점의 접착력을 측정하는 분석 방법이다. 도 20a에서 알 수 있듯이 열처리를 통하여접착력이 향상되었음을 확인할 수 있으며, 이는 열처리를 통하여 계면으로 확산되어진 Zn 원소의 계면 반응에 의하여 접착력이 향상된 것으로 판단된다.
도 20b는 순수 Ag 박막과 Ag(Zn) 박막을 300℃로 열처리하고 CF4+O2 플라스마에 노출시킨 이후 촬영한 SEM 사진이다.
도 20b는 Ag(Zn)의 건식 식각제에 대한 내화학성 실험에 대한 결과이다. 데이터 배선 금속은 보호막 증착 후 접촉구 형성을 위하여 CF4 + O2나 SF6 + O2 의 플라스마 식각을 실시하게 된다. 이러한 조건에서의 본 발명의 효과를 검증하기 위하여 순수 Ag와 300℃에서 열처리한 Ag(Zn)을 다음과 같은 플라스마 조건에 노출시켰다. CF4 : O2 = 20 : 5 의 성분비로 130mTorr, 150W의 전력, 노출시간은 5분.
도 20b에서 알 수 있는 바와 같이 순수 Ag는 플라스마 가스와 반응하여 표면 거칠기 변화와 부피 팽창이 일어났으나, 열처리되어 표면에 ZnO를 형성한 Ag(Zn) 합금은 표면 변화가 별로 나타나지 않았다.
이상에서 알 수 있는 바와 같이, Ag(Zn) 합금은 산화 성향이 높은 Zn을 첨가 하고 열처리 공정을 통해 Zn 원소를 표면과 계면으로 확산시킴으로써 ZnO막을 형성하여 산화 방지와 접착력 증가, 그리고 건식 식각제에 대한 내성의 향상을 도모할 수 있다. 또한 열처리를 통하여 박막 안쪽에 존재하는 Zn 원소가 확산되어 나감으로써 박막 내부는 순수 Ag에 가까운 낮은 비저항을 갖게 된다. 또한 ZnO는 전도성을 가지는 산화막으로 기존의 합금 공정의 문제점인 n+ 비정질 규소층 및 IZO 등의 투명 도전막과의 높은 접촉 저항 문제를 해결할 수 있다.
한편, 이상에서는 Ag에 첨가하는 물질로 Zn을 들고 있으나 Zn 이외에도 In, Sn 및 Cr 등의 원소가 Zn을 대신하여 첨가 물질로 사용될 수 있다. 이들 첨가 물질들은 모두 산화 성향이 강하고 그 산화물이 전도성을 가지는 것들이다.
그러면 이러한 배선 구조를 이용하는 박막 트랜지스터 기판의 다른 실시예를 설명한다.
먼저, 도 21 내지 도 22를 참고로 하여 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.
도 21은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 22는 도 21에 도시한 박막 트랜지스터 기판을 XXⅡ-XXⅡ' 선을 따라 잘라 도시한 단면도이다.
먼저, 절연 기판(10) 위에 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다. 이 때, 게이트 배선(22, 24, 26)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있 다. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함한다. 게이트선(22)의 돌출부는 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(64)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다.
게이트 배선(22, 24, 26) 및 기판(10) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 있으며, 게이트 전극(24)은 게이트 절연막(30)으로 덮여 있다.
게이트 절연막 패턴(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(40)이 형성되어 있으며, 반도체 패턴(40) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer)(55, 56)이 형성되어 있다.
저항성 접촉층(55, 56) 위에는 박막 트랜지스터의 소스 전극(65)과 드레인 전극(66)이 각각 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있으며 소스 전극(65)과 연결되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(68) 및 게이트선(22)의 돌출부와 중첩되어 있는 유지 축전기용 도전체 패턴(64)도 포함한다. 이 때, 데이터 배선(62, 64, 65, 66, 68)은 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있다. 이 때, 데이터 배선(62, 64, 65, 66, 68)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다.
저항성 접촉층(55, 56)은 그 하부의 반도체 패턴(40)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 한다.
도면에 도시하지 않았지만, 데이터 배선(62, 64, 65, 66, 68)과 데이터 배선(62, 64, 65, 66, 68)으로 가리지 않는 반도체 패턴(40) 상부에는 산화 규소 또는 질화 규소 등의 절연 물질로 이루어진 층간 절연막이 형성될 수 있다.
게이트 절연막(30) 상부의 화소 영역에는 드레인 전극(65)과 유지 축전기용 도전체 패턴(64)을 드러내는 개구부(C1, C2)를 가지는 적, 녹, 청의 컬러 필터(R, G, B)가 세로 방향으로 형성되어 있다. 여기서, 적, 녹, 청의 컬러 필터(R, G, B)의 경계는 데이터선(62) 상부에서 일치하여 도시되어 있지만, 데이터선(62) 상부에서 서로 중첩되어 화소 영역 사이에서 누설되는 빛을 차단하는 기능을 가질 수 있으며, 게이트 및 데이터 패드(24, 68)가 형성되어 있는 패드부에는 형성되어 있지 않다.
청, 녹, 청의 컬러 필터(81, 82, 83) 상부에는 평탄화 특성이 우수하며 유전율이 낮은 아크릴계의 유기 절연 물질 또는 Si:O:C 또는 Si:O:F 등과 같이 화학 기상 증착으로 형성되며 4.0 이하의 낮은 유전율을 가지는 저유전율 절연 물질로 이루어진 보호막(70)이 형성되어 있다. 이러한 보호막(90)은 게이트 절연막(30)과 함께 게이트 패드(24), 데이터 패드(68), 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(74, 78, 76, 72)을 가지고 있다. 이때, 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(76, 72)은 컬러 필터(R, G, B)의 개구부(C1, C2) 안쪽에 위치하며, 앞에서 설명한 바와 같이 컬러 필터(R, G, B)의 하부에 층간 절연막이 추가된 경우에는 층간 절연막과 동일한 패턴을 가진다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. 한편, 게이트 패드(24) 및 데이터 패드(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트 패드(84) 및 보조 데이터 패드(88)가 형성되어 있으며, 이들은 패드(24, 68)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
그러면, 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법에 대하여 도 23a 내지 27b와 앞서의 도 21 및 도 22를 참고로 하여 상세히 설명한다.
먼저, 도 23a 내지 23b에 도시한 바와 같이, Ag(Zn) 박막을 적층하고 마스 크를 이용한 첫 번째 사진 식각 공정으로 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선을 형성한다. 이 때, Ag(Zn) 박막은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 형성한다. 이어서 약 300℃ 정도의 온도에서 열처리하여 Zn을 확산시키고 게이트 배선(22, 24, 26)의 표면 및 계면에 ZnOx막을 형성한다.
다음, 도 24a 및 24b에 도시한 바와 같이, 게이트 절연막(30), 수소화 비정질 규소 따위의 반도체와 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소를 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 마스크를 이용한 사진 식각 공정으로 패터닝하여 비정질 규소층과 도핑된 비정질 규소층을 차례로 패터닝하여 반도체 패턴(40)과 저항성 접촉층(50)을 형성한다.
이어, 도 25a 및 도 25b에서 보는 바와 같이, Ag(Zn) 합금층을 증착한 다음 마스크를 이용한 사진 식각 공정으로 패터닝하여 데이터선(62), 소스 전극(65), 드레인 전극(66), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 포함하는 데이터 배선을 형성한다. 이 때, Ag(Zn) 박막은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 형성한다. 이어서 약 300℃ 정도의 온도에서 열처리하여 Zn을 확산시키고 데이터 배선(62, 64, 65, 66, 68)의 표면 및 계면에 ZnOx막을 형성한다.
이어, 소스 전극(65)과 드레인 전극(66)으로 가리지 않는 저항성 접촉층(50) 을 식각하여 소스 전극(65)과 드레인 전극(66) 사이의 반도체층(40)을 드러내고 저항성 접촉층(55, 56)을 두 부분으로 분리한다.
계속해서, 질화 규소 또는 산화 규소를 적층하여 층간 절연막(도시하지 않음)을 형성할 수 있다.
다음, 데이터 배선(62, 64, 65, 66, 68)과 층간 절연막(도시하지 않음)을 형성한 후, 도 26a 내지 26b에 도시한 바와 같이 적, 녹, 청의 안료를 포함하는 감광성 유기 물질을 각각 차례로 도포하고 사진 공정을 통하여 적, 녹, 청의 컬러 필터(R, G, B)를 차례로 형성한다. 이때, 사진 공정에서 적, 녹, 청의 컬러 필터(R, G, B)를 형성할 때 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 드러내는 개구부(C1, C2)도 함께 형성한다. 왜냐하면, 이후에 보호막(70)에 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 접촉 구멍을 형성할 때 프로파일을 양호하게 형성하기 위함이다.
이어, 도 27a 및 도 27b에서 보는 바와 같이, 기판(10)의 낮은 유전율을 가지며, 평단화가 우수한 유기 절연 물질을 도포하거나 또는 4.0 이하의 낮은 유전율을 가지는 Si:O:F, Si:O:C 등과 같은 저유전율 절연 물질을 화할 기상 증착으로 적층하여 보호막(70)을 형성하고, 마스크를 이용한 사진 식각 공정으로 게이트 절연막(30)과 함께 패터닝하여, 접촉 구멍(72, 74, 76, 78)을 형성한다. 이때, 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(76, 74)은 컬러 필터(R, G, B)에 형성되어 있는 개구부(C1, C2)의 안쪽에 형성한다. 이와 같이, 본 발명에서는 컬러 필터(R, G, B)에 미리 개구부(C1, C2)를 형성한 다음, 보호막(70)을 패터닝하여 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(76, 74)을 형성함으로써 접촉 구멍(76, 74)의 프로파일을 양호하게 형성할 수 있다.
마지막으로, 도 21 내지 도 23에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO 또는 IZO층을 증착하고 마스크를 사용하여 마스크를 이용한 사진 식각 공정으로 식각하여 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(88)를 형성한다.
이러한 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 도 28 내지 도 30을 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 어레이 기판의 구조에 대하여 상세히 설명한다.
도 28은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 29 및 도 30은 각각 도 28에 도시한 박막 트랜지스터 기판을 XXIX-XXIX' 선 및 XXX-XXX' 선을 따라 잘라 도시한 단면도이다.
먼저, 절연 기판(10) 위에 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다. 이 때, 게이트 배선(22, 24, 26)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22), 게 이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함한다. 또한, 게이트 배선은 게이트선(22)과 평행하게 형성되어 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가받는 유지 전극선(28)을 포함한다. 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(64)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다.
게이트 배선(22, 24, 26, 28) 및 기판(10) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.
접촉층 패턴(55, 56, 58) 위에는 게이트 배선과 마찬가지로 Ag에 Zn이 첨가되어 있는 Ag(Zn) 합금으로 이루어져 있는 데이터 배선과 유지 축전기용 도전체 패턴이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(68), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루 어진 데이터선부를 포함하며, 또한 데이터선부(62, 64, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)을 포함한다. 또한, 데이터 배선은 드레인 전극(66)과 연결되어 있으며, 유지 전극선(28)과 중첩되어 유지 축전기를 이루는 유지 축전기용 도전체 패턴(64)을 포함한다. 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다.
이 때, 데이터 배선(62, 64, 65, 66, 68)의 표면 및 계면에는 첨가물인 Zn이 산화되어 이루어진 ZnOx막이 형성되어 있다.
접촉층 패턴(52, 55, 56)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다.
한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
데이터 배선(62, 64, 65, 66, 68)과 이들로 가리지 않는 게이트 절연막(30) 위에는 적, 녹, 청의 컬러 필터(R, G, B)가 형성되어 있으며, 이러한 컬러 필터(R, G, B)는 제1 실시예와 동일하게 드레인 전극(66) 및 유지 축전기용 도전체 패턴(68)을 드러내는 개구부(C1, C2)를 가지고 있다.
적, 녹, 청 컬러 필터(R, G, B)는 평탄화된 감광성 유기 절연막 또는 저유전율 절연 물질로 이루어진 보호막(70)으로 덮여 있으며, 보호막(70)에는 드레인 전극(66), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(72, 76, 78)을 가지고 있으며, 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)이 형성되어 있다. 이때에도 제1 실시예와 동일하게 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(76, 72)은 컬러 필터(R, G, B)의 개구부(C1, C2) 안쪽에 형성되어 있다.
보호막(80) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. 한편, 게이트 패드(24) 및 데이터 패드(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 보조 게이트 패드(84) 및 보조 데이터 패드(88)가 형성되어 있으며, 이들은 패드(24, 68)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
그러면, 본 발명의 실시예에 따른 액정 표시 장치용 기판의 제조 방법에 대하여 도 31a 내지 38c와 앞서의 도 28 내지 도 30을 참고로 하여 상세히 설명한다.
먼저, 도 31a 내지 31c에 도시한 바와 같이, Ag(Zn) 합금층을 1,000 Å 내지 3,000 Å의 두께로 증착하고 마스크를 이용한 첫 번째 사진 식각 공정으로 건식 또는 습식 식각하여, 기판(10) 위에 게이트 전극(26)을 가지는 게이트선(22), 게이트 패드(24) 및 유지 전극선(28)을 포함하는 게이트 배선을 형성한다. 이 때, Ag(Zn) 박막은 Ag와 Zn을 직류 마크네트론 스퍼터링(DC magnetron sputtering) 등의 방법으로 코디파지션(Co-deposition)하여 형성한다. 이어서 약 300℃ 정도의 온도에서 열처리하여 Zn을 확산시키고 게이트 배선(22, 24, 26)의 표면 및 계면에 ZnOx막을 형성한다.
다음, 도 32a 및 32b에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 Ag(Zn)으로 이루어진 데이터용 도전층(60)을 스퍼터링 등의 방법으로 1,500 Å 내지 3,000 Å의 두께로 증착한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다.
그 후, 제2 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여 도 33b 및 33c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상 하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.
이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.
이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.
먼저, 도 34a 및 34b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하 에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다.
이렇게 하면, 도 34a 및 도 34b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(64)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다.
이어, 도 35a 및 35b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50), 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 차례로 식각되며 드러난 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 한다. 이때, 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 도 35a 및 35b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(64) 하부의 중간층 패턴을 가리킨다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
이어서 약 300℃ 정도의 온도에서 데이터 배선(62, 64, 65, 66, 68)을 열처리하여 Zn을 확산시키고 데이터 배선(62, 64, 65, 66, 68)의 표면 및 계면에 ZnOx막을 형성한다. 이러한 열처리 공정은 데이터 배선(62, 64, 65, 66, 68)을 패터닝한 직후에 진행할 수도 있다. 즉, 도 34a 및 도 34b의 단계에서 도 35a 및 도 35b의 단계로 넘어가기 이전 단계에서 진행할 수도 있다.
다음, 도 36a 및 36b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.
마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만 을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.
이와 같이 하여 데이터 배선(62, 64, 65, 66, 68), 저항 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 완성한 후, 도 37a 내지 37c에 도시한 바와 같이 적, 녹, 청의 안료를 포함하는 감광성 물질을 도포하고 노광 및 현상 공정을 통한 사진 공정으로 패터닝하여 적, 녹, 청의 컬러 필터(R, G, B)를 차례로 형성하는 동시에, 적, 녹, 청의 컬러 필터(R, G, B)에 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 드러내는 개구부(C1, C2)도 함께 형성한다.
이때, 박막 트랜지스터의 채널부(C) 상부에 적 또는 녹의 컬러 필터로 이루어진 광차단층을 형성할 수 있으며, 이는 박막 트랜지스터의 채널부(C)로 입사하는 단파장의 가시 광선을 보다 완전히 차단하거나 흡수하기 위함이다.
이어, 기판(10)의 상부에 적, 녹, 청의 컬러 필터(R, G, B)를 덮는 보호막(70)을 아크릴계의 유기 물질로 도포하거나 4.0이하의 저유전율 절연 물질을 화학 기상 증착으로 적층하고, 마스크를 이용한 사진 식각 공정으로 보호막(70)을 게이트 절연막(30)과 함께 패터닝하여 드레인 전극(66), 게이트 패드(24), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(72, 74, 78, 76)을 형성한다. 이때, 제3 실시예와 동일하게 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(72, 76)은 컬러 필터(R, G, B)의 개구부(C1, C2) 안쪽에 형성하여, 접촉 구멍(72, 76)의 프로파일을 양호하게 형성 한다. 이러한 본 발명에서는 제1 실시예와 동일하게 컬러 필터(R, G, B)에 개구부(C1, C2)를 형성한 다음, 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(72, 76)을 형성함으로써 접촉 구멍(72, 76)의 프로파일을 양호하게 형성할 수 있어, 접촉 구멍(72, 76)의 프로파일을 양호하게 형성하기 위한 별도의 공정을 추가하지 않아 제조 공정을 단순화할 수 있다.
마지막으로, 도 28 내지 도 30에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO 또는 IZO층을 증착하고 마스크를 사용하여 사진 식각 공정으로 식각하여 화소 전극(92), 보조 게이트 패드(94) 및 보조 데이터 패드(96)를 형성한다.
본 발명의 제4 실시예에서도, 적, 녹, 청의 컬러 필터(R, G, B)를 형성하기 전에 박막 트랜지스터의 채널부(C)가 안료를 포함하는 감광성 물질로 인해 오염되는 것을 방지하기 위해 질화 규소 등으로 이루어진 절연막을 추가로 형성할 수 있다.
이러한 본 발명의 제4 실시예에서는 제3 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)이 분리하여 제조 공정을 단순화할 수 있다.
이러한 박막 트랜지스터 기판은 이외에도 여러 가지 변형된 형태 및 방법으로 제조할 수 있다.
이상에서 알 수 있는 바와 같이, Ag(Zn) 합금은 산화 성향이 높은 Zn을 첨가 하고 열처리 공정을 통해 Zn 원소를 표면과 계면으로 확산시킴으로써 ZnO막을 형성하여 산화 방지와 접착력 증가, 그리고 건식 식각제에 대한 내성의 향상을 도모할 수 있다. 또한 열처리를 통하여 박막 안쪽에 존재하는 Zn 원소가 확산되어 나감으로써 박막 내부는 순수 Ag에 가까운 낮은 비저항을 갖게 된다. 또한 ZnO는 전도성을 가지는 산화막으로 기존의 합금 공정의 문제점인 n+ 비정질 규소층 및 IZO 등의 투명 도전막과의 높은 접촉 저항 문제를 해결할 수 있다.
Claims (21)
- 절연 기판,상기 절연 기판 위에 형성되어 있는 제1 신호선,상기 제1 신호선 위에 형성되어 있는 제1 절연막,상기 제1 절연막 위에 형성되어 있으며 상기 제1 신호선과 교차하고 있는 제2 신호선,상기 제1 신호선 및 상기 제2 신호선과 연결되어 있는 박막 트랜지스터,상기 박막 트랜지스터 위에 형성되어 있으며 상기 박막 트랜지스터의 소정 전극을 노출시키는 제1 접촉구를 가지는 제2 절연막,상기 제2 절연막 위에 형성되어 있으며 상기 제1 접촉구를 통하여 상기 박막 트랜지스터의 소정 전극과 연결되어 있는 화소 전극을 포함하고,상기 제1 및 제2 신호선 중의 적어도 하나는 Ag에 Zn, In 및 Sn 중에서 선택된 적어도 하나의 첨가물이 혼합된 Ag 합금을 포함하는 박막 트랜지스터 기판.
- 제1항에서,상기 제1 및 제2 신호선 중 상기 Ag 합금으로 이루어진 신호선의 표면 및 계면에 상기 첨가물의 산화물로 이루어진 막이 형성되어 있는 박막 트랜지스터 기판.
- 제2항에서,상기 제1 신호선과 상기 제2 신호선이 교차하여 정의하는 화소 영역에 각각 형성되어 있고, 적, 녹, 청의 안료를 포함하는 감광성 물질로 이루어져 있으며, 상기 제2 절연막에 의하여 덮여 있는 적, 녹, 청의 컬러 필터를 더 포함하는 박막 트랜지스터 기판.
- 절연 기판 위에 형성되어 있으며, 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선,게이트 배선을 덮고 있는 게이트 절연막,상기 게이트 절연막 위에 형성되어 있는 반도체 패턴,상기 반도체 패턴 위에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극, 소스 전극과 연결되어 있으며 상기 게이트선과 교차하여 화소 영역을 정의하는 데이터선을 포함하는 데이터 배선,상기 드레인 전극을 드러내는 제1 접촉 구멍을 가지는 보호막,상기 보호막 상부에 형성되어 있으며, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 있는 화소 전극을 포함하고, 상기 게이트 배선 및 상기 데이터 배선 중의 적어도 하나는 Ag에 Zn, In 및 Sn 중에서 선택된 적어도 하나의 첨가물이 혼합된 Ag 합금을 포함하는 박막 트랜지스터 기판.
- 제4항에서,상기 게이트 배선 및 상기 데이터 배선 중, 상기 Ag 합금으로 이루어진 배선의 표면 및 계면에 상기 첨가물의 산화물로 이루어진 막이 형성되어 있는 박막 트랜지스터 기판.
- 제5항에서,상기 데이터 배선은 상기 게이트선 또는 상기 게이트선과 동일한 층에 형성되어 있는 유지 전극선과 중첩되어 유지 축전기를 형성하는 유지 축전기용 도전체 패턴을 더 포함하는 박막 트랜지스터 기판.
- 제6항에서,상기 유지 축전기용 도전체 패턴은 상기 드레인 전극과 연결되어 있는 박막 트랜지스터 기판.
- 제4항에서,상기 보호막은 아크릴계의 유기 물질 또는 4.0 이하의 유전율을 가지는 화학 기상 증착막으로 이루어진 박막 트랜지스터 기판.
- 제4항에서,상기 반도체 패턴은 상기 소스 전극과 상기 드레인 전극 사이를 제외하고 상기 데이터 배선과 동일한 평면 모양을 가지는 박막 트랜지스터 기판.
- 제4항에서,상기 화소 영역에 각각 형성되어 있고, 적, 녹, 청의 안료를 포함하는 감광성 물질로 이루어져 있으며, 상기 보호막에 의하여 덮여 있는 적, 녹, 청의 컬러 필터를 더 포함하는 박막 트랜지스터 기판.
- 절연 기판,상기 기판 위에 형성되어 있으며 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선,상기 게이트 배선 위에 형성되어 있으며 적어도 상기 게이트 패드를 노출시키는 접촉구를 가지는 게이트 절연막,상기 게이트 절연막 위에 형성되어 있는 반도체층 패턴,상기 반도체층 패턴 위에 형성되어 있는 접촉층 패턴,상기 접촉층 패턴 위에 형성되어 있고 상기 접촉층 패턴과 동일한 평면 모양으로 형성되며 소스 전극, 드레인 전극, 데이터선 및 데이터 패드를 포함하는 데이터 배선,상기 데이터 배선 위에 형성되어 있으며 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 노출시키는 접촉구를 가지는 보호막,노출되어 있는 상기 게이트 패드, 데이터 패드 및 드레인 전극과 각각 전기적으로 연결되는 투명 전극층 패턴을 포함하고, 상기 게이트 배선 및 상기 데이터 배선 중의 적어도 하나는 Ag에 Zn, In, 및 Sn 중에서 선택된 적어도 하나의 첨가물이 혼합된 Ag 합금을 포함하는 박막 트랜지스터 기판.
- 제11항에서,상기 게이트 배선 및 상기 데이터 배선 중, 상기 Ag 합금으로 이루어진 배선의 표면 및 계면에 상기 첨가물의 산화물로 이루어진 막이 형성되어 있는 박막 트랜지스터 기판.
- 제12항에서,상기 절연 기판 위의 상기 게이트 배선과 동일한 층에 형성되어 있는 유지 용량선,상기 유지 용량선과 중첩하고 있으며 상기 반도체 패턴과 동일한 층에 형성되어 있는 유지 축전기용 반도체 패턴,상기 유지 축전기용 반도체 패턴 위에 형성되어 있으며 상기 유지 축전기용 반도체 패턴과 동일한 평면적 모양을 가지는 유지 축전기용 접촉층 패턴 및상기 유지 축전기용 접촉층 패턴 위에 형성되어 있으며 상기 유지 축전기용 반도체 패턴과 동일한 평면적 모양을 가지는 유지 축전기용 도전체 패턴을 더 포함하고,상기 유지 축전기용 도전체 패턴은 상기 투명 전극 패턴의 일부와 연결되어 있는 박막 트랜지스터 기판.
- 절연 기판 위에 게이트선, 상기 게이트선과 연결되어 있는 게이트 전극 및 상기 게이트선과 연결되어 있는 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,게이트 절연막을 형성하는 단계,반도체층을 형성하는 단계,도전 물질을 적층하고 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있는 데이터 패드, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계,보호막을 형성하는 단계,상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계,투명 도전막을 적층하고 패터닝하여 상기 접촉 구멍을 통하여 상기 게이트 패드, 상기 데이터 패드 및 상기 드레인 전극과 각각 연결되는 보조 게이트 패드, 보조 데이터 패드 및 화소 전극을 형성하는 단계를 포함하고, 상기 게이트 배선을 형성하는 단계와 상기 데이터 배선을 형성하는 단계 중 적어도 하나는Zn, In 및 Sn 중에서 선택된 적어도 하나의 첨가물과 Ag를 함께 스퍼터링하여 Ag 합금층을 형성하는 단계, 상기 Ag 합금층을 패터닝하는 단계, 및 상기 Ag 합금층을 열처리하는 단계로 이루어지는 박막 트랜지스터 기판의 제조 방법.
- 제14항에서,상기 Ag 합금층의 열처리는 200℃에서 400℃ 사이의 온도로 행해지는 박막 트랜지스터 기판의 제조 방법.
- 제14항에서,상기 데이터 배선 및 상기 반도체층은 제1 부분, 상기 제1 부분보다 두께가 두꺼운 제2 부분, 상기 제1 부분의 두께보다 두께가 얇은 제3 부분을 가지는 감광막 패턴을 이용하는 사진 식각 공정으로 함께 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제16항에서,상기 사진 식각 공정에서 상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이에 위치하도록 형성하고, 상기 제2 부분은 상기 데이터 배선 상부에 위치하도록 형성하는 박막 트랜지스터 기판의 제조 방법.
- 절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계,상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 반도체 패턴을 형성하는 단계,상기 게이트 절연막 상부에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결된 데이터선을 포함하는 데이터 배선을 형성하는 단계,상기 기판 위에 적, 녹, 청의 안료를 포함하는 감광성 물질을 이용하여 상기 데이터 배선을 덮는 적, 녹, 청 컬러 필터를 형성하면서, 상기 드레인 전극을 드러내는 제1 개구부를 형성하는 단계,상기 적, 녹, 청 컬러 필터를 덮는 보호막을 적층하는 단계,상기 보호막을 패터닝하여 상기 드레인 전극을 드러내는 제1 접촉 구멍을 상기 제1 개구부 안쪽에 형성하는 단계,상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 게이트 배선을 형성하는 단계와 상기 데이터 배선을 형성하는 단계 중 적어도 하나는Zn, In 및 Sn 중에서 선택된 적어도 하나의 첨가물과 Ag를 함께 스퍼터링하여 Ag 합금층을 형성하는 단계, 상기 Ag 합금층을 패터닝하는 단계, 및 상기 Ag 합금층을 열처리하는 단계로 이루어지는 박막 트랜지스터 기판의 제조 방법.
- 제18항에서,상기 게이트선 또는 상기 게이트선과 동일한 층에 형성되어 있는 유지 전극선, 그리고상기 유지 전극선과 중첩하는 유지 축전기용 도전체 패턴을 더 포함하며,상기 적, 녹, 청의 컬러 필터는 상기 유지 축전기용 도전체 패턴을 드러내는 제2 개구부를 가지며,상기 보호막은 상기 제2 개구부의 안쪽에 형성되어 있으며, 상기 유지 축전기용 도전체 패턴을 드러내는 제2 접촉 구멍을 가지는 박막 트랜지스터 기판의 제조 방법.
- 제18항에서,상기 컬러 필터 형성 단계 이전에, 질화 규소 또는 산화 규소를 이용하여 층간 절연막을 형성하는 단계를 더 포함하는 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제18항에서,상기 소스 및 드레인 전극의 분리는 감광막 패턴을 이용한 사진 식각 공정을 통하여 이루어지며, 상기 감광막 패턴은 상기 소스 전극 및 드레인 전극 사이에 위치하며 제1 두께를 가지는 제1 부분과 상기 제1 두께보다 두꺼운 제2 두께를 가지는 제2 부분 및 상기 제1 및 제2 두께보다 얇은 제3 부분을 포함하는 박막 트랜지 스터 기판의 제조 방법.
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