KR102050447B1 - 인버터, 그를 가지는 액정 표시 장치 및 그 액정 표시 장치의 제조 방법 - Google Patents
인버터, 그를 가지는 액정 표시 장치 및 그 액정 표시 장치의 제조 방법 Download PDFInfo
- Publication number
- KR102050447B1 KR102050447B1 KR1020130075044A KR20130075044A KR102050447B1 KR 102050447 B1 KR102050447 B1 KR 102050447B1 KR 1020130075044 A KR1020130075044 A KR 1020130075044A KR 20130075044 A KR20130075044 A KR 20130075044A KR 102050447 B1 KR102050447 B1 KR 102050447B1
- Authority
- KR
- South Korea
- Prior art keywords
- driving transistor
- passivation layer
- blocking pattern
- forming
- region
- Prior art date
Links
- 239000004973 liquid crystal related substance Substances 0.000 title abstract description 42
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 230000000903 blocking effect Effects 0.000 claims abstract description 51
- 239000010409 thin film Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 238000002161 passivation Methods 0.000 claims description 61
- 239000010408 film Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 26
- 239000001257 hydrogen Substances 0.000 claims description 17
- 229910052739 hydrogen Inorganic materials 0.000 claims description 17
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 12
- 230000001681 protective effect Effects 0.000 claims description 7
- 230000005684 electric field Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 82
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 12
- 101150070189 CIN3 gene Proteins 0.000 description 11
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 11
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 11
- 229910007541 Zn O Inorganic materials 0.000 description 11
- 150000002431 hydrogen Chemical class 0.000 description 11
- 101150110971 CIN7 gene Proteins 0.000 description 10
- 101150110298 INV1 gene Proteins 0.000 description 10
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 238000000151 deposition Methods 0.000 description 8
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 7
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical class 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 229910004205 SiNX Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 210000002858 crystal cell Anatomy 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 3
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 3
- 229910019092 Mg-O Inorganic materials 0.000 description 3
- 229910019395 Mg—O Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 229910020923 Sn-O Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Optics & Photonics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 신뢰성이 우수한 인버터, 그를 가지는 액정 표시 장치 및 그 액정 표시 장치의 제조 방법에 관한 것으로, 본 발명에 따른 액정 표시 장치는 기판의 액티브영역 상에 형성되며 산화물 반도체층을 포함하는 박막트랜지스터와; 상기 기판의 비액티브 영역 상에 형성되는 공핍 모드의 제1 구동 트랜지스터와; 상기 제1 구동 트랜지스터와 연결되어 인버터를 이루는 증가 모드의 제2 구동 트랜지스터와; 상기 제2 구동 트랜지스터가 형성된 영역을 덮도록 형성되고, 상기 제1 구동 트랜지스터가 형성된 영역을 노출시는 차단 패턴을 구비하는 것을 특징으로 한다.
Description
본 발명은 인버터, 그를 가지는 액정 표시 장치 및 그 액정 표시 장치의 제조 방법의 제조 방법에 관한 것으로, 특히 신뢰성이 우수한 인버터, 그를 가지는 액정 표시 장치 및 그 액정 표시 장치의 제조 방법에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치로 액정을 이용하여 액정 표시 장치 등이 각광받고 있다.
액정 표시 장치는 전계에 따라 유전 이방성을 갖는 액정의 광투과율을 조절하여 화상을 표시하게 된다. 이러한 액정 표시 장치는 게이트 라인 및 데이터 라인의 교차로 마련된 각 화소 영역에 형성된 액정셀마다 박막 트랜지스터가 형성된 액티브 매트릭스(Active Matrix) 타입의 액정 패널과, 액정 패널의 게이트 라인을 구동하기 위한 게이트 드라이버와, 액정 패널의 데이터 라인을 구동하기 위한 데이터 드라이버를 구비한다.
게이트 드라이버 및 데이터 드라이버 중 적어도 어느 하나에 포함되는 인버터는 NMOS(n-channel metal-oxide semiconductor) 트랜지스터와 PMOS(pchannel metal-oxide semiconductor) 트랜지스터를 함께 구비하는 CMOS(complementary metal-oxide semiconductor) 인버터이다.
인버터에 포함된 트랜지스터의 채널물질을 산화물 반도체를 사용하는 경우, 산화물 반도체의 물성 제어가 용이하지 않아 신뢰성이 우수한 특성을 갖는 인버터를 구현하기가 쉽지 않다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 신뢰성이 우수한 인버터, 그를 가지는 액정 표시 장치 및 그 액정 표시 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정 표시 장치는 기판의 액티브영역 상에 형성되며 산화물 반도체층을 포함하는 박막트랜지스터와; 상기 기판의 비액티브 영역 상에 형성되는 공핍 모드의 제1 구동 트랜지스터와; 상기 제1 구동 트랜지스터와 연결되어 인버터를 이루는 증가 모드의 제2 구동 트랜지스터와; 상기 제2 구동 트랜지스터가 형성된 영역을 덮도록 형성되고, 상기 제1 구동 트랜지스터가 형성된 영역을 노출시는 차단 패턴을 구비하는 것을 특징으로 한다.
상기 박막트랜지스터를 덮도록 형성된 제1 보호막과; 상기 제1 보호막 상에 형성되는 제2 보호막과; 상기 박막트랜지스터와 접속되며 상기 제2 보호막 상에 형성되는 화소 전극과; 상기 화소 전극을 덮도록 형성되는 제3 보호막과; 상기 화소 전극과 전계를 이루는 공통 전극을 더 구비하며, 상기 차단 패턴은 상기 제3 보호막 형성시 제1 구동 트랜지스터가 형성된 영역으로 수소를 주입하고, 제2 구동 트랜지스터가 형성된 영역으로 주입되는 수소를 차단하는 것을 특징으로 한다.
상기 차단 패턴은 상기 제2 보호막 및 상기 공통 전극 중 어느 하나와 동일 물질로 동일 평면 상에 형성되는 것을 특징으로 한다.
상기 차단 패턴은 상기 제2 보호막과 동일 물질로 동일 평면 상에 형성되는 제1 차단 패턴과; 상기 제1 차단 패턴 상에 형성되며, 상기 공통 전극과 동일 물질로 동일 평면 상에 형성되는 제2 차단 패턴으로 이루어지는 것을 특징으로 한다.
상기 기판의 비액티브 영역 상에 형성되는 게이트 드라이버는 상기 공핍 모드의 제1 구동 트랜지스터와, 상기 증가 모드의 제2 구동 트랜지스터로 이루어진 상기 인버터를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 인버터는 기판 상에 형성되는 공핍 모드의 제1 구동 트랜지스터와; 상기 제1 구동 트랜지스터와 연결되는 증가 모드의 제2 구동 트랜지스터와; 상기 제2 구동 트랜지스터가 형성된 영역을 덮도록 형성되고, 상기 제1 구동 트랜지스터가 형성된 영역을 노출시는 차단 패턴을 구비하는 것을 특징으로 한다.
상기 차단 패턴은 제1 구동 트랜지스터가 형성된 영역으로 수소를 주입하고, 제2 구동 트랜지스터가 형성된 영역으로 주입되는 수소를 차단하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 액정 표시 장치의 제조 방법은 기판의 액티브영역 상에 산화물 반도체층을 포함하는 박막트랜지스터와, 상기 기판의 비액티브 영역 상에 산화물 반도체층을 포함하는 제1 및 제2 구동 트랜지스터를 형성하는 단계와; 상기 제2 구동 트랜지스터가 형성된 영역을 덮고, 상기 제1 구동 트랜지스터가 형성된 영역을 노출시는 차단 패턴을 형성하는 단계와; 상기 차단 패턴을 덮도록 최상층 보호막을 형성함과 동시에 상기 차단 패턴을 이용하여 상기 노출된 제1 구동 트랜지스터가 형성된 영역에 선택적으로 수소를 주입하여 상기 제2 구동 트랜지스터를 증가 모드로, 상기 제1 구동 트랜지스터를 공핍 모드로 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 액정 표시 장치의 제조 방법은 상기 박막트랜지스터를 덮도록 제1 보호막을 형성하는 단계와; 상기 제1 보호막 상에 제2 보호막을 형성하는 단계와; 상기 제2 보호막 상에 상기 박막트랜지스터와 접속되는 화소 전극을 형성하는 단계와; 상기 화소 전극을 덮도록 상기 최상층 보호막인 제3 보호막을 형성하는 단계와; 상기 화소 전극과 전계를 이루는 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 차단 패턴을 형성하는 단계는 상기 제2 보호막 및 상기 공통 전극 중 어느 하나와 동일 물질로 동시에 형성하는 단계인 것을 특징으로 한다.
상기 차단 패턴을 형성하는 단계는 상기 제2 보호막과 동일 물질로 동시에 제1 차단 패턴을 형성하는 단계와; 상기 제1 차단 패턴 상에 상기 공통 전극과 동일 물질로 동시에 제2 차단 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 인버터, 그를 가지는 액정 표시 장치 및 그 액정 표시 장치의 제조 방법은 별도의 신호선을 형성하지 않고 별도의 마스크 추가 공정없이 공핍 모드의 제1 구동 박막트랜지스터와, 증가 모드의 제2 구동 박막트랜지스터를 형성할 수 있다. 이에 따라, 본 발명은 제1 및 제2 구동 박막트랜지스터를 이용하여 CMOS형과 같은 인버터를 형성할 수 있어 구동 박막트랜지스터의 스트레스가 적어 신뢰성이 향상될 수 있으며, 그 인버터를 가지는 쉬프트 레지스터를 형성할 수 있다.
도 1은 본 발명에 따른 게이트 드라이버가 액정 패널 내에 형성되는 액정 표시 장치를 나타내는 블럭도이다.
도 2는 도 1에 도시된 액정 표시 장치를 나타내는 단면도이다.
도 3은 도 1에 도시된 제1 및 제2 구동 트랜지스터의 등가회로도이다.
도 4는 도 2에 도시된 차단 패턴의 다른 실시 예를 나타내는 도면이다.
도 5는 도 2에 도시된 차단 패턴의 또 다른 실시 예를 나타내는 도면이다.
도 6a 내지 도 6i는 도 2에 도시된 액정 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 도 3에 도시된 제1 및 제2 구동 트랜지스터 각각의 문턱전압을 설명하기 위한 도면이다.
도 8a는 본 발명에 따른 제1 및 제2 구동 트랜지스터로 형성된 인버터로 이루어진 게이트 드라이버의 한 스테이지를 나타내는 회로도이며, 도 8b는 도 8a의 등가회로도이며, 도 8c는 도 8a 및 도 8b에 도시된 스테이지의 입출력 파형을 나타낸다.
도 9a 및 도 9b는 종래 및 본 발명에 따른 게이트 드라이버에 포함된 구동 트랜지스터의 신뢰성에 대해 설명하기 위한 도면이다.
도 2는 도 1에 도시된 액정 표시 장치를 나타내는 단면도이다.
도 3은 도 1에 도시된 제1 및 제2 구동 트랜지스터의 등가회로도이다.
도 4는 도 2에 도시된 차단 패턴의 다른 실시 예를 나타내는 도면이다.
도 5는 도 2에 도시된 차단 패턴의 또 다른 실시 예를 나타내는 도면이다.
도 6a 내지 도 6i는 도 2에 도시된 액정 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 도 3에 도시된 제1 및 제2 구동 트랜지스터 각각의 문턱전압을 설명하기 위한 도면이다.
도 8a는 본 발명에 따른 제1 및 제2 구동 트랜지스터로 형성된 인버터로 이루어진 게이트 드라이버의 한 스테이지를 나타내는 회로도이며, 도 8b는 도 8a의 등가회로도이며, 도 8c는 도 8a 및 도 8b에 도시된 스테이지의 입출력 파형을 나타낸다.
도 9a 및 도 9b는 종래 및 본 발명에 따른 게이트 드라이버에 포함된 구동 트랜지스터의 신뢰성에 대해 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다.
도 1은 본 발명의 제1 실시 예에 따른 액정 표시 장치를 나타내는 블럭도이다.
도 1에 도시된 액정 표시 장치는 액티브 영역(AA)과 비액티브 영역(NAA)으로 구분된다.
액티브 영역(AA)에는 액정셀(CLC)과, 게이트 라인(GL) 및 데이터 라인(DL)과 접속되어 액정셀(CLC) 각각을 구동하는 박막 트랜지스터(TFT)가 형성된다. 박막 트랜지스터(TFT)는 게이트 라인(GL)의 스캔 신호에 응답하여 데이터 라인(DL) 상의 비디오 신호가 화소 전극에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 도 2에 도시된 바와 같이 게이트 라인(GL)과 접속된 게이트 전극(102), 데이터 라인(DL)과 접속된 소스 전극(106), 소스 전극(106)과 마주하며 화소 전극(122)과 접속된 드레인 전극(108), 게이트 절연막(112)을 사이에 두고 게이트 라인(GL)과 중첩되어 소스 전극(106)과 드레인 전극(108) 사이에 채널을 형성하는 산화물반도체층(104)과, 산화물반도체층(104)의 채널 상에 형성되어 산화물 반도체층(104)을 보호하는 식각 방지막(116)을 구비한다.
액정셀(CLC)은 박막 트랜지스터와 접속된 화소 전극(122), 그 화소 전극(122)과 프린지 필드를 형성하도록 판 형태로 형성된 공통 전극(124)을 포함한다.
화소 전극(122)은 제2 화소 컨택홀(120)을 통해 노출된 드레인 전극(108)과 접속되며, 각 화소 영역에서 제3 보호막(128)을 사이에 두고 공통 전극(124)과 중첩되어 프린지 필드를 형성한다. 즉, 화소 전극(122)은 박막 트랜지스터를 통해 비디오 신호가 공급되면, 공통 전압이 공급된 공통 전극(124)과 프린지 필드를 형성하여 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다. 즉, 도 2에서는 상기 공통 전극(124)이 상기 화소 전극(122) 하측에 형성되고, 상기 공통 전극(124)과 상기 화소 전극(122) 사이에 제3 보호막(128)이 위치됨을 도시하였다.
비표시 영역(NAA)에는 게이트 라인(GL)을 구동하는 게이트 드라이버(150)와, 데이터 라인(DL)을 구동하는 데이터 드라이버(160)와, 게이트 드라이버(150) 및 데이터 드라이버(160) 각각에 제어 신호를 공급하는 신호패드가 형성된다.
신호 패드는 패드 하부 전극(142)과, 패드 중간 전극(144)과, 패드 상부 전극(146)으로 이루어지며 비액티브 영역(NAA)의 범프 영역(BA)에 형성된다. 패드 중간 전극(144)은 게이트 절연막(112) 및 식각 방지막(116)을 관통하는 제1 패드 컨택홀(148a)을 통해 패드 하부 전극(142)과 접속되며, 패드 상부 전극(146)은 제1 및 제3 보호막(118,128)을 관통하는 제2 패드 컨택홀(148b)을 통해 패드 중간 전극(144)과 접속된다.
게이트 드라이버(150)는 스캔 신호를 발생하여 게이트 라인(GL)으로 공급하며, 데이터 드라이버(160)는 데이터 라인(DL)으로 비디오 신호를 공급한다. 이러한 게이트 드라이버(150) 및 데이터 드라이버(160) 중 적어도 어느 하나는 기판(101) 상에 액티브영역(AA)의 박막트랜지스터와 동일 공정으로 형성되는 구동 트랜지스터로 이루어진다.
즉, 게이트 드라이버(150)는 도 2 및 도 3에 도시된 바와 같이 액티브영역(AA)의 박막트랜지스터와 동일 공정으로 게이트 드라이버 영역(GDA)에 형성되는 제1 및 제2 구동 트랜지스터(T1,T2)로 이루어진 인버터 회로를 포함한다.
제1 구동 트랜지스터(T1)는 제2 구동 트랜지스터(T2)에 비해 문턱전압이 낮은 공핍 모드(Depletion mode)의 트랜지스터이다. 이러한 제1 구동 트랜지스터(T1)는 도 2 및 도 3에 도시된 바와 같이 출력 단자(VOUT)에 공통으로 접속된 제1 게이트 전극(152) 및 제1 드레인 전극(158)과, 전원 단자(VDD)에 접속된 제1 소스 전극(156)과, 제1 소스 전극(156) 및 제1 드레인 전극(158) 사이에 채널을 형성하는 제1 산화물반도체층(154)을 구비한다.
제2 구동 트랜지스터(T2)는 제1 구동 트랜지스터(T1)에 비해 문턱전압이 높은 증가 모드(Enhancement mode)의 트랜지스터이다. 이러한 제2 구동 트랜지스터(T2)는 도 2 및 도 3에 도시된 바와 같이 입력 단자(VIN)에 접속된 제2 게이트 전극(162)과, 출력 단자(VOUT)에 접속된 제2 소스 전극(166)과, 접지 단자(GND)에 접속된 제2 드레인 전극(168)과, 제2 소스 전극(166) 및 제2 드레인 전극(168) 사이에 채널을 형성하는 제2 산화물반도체층(164)을 구비한다.
이와 같은 인버터 회로의 동작을 살펴보면 다음과 같다. 즉, 입력단자(VIN)에 0V의 전압을 인가한 상태, 즉, 제2 구동 트랜지스터(T2)가 턴-오프(Turn-Off)된 상태에서, 전원 단자를 통해 고전위전압(VDD)을 제1 구동 트랜지스터(T1)의 드레인 전극에 인가하면, 출력단자(VOUT)에서 하이 레벨(High Level)의 전압이 검출된다. 고전위전압(VDD)을 제1 구동 트랜지스터(T1)의 드레인 전극에 계속해서 인가한 상태에서, 입력단자(VIN)에 문턱전압 이상의 전압을 인가하여 제2 구동 트랜지스터(T2)를 턴-온(turn-on)시키면, 출력단자(VOUT)에서는 로우 레벨(Low Level)의 전압이 검출된다.
이와 같은 인버터회로를 이루는 제1 및 제2 구동 트랜지스터(T1,T2)는 도 2, 도 4 및 도 5 중 어느 하나에 도시된 바와 같은 차단 패턴(140)에 의해 공핍 모드 또는 증가 모드로 결정된다. 이러한 차단 패턴(140)은 도 2에 도시된 바와 같이 제1 보호막(118) 상에 제2 보호막(126)과 동일 재질로 동시에 형성되거나, 차단 패턴(140)은 도 4에 도시된 바와 같이 제1 보호막(118) 상에 공통 전극(124)과 동일 재질로 동시에 형성되거나, 차단 패턴(140)은 도 5에 도시된 바와 같이 제1 보호막(118) 상에 제2 보호막(126)과 동일 재질로 동시에 형성되는 제1 차단 패턴(140a)과, 제1 차단 패턴(140a) 상에 공통 전극(124)과 동일 재질로 동시에 형성되는 제2 차단 패턴(140b)으로 이루어진다. 이 제2 구동 트랜지스터(T2) 상부에 위치하는 차단 패턴(140)은 제3 보호막(128) 형성시 주입되는 수소(H2)가 제2 구동 트랜지스터(T2)로 확산되는 것을 차단한다. 이에 따라, 차단 패턴(140)과 중첩되지 않는 제1 구동 트랜지스터(T1)에만 선택적으로 수소(H2)가 확산되도록 한다. 이에 따라, 수소(H2)가 확산되지 않은 제2 구동 트랜지스터(T2)는 증가 모드를 유지하고, 수소(H2)가 확산된 제1 구동 트랜지스터(T1)는 증가 모드에서 공핍 모드로 변하게 된다.
도 6a 내지 도 6i는 도 2에 도시된 액정 패널 내에 형성된 게이트 드라이버를 가지는 액정 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 제1 마스크 공정으로 하부 기판(101) 상에 제1 및 제2 구동 트랜지스터의 게이트 전극(152,162)과, 액티브 영역(AA)의 박막트랜지스터의 게이트 전극(102)과, 패드 하부 전극(142)을 포함하는 제1 도전 패턴이 형성된다. 구체적으로, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 적층된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al,Cr 또는 이들의 합금 등과 같이 금속 물질이 단일층으로 이용되거나, 이들을 이용한 다층 구조로 이용된다. 그런 다음, 제1 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 게이트 금속층을 패터닝함으로써 제1 및 제2 구동 트랜지스터의 게이트 전극(152,162)과, 액티브 영역(AA)의 박막트랜지스터의 게이트 전극(102)과, 패드 하부 전극(142)을 포함하는 제1 도전 패턴이 형성된다.
도 6b를 참조하면, 제1 도전 패턴이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 형성되고, 제2 마스크 공정으로 게이트 절연막(112) 위에 제1 및 제2 구동 트랜지스터의 산화물 반도체층(154,164)과, 액티브 영역(AA)의 박막트랜지스터의 산화물 반도체층(104)이 형성된다.
구체적으로, 제1 도전 패턴이 형성된 하부 기판(101) 상에 PECVD 등의 증착 방법으로 게이트 절연막(112)이 및 산화물막이 순차적으로 형성된다. 게이트 절연막(112)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 산화물막으로는 In-Sn-Ga-Zn-O계 막 등의 4성분 금속 산화물막; In-Ga-Zn-O계 막, In-Sn-Zn-O계 막, In-Al-Zn-O계 막, Sn-Ga-Zn-O계 막, Al-Ga-Zn-O계 막, 또는 Sn-Al-Zn-O계 막 등의 3성분 금속 산화물막; 또는 In-Zn-O계 막, Sn-Zn-O계 막, Al-Zn-O계 막, Zn-Mg-O계 막, Sn-Mg-O계 막, 또는 In-Mg-O계 막 등의 2성분 금속산화물막; In-O계 막, Sn-O계 막, 또는 Zn-O계 막이 이용된다. 그런 다음, 제2 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 산화물막을 식각함으로써 제1 및 제2 구동 트랜지스터의 산화물 반도체층(154,164)과, 액티브 영역(AA)의 박막트랜지스터의 산화물 반도체층(104)이 형성된다.
도 6c를 참조하면, 산화물 반도체층(154,164,104)이 형성된 하부 기판(101) 상에 식각 방지막(116)이 형성된다.
구체적으로, 산화물 반도체층(154,164,104)이 형성된 하부 기판(101) 상에SiOx, SiNx 등과 같은 무기 절연 물질이 전면 증착된 후, 제3 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 무기 절연 물질을 식각함으로써 식각 방지막(116)이 형성된다. 식각 방지막(116)은 산화물 반도체층(154,164,104)의 채널을 제외한 나머지 영역을 노출시키도록 형성된다.
도 6d를 참조하면, 식각 방지막(116)이 형성된 하부 기판(101) 상에 제1 패드 컨택홀(148a)이 형성된다.
구체적으로, 제4 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 패드 하부 전극(142) 상의 게이트 절연막(112) 및 식각 방지막(116)을 식각한다. 이에 따라, 패드 하부 전극(142)을 노출시키는 제1 패드 컨택홀(148a)이 형성된다.
도 6e를 참조하면, 제1 패드 컨택홀(148a)이 형성된 하부 기판(101) 상에 제1 및 제2 구동 트랜지스터의 소스 및 드레인 전극(156,166,158,168)과, 액티브 영역(AA)의 박막트랜지스터의 소스 및 드레인 전극(106,108)과, 패드 중간 전극(144)과, 데이터 라인(DL)을 포함하는 제2 도전 패턴이 형성된다.
구체적으로, 제1 패드 컨택홀(148a)이 형성된 하부 기판(101) 상에 스퍼터링 등의 증착 방법으로 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질의 소스/드레인 금속층이 형성된다. 그런 다음, 제5 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 소스/드레인 금속층을 패터닝함으로써 제1 및 제2 구동 트랜지스터의 소스 및 드레인 전극(156,166,158,168)과, 액티브 영역(AA)의 박막트랜지스터의 소스 및 드레인 전극(106,108)과, 패드 중간 전극(144)과, 데이터 라인(DL)을 포함하는 제2 도전 패턴이 형성된다.
도 6f를 참조하면, 제2 도전 패턴이 형성된 하부 기판(101) 상에 제1 보호막(118)과, 제1 화소 컨택홀(110)을 가지는 제2 보호막(126)과, 제2 구동 박막트랜지스터의 영역에 형성되는 차단패턴(140)을 구비한다.
구체적으로, 제2 도전 패턴이 형성된 하부 기판(101) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질의 제1 보호막(118)이 전면 형성된다. 그런 다음, 제1 보호막(118) 상에 PAC과 같은 유기 절연 물질이 전면 도포된 다음, 제6 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 유기 절연 물질이 패터닝됨으로써 액티브 영역의 드레인 전극(110) 상의 제1 보호막(118)을 노출시키는 제1 화소 컨택홀(110)을 가지는 제2 보호막(126)과, 차단 패턴(140)이 동시에 형성된다.
도 6g를 참조하면, 제1 및 제2 보호막(118,126)과 차단 패턴(140)이 형성된 하부 기판(101) 상에 공통 전극(124)이 형성된다.
구체적으로, 제1 및 제2 보호막(118,126)과 차단 패턴(140)이 형성된 하부 기판(101) 상에 투명 도전층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 도전층으로는 ITO, TO, IZO, ITZO 등이 이용된다. 그 다음, 제7 포토 마스크를 이용한 노광 및 현상공정을 통해 형성된 포토레지스트 패턴을 마스크로 투명 도전층을 식각함으로써 공통 전극(124)이 형성된다.
도 6h를 참조하면, 공통 전극(124)이 형성된 하부 기판(101) 상에 제2 화소 컨택홀(120) 및 제2 패드 컨택홀(148b)을 가지는 제3 보호막(128)이 형성된다.
구체적으로, 공통 전극(124)이 형성된 하부 기판(101) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질의 제3 보호막(128)이 전면 형성된다. 이 때, 제3 보호막 형성시 증착 챔버 내에는 제3 보호막 형성용 가스(NH3 또는 N2Ox, SiH4) 와 수소(H2)가스를 주입한다. 이에 따라, 제3 보호막 형성용 가스는 증착 챔버 내에서 반응하여 공통 전극(124)이 형성된 하부 기판(101) 상에 제3 보호막으로 형성되고, 수소(H2) 가스는 차단 패턴(140)이 형성되지 않은 제1 구동 박막트랜지스터(T1) 영역에 선택적으로 주입되고, 제2 구동 박막트랜지스터(T2) 영역 및 액티브 영역은 차단 패턴(140)에 의해 수소의 주입이 차단된다. 제1 구동 박막트랜지스터(T1) 영역에 주입된 수소(H2) 가스는 제3 보호막(128) 내에서 산화물 반도체층(154)쪽으로 확산되며, 확산된 수소(H2) 가스는 산화물 반도체층(154)의 댕그링 본드(Dangling bond)와 결합한다. 이에 따라, 제1 구동 박막트랜지스터(T1)의 문턱전압은 도 7에 도시된 바와 같이 제2 구동 박막트랜지스터(T2)의 문턱전압에 비해 음(-)의 방향으로 쉬프트되므로 제1 구동 박막트랜지스터(T1)는 증가모드에서 공핍모드의 트랜지스터로 변하게 된다.
한편, 제3 보호막 형성용 가스와 수소 가스를 동시에 증착 챔버 내에 주입하여 제1 구동 박막트랜지스터(T1)를 공핍모드로 형성하는 것을 예로 들어 형성하였지만, 이외에도 증착 챔버 내에 제3 보호막 형성용 가스를 1차 주입하여 제3 보호막(128)을 형성한 후, 동일한 증착 챔버 내에 수소 가스를 1차 주입하여 제1 구동 박막트랜지스터(T1)를 공핍 모드로 형성할 수도 있다.
이와 같이, 별도의 신호선을 형성하지 않고 별도의 마스크 추가 공정없이 제1 및 제2 구동 박막트랜지스터 중 적어도 어느 하나의 특성을 변화시킬 수 있다.
그런 다음, 제8 포토 마스크를 이용한 노광 공정과 현상 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 제3 보호막(128)이 패터닝됨으로써 제2 화소 컨택홀(120)과, 제2 패드 컨택홀(148b)이 형성된다. 제2 화소 컨택홀(120)은 제1 및 제3 보호막(1118,128)을 관통하여 액티브 영역의 드레인 전극(108)을 노출시키며, 제2 패드 컨택홀(148b)은 제1 및 제3 보호막(118,128)을 관통하여 패드 중간 전극(144)을 노출시킨다.
도 6i를 참조하면, 제2 화소 컨택홀(120) 및 제2 패드 컨택홀(148b)을 가지는 제3 보호막(128)이 형성된 하부 기판(101) 상에 화소 전극(122) 및 패드 상부 전극(146)이 형성된다.
구체적으로, 제3 보호막(128)이 형성된 하부 기판(101) 상에 투명 도전층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 도전층으로는 ITO, TO, IZO, ITZO 등이 이용된다. 그 다음, 제9 포토 마스크를 이용한 노광 및 현상공정을 통해 형성된 포토레지스트 패턴을 마스크로 투명 도전층을 식각함으로써 화소 전극(122) 및 패드 상부 전극(146)이 형성된다.
도 8a는 본 발명에 따른 제1 및 제2 구동 트랜지스터로 형성된 인버터로 이루어진 게이트 드라이버의 한 스테이지를 나타내는 회로도이며, 도 8b는 도 8a의 등가회로도이며, 도 8c는 도 8a 및 도 8b에 도시된 스테이지의 입출력 파형을 나타낸다.
도 8a 및 도 8b에 도시된 스테이지는 제1 내지 제3 제어 트랜지스터(CT1,CT2,CT3)와, 제1 내지 제4 인버터(INV1,INV2,INV3,INV4)를 구비한다.
제1 제어 트랜지스터(CT1)는 도 8b에 도시된 바와 같이 제2 클럭단자(CLK2)에 게이트 전극이 연결되고, 스타트펄스(VST)단자 또는 이전단 스테이지의 출력단자에 소스 전극이 연결되며, 제1 인버터(INV1)의 제2 구동 트랜지스터(T12)의 게이트 전극에 드레인 전극이 연결된다.
제2 제어 트랜지스터(CT2)는 제2 클럭 단자(CLK2)에 게이트 전극이 연결되고, 제3 인버터(INV3)의 제2 구동 트랜지스터(T32)의 드레인 전극에 소스 전극이 연결되며, 저전위전압(VSS)단자에 드레인 전극이 연결된다.
제3 제어 트랜지스터(CT3)는 제1 클럭 단자(CLK1)에 게이트 전극이 연결되고, 고전위전압(VDD)단자에 소스 전극이 연결되며, 제4 인버터(INV4)의 제2 구동 트랜지스터(T42)의 게이트 전극에 드레인 전극이 연결된다.
제1 내지 제4 인버터(INV1,INV2, INV3, INV4) 각각은 도 2 및 도 3에 도시된 공핍모드의 제1 구동 트랜지스터(T11, T21, T31, T41)와, 증가 모드의 제2 구동트랜지스터(T12, T22, T32, T42)로 이루어진다.
제1 인버터(INV1)의 제1 구동 트랜지스터(T11)는 제1 노드(n1)에 게이트 전극 및 드레인 전극이 공통으로 접속되고, 고전위전압(VDD)단자에 소스 전극이 접속된다. 제1 인버터(INV1)의 제2 구동 트랜지스터(T12)는 제1 제어 트랜지스터(CT1)의 드레인 전극에 게이트 전극이 접속되고, 제1 노드(n1)에 소스 전극이 접속되고, 저전위전압(VSS)단자에 드레인 전극이 접속된다.
제2 인버터(INV2)의 제1 구동 트랜지스터(T21)는 제1 노드(n2)에 게이트 전극 및 드레인 전극이 공통으로 접속되고, 고전위전압(VDD)단자에 소스 전극이 접속된다. 제2 인버터(INV2)의 제2 구동 트랜지스터(T22)는 제1 노드(n1)에 게이트 전극이 접속되고, 제2 노드(n2)에 소스 전극이 접속되고, 저전위전압(VSS)단자에 드레인 전극이 접속된다.
제3 인버터(INV3)의 제1 구동 트랜지스터(T31)는 제3 노드(n3)에 게이트 전극 및 드레인 전극이 공통으로 접속되고, 고전위전압(VDD)단자에 소스 전극이 접속된다. 제3 인버터(INV3)의 제2 구동 트랜지스터(T32)는 제2 노드(n2)에 게이트 전극이 접속되고, 제3 노드(n3)에 소스 전극이 접속되고, 저전위전압(VSS)단자에 드레인 전극이 접속된다.
제4 인버터(INV4)의 제1 구동 트랜지스터(T41)는 출력 단자(VGOUT)에 게이트 전극 및 드레인 전극이 공통으로 접속되고, 고전위전압(VDD)단자에 소스 전극이 접속된다. 제4 인버터(INV4)의 제2 구동 트랜지스터(T42)는 제3 노드(n3)에 게이트 전극이 접속되고, 출력 단자(VGOUT)에 소스 전극이 접속되고, 저전위전압(VSS)단자에 드레인 전극이 접속된다.
도 8c에 도시된 바와 같이 스테이지는 인가되는 하이 논리의 스타트펄스(VST)와, 로우 논리의 제1 클럭 신호(CLK1)와, 하이 논리의 제2 클럭 신호(CLK2)에 따라 다음과 같이 동작하게 된다.
제1 제어 트랜지스터(CT1)는 하이 논리의 제2 클럭 신호(CLK2)에 따라 턴온되어 스타트펄스(VST)를 제1 인버터(INV1)의 제2 구동 트랜지스터(T12)의 게이트 전극과 커패시터(C)의 일측 단자에 공급한다. 제1 인버터(INV1)의 제2 구동 트랜지스터(T12)는 스타트펄스(VST)에 의해 턴온되어 제2 인버터(INV2)의 제2 구동 트랜지스터(T22)에 저전위전압(VSS)를 공급한다. 저전위전압이 공급된 제2 인버터(INV2)의 제2 구동 트랜지스터(T22)가 턴오프된 상태에서 제2 인버터(INV2)의 제1 구동 트랜지스터(T21)에 고전위전압(VDD)이 공급되면, 제3 인버터(INV3)의 제2 구동 트랜지스터(T32)의 게이트 전극에 고전위전압(VDD)을 공급한다. 고전위전압(VDD)이 공급된 제3 인버터(INV3)의 제2 구동 트랜지스터(T32)는 턴온되고, 하이논리의 제2 클럭 신호(CLK2)에 의해 제2 제어 트랜지스터(CT2)는 턴온된다. 이에 따라, 제3 인버터(INV3)의 제2 구동 트랜지스터(T32) 및 제2 제어 트랜지스터(CT2)에 의해 제4 인버터(INV4)의 제2 구동 트랜지스터(T42)에 저전위전압(VSS)을 공급한다. 저전위전압(VSS)이 공급된 제4 인버터(INV4)의 제2 구동 트랜지스터(T42)가 턴오프된 상태에서 제4 인버터(INV4)의 제1 구동 트랜지스터(T41)에 고전위 전압(VDD)이 공급되면, 출력단자(VGOUT)와 접속된 제1 게이트 라인(GL1)에는 게이트 하이 전압(VGH)이 공급된다.
또한, 도 8a 및 도 8b에 도시된 스테이지는 인가되는 로우 논리의 스타트펄스(VST)와, 하이 논리의 제1 클럭 신호(CLK1)와, 로우 논리의 제2 클럭 신호(CLK2)에 따라서 다음과 같이 동작하게 된다.
제1 제어 트랜지스터(CT1)는 로우 논리의 제2 클럭 신호(CLK2)에 따라 턴오프된 상태에서, 제1 인버터(INV1)의 제2 구동 트랜지스터(T12)는 턴오프된다. 그리고, 제1 인버터(INV1)의 제1 구동 트랜지스터(T11)에는 고전위전압(VDD)이 공급되므로 제2 인버터(INV2)의 제2 구동 트랜지스터(T22)의 게이트 전극에 고전위전압(VDD)이 공급된다. 공급된 고전위 전압(VDD)에 의해 제2 인버터(INV2)의 제2 구동트랜지스터(T22)는 턴온되어 제3 인버터(INV2)의 제2 구동 트랜지스터(T32)의 게이트 전극에 저전위전압(VSS)이 공급된다. 공급된 저전위전압(VSS)에 의해 제3 인버터(INV3)의 제2 구동 트랜지스터(T32)는 턴오프된다. 제3 인버터(INV3)의 제2 구동트랜지스터(T32)가 턴오프된 상태에서, 제3 인버터(INV3)의 제1 구동 트랜지스터(T31)에 고전위전압(VDD)이 공급되면, 제4 인버터(INV4)의 제2 구동트랜지스터(T42)의 게이트 전극에 고전위전압(VDD)이 공급된다. 고전위전압(VDD)이 공급된 제4 인버터(INV4)의 제2 구동트랜지스터(T42)는 턴온되어 출력단자(VGOUT)와 접속된 제1 게이트 라인(GL1)에 게이트 로우 전압(VGL)을 공급한다.
도 9a 및 도 9b는 종래 및 본 발명에 따른 게이트 드라이버에 포함된 구동 트랜지스터의 신뢰성에 대해 설명하기 위한 도면이다.
종래 NMOS 또는 PMOS형 트랜지스터로 이루어진 부트스트랩구조의 게이트 드라이버는 도 9a에 도시된 바와 같이 부트스트랩효과에 의해 Q노드의 전압이 상승하게 된다. 이러한 부트스트랩으로 인해 쉬프트 레지스터에 포함된 트랜지스터는 스트레스에 취약하며, 쉬프트 레지스터에 포함된 트랜지스터의 드레인과 소스 간의 전압(VDS)이 증가하게 된다. 이에 따라, 종래에서는 소자 이동도가 저하되어 신뢰성이 저하되는 문제점이 있다.
반면에, 본 발명의 쉬프트 레지스터를 이루는 제1 내지 제4 인버터(INV1,INV2,INV3,INV4) 각각은 공핍 모드의 제1 구동 트랜지스터(T1)와 증가 모드의 제2 구동 트랜지스터(T2)가 서로 연결되므로 NMOS형 트랜지스터와 PMOS형 트랜지스터로 이루어진 CMOS형 게이트 드라이버와 유사하다. 따라서, 본 발명의 게이트 드라이버에 포함된 구동 트랜지스터의 소스 및 드레인 간 전압(VDS)은 도 9b에 도시된 바와 같이 종래 구동 트랜지스터의 소스 및 드레인 간 전압(VDS)보다 낮아 신뢰성이 저하되는 것을 방지할 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
101 : 기판 102,152,162 : 게이트 전극
104,154,164 : 산화물 반도체층 106,156,166: 소스 전극
108,158,168: 드레인 전극 118,126, 128 : 보호막
122 : 화소 전극 124 : 공통 전극
140 : 차단 패턴
104,154,164 : 산화물 반도체층 106,156,166: 소스 전극
108,158,168: 드레인 전극 118,126, 128 : 보호막
122 : 화소 전극 124 : 공통 전극
140 : 차단 패턴
Claims (11)
- 기판의 액티브영역 상에 형성되며 산화물 반도체층을 포함하는 박막트랜지스터와;
상기 기판의 비액티브 영역 상에 형성되는 공핍 모드의 제1 구동 트랜지스터와;
상기 제1 구동 트랜지스터와 연결되어 인버터를 이루는 증가 모드의 제2 구동 트랜지스터와;
상기 박막트랜지스터와 상기 제1 및 제2 구동트랜지스터를 포함한 기판 전면에 형성된 제1 보호막과;
상기 제1 보호막 상에 형성되는 제2 보호막과;
상기 제2 보호막 상에 형성되는 공통 전극과;
상기 제1 보호막 상에 상기 제2 구동 트랜지스터가 형성된 영역을 덮고 상기 제1 구동 트랜지스터가 형성된 영역을 노출시키는 차단 패턴과;
상기 공통 전극을 덮도록 형성되는 제3 보호막과;
상기 제3 보호막 상에 상기 박막트랜지스터와 접속되며 상기 공통 전극과 전계를 이루는 화소 전극을 구비하고,
상기 차단 패턴은 상기 제3 보호막 형성시 제1 구동 트랜지스터가 형성된 영역으로 수소를 주입하고, 제2 구동 트랜지스터가 형성된 영역으로 주입되는 수소를 차단하는 것을 특징으로 하는 액정 표시 장치. - 삭제
- 제 1 항에 있어서,
상기 차단 패턴은 상기 제2 보호막 및 상기 공통 전극 중 어느 하나와 동일 물질로 동일 평면 상에 형성되는 것을 특징으로 하는 액정 표시 장치. - 제 1 항에 있어서,
상기 차단 패턴은
상기 제2 보호막과 동일 물질로 동일 평면 상에 형성되는 제1 차단 패턴과;
상기 제1 차단 패턴 상에 형성되며, 상기 공통 전극과 동일 물질로 동일 평면 상에 형성되는 제2 차단 패턴으로 이루어지는 것을 특징으로 하는 액정 표시 장치. - 제 1 항에 있어서,
상기 기판의 비액티브 영역 상에 형성되는 게이트 드라이버는 상기 공핍 모드의 제1 구동 트랜지스터와, 상기 증가 모드의 제2 구동 트랜지스터로 이루어진 상기 인버터를 포함하는 것을 특징으로 하는 액정 표시 장치. - 삭제
- 삭제
- 기판의 액티브영역 상에 산화물 반도체층을 포함하는 박막트랜지스터와, 상기 기판의 비액티브 영역 상에 산화물 반도체층을 포함하는 제1 및 제2 구동 트랜지스터를 형성하는 단계와;
상기 박막트랜지스터와 상기 제1 및 제2 구동트랜지스터를 포함한 기판 전면에 제1 보호막을 형성하는 단계와;
상기 제1 보호막 상에 제2 보호막을 형성하는 단계와;
상기 제2 보호막 상에 공통 전극을 형성하는 단계와;
상기 제1 보호막 상에 상기 제2 구동 트랜지스터가 형성된 영역을 덮고 상기 제1 구동 트랜지스터가 형성된 영역을 노출시키는 차단 패턴을 형성하는 단계와;
상기 공통 전극을 덮도록 제3 보호막을 형성하는 단계와;
상기 제3 보호막 상에 상기 박막트랜지스터와 접속되며 상기 공통 전극과 전계를 이루는 화소 전극을 형성하는 단계를 구비하고,
상기 차단 패턴은 상기 제3 보호막 형성시 제1 구동 트랜지스터가 형성된 영역으로 수소를 주입하고, 제2 구동 트랜지스터가 형성된 영역으로 주입되는 수소를 차단하는 것을 특징으로 하는 액정 표시 장치의 제조 방법. - 삭제
- 제 8 항에 있어서,
상기 차단 패턴을 형성하는 단계는
상기 제2 보호막 및 상기 공통 전극 중 어느 하나와 동일 물질로 동시에 형성하는 단계인 것을 특징으로 하는 액정 표시 장치의 제조 방법. - 제 8 항에 있어서,
상기 차단 패턴을 형성하는 단계는
상기 제2 보호막과 동일 물질로 동시에 제1 차단 패턴을 형성하는 단계와;
상기 제1 차단 패턴 상에 상기 공통 전극과 동일 물질로 동시에 제2 차단 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130075044A KR102050447B1 (ko) | 2013-06-28 | 2013-06-28 | 인버터, 그를 가지는 액정 표시 장치 및 그 액정 표시 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130075044A KR102050447B1 (ko) | 2013-06-28 | 2013-06-28 | 인버터, 그를 가지는 액정 표시 장치 및 그 액정 표시 장치의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150002979A KR20150002979A (ko) | 2015-01-08 |
| KR102050447B1 true KR102050447B1 (ko) | 2019-12-02 |
Family
ID=52475962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130075044A KR102050447B1 (ko) | 2013-06-28 | 2013-06-28 | 인버터, 그를 가지는 액정 표시 장치 및 그 액정 표시 장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102050447B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11864411B2 (en) | 2020-04-09 | 2024-01-02 | Samsung Display Co., Ltd. | Display apparatus and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010135760A (ja) * | 2008-10-31 | 2010-06-17 | Semiconductor Energy Lab Co Ltd | 論理回路 |
| JP2013042143A (ja) | 2008-12-24 | 2013-02-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI475616B (zh) * | 2008-12-26 | 2015-03-01 | Semiconductor Energy Lab | 半導體裝置及其製造方法 |
-
2013
- 2013-06-28 KR KR1020130075044A patent/KR102050447B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010135760A (ja) * | 2008-10-31 | 2010-06-17 | Semiconductor Energy Lab Co Ltd | 論理回路 |
| JP2013042143A (ja) | 2008-12-24 | 2013-02-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11864411B2 (en) | 2020-04-09 | 2024-01-02 | Samsung Display Co., Ltd. | Display apparatus and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20150002979A (ko) | 2015-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108598087B (zh) | 阵列基板及其制造方法、显示面板、电子装置 | |
| JP6676683B2 (ja) | 半導体装置 | |
| US10109251B2 (en) | Gate driver on array (GOA) circuit of IGZO thin film transistor and display device thereof | |
| EP3089144B1 (en) | Shift register using oxide transistor and display device using the same | |
| KR102340936B1 (ko) | 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치 | |
| EP2565877A1 (en) | Shift register and display device | |
| KR101933332B1 (ko) | 산화물 반도체 박막 트랜지스터에 의한 goa회로 | |
| US10593416B2 (en) | Shift register, driving method, gate driving circuit and display device | |
| US9940889B2 (en) | Gate driving circuit and display device including the same | |
| US10852591B2 (en) | Image display device | |
| GB2545856A (en) | GOA circuit based on oxide semiconductor thin-film transistor | |
| US11107381B2 (en) | Shift register and method for driving the same, gate driving circuit and display device | |
| US20170047031A1 (en) | Goa circuit based on p-type thin film transistor | |
| CN114220400B (zh) | 具有栅极驱动器的显示装置 | |
| US11107382B2 (en) | Shift register and method for driving the same, gate driving circuit and display device | |
| KR101707935B1 (ko) | 표시 장치 | |
| JP2010277652A (ja) | シフトレジスタ回路、シフトレジスタ回路の設計方法及び半導体装置 | |
| WO2018190245A1 (ja) | アクティブマトリクス基板および表示装置 | |
| JP6718988B2 (ja) | アクティブマトリクス基板およびそれを用いた表示装置 | |
| JP2009069776A (ja) | 画像表示装置 | |
| KR102365774B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| US20210335195A1 (en) | Shift register unit, circuit structure, gate drive circuit, drive circuit and display device | |
| KR102050447B1 (ko) | 인버터, 그를 가지는 액정 표시 장치 및 그 액정 표시 장치의 제조 방법 | |
| JP2015119162A (ja) | 薄膜トランジスタ | |
| CN113189806B (zh) | Goa电路、液晶面板及其驱动方法、显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |