JP2009069776A - 画像表示装置 - Google Patents
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Abstract
【課題】 ゲート線駆動回路がアレイ基板に形成された画像表示装置において、ゲート線駆動回路の寄生容量を低減し、ゲート線駆動回路の消費電力を抑え、誤動作を防止する。
【解決手段】 ゲート線駆動回路が形成されたアレイ基板と、このアレイ基板に対向するカラーフィルタ基板と、このカラーフィルタ基板に形成され、表示領域の周辺を遮光する遮光層とを具備し、少なくとも前記ゲート線駆動回路に対向する領域に形成される遮光層は樹脂により構成されている。
【選択図】 図2
【解決手段】 ゲート線駆動回路が形成されたアレイ基板と、このアレイ基板に対向するカラーフィルタ基板と、このカラーフィルタ基板に形成され、表示領域の周辺を遮光する遮光層とを具備し、少なくとも前記ゲート線駆動回路に対向する領域に形成される遮光層は樹脂により構成されている。
【選択図】 図2
Description
本発明は、画像表示装置に関するもので、特にゲート駆動回路に非晶質シリコン薄膜トランジスタを採用した液晶表示装置に適用して好適なものである。
液晶表示装置等の画像表示装置において、表示パネルを走査するためのゲート線駆動回路(走査線駆動回路)としては、表示信号の1フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。当該シフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。
ゲート線駆動回路のシフトレジスタを非晶質シリコン薄膜トランジスタ(以下「a−Si TFT」)で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型PC、携帯情報端末(PDA)、マルチ・メディア・プレーヤ(PMP)、簡易型カーナビゲーションシステム(PND:Personal Navigation Device)の画面などに採用されている(非特許文献1参照)。
また、液晶表示装置等の画像表示装置は、複数のゲート線と複数のソース線およびゲート線駆動回路が具備されたアレイ基板、アレイ基板と向かい合うカラーフィルタ基板を具備する。カラーフィルタ基板には、ガラス基板上に着色パターン(赤、緑、青色)が設けられている。この着色層の隙間から入射光が漏れると画像表示装置のコントラストが低下するため、その間に光を遮光する遮光層が形成される。この遮光層は、通常金属膜であるクロムが用いられる。この遮光層は、バックライトの光漏れを防止するため、表示領域以外の周辺領域にも具備されている(特許文献1、図1および段落[0014]参照)。
一方、画素電極と対向電極との間に発生するアレイ基板と平行な電界の成分によって液晶層の光透過率を制御する、所謂IPS型液晶表示装置においては、カラーフィルタ基板と偏光板との間に導電層を設け、外部からの静電気等に対するシールド機能を備えた構成が周知である(特許文献2、図1のCおよび段落[0013]参照)。
一方、画素電極と対向電極との間に発生するアレイ基板と平行な電界の成分によって液晶層の光透過率を制御する、所謂IPS型液晶表示装置においては、カラーフィルタ基板と偏光板との間に導電層を設け、外部からの静電気等に対するシールド機能を備えた構成が周知である(特許文献2、図1のCおよび段落[0013]参照)。
ゲート線駆動回路が表示パネルのアレイ基板に形成された構造では、ゲート線駆動回路とカラーフィルタ基板に形成された導電性の遮光層(クロム)との間や透明導電膜との間で、寄生容量が発生する。このような寄生容量はゲート線駆動回路での消費電力を増加させたり、誤動作を誘発する。特に、a−si TFTで構成したゲート線駆動回路の場合、この回路内の信号振幅は、例えばHigh電圧が24V、Low電圧が−6Vとすれば、電位差が30Vと非常に大きく、消費電力の問題が大きな問題となっている。
本発明は以上のような課題を解決するためになされたものであり、ゲート線駆動回路の寄生容量を低減し、ゲート線駆動回路の消費電力を抑え、誤動作を防止することを目的とする。
本発明に係る画像表示装置は、ゲート線駆動回路が形成されたアレイ基板と、このアレイ基板に対向するカラーフィルタ基板と、このカラーフィルタ基板に形成され、表示領域の周辺を遮光する遮光層とを具備しており、少なくとも前記ゲート線駆動回路に対向する領域に形成される遮光層は樹脂により構成されていることを特徴とする。
ゲート線駆動回路がアレイ基板に形成された画像表示装置において、ゲート線駆動回路の寄生容量を低減し、ゲート線駆動回路の消費電力を抑え、誤動作を防止することができる。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
実施の形態1.
図1は、実施の形態1による表示装置の平面図であり、図2は図1のIII−III線に沿って切断した断面図である。図1に示すように、本実施の形態による表示装置400は、表示パネル300と、前記表示パネル300に具備されて前記表示パネル300に駆動信号をそれぞれ出力するソース線ドライバIC150およびゲート線駆動回路160で構成される。
さらに図1および2で示した表示パネル300は、第1基板110、その基板上に配設された複数のゲート線(GL1〜GLn)、このゲート線と絶縁層を介して交差する複数のソース線(SL1〜SLm)、およびそれらの交差部に配置された複数の画素電極PE、この画素電極PEを駆動する薄膜トランジスタ(以後TFTと称す)などで構成されるアレイ基板100と、このアレイ基板100と向かい合うカラーフィルタ基板200と、前記アレイ基板100と前記カラーフィルタ基板200との所定の間隙に狭持された液晶層330および、該液晶層330を保持し、前記アレイ基板100と前記カラーフィルタ基板200とを前記所定の間隙を持って結合させるシール材350にて構成される。
前記ソース線ドライバIC150の各出力は、前記ソース線(SL1〜SLm)に夫々接続され、各ソース線にソース駆動信号を印加する。同様に前記ゲート線駆動回路160の各出力は、前記ゲート線(GL1〜GLn)に夫々接続され、各ゲート線にゲート駆動信号を印加する。カラーフィルタ基板200のアレイ基板と対向する面上には対向電極CEが形成されており、前記画素電極PEとの間に生成される電界によって液晶層330の光透過率が制御される。また、前記TFTのドレイン電極と共通電極(非図示)間には、補助容量Cが画素毎に配設されている。
図1では、画像を表示する表示領域DAに対応して、マトリクス状に配置された複数画素の中で、第1ゲート線GL1と第1ソース線SL1との交差部に配置された画素電極PE1、TFT(TR1)、対向電極CEおよび補助容量C1に関して、特にその接続図を示しているが、他の画素(非図示)についても同様である。
図1は、実施の形態1による表示装置の平面図であり、図2は図1のIII−III線に沿って切断した断面図である。図1に示すように、本実施の形態による表示装置400は、表示パネル300と、前記表示パネル300に具備されて前記表示パネル300に駆動信号をそれぞれ出力するソース線ドライバIC150およびゲート線駆動回路160で構成される。
さらに図1および2で示した表示パネル300は、第1基板110、その基板上に配設された複数のゲート線(GL1〜GLn)、このゲート線と絶縁層を介して交差する複数のソース線(SL1〜SLm)、およびそれらの交差部に配置された複数の画素電極PE、この画素電極PEを駆動する薄膜トランジスタ(以後TFTと称す)などで構成されるアレイ基板100と、このアレイ基板100と向かい合うカラーフィルタ基板200と、前記アレイ基板100と前記カラーフィルタ基板200との所定の間隙に狭持された液晶層330および、該液晶層330を保持し、前記アレイ基板100と前記カラーフィルタ基板200とを前記所定の間隙を持って結合させるシール材350にて構成される。
前記ソース線ドライバIC150の各出力は、前記ソース線(SL1〜SLm)に夫々接続され、各ソース線にソース駆動信号を印加する。同様に前記ゲート線駆動回路160の各出力は、前記ゲート線(GL1〜GLn)に夫々接続され、各ゲート線にゲート駆動信号を印加する。カラーフィルタ基板200のアレイ基板と対向する面上には対向電極CEが形成されており、前記画素電極PEとの間に生成される電界によって液晶層330の光透過率が制御される。また、前記TFTのドレイン電極と共通電極(非図示)間には、補助容量Cが画素毎に配設されている。
図1では、画像を表示する表示領域DAに対応して、マトリクス状に配置された複数画素の中で、第1ゲート線GL1と第1ソース線SL1との交差部に配置された画素電極PE1、TFT(TR1)、対向電極CEおよび補助容量C1に関して、特にその接続図を示しているが、他の画素(非図示)についても同様である。
前記表示パネル300は、前記表示領域DA、この表示領域DAを取り囲むように配置された第1周辺領域PA1、この第1周辺領域PAIの外側に隣接した第2周辺領域PA2を含む。
前述したように、前記表示領域DAに対応して、前記アレイ基板100の第1基板110上には、第1〜第nゲート線GL1〜GLnおよび第1〜第mソース線SL1〜SLmが形成される。
また前記複数のTFTのうち、第1TFT(TR1)のゲート電極は前記第1ゲート線GL1と電気的に接続され、前記第1TFT(TR1)のソース電極は前記第1ソース線SL1と電気的に接続され、前記TFT(TR1)のドレイン電極は前記複数の画素電極のうち、第1画素電極PE1と第1補助容量C1に接続される。
前述したように、前記表示領域DAに対応して、前記アレイ基板100の第1基板110上には、第1〜第nゲート線GL1〜GLnおよび第1〜第mソース線SL1〜SLmが形成される。
また前記複数のTFTのうち、第1TFT(TR1)のゲート電極は前記第1ゲート線GL1と電気的に接続され、前記第1TFT(TR1)のソース電極は前記第1ソース線SL1と電気的に接続され、前記TFT(TR1)のドレイン電極は前記複数の画素電極のうち、第1画素電極PE1と第1補助容量C1に接続される。
図2に示したように前記表示領域DAに対応して、前記カラーフィルタ基板200の第2基板210上には、赤、緑および青色画素R、G、Bを含むカラーフィルタ層220および前記赤、緑、青のうちの隣接する2つの色画素の間に形成された第1遮光層230が配置される。また、前記周囲領域PA1に対応して、前記第2基板210上の前記第1遮光層230に隣接して第2遮光層240が配置される。この第1および第2遮光層は樹脂で形成される。具体的には、カーボンブラック、無機顔料、有機顔料などをポリイミド樹脂、アクリル樹脂等の樹脂中に分散させたものである。
一方、前記第2周辺領域PA2において、前記第1基板110は、前記第2基板210より長く(図1の例では上方に)延在され、前記ソース線ドライバIC150が実装されている。このソース線ドライバIC150から出力される前記第1駆動信号は第1〜第mソース信号を含み、前記第2周辺領域PA2に形成された複数のソース線引き出し配線を介して前記第1〜第mソース線SL1〜SLmに夫々印加される。
一方、前記第2周辺領域PA2において、前記第1基板110は、前記第2基板210より長く(図1の例では上方に)延在され、前記ソース線ドライバIC150が実装されている。このソース線ドライバIC150から出力される前記第1駆動信号は第1〜第mソース信号を含み、前記第2周辺領域PA2に形成された複数のソース線引き出し配線を介して前記第1〜第mソース線SL1〜SLmに夫々印加される。
一方、額縁状の前記第1周辺領域PA1の一辺(図1では左辺)には、前記複数のTFTおよび前記表示領域DAの形成工程と同一の工程を通じて同時に生成された前記ゲート線駆動回路160が配置されている。(従って、前記ゲート線駆動回路160を構成するトランジスタはa−Si TFTである。)
このゲート線駆動回路160は、前記表示領域DAに形成された前記第1〜第nゲート線GL1〜GLnと電気的に接続される。前記ゲート線駆動回路160から出力された前記第2駆動信号は、第1〜第nゲート信号(OUT1〜OUTn)を含み、前記第1〜第nゲート信号は、前記第1〜第nゲート線GL1〜GLnに印加される。
前記カラーフィルタ基板200と前記アレイ基板100は、前記カラーフィルタ層220や対向電極CEが形成された面と前記表示領域DAが形成された面が対向配置され、前記2枚の基板を固着する前記シール材350と共に前記液晶層330を狭持している。
このゲート線駆動回路160は、前記表示領域DAに形成された前記第1〜第nゲート線GL1〜GLnと電気的に接続される。前記ゲート線駆動回路160から出力された前記第2駆動信号は、第1〜第nゲート信号(OUT1〜OUTn)を含み、前記第1〜第nゲート信号は、前記第1〜第nゲート線GL1〜GLnに印加される。
前記カラーフィルタ基板200と前記アレイ基板100は、前記カラーフィルタ層220や対向電極CEが形成された面と前記表示領域DAが形成された面が対向配置され、前記2枚の基板を固着する前記シール材350と共に前記液晶層330を狭持している。
次に、前記ゲート線駆動回路160の回路構成および動作について、図3乃至7を用いて詳しく説明する。図3はゲート線駆動回路を構成するシフトレジスタの複数段分の構成を示す図である。また、図4はゲート線駆動回路を構成するシフトレジスタの一段分(単位シフトレジスタ)の構成を示す回路図である。図3のシフトレジスタは、縦続接続したn個の単位シフトレジスタSR1,SR2,SR3,・・・,SRnと、最後段の単位シフトレジスタSRnのさらに後段に設けられたダミーの単位シフトレジスタSRDとから成っている(以下、単位シフトレジスタSR1,SR2・・・SRn,SRDを「単位シフトレジスタSR」と総称する)。単位シフトレジスタSRのそれぞれが図4の回路となる。
また図3に示すクロック発生器31は、互いに逆相の(活性期間が重ならない)2相のクロック信号CLKA,CLKBを複数の単位シフトレジスタSRに供給するものである。ゲート線駆動回路では、これらクロック信号CLKA,CLKBは、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御される。
図3および図4に示すように、各単位シフトレジスタSRは、入力端子IN1、出力端子OUT、クロック端子CK1およびリセット端子RSTを有している。また各単位シフトレジスタSRには、第1電源端子S1を介して低電位側電源電位VSS(=0V)が供給され、第2電源端子S2を介して高電位側電源電位VDDがそれぞれ供給される(図3では非図示)。
図4の如く、単位シフトレジスタSRの出力段は、出力端子OUTとクロック端子CK1との間に接続するトランジスタQ1と、出力端子OUTと第1電源端子S1との間に接続するトランジスタQ2とにより構成されている。(以下、“トランジスタ”はa−Si TFTである。)即ち、トランジスタQ1は、クロック端子CK1に入力されるクロック信号CLKAを出力端子OUTに供給するトランジスタ(第1トランジスタ)であり、トランジスタQ2は当該出力端子OUTを放電するトランジスタ(第2トランジスタ)である。以下、トランジスタQ1のゲート(制御電極)が接続するノードを「ノードN1」、トランジスタQ2のゲートが接続するノードを「ノードN2」と定義する。
トランジスタQ1のゲート・ソース間(即ちノードN1と出力端子OUTとの間)には容量素子C1が設けられている。この容量素子C1は、出力端子OUTとノードN1との間を容量結合させ、出力端子OUTのレベル上昇に応じてノードN1を昇圧させる素子(ブートストラップ容量)である。但し、容量素子C1は、トランジスタQ1のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
ノードN1と第2電源端子S2との間には、ゲートが入力端子IN1に接続したトランジスタQ3が接続する。またノードN1と第1電源端子S1との間には、ゲートがリセット端子RSTに接続したトランジスタQ4が接続する。即ちトランジスタQ3は、入力端子IN1に入力される信号に応じてノードN1を充電する充電回路を構成しており、トランジスタQ4はリセット端子RSTに入力される信号に応じてノードN1を放電する放電回路を構成している。また、トランジスタQ2のゲート(ノードN2)もリセット端子RSTに接続されている。
図3の如く、各単位シフトレジスタSRの入力端子IN1には、その前段の単位シフトレジスタSRの出力端子OUTが接続する。但し、第1段目である単位シフトレジスタSR1の入力端子IN1には、所定のスタートパルスSTが入力される。また、各単位シフトレジスタSRのクロック端子CK1には、前後に隣接する単位シフトレジスタSRに互いに異なる位相のクロック信号が入力されるよう、クロック信号CLKA,CLKBの片方が入力される。
そして各単位シフトレジスタSRのリセット端子RSTには、自己の次段の単位シフトレジスタSRの出力端子OUTが接続される。但し、最後段の単位シフトレジスタSRnの次段に設けられたダミーの単位シフトレジスタSRDのリセット端子RSTには、所定のエンドパルスENが入力される。なおゲート線駆動回路では、スタートパルスSTおよびエンドパルスENは、それぞれ画像信号の各フレーム期間の先頭および末尾に対応するタイミングで入力される。
次に図4に示した各単位シフトレジスタSRの動作を説明する。基本的に各段の単位シフトレジスタSRは全て同様に動作するので、ここでは多段のシフトレジスタのうち第k段目の単位シフトレジスタSRkの動作を代表的に説明する。当該単位シフトレジスタSRkのクロック端子CK1にはクロック信号CLKAが入力されているものとする(例えば、図3における単位シフトレジスタSR1,SR3などがこれに該当する)。
ここで、クロック信号CLKA,CLKBのHレベルの電位はVDD(高電位側電源電位)であり、Lレベルの電位はVSS(低電位側電源電位)であるとする。また単位シフトレジスタSRを構成する各トランジスタQxのしきい値電圧をVth(Qx)と表すこととする。
図5は、単位シフトレジスタSRk(図4)の動作を示すタイミング図である。まず単位シフトレジスタSRkの初期状態として、ノードN1がLレベルの状態を仮定する(以下、ノードN1がLレベルの状態を「リセット状態」と称す)。また入力端子IN1(前段の出力信号Gk−1)、リセット端子RST(次段の出力信号Gk+1)、クロック端子CK1(クロック信号CLKA)は何れもLレベルであるとする。このときトランジスタQ1,Q2は共にオフであるので出力端子OUTが高インピーダンス状態(フローティング状態)となっているが、当該初期状態では出力端子OUT(出力信号Gk)もLレベルであるとする。
その状態から時刻t1において、クロック信号CLKAがLレベル、クロック信号CLKBがHレベルに変化すると共に、前段の出力信号Gk−1(第1段目の場合はスタートパルスST)がHレベルになると、単位シフトレジスタSRkのトランジスタQ3がオンになり、ノードN1は充電されてHレベルになる(以下、ノードN1がHレベルの状態を「セット状態」と称す)。このときノードN1の電位レベル(以下、単に「レベル」と称す)はVDD−Vth(Q3)まで上昇する。応じて、トランジスタQ1がオンになる。
そして時刻t2において、クロック信号CLKBがLレベル、クロック信号CLKAがHレベルに変化するのと共に、前段の出力信号Gk−1がLレベルになる。するとトランジスタQ3がオフになりノードN1がHレベルのままフローティング状態になる。またトランジスタQ1がオンしているので、出力端子OUTのレベルがクロック信号CLKAに追随して上昇する。
クロック端子CK1および出力端子OUTのレベルが上昇すると、容量素子C1およびトランジスタQ1のゲート・チャネル間容量を介する結合により、ノードN1のレベルは図5に示すように昇圧される。このときの昇圧量は、ほぼクロック信号CLKAの振幅(VDD)に相当するので、ノードN1はおよそ2×VDD−Vth(Q3)まで昇圧される。
その結果、出力信号GkがHレベルとなる間も、トランジスタQ1のゲート(ノードN1)・ソース(出力端子OUT)間の電圧は大きく保たれる。つまりトランジスタQ1のオン抵抗は低く保たれるので、出力信号Gkはクロック信号CLKAに追随して高速に立ち上がってHレベルになる。またこのときトランジスタQ1は線形領域(非飽和領域)で動作するので、出力信号Gkのレベルはクロック信号CLKAの振幅と同じVDDまで上昇する。
さらに時刻t3においてクロック信号CLKBがHレベル、クロック信号CLKAがLレベルに変化するときも、トランジスタQ1のオン抵抗は低く保たれ、出力信号Gkはクロック信号CLKAに追随して高速に立ち下がって、Lレベルに戻る。
またこの時刻t3では、次段の出力信号Gk+1がHレベルになるので、単位シフトレジスタSRkのトランジスタQ2,Q4がオンになる。それにより、出力端子OUTはトランジスタQ2を介して充分に放電され、確実にLレベル(VSS)にされる。またノードN1は、トランジスタQ4により放電されてLレベルになる。即ち、単位シフトレジスタSRkはリセット状態に戻る。
そして時刻t4で次段の出力信号Gk+1がLレベルに戻った後は、次に前段の出力信号Gk-1が入力されるまで、単位シフトレジスタSRkはリセット状態に維持され、出力信号GkはLレベルに保たれる。
以上の動作をまとめると、単位シフトレジスタSRkは、入力端子IN1に信号(スタートパルスSPまたは前段の出力信号Gk-1)が入力されない期間はリセット状態であり、トランジスタQ1がオフを維持するため、出力信号GkはLレベル(VSS)に維持される。そして入力端子IN1に信号が入力されると、単位シフトレジスタSRkはセット状態に切り替わる。セット状態ではトランジスタQ1がオンになるため、クロック端子CK1の信号(クロック信号CLKA)がHレベルになる間、出力信号GkがHレベルになる。そしてその後、リセット端子RSTに信号(次段の出力信号Gk+1またはエンドパルスEN)が入力されると、元のリセット状態に戻る。
このように動作する複数の単位シフトレジスタSRから成る多段のシフトレジスタによれば、第1段目の単位シフトレジスタSR1にスタートパルスSTが入力されると、それを切っ掛けにして(トリガにして)、出力信号Gがクロック信号CLKA,CLKBに同期したタイミングでシフトされながら、図6の如く単位シフトレジスタSR1,SR2,SR3・・・と順番に伝達される。ゲート線駆動回路では、このように順番に出力される出力信号Gが表示パネルの水平(又は垂直)走査信号として用いられる。
以下、特定の単位シフトレジスタSRが出力信号Gを出力する期間を、その単位シフトレジスタSRの「選択期間」と称する。
なお、ダミーの単位シフトレジスタSRDは、最後段の単位シフトレジスタSRnが出力信号Gnを出力した直後に、その出力信号GDによって単位シフトレジスタSRnをリセット状態にするために設けられている。例えばゲート線駆動回路であれば、最後段の単位シフトレジスタSRnを出力信号Gnの出力直後にリセット状態にしなければ、それに対応するゲート線(走査線)が不要に活性化され、表示の不具合が生じてしまう。
なお、ダミーの単位シフトレジスタSRDは、出力信号GDを出力した後のタイミングで入力されるエンドパルスENによってリセット状態にされる。ゲート線駆動回路のように、信号のシフト動作が繰り返して行われる場合には、エンドパルスENに代えて次のフレーム期間のスタートパルスSTを用いてもよい。
また、図3のように2相クロックを用いた駆動の場合、単位シフトレジスタSRのそれぞれは、自己の次段の出力信号Gによってリセット状態にされるので、次段の単位シフトレジスタSRが少なくとも一度動作した後でなければ、図5および図6に示したような通常動作を行うことができない。従って、通常動作に先立って、ダミーの信号を第1段目から最終段まで伝達させるダミー動作を行わせる必要がある。あるいは、各単位シフトレジスタSRのリセット端子RST(ノードN2)と第2電源端子S2(高電位側電源)との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードN2をHレベルにするリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。
図7は、アレイ基板100上のゲート線駆動回路160において、TFTQ1を含む一部の回路に該当する領域を拡大して示す断面図である(図4の破線で囲まれた回路)。前記アレイ基板100には、透明な第1基板110上に、金属のような導電物質からなるゲート電極212が形成されていて、その上にシリコン窒化膜(SiNx)やシリコン酸化膜(SiO2)で構成されたゲート絶縁膜213がゲート電極212を覆っている。
前記ゲート電極212上部のゲート絶縁膜213上には非晶質シリコンで構成されたアクティブ層214が形成されており、その上に不純物がドーピングされた非晶質シリコンで構成されたオーミックコンタクト層215が形成されている。
前記オーミックコンタクト層215上部には金属のような導電物質からなるソース・ドレイン電極216が形成されている。ソース・ドレイン電極216はゲート電極212と共にTFT(Q1)を形成する。図示されていないが、ゲート電極212は、ゲート線駆動回路内の各ノードをつなぐゲート配線219と接続されている。同様に、ソース・ドレイン電極216は、ゲート線駆動回路内の各ノードをつなぐソース・ドレイン配線221と接続されている。
続いて、ソース・ドレイン電極216上にはシリコン窒化膜やシリコン酸化膜または有機絶縁膜で構成された保護層217が形成されており、保護層217は、ソース・ドレイン配線およびゲート配線を露出するコンタクトホール217aおよび217bを有する。
前記保護層217上部には透明導電膜218が形成され、透明導電膜218は、コンタクトホール217aおよび217bを介して、ソース・ドレイン配線221とゲート配線219を接続する。
従来は、ゲート電極212、ソース・ドレイン電極216、ゲート配線219、ソース・ドレイン配線221、透明導電膜218が、金属膜で成る遮光層に対し寄生容量を持つことで、消費電力の増加や誤動作が発生していた。しかし、本実施例では、第1周辺領域PA1にゲート線駆動回路160が形成され、第2基板210において前記ゲート線駆動回路160に対向する領域に形成された第2遮光層240が樹脂で形成されている。
このように前記第2遮光層240は導電性の低い樹脂で形成されるため、前記ゲート線駆動回路160との間で寄生容量が生成されず、消費電力を低下させ、さらには前記ゲート線駆動回路の誤動作を防止することができる。さらには、寄生容量が小さくなることで、ゲート線駆動回路を構成する各トランジスタサイズを小さくすることが可能となり、このためゲート線駆動回路のレイアウトエリアを小さくすることが可能となり、結果、額縁サイズを小さくすることも可能となる。
また、図2において、カラーフィルタ基板の最表面層(第1遮光層230、第2遮光層240およびカラーフィルタ層220上)にオーバコート層があっても、本発明に影響を与えるものではないためオーバコート層の塗布が可能である。
なお、本実施の形態においては、カラーフィルタ基板200およびアレイ基板100の外側に貼り付ける偏光板について特に言及せず説明を省略したが、通常、偏光板は非導電材料にて構成されており、ゲート線駆動回路160との寄生容量と言う本願の主題に関連するものではない。
実施の形態2.
本発明の実施の形態2による液晶表示装置400について、液晶パネル300の主要な構成部である、ソース線ドライバIC150、ゲート線駆動回路160、第1〜第nゲート線GL1〜GLnおよび第1〜第mソース線SL1〜SLm、TFT、画素電極PE、補助容量C、液晶層330、カラーフィルタ基板200、シール材350などは前述した実施の形態1と同一であり、詳細な説明を省略する。以下図8を用いて実施の形態1と異なる点について詳しく説明する。
図8は、本発明の実施の形態2による断面図である。ここで前述の実施の形態1と同様に表示パネル300には、画像を表示する表示領域DA、この表示領域DAを取り囲むように配置された第1周辺領域PA1、この第1周辺領域PA1の外側に配置された第2周辺領域PA2を含む。
本発明の実施の形態2による液晶表示装置400について、液晶パネル300の主要な構成部である、ソース線ドライバIC150、ゲート線駆動回路160、第1〜第nゲート線GL1〜GLnおよび第1〜第mソース線SL1〜SLm、TFT、画素電極PE、補助容量C、液晶層330、カラーフィルタ基板200、シール材350などは前述した実施の形態1と同一であり、詳細な説明を省略する。以下図8を用いて実施の形態1と異なる点について詳しく説明する。
図8は、本発明の実施の形態2による断面図である。ここで前述の実施の形態1と同様に表示パネル300には、画像を表示する表示領域DA、この表示領域DAを取り囲むように配置された第1周辺領域PA1、この第1周辺領域PA1の外側に配置された第2周辺領域PA2を含む。
また、前記第1周囲領域PA1に対応して、第2基板210上には前述の実施の形態1と同様に第1の遮光層230、第2遮光層240が配置される。この第1および第2遮光層は樹脂で形成される。具体的には、カーボンブラック、無機顔料、有機顔料などをポリイミド樹脂、アクリル樹脂等の樹脂中に分散させたものである。また、前記第2基板210の外面(第2基板210においてアレイ基板に対向していない面)には、駆動回路上部を除いて透明導電膜(ITO膜)251を具備する。図9にその形成領域を図示する。この透明導電膜251は、EMI(Electro Magnetic Interference: 不要輻射)対策として表示装置に対する電磁シールドの役目を行う。
図8および9で示したようにゲート線駆動回路160に対向する領域に形成された前記第2遮光層240は絶縁材料である樹脂で形成されるため、前記ゲート線駆動回路との間で寄生容量が生成されず、その結果消費電力を低下させ、さらには前記ゲート線駆動回路の誤動作を防止することができる。また、カラーフィルタ基板200の外面に透明導電膜251を具備するため、EMIを遮蔽することができる。また、透明導電膜251がゲート線駆動回路上に配置されていないため、前記ゲート線駆動回路との間で寄生容量が生成されず、消費電力を低下させ、さらには前記ゲート線駆動回路の誤動作を防ぐことができる。
また、図8において、カラーフィルタ基板200の最表面層(第1遮光層230、第2遮光層240およびカラーフィルタ層220上)にオーバコート層があっても、本発明に影響を与えるものではないため可能である。
なお、本実施の形態においては、カラーフィルタ基板200およびアレイ基板100の外側に貼り付ける偏光板について特に言及せず説明を省略したが、通常、偏光板は非導電材料にて構成されており、ゲート線駆動回路160との寄生容量と言う本願の主題に関連するものではない。また、カラーフィルタ基板200の外面に透明導電膜251形成されていても偏光板の貼り付けには支障はない。
さらに、別の実施の形態として、透明導電膜251を形成する代わりにカラーフィルタ基板側の偏光板の組成物に導電性を持つ材料を使用し、表示領域DAに対応する領域にのみ貼り付ける方法もある。
また別の方法としては、カラーフィルタ基板200と偏光板を貼り付ける糊剤に導電材料を混ぜて導電性を持たせ、前記透明導電膜251と同様の遮蔽効果を持たせることも可能である。
実施の形態3.
本発明の実施の形態3による液晶表示装置400について、液晶パネル300の主要な構成部である、ソース線ドライバIC150、ゲート線駆動回路160、第1〜第nゲート線GL1〜GLnおよび第1〜第mソース線SL1〜SLm、TFT、画素電極PE、補助容量C、液晶層330、カラーフィルタ基板200、シール材350などは前述した実施の形態1と同一であり、詳細な説明を省略する。以下図10を用いて実施の形態1と異なる点について詳しく説明する。
図10は、本発明の実施の形態3による断面図である。ここで前述の実施の形態1と同様に表示パネル300には、画像を表示する表示領域DA、この表示領域DAを取り囲むように配置された第1周辺領域PA1、この第1周辺領域PA1の外側に配置された第2周辺領域PA2を含む。
本発明の実施の形態3による液晶表示装置400について、液晶パネル300の主要な構成部である、ソース線ドライバIC150、ゲート線駆動回路160、第1〜第nゲート線GL1〜GLnおよび第1〜第mソース線SL1〜SLm、TFT、画素電極PE、補助容量C、液晶層330、カラーフィルタ基板200、シール材350などは前述した実施の形態1と同一であり、詳細な説明を省略する。以下図10を用いて実施の形態1と異なる点について詳しく説明する。
図10は、本発明の実施の形態3による断面図である。ここで前述の実施の形態1と同様に表示パネル300には、画像を表示する表示領域DA、この表示領域DAを取り囲むように配置された第1周辺領域PA1、この第1周辺領域PA1の外側に配置された第2周辺領域PA2を含む。
また、前記第1周囲領域PA1に対応して、第2基板210上には前述の実施の形態1と同様に第1の遮光層230、第2遮光層240が配置される。この第1および第2遮光層は樹脂で形成される。具体的には、カーボンブラック、無機顔料、有機顔料などをポリイミド樹脂、アクリル樹脂等の樹脂中に分散させたものである。また、前記第2基板210の外面(第2基板210においてアレイ基板に対向していない面)には、駆動回路上部を除いて透明導電膜(ITO膜)252を具備する。この透明導電膜252は、EMI対策として液晶層に対する電磁シールドの役目を行う。さらに、この透明導電膜252は、メッシュパターンになっている。図11にメッシュパターンの例を示す。
前記第2遮光層240は絶縁材料である樹脂で形成されるため、前記ゲート線駆動回路との間で寄生容量が生成されず、消費電力を低下させ、さらには前記ゲート線駆動回路の誤動作を防止することができる。また、また、カラーフィルタ基板200の外面に、ゲート線駆動回路160に対応する部分を含めて透明導電膜を具備するため、効果的にEMIを遮蔽することができる。かつ、透明導電膜がカラーフィルタ基板200の外面に具備され、さらに、それがメッシュパターンでるため寄生容量がさらに小さくなり、消費電力の増加や誤動作をさらに防ぐことができる。なお、本実施の形態でのメッシュパターンは、表示領域中の画素との対応を取る必要は無く、上記寄生容量値と電磁シールド効果を勘案して適宜そのパターン密度を決めればよい。
なお、本実施の形態においては、カラーフィルタ基板200およびアレイ基板100の外側に貼り付ける偏光板について特に言及せず説明を省略したが、通常、偏光板は非導電材料にて構成されており、ゲート線駆動回路160との寄生容量と言う本願の主題に関連するものではない。また、カラーフィルタ基板200の外面に上記透明導電膜252が形成されていても偏光板の貼り付けには支障はない。
また、図10において、カラーフィルタ基板の最表面層(第1遮光層230、第2遮光層240およびカラーフィルタ層220上)にオーバコート層があっても、本発明に影響を与えるものではないため可能である。
実施の形態4.
実施の形態4による液晶表示装置400について、液晶パネル300の主要な構成部である、ソース線ドライバIC150、ゲート線駆動回路160、第1〜第nゲート線GL1〜GLnおよび第1〜第mソース線SL1〜SLm、TFT、画素電極PE、補助容量C、液晶層330、カラーフィルタ基板200、シール材350などは前述した実施の形態1と同一であり、詳細な説明を省略する。以下図12を用いて実施の形態1と異なる点について詳しく説明する。
図12は、本発明の実施の形態4による液晶表示装置の断面図である。ここで前述の実施の形態1と同様に表示パネル300には、画像を表示する表示領域DA、この表示領域DAを取り囲むように配置された第1周辺領域PA1、この第1周辺領域PA1の外側に配置された第2周辺領域PA2を含む。
実施の形態4による液晶表示装置400について、液晶パネル300の主要な構成部である、ソース線ドライバIC150、ゲート線駆動回路160、第1〜第nゲート線GL1〜GLnおよび第1〜第mソース線SL1〜SLm、TFT、画素電極PE、補助容量C、液晶層330、カラーフィルタ基板200、シール材350などは前述した実施の形態1と同一であり、詳細な説明を省略する。以下図12を用いて実施の形態1と異なる点について詳しく説明する。
図12は、本発明の実施の形態4による液晶表示装置の断面図である。ここで前述の実施の形態1と同様に表示パネル300には、画像を表示する表示領域DA、この表示領域DAを取り囲むように配置された第1周辺領域PA1、この第1周辺領域PA1の外側に配置された第2周辺領域PA2を含む。
前記表示領域DAに対応して、前記カラーフィルタ基板200の第2基板210のアレイ基板と対向する面上には、赤、緑および青色画素R、G、Bを含むカラーフィルタ層220が配置される。また、前記第2基板210の外面には、遮光性を有する導電膜253を具備する。この導電膜253は、EMI対策として液晶層に対する電磁シールドの役目を行う。さらに、この導電膜253は、前述の実施の形態3と同様のメッシュパターンになっており、前記カラーフィルタ層220の赤、緑、青のうちの隣接する2つの色画素の間に形成されている。なお、前記遮光性を有する導電膜253は、Cr、Ni、Al等の金属材料や、やクロムと酸化クロム等の多層膜から構成される。
前記遮光性を有する導電膜253はメッシュパターンでるため、寄生生容量を比較的小さくでき、消費電力の増加や誤動作をさらに防ぐことができる。また、カラーフィルタの遮光層が不要になることで、製造工程の増加を避けることが可能となる。なお、前記遮光性を有する導電膜253は、バックライトの光漏れを防止するため表示領域以外の周辺領域にも具備される必要があることは言うまでもない。ゲート線駆動回路上は、導電膜253が無い領域が存在するが、この部分は表示装置の筐体部分で隠すことで光漏れを防ぐことが可能である。また、本実施の形態でのメッシュパターンは、表示領域中の画素との対応を取る必要があり、導電膜253が隣接する画素間に対応して形成されている必要がある。ゲート線駆動回路160に対応する領域では、上記寄生容量値と電磁シールド効果を勘案して適宜そのパターン密度を決めればよい。
なお、本実施の形態においては、カラーフィルタ基板200およびアレイ基板100の外側に貼り付ける偏光板について特に言及せず説明を省略したが、通常、偏光板は非導電材料にて構成されており、ゲート線駆動回路160との寄生容量と言う本願の主題に関連するものではない。また、カラーフィルタ基板200の外面に上記導電膜253形成されていても偏光板の貼り付けには支障はない。
また、図12において、カラーフィルタ基板200の最表面層(カラーフィルタ層220上)にオーバコート層があっても、本発明に影響を与えるものではないため可能である。
なお、上述の実施の形態1ないし4において、カラーフィルタ基板200の対向電極CEと、対向するアレイ基板上に形成された画素電極PE間で生ずる電界によって液晶層の光透過率を制御する液晶モードについて例示したが、液晶層330に封入される液晶については、特に指定する必要は無く、TN液晶モード、VA液晶モード、OCB液晶モードなど、各種液晶モードを採用することができる。
実施の形態5.
前述の実施の形態1ないし4においては、カラーフィルタ基板200上に対向電極CEが形成されており、カラーフィルタ基板200に対向するアレイ基板上に形成された画素電極PEと前記対向電極CE間で生ずる電界によって液晶層の光透過率を制御する液晶モードにについて例示した。
これに対して本実施の形態5では、図13にて明らかなように、アレイ基板上に形成された画素電極PEと、同様にアレイ基板上に形成され、それに対向する対向電極CEとの間で発生するアレイ基板と平行な電界の成分によって液晶層の光透過率を制御するIPS液晶モードを採用した液晶表示装置について示す。
前述の実施の形態1ないし4においては、カラーフィルタ基板200上に対向電極CEが形成されており、カラーフィルタ基板200に対向するアレイ基板上に形成された画素電極PEと前記対向電極CE間で生ずる電界によって液晶層の光透過率を制御する液晶モードにについて例示した。
これに対して本実施の形態5では、図13にて明らかなように、アレイ基板上に形成された画素電極PEと、同様にアレイ基板上に形成され、それに対向する対向電極CEとの間で発生するアレイ基板と平行な電界の成分によって液晶層の光透過率を制御するIPS液晶モードを採用した液晶表示装置について示す。
図13で示した画素電極PEと、対向電極CEは両者ともアレイ基板100上に形成されており、両者間で発生する電界は、アレイ基板100に略平行な成分となる(IPS液晶モード)。
また、カラーフィルタ基板200の第2基板210の外面(第2基板210においてアレイ基板に対向していない面)には、駆動回路上部を除いて導電層として透明導電膜(ITO膜)251を具備する。この透明導電膜の形成パターンは前述の実施の形態2と同様であり図9にその形成領域を示す。この透明導電膜251は、EMI(Electro Magnetic Interference: 不要輻射)対策として表示装置に対する電磁シールドの役目を担うと共に、外部からの静電気による表示への影響を避けるための静電気除去膜の役割も担っている。
また、前記透明導電膜の形成パターン別の例として、前述の実施の形態3と同様の図11の形状を採ることも可能である。この場合は、ゲート線駆動回路160に対応する領域においても静電気除去効果を得ることができ、さらにゲート線駆動回路160から表示領域DAへの電界の影響も軽減することができる。
なお、上記実施の形態1から5においては、液晶表示装置について、本発明を適用した例を示したが、基板の表裏を問わずゲート線駆動回路に近接する面に導電性膜を有する構成の画像表示装置であれば他でもよく、例えばEL表示装置などでも同様に実施可能である。
100 アレイ基板
160 ゲート線駆動回路
200 カラーフィルタ基板
218、251、252 透明導電膜
230 第1遮光層
240 第2遮光層
253 遮光性を有する導電膜
300 画像表示装置
DA 表示領域
PA1、PA2 周辺領域
PE、PE1 画素電極
CE 対向電極
Q1、Q2、Q3、Q4、TR1 a−Si TFT
160 ゲート線駆動回路
200 カラーフィルタ基板
218、251、252 透明導電膜
230 第1遮光層
240 第2遮光層
253 遮光性を有する導電膜
300 画像表示装置
DA 表示領域
PA1、PA2 周辺領域
PE、PE1 画素電極
CE 対向電極
Q1、Q2、Q3、Q4、TR1 a−Si TFT
Claims (7)
- ゲート線駆動回路が形成されたアレイ基板と、
該アレイ基板と間隙を持って対向するカラーフィルタ基板と、
該カラーフィルタ基板に形成され、表示領域の周辺を遮光する遮光層とを具備し、
少なくとも前記ゲート線駆動回路に対向する領域に形成される前記遮光層は樹脂により構成されていることを特徴とする画像表示装置。 - 前記カラーフィルタ基板のアレイ基板に対向していない面において、透明導電膜が配設され、
該透明導電膜は前記表示領域を覆うように配設され、前記ゲート線駆動回路に対応する領域には、配設しないことを特徴とする請求項1記載の画像表示装置。 - ゲート線駆動回路が形成されたアレイ基板と、
該アレイ基板に対向するカラーフィルタ基板のアレイ基板に対向していない面に導電膜が配設され、
該導電膜は、前記ゲート線駆動回路に対応する領域はメッシュパターン形状に配設されていることを特徴とする画像表示装置。 - 前記導電膜は、透明導電層であることを特徴とする請求項3に記載の画像表示装置。
- 前記導電膜は、遮光層であることを特徴とする請求項3に記載の画像表示装置。
- 請求項2から請求項5のいずれか一項に記載の画像表示装置であって、
前記アレイ基板上に形成された画素電極と対向電極との間で生ずる前記アレイ基板にほぼ平行な電界によって光の透過率を制御する画像表示装置。 - 請求項1から請求項6のいずれか記載の画像表示装置であって、
前記ゲート線駆動回路を構成するトランジスタは、非晶質シリコン薄膜トランジスタであることを特徴とする画像表示装置。
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-
2007
- 2007-09-18 JP JP2007240898A patent/JP2009069776A/ja active Pending
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