JP6029247B2

JP6029247B2 - 液晶表示装置

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Publication number: JP6029247B2
Application number: JP2014544442A
Authority: JP
Inventors: 裕宣澤田; 祐子久田; 村田　聡; 聡村田; 健人森; 隆介浅井; 藤川　徹也; 徹也藤川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2012-11-05
Filing date: 2013-10-22
Publication date: 2016-11-24
Anticipated expiration: 2033-10-22
Also published as: JPWO2014069279A1; WO2014069279A1; US20150301415A1

Description

本発明は、液晶表示装置に関する。
本願は、２０１２年１１月５日に、日本に出願された特願２０１２−２４３８００号に基づき優先権を主張し、その内容をここに援用する。

液晶表示装置の一形態として、ＩＰＳ（In-Plane Switching）方式やＦＦＳ（Fringe-Field Switching）方式などに代表される横電界方式の液晶表示装置が知られている（特許文献１参照）。また、近年では、シフトレジスタと、シフトレジスタに制御信号を入力するゲート配線群とをアレイ基板上に一体的（モノリシック）に形成したＧＯＡ（Gate OnArray）構造の液晶表示装置の開発が進められている（特許文献２参照）。ＧＯＡ構造は、ゲートドライバレス、パネル内臓ゲートドライバ、ゲートインパネルなどとも称される。

特開２００５−２７５０５４号公報特開２００３−２２２８９１号公報

横電界方式の液晶表示装置では、対向基板側に電極が形成されないため、アレイ基板側の電位変動によって対向基板側に電位変動が生じ、表示領域周縁部に光抜けが生じることがある。ＧＯＡ構造の液晶表示装置では、シフトレジスタとその周辺部のゲート配線群（以上、これらをＧＯＡ回路部と称する）から強い電界が発生する。ＧＯＡ回路部は、表示領域の１辺に沿って細長く形成されるため、光抜けの問題は顕在化しやすい。

特許文献１には、ゲート端子近傍に発生する光抜けを抑制するために、ゲート端子近傍の引き出し線の上方に導電層（シールド電極）を設けることが記載されている。この構成は、対向基板の電位変動を抑制する手段として有効である。しかしながら、ＧＯＡ回路部のように高速動作が必要なデバイスに対して同様の構成を採用すると、シールド電極とＧＯＡ回路部との間に生じる寄生容量によって、信号遅延や電圧降下が発生し、ＧＯＡ回路部の動作マージンの低下や消費電力アップなどの問題を生じる惧れがある。

本発明の目的は、ＧＯＡ回路部における動作マージンの低下や消費電力アップを抑制しつつ表示領域周辺部の光抜けを抑制可能な液晶表示装置を提供することにある。

本発明の第１の形態の液晶表示装置は、互いに対向して配置された第１基板と第２基板とを備え、前記第１基板の前記第２基板と対向する面には、画素電極、コモン電極、シフトレジスタ、クロック信号配線および電源線が設けられ、前記第１基板において前記シフトレジスタおよび前記電源線の上方にシールド電極が設けられ、前記クロック信号配線の上方にはシールド電極が設けられていない。

前記シールド電極には、前記シフトレジスタの上方に設けられた第１のシールド電極部と、前記電源線の上方に設けられた第２のシールド電極部と、が含まれ、前記第１のシールド電極部は、前記コモン電極にコモン信号を供給するコモン幹配線と接続されており、前記第２のシールド電極部は、グラウンド電極に接続されている。

前記シフトレジスタと前記電源線の上方の少なくとも一部に、前記シールド電極が設けられていない領域が存在してもよい。

前記シールド電極の少なくとも一部は、前記画素電極または前記コモン電極と同一材料で形成されていてもよい。

前記シールド電極は、前記画素電極と同一材料で形成された第１の層と、前記コモン電極と同一材料で形成された第２の層と、により構成されていてもよい。

本発明の第２の形態の液晶表示装置は、互いに対向して配置された第１基板と第２基板とを備え、前記第１基板の前記第２基板と対向する面には、画素電極、コモン電極、シフトレジスタ、クロック信号配線および電源線が設けられ、前記第１基板において前記シフトレジスタ、クロック信号配線および前記電源線の上方にシールド電極が設けられるとともに、前記クロック信号配線の上方の少なくとも一部には前記シールド電極が設けられていない領域が存在する。

前記シールド電極には、前記シフトレジスタの上方に設けられた第１のシールド電極部と、前記電源線の上方に設けられた第２のシールド電極部と、前記クロック信号配線の上方に設けられた第３のシール電極部と、が含まれ、前記シフトレジスタと前記電源線とは、前記クロック信号配線を挟んで隣接しており、前記第１のシールド電極部と前記第２のシールド電極部とは、前記第３のシールド電極部によって接続されていてもよい。

本発明の態様によれば、ＧＯＡ回路部における動作マージンの低下や消費電力アップを抑制しつつ表示領域周辺部の光抜けを抑制可能な液晶表示装置を提供することができる。

第１実施形態の液晶表示装置の概略図である。ゲートドライバに含まれるシフトレジスタの概略図である。シフトレジスタの動作を示すタイミングチャートである。シフトレジスタを構成する各段のレジスタの等価回路図である。各段のレジスタの動作を示すタイミングチャートである。シフトレジスタの近傍の構成を示す液晶表示装置の平面図および断面図である。第２実施形態の液晶表示装置のシフトレジスタ近傍の構成を示す平面図である。第３実施形態の液晶表示装置のシフトレジスタ近傍の構成を示す平面図である。第４実施形態の液晶表示装置のシフトレジスタ近傍の構成を示す平面図である。シールド電極の断面構造のバリエーションを示す図である。実施例の説明図である。

［第１実施形態］
図１は、第１実施形態の液晶表示装置１の概略図である。

液晶表示装置１は、液晶パネル１００と、液晶パネル１００の端子部１０１ａに接続されたフレキシブルプリント基板１０３と、を備えている。

液晶パネル１００は、第１基板１０１と、第１基板１０１と対向する第２基板１０２と、第１基板１０１と第２基板１０２との間に挟持された液晶層１０９と、を備えている。第１基板１０１と第２基板１０２との対向領域の中央部には、複数（図１ではｍ×ｎ個）の画素１１５からなる表示領域１００Ａが設けられている。表示領域１００Ａには、水平方向に延びる複数（図１ではｎ本）のゲート線１１０と垂直方向に延びる複数（図１ではｍ本）のデータ線１１１とが第１基板１０上において平面視格子状に設けられている。ゲート線１１０とデータ線１１１との各交差部には、赤色、緑色又は青色のいずれかの色に対応した画素１１５が設けられている。第１基板１０上には、複数の画素１１５が水平方向及び垂直方向にマトリクス状に配置されており、これら複数の画素１１５によって表示領域１００Ａが形成されている。

各画素には、画素電極１５７とコモン電極１５５とが設けられている。画素電極１５７とコモン電極１５５は、いずれも第１基板１０１上に設けられている。液晶表示装置１は、画素電極１５７とコモン電極１５５との間に発生する電界（横電界）によって液晶層の配向を制御する横電界方式の液晶表示装置である。横電界方式としては、ＩＰＳ（In-Plane Switching）方式やＦＦＳ（Fringe-Field Switching）方式などを採用することができる。本実施形態の場合、例えばＦＦＳ方式が採用されている。

第１基板１０１と第２基板１０２との対向領域のうち表示領域１００Ａの周縁部には、ゲートドライバ１０４が設けられている。ゲートドライバ１０４には、シフトレジスタ１３０が含まれている。シフトレジスタ１３０には、複数のゲート線１１０が接続されている。シフトレジスタ１３０からゲート線１１０に出力されたゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎは、薄膜トランジスタ１１２を介して画素１１５に供給される。ゲートドライバ１０４には、多数の薄膜トランジスタや配線が含まれており、このような薄膜トランジスタや配線は画素１１５に形成される薄膜トランジスタ１１２や配線１１１，１１２と同時に、また同一の工程で形成される。液晶表示装置１は、ゲートドライバ１０４が第１基板１０１上に一体的（モノリシック）に形成されたＧＯＡ（Gate On Array）構造の液晶表示装置である。

ゲートドライバ１０４には、複数の配線からなるゲート配線群１１６が接続されている。電源電圧ＶＳＳやクロック信号ＣＫ１、ＣＫ２などの各種制御信号がゲート配線群１１６の配線を介してそれぞれゲートドライバ１０４に供給される。ゲート配線群１１６は、フレキシブルプリント基板１０３を経由して図示略のゲートドライバ制御部及び電源部等に接続されている。ゲートドライバ１０４はこれらの信号を入力として、ゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎを所定のタイミングで所定のゲート線１１０に出力する。ゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎは、１本のゲート線１１０に接続された複数の画素１１５内の薄膜トランジスタ１１２を行単位で選択的にスイッチングするための信号である。
ゲートドライバ１０４からは、ゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎが、ｎ本のゲート線１１０のそれぞれに一定時間ごとに順次供給される。画像信号に基づき表示に応じたデータ信号Ｓ１，Ｓ２，Ｓ３，…，Ｓｍは、データ線１１１を介して、ゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎによって選択された薄膜トランジスタ１１２に供給される。

第１基板１０１において第２基板１０２の外側に張り出す張り出し部は、フレキシブルプリント基板１０３が接続される端子部１０１ａとなっている。ゲート配線群１１６に含まれる各種配線の端部は、端子部１０１ａに設けられた制御線外部端子１２０と接続されている。複数のデータ線１１１の各々の端部は、端子部１０１ａに設けられたデータ線外部端子１２２と接続されている。各画素１１５のコモン電極１５５に接続されるコモン幹配線１１４の端部は、端子部１０１ａに設けられたコモン幹配線外部端子１２１と接続されている。端子部１０１ａには、各種配線に対応した複数の外部端子（制御線外部端子１２０、コモン幹配線外部端子１２１、データ線外部端子１２２）が第１基板１０１の１辺に沿って水平方向に配列している。

フレキシブルプリント基板１０３は、第１基板１０１と図示略の制御基板とを中継する基板である。フレキシブルプリント基板１０３は、ＴＡＢ又はＣＯＦ等の実装方法によって実装されたデータドライバ１０５を含んで構成されている。データドライバ１０５は、図示略のデータドライバ制御部等からデータ配線群１１８によって供給される画像信号、各種クロック信号及び各種制御信号等を入力とし、画像信号に対応するデータ信号Ｓ１，Ｓ２，Ｓ３，…，Ｓｍを所定のタイミングで所定のデータ線１１１に出力する。

フレキシブルプリント基板１０３には、ゲートドライバ１０４にクロック信号などの各種制御信号を供給するためのゲート配線群１１７が設けられている。ゲート配線群１１７は、端子部１０１ａにおいて、ＡＣＦ（異方性導電体）等の導電部材１２３を介して制御線外部端子１２０と接続される。フレキシブルプリント基板１０３には、データドライバ１０５からデータ信号Ｓ１，Ｓ２，Ｓ３，…，Ｓｍが供給される複数の配線が設けられており、これらの配線も、端子部１０１ａにおいて、導電部材１２３を介してデータ線外部端子１２２と接続されている。

図２は、ゲートドライバに含まれるシフトレジスタ１３０の概略図である。

シフトレジスタ１３０には、クロック信号ＣＫ１，ＣＫ２を供給するためのクロック信号配線１３１，１３２や、電源電圧ＶＳＳを供給するための電源線１３３などが接続されている。クロック信号配線１３１，１３２や電源線などによってゲート配線群１１６（図１参照）が構成されている。ゲート配線群１１６には、シフトレジスタ１３０にゲートスタートパルスＧＳＰを供給するための配線なども含まれる。シフトレジスタ１３０とゲート配線群によってＧＯＡ回路部１２５が構成されている。

シフトレジスタ１３０は、互いにカスケード接続された複数のレジスタＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４，…を備えている。各レジスタＳＲｋ（ｋは１からｎまでの自然数）は、セット端子ＳＥＴ、出力端子ＧＯＵＴ、リセット端子ＲＥＳＥＴ、Ｌｏｗ電源入力端子ＶＳＳ、および、クロック入力端子ＣＫＡ，ＣＫＢを備えている。各レジスタＳＲｋ（ｋ≧２）において、セット端子ＳＥＴには前段のレジスタＳＲｋ−１の出力信号ＧＯＵＴ（出力端子の符号で代用する）が入力される。初段のレジスタＳＲ１のセット端子ＳＥＴにはゲートスタートパルスＧＳＰが入力される。出力端子ＧＯＵＴは、対応するゲート線に出力信号Ｇｋを出力する。リセット端子ＲＥＳＥＴには、次段のレジスタＳＲｋ＋１の出力信号ＧＯＵＴが入力される。Ｌｏｗ電源入力端子ＶＳＳには、各段のレジスタＳＲｋにおける低電位側の電源電圧ＶＳＳであるＬｏｗ電源電圧（以下、ＶＳＳをＬｏｗ電源電圧と称することがある）が入力される。クロック入力端子ＣＫＡとクロック入力端子ＣＫＢとのうちの一方にクロック信号ＣＫ１が入力されるとともに他方にクロック信号ＣＫ２が入力され、隣接するレジスタ間でクロック入力端子ＣＫＡに入力されるクロック信号とクロック入力端子ＣＫＢに入力されるクロック信号ＣＫ２とが交互に入れ替わるようになっている。

クロック信号ＣＫ１とクロック信号ＣＫ２とは、図３に示すような、アクティブなクロックパルス期間（ここではＨｉｇｈレベル期間）が互いに重ならない相補的な位相関係を有している。クロック信号ＣＫ１・ＣＫ２のＨｉｇｈレベル側（アクティブ側）の電圧はＶＧＨで、Ｌｏｗレベル側（非アクティブ側）の電圧はＶＧＬである。Ｌｏｗ電源電圧ＶＳＳはクロック信号ＣＫ１・ＣＫ２のＬｏｗレベル側の電圧ＶＧＬに等しい。この例ではクロック信号ＣＫ１とクロック信号ＣＫ２とが互いに逆相の関係にあるが、一方のクロック信号のアクティブなクロックパルス期間が、他方のクロック信号の非アクティブな期間内に包含される関係も可能である。

図４は、シフトレジスタを構成する各段のレジスタＳＲｋの等価回路図である。

レジスタＳＲｋは、５つの薄膜トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５および容量Ｃ１を備えている。薄膜トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５は例えばｎチャネル型の薄膜トランジスタであるが、ｐチャネル型や相補型の薄膜トランジスタでもよい。薄膜トランジスの材料としては、アモルファスシリコン、ポリシリコン、酸化物半導体（例えばＩＧＺＯ）などの公知の半導体材料が適用可能である。

薄膜トランジスタＴ１において、ゲートおよびドレインはセット端子ＳＥＴに、ソースは薄膜トランジスタＴ５のゲートに、それぞれ接続されている。レジスタＳＲｋの出力トランジスタである薄膜トランジスタＴ５において、ドレインはクロック入力端子ＣＫＡに、ソースは出力端子ＧＯＵＴに、それぞれ接続されている。すなわち、薄膜トランジスタＴ５は伝送ゲートとして、クロック入力端子ＣＫＡに入力されるクロック信号の通過および遮断を行う。容量Ｃ１は、薄膜トランジスタＴ５のゲートとソースとの間に接続されている。薄膜トランジスタＴ５のゲートと同電位のノードをｎｅｔＡと称する。

薄膜トランジスタＴ３において、ゲートはリセット端子ＲＥＳＥＴに、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。薄膜トランジスタＴ４において、ゲートはリセット端子ＲＥＳＥＴに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。薄膜トランジスタＴ２において、ゲートはクロック端子ＣＫＢに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。

図５を用いて、レジスタＳＲｋの動作について説明する。

セット端子ＳＥＴにシフトパルスが入力されるまでは、薄膜トランジスタＴ４・Ｔ５がハイインピーダンス状態であるとともに、薄膜トランジスタＴ２がクロック入力端子ＣＫＢから入力されるクロック信号がＨｉｇｈレベルになるたびにＯＮ状態となり、出力端子ＧＯＵＴはＬｏｗを保持する期間となる。

セット端子ＳＥＴにシフトパルスである前段の出力信号ＧＯＵＴのゲート信号が入力されると、レジスタＳＲｋは出力パルスを生成する期間となり、薄膜トランジスタＴ１がＯＮ状態となって容量Ｃ１を充電する。容量Ｃ１が充電されることにより、ゲート信号のＨｉｇｈレベルをＶＧＨ、薄膜トランジスタＴ１の閾値電圧をＶｔｈとして、ノードｎｅｔＡの電位がＶＧＨ−Ｖｔｈまで上昇する。この結果、薄膜トランジスタＴ５がＯＮ状態になり、クロック入力端子ＣＫＡから入力されたクロック信号が薄膜トランジスタＴ５のソースに現れるが、クロック入力端子ＣＫＡにクロックパルス（Ｈｉｇｈレベル）が入力された瞬間に容量Ｃ１のブートストラップ効果によってノードｎｅｔＡの電位が突き上げられるので、薄膜トランジスタＴ５は大きなオーバドライブ電圧を得ることとなる。これにより、入力されたクロックパルスのＶＧＨの電位レベルがレジスタＳＲｋの出力端子ＧＯＵＴに伝送されて出力され、ゲート信号Ｇｋ（出力信号ＧＯＵＴのパルス）となる。

セット端子ＳＥＴへのゲート信号の入力が終了すると、薄膜トランジスタＴ１がＯＦＦ状態となる。そして、ノードｎｅｔＡおよび段ＳＲｋの出力端子ＧＯＵＴがフローティングとなることによる電荷の保持を解除するために、リセット端子ＲＥＳＥＴに入力されるリセットパルスとしての次段のレジスタＳＲｋ＋１のゲート信号Ｇｋ＋１によって薄膜トランジスタＴ３・Ｔ４をＯＮ状態とし、ノードｎｅｔＡおよび出力端子ＧＯＵＴをＬｏｗ電源電圧ＶＳＳに接続する。これにより薄膜トランジスタＴ５がＯＦＦ状態となる。リセットパルスの入力が終了すると、レジスタＳＲｋが出力パルスを生成する期間は終了し、出力端子ＧＯＵＴは再びＬｏｗを保持する期間となる。

このようにして、図３に示すように、各ゲート線に順次ゲート信号Ｇｋが出力される。

ここで、ＧＯＡ構造を備えた横電界方式の液晶表示装置では、ＧＯＡ回路部から発生する電界によって、対向基板である第２基板の電位変動が生じ、表示領域の周縁部に光抜けが生じることがある。そのため、本実施形態では、図６に示すように、第１基板においてＧＯＡ回路部１２５の上方（液晶層側）に、ＧＯＡ回路部１２５から発生する電界を遮蔽するシールド電極１３５，１３６が設けられている。

なお、ＧＯＡ回路部１２５（ゲート配線群）には、クロック信号配線１３１，１３２や電源線１３３のほか、シフトレジスタ１３０にゲートスタートパルスＧＳＰを入力する配線などが含まれる。問題となる光抜けは、表示領域１００Ａの１辺に沿ってストライプ状に延びる光抜けである。そのため、本実施形態では、シールド電極を設置する対象は、表示領域の1辺に沿って設けられるシフトレジスタ、クロック信号配線１３１，１３２および電源線１３３となっている。

図６（ａ）は、シフトレジスタ１３０の近傍の構成を示す液晶表示装置１の平面図である。図６（ｂ）は、図６（ａ）のＡ−Ａ′線に沿う液晶表示装置１の断面図である。
なお、図６（ａ）および図６（ｂ）において、符号１００Ｂは、第１基板１０１と第２基板１０２とが対向する対向領域のうち表示領域１００Ａの外側に位置する部分（いわゆる額縁領域）を示している。

第１基板１０１は、ガラスや石英、プラスチック等の透光性の基板本体１５０を基体としてなる。基板本体１５０の内面側（液晶層１０９側）には、第１配線層１５１が形成されている。第１配線層１５１を覆って、酸化シリコンなどの透明絶縁材料からなる第１絶縁層１５２が形成されている。

第１配線層１５１には、表示領域１００Ａやシフトレジスタ１３０に含まれる薄膜トランジスタのゲートやゲート線などが含まれている。また、第１配線層１５１には、ゲート配線群を構成する第２クロック信号配線１３２、第１クロック信号配線１３１および電源線１３３などが含まれている。第２クロック信号配線１３２、第１クロック信号配線１３１および電源線１３３は、シフトレジスタ１３０を挟んで表示領域１００Ａとは反対側に配置されている。本実施形態の場合、第２クロック信号配線１３２、第１クロック信号配線１３１および電源線１３３は、シフトレジスタ１３０に近い側からこの順に配置されているが、これらの配線の並び順はこれに限定されない。

第１絶縁層１５２上には、第２配線層１５３が形成されている。第２配線層１５３を覆って、酸化シリコンなどの透明絶縁材料からなる第２絶縁層１５４が形成されている。第２絶縁層１５４上には、ＩＴＯなどの透明導電材料からなるコモン電極１５５およびシールド電極１３５，１３６が形成されている。コモン電極１５５およびシールド電極１３５，１３６を覆って、酸化シリコンなどの透明絶縁材料からなる第３絶縁層１５６が形成されている。第３絶縁層１５６上には、ＩＴＯなどの透明導電材料からなる画素電極１５７が形成されている。

第２配線層１５４には、表示領域１００Ａやシフトレジスタ１３０に含まれる薄膜トランジスタのソースおよびドレインやデータ線などが含まれている。コモン電極１５５とシールド電極１３５，１３６は、同一材料で形成されている。コモン電極１５５は、表示領域１００Ａの全面に形成されており、各画素に共通の共通電極となっている。コモン電極１５５とシールド電極１３５，１３６は、ＩＴＯなどの透明導電材料を基板全面に形成し、これをパターニングすることにより、同時に形成される。

シールド電極１３５，１３６には、シフトレジスタ１３０の上方に設けられた第１のシールド電極部１３５と、電源線１３３の上方に設けられた第２のシールド電極部１３６と、が含まれている。本実施形態の場合、シールド電極１３５，１３６は、シフトレジスタ１３０と電源線１３３の上方のみに設けられ、クロック信号配線１３１，１３２の上方には設けられていない。シフトレジスタ１３０と電源線１３３は、クロック信号配線１３１，１３２を挟んで隣接しており、第１のシールド電極部１３５と第２のシールド電極部１３６とは、互いに分離されている。

電界遮蔽の効果のみを考慮すれば、ＧＯＡ回路部１２５の全てをシールド電極で覆うことが望ましい。しかし、シールド電極とシフトレジスタ１３０およびゲート配線群との間には、寄生容量が発生するため、シフトレジスタ１３０を制御する信号に遅延が発生したり、電圧降下が発生し、その結果、シフトレジスタ１３０の動作マージンの低下や消費電力アップなどの問題を生じる惧れがある。

そのため、本実施形態では、クロック信号配線１３１，１３２の上方にはシールド電極を配置せず、低電位の直流電圧を供給する電源線１３３とシフトレジスタ１３０の上方に選択的にシールド電極１３５，１３６を配置している。これにより、信号遅延の影響が少なくなり、動作マージンの低下や消費電力アップという問題が抑制される。

シールド電極１３５，１３６の電位は、表示領域１００Ａの平均電位の近傍に設定されることが好ましい。表示領域１００Ａの平均電位は、およそコモン電極１５５の電位の近傍である。そのため、シールド電極１３５，１３６には、コモン電極１５５と同電位となるような信号を供給することが好ましい。

本実施形態の場合、第１のシールド電極部１３５は、表示領域１００Ａと隣接して形成されるため、第１のシールド電極部１３５は、表示領域１００Ａの周縁部に位置するコモン電極１５５およびコモン電極１５５にコモン信号を供給するコモン幹配線１１４（図１参照）と接続されている。第２のシールド電極部１３６は、第１のシールド電極部１３５と分離されているため、第１のシールド電極部１３５とは別に、図示略のグラウンド電極に接続されている。

クロック信号配線１３１，１３２の電位は常時振幅しているが、マクロ的にみると、その振幅の中間の電位をとる。この電位は、表示領域１００Ａの平均の電位と近い電位であることが一般的であるため、クロック信号配線１３１，１３２が原因の第２基板１０２の電位変動が表示に与える影響は少ない。

第２基板１０２は、ガラスや石英、プラスチック等の透光性の基板本体１６０を基体としてなる。基板本体１６０の内面側（液晶層１０９側）には、ブラックマトリクス１６１とカラーフィルタ１６２とオーバーコート層１６３とが積層されている。第２基板１０２には、画素電極１５７や共通電極１５５が形成された第１基板１０１と異なり、電位を固定するための電極が形成されていない。そのため、第１基板１０１側の電位変動の影響を受けやすい。しかし、本実施形態では、第１基板１０１側にＧＯＡ回路部１２５の電界を遮蔽するシールド電極１３５，１３６が形成されているので、表示領域１００Ａ近傍の第２基板１０２の電位はそれほど大きく変化せず、表示への悪影響も少ない。

以上説明したように、本実施形態の液晶表示装置１によれば、表示領域１００Ａの平均電位に対して電位が大きく異なるＧＯＡ回路部１２５の上方にシールド電極１３５，１３６が形成されているので、表示領域１００Ａの周縁部にストライプ状の光抜けが生じることを抑制することができる。シールド電極１３５，１３６は、表示への影響が比較的大きいシフトレジスタ１３０および電源線１３３の上方に選択的に配置され、表示への影響が比較的小さいクロック信号配線１３１，１３２の上方には配置されていないので、シールド電極１３５，１３６との間の寄生容量に起因した信号遅延や消費電力アップの問題を極力低減しながら、光抜けの問題を効果的に抑制することができる。

なお、本実施形態では、シールド電極１３５，１３６は、シフトレジスタ１３０と電源線１３３の上方のみに設けられ、クロック信号配線１３１，１３２の上方には設けられていないが、シールド電極の構成はこれに限定されない。クロック信号配線１３１，１３２の上方に、シールド電極が設けられない領域が存在すればよく、必ずしもクロック信号配線１３１，１３２の全てがシールド電極に覆われない構成である必要はない。

また、本実施形態では、第１のシールド電極部１３５および第２のシールド電極部１３６の電位を表示領域１００Ａの平均電位に近づけるために、第１のシールド電極部１３５をコモン幹配線１１４と接続し、第２のシールド電極部１３６をグラウンド電極と接続した。しかし、第１のシールド電極部１３５および第２のシールド電極部１３６に信号を入力するための配線を、コモン幹配線１１４やグラウンド電極とは別個に設けてもよい。

また、本実施形態では、電源線１３３がクロック信号配線１３１，１３２の外側（表示領域１００Ａとは反対側）に配置されているが、他の位置、例えば、シフトレジスタ１３０と表示領域１００Ａとの間に配置されていてもよい。この場合、シフトレジスタ１３０の上方を覆う第１のシールド電極部１３５と電源線１３３の上方を覆う第２のシールド電極部１３６とを分離せずに一体に形成することができる。

また、本実施形態では、クロック信号配線１３１，１３２が２本の例が示されているが、クロック信号配線の本数はこれに限定されない。クロック信号配線の本数は、４本、６本、８本などであってもよい。

また、本実施形態では、ゲートドライバ１０４が表示領域１００Ａの１辺のみに配置されているが、ゲートドライバ１０４は、表示領域１００Ａの左右２辺に配置されてもよい。

［第２実施形態］
図７は、第２実施形態の液晶表示装置２におけるシフトレジスタ１３０の近傍の構成を示す平面図である。
なお、本実施形態において第１実施形態と共通する構成要素については、同じ符号を付し、詳細な説明は省略する。

本実施形態において第１実施形態と異なる点は、第１基板においてシフトレジスタ１３０、クロック信号配線１３１，１３２および電源線１３３の上方にシールド電極１３５，１３６，１３９が設けられるとともに、クロック信号配線１３１，１３２の上方の少なくとも一部にはシールド電極が設けられていない領域が存在する点である。

本実施形態のシールド電極には、シフトレジスタ１３０の上方に設けられた第１のシールド電極部１３５と、電源線１３３の上方に設けられた第２のシールド電極部１３６と、クロック信号配線１３１，１３２の上方に設けられた第３のシールド電極部１３９と、が含まれている。シフトレジスタ１３０と電源線１３３とは、クロック信号配線１３１，１３２を挟んで隣接しており、第１のシールド電極部１３５と第２のシールド電極部１３６とは、第３のシールド電極部１３９によって接続されている。

シールド電極部１３５，１３６，１３９は、コモン電極１５５（図１参照）およびコモン幹配線１１４（図１参照）と接続されている。コモン電極１５５とシールド電極部１３５，１３６，１３９は、ＩＴＯなどの透明導電材料を基板全面に形成し、これをパターニングすることにより、同時に形成される。

第３のシールド電極部１３９は、第１基板の法線方向から見て、クロック信号配線１３１，１３２とシフトレジスタ１３０とを接続する配線と重ならない位置に配置されることが好ましい。

本実施形態においても、第１実施形態と同様の効果が得られる。第１実施形態と比較して、クロック信号配線１３１，１３２と第３のシールド電極部１３９との間に寄生容量が発生するため、信号遅延や消費電力アップという問題は生じやすくなるが、クロック信号配線１３１，１３２の上方の一部が第３のシールド電極部１３９覆われるため、電界遮蔽の効果は第１実施形態の構成よりも大きくなる。光抜けの発生状況と要求される性能（動作マージンや消費電力）に応じて、本実施形態の構成も可能である。

［第３実施形態］
図８は、第３実施形態の液晶表示装置３におけるシフトレジスタ１３０の近傍の構成を示す平面図である。
なお、本実施形態において第１実施形態と共通する構成要素については、同じ符号を付し、詳細な説明は省略する。

本実施形態において第１実施形態と異なる点は、シフトレジスタ１３０と電源線１３３の上方の少なくとも一部に、シールド電極が設けられていない領域が存在する点である。

第１のシールド電極部１４０および第２のシールド電極部１４１は、例えば、メッシュ状（格子状や穴あき状態）に形成された導電層によって構成されている。本実施形態では、第１のシールド電極部１４０と第２のシールド電極部１４１の双方が、メッシュ状（格子状や穴あき状態）に形成されているが、メッシュ状に形成されるシールド電極部は、第１のシールド電極部と第２のシールド電極部のいずれか一方のみでもよい。

第１のシールド電極部１４０をメッシュ状に形成する場合には、第１基板の法線方向から見て、クロック信号配線１３１，１３２とシフトレジスタ１３０とを接続する配線と重なる位置や、フローティング状態にある電極部分と重なる位置に、選択的にシールド電極の開口部を設け、電源線１３３とシフトレジスタ１３０とを接続する配線と重なる位置にはシールド電極の開口部を設けないようにすることが好ましい。

本実施形態においても、第１実施形態と同様の効果が得られる。第１実施形態と比較してシールド電極部１４０，１４１の面積が少なくなるので、電界遮蔽の効果は小さくなるが、シールド電極部１４０，１４１とＧＯＡ回路部１２５との間の寄生容量が少なくなるので、信号遅延や消費電力アップの問題は抑制される。光抜けの発生状況と要求される性能（動作マージンや消費電力）に応じて、本実施形態の構成も可能である。

［第４実施形態］
図９は、第４実施形態の液晶表示装置４におけるシフトレジスタ１３０の近傍の構成を示す平面図である。
なお、本実施形態において第２実施形態と共通する構成要素については、同じ符号を付し、詳細な説明は省略する。

本実施形態において第２実施形態と異なる点は、シフトレジスタ１３０と電源線１３３の上方の少なくとも一部に、シールド電極が設けられていない領域が存在する点である。

第１のシールド電極部１４２および第２のシールド電極部１４３は、例えば、メッシュ状（格子状や穴あき状態）に形成された導電層によって構成されている。本実施形態では、第１のシールド電極部１４２と第２のシールド電極部１４３の双方が、メッシュ状（格子状や穴あき状態）に形成されているが、メッシュ状に形成されるシールド電極部は、第１のシールド電極部と第２のシールド電極部のいずれか一方のみでもよい。

第１のシールド電極部１４２をメッシュ状に形成する場合には、第１基板の法線方向から見て、クロック信号配線１３１，１３２とシフトレジスタ１３０とを接続する配線と重なる位置や、フローティング状態にある電極部分と重なる位置に、選択的にシールド電極の開口部を設け、電源線１３３とシフトレジスタ１３０とを接続する配線と重なる位置にはシールド電極の開口部を設けないようにすることが好ましい。

本実施形態のシールド電極には、シフトレジスタ１３０の上方に設けられた第１のシールド電極部１４２と、電源線１３３の上方に設けられた第２のシールド電極部１４３と、クロック信号配線１３１，１３２の上方に設けられた第３のシールド電極部１４４と、が含まれている。シフトレジスタ１３０と電源線１３３とは、クロック信号配線１３１，１３２を挟んで隣接しており、第１のシールド電極部１４２と第２のシールド電極部１４３とは、第３のシールド電極部１４４によって接続されている。

シールド電極部１４２，１４３，１４４は、コモン電極１５５（図１参照）およびコモン幹配線１１４（図１参照）と接続されている。コモン電極１５５とシールド電極部１４２，１４３，１４４は、ＩＴＯなどの透明導電材料を基板全面に形成し、これをパターニングすることにより、同時に形成される。

第３のシールド電極部１４４は、第１基板の法線方向から見て、クロック信号配線１３１，１３２とシフトレジスタ１３０とを接続する配線と重ならない位置に配置されることが好ましい。

本実施形態においても、第２実施形態と同様の効果が得られる。第２実施形態と比較して、シールド電極部１４２，１４３の面積が少なくなるので、電界遮蔽の効果は小さくなるが、シールド電極部１４２，１４３とＧＯＡ回路部１２５との間の寄生容量が少なくなるので、信号遅延や消費電力アップの問題は抑制される。光抜けの発生状況と要求される性能（動作マージンや消費電力）に応じて、本実施形態の構成も可能である。

［第５実施形態］
図１０（ａ）ないし図１０（ｃ）は、シールド電極の断面構造のバリエーションを示す図である。これらのバリエーションは、第１実施形態ないし第４実施形態の液晶表示装置に適用可能である。
なお、本実施形態において第１実施形態ないし第４実施形態と共通する構成要素については、同じ符号を付し、詳細な説明は省略する。

図１０（ａ）は、シールド電極（第１のシールド電極部１８０、第２のシールド電極部１８１）が、画素電極１５７と同一材料で形成されている液晶表示装置５の構成例である。図１０（ａ）には、第３のシールド電極部が図示されていないが、第３のシールド電極部が存在する場合には、第３のシールド電極部も画素電極１５７と同一材料で形成される。画素電極１５７とこれらのシールド電極部は、ＩＴＯなどの透明導電材料を基板全面に形成し、これをパターニングすることにより、同時に形成される。

図１０（ｂ）は、シールド電極（第１のシールド電極部１８２、第２のシールド電極部１８３）が、画素電極１５７と同一材料で形成された第１の層と、コモン電極１５５と同一材料で形成された第２の層と、により構成されている液晶表示装置６の構成例である。

図１０（ｂ）では、第１のシールド電極部１８２は、コモン電極１５５と同一材料で形成された電極部１７１，１７２，１７６と、画素電極１５７と同一材料で形成された電極部１７４，１７５と、により構成されている。第２のシールド電極部１８３は、コモン電極１５５と同一材料で形成された電極部１７０と、画素電極１５７と同一材料で形成された電極部１７３と、により構成されている。図１０（ｂ）において、電極部１７３，１７４，１７５はシールド電極の第１の層であり、電極部１７０，１７１，１７２，１７６はシールド電極の第２の層である。コモン電極１５５と電極部１７０，１７１，１７２，１７６は、ＩＴＯなどの透明導電材料を基板全面に形成し、これをパターニングすることにより、同時に形成される。画素電極１５７と電極部１７３，１７４，１７５は、ＩＴＯなどの透明導電材料を基板全面に形成し、これをパターニングすることにより、同時に形成される。

図１０（ｂ）には、第３のシールド電極部が図示されていないが、第３のシールド電極部が存在する場合には、第３のシールド電極部も画素電極１５７と同一材料で形成された第１の層と、コモン電極１５５と同一材料で形成された第２の層と、により構成される。第３のシールド電極部の第１の層は、第１のシールド電極部１８２の第１の層および第２のシールド電極１８３の第１の層および画素電極１５７と同時に形成される。第３のシールド電極部の第２の層は、第１のシールド電極部１８２の第２の層および第２のシールド電極１８３の第２の層およびコモン電極１５５と同時に形成される。

図１０（ｃ）は、画素電極とコモン電極が櫛歯状に形成されたＩＰＳ構造の液晶表示装置７の構成例である。図１０（ｃ）の符号１５８は、画素電極およびコモン電極が有する櫛歯電極を示している。シールド電極（第１のシールド電極部１８４、第２のシールド電極部１８５）は、画素電極およびコモン電極と同一材料で形成されている。図１０（ｃ）には、第３のシールド電極部が図示されていないが、第３のシールド電極部が存在する場合には、第３のシールド電極部も画素電極およびコモン電極と同一材料で形成される。画素電極とコモン電極とこれらのシールド電極部は、ＩＴＯなどの透明導電材料を基板全面に形成し、これをパターニングすることにより、同時に形成される。

図１０（ａ）ないし図１０（ｃ）のバリエーションにおいては、シールド電極の少なくとも一部が、画素電極またはコモン電極と同一材料で形成されている。そのため、シールド電極と画素電極または共通電極とを共通のプロセスで形成することができる。

図１１は、１３，３型ワイドパネルにてＧＯＡ回路部の消費電力の検討を行った結果を示す図である。図１１（ａ）は、ＧＯＡ回路部にシールド電極を設けない例（比較例）であり、図１１（ｂ）は、ＧＯＡ回路部にシールド電極を設けた例（実施例）である。
なお、図１１（ａ）および図１１（ｂ）の液晶表示装置の基本構成は、第１実施形態と同じであるが、ＧＯＡ回路部は表示領域の左右２辺に設けられており、クロック信号配線の本数は４本となっている。シフトレジスタを覆う第１のシールド電極部はコモン幹配線と接続され、電源線を覆う第２のシールド電極部はグラウンド電極と接続されている。

図１１（ａ）に示すように、比較例の構成では、ＧＯＡ回路部が形成された左右の辺にストライプ状の光抜けが発生している。それに対して、図１１（ｂ）の実施例の構成では、そのような光抜けが殆ど発生していない。比較例のＧＯＡ回路部の消費電力は２４１ｍＷであり、実施例のＧＯＡ回路部の消費電力は２２５ｍＷであった。実施例のほうが比較例よりも７％消費電力が低減された。

本発明は、ＧＯＡ構造を備えた横電界方式の液晶表示装置に利用することができる。

１〜７液晶表示装置
１０１第１基板
１０２第２基板
１１４コモン幹配線
１３０シフトレジスタ
１３１，１３２クロック信号配線
１３３電源線
１３５第１のシールド電極部（シールド電極）
１３６第２のシールド電極部（シールド電極）
１３９第３のシールド電極部（シールド電極）
１４０第１のシールド電極部（シールド電極）
１４１第２のシールド電極部（シールド電極）
１４２第１のシールド電極部（シールド電極）
１４３第２のシールド電極部（シールド電極）
１４４第３のシールド電極部（シールド電極）
１５５コモン電極
１５７画素電極
１５８画素電極およびコモン電極の櫛歯電極
１７０，１７１，１７２，１７６電極部（シールド電極の第２の層）
１７３，１７４，１７５電極部（シールド電極の第１の層）
１８０第１のシールド電極部（シールド電極）
１８１第２のシールド電極部（シールド電極）
１８２第１のシールド電極部（シールド電極）
１８３第２のシールド電極部（シールド電極）
１８４第１のシールド電極部（シールド電極）
１８５第２のシールド電極部（シールド電極）

Claims

互いに対向して配置された第１基板と第２基板とを備え、
前記第１基板の前記第２基板と対向する面には、画素電極、コモン電極、シフトレジスタ、クロック信号配線および電源線が設けられ、
前記第１基板において前記シフトレジスタおよび前記電源線の上方にシールド電極が設けられ、前記クロック信号配線の上方にはシールド電極が設けられておらず、
前記シールド電極には、前記シフトレジスタの上方に設けられた第１のシールド電極部と、前記電源線の上方に設けられた第２のシールド電極部と、が含まれ、
前記第１のシールド電極部は、前記コモン電極にコモン信号を供給するコモン幹配線と接続されており、
前記第２のシールド電極部は、グラウンド電極に接続されている液晶表示装置。
前記シフトレジスタと前記電源線の上方の少なくとも一部に、前記シールド電極が設けられていない領域が存在する請求項１に記載の液晶表示装置。
前記シールド電極の少なくとも一部は、前記画素電極または前記コモン電極と同一材料で形成されている請求項１または２に記載の液晶表示装置。
前記シールド電極は、前記画素電極と同一材料で形成された第１の層と、前記コモン電極と同一材料で形成された第２の層と、により構成されている請求項３に記載の液晶表示装置。