JP7432372B2 - 電子機器 - Google Patents

Description

本発明は、電子機器に関する。

特許文献１の表示装置において、表示領域は矩形形状以外の曲面形状を有する。特許文献１の表示装置は、異形ディスプレイとも呼ばれる。

特許文献２には、イオン性の不純物を表示領域外に留めるためのイオントラップ電極について記載されている。また、特許文献２には、周辺領域において、Ｔｘ駆動回路を覆って設けられたシールド電極について記載されている。

米国特許出願公開第２０１３／０３２８０５１号明細書 特開２０１８－０３６４６５号公報

周辺領域において、有機絶縁膜を覆ってシールド電極が設けられた場合、有機絶縁膜に侵入した水分により、シールド電極の膜剥がれが生じる可能性がある。

本発明は、周辺領域において、周辺回路及び信号線を覆うシールド層の膜剥がれを抑制することが可能な電子機器を提供することを目的とする。

本発明の一態様の電子機器は、基板と、複数の画素が前記基板に設けられ、かつ第１の辺、第２の辺、第３の辺、第４の辺及び複数の曲線部を有する第１領域と、前記基板の端部と前記第１領域との間に位置する第２領域と、複数の信号線と、複数の前記信号線を覆う有機絶縁膜と、前記第２領域に配置され、複数の前記信号線と接続される信号線接続回路と、前記第２領域に配列される複数の端子と、前記信号線接続回路とを接続する複数の配線と、少なくとも１つの前記曲線部の周囲において、前記有機絶縁膜の上側に設けられ、前記信号線接続回路、複数の前記配線及び複数の前記信号線の少なくとも一部を覆うとともに、複数の開口が設けられた第１シールド層と、複数の前記開口を覆う第２シールド層と、を有する。

図１は、実施形態に係る表示装置を模式的に示す平面図である。 図２は、図１のＩＩ－ＩＩ’断面図である。 図３は、図２の領域Ａを拡大して示す断面図である。 図４は、表示領域の画素配列を表す回路図である。 図５は、実施形態のアレイ基板を模式的に示す平面図である。 図６は、図５のＶＩ－ＶＩ’断面図である。 図７は、実施形態の遮光層の例を示す平面図である。 図８は、曲線状角部の表示領域に隣接して配置されるシールド層及びイオントラップ電極を示す平面図である。 図９は、第１シールド層及び第２シールド層を拡大して示す平面図である。 図１０は、図８のＸ－Ｘ’断面図である。 図１１は、図８のＱ１１部分の部分拡大図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（実施形態）
図１は、実施形態に係る表示装置を模式的に示す平面図である。図２は、図１のＩＩ－ＩＩ’断面図である。図３は、図２の領域Ａを拡大して示す断面図である。図１に示すように、表示装置１は、アレイ基板ＳＵＢ１と、対向基板ＳＵＢ２とを備えている。表示装置１において、表示領域ＤＡ（第１領域）の外側に周辺領域ＢＥ（第２領域）が設けられている。表示装置１は、表示領域ＤＡの角部が曲線状に設けられた略四角形状に形成されているが、表示領域ＤＡの外形の形状は限定されない。例えば、表示領域ＤＡには、切り欠きがあってもよく、あるいは表示領域ＤＡが他の多角形状に形成されてもよいし、表示領域ＤＡが円形状あるいは楕円形状などの他の形状に形成されてもよい。

本実施形態において、第１方向Ｄｘは、表示領域ＤＡの短辺に沿った方向である。第２方向Ｄｙは、第１方向Ｄｘと交差（又は直交）する方向である。これに限定されず、第２方向Ｄｙは第１方向Ｄｘに対して９０°以外の角度で交差していてもよい。第１方向Ｄｘと第２方向Ｄｙとで規定される平面は、アレイ基板ＳＵＢ１の面と平行となる。また、第１方向Ｄｘ及び第２方向Ｄｙに直交する第３方向Ｄｚは、アレイ基板ＳＵＢ１の厚み方向である。

表示領域ＤＡは、画像を表示させるための領域であり、複数の画素ＰＸと重なる領域である。周辺領域ＢＥは、アレイ基板ＳＵＢ１の外周よりも内側で、かつ、表示領域ＤＡよりも外側の領域を示す。なお、周辺領域ＢＥは表示領域ＤＡを囲う枠状であってもよく、その場合、周辺領域ＢＥは額縁領域ともいえる。

アレイ基板ＳＵＢ１が有する第１絶縁基板１０は、第１辺１０ｓ１と、第２辺１０ｓ２と、第３辺１０ｓ３と、第４辺１０ｓ４と、を有する。第１辺１０ｓ１は、平面視において、第１方向Ｄｘに沿って延びる。第２辺１０ｓ２は、第１辺１０ｓ１と対向する。第３辺１０ｓ３は、第２方向Ｄｙに沿って延びる。第４辺１０ｓ４は、第３辺１０ｓ３と対向する。

周辺領域ＢＥは、第１部分周辺領域ｓＢＥ１、第２部分周辺領域ｓＢＥ２、第３部分周辺領域ｓＢＥ３及び第４部分周辺領域ｓＢＥ４を含む。本実施形態では、第１部分周辺領域ｓＢＥ１は、第１辺１０ｓ１と、表示領域ＤＡの短辺の直線部分を延長した仮想線（二点鎖線で示す）との間の領域である。第２部分周辺領域ｓＢＥ２は、第２辺１０ｓ２と、表示領域ＤＡの短辺の直線部分を延長した仮想線との間の領域である。第３部分周辺領域ｓＢＥ３及び第４部分周辺領域ｓＢＥ４は、第１部分周辺領域ｓＢＥ１と第２部分周辺領域ｓＢＥ２との間の領域であり、それぞれ、第３辺１０ｓ３及び第４辺１０ｓ４に沿って設けられる。

図１及び図２に示すように、アレイ基板ＳＵＢ１の第２方向Ｄｙの長さは、対向基板ＳＵＢ２の第２方向Ｄｙの長さよりも長い。図１に示すように、第１絶縁基板１０は、張出部１０Ａを有する。張出部１０Ａは、平面視で、第２絶縁基板２０の第１辺２０ｓ１よりも外側に張り出した部分である。

複数の端子Ｔ１は、張出部１０Ａに設けられる。複数の端子Ｔ１は、第１部分周辺領域ｓＢＥ１において、第１辺１０ｓ１に沿って第１方向Ｄｘに配列される。また、張出部１０Ａには配線基板１０１が設けられている。配線基板１０１は、例えばフレキシブル配線基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）によって構成される。配線基板１０１は、例えば異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いたＦＯＧ（Ｆｉｌｍ Ｏｎ Ｇｌａｓｓ）によって第１絶縁基板１０の複数の端子Ｔ１と接続される（以下、「ＦＯＧ実装」と称する）。これにより、第１絶縁基板１０の各配線と、配線基板１０１の各配線とがそれぞれ電気的に接続される。

ドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１１０は、配線基板１０１に設けられている。ドライバＩＣ１１０は、表示装置１の表示を制御する制御回路、検出回路、アナログフロントエンド等を含む。ドライバＩＣ１１０は、例えばＡＣＦを用いたＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）によって配線基板１０１に実装される（以下、「ＣＯＦ実装」と称する）。また、この例に限らず、ドライバＩＣ１１０は、第１絶縁基板１０にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装されたものであってもよい。この場合、ドライバＩＣ１１０は、配線基板１０１が接続される端子Ｔ１と、信号線接続回路３０（図５参照）との間に設けられる。ドライバＩＣ１１０の配置は、これに限定されず、例えばモジュール外部の制御基板やフレキシブル基板上に備えられていてもよい。

図２及び図３に示すように、対向基板ＳＵＢ２は、アレイ基板ＳＵＢ１の表面に垂直な方向に対向して配置される。また、液晶層ＬＣはアレイ基板ＳＵＢ１と対向基板ＳＵＢ２との間に設けられる。

図３において、アレイ基板ＳＵＢ１は、ガラス基板や樹脂基板などの透光性を有する第１絶縁基板１０を基体としている。アレイ基板ＳＵＢ１は、第１絶縁基板１０の対向基板ＳＵＢ２と対向する側に、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、第６絶縁膜１６、信号線ＳＬ、画素電極ＰＥ、検出電極ＤＥ、第１配向膜ＡＬ１などを備えている。

なお、本明細書において、第１絶縁基板１０に垂直な方向において、第１絶縁基板１０から第２絶縁基板２０に向かう方向を「上側」又は単に「上」とする。また、第２絶縁基板２０から第１絶縁基板１０に向かう方向を「下側」又は単に「下」とする。また、「平面視」とは、第１絶縁基板１０に垂直な方向からみた場合をいう。検出電極ＤＥは、第１電極とも呼ばれ、画素電極ＰＥは、第２電極とも呼ばれる。

第１絶縁膜１１は、第１絶縁基板１０の上に位置している。第２絶縁膜１２は、第１絶縁膜１１の上に位置している。第３絶縁膜１３は、第２絶縁膜１２の上に位置している。信号線ＳＬは、第３絶縁膜１３の上に位置している。第４絶縁膜１４は、第３絶縁膜１３の上に位置し、信号線ＳＬを覆っている。

センサ配線５１は、第４絶縁膜１４の上に位置している。また、センサ配線５１は、第４絶縁膜１４を介して信号線ＳＬと対向している。つまり、センサ配線５１は、信号線ＳＬの上に重畳している。センサ配線５１は、第５絶縁膜１５によって覆われている。第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、及び、第６絶縁膜１６は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。第４絶縁膜１４及び第５絶縁膜１５は、透光性を有する樹脂材料によって形成され、無機系材料によって形成された他の絶縁膜と比べて厚い膜厚を有している。言い換えると、信号線ＳＬは、有機絶縁膜である第４絶縁膜１４及び第５絶縁膜１５により覆われている。ただし、第５絶縁膜１５については無機系材料によって形成されたものであってもよい。

検出電極ＤＥは、第５絶縁膜１５の上に位置している。また、検出電極ＤＥは、第５絶縁膜１５を介してセンサ配線５１と対向している。検出電極ＤＥのスリットＳＰＡは、センサ配線５１の直上に位置している。検出電極ＤＥは、第６絶縁膜１６によって覆われている。

画素電極ＰＥは、第６絶縁膜１６の上に位置し、第６絶縁膜１６を介して検出電極ＤＥと対向している。画素電極ＰＥ及び検出電極ＤＥは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などの透光性を有する導電材料によって形成されている。画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、第６絶縁膜１６も覆っている。

対向基板ＳＵＢ２は、ガラス基板や樹脂基板などの透光性を有する第２絶縁基板２０を基体としている。対向基板ＳＵＢ２は、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に、遮光層ＢＭ、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。対向基板ＳＵＢ２は、第２絶縁基板２０のアレイ基板ＳＵＢ１と反対側に導電層２１を備えている。

遮光層ＢＭは、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に位置している。そして、遮光層ＢＭは、画素電極ＰＥとそれぞれ対向する開口部を規定している。画素電極ＰＥは、画素の開口部毎に区画されている。遮光層ＢＭは、黒色の樹脂材料や、遮光性の金属材料によって形成されている。

カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢのそれぞれは、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に位置し、それぞれの端部が遮光層ＢＭに重なっている。一例では、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、それぞれ赤色、緑色、青色に着色された樹脂材料によって形成されている。

オーバーコート層ＯＣは、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢを覆っている。オーバーコート層ＯＣは、透光性を有する樹脂材料によって形成されている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、例えば、水平配向性を示す材料によって形成されている。

アレイ基板ＳＵＢ１及び対向基板ＳＵＢ２は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。液晶層ＬＣは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に封入されている。液晶層ＬＣは、誘電率異方性が負のネガ型液晶材料、あるいは、誘電率異方性が正のポジ型液晶材料によって構成されている。

アレイ基板ＳＵＢ１がバックライトユニットＩＬと対向し、対向基板ＳＵＢ２が表示面側に位置する。バックライトユニットＩＬとしては、種々の形態のものが適用可能であるが、その詳細な構造については説明を省略する。

導電層２１は、第２絶縁基板２０の上に設けられる。導電層２１は、例えばＩＴＯ等の透光性の導電性材料である。外部から印加される静電気や、偏光板ＰＬ２に帯電した静電気は、導電層２１を流れる。表示装置１は、静電気を短時間に除去することができ、表示層である液晶層ＬＣに加えられる静電気を低減することができる。これにより、表示装置１は、ＥＳＤ耐性を向上させることができる。

偏光板ＰＬ１を含む光学素子は、第１絶縁基板１０の外面、あるいは、バックライトユニットＩＬと対向する面に配置される。偏光板ＰＬ２を含む光学素子は、第２絶縁基板２０の外面、あるいは、観察位置側の面に配置される。偏光板ＰＬ１の第１偏光軸及び偏光板ＰＬ２の第２偏光軸は、例えばＸ－Ｙ平面においてクロスニコルの位置関係にある。なお、偏光板ＰＬ２及び偏光板ＰＬ２を含む光学素子は、位相差板などの他の光学機能素子を含んでいてもよい。

例えば、液晶層ＬＣがネガ型液晶材料である場合であって、液晶層ＬＣに電圧が印加されていない状態では、液晶分子ＬＭは、Ｘ－Ｙ平面内において、その長軸が第１方向Ｄｘに沿う方向に初期配向している。一方、液晶層ＬＣに電圧が印加された状態、つまり、画素電極ＰＥと検出電極ＤＥとの間に電界が形成されたオン時において、液晶分子ＬＭは、電界の影響を受けてその配向状態が変化する。オン時において、入射した直線偏光は、その偏光状態が液晶層ＬＣを通過する際に液晶分子ＬＭの配向状態に応じて変化する。

図４は、表示領域の画素配列を表す回路図である。アレイ基板ＳＵＢ１には、図４に示す各副画素ＳＰＸのスイッチング素子Ｔｒ、信号線ＳＬ、走査線ＧＬ等が形成されている。複数の信号線ＳＬは、第２方向Ｄｙに延在する。信号線ＳＬは、各画素電極ＰＥ（図３参照）に画素信号を供給するための配線である。複数の走査線ＧＬは、第１方向Ｄｘに延在する。走査線ＧＬは、各スイッチング素子Ｔｒを駆動するゲート信号（走査信号）を供給するための配線である。

画素ＰＸは、複数の副画素ＳＰＸが含まれる。副画素ＳＰＸは、それぞれスイッチング素子Ｔｒ及び液晶層ＬＣの容量を備えている。スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成されている。図３に示す画素電極ＰＥと検出電極ＤＥとの間に第６絶縁膜１６が設けられ、これらによって図４に示す保持容量Ｃｓが形成される。

図３に示すカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域が周期的に配列されている。各副画素ＳＰＸに、Ｒ、Ｇ、Ｂの３色の色領域が１組として対応付けられる。そして、３色の色領域に対応する副画素ＳＰＸを１組として画素ＰＸが構成される。なお、カラーフィルタは、４色以上の色領域を含んでいてもよい。この場合、画素ＰＸは、４つ以上の副画素ＳＰＸを含んでいてもよい。

図５は、アレイ基板を模式的に示す平面図である。図６は、図５のＶＩ－ＶＩ’断面図である。なお、図６は、副画素ＳＰＸが有するスイッチング素子Ｔｒの積層構造を模式的に併せて示している。画像を表示する表示領域ＤＡは、静電容量を検出する検出装置に含まれるセンサ領域を含む。図５に示すように、検出電極ＤＥは、表示領域ＤＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに行列状に配列される。複数の検出電極ＤＥは、スリットＳＰＡにより第１方向Ｄｘ及び第２方向Ｄｙに分けられる。それぞれの検出電極ＤＥは、平面視で矩形状、又は正方形状で模式的に示すが、これに限定されず、多角形状や、平行四辺形状や、切り欠き等が設けられた異形状であってもよい。検出電極ＤＥは、例えば、ＩＴＯ等の透光性を有する導電性材料で構成されている。

表示装置１は、さらに信号線接続回路３０と、複数の配線５３を含む配線領域ＬＡと、ゲートドライバ１８とを有する。信号線接続回路３０は、複数のアナログスイッチ素子を含み、マルチプレクサとも呼ばれる。信号線接続回路３０及び配線領域ＬＡは、第１絶縁基板１０の第１部分周辺領域ｓＢＥ１に設けられる。第１辺１０ｓ１から表示領域ＤＡに向かって複数の端子Ｔ１、配線領域ＬＡ（配線５３）、信号線接続回路３０、信号線ＳＬの順に接続される。２つのゲートドライバ１８は、第３部分周辺領域ｓＢＥ３及び第４部分周辺領域ｓＢＥ４にそれぞれ設けられる。言い換えると、２つのゲートドライバ１８は、表示領域ＤＡの第３の辺ｓＤＡ３及び第４の辺ｓＤＡ４に沿うようにそれぞれ配置されている。なお、ゲートドライバ１８は、第３部分周辺領域ｓＢＥ３及び第４部分周辺領域ｓＢＥ４のいずれか一方のみに設けられていてもよい。

複数のセンサ配線５１はそれぞれ、複数の検出電極ＤＥのそれぞれに電気的に接続され、周辺領域ＢＥまで引き出されている。複数のセンサ配線５１のそれぞれは第２方向Ｄｙに沿って延出し、複数のセンサ配線５１は第１方向Ｄｘに亘って並んで配置されている。複数のセンサ配線５１はそれぞれ、一端側が検出電極ＤＥに接続され、他端側が信号線接続回路３０に電気的に接続される。複数のセンサ配線５１の他端側は、配線５３を介して端子Ｔ１に接続される。このように、検出電極ＤＥは、ドライバＩＣ１１０（図１参照）と電気的に接続される。

表示の際には、ドライバＩＣ１１０は、配線５３を介して表示駆動信号をセンサ配線５１に供給する。検出電極ＤＥは、表示の際に表示駆動信号が供給され、複数の画素電極ＰＥに対する共通電極として機能する。表示期間においては、全部の検出電極ＤＥが共通電位となる。また、タッチ検出の際に、ドライバＩＣ１１０は、センサ配線５１を介して、検出用のタッチ駆動信号を検出電極ＤＥに供給する。これにより、検出電極ＤＥの容量変化に応じた検出信号が、配線５３を介してドライバＩＣ１１０の検出回路に供給される。これにより、表示装置１は、複数の検出電極ＤＥ毎に接触状態あるいは近接状態の被検出体を検出することができる。

また、画素電極ＰＥ（図３参照）は、信号線ＳＬ及び信号線接続回路３０を介して、ドライバＩＣ１１０と電気的に接続される。複数の信号線ＳＬはそれぞれ、第１方向Ｄｘに並ぶ複数の画素電極ＰＥのそれぞれに電気的に接続され、周辺領域ＢＥまで引き出されている。複数の信号線ＳＬのそれぞれは第２方向Ｄｙに沿って延出し、複数の信号線ＳＬは第１方向Ｄｘに亘って並んで配置されている。なお、図５では、図面をみやすくするために、複数の信号線ＳＬ及び複数のセンサ配線５１のうち、一部のみ示している。

図５に示すように、表示領域ＤＡは、第１の辺ｓＤＡ１、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３、第４の辺ｓＤＡ４を有する長方形である。第１の辺ｓＤＡ１、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３、第４の辺ｓＤＡ４のそれぞれは、曲線部ＤＡｃで連続的に接続されている。ここで、第３の辺ｓＤＡ３は第４の辺ｓＤＡ４に対向し、第２の辺ｓＤＡ２は第１の辺ｓＤＡ１に対向している。

イオントラップ電極ＩＴＬ１は、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３及び第４の辺ｓＤＡ４に沿うように、第２部分周辺領域ｓＢＥ２、第３部分周辺領域ｓＢＥ３及び第４部分周辺領域ｓＢＥ４に配置されている。そして、イオントラップ電極ＩＴＬ１は、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３及び第４の辺ｓＤＡ４に沿うように延在して連続して繋がっている。これにより、イオントラップ電極ＩＴＬ１の内側には、表示領域ＤＡがある。

イオントラップ電極ＩＴＬ１は、第３部分周辺領域ｓＢＥ３において、一方のゲートドライバ１８と、第３の辺ｓＤＡ３の間に配置される。また、イオントラップ電極ＩＴＬ１は、第４部分周辺領域ｓＢＥ４において、他方のゲートドライバ１８と、第４の辺ｓＤＡ４の間に配置される。

信号線接続回路３０は、表示領域ＤＡと第１部分周辺領域ｓＢＥ１との境界に沿って設けられ、かつ、表示領域ＤＡの曲線部ＤＡｃに沿って設けられる。ゲートドライバ１８の第１部分周辺領域ｓＢＥ１側の端部は、曲線部ＤＡｃと第１方向Ｄｘに隣り合って設けられる。信号線接続回路３０の曲線部ＤＡｃに沿った部分は、第１方向Ｄｘにおいて、ゲートドライバ１８と曲線部ＤＡｃとの間に設けられる。複数の信号線ＳＬは、信号線接続回路３０に接続される。また、信号線接続回路３０は、配線領域ＬＡに設けられた複数の配線５３及び端子Ｔ１を介して配線基板１０１（図１参照）と電気的に接続される。信号線接続回路３０は、信号線ＳＬと配線５３との接続と遮断とを切り替える回路である。

液晶層ＬＣは通常シールによって、アレイ基板ＳＵＢ１と対向基板ＳＵＢ２との間に封止される。外部から金属イオンや無機陰イオン、あるいは有機酸などの不純物が表示領域ＤＡにある液晶層ＬＣ内へ侵入すると、これらの不純物によって適切な電場が維持できず、表示斑や焼き付きなどの表示不良の原因となる可能性がある。表示不良を抑制するため、イオントラップ電極ＩＴＬ１には、一定の電位が供給される。一定の電位は、例えば、制御信号に使われる信号（電圧）のうち、低い電圧のＶＧＬ電位に固定される。これにより、イオントラップ電極ＩＴＬ１は、表示領域ＤＡにある液晶層ＬＣに侵入しないように、イオン性不純物を周辺領域ＢＥに留める。

曲線部ＤＡｃに隣接する図５の領域Ｑ１において、イオントラップ電極ＩＴＬ１は、ゲートドライバ１８と、配線領域ＬＡに設けられた複数の配線５３との間に配置されている。これにより、イオントラップ電極ＩＴＬ１は、曲線部ＤＡｃの周囲に集まるイオン性不純物が表示領域ＤＡの液晶層ＬＣ内に侵入することを抑制できる。

図６に示すように、スイッチング素子Ｔｒは、半導体６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を含む。半導体６１は、第１絶縁膜１１を介して第１絶縁基板１０の上に設けられる。遮光層６７は、第１絶縁基板１０に垂直な方向において、第１絶縁基板１０と半導体６１との間に設けられる。

第２絶縁膜１２は、半導体６１を覆って第１絶縁膜１１の上に設けられる。ゲート電極６４は、第２絶縁膜１２の上に設けられる。ゲート電極６４は、走査線ＧＬのうち、半導体６１と重なる部分である。第３絶縁膜１３は、半導体６１及びゲート電極６４を覆って第２絶縁膜１２の上に設けられる。半導体６１のゲート電極６４と重なる部分にチャネル領域が形成される。

図６に示す例では、スイッチング素子Ｔｒは、いわゆるトップゲート構造である。ただし、スイッチング素子Ｔｒは、半導体６１の下側にゲート電極６４が設けられたボトムゲート構造でもよい。また、スイッチング素子Ｔｒは、第１絶縁基板１０に垂直な方向において、半導体６１を挟んでゲート電極６４が設けられたデュアルゲート構造でもよい。

ソース電極６２及びドレイン電極６３は、第３絶縁膜１３の上に設けられる。本実施形態では、ソース電極６２は、コンタクトホールＨ２を介して半導体６１と電気的に接続される。ドレイン電極６３は、コンタクトホールＨ３を介して半導体６１と電気的に接続される。ソース電極６２は、信号線ＳＬのうち、半導体６１と重なる部分である。

第４絶縁膜１４及び第５絶縁膜１５は、ソース電極６２及びドレイン電極６３を覆って、第３絶縁膜１３の上に設けられる。第４絶縁膜１４の上に、中継電極６５及びセンサ配線５１が設けられる。中継電極６５は、コンタクトホールＨ４を介してドレイン電極６３と電気的に接続される。センサ配線５１は、信号線ＳＬの上側に設けられる。センサ配線５１は、平面視において、それぞれ信号線ＳＬと重畳し、信号線ＳＬと平行に延出している。また、第５絶縁膜１５の上に検出電極ＤＥが設けられる。検出電極ＤＥは、コンタクトホールＨ１を介してセンサ配線５１と電気的に接続される。

画素電極ＰＥは、第６絶縁膜１６及び第５絶縁膜１５に設けられたコンタクトホールＨ５を介して中継電極６５と電気的に接続される。コンタクトホールＨ５は、検出電極ＤＥの開口ＤＥａに重なる位置に形成される。このような構成により、画素電極ＰＥは、スイッチング素子Ｔｒと接続される。

以上のように、表示領域ＤＡには、複数の走査線ＧＬ、複数の信号線ＳＬ、複数のセンサ配線５１、複数の検出電極ＤＥ（第１電極）、複数の画素電極ＰＥ（第２電極）がそれぞれ絶縁膜を介して、順に積層されている。

図７は、実施形態の遮光層の例を示す平面図である。本実施形態では遮光層ＢＭの単位面積当たりの開口率に差を設けることによって、表示領域ＤＡと周辺領域ＢＥとの間に曲線部ＤＡｃの境界線ＢＬが形成されている。

例えば、表示領域ＤＡは、画素ＰＸとして、第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、第４画素ＰＸ４及び第５画素ＰＸ５を有する。第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、第４画素ＰＸ４及び第５画素ＰＸ５では、遮光層ＢＭの単位面積当たりの開口率がそれぞれ異なる。

第１画素ＰＸ１と重なる位置の遮光層ＢＭは、３つの第１開口部ＡＰ１を有する。第２画素ＰＸ２と重なる位置の遮光層ＢＭは、３つの第２開口部ＡＰ２を有する。第３画素ＰＸ３と重なる位置の遮光層ＢＭは、３つの第３開口部ＡＰ３を有する。第４画素ＰＸ４と重なる位置の遮光層ＢＭは、３つの第４開口部ＡＰ４を有する。第５画素ＰＸ５と重なる位置の遮光層ＢＭは、３つの第５開口部ＡＰ５を有する。

各開口部の面積（つまり、開口率）は、第１開口部ＡＰ１、第２開口部ＡＰ２、第３開口部ＡＰ３、第４開口部ＡＰ４、第５開口部ＡＰ５の順に小さくなっている。第１開口部ＡＰ１の開口面積が最も大きく、第５開口部ＡＰ５の開口面積が最も小さい。これにより、第１画素ＰＸ１、第２画素ＰＸ２、第３画素ＰＸ３、第４画素ＰＸ４及び第５画素ＰＸ５の順に、光の透過率が小さくなっている。

本実施形態では、第１方向Ｄｘ及び第２方向Ｄｙにおいて、表示領域ＤＡから周辺領域ＢＥに近づくほど、光の透過率が小さくなるように、第１開口部ＡＰ１、第２開口部ＡＰ２、第３開口部ＡＰ３、第４開口部ＡＰ４、第５開口部ＡＰ５が配置されている。これにより、遮光層ＢＭは、曲線部ＤＡｃの境界線ＢＬを画定している。

次に、本実施形態のシールド層ＣＥＳ及びイオントラップ電極ＩＴＬ１、ＩＴＬ２の構成について詳細に説明する。図８は、曲線状角部の表示領域に隣接して配置されるシールド層及びイオントラップ電極を示す平面図である。図５において、図示を省略したが、図８に示すように、領域Ｑ１において、曲線部ＤＡｃの境界線ＢＬの外側には、複数の信号線ＳＬ及びセンサ配線５１（図５参照）を含む配線領域ＴＡがある。

配線領域ＴＡの外側には、信号線接続回路３０の配置領域がある。信号線接続回路３０の配置領域の外側には、配線領域ＬＡがある。なお、本実施形態では、境界線ＢＬと配線領域ＴＡとの間には、複数の画素電極ＰＥ（画素ＰＸ）が設けられている。これにより、観察者が斜め方向からみた場合でも、周辺領域ＢＥの配線や周辺回路が視認されることを抑制できる。

曲線部ＤＡｃの周囲において、シールド層ＣＥＳが設けられる。シールド層ＣＥＳは、第１シールド層ＣＥＳ１と、第２シールド層ＣＥＳ２とを含む。第１シールド層ＣＥＳ１は、信号線接続回路３０、配線領域ＴＡ及び配線領域ＬＡの少なくとも一部を覆う。第２シールド層ＣＥＳ２は、第１シールド層ＣＥＳ１と重なって配置される。第２シールド層ＣＥＳ２は、第１シールド層ＣＥＳ１よりも小さい面積で矩形状に複数形成されたシールド部５５を含み、シールド部５５は第１方向Ｄｘ及び第２方向Ｄｙに配列される。ゲートドライバ１８と境界ＢＬとの距離が小さくなるにしたがって、第１シールド層ＣＥＳ１の第１方向Ｄｘでの幅が小さくなる。第１シールド層ＣＥＳ１の第１方向Ｄｘでの幅に応じて、第２シールド層ＣＥＳ２の幅（シールド部５５の個数）も異なって配置される。

第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２は、同じ電位を有する基準電位に接続される。基準電位は、例えば、表示の際に検出電極ＤＥに印加される共通電位と同じ電位を有する信号である。言い換えると、第２シールド層ＣＥＳ２には、第１シールド層ＣＥＳ１と同じ電位が供給される。これにより、第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２は、信号線接続回路３０の動作に起因して発生する電界を遮蔽することができる。また、第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２は、信号線ＳＬ及び配線５３に供給される画素信号に起因して発生する電界を遮蔽することができる。

なお、図８では、図面を見やすくするために、一部の第２シールド層ＣＥＳを示しているが、実際には、第１シールド層ＣＥＳ１は、信号線接続回路３０の延在方向に沿って設けられ、第２シールド層ＣＥＳ２の複数のシールド部５５は、第１シールド層ＣＥＳ１の延在方向の一端側から他端側まで配列される。第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２の詳細な構成は後述する。

ゲートドライバ１８と、配線領域ＬＡとの間の距離は、第２方向Ｄｙの一方向に進むにつれて広がる。２つのイオントラップ電極ＩＴＬ１、ＩＴＬ２は、ゲートドライバ１８と、配線領域ＬＡとの間に設けられる。つまり、イオントラップ電極ＩＴＬ１、ＩＴＬ２は、第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２と第１方向Ｄｘに隣り合って配置され、平面視で重ならない。

イオントラップ電極ＩＴＬ１は、ゲートドライバ１８に沿って曲線状に設けられる。また、イオントラップ電極ＩＴＬ２は、イオントラップ電極ＩＴＬ１よりも表示領域ＤＡ側、より具体的には、配線領域ＬＡに沿って延在し、イオントラップ電極ＩＴＬ１と配線領域ＬＡとの間に配置されている。イオントラップ電極ＩＴＬ２の一端側は、ゲートドライバ１８と、配線領域ＬＡとの間の距離が狭くなる部分で、途切れて形成される。イオントラップ電極ＩＴＬ２の他端側は、イオントラップ電極ＩＴＬ１と離れて配置される。ただし、これに限定されず、イオントラップ電極ＩＴＬ２は、イオントラップ電極ＩＴＬ１と接続され、連続した１つの導体で形成されていてもよい。

ゲートドライバ１８は、第１絶縁基板の外周１０ｓ及び曲線部ＤＡｃに沿って湾曲する。ゲートドライバ１８と外周１０ｓとの間には、走査信号配線領域１８Ｌが形成される。走査信号配線領域１８Ｌには、ゲート信号（走査信号）を供給するための複数の走査信号配線が外周１０ｓに沿って設けられる。

第３シールド層ＣＥＳ３は、ゲートドライバ１８を覆って湾曲する部分と、第１方向Ｄｘに延在し、表示領域ＤＡと端子Ｔ１との間の配線領域ＬＡ（図５参照）を覆う部分とを含む。第３シールド層ＣＥＳ３は、第１シールド層ＣＥＳ１と電気的に接続され、第１シールド層ＣＥＳ１と同じ電位を有する基準電位が供給される。これにより、第３シールド層ＣＥＳ３は、ゲートドライバ１８及び端子Ｔ１近傍の配線領域ＬＡで発生する電界を遮蔽することができる。

以上のように、表示装置１は、曲線部ＤＡｃの境界線ＢＬから、第１絶縁基板の外周１０ｓに向かって、配線領域ＴＡ（信号線ＳＬ）、信号線接続回路３０、配線領域ＬＡ（（配線５３）、イオントラップ電極ＩＴＬ１、ＩＴＬ２、ゲートドライバ１８の順に配置される。すなわち、曲線部ＤＡｃの境界線ＢＬから、第１絶縁基板の外周１０ｓに向かって、シールド層ＣＥＳ（第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２）、イオントラップ電極ＩＴＬ１、ＩＴＬ２、第３シールド層ＣＥＳ３の順に配置される。

このように、表示装置１は、曲線部ＤＡｃの周囲において、ゲートドライバ１８と境界線ＢＬとの間の第１方向Ｄｘでの距離が大きくなる領域が形成される。この場合、曲線部ＤＡｃと、ゲートドライバ１８及びイオントラップ電極ＩＴＬ１、ＩＴＬ２との間に、信号線接続回路３０及び配線領域ＴＡ（信号線ＳＬ）、配線領域ＬＡ（配線５３）が配置される。このような構成であっても、第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２を設けることにより、曲線部ＤＡｃの周囲で、信号線接続回路３０及び配線領域ＴＡ（信号線ＳＬ）、配線領域ＬＡ（配線５３）に起因する電界を遮蔽することができる。

図９は、第１シールド層及び第２シールド層を拡大して示す平面図である。図９に示すように、第１シールド層ＣＥＳ１には、複数の開口ＯＰが設けられている。複数の開口ＯＰは、それぞれ矩形状であり、マトリクス状に配列される。第２シールド層ＣＥＳ２は、複数のシールド部５５と、複数の接続部ＣＮ（接続部ＣＮｘ及び接続部ＣＮｙ）とを有する。シールド部５５は、複数の開口ＯＰをそれぞれ覆って、マトリクス状に配列される。

具体的には、第２シールド層ＣＥＳ２において、第１方向Ｄｘで、複数のシールド部５５は、間隔ＳＰｘを有して配列され、かつ、第１方向Ｄｘに隣り合うシールド部５５は、細幅の接続部ＣＮｘで接続される。また、第２方向Ｄｙで、複数のシールド部５５は間隔ＳＰｙを有して配列され、かつ、第２方向Ｄｙに隣り合うシールド部５５は、細幅の接続部ＣＮｙで接続される。これにより、第１方向Ｄｘ及び第２方向Ｄｙに配列された複数のシールド部５５は、電気的に接続される。また、複数のシールド部５５は、それぞれ開口ＯＰの全領域を覆うように設けられる。

開口ＯＰの第１方向Ｄｘでの幅を第１開口幅Ｗｏｐｘとし、開口ＯＰの第２方向Ｄｙでの幅を第２開口幅Ｗｏｐｙとする。開口ＯＰの第１開口幅Ｗｏｐｘは、第２開口幅Ｗｏｐｙよりも大きい。

また、第２シールド層ＣＥＳ２の各シールド部５５の第１方向Ｄｘでの幅を第１幅Ｗｘとし、各シールド部５５の第２方向Ｄｙでの幅を第２幅Ｗｙとする。シールド部５５の第１幅Ｗｘは、第２幅Ｗｙよりも大きい。平面視でのシールド部５５の面積は、開口ＯＰの面積よりも大きい。すなわち、シールド部５５の第１幅Ｗｘは、開口ＯＰの第１開口幅Ｗｏｐｘよりも大きく、シールド部５５の第２幅Ｗｙは、開口ＯＰの第２開口幅Ｗｏｐｙよりも大きい。

シールド部５５の配置ピッチは、開口ＯＰの配置ピッチと等しい。また、シールド部５５の配置ピッチは、画素ＰＸの配置ピッチと等しい。あるいは、シールド部５５の配置ピッチは、画素ＰＸの配置ピッチのｎ倍、又は、１／ｎ（ｎは整数）とすることができる。

なお、第１シールド層ＣＥＳ１と第２シールド層ＣＥＳ２とは、任意の箇所で電気的に接続される。本実施形態では、複数のシールド部５５が接続部ＣＮｘ、ＣＮｙを介して接続されている。このため、少なくとも１箇所で第１シールド層ＣＥＳ１と第２シールド層ＣＥＳ２とが電気的に接続されていればよく、複数のシールド部５５ごとにコンタクトホールなどの接続構造を形成する必要がない。

また、図９に示す開口ＯＰ及び第２シールド層ＣＥＳ２（シールド部５５）の形状は、あくまで一例であり、適宜変更してもよい。開口ＯＰ及びシールド部５５は、例えば、正方形状や、多角形状や、平行四辺形状や、円形状、楕円形状、切り欠き等が設けられた異形状であってもよい。また、開口ＯＰの形状と、シールド部５５の形状とが異なっていてもよい。

図１０は、図８のＸ－Ｘ’断面図である。なお、図１０では、信号線ＳＬと走査線ＧＬの積層構造を模式的に示し、信号線接続回路３０及びゲートドライバ１８を構成するトランジスタ等は、省略して示す。

図１０に示すように、第１シールド層ＣＥＳ１は、検出電極ＤＥと同層で、同一の材料で形成されている。第２シールド層ＣＥＳ２（シールド部５５及び接続部ＣＮ）は、画素電極ＰＥと同層で、同一の材料で形成されている。第１絶縁基板１０に垂直な方向で、第１シールド層ＣＥＳ１と第２シールド層ＣＥＳ２との間に第６絶縁膜１６が設けられる。また、イオントラップ電極ＩＴＬ１、ＩＴＬ２及び第３シールド層ＣＥＳ３も、第２シールド層ＣＥＳ２及び画素電極ＰＥと同層で、同一の材料で形成されている。つまり、第１シールド層ＣＥＳ１、第２シールド層ＣＥＳ２、イオントラップ電極ＩＴＬ１、ＩＴＬ２及び第３シールド層ＣＥＳ３は、ＩＴＯ等の透光性の導電性材料である。

絶縁膜１７は、第２シールド層ＣＥＳ２、イオントラップ電極ＩＴＬ１、ＩＴＬ２及び第３シールド層ＣＥＳ３を覆って設けられる。絶縁膜１７は、表示領域ＤＡで第１配向膜ＡＬ１として形成される。シール部５８は、第１絶縁基板１０の周縁部に設けられ、第３シールド層ＣＥＳ３の一部と重なる。

第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２は、信号線接続回路３０に接続された信号線ＳＬ及びゲートドライバ１８に接続された走査線ＧＬと重なって設けられる。また、第１シールド層ＣＥＳ１に複数の開口ＯＰが設けられ、第２シールド層ＣＥＳ２は、第６絶縁膜１６を介して開口ＯＰの上側に設けられる。

これにより、第１シールド層ＣＥＳ１に開口ＯＰが設けられた構成であっても、第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２は、信号線接続回路３０及び各種配線で発生する電界を効果的に遮蔽することができる。

また、有機材料からなる第４絶縁膜１４には、外部（例えば第１絶縁基板１０の外周側）から水分が侵入する可能性がある。第１シールド層ＣＥＳ１に開口ＯＰが設けられているので、第４絶縁膜１４に侵入した水分は、開口ＯＰを通って外部に逃げる。また、第２シールド層ＣＥＳ２の複数のシールド部５５は、間隔ＳＰｘ、ＳＰｙを有して配列されるので、開口ＯＰを通過した水分は、間隔ＳＰｘ、ＳＰｙを通って外部に逃げる。

これにより、第４絶縁膜１４に水分が侵入した場合でも、開口ＯＰ、間隔ＳＰｘ、ＳＰｙにより水分が通る経路が形成されるので、第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２は、良好に、外部に水分を逃がすことができる。この結果、第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２と各絶縁膜の層間に水分が滞留することを抑制できる。これにより、表示装置１は、第４絶縁膜１４の水分に起因する第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２の膜剥がれを抑制できる。

図１１は、図８のＱ１１部分の部分拡大図である。なお、図１１では、図面をみやすくするために、第１シールド層ＣＥＳ１の外形形状を二点鎖線で示し、開口ＯＰ及び第２シールド層ＣＥＳ２を省略している。

図１１に示すように、信号線接続回路３０は、複数の切替回路部３０Ｓを含む。複数の切替回路部３０Ｓは、第１方向Ｄｘに配列された画素ＰＸにそれぞれ対応して設けられ、曲線部ＤＡｃに沿って配列される。複数の切替回路部３０Ｓは、複数のトランジスタで構成される。複数の切替回路部３０Ｓは、それぞれ傾斜角度が異なるように配置されていてもよい。また、複数の切替回路部３０Ｓの間隔が異なるように配置されていてもよい。

ゲートドライバ１８と、曲線部ＤＡｃの境界ＢＬとの間の距離が小さくなるにしたがって、配線領域ＬＡ、信号線接続回路３０及び配線領域ＴＡが占める第１方向Ｄｘでの幅が小さくなる。これに応じて、信号線接続回路３０の端部側での切替回路部３０Ｓの形状や配置の向きを異ならせてもよい。

例えば、曲線部ＤＡｃの端（端子Ｔ１（図５参照）から最も離れた位置））にある切替回路部３０Ｓは、他の切替回路部３０Ｓとは向きを異ならせてもよく、長辺方向が第２方向Ｄｙに沿うように設けられてもよい。これにより、曲線部ＤＡｃの大きさを抑制することができる。

ゲートドライバ１８は、複数の転送回路１８Ｓを含む。複数の転送回路１８Ｓは、第１絶縁基板１０の外周１０ｓに沿って、全体として湾曲形状になるように配置される。複数の転送回路１８Ｓは、傾斜角度が異なって配置される。また、複数の転送回路１８Ｓの配置間隔が異なって配置されてもよい。

複数の転送回路１８Ｓにそれぞれ接続された走査線ＧＬは、イオントラップ電極ＩＴＬ１、ＩＴＬ２と交差して第２方向Ｄｙに延在する。さらに、走査線ＧＬは、配線領域ＬＡ（配線５３）と交差し、隣り合う切替回路部３０Ｓの間を通り、配線領域ＴＡ（信号線ＳＬ）と交差して画素ＰＸに接続される。

イオントラップ電極ＩＴＬ１、ＩＴＬ２の端部には、それぞれ、コンタクトホールを介して接続配線ＩＴＬｓが接続される。接続配線ＩＴＬｓは例えば信号線ＳＬと同層に設けられた金属配線である。イオントラップ電極ＩＴＬ１、ＩＴＬ２には、接続配線ＩＴＬｓを介してＶＧＬ電位が与えられる。なお、イオントラップ電極ＩＴＬ１、ＩＴＬ２は、任意の場所で接続配線ＩＴＬｓと接続されていてもよい。

このように、第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２は、配線領域ＬＡ（配線５３）、切替回路部３０Ｓ、配線領域ＴＡ（信号線ＳＬ）及び走査線ＧＬが設けられる領域に重なる。これにより、第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２は、曲線部ＤＡｃの周囲で、効果的に電界を遮蔽することができる。

以上のように、実施形態の表示装置１は、アレイ基板ＳＵＢ１と、複数の画素ＰＸ又は副画素ＳＰＸがアレイ基板ＳＵＢ１に設けられ、かつ第１の辺ｓＤＡ１、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３、第４の辺ｓＤＡ４及び複数の曲線部ＤＡｃを有する表示領域ＤＡと、アレイ基板ＳＵＢ１の第１辺１０ｓ１と表示領域ＤＡとの間に位置する周辺領域ＢＥと、を備える。さらに、表示装置１は、複数の信号線ＳＬと、複数の信号線ＳＬを覆う有機絶縁膜（第４絶縁膜１４）と、周辺領域ＢＥに配置され、複数の信号線ＳＬと接続される信号線接続回路３０と、周辺領域ＢＥに配列される複数の端子Ｔ１と、信号線接続回路３０とを接続する複数の配線５３と、少なくとも１つの曲線部ＤＡｃの周囲において、有機絶縁膜（第４絶縁膜１４）の上側に設けられ、信号線接続回路３０、複数の配線５３及び複数の信号線ＳＬの少なくとも一部を覆うとともに、複数の開口ＯＰが設けられた第１シールド層ＣＥＳ１と、複数の開口ＯＰを覆う第２シールド層ＣＥＳ２と、を有する。

これにより、表示装置１は、周辺領域ＢＥにおいて、シールド層ＣＥＳ（第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２）により、信号線接続回路３０及び信号線ＳＬからの電界を遮蔽するとともに、信号線接続回路３０及び信号線ＳＬを覆うシールド層ＣＥＳ（第１シールド層ＣＥＳ１及び第２シールド層ＣＥＳ２）の膜剥がれを抑制することが可能である。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

例えば、以上説明した第１の辺ｓＤＡ１において、配線領域ＬＡに、特許文献２のイオントラップ電極を備えてもよい。上述した実施形態は、特許文献２のイオントラップ電極を含み、これにより、第１の辺ｓＤＡ１、第２の辺ｓＤＡ２、第３の辺ｓＤＡ３、第４の辺ｓＤＡ４及び曲線部ＤＡｃに、イオントラップ電極が配置される態様を含む。

第１方向Ｄｘと第２方向Ｄｙとで規定される平面は、アレイ基板ＳＵＢ１の面と平行としたが、アレイ基板ＳＵＢ１の面が湾曲していてもよい。この場合、表示装置１が最大面積でみる方向からみて、所定の方向が第１方向となり、その第１方向と交差する方向が第２方向となる。表示装置１が最大面積でみる方向は、第１方向及び第２方向に直交する第３方向が規定されればよい。なお、上述した実施形態では、電子機器の一例として表示装置１について説明したが、例えば静電式の検出装置や光学式の検出装置等、表示装置１とは異なる他の電子機器にも適用することができる。

１ 表示装置
１０ 第１絶縁基板
１８ ゲートドライバ
２０ 第２絶縁基板
３０ 信号線接続回路
５３ 配線
５１ センサ配線
１０１ 配線基板
１１０ ドライバＩＣ
ＢＥ 周辺領域（第２領域）
ＣＥＳ シールド層
ＣＥＳ１ 第１シールド層
ＣＥＳ２ 第２シールド層
ＣＥＳ３ 第３シールド層
ＤＡ 表示領域（第１領域）
ＤＡｃ 曲線部
ＤＥ 検出電極
ＩＴＬ１、ＩＴＬ２ イオントラップ電極
ＬＡ、ＴＡ 配線領域
ＯＰ 開口
ＰＥ 画素電極
ＳＵＢ１ アレイ基板
ＳＵＢ２ 対向基板
Ｔ１ 端子

Claims (6)

1. 基板と、
   複数の画素が前記基板に設けられ、かつ第１の辺、第２の辺、第３の辺、第４の辺及び複数の曲線部を有する第１領域と、
   前記基板の端部と前記第１領域との間に位置する第２領域と、
   複数の信号線と、
   複数の前記信号線を覆う有機絶縁膜と、
   前記第２領域に配置され、複数の前記信号線と接続される信号線接続回路と、
   前記信号線接続回路と、前記第２領域に配列される複数の端子と、を接続する複数の配線と、
   少なくとも１つの前記曲線部の周囲において、前記有機絶縁膜の上側に設けられ、前記信号線接続回路、複数の前記配線及び複数の前記信号線の少なくとも一部を覆うとともに、複数の開口が設けられた第１シールド層と、
   複数の前記開口を覆う第２シールド層と、
   複数の前記信号線と交差する複数の走査線と、
   前記第２領域に配置され、複数の前記走査線と接続される少なくとも１つのゲートドライバと、
   少なくとも１つの前記曲線部の周囲において、前記第１シールド層及び前記第２シールド層と、前記ゲートドライバとの間に設けられ、一定の電位が供給されるイオントラップ電極と、を有する
   電子機器。
2. 前記第１領域には、複数の前記信号線、複数のセンサ配線、複数の第１電極、複数の第２電極がそれぞれ絶縁膜を介して、順に積層されており、
   前記センサ配線は、前記端子と前記第１電極とを電気的に接続し、
   前記第２電極は、各前記画素で区画され、
   前記第１シールド層は前記第１電極と同層であり、
   前記第２シールド層は前記第２電極と同層である
   請求項１に記載の電子機器。
3. 前記第２シールド層は、
   間隔を有して配列される複数のシールド部と、
   隣り合う複数の前記シールド部を接続する接続部と、を有する
   請求項１又は請求項２に記載の電子機器。
4. 複数の前記第２シールド層には、前記第１シールド層と同じ電位が供給される
   請求項１から請求項３のいずれか１項に記載の電子機器。
5. 前記イオントラップ電極は、前記第２シールド層と同層であり、平面視で前記第１シールド層及び前記第２シールド層とは重ならない
   請求項１から請求項４のいずれか１項に記載の電子機器。
6. 前記ゲートドライバを覆い、前記第２シールド層及び前記イオントラップ電極と同層に設けられる第３シールド層を有する
   請求項１から請求項５のいずれか１項に記載の電子機器。

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