CN112054031B - 有源矩阵基板及其制造方法 - Google Patents

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Abstract

一种有源矩阵基板，具备：基板；多个氧化物半导体TFT；多个栅极总线；多个源极总线；至少1个干配线，其设置于非显示区域，传递信号；及多个其它配线，其分别以与干配线至少部分重叠的方式配置。有源矩阵基板在基板上具有第1金属层、配置在第1金属层的上方的第2金属层及配置在第2金属层的上方的第3金属层。第1、第2及第3金属层中的任意一层包含源极总线，其它任意一层包含栅极总线。干配线形成于第1、第2及第3金属层中的2个金属层。其它配线形成于另1个金属层。干配线具有包含形成于2个金属层中的一方的下部配线和形成于2个金属层中的另一方且隔着绝缘层配置在下部配线上的上部配线的多层结构，下部配线与上部配线是电连接的。

Description

有源矩阵基板及其制造方法
技术领域
本发明涉及有源矩阵基板及其制造方法。
背景技术
显示装置所使用的有源矩阵基板包含：显示区域，其包含多个像素区域；以及显示区域以外的非显示区域(也称为“边框区域”或“周边区域”。)。像素区域是与显示装置的像素对应的区域。在各像素区域中配置有薄膜晶体管(Thin Film Transistor：以下称为“TFT”)作为开关元件。将配置于各像素区域的TFT称为“像素TFT”。
在TFT基板中设置有多个源极总线和多个栅极总线，在它们的交叉部附近配置有像素TFT。像素TFT的源极电极连接到源极总线中的1个源极总线，栅极电极连接到栅极总线中的1个栅极总线。因此，通常地，源极电极与源极总线使用相同导电膜(源极用导电膜)形成，栅极电极与栅极总线使用相同导电膜(栅极用导电膜)形成。在本说明书中，将包含使用源极用导电膜形成的电极/配线的层称为“源极金属层”，将包含使用栅极用导电膜形成的电极/配线的层称为“栅极金属层”。
有时在TFT基板的非显示区域单片(一体)地形成有栅极驱动器电路等周边电路。例如，专利文献1公开了具备单片地形成的栅极驱动器(称为“单片栅极驱动器”。)的TFT基板。单片栅极驱动器具有具备多个级的移位寄存器。各种信号经由多个干配线(栅极驱动器信号干配线)输入到移位寄存器的各级。栅极信号从移位寄存器的各级输出到对应的栅极总线。
近年来，已提出使用氧化物半导体来代替非晶硅、多晶硅作为TFT的活性层的材料。将这种TFT称为“氧化物半导体TFT”。氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体TFT能够比非晶硅TFT高速地动作。另外，氧化物半导体膜通过比多晶硅膜简单的工艺形成，因此也能够应用于需要大面积的装置。
氧化物半导体TFT大多是底栅型TFT，但是也已提出顶栅型的氧化物半导体TFT。例如专利文献2公开了在氧化物半导体层的一部分上隔着栅极绝缘层配置有栅极电极且在覆盖栅极电极的绝缘层上配置有源极电极和漏极电极的顶栅型TFT。
另外，本申请的申请人的专利文献3提出了在比栅极总线和氧化物半导体TFT的氧化物半导体层靠基板侧设置有源极电极和源极总线的基板结构(以下称为“下部源极结构”)。
现有技术文献
专利文献
专利文献1：国际公开第2014/069279号
专利文献2：特开2015-109315号公报
专利文献3：国际公开第2015/186619号
发明内容
发明要解决的问题
在TFT基板的非显示区域中，形成有例如栅极驱动器信号干配线等传递各种信号的多个干配线。这些干配线通常使用源极用导电膜或栅极用导电膜(在源极金属层内或栅极金属层内)形成。本申请的发明人研究的结果是，在以往的TFT基板中，有时起因于干配线的配线电阻而在信号的波形发生钝化或发生电位变化。详细情况后述。
本发明的一实施方式提供具备氧化物半导体TFT且能够降低形成于非显示区域的干配线的电阻的有源矩阵基板。
用于解决问题的方案
本说明书公开了以下的项目所述的有源矩阵基板和有源矩阵基板的制造方法。
[项目1]一种有源矩阵基板，
具有包含多个像素区域的显示区域和上述显示区域以外的非显示区域，
并具备：
基板；
多个氧化物半导体TFT，其支撑于上述基板，并且分别与上述多个像素区域对应地配置；
多个栅极总线，其向上述多个氧化物半导体TFT供应栅极信号；
多个源极总线，其向上述多个氧化物半导体TFT供应源极信号；
至少1个干配线，其设置于上述非显示区域，传递信号；以及
多个其它配线，其分别以在从上述基板的法线方向观看时与上述至少1个干配线至少部分地重叠的方式配置，
上述有源矩阵基板具有：
第1金属层，其在上述基板上包含由第1导电膜形成的电极和/或配线；
第2金属层，其隔着绝缘层配置在上述第1金属层的上方，并且包含由第2导电膜形成的电极和/或配线；以及
第3金属层，其隔着绝缘层配置在上述第2金属层的上方，并且包含由第3导电膜形成的电极和/或配线，
上述第1金属层、上述第2金属层以及上述第3金属层中的任意一个金属层包含上述多个源极总线，其它任意一个金属层包含上述多个栅极总线，
上述至少1个干配线形成于上述第1金属层、上述第2金属层以及上述第3金属层中的2个金属层，上述多个其它配线形成于另1个金属层，
上述至少1个干配线具有包含下部配线和上部配线的多层结构，上述下部配线形成于上述2个金属层中的一个金属层，上述上部配线形成于上述2个金属层中的另一个金属层，并且隔着绝缘层配置在上述下部配线上，上述下部配线与上述上部配线是电连接的。
[项目2]根据项目1所述的有源矩阵基板，
上述多个氧化物半导体TFT中的每个氧化物半导体TFT包含：氧化物半导体层；以及栅极电极，其隔着栅极绝缘层配置在上述氧化物半导体层的一部分上，
上述第1金属层位于比上述氧化物半导体层靠上述基板侧的位置，
上述第2金属层包含上述栅极电极和上述多个栅极总线。
[项目3]根据项目2所述的有源矩阵基板，
上述第1金属层包含上述多个氧化物半导体TFT的源极电极和上述多个源极总线，
上述第3金属层包含上述多个氧化物半导体TFT的漏极电极。
[项目4]根据项目2所述的有源矩阵基板，
上述第1金属层包含上述多个氧化物半导体TFT的遮光层，
上述第3金属层包含上述多个氧化物半导体TFT的漏极电极和源极电极以及上述多个源极总线。
[项目5]根据项目1至4中的任意一个项目所述的有源矩阵基板，
上述多个其它配线是从上述至少1个干配线被输入上述信号的多个分支配线，
还具备将各分支配线和上述至少1个干配线电连接的干配线连接部，
上述干配线连接部配置于在从上述基板的法线方向观看时上述各分支配线与上述至少1个干配线至少部分地重叠的区域。
[项目6]根据项目5所述的有源矩阵基板，
还具备栅极驱动器，上述栅极驱动器配置在上述非显示区域，包含具有多个级的移位寄存器，
上述至少1个干配线是传递向上述栅极驱动器输入的上述信号的至少1个栅极驱动器信号干配线，
上述信号从上述至少1个栅极驱动器信号干配线经由上述多个分支配线输入到上述移位寄存器的上述多个级。
[项目7]根据项目5或6所述的有源矩阵基板，
上述至少1个干配线的上述下部配线形成于上述第2金属层，上述上部配线形成于上述第3金属层，
上述多个分支配线形成于上述第1金属层。
[项目8]根据项目5或6所述的有源矩阵基板，
上述至少1个干配线的上述下部配线形成于上述第1金属层，上述上部配线形成于上述第2金属层，
上述多个分支配线形成于上述第3金属层。
[项目9]根据项目5或6所述的有源矩阵基板，
上述至少1个干配线的上述下部配线形成于上述第1金属层，上述上部配线形成于上述第3金属层，
上述多个分支配线形成于上述第2金属层。
[项目10]根据项目9所述的有源矩阵基板，
上述至少1个干配线包含第1干配线和第2干配线，
上述多个分支配线包含第1分支配线，上述第1分支配线电连接到上述第1干配线，并且与上述第2干配线是电分离的，
在从上述基板的法线方向观看时，上述第1分支配线横穿上述第2干配线且延伸到上述第1干配线，
在上述第2干配线与上述第1分支配线的交叉部中，上述第2干配线的上述上部配线或上述下部配线具有切口部。
[项目11]根据项目5至10中的任意一项所述的有源矩阵基板，
上述多个氧化物半导体TFT中的每个氧化物半导体TFT包含：氧化物半导体层；以及栅极电极，其隔着栅极绝缘层配置在上述氧化物半导体层的一部分上；
上述第1金属层位于比上述氧化物半导体层靠基板侧的位置，
上述第2金属层包含上述栅极电极和上述多个栅极总线，
在上述干配线连接部中，上述上部配线、上述下部配线以及上述各分支配线中的形成于上述第1金属层的配线包含第1连接层，形成于上述第2金属层的配线包含第2连接层，形成于上述第3金属层的配线包含第3连接层，
上述干配线连接部具备：
上述第1连接层；
下部绝缘层，其在上述第1连接层上延伸设置，并且具有使上述第1连接层的一部分露出的第1开口部；
上述第2连接层，其配置在上述下部绝缘层上和上述第1开口部内，在上述第1开口部内，隔着上述栅极绝缘层配置在上述第1连接层的露出部分中的第1部分上；
层间绝缘层，其在上述第2连接层和上述下部绝缘层上延伸设置，并且具有使上述第2连接层的一部分和上述第1连接层的上述露出部分中的未被上述栅极绝缘层覆盖的第2部分露出的第2开口部；以及
上述第3连接层，其配置在上述层间绝缘层上，在上述第2开口部内与上述第2连接层的上述一部分和上述第1连接层的上述第2部分接触。
[项目12]根据项目5至10中的任意一项所述的有源矩阵基板，
上述多个氧化物半导体TFT中的每个氧化物半导体TFT包含：氧化物半导体层；以及栅极电极，其隔着栅极绝缘层配置在上述氧化物半导体层的一部分上，
上述第1金属层位于比上述氧化物半导体层靠基板侧的位置，
上述第2金属层包含上述栅极电极和上述多个栅极总线，
在上述干配线连接部中，上述上部配线、上述下部配线以及上述各分支配线中的形成于上述第1金属层的配线包含第1连接层，形成于上述第2金属层的配线包含第2连接层，形成于上述第3金属层的配线包含第3连接层，
上述干配线连接部具备：
上述第1连接层；
下部绝缘层，其在上述第1连接层上延伸设置；
上述第2连接层，其隔着上述栅极绝缘层配置在上述下部绝缘层上，在从上述基板的法线方向观看时，上述第2连接层是与上述第1连接层的第1部分重叠的；
层间绝缘层，其在上述第2连接层和上述下部绝缘层上延伸设置；以及
上述第3连接层，其配置在上述层间绝缘层上以及形成于上述层间绝缘层和上述下部绝缘层的接触孔内，上述接触孔包含形成于上述下部绝缘层的第1开口部和形成于上述层间绝缘层的第2开口部，上述第3连接层在上述接触孔内与上述第2连接层的一部分、以及上述第1连接层中的与上述第2连接层不重叠的第2部分接触，
在从上述基板的法线方向观看时，上述第1开口部的侧面的一部分是与上述第2开口部对齐的，另一部分是与上述第2连接层的侧面对齐的。
[项目13]根据项目5至10中的任意一项所述的有源矩阵基板，
上述多个氧化物半导体TFT中的每个氧化物半导体TFT包含：氧化物半导体层；以及栅极电极，其隔着栅极绝缘层配置在上述氧化物半导体层的一部分上，
上述第1金属层位于比上述氧化物半导体层靠基板侧的位置，
上述第2金属层包含上述栅极电极和上述多个栅极总线，
在上述干配线连接部中，上述上部配线、上述下部配线以及上述各分支配线中的形成于上述第1金属层的配线包含第1连接层，形成于上述第2金属层的配线包含第2连接层，形成于上述第3金属层的配线包含第3连接层，
上述干配线连接部具备：
上述第1连接层；
下部绝缘层，其在上述第1连接层上延伸设置，并且具有使上述第1连接层的一部分露出的第1开口部；
氧化物层，其与上述氧化物半导体层使用相同氧化物膜形成，并且配置在上述下部绝缘层上和上述第1开口部内；
上述第2连接层，其隔着上述栅极绝缘层配置在上述氧化物层的一部分上；
层间绝缘层，其在上述第2连接层和上述氧化物层上延伸设置，并且具有使上述第2连接层的一部分和上述氧化物层的另一部分露出的第2开口部；以及
上述第3连接层，其配置在上述层间绝缘层上，在上述第2开口部内与上述第2连接层的上述一部分和上述氧化物层的上述另一部分接触。
[项目14]根据项目1至4中的任意一项所述的有源矩阵基板，
上述至少1个干配线是传递共用信号的共用信号干配线，上述多个其它配线是上述多个源极总线或上述多个栅极总线，
上述共用信号干配线既与上述多个源极总线是电分离的，又与上述多个栅极总线是电分离的，
上述共用信号干配线包含在从上述基板的法线方向观看时与上述多个源极总线交叉的第1配线部以及与上述多个栅极总线交叉的第2配线部，
上述第1配线部具有形成于上述第1金属层、上述第2金属层以及上述第3金属层中的上述源极总线以外的2个金属层的多层结构，
上述第2配线部具有形成于上述第1金属层、上述第2金属层以及上述第3金属层中的上述栅极总线以外的2个金属层的多层结构。
[项目15]根据项目14所述的有源矩阵基板，
在上述共用信号干配线与上述多个源极总线或上述多个栅极总线的交叉部中，上述共用信号干配线的上述上部配线或上述下部配线具有切口部。
[项目16]根据项目1至15中的任意一个项目所述的有源矩阵基板，还具备：
上部绝缘层，其配置在上述第3金属层上；以及
共用电极和多个像素电极，其配置在上述上部绝缘层上。
[项目17]根据项目1至16中的任意一个项目所述的有源矩阵基板，
上述第1金属层、上述第2金属层以及上述第3金属层各自是包含Cu或Al的金属层，或者具有以上述金属层为最上层的层叠结构。
[项目18]根据项目3所述的有源矩阵基板，
上述有源矩阵基板还具备配置在上述非显示区域的其它氧化物半导体TFT，
上述其它氧化物半导体TFT的栅极电极形成于上述第2金属层，上述其它氧化物半导体TFT的源极电极和漏极电极形成于上述第3金属层，
上述第1金属层包含上述多个氧化物半导体TFT的遮光层和上述其它氧化物半导体TFT的遮光层。
[项目19]根据项目1至18中的任意一个项目所述的有源矩阵基板，
上述氧化物半导体层包含In-Ga-Zn-O系半导体。
[项目20]根据项目19所述的有源矩阵基板，
上述In-Ga-Zn-O系半导体包含结晶质部分。
[项目21]一种有源矩阵基板的制造方法，是项目12所述的有源矩阵基板的制造方法，包含：
在上述基板上形成包含上述第1连接层的上述第1金属层的工序；
以覆盖上述第1金属层的方式形成上述下部绝缘层的工序；
在上述下部绝缘层上形成氧化物半导体膜并将其图案化，从而形成上述多个氧化物半导体TFT的上述氧化物半导体层的工序，其中，在上述第1连接层被上述下部绝缘层覆盖的状态下，进行上述氧化物半导体膜的图案化；
以覆盖上述氧化物半导体层的方式按顺序形成栅极绝缘膜和第2导电膜，并进行这些膜的图案化，从而形成上述栅极绝缘层和上述第2金属层的工序，其中，上述第2金属层包含上述栅极电极和上述第2连接层；
在上述第2金属层上形成上述层间绝缘层的工序；
将设置在上述层间绝缘层上的抗蚀剂掩模、以及上述第2连接层作为掩模，进行上述层间绝缘层和上述下部绝缘层的图案化，形成使上述第2连接层的一部分和上述第1连接层的上述第2部分露出的上述接触孔的工序；以及
在上述层间绝缘层上形成包含上述第3连接层的第3金属层的工序。
[项目22]一种有源矩阵基板的制造方法，是项目13所述的有源矩阵基板的制造方法，包含：
在上述基板上形成包含上述多个源极总线、上述多个氧化物半导体TFT的上述源极电极以及上述第1连接层的上述第1金属层的工序；
以覆盖上述第1金属层的方式形成上述下部绝缘层，在上述下部绝缘层形成使上述源极电极的一部分露出的源极侧开口部和使上述第1连接层的上述一部分露出的上述第1开口部的工序；
在上述下部绝缘层上形成氧化物半导体膜，通过上述氧化物半导体膜的图案化，形成在上述源极侧开口部内与上述源极电极接触的上述氧化物半导体层和在上述第1开口部内与上述第1连接层接触的上述氧化物层的工序；
以覆盖上述氧化物半导体层和上述氧化物层的方式按顺序形成栅极绝缘膜和第2导电膜，并进行这些膜的图案化，从而形成上述栅极绝缘层和上述第2金属层的工序，其中，上述第2金属层包含上述栅极电极和上述第2连接层；
在上述第2金属层上形成上述层间绝缘层，在上述层间绝缘层形成使上述漏极电极的一部分露出的漏极侧开口部以及使上述第2连接层的上述一部分和上述氧化物层的上述另一部分露出的上述第2开口部的工序；以及
在上述层间绝缘层上形成上述第3金属层的工序，其中，上述第3金属层包含：在上述漏极侧开口部内与上述氧化物半导体层接触的上述漏极电极；以及在上述第2开口部内与上述第2连接层的上述一部分和上述氧化物层的上述另一部分接触的上述第3连接层。
[项目23]根据项目21或22所述的有源矩阵基板的制造方法，
上述第1金属层是包含Cu或Al的金属层，或者具有以上述金属层为最上层的层叠结构，
使用包含磷酸、硝酸以及乙酸的PAN系蚀刻液进行上述氧化物半导体膜的图案化。
[项目24]根据项目21至23中的任意一个项目所述的制造方法，
上述氧化物半导体膜包含In-Ga-Zn-O系半导体。
[项目25]根据项目24的制造方法，
上述In-Ga-Zn-O系半导体包含结晶质部分。
发明效果
根据本发明的一实施方式，可提供具备氧化物半导体TFT且能够降低形成于非显示区域的干配线的电阻的有源矩阵基板。
附图说明
图1是示出有源矩阵基板101的平面结构的一例的概略图。
图2A是例示第1实施方式的有源矩阵基板101中的像素区域的俯视图。
图2B是例示有源矩阵基板101中的像素区域的截面图。
图3A是例示有源矩阵基板101中的GDM信号干配线形成区域202的俯视图。
图3B是GDM信号干配线形成区域202中的干配线连接部Cwb的截面图。
图4A是例示另一GDM信号干配线形成区域202的俯视图。
图4B是另一GDM信号干配线形成区域202中的干配线连接部Cwb的截面图。
图5A是例示再一GDM信号干配线形成区域202的俯视图。
图5B是再一GDM信号干配线形成区域202中的干配线连接部Cwb的截面图。
图6A是例示又一GDM信号干配线形成区域202的俯视图。
图6B是又一GDM信号干配线形成区域202中的干配线连接部Cwb的截面图。
图7是例示再一GDM信号干配线形成区域202的俯视图。
图8A是示出有源矩阵基板101的概略的俯视图。
图8B是共用信号干配线Wcom的第1配线部ws的俯视图。
图8C是共用信号干配线Wcom的第2配线部wg的俯视图。
图9是共用信号干配线Wcom的另一第2配线部wg的俯视图。
图10是例示共用信号干配线Wcom的第1配线部ws与第2配线部wg的连接部的俯视图。
图11是示出变形例的有源矩阵基板102的像素区域的截面图。
图12A是有源矩阵基板102中的共用信号干配线Wcom的第1配线部ws的俯视图。
图12B是有源矩阵基板102中的共用信号干配线Wcom的第1配线部ws的截面图。
图13A是例示有源矩阵基板101的制造方法的工序截面图。
图13B是例示有源矩阵基板101的制造方法的工序截面图。
图13C是例示有源矩阵基板101的制造方法的工序截面图。
图13D是例示有源矩阵基板101的制造方法的工序截面图。
图13E是例示有源矩阵基板101的制造方法的工序截面图。
图13F是例示有源矩阵基板101的制造方法的工序截面图。
图13G是例示有源矩阵基板101的制造方法的工序截面图。
图13H是例示有源矩阵基板101的制造方法的工序截面图。
图13I是例示有源矩阵基板101的制造方法的工序截面图。
图13J是例示有源矩阵基板101的制造方法的工序截面图。
图14A是示出变形例1的有源矩阵基板的连接部C1的截面图。
图14B是示出变形例1的有源矩阵基板的连接部C2的截面图。
图14C是例示变形例1的有源矩阵基板中的GDM信号干配线形成区域202的俯视图。
图15A是示出变形例1的有源矩阵基板的制造方法的工序截面图。
图15B是示出变形例1的有源矩阵基板的制造方法的工序截面图。
图15C是示出变形例1的有源矩阵基板的制造方法的工序截面图。
图15D是示出变形例1的有源矩阵基板的制造方法的工序截面图。
图15E是示出变形例1的有源矩阵基板的制造方法的工序截面图。
图15F是示出变形例1的有源矩阵基板的制造方法的工序截面图。
图16A是示出变形例2的有源矩阵基的连接部C1的截面图。
图16B是示出变形例2的有源矩阵基板的连接部C2的截面图。
图16C是例示变形例2的有源矩阵基板中的GDM信号干配线形成区域202的俯视图。
图17A是示出变形例2的有源矩阵基板的制造方法的工序截面图。
图17B是示出变形例2的有源矩阵基板的制造方法的工序截面图。
图17C是示出变形例2的有源矩阵基板的制造方法的工序截面图。
图17D是示出变形例2的有源矩阵基板的制造方法的工序截面图。
图17E是示出变形例2的有源矩阵基板的制造方法的工序截面图。
图17F是示出变形例2的有源矩阵基板的制造方法的工序截面图。
图18A是例示TFT基板的非显示区域中的包含栅极驱动器GD的区域的示意图。
图18B是例示从以往的GDM信号干配线输入到分支配线的信号波形的图。
图18C是例示从以往的GDM信号干配线输入到分支配线的信号波形的图。
图19是例示共用信号干配线Wcom的俯视图。
具体实施方式
以下，参照附图来说明本申请的发明人研究的结果、得到的见解。
如上所述，在以往的TFT基板中，有时起因于干配线的配线电阻而在由干配线传递的信号的波形发生钝化或发生电位变化。
图18A是例示TFT基板的非显示区域中的包含单片栅极驱动器GD的区域的示意图。
栅极驱动器GD具备包括多个级(双稳态电路)L1～Lj(j为2以上的整数)的移位寄存器201。移位寄存器201的各级将栅极信号输出到对应的栅极总线GL1～GLj。
在GD形成区域中还配置有向移位寄存器201的各级供应各种信号(总称为“GDM信号”。)的多个GDM信号干配线Wgd。多个GDM信号干配线Wgd例如在与栅极总线GL交叉的方向上延伸。将配置GDM信号干配线Wgd的区域202称为“GDM信号干配线形成区域”。GDM信号干配线Wgd例如包含传递从栅极驱动器控制部输入的时钟信号CLK的时钟信号干配线W(CLK)、传递从电源部输入的低电位的电源电压信号VSS(以下称为VSS信号)的VSS信号干配线W(VSS)等。各GDM信号干配线Wgd经由分支配线连接到移位寄存器201的各级。
在具有上述构成的栅极驱动器GD中，如图18B所例示，具有规定的波形(钝化小)的时钟信号Sj-2输入到连接于时钟信号干配线W(CLK)的上游侧(信号输入侧)的双稳态电路(例如双稳态电路Lj-2)。然而，如图18C所例示，有时在输入到连接于时钟信号干配线W(CLK)的下游侧的双稳态电路(例如双稳态电路L1)的时钟信号S1的波形发生比较大的钝化。考虑这是因为时钟信号干配线W(CLK)的电阻和寄生电容变大了。特别是，当时钟信号CLK的频率变高，脉冲变窄时，钝化所致的影响变得显著。
当输入到双稳态电路的GDM信号的波形具有钝化时，从该双稳态电路输出的栅极信号也可能发生钝化。
另一方面，虽然输入到VSS信号干配线W(VSS)的VSS信号是DC电位，但是受到移位寄存器201所包含的TFT的漏电流、时钟信号CLK等的影响，有时VSS信号干配线W(VSS)的电位发生变化。
这种GDM信号的波形的钝化、电位变化特别是在由于TFT基板的高清晰化而移位寄存器201的级数增加或由于TFT基板的大型化而GDM信号干配线Wgd变长时更易于发生。
在此，以时钟信号干配线W(CLK)和VSS信号干配线W(VSS)为例进行了说明，但是其它GDM信号干配线Wgd或GDM信号干配线Wgd以外的干配线也可能产生同样的问题。
例如，用于向共用电极CE输入共用信号COM的共用信号干配线Wcom也存在可能发生共用信号的电位变化的问题。
如图19所示，在TFT基板的非显示区域FR中，以包围显示区域DR的方式环状地设置有共用信号干配线Wcom。在非显示区域FR中的延伸设置有源极总线SL的源极侧区域FRs中，共用信号干配线Wcom例如形成在栅极金属层内。另外，在延伸设置有栅极总线GL的栅极侧区域FRg中，共用信号干配线Wcom例如形成在源极金属层内。
在源极侧区域FRs中，共用信号干配线Wcom以横穿多个源极总线SL的方式配置。当共用信号干配线Wcom的配线电阻高时，共用信号干配线Wcom的电位有时受到源极总线SL的源极信号的影响而变化。在栅极侧区域FRg中也是同样，共用信号干配线Wcom的电位可能受到栅极总线GL的栅极信号的影响而变化。
本申请的发明人基于上述见解进行了研究，结果发现通过在TFT基板不仅设置源极金属层和栅极金属层还设置其它金属层，利用源极金属层、栅极金属层以及其它金属层这3层，能够降低干配线的电阻，而想到了本申请发明。
在本申请发明的一实施方式中，使用上述的3个金属层中的2层，形成具有多层结构的干配线，使用另1个金属层，形成在从基板的法线方向观看时与干配线部分地重叠的其它配线。
此外，在本说明书中，“干配线”是指连接到例如设置于有源矩阵基板的外部的控制部、电源部等而传递主要信号的配线，例如包含GDM信号干配线、共用信号干配线、SSD电路的控制信号干配线等。另外，“与干配线部分地重叠的其它配线”可以是连接到干配线且从干配线被输入信号的多个分支配线。或者，也可以是在从基板的法线方向观看时以与干配线交叉的方式延伸并且与干配线电分离的配线。
通过将干配线多层化，能够使干配线低电阻化，因此能够抑制上述的这种信号波形的钝化、电位变化的发生。另外，通过在与干配线不同的金属层内形成其它配线，能够形成干配线和其它配线而不增大形成干配线的区域的面积。
(第1实施方式)
以下，参照附图说明第1实施方式的有源矩阵基板。
图1是示意性地示出有源矩阵基板101的平面结构的一例的图。有源矩阵基板101具有有助于显示的显示区域DR和位于显示区域DR的外侧的周边区域(边框区域)FR。显示区域DR包含排列为矩阵状的多个像素区域PIX。像素区域PIX(有时也简称为“像素”)是与显示装置的像素对应的区域。非显示区域FR是位于显示区域DR的周边且无助于显示的区域。
有源矩阵基板101在显示区域DR中具备基板1、支撑于基板1的多个像素TFT20、多个像素电极PE、向像素TFT20供应栅极信号的多个栅极总线GL(1)～GL(j)(j为2以上的整数，以下总称为“栅极总线GL”)、以及向像素TFT20供应源极信号的多个源极总线SL(1)～SL(k)(k为2以上的整数，以下总称为“源极总线SL”)。各像素区域PIX例如由栅极总线GL和源极总线SL规定。源极总线SL在与栅极总线GL交叉的方向上延伸。
各像素TFT20及各像素电极PE是与多个像素区域PIX中的1个像素区域PIX对应地设置的。像素TFT20的栅极电极电连接到栅极总线GL中的1个栅极总线GL，源极电极电连接到源极总线SL中的1个源极总线SL。漏极电极与像素电极PE是电连接的。
在将有源矩阵基板101应用于FFS(FringeFieldSwitching：边缘场开关)模式等横电场模式的显示装置的情况下，在有源矩阵基板101设置有多个像素PIX共用的电极(共用电极)CE。共用电极CE连接到共用信号干配线Wcom。
在非显示区域FR中能够设置驱动器等周边电路。在该例子中，在非显示区域FR中的延伸设置有栅极总线GL的栅极侧区域FRg，一体(单片)地设置有驱动栅极总线GL的栅极驱动器GD。
栅极驱动器GD连接有多个GDM信号干配线Wgd。虽然未图示，但是GDM信号干配线Wgd连接到栅极驱动器控制部、电源部等。电源电压VSS、时钟信号CLK等各种信号经由这些GDM信号干配线Wgd输入到栅极驱动器GD。
也可以在非显示区域FR中的延伸设置有源极总线SL的源极侧区域FRs，单片地形成有分时地驱动源极总线SL的SSD电路Sc。SSD电路Sc连接到例如以COG(ChiponGlass：玻璃上芯片)方式安装的源极驱动器SD。
＜有源矩阵基板的层结构＞
有源矩阵基板101具有下部源极结构(即，源极金属层位于比栅极金属层靠基板侧的位置)。有源矩阵基板101除了具备源极金属层和栅极金属层以外，还具备包含漏极电极的漏极金属层。
在本说明书中，将在基板上包含由第1导电膜形成的电极和/或配线的层称为“第1金属层M1”，将隔着绝缘层配置在第1金属层M1的上方并且包含由第2导电膜形成的电极和/或配线的层称为“第2金属层M2”，将隔着绝缘层配置在第2金属层M2的上方并且包含由第3导电膜形成的电极和/或配线的层称为“第3金属层M3”。这些金属层中的1个层是源极金属层，另1个层是栅极金属层。即，源极金属层、栅极金属层以及其它金属层(例如漏极金属层)中的位于最靠基板1侧的位置的层为“第1金属层M1”，隔着绝缘层配置在第1金属层M1上的层为“第2金属层M2”，隔着绝缘层配置在第2金属层M2上的层为“第3金属层M3”。因此，在有源矩阵基板101中，源极金属层为“第1金属层M1”，栅极金属层为“第2金属层M2”，漏极金属层为“第3金属层M3”。
在本说明书中，还将与像素电极PE使用相同导电膜(第1透明导电膜)形成的层称为“像素电极层TP”，将与共用电极CE使用相同导电膜(第2透明导电膜)形成的层称为“共用电极层TC”。
在附图中，有时在各构成要素的附图标记之后在括号中示出形成有该构成要素的层。例如，有时在形成于第1金属层M1内的电极或配线的附图标记之后标上“(M1)”。
＜像素区域PIX＞
接着，参照附图以应用于FFS模式的显示装置的有源矩阵基板为例说明本实施方式的有源矩阵基板的像素区域PIX的结构。FFS模式是在其中一个基板设置一对电极而在与基板面平行的方向(横向)上对液晶分子施加电场的横向电场方式的模式。
图2A是例示有源矩阵基板101中的各像素区域PIX的俯视图，图2B是像素区域PIX的沿着横穿TFT20的IIb-IIb’线的截面图。
有源矩阵基板101具有基板1、以及支撑在基板1的主面上的多个源极总线SL和多个栅极总线GL。各像素区域PIX由1个源极总线SL和1个栅极总线GL规定。各像素区域PIX具有顶栅型的TFT20、像素电极PE以及共用电极CE。
如图2B所示，有源矩阵基板101从基板1侧起按顺序具有包含源极总线SL的第1金属层M1、覆盖第1金属层M1的下部绝缘层5、氧化物半导体层7、栅极绝缘层9、包含栅极总线GL的第2金属层M2、覆盖第2金属层M2的层间绝缘层10、包含漏极电极DE的第3金属层M3、以及覆盖第3金属层M3的上部绝缘层13。在上部绝缘层13上按顺序形成有包含共用电极CE的共用电极层TC、电介质层17、以及包含像素电极PE的像素电极层TP。
TFT20具备：氧化物半导体层7，其配置在下部绝缘层5上；以及栅极电极GE，其隔着栅极绝缘层9配置在氧化物半导体层7的一部分上。
氧化物半导体层7包含沟道区域7c、以及分别配置在其两侧的第1区域7s和第2区域7d。第1区域7s和第2区域7d是电阻率比沟道区域7c的电阻率低的低电阻区域。栅极电极GE以在从基板1的主面的法线方向(以下简称为“基板1的法线方向”。)观看时与沟道区域7c重叠的方式配置。栅极绝缘层9可以覆盖沟道区域7c并且不覆盖第1区域7s和第2区域7d。
氧化物半导体层7配置在下部绝缘层5上和形成于下部绝缘层5的源极用开口部5s内。氧化物半导体层7的第1区域7s在源极用开口部5s内电连接到对应的源极总线SL。
第1区域7s可以经由源极电极SE电连接到源极总线SL。源极电极SE可以形成在第1金属层M1内，且是与源极总线SL相连(一体地形成)的。例如可以是，在从基板1的法线方向观看时，源极电极SE形成为从在第1方向上延伸的源极总线SL的侧面的一部分向其它方向延伸的延设部或突出部(分支部)。源极电极SE也可以是源极总线SL的一部分。在该情况下，有时将源极总线SL中的连接到第1区域7s的部分称为“源极电极SE”。在该例子中，氧化物半导体层7的第1区域7s以在从基板1的法线方向观看时与源极总线SL的一部分重叠的方式延伸。第1区域7s的下表面在源极用开口部5s内与作为源极总线SL的一部分的源极电极SE直接接触。
TFT20的栅极电极GE电连接到对应的栅极总线GL。栅极电极GE形成在第2金属层M2内。栅极电极GE可以是与栅极总线GL相连的。例如可以是，在从基板1的法线方向观看时，栅极电极GE形成为从在第2方向上延伸的栅极总线GL的侧面的一部分向其它方向延伸的延设部或突出部(分支部)。或者，栅极电极GE也可以是栅极总线GL的一部分。在该情况下，有时将栅极总线G中的在从基板1的法线方向观看时与氧化物半导体层7重叠的部分称为“栅极电极GE”。
TFT20也可以在氧化物半导体层7的基板1侧具有遮光层3a。遮光层3a形成在第1金属层M1内。遮光层3a可以是以在从基板1的法线方向观看时与氧化物半导体层7中的至少沟道区域7c重叠的方式配置。由此，能够抑制起因于来自基板1侧的光(背光源光)的氧化物半导体层7的特性劣化。
层间绝缘层10以覆盖氧化物半导体层7、栅极绝缘层9以及第2金属层M2(栅极金属层)的方式形成。层间绝缘层10可以是与氧化物半导体层7的第1区域7s和第2区域7d接触的。作为层间绝缘层10，可以使用能够将氧化物半导体还原的还原性的绝缘膜(例如氮化硅膜)。在该情况下，能够使氧化物半导体层7中的与层间绝缘层10接触的部分(第1区域7s和第2区域7d)的电阻率比与层间绝缘层10不接触的部分(沟道区域7c)的电阻率低。
在层间绝缘层10上形成有包含TFT20的漏极电极DE的第3金属层M3。漏极电极DE配置在层间绝缘层10上和设置于层间绝缘层10的漏极用开口部10p内，在漏极用开口部10p内连接到氧化物半导体层7的第2区域7d。漏极电极DE电连接到像素电极PE。
在第3金属层M3上以覆盖TFT20的方式形成有上部绝缘层13。上部绝缘层13例如包含无机绝缘层(钝化膜)11。如图所示，上部绝缘层13可以具有包含无机绝缘层11和形成在无机绝缘层11上的有机绝缘层12的层叠结构。也可以不形成有机绝缘层12。或者，有机绝缘层12也可以仅形成在显示区域。
在上部绝缘层13上形成有共用电极CE。共用电极CE可以不按每个像素区域PIX分离。例如可以是，共用电极CE在形成像素接触孔CHp的区域(像素接触区域)具有开口部15p，除了像素接触区域之外，形成于整个像素区域PIX。
像素电极PE隔着电介质层17配置在共用电极CE上。像素电极PE按每个像素区域PIX分离。在各像素区域PIX中，在像素电极PE设置有1个或多个狭缝(开口部)PEs、或切口部。
像素电极PE配置在电介质层17上，在形成于上部绝缘层13和电介质层17的像素接触孔CHp内连接到氧化物半导体层7的第2区域7d。在该例子中，像素接触孔CHp包括无机绝缘层11的开口部11p、有机绝缘层12的开口部12p以及电介质层17的开口部17p。
此外，在图示的例子中，在共用电极层TC上隔着电介质层17形成有像素电极层TP，但是也可以在像素电极层TP上隔着电介质层17形成有共用电极层TC。
＜GDM信号干配线形成区域202＞
接着，以GDM信号干配线Wgd为例说明本实施方式中的干配线的结构。
如上所述，有源矩阵基板101具有第1金属层M1、第2金属层M2以及第3金属层M3这3个金属层。在该例子中，这些金属层M1～M3设置在比上部绝缘层13、像素电极层TP以及共用电极层TC靠基板1侧的位置。这些金属层M1～M3可以分别包含例如Cu层、Al层等低电阻的金属层。
在本实施方式中，利用3个金属层M1～M3形成GDM信号干配线Wgd和连接到GDM信号干配线Wgd的其它配线(在此为分支配线B)。由第1金属层M1～第3金属层M3中的2个金属层形成具有多层结构的GDM信号干配线Wgd，由另1个金属层形成分支配线B。
图3A是例示非显示区域中的GDM信号干配线形成区域202的一部分的俯视图，示出将GDM信号干配线Wgd、分支配线B、GDM信号干配线Wgd以及分支配线B连接的干配线连接部Cwb。图3B是沿着横穿干配线连接部Cwb的IIIb-IIIb’线的截面图。
GDM信号干配线Wgd具有包含下部配线LW和隔着绝缘层配置在下部配线LW上的上部配线UW的多层结构。下部配线LW形成在第1金属层M1～第3金属层M3中的1个金属层内，上部配线UW形成在另1个金属层内。分支配线B形成在第1金属层M1～第3金属层M3中的剩余的1个金属层(既未形成有上部配线UW也未形成有下部配线LW的金属层)内。
GDM信号干配线Wgd电连接到多个分支配线B。将连接各分支配线B和GDM信号干配线Wgd的连接部Cwb称为“干配线连接部”。在干配线连接部Cwb中，只要GDM信号干配线Wgd的上部配线UW和下部配线LW中的至少一方与分支配线B接触即可。
在图3A和图3B所示的例子中，下部配线LW形成在第2金属层M2内(在该例子中为栅极金属层内)，上部配线UW形成于第3金属层M3(在该例子中为漏极金属层内)，分支配线B形成于第1金属层M1(在该例子中为源极金属层内)。上部配线UW隔着层间绝缘层10配置在下部配线LW上。分支配线B位于比GDM信号干配线Wgd靠基板1侧的位置。
在图3A中，上部配线UW的宽度比下部配线LW的宽度大，但也可以是下部配线LW的宽度比上部配线UW的宽度大，还可以是它们的宽度大致相等。另外，在图示的例子中，在从基板1的法线方向观看时，上部配线UW以覆盖下部配线LW整体的方式配置，但是只要上部配线UW与下部配线LW在从基板1的法线方向观看时至少部分地重叠即可。
各分支配线B从移位寄存器的1个双稳态电路(未图示)延伸到对应的干配线W。在从基板1的法线方向观看时，在干配线连接部Cwb中，分支配线B的一部分(在该例子中为分支配线B的端部)与对应的GDM信号干配线Wgd重叠。
在本说明书中，在干配线连接部Cwb中，将形成于第1金属层M1、第2金属层M2以及第3金属层M3的各配线的连接部分(各配线中的位于干配线连接部Cwb的部分)分别称为“第1连接层”、“第2连接层”以及“第3连接层”。在该例子中，形成于第1金属层M1的分支配线B的连接部分3wb为“第1连接层”，形成于第2金属层M2的下部配线LW的连接部分8wb为“第2连接层”，形成于第3金属层M3的上部配线UW的连接部分18wb为“第3连接层”。
在干配线连接部Cwb中，在延伸设置在第1连接层3wb(在此为分支配线B的端部)上的下部绝缘层5，形成有使第1连接层3wb的一部分露出的第1开口部5q。在第1连接层3wb的露出部分的一部分(第1部分)b1上，隔着栅极绝缘层9配置有第2连接层8wb(在此为下部配线LW的一部分)。下部配线LW在从基板1的法线方向观看时仅覆盖第1连接层3wb的露出部分的第1部分b1。在第2连接层8wb上延伸设置有层间绝缘层10，在层间绝缘层10形成有使第2连接层8wb的一部分和第1连接层3wb的露出部分的另一部分(第2部分)b2露出的第2开口部10q。第2开口部10q与第1开口部5q至少部分地重叠，构成接触孔CHwb。在层间绝缘层10上和第2开口部10q内配置有第3连接层18wb(在此为上部配线UW的一部分)。第3连接层18wb在接触孔CHwb内连接到第2连接层8wb和第1连接层3wb的第2部分b2(在此为直接接触)。在第3连接层18wb上延伸设置有绝缘层(在此为上部绝缘层13和电介质层17)。也可以未延伸设置有上部绝缘层13中的有机绝缘层12。
这样，将第3连接层18wb以与第1连接层3wb和第2连接层8wb这两者接触的方式配置，从而在干配线连接部Cwb中，能够将GDM信号干配线Wgd连接到分支配线B，并且将上部配线UW和下部配线LW电连接。
如图所示，可以在GDM信号干配线Wgd中的形成有干配线连接部Cwb的区域以外的区域，设置将上部配线UW和下部配线LW电连接的1个或多个接触部40。在接触部40中，层间绝缘层10具有使下部配线LW的一部分露出的开口部10r，上部配线UW以在开口部10r内与下部配线LW直接接触的方式配置。
此外，在设置接触部40的情况下，在干配线连接部Cwb中，也可以将上部配线UW以与接触孔CHwb内的分支配线B的整个露出部分接触的方式配置，仅使上部配线UW与分支配线B连接。在该情况下，如图4A和图4B所例示，栅极绝缘层9和下部配线LW可以是以与第1连接层3wb(在此为分支配线B)的露出部分不重叠的方式被图案化。下部配线LW可以是以在从基板1的法线方向观看时与干配线连接部Cwb不重叠的方式被分离。下部配线LW的被分离的各部分可以在形成于与干配线连接部Cwb不同的区域的接触部40电连接到上部配线UW。
在上述记载中，说明了使用第2金属层M2和第3金属层M3形成GDM信号干配线Wgd的例子，但是也可以使用其他的2个金属层形成GDM信号干配线Wgd。
图5A和图5B分别是示出GDM信号干配线Wgd和干配线连接部Cwb的另一例的俯视图和截面图。
在该例子中，使用第1金属层M1(在该例子中为源极金属层)和第2金属层M2(在该例子中为栅极金属层)形成GDM信号干配线Wgd，使用第3金属层M3(在该例子中为漏极金属层)形成分支配线B。即，分支配线B与GDM信号干配线Wgd相比位于上层。
GDM信号干配线Wgd包含第1金属层M1内的下部配线LW和第2金属层M2内的上部配线UW。上部配线UW隔着下部绝缘层5和栅极绝缘层9配置在下部配线LW上。
在干配线连接部Cwb中，分支配线B、下部配线LW以及上部配线UW是电连接的。干配线连接部Cwb的结构是与参照图3B说明的结构同样的。但是，形成于第1金属层M1的下部配线LW的连接部分3wb为“第1连接层”，形成于第2金属层M2的上部配线UW的连接部分8wb为“第2连接层”，形成于第3金属层M3的分支配线B的连接部分(端部)18wb为“第3连接层”。
图6A和图6B分别是示出GDM信号干配线Wgd和干配线连接部Cwb的又一例的俯视图和截面图。
在该例子中，使用第1金属层M1和第3金属层M3形成GDM信号干配线Wgd，使用第2金属层M2形成分支配线B。即，分支配线B位于构成GDM信号干配线Wgd的2个金属层之间。
GDM信号干配线Wgd包含第1金属层M1内的下部配线LW和第3金属层M3内的上部配线UW。上部配线UW隔着下部绝缘层5和层间绝缘层10配置在下部配线LW上。
在干配线连接部Cwb中，分支配线B、下部配线LW以及上部配线UW是电连接的。干配线连接部Cwb的结构是与参照图3B说明的结构同样的。但是，形成于第1金属层M1的下部配线LW的连接部分3wb为“第1连接层”，形成于第2金属层M2的分支配线B的连接部分8wb为“第2连接层”，形成于第3金属层M3的上部配线UW的连接部分(端部)18wb为“第3连接层”。
另外，如图所示，可以在GDM信号干配线Wgd中的形成有干配线连接部Cwb的区域以外的区域设置将上部配线UW和下部配线LW电连接的1个或多个接触部42。在接触部42，上部配线UW在形成于下部绝缘层5的开口部5r和形成于层间绝缘层10的开口部10r内与下部配线LW直接接触。
此外，如上所述，在使用第2金属层M2形成分支配线B的构成中，分支配线B朝向对应的GDM信号干配线Wgd横穿另一GDM信号干配线Wgd2的下部配线LW与上部配线UW之间延伸。因此，分支配线B与另一GDM信号干配线Wgd2的寄生电容有可能变大。
为了降低在分支配线B与其它GDM信号干配线Wgd2的交叉部产生的寄生电容，如图7所例示，在交叉部中，可以在其它GDM信号干配线Wgd2的下部配线LW或上部配线UW设置切口部。在图7所示的例子中，在下部配线LW设置有切口部。下部配线LW可以是以与分支配线B不重叠的方式被分离为2个部分LWa、LWb。在该情况下，在交叉部中，仅GDM信号干配线Wgd中的上部配线UW与分支配线B重叠。这样，GDM信号干配线Wgd可以部分地具有单层结构。此外，虽然未图示，但是也可以不是在下部配线LW而是在上部配线UW设置有切口部。
在参照图3A～图7前述的例子中，多个GDM信号干配线Wgd全部具有多层结构，但是在本实施方式中，只要至少1个GDM信号干配线Wgd具有多层结构即可。例如，通过将传递时钟信号的时钟信号干配线W(CLK)多层化，能够抑制时钟信号发生钝化。或者，通过将传递电源电压信号VSS的VSS信号干配线W(VSS)多层化，能够抑制VSS信号的电位变化。
GDM信号干配线Wgd可以整体地多层化，也可以部分地多层化。例如，如图4A和图7所例示，GDM信号干配线Wgd可以包含具有单层结构的部分和具有多层结构的部分。
在将顶栅型TFT或底栅型TFT用作像素TFT的以往的有源矩阵基板中，若将像素电极层、共用电极层等透明导电层除外，则导电层是源极金属层和栅极金属层这2个层。另外，在以往的下部源极结构基板(例如专利文献3)中，若将像素电极层、共用电极层等透明导电层除外，则导电层也是栅极金属层和设置于其基板侧的源极金属层这2个层。因此，需要GDM信号干配线仅由栅极金属层或源极金属层中的任意一个金属层形成，分支配线等其它配线由另一个金属层形成。
相对于此，在本实施方式中，在基板1与由透明导电膜形成的电极层TP、TC之间还设置有其它金属层(在此为漏极金属层)。因此，利用这3个金属层(从基板1侧起为第1金属层M1、第2金属层M2、第3金属层M3)，能够形成具有多层结构的GDM信号干配线和连接到GDM信号干配线的分支配线。由此，能够使GDM信号干配线低电阻化，因此能够降低GDM信号的钝化、电位变化。另外，通过降低输入到移位寄存器的各级的时钟信号CLK的钝化，能够将从移位寄存器的各级输出的栅极信号的钝化也抑制得较小。其结果是，能够降低基板1的面内的电阻分布，能够确保像素充电时间更长。而且，也能够有助于构成栅极驱动器GD的TFT(称为“电路TFT”。)的尺寸的降低。
另外，通过将GDM信号干配线多层化，即使在下部配线LW和上部配线UW中的任意一方发生了断线的情况下，也能够由另一方补偿，因此能够提高可靠性。
第1金属层M1～第3金属层M3各自例如可以是包含低电阻的金属材料(例如Cu、Al等)的金属层(包含合金层)。或者，也可以是具有将这种金属层设为最上层的层叠结构。
本实施方式中的GDM信号干配线Wgd的结构适合应用于GDM信号干配线Wgd的负荷大的有源矩阵基板。本实施方式的有源矩阵基板例如能够适用于大型显示器、高清晰显示器或高清晰、高频驱动、通过搭载SSD等缩短了像素充电时间的显示器。
此外，栅极驱动器的具体构成不作特别限定，能够具有公知的各种构成。作为栅极驱动器的构成，例如，为了参考而将国际公开第2011/024499号、国际公开第2014/069279号(专利文献1)的公开内容援引到本说明书中。
＜共用信号干配线Wcom＞
采用多层结构的干配线不限于GDM信号干配线Wgd。例如，有源矩阵基板101也可以具备具有多层结构的共用信号干配线Wcom。
图8A是示出有源矩阵基板101的概略的俯视图。图8B是共用信号干配线Wcom中的位于非显示区域FR的源极侧区域FRs的部分(第1配线部)ws的俯视图，图8C是共用信号干配线Wcom中的位于非显示区域FR的栅极侧区域FRg的部分(第2配线部)wg的俯视图。
如图8A所示，共用信号干配线Wcom以包围显示区域DR的方式设置。共用信号干配线Wcom中的位于源极侧区域FRs的第1配线部ws以与多个源极总线SL交叉的方式例如在与栅极总线GL相同的方向(第2方向)上延伸。共用信号干配线Wcom中的位于栅极侧区域FRg的第2配线部wg以与多个栅极总线GL交叉的方式例如在与源极总线SL相同的方向(第1方向)上延伸。
共用信号干配线Wcom具有使用第1金属层M1～第3金属层M3中的2个金属层的多层结构。
如图8B所示，共用信号干配线Wcom的第1配线部ws以与源极总线SL交叉的方式延伸，因此其是使用作为源极金属层的第1金属层M1以外的2个金属层(在此为第2金属层M2和第3金属层M3)来形成。具体地说，第1配线部ws具有形成在第2金属层M2内的下部配线Ls和形成在第3金属层M3内的上部配线Us。上部配线Us隔着绝缘层(在此为层间绝缘层10)配置在下部配线Ls上。在从基板1的法线方向观看时，上部配线Us与下部配线Ls以至少部分地重叠的方式延伸。
在共用信号干配线Wcom的第1配线部ws，形成有将上部配线Us和下部配线Ls电连接的1个或多个接触部51。接触部51例如能够具有与图3A所示的接触部40同样的结构。即，在接触部51中，上部配线Us在形成于层间绝缘层10的开口部10u内与下部配线Ls直接接触。
如图8C所示，共用信号干配线Wcom的第2配线部wg以与栅极总线GL交叉的方式延伸，因此其是使用作为栅极金属层的第2金属层M2以外的2个金属层(在此为第1金属层M1S和第3金属层M3)来形成。具体地说，第2配线部wg具有形成在第1金属层M1内的下部配线Lg和形成在第3金属层M3内的上部配线Ug。上部配线Ug隔着下部绝缘层5和层间绝缘层10配置在下部配线Lg上。在从基板1的法线方向观看时，上部配线Ug与下部配线Lg以至少部分地重叠的方式延伸。
在共用信号干配线Wcom的第2配线部wg，形成有将上部配线Ug和下部配线Lg电连接的1个或多个接触部52。接触部52例如能够具有与图6A所示的接触部42同样的结构。即，在接触部52，下部绝缘层5和层间绝缘层10具有使下部配线Lg的一部分露出的开口部，上部配线Ug在开口部内与下部配线Lg直接接触。接触部52的开口部包括形成于下部绝缘层5的开口部5v和形成于层间绝缘层10的开口部10v。
为了降低在共用信号干配线Wcom的第2配线部wg与栅极总线GL的交叉部产生的寄生电容，如图9所例示，在交叉部中，可以在下部配线Lg或上部配线Ug设置切口部。在图9中，在下部配线Lg设置有切口部。即，下部配线Lg以与栅极总线GL不重叠的方式被分离为多个部分Lga、Lgb。因此，在交叉部中，仅共用信号干配线Wcom中的上部配线Ug与栅极总线GL重叠。这样，共用信号干配线Wcom可以部分地具有单层结构。此外，虽然未图示，但是也可以不是在下部配线Lg而是在上部配线Ug设置有切口部。
通过将共用信号干配线Wcom多层化，能够降低共用信号干配线Wcom的电阻。由此，在共用信号干配线Wcom的第1配线部ws中，能够抑制由于源极信号的影响而发生的电位变化。同样地，在第2配线部wg中，也能够抑制由于栅极信号的影响而发生的电位变化。
另外，在以往的有源矩阵基板中，通常，将共用信号干配线中的位于非显示区域的源极侧区域的第1配线部形成在栅极金属层内，将位于栅极侧区域的第2配线部形成在源极金属层内。因此，在第1配线部与第2配线部的连接部分，例如，会设置将这些配线部电连接的连接部(源极-栅极连接部)。相对于此，在本实施方式中，第1金属层M1～第3金属层M3中的1个金属层(源极金属层和栅极金属层以外的其它金属层)由共用信号干配线Wcom的第1配线部ws和第2配线部wg共同使用。因此，在第1配线部ws与第2配线部wg的连接部分，如图10所例示，共同的金属层内的配线(在该例子中为上部配线Us和上部配线Ug)相连，因此不需要另外设置连接部。
＜上部源极结构＞
本实施方式的有源矩阵基板不限于下部源极结构基板，也可以具有源极金属层配置在比栅极金属层靠上方的位置的结构(上部源极结构)。
图11是示出具有上部源极结构的变形例1的有源矩阵基板102的像素区域的截面图。
在有源矩阵基板102中，源极总线SL和TFT30的源极电极SE形成在第3金属层M3内，这一点与前述的有源矩阵基板101不同。在有源矩阵基板102中，包含遮光层3a的下部金属层是第1金属层M1，栅极金属层是第2金属层M2，源极金属层是第3金属层M3。
有源矩阵基板102在基板1上按顺序具有包含TFT30的遮光层3a的第1金属层M1、覆盖第1金属层M1的下部绝缘层5、配置在下部绝缘层5上的氧化物半导体层7、栅极绝缘层9、包含栅极电极GE的第2金属层M2、覆盖第2金属层M2的层间绝缘层10、包含源极电极SE和漏极电极DE的第3金属层M3、以及覆盖第3金属层M3的上部绝缘层13。在上部绝缘层13上，隔着电介质层17形成有像素电极层TP和共用电极层TC。
有源矩阵基板102具有顶栅型的TFT30。TFT30除了源极电极SE形成在层间绝缘层10上这一点以外具有与图2A和图2B所示的TFT20同样的结构。在TFT30中，源极电极SE和漏极电极DE使用相同导电膜形成在层间绝缘层10上。源极电极SE在形成于层间绝缘层10的源极用开口部10s内连接到氧化物半导体层7的第1区域7s。漏极电极DE在形成于层间绝缘层10的漏极用开口部10d内连接到氧化物半导体层7的第2区域7d。
在有源矩阵基板102中，也与有源矩阵基板101同样，通过将GDM信号干配线Wgd、共用信号干配线Wcom等干配线设为多层结构，能够实现干配线的低电阻化。此外，在具有下部源极结构的有源矩阵基板101中，与具有上部源极结构的有源矩阵基板102相比，源极总线SL与共用电极CE之间的距离(沿着基板1的法线方向的距离)较大，因而能够将寄生电容抑制得较小。因此，能够降低源极信号延迟。另外，在设置SSD电路的情况下，能够减小SSD电路用TFT的尺寸。
有源矩阵基板102中的GDM信号干配线形成区域202的平面结构和截面结构是与参照图3A～图7前述的结构同样的，因此省略说明。
以下，参照附图说明有源矩阵基板102中的共用信号干配线Wcom。
图12A和图12B分别是共用信号干配线Wcom中的位于非显示区域FR的源极侧区域FRs的第1配线部ws的俯视图和截面图。位于栅极侧区域FRg的第2配线部wg的结构是与参照图8C前述的结构同样的，因此省略说明。
共用信号干配线Wcom的第1配线部ws是使用形成有源极总线SL的第3金属层M3以外的2个金属层(在此为第1金属层M1和第2金属层M2)形成的。具体地说，第1配线部ws具有形成在第1金属层M1内的下部配线Ls和形成在第2金属层M2内的上部配线Us。上部配线Us隔着绝缘层(在此为下部绝缘层5和栅极绝缘层9)配置在下部配线Ls上。在从基板1的法线方向观看时，上部配线Us与下部配线Ls以至少部分地重叠的方式延伸。
在共用信号干配线Wcom的第1配线部ws，形成有将上部配线Us和下部配线Ls电连接的1个或多个接触部53。在接触部53中，上部配线Us和下部配线Ls经由设置于第3金属层M3的第3连接层18n电连接。第3连接层18n也可以是在第3金属层M3内与源极总线SL分离地形成的岛状部。
当将接触部53中的下部配线Ls的连接部分3n设为“第1连接层”，将上部配线Us的连接部分8n设为“第2连接层”时，接触部53具有与参照图3B前述的干配线连接部Cwb同样的截面结构。在接触部53，在延伸设置在下部配线Ls上的下部绝缘层5形成有使下部配线Ls的一部分露出的开口部5u。仅在下部配线Ls的露出部分的一部分(第1部分)b1上，隔着栅极绝缘层9配置有上部配线Us。在上部配线Us上延伸设置有层间绝缘层10，在层间绝缘层10形成有使上部配线Us的一部分和下部配线Ls的露出部分的另一部分(第2部分)b2露出的开口部10u。开口部10u与开口部5u至少部分地重叠，形成了接触孔。第3连接层18n配置在层间绝缘层10上和接触孔内，在接触孔内连接到上部配线Us和下部配线Ls的第2部分b2。在第3连接层18n上延伸设置有绝缘层(在此为上部绝缘层13和电介质层17)。
＜其它TFT＞
虽然未图示，但是有源矩阵基板101、102包含形成在非显示区域FR的其它氧化物半导体TFT。其它氧化物半导体TFT例如是电路用的TFT。例如，栅极驱动器GD包含多个TFT(GD电路用TFT)。另外，在非显示区域形成有SSD电路的情况下，SSD电路也包含多个TFT(SSD电路用TFT)。GD电路用TFT和SSD电路用TFT的结构不作特别限定。例如，在有源矩阵基板101中，GD电路用TFT和SSD电路用TFT(总称为“电路TFT”。)的一部分或全部可以具有与作为像素TFT的TFT20同样的结构(即，源极电极形成在第1金属层M1内，漏极电极形成在第3金属层M3内)，是顶栅型的氧化物半导体TFT。将这种TFT结构称为“底源结构”。或者，电路TFT的一部分或全部也可以是源极电极和漏极电极形成在第3金属层M3内的顶栅型的氧化物半导体TFT。将这种TFT结构称为“顶源结构”。在有源矩阵基板102中也同样如此，电路TFT的一部分或全部可以具有与作为像素TFT的TFT30同样的结构(顶源结构)。或者，也可以具有源极电极形成在第1金属层M1内的底源结构。
从降低显示区域DR的源极信号延迟的观点来说，优选像素TFT具有底源结构。另外，从将TFT适当地布局在比较小的区域的观点来说，优选电路TFT具有顶源结构。在底源结构中，配置在沟道区域的下方的遮光层与源极电极是同层，因此需要遮光层与源极总线以不连接的方式相互隔开规定的距离。相对于此，在顶源结构中，遮光层与源极电极在从基板的法线方向观看时可以是重叠的，因此在如周边电路部那样TFT的布局空间小的区域中是有利的。
＜有源矩阵基板101的制造方法＞
接着，参照附图以具有下部源极结构的有源矩阵基板101为例说明本实施方式的有源矩阵基板的制造方法的一例。
图13A～图13J是用于说明有源矩阵基板101的制造方法的示意图的工序截面图，示出制造像素区域PIX、连接部C1以及连接部C2的方法。连接部C1是将第1金属层M1内的电极/配线和第3金属层M3内的电极/配线连接的连接部，例如包含端子部。连接部C2是将1金属层M1内的电极/配线和第2金属层M2内的电极/配线连接的连接部，例如包含源极-栅极连接部、干配线连接部Cwb。此外，连接干配线连接部Cwb、干配线的上部配线以及下部配线的接触部等能够分别根据形成有要连接的配线的金属层而具有连接部C1或C2中的任意一个结构。
·步骤(STEP)1：第1金属层M1的形成(图13A)
在基板1上，例如通过溅射法形成第1导电膜(厚度：例如50nm以上500nm以下)。接着，通过公知的光刻工序，进行第1导电膜的图案化(例如湿式蚀刻)。这样，如图13A所示，形成包含源极总线SL、源极电极SE、遮光层3a、连接部C1的下部导电层3t、连接部C2的第1连接层3wb的第1金属层M1。例如在形成图3A和图3B所示的GDM信号干配线Wgd的情况下，分支配线B也形成在第1金属层M1。
作为基板1，能够使用透明且具有绝缘性的基板，例如玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等。
源极用导电膜的材料不作特别限定，能够适宜使用包含铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)等金属或其合金或其金属氮化物的膜。另外，也可以使用将该多个膜层叠而成的层叠膜。在此，使用从基板1侧起按顺序包含Ti膜(厚度：30nm)和Cu膜(厚度：200nm)的层叠膜(Cu/Ti膜)作为源极用导电膜。
·STEP2：下部绝缘层5的形成(图13B)
接着，如图13B所示，以覆盖第1金属层M1的方式形成下部绝缘层5(厚度：例如200nm以上600nm以下)。
下部绝缘层5例如通过CVD法形成。作为下部绝缘层5，能够适宜使用氧化硅(SiOx)层、氮化硅(SiNx)层、氧氮化硅(SiOxNy；x＞y)层、氮氧化硅(SiNxOy；x＞y)层等。下部绝缘层5可以是单层，也可以具有层叠结构。例如，也可以在基板侧(下层)为了防止来自基板1的杂质等的扩散而形成氮化硅(SiNx)层、氮氧化硅层等，并在其之上的层(上层)为了确保绝缘性而形成氧化硅(SiO2)层、氧氮化硅层等。在此，可以形成以氮化硅(SiNx)层(厚度：50～600nm)为下层且以氧化硅(SiO2)层(厚度：50～600nm)为上层的层叠膜作为下部绝缘层5。当使用氧化硅膜等氧化物膜作为下部绝缘层5(在下部绝缘层5具有层叠结构的情况下，作为其最上层)时，能够通过氧化物膜降低之后形成的氧化物半导体层的沟道区域产生的氧化缺损，能够抑制沟道区域的低电阻化。
之后，通过公知的光刻工序，进行下部绝缘层5的图案化(例如干式蚀刻)。由此，形成使源极电极SE(或源极总线SL)的一部分露出的源极用开口部5s、使下部导电层3t的一部分露出的开口部5k以及使第1连接层3wb的一部分露出的第1开口部5q。
·STEP3：氧化物半导体层7的形成(图13C)
接下来，在下部绝缘层5之上形成氧化物半导体膜(未图示)。之后，也可以进行氧化物半导体膜的退火处理。氧化物半导体膜的厚度例如可以为15nm以上200nm以下。
接下来，通过公知的光刻工序进行氧化物半导体膜的图案化。氧化物半导体膜的图案化例如可以通过使用草酸系蚀刻液的湿式蚀刻来进行。由此，如图13C所示，得到成为TFT20的活性层的氧化物半导体层7。
氧化物半导体膜例如能够通过溅射法形成。在此，形成包含In、Ga以及Zn的In-Ga-Zn-O系半导体膜(厚度：50nm)膜作为氧化物半导体膜。
·STEP4：栅极绝缘层9和第2金属层M2的形成(图13D)
接着，如图13D所示，以覆盖氧化物半导体层7的方式按顺序形成栅极绝缘膜(厚度：例如80nm以上250nm以下)和第2导电膜(厚度：例如50nm以上500nm以下)。之后，通过公知的光刻工序进行第2导电膜的图案化，从而形成包含栅极总线GL、栅极电极GE、连接部C2中的第2连接层8wb等的第2金属层M2。例如在形成图3A和图3B所示的GDM信号干配线Wgd的情况下，GDM信号干配线Wgd的下部配线LW也形成于第2金属层M2。第2连接层8wb隔着栅极绝缘层9仅配置在第1连接层3wb的露出表面的一部分(第1部分)之上。
接着，使用与第2导电膜的图案化时相同的抗蚀剂掩模(或将第2金属层M2作为掩模)进行栅极绝缘膜的图案化，形成栅极绝缘层9。根据该方法，在从基板1的法线方向观看时，栅极电极GE和第2连接层8wb的侧面与栅极绝缘层9的侧面大致对齐。
作为栅极绝缘膜，能够使用与下部绝缘层5同样的绝缘膜(作为下部绝缘层5例示出的绝缘膜)。在此，形成氧化硅(SiO2)层作为栅极绝缘膜。当使用氧化硅膜等氧化物膜作为绝缘膜时，能够利用氧化物膜降低在氧化物半导体层7的沟道区域发生的氧化缺损，因此能够抑制沟道区域的低电阻化。
作为第2导电膜，例如能够使用钼(Mo)、钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)等金属或它们的合金。第2导电膜也可以具有包含由不同的导电材料形成的多个层的层叠结构。在此，使用以Ti膜为下层且以Cu膜为上层的Cu/Ti层叠膜、或者以Mo膜为下层且以Cu膜为上层的Cu/Mo层叠膜作为第2导电膜。
·STEP5：层间绝缘层10的形成(图13E)
接下来，可以进行氧化物半导体层7的低电阻化处理。作为低电阻化处理，例如可以进行等离子体处理。由此，氧化物半导体层7中的在从基板1的主面的法线方向观看时与栅极总线GL和栅极绝缘层9均不重叠的区域成为电阻率比与它们重叠的区域(在此是成为沟道的区域)的电阻率低的低电阻区域。低电阻区域也可以是导电体区域(例如方块电阻：200Ω/□以下)。这样，得到包含作为低电阻区域的第1区域7s和第2区域7d、以及未被低电阻化而作为半导体区域残留下来的沟道区域7c的氧化物半导体层7。
在低电阻化处理(等离子体处理)中，也可以将氧化物半导体层7中的未被栅极总线GL或栅极绝缘层9覆盖的部分暴露于还原性等离子体或包含掺杂元素的等离子体(例如氩等离子体)。由此，在氧化物半导体层7中的露出的部分的表面附近，电阻降低，成为低电阻区域。氧化物半导体层7中的被栅极总线GL或栅极绝缘层9掩蔽的部分作为半导体区域残留下来。此外，低电阻化处理的方法和条件等例如记载于特开2008-40343号公报中。为了参考，将特开2008-40343号公报的公开内容全部援引到本说明书中。
接着，如图13E所示，形成覆盖氧化物半导体层7、栅极绝缘层9以及栅极电极GE的层间绝缘层10。能够使氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜等无机绝缘层形成为单层或层叠而作为层间绝缘层10。无机绝缘层的厚度可以为100nm以上500nm以下。当使用氮化硅膜等使氧化物半导体还原的绝缘膜形成层间绝缘层10时，能够将氧化物半导体层7中的与层间绝缘层10接触的区域(在此为低电阻区域)的电阻率维持得较低，因此是优选的。在此，作为层间绝缘层10，例如通过CVD法形成以SiO2层为下层且以SiNx层为上层的层叠膜。
在使用能够将氧化物半导体还原的绝缘层(例如，氮化硅层等供氢性的层)作为层间绝缘层10的情况下，即使不进行上述的低电阻化处理，也能够使氧化物半导体层7中的与层间绝缘层10接触的部分比与层间绝缘层10不接触的部分低电阻化。
之后，例如通过干式蚀刻在层间绝缘层10形成到达氧化物半导体层7的漏极用开口部10p。另外，在连接部C1形成区域中，以与开口部5k至少部分地重叠的方式形成开口部10k，从而得到接触孔CHt。在连接部C2形成区域，形成使第2连接层8wb的一部分和第1连接层3wb的露出表面中的未被栅极绝缘层9覆盖的第2部分露出的第2开口部10q，从而得到接触孔CHwb。
·STEP6：第3金属层M3的形成(图13F)
接着，在层间绝缘层10上形成第3导电膜(厚度：例如50nm以上500nm以下)，并进行第3导电膜的图案化。由此，如图13F所示，形成包含漏极电极DE、连接部C1的上部导电层18t以及连接部C2的第3连接层18wb的第3金属层M3。漏极电极DE配置在层间绝缘层10上和漏极用开口部10p内，在漏极用开口部10p内连接到氧化物半导体层7的第2区域7d。上部导电层18t配置在层间绝缘层10上和接触孔CHt，在接触孔CHt内连接到下部导电层3t。第3连接层18wb配置在层间绝缘层10上和接触孔CHwb内，在接触孔CHt内连接到第1连接层3wb的第2部分和第2连接层8wb。
作为第3导电膜，例如能够使用从铝(Al)、铬(Cr)、铜(Cu)、钽(Ta)、钛(Ti)、钼(Mo)或钨(W)选择的元素、或以这些元素为成分的合金等。例如，可以具有钛膜-铝膜-钛膜的3层结构、钼膜-铝膜-钼膜等的3层结构等。在此，使用以Ti膜(厚度：15～70nm)为下层且以Cu膜(厚度：200～400nm)为上层的层叠膜。
·STEP7：无机绝缘层11和有机绝缘层12的形成(图13G)
接着，如图13G所示，以覆盖层间绝缘层10和第3金属层M3的方式形成上部绝缘层13。在此，按顺序形成无机绝缘层11(厚度：例如100nm以上500nm以下)和有机绝缘层12(厚度：例如1～3μm，优选为2～3μm)作为上部绝缘层13。此外，也可以将有机绝缘层12中的位于非显示区域的整个部分除去。或者，也可以不形成有机绝缘层12。
作为无机绝缘层11，能够使用与层间绝缘层10同样的无机绝缘膜(作为层间绝缘层10例示出的绝缘膜)。在此，例如，通过CVD法形成SiNx层(厚度：300nm)作为无机绝缘层11。有机绝缘层12例如可以是包含感光性树脂材料的有机绝缘膜(例如丙烯酸系树脂膜)。
之后，进行有机绝缘层12的图案化。由此，在各像素区域PIX中，在有机绝缘层12形成使无机绝缘层11的一部分露出的开口部12p。开口部12p以在从基板1的法线方向观看时与漏极电极DE重叠的方式配置。
·STEP8：共用电极层TC的形成(图13H)
接下来，如图13H所示，在上部绝缘层13上形成包含共用电极CE的共用电极层TC。
首先，在上部绝缘层13上和开口部12p内形成未图示的第2透明导电膜(厚度：20～300nm)。在此，例如，通过溅射法形成氧化铟锌膜作为第2透明导电膜。能够使用氧化铟锡(ITO)、氧化铟锌、ZnO等金属氧化物作为第2透明电极膜的材料。之后，进行第2透明导电膜的图案化。在图案化中，例如，可以使用草酸系蚀刻液进行湿式蚀刻。由此，得到共用电极CE。共用电极CE例如可以配置在除了形成像素接触孔CHp的像素接触孔形成区域以外的大致整个显示区域。
·STEP9：电介质层17的形成(图13I)
接着，如图13I所示，以覆盖共用电极层TC的方式形成电介质层17(厚度：50～500nm)，并进行电介质层17和无机绝缘层11的图案化。
电介质层17在像素区域PIX中形成在有机绝缘层12和共用电极CE上以及开口部12p内。电介质层17的材料可以与作为无机绝缘层11的材料例示出的材料相同。在此，例如通过CVD法形成SiN膜作为电介质层17。
之后，通过光刻工序，形成在电介质层17上形成的抗蚀剂层(未图示)。将该抗蚀剂层和有机绝缘层12作为掩模进行电介质层17和无机绝缘层11的蚀刻(例如干式蚀刻)。电介质层17和无机绝缘层11的蚀刻可以通过同一蚀刻工序来进行。由此，在像素区域PIX中，形成使氧化物半导体层7的第2区域7d的一部分露出的像素接触孔CHp。像素接触孔CHp包括形成于无机绝缘层11的开口部11p、有机绝缘层12的开口部12p以及电介质层17的开口部17p。开口部17p只要在从基板1的法线方向观看时至少部分地与开口部12p重叠即可。
·STEP10：像素电极层TP的形成(图13J)
接着，形成包括像素电极PE的像素电极层TP。
首先，在电介质层17上和像素接触孔CHp内形成未图示的第1透明导电膜(厚度：20～300nm)。第1透明导电膜的材料可以与作为第2透明导电膜的材料例示出的材料相同(例如ITO)。
之后，进行第1透明导电膜的图案化。例如，可以使用草酸系蚀刻液进行第1透明导电膜的湿式蚀刻。由此，如图13J所示，得到像素电极PE。像素电极PE在像素区域PIX中形成在电介质层17上和像素接触孔CHp内，在像素接触孔CHp内与第2区域7d接触。这样，制造出有源矩阵基板101。
(变形例1)
图14A和图14B分别是示出变形例1的有源矩阵基板的连接部C1、C2的截面图。另外，图14C是例示变形例1的有源矩阵基板中的GDM信号干配线形成区域202的俯视图。
如图14A所示，变形例1中的连接部C1在接触孔CHt内下部绝缘层5的开口部5k的侧面与层间绝缘层10的开口部10k的侧面是对齐的这一点上与图13J所示的连接部C1不同。
另外，如图14B所示，在变形例1的连接部C2中，栅极绝缘层9和第2连接层8wb配置在下部绝缘层5上。在接触孔CHwb内，下部绝缘层5的第1开口部5q的侧面的一部分是与栅极绝缘层9和第2连接层8wb的侧面对齐的，第1开口部5q的侧面的另一部分是与层间绝缘层10的第2开口部10q的侧面对齐的。其它结构是与图13J所示的连接部C2同样的。
干配线连接部Cwb具有与连接部C2同样的结构。因此，如图14C所示，在干配线连接部Cwb，在从基板1的法线方向观看时，第1开口部5q的侧面的一部分是与第2连接层8wb(在该例子中为下部配线LW)对齐的，另一部分是与第2开口部10q的侧面对齐的。
变形例1的有源矩阵基板的制造方法是与上述的有源矩阵基板101的制造方法同样的。但是，在STEP2中，在像素区域中在下部绝缘层5形成源极用开口部5s时，在连接部C1形成区域和连接部C2形成区域未形成开口部5k、5q。这些开口部5k、5q能够在STEP5中在层间绝缘层10形成第2开口部10q时同时地形成。即，在STEP5中，在连接部C1、C2的形成区域中，将层间绝缘层10和下部绝缘层5一并蚀刻，从而形成接触孔CHt、CHwb。
图15A～图15F是用于说明变形例1的有源矩阵基板的制造方法的工序截面图。以下，主要说明与上述方法的不同点。
如图15A所示，通过与上述同样的方法形成第1金属层M1(STEP1)。之后，如图15B所示，形成覆盖第1金属层M1的下部绝缘层5，在像素区域PIX中在下部绝缘层5形成源极用开口部5s(STEP2)。在连接部C1形成区域和连接部C2形成区域中，下部绝缘层5是覆盖下部导电层3t和第1连接层3wb整体的状态。
接下来，如图15C所示，形成氧化物半导体层7(STEP3)。在上述方法中，氧化物半导体膜的图案化使用的是草酸系蚀刻液，但是，在此，也可以使用包含磷酸、硝酸以及乙酸的PAN系蚀刻液。
在参照图13C前述的方法中，在第1金属层M1的表面(下部导电层3t、第1连接层3wb)通过开口部5k、5q露出的状态下，进行氧化物半导体膜的蚀刻。因此，若使用PAN系蚀刻液，则第1金属层M1的露出部分有可能也被蚀刻。例如，在第1金属层M1的上层为Cu层的情况下，Cu层有可能被蚀刻而消失。相对于此，在变形例1中，如图15C所示，在像素区域PIX中，通过源极用开口部5s露出的第1金属层M1的表面由氧化物半导体膜保护，在连接部C1和连接部C2形成区域中，第1金属层M1的露出表面由下部绝缘层5保护。因此，即使是使用PAN系蚀刻液进行氧化物半导体膜的图案化，第1金属层M1也不会被蚀刻。
之后，如图15D所示，形成栅极绝缘层9和第2金属层M2(STEP4)。在连接部C2的形成区域中，栅极绝缘层9和第2连接层8wb隔着下部绝缘层5配置在第1连接层3wb的一部分上。
接着，如图15E所示，在形成覆盖栅极电极GE的层间绝缘层10后，进行层间绝缘层10和下部绝缘层5的图案化(STEP5)。由此，在像素区域PIX形成漏极用开口部10p。
在连接部C1形成区域中，在层间绝缘层10和下部绝缘层5形成使下部导电层3t的一部分露出的接触孔CHt。接触孔CHt包括下部绝缘层5的开口部5k和层间绝缘层10的开口部10k。下部绝缘层5和层间绝缘层10使用相同抗蚀剂掩模(未图示)被蚀刻，因此在接触孔CHt内，开口部5k的侧面与开口部10k的侧面对齐。
在连接部C2形成区域中，在层间绝缘层10和下部绝缘层5形成使第1连接层3wb的一部分(在从基板1的法线方向观看时与第2连接层8wb不重叠的部分)和第2连接层8wb的一部分露出的接触孔CHwb。接触孔CHwb包括下部绝缘层5的第1开口部5q和层间绝缘层10的第2开口部10q。下部绝缘层5将层间绝缘层10上的抗蚀剂掩模(未图示)和第2金属层M2内的第2连接层8wb作为掩模而被蚀刻。因此，在接触孔CHwb内，第1开口部5q的侧面的一部与第2连接层8wb及栅极绝缘层9的侧面对齐，另一部分与第2开口部10q的侧面对齐。
接下来，如图15F所示，通过与上述同样的方法，形成在开口部10p内与氧化物半导体层7接触的漏极电极DE、在接触孔CHt内与下部导电层3t接触的上部导电层18t、在接触孔CHwb内与第2连接层8wb和第1连接层3wb接触的第3连接层18wb。
之后，虽然未图示，但是通过与上述同样的方法按顺序形成上部绝缘层13、共用电极CE、电介质层17以及像素电极PE(STEP7～STEP10)，得到变形例1的有源矩阵基板。
(变形例2)
图16A和图16B分别是示出变形例2的有源矩阵基板的连接部C1、C2的截面图。另外，图16C是例示变形例2的有源矩阵基板中的GDM信号干配线形成区域202的俯视图。
如图16A所示，变形例2中的连接部C1还具备与氧化物半导体层7由相同氧化物膜形成并且配置在下部绝缘层5上和开口部5k内的氧化物层7t，这一点与图13J所示的连接部C1不同。
氧化物层7t是具有比沟道区域7c低的电阻的低电阻区域。氧化物层7t在下部绝缘层5的开口部5k内与下部导电层3t接触。上部导电层8t在层间绝缘层10的开口部10k(接触孔CHt)内与氧化物层7t接触。即，上部导电层8t经由氧化物层7t电连接到下部导电层3t。
如图16B所示，变形例2中的连接部C2也同样还具备与氧化物半导体层7由相同氧化物膜形成并且配置在下部绝缘层5上和第1开口部5q内的氧化物层7wb。栅极绝缘层9和第2连接层8wb仅配置在氧化物层7wb的一部分上。形成于层间绝缘层10的第2开口部10q(接触孔CHwb)以使第2连接层8wb的一部分和氧化物层7wb的另一部分(未被栅极绝缘层9覆盖的区域的一部分)露出的方式配置。第3连接层18wb在第2开口部10q内与第2连接层8wb和氧化物层7wb接触。此外，氧化物层7wb中的未被栅极绝缘层9覆盖的部分是电阻率比被栅极绝缘层9覆盖的部分的电阻率低的低电阻区域。
干配线连接部Cwb具有与连接部C2同样的结构。如图16C所示，在干配线连接部Cwb，以在从基板1的法线方向观看时与作为第1连接层的分支配线B至少部分地重叠的方式配置有岛状的氧化物层7wb。氧化物层7wb仅与作为第2连接层的下部配线LW部分地重叠。
变形例2的有源矩阵基板的制造方法在STEP3中通过氧化物半导体膜的图案化将氧化物层7t和氧化物层7wb与氧化物半导体层7一起形成，这一点与上述的有源矩阵基板101的制造方法不同。
图17A～图17F是用于说明变形例2的有源矩阵基板的另一制造方法的工序截面图。以下，主要说明与上述方法的不同点。
如图17A所示，通过与上述同样的方法形成第1金属层M1(STEP1)。之后，如图17B所示，形成覆盖第1金属层M1的下部绝缘层5，在下部绝缘层5形成源极用开口部5s、使下部导电层3t的一部分露出的开口部5k、使第1连接层3wb的一部分露出的第1开口部5q(STEP2)。
接下来，在下部绝缘层5上和开口部5s、5k、5q内形成氧化物半导体膜，并进行图案化(STEP3)。由此，如图17C所示，得到在源极用开口部5s内与氧化物半导体层7接触的氧化物半导体层7、在开口部5k内与下部导电层3t接触的氧化物层7t、以及在第1开口部5q内与第1连接层3wb接触的氧化物层7wb。优选氧化物层7t覆盖下部导电层3t的整个露出表面。同样地，优选氧化物层7wb覆盖第1连接层3wb的整个露出表面。
在参照图13C前述的有源矩阵基板101的制造方法中，氧化物半导体膜的图案化使用的是草酸系蚀刻液，但是，在此，也可以使用包含磷酸、硝酸以及乙酸的PAN系蚀刻液。在变形例2中，通过源极用开口部5s和开口部5k、5q露出的第1金属层M1的表面由氧化物半导体膜(氧化物半导体层7、氧化物层7t、7wb)保护，因此即使是使用PAN系蚀刻液也不会被蚀刻。
之后，如图17D所示，形成栅极绝缘层9和第2金属层M2(STEP4)。第2连接层8wb隔着栅极绝缘层9仅配置在氧化物层7wb的一部分(第1部分)上。
接着，进行低电阻化处理，从而氧化物半导体层7的第1区域7s和第2区域7d、氧化物层7t以及氧化物层7wb中的未被栅极绝缘层9覆盖的第2部分成为电阻率比氧化物层7wb的第1部分和沟道区域7c的电阻率小的低电阻区域。
接着，如图17E所示，在形成覆盖第2金属层M2的层间绝缘层10后，进行层间绝缘层10和下部绝缘层5的图案化(STEP5)。由此，在像素区域PIX形成漏极用开口部10p。在连接部C1形成区域中，在层间绝缘层10形成使氧化物层7t的一部分露出的开口部10k(接触孔CHt)。在连接部C2形成区域中，在层间绝缘层10形成使氧化物层7wb的第2部分(低电阻区域)的一部分和第2连接层8wb的一部分露出的第2开口部10q(接触孔CHwb)。
接下来，如图17F所示，通过与上述同样的方法形成在开口部10p内与氧化物半导体层7接触的漏极电极DE、在接触孔CHt内与氧化物层7t接触的上部导电层18t、在接触孔CHwb内与第2连接层8wb和氧化物层7wb接触的第3连接层18wb。
之后，虽然未图示，但是通过与上述同样的方法按顺序形成上部绝缘层13、共用电极CE、电介质层17以及像素电极PE(STEP7～STEP10)，得到变形例2的有源矩阵基板。
本实施方式的有源矩阵基板的结构和制造方法不限于上述例示的结构和方法。在上述中，例示了具备顶栅型的像素TFT的有源矩阵基板，但是也可以取而代之，具有底栅型的像素TFT、或夹着氧化物半导体层而具有2个栅极的双栅型的像素TFT。
本发明的实施方式能够广泛应用于具备TFT的装置、电子设备。例如，能够应用于有源矩阵基板等电路基板、液晶显示装置、有机EL显示装置、微型LED显示装置等显示装置、放射线检测器、图像传感器等摄像装置、图像输入装置、指纹读取装置等电子装置等。
＜关于氧化物半导体＞
氧化物半导体层7所包含的氧化物半导体可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，可举出多晶氧化物半导体、微晶氧化物半导体、c轴大致垂直于层面取向的结晶质氧化物半导体等。
氧化物半导体层7也可以具有2层以上的层叠结构。在氧化物半导体层7具有层叠结构的情况下，氧化物半导体层7可以包含非晶质氧化物半导体层和结晶质氧化物半导体层。或者，也可以包含结晶结构不同的多个结晶质氧化物半导体层。另外，也可以包含多个非晶质氧化物半导体层。在氧化物半导体层7具有包含上层和下层的2层结构的情况下，2层中的位于栅极电极侧的层(如果是底栅型则为下层，如果是顶栅型则为上层)所包含的氧化物半导体的能隙比位于与栅极电极相反的一侧的层(如果是底栅型则为上层，如果是顶栅型则为下层)所包含的氧化物半导体的能隙小。不过，在这些层的能隙的差比较小的情况下，位于栅极电极侧的层的氧化物半导体的能隙也可以比位于与栅极电极相反的一侧的层的氧化物半导体的能隙大。
非晶质氧化物半导体和上述的各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等例如记载于特开2014-007399号公报中。为了参考，将特开2014-007399号公报的公开内容全部援引到本说明书中。
氧化物半导体层7例如可以包含In、Ga以及Zn中的至少1种金属元素。在本实施方式中，氧化物半导体层7例如包含In-Ga-Zn-O系的半导体(例如氧化铟镓锌)。在此，In-Ga-Zn-O系的半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，In、Ga以及Zn的比例(组成比)不作特别限定，例如包含In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。这种氧化物半导体层7能够由包含In-Ga-Zn-O系的半导体的氧化物半导体膜形成。
In-Ga-Zn-O系的半导体可以是非晶质，也可以是结晶质。作为结晶质In-Ga-Zn-O系的半导体，优选c轴大致垂直于层面取向的结晶质In-Ga-Zn-O系的半导体。
此外，结晶质In-Ga-Zn-O系的半导体的结晶结构例如公开于上述的特开2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等。为了参考，将特开2012-134475号公报和特开2014-209727号公报的公开内容全部援引到本说明书中。具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与a-SiTFT相比超过20倍)和低漏电流(与a-SiTFT相比不到百分之一)，因此适合用作驱动TFT(例如，在包含多个像素的显示区域的周边设置于与显示区域相同的基板上的驱动电路所包含的TFT)和像素TFT(设置于像素的TFT)。
氧化物半导体层7也可以包含其它氧化物半导体来代替In-Ga-Zn-O系半导体。例如可以包含In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO；InSnZnO)。In-Sn-Zn-O系半导体是In(铟)、Sn(锡)以及Zn(锌)的三元系氧化物。或者，氧化物半导体层7也可以包含In-Al-Zn-O系半导体、In-Al-Sn-Zn-O系半导体、Zn-O系半导体、In-Zn-O系半导体、Zn-Ti-O系半导体、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Ga-Sn-O系半导体、In-Ga-O系半导体、Zr-In-Zn-O系半导体、Hf-In-Zn-O系半导体、Al-Ga-Zn-O系半导体、Ga-Zn-O系半导体、In-Ga-Zn-Sn-O系半导体等。

Claims (28)

1.一种有源矩阵基板，
具有包含多个像素区域的显示区域和上述显示区域以外的非显示区域，
并具备：
基板；
多个氧化物半导体TFT，其支撑于上述基板，并且分别与上述多个像素区域对应地配置；
多个栅极总线，其向上述多个氧化物半导体TFT供应栅极信号；
多个源极总线，其向上述多个氧化物半导体TFT供应源极信号；
至少1个干配线，其设置于上述非显示区域，传递信号；以及
多个其它配线，其分别以在从上述基板的法线方向观看时与上述至少1个干配线至少部分地重叠的方式配置，
上述有源矩阵基板的特征在于，
上述有源矩阵基板具有：
第1金属层，其在上述基板上包含由第1导电膜形成的电极和/或配线；
第2金属层，其隔着绝缘层配置在上述第1金属层的上方，并且包含由第2导电膜形成的电极和/或配线；以及
第3金属层，其隔着绝缘层配置在上述第2金属层的上方，并且包含由第3导电膜形成的电极和/或配线，
上述第1金属层、上述第2金属层以及上述第3金属层中的任意一个金属层包含上述多个源极总线，其它任意一个金属层包含上述多个栅极总线，
上述至少1个干配线形成于上述第1金属层、上述第2金属层以及上述第3金属层中的2个金属层，上述多个其它配线形成于另1个金属层，
上述至少1个干配线具有包含下部配线和上部配线的多层结构，上述下部配线形成于上述2个金属层中的一个金属层，上述上部配线形成于上述2个金属层中的另一个金属层，并且隔着绝缘层配置在上述下部配线上，上述下部配线与上述上部配线是电连接的。
2.根据权利要求1所述的有源矩阵基板，
上述多个氧化物半导体TFT中的每个氧化物半导体TFT包含：氧化物半导体层；以及栅极电极，其隔着栅极绝缘层配置在上述氧化物半导体层的一部分上，
上述第1金属层位于比上述氧化物半导体层靠上述基板侧的位置，
上述第2金属层包含上述栅极电极和上述多个栅极总线。
3.根据权利要求2所述的有源矩阵基板，
上述第1金属层包含上述多个氧化物半导体TFT的源极电极和上述多个源极总线，
上述第3金属层包含上述多个氧化物半导体TFT的漏极电极。
4.根据权利要求2所述的有源矩阵基板，
上述第1金属层包含上述多个氧化物半导体TFT的遮光层，
上述第3金属层包含上述多个氧化物半导体TFT的漏极电极和源极电极以及上述多个源极总线。
5.根据权利要求3或4所述的有源矩阵基板，
上述多个其它配线是从上述至少1个干配线被输入上述信号的多个分支配线，
还具备将各分支配线和上述至少1个干配线电连接的干配线连接部，
上述干配线连接部配置于在从上述基板的法线方向观看时上述各分支配线与上述至少1个干配线至少部分地重叠的区域。
6.根据权利要求5所述的有源矩阵基板，
还具备栅极驱动器，上述栅极驱动器配置在上述非显示区域，包含具有多个级的移位寄存器，
上述至少1个干配线是传递向上述栅极驱动器输入的上述信号的至少1个栅极驱动器信号干配线，
上述信号从上述至少1个栅极驱动器信号干配线经由上述多个分支配线输入到上述移位寄存器的上述多个级。
7.根据权利要求5所述的有源矩阵基板，
上述至少1个干配线的上述下部配线形成于上述第2金属层，上述上部配线形成于上述第3金属层，
上述多个分支配线形成于上述第1金属层。
8.根据权利要求5所述的有源矩阵基板，
上述至少1个干配线的上述下部配线形成于上述第1金属层，上述上部配线形成于上述第2金属层，
上述多个分支配线形成于上述第3金属层。
9.根据权利要求5所述的有源矩阵基板，
上述至少1个干配线的上述下部配线形成于上述第1金属层，上述上部配线形成于上述第3金属层，
上述多个分支配线形成于上述第2金属层。
10.根据权利要求9所述的有源矩阵基板，
上述至少1个干配线包含第1干配线和第2干配线，
上述多个分支配线包含第1分支配线，上述第1分支配线电连接到上述第1干配线，并且与上述第2干配线是电分离的，
在从上述基板的法线方向观看时，上述第1分支配线横穿上述第2干配线且延伸到上述第1干配线，
在上述第2干配线与上述第1分支配线的交叉部中，上述第2干配线的上述上部配线或上述下部配线具有切口部。
11.根据权利要求5所述的有源矩阵基板，
上述多个氧化物半导体TFT中的每个氧化物半导体TFT包含：氧化物半导体层；以及栅极电极，其隔着栅极绝缘层配置在上述氧化物半导体层的一部分上；
上述第1金属层位于比上述氧化物半导体层靠基板侧的位置，
上述第2金属层包含上述栅极电极和上述多个栅极总线，
在上述干配线连接部中，上述上部配线、上述下部配线以及上述各分支配线中的形成于上述第1金属层的配线包含第1连接层，形成于上述第2金属层的配线包含第2连接层，形成于上述第3金属层的配线包含第3连接层，
上述干配线连接部具备：
上述第1连接层；
下部绝缘层，其在上述第1连接层上延伸设置，并且具有使上述第1连接层的一部分露出的第1开口部；
上述第2连接层，其配置在上述下部绝缘层上和上述第1开口部内，在上述第1开口部内，隔着上述栅极绝缘层配置在上述第1连接层的露出部分中的第1部分上；
层间绝缘层，其在上述第2连接层和上述下部绝缘层上延伸设置，并且具有使上述第2连接层的一部分和上述第1连接层的上述露出部分中的未被上述栅极绝缘层覆盖的第2部分露出的第2开口部；以及
上述第3连接层，其配置在上述层间绝缘层上，在上述第2开口部内与上述第2连接层的上述一部分和上述第1连接层的上述第2部分接触。
12.根据权利要求5所述的有源矩阵基板，
上述多个氧化物半导体TFT中的每个氧化物半导体TFT包含：氧化物半导体层；以及栅极电极，其隔着栅极绝缘层配置在上述氧化物半导体层的一部分上，
上述第1金属层位于比上述氧化物半导体层靠基板侧的位置，
上述第2金属层包含上述栅极电极和上述多个栅极总线，
在上述干配线连接部中，上述上部配线、上述下部配线以及上述各分支配线中的形成于上述第1金属层的配线包含第1连接层，形成于上述第2金属层的配线包含第2连接层，形成于上述第3金属层的配线包含第3连接层，
上述干配线连接部具备：
上述第1连接层；
下部绝缘层，其在上述第1连接层上延伸设置；
上述第2连接层，其隔着上述栅极绝缘层配置在上述下部绝缘层上，在从上述基板的法线方向观看时，上述第2连接层是与上述第1连接层的第1部分重叠的；
层间绝缘层，其在上述第2连接层和上述下部绝缘层上延伸设置；以及
上述第3连接层，其配置在上述层间绝缘层上以及形成于上述层间绝缘层和上述下部绝缘层的接触孔内，上述接触孔包含形成于上述下部绝缘层的第1开口部和形成于上述层间绝缘层的第2开口部，上述第3连接层在上述接触孔内与上述第2连接层的一部分、以及上述第1连接层中的与上述第2连接层不重叠的第2部分接触，在从上述基板的法线方向观看时，上述第1开口部的侧面的一部分是与上述第2开口部对齐的，另一部分是与上述第2连接层的侧面对齐的。
13.根据权利要求5所述的有源矩阵基板，
上述多个氧化物半导体TFT中的每个氧化物半导体TFT包含：氧化物半导体层；以及栅极电极，其隔着栅极绝缘层配置在上述氧化物半导体层的一部分上，
上述第1金属层位于比上述氧化物半导体层靠基板侧的位置，
上述第2金属层包含上述栅极电极和上述多个栅极总线，
在上述干配线连接部中，上述上部配线、上述下部配线以及上述各分支配线中的形成于上述第1金属层的配线包含第1连接层，形成于上述第2金属层的配线包含第2连接层，形成于上述第3金属层的配线包含第3连接层，
上述干配线连接部具备：
上述第1连接层；
下部绝缘层，其在上述第1连接层上延伸设置，并且具有使上述第1连接层的一部分露出的第1开口部；
氧化物层，其与上述氧化物半导体层使用相同氧化物膜形成，并且配置在上述下部绝缘层上和上述第1开口部内；
上述第2连接层，其隔着上述栅极绝缘层配置在上述氧化物层的一部分上；
层间绝缘层，其在上述第2连接层和上述氧化物层上延伸设置，并且具有使上述第2连接层的一部分和上述氧化物层的另一部分露出的第2开口部；以及
上述第3连接层，其配置在上述层间绝缘层上，在上述第2开口部内与上述第2连接层的上述一部分和上述氧化物层的上述另一部分接触。
14.根据权利要求1至4中的任意一项所述的有源矩阵基板，
上述至少1个干配线是传递共用信号的共用信号干配线，上述多个其它配线是上述多个源极总线或上述多个栅极总线，
上述共用信号干配线既与上述多个源极总线是电分离的，又与上述多个栅极总线是电分离的，
上述共用信号干配线包含在从上述基板的法线方向观看时与上述多个源极总线交叉的第1配线部以及与上述多个栅极总线交叉的第2配线部，
上述第1配线部具有形成于上述第1金属层、上述第2金属层以及上述第3金属层中的上述源极总线以外的2个金属层的多层结构，
上述第2配线部具有形成于上述第1金属层、上述第2金属层以及上述第3金属层中的上述栅极总线以外的2个金属层的多层结构。
15.根据权利要求14所述的有源矩阵基板，
在上述共用信号干配线与上述多个源极总线或上述多个栅极总线的交叉部中，上述共用信号干配线的上述上部配线或上述下部配线具有切口部。
16.根据权利要求1至4中的任意一项所述的有源矩阵基板，
上述第1金属层、上述第2金属层以及上述第3金属层各自是包含Cu或Al的金属层，或者具有以上述金属层为最上层的层叠结构。
17.根据权利要求1所述的有源矩阵基板，还具备：
上部绝缘层，其配置在上述第3金属层上；以及
共用电极和多个像素电极，其配置在上述上部绝缘层上。
18.根据权利要求3所述的有源矩阵基板，
上述有源矩阵基板还具备配置在上述非显示区域的其它氧化物半导体TFT，
上述其它氧化物半导体TFT的栅极电极形成于上述第2金属层，上述其它氧化物半导体TFT的源极电极和漏极电极形成于上述第3金属层，
上述第1金属层包含上述多个氧化物半导体TFT的遮光层和上述其它氧化物半导体TFT的遮光层。
19.根据权利要求2至4中的任意一项所述的有源矩阵基板，
上述氧化物半导体层包含In-Ga-Zn-O系半导体。
20.根据权利要求19所述的有源矩阵基板，
上述In-Ga-Zn-O系半导体包含结晶质部分。
21.一种有源矩阵基板的制造方法，是权利要求12所述的有源矩阵基板的制造方法，其特征在于，包含：
在上述基板上形成包含上述第1连接层的上述第1金属层的工序；
以覆盖上述第1金属层的方式形成上述下部绝缘层的工序；
在上述下部绝缘层上形成氧化物半导体膜并将其图案化，从而形成上述多个氧化物半导体TFT的上述氧化物半导体层的工序，其中，在上述第1连接层被上述下部绝缘层覆盖的状态下，进行上述氧化物半导体膜的图案化；
以覆盖上述氧化物半导体层的方式按顺序形成栅极绝缘膜和第2导电膜，并进行这些膜的图案化，从而形成上述栅极绝缘层和上述第2金属层的工序，其中，上述第2金属层包含上述栅极电极和上述第2连接层；
在上述第2金属层上形成上述层间绝缘层的工序；
将设置在上述层间绝缘层上的抗蚀剂掩模、以及上述第2连接层作为掩模，进行上述层间绝缘层和上述下部绝缘层的图案化，形成使上述第2连接层的一部分和上述第1连接层的上述第2部分露出的上述接触孔的工序；以及
在上述层间绝缘层上形成包含上述第3连接层的第3金属层的工序。
22.根据权利要求21所述的有源矩阵基板的制造方法，
上述第1金属层是包含Cu或Al的金属层，或者具有以上述金属层为最上层的层叠结构，
使用包含磷酸、硝酸以及乙酸的PAN系蚀刻液进行上述氧化物半导体膜的图案化。
23.根据权利要求21所述的制造方法，
上述氧化物半导体膜包含In-Ga-Zn-O系半导体。
24.根据权利要求23所述的制造方法，
上述In-Ga-Zn-O系半导体包含结晶质部分。
25.一种有源矩阵基板的制造方法，是权利要求13所述的有源矩阵基板的制造方法，其特征在于，包含：
在上述基板上形成包含上述多个源极总线、上述多个氧化物半导体TFT的上述源极电极以及上述第1连接层的上述第1金属层的工序；
以覆盖上述第1金属层的方式形成上述下部绝缘层，在上述下部绝缘层形成使上述源极电极的一部分露出的源极侧开口部和使上述第1连接层的上述一部分露出的上述第1开口部的工序；
在上述下部绝缘层上形成氧化物半导体膜，通过上述氧化物半导体膜的图案化，形成在上述源极侧开口部内与上述源极电极接触的上述氧化物半导体层和在上述第1开口部内与上述第1连接层接触的上述氧化物层的工序；
以覆盖上述氧化物半导体层和上述氧化物层的方式按顺序形成栅极绝缘膜和第2导电膜，并进行这些膜的图案化，从而形成上述栅极绝缘层和上述第2金属层的工序，其中，上述第2金属层包含上述栅极电极和上述第2连接层；
在上述第2金属层上形成上述层间绝缘层，在上述层间绝缘层形成使上述漏极电极的一部分露出的漏极侧开口部以及使上述第2连接层的上述一部分和上述氧化物层的上述另一部分露出的上述第2开口部的工序；以及
在上述层间绝缘层上形成上述第3金属层的工序，其中，上述第3金属层包含：在上述漏极侧开口部内与上述氧化物半导体层接触的上述漏极电极；以及在上述第2开口部内与上述第2连接层的上述一部分和上述氧化物层的上述另一部分接触的上述第3连接层。
26.根据权利要求25所述的有源矩阵基板的制造方法，
上述第1金属层是包含Cu或Al的金属层，或者具有以上述金属层为最上层的层叠结构，
使用包含磷酸、硝酸以及乙酸的PAN系蚀刻液进行上述氧化物半导体膜的图案化。
27.根据权利要求25所述的制造方法，
上述氧化物半导体膜包含In-Ga-Zn-O系半导体。
28.根据权利要求27所述的制造方法，
上述In-Ga-Zn-O系半导体包含结晶质部分。
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