JP2022135619A - アクティブマトリクス基板およびその製造方法 - Google Patents

アクティブマトリクス基板およびその製造方法 Download PDF

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義晴 平田
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Abstract

【課題】トップゲート構造を有し、かつ、ソース－ゲート間またはドレイン－ゲート間のリークを抑制し得る酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供する。【解決手段】アクティブマトリクス基板１００１は、基板１と、基板１に支持された複数の酸化物半導体ＴＦＴ１０１と、を備え、各酸化物半導体ＴＦＴ１０１は、第１領域７１と、第１領域７１よりも比抵抗の低い第２領域７２とを含む酸化物半導体層７と、第１領域７２の少なくとも一部上に、ゲート絶縁層ＧＩを介して配置されたゲート電極ＧＥとを有し、ゲート絶縁層ＧＩは、第１絶縁層８ａと、第１絶縁層８ａ上に配置された第２絶縁層９とを含み、基板１の法線方向から見たとき、第１絶縁層８ａは、第１領域７１に重なり、かつ、第２領域７２に重なっておらず、第２絶縁層９は、第１領域７１と、第２領域７２の少なくとも一部とに重なる。【選択図】図２Ｂ

Description

本発明は、アクティブマトリクス基板およびその製造方法に関する。
液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、非晶質シリコン膜を活性層とするＴＦＴ（以下、「非晶質シリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
ＴＦＴの活性層の材料として、非晶質シリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、非晶質シリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、非晶質シリコンＴＦＴよりも高速で動作することが可能である。
ＴＦＴの構造は、ボトムゲート構造と、トップゲート構造とに大別される。現在、酸化物半導体ＴＦＴには、ボトムゲート構造が採用されることが多いが、トップゲート構造を用いることも提案されている（例えば特許文献１）。トップゲート構造では、酸化物半導体層の一部上に、ゲート絶縁層を介してゲート電極が配置される。
一方、本出願人による特許文献２には、ゲートバスラインおよび酸化物半導体ＴＦＴの酸化物半導体層よりも基板側にソースバスラインを設ける配線構造（以下、「下部ソース配線構造」）も提案されている。下部ソース配線構造を有するＴＦＴ基板によると、ソースバスラインとゲートバスラインとの間に位置する絶縁層を厚くできるので、これらのバスラインの交差部に生じる寄生容量を低減することが可能である。
特開２０１５－１０９３１５号公報 国際公開第２０１５／１８６６１９号
しかしながら、トップゲート構造を有する酸化物半導体ＴＦＴにおいて、ゲート絶縁膜の形成時にゲート絶縁膜内に導電性の異物（ダストやパーティクル）が入ったり、ゲート絶縁膜にピンホールなどの欠損部が形成されたりする場合がある。この結果、ソース－ゲート間またはドレイン－ゲート間でリークが生じやすくなり、歩留まりが低下するおそれがある。
本開示の一実施形態は、上記事情に鑑みてなされたものであり、その目的は、トップゲート構造を有し、かつ、ソース－ゲート間またはドレイン－ゲート間のリークを抑制し得る酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供することにある。
本明細書は、以下の項目に記載のアクティブマトリクス基板およびアクティブマトリクス基板の製造方法を開示している。
［項目１］
基板と、前記基板に支持された複数の酸化物半導体ＴＦＴと、を備え、
各酸化物半導体ＴＦＴは、
第１領域と、前記第１領域よりも比抵抗の低い第２領域とを含む酸化物半導体層と、
前記酸化物半導体層の前記第１領域の少なくとも一部上に、ゲート絶縁層を介して配置されたゲート電極と、を有し、
前記ゲート絶縁層は、第１絶縁層と、前記第１絶縁層上に配置された第２絶縁層とを含み、
前記基板の法線方向から見たとき、前記第１絶縁層は、前記第１領域に重なり、かつ、前記第２領域に重なっておらず、前記第２絶縁層は、前記第１領域と、前記第２領域の少なくとも一部とに重なる、アクティブマトリクス基板。
［項目２］
前記第２絶縁層は、前記第１絶縁層の側面および上面を覆っている、項目１に記載のアクティブマトリクス基板。
［項目３］
前記第１絶縁層は、前記第２絶縁層とは異なる絶縁材料を含む、項目１または２に記載のアクティブマトリクス基板。
［項目４］
前記第２絶縁層は、前記第２領域の前記少なくとも一部に直接接している、項目１から３のいずれかに記載のアクティブマトリクス基板。
［項目５］
前記酸化物半導体層の前記第１領域は、前記基板の法線方向から見たとき、前記ゲート電極に重なるチャネル領域と、前記ゲート電極に重ならないが前記第１絶縁層に重なるオフセット領域と、を含む、項目１から４のいずれかに記載のアクティブマトリクス基板。
［項目６］
前記第２絶縁層は、前記酸化物半導体層に含まれる酸化物半導体を還元し得る層である、項目１から５のいずれかに記載のアクティブマトリクス基板。
［項目７］
前記第２絶縁層は、水素を供給可能な水素供与性の層であり、前記第１絶縁層は、酸素を供給可能な酸素供与性の層である、項目１から６のいずれかに記載のアクティブマトリクス基板。
［項目８］
前記第１絶縁層は酸化珪素層であり、前記第２絶縁層は窒化珪素層である、項目７に記載のアクティブマトリクス基板。
［項目９］
前記第１絶縁層は、側面にテーパ部を有し、
前記酸化物半導体層の前記第１領域は、前記基板の法線方向から見たとき、前記第１絶縁層の上面に重なる主部と、前記テーパ部に重なるサイド部と、を含み、
前記サイド部の比抵抗は、前記主部よりも低く、かつ、前記第２領域よりも高い、項目１から８のいずれかに記載のアクティブマトリクス基板。
［項目１０］
前記アクティブマトリクス基板は、
前記基板に支持され、かつ、第１方向に延びる複数のゲートバスラインと、
前記基板に支持され、かつ、前記第１方向に交差する第２方向に延びる複数のソースバスラインと、をさらに備え、
前記アクティブマトリクス基板は、複数の画素領域を有し、前記各酸化物半導体ＴＦＴは、前記複数の画素領域の１つに対応付けて配置されており、
前記各酸化物半導体ＴＦＴは、前記酸化物半導体層の前記第２領域の一部に電気的に接続されたソース電極をさらに有し、
前記各酸化物半導体ＴＦＴの前記ゲート電極は、前記複数のゲートバスラインの１つに電気的に接続されており、前記ソース電極は、前記複数のソースバスラインの１つに電気的に接続されている、項目１から９のいずれかに記載のアクティブマトリクス基板。
［項目１１］
前記複数のソースバスラインは、前記各酸化物半導体ＴＦＴの前記酸化物半導体層および前記複数のゲートバスラインの前記基板側に位置し、
前記複数のソースバスラインの１つと前記複数のゲートバスラインの１つとが交差する交差部において、前記１つのソースバスラインと前記１つのゲートバスラインとの間に、前記第１絶縁層と同じ絶縁膜から形成された絶縁層と、前記絶縁層上に延設された前記第２絶縁層とが位置している、項目１０に記載のアクティブマトリクス基板。
［項目１２］
前記第１絶縁層と前記絶縁層とは繋がっている、項目１１に記載のアクティブマトリクス基板。
［項目１３］
前記第１絶縁層と前記絶縁層とは間隔を空けて配置されている、項目１１に記載のアクティブマトリクス基板。
［項目１４］
前記第１絶縁層は、前記複数のゲートバスラインの前記１つと前記基板との間に、前記複数の画素領域のうち前記第１方向に配列された２以上の画素領域に亘って延設されている、項目１０に記載のアクティブマトリクス基板。
［項目１５］
前記基板の法線方向から見たとき、前記複数のゲートバスラインの前記１つのうち前記第１絶縁層の上方に位置する部分のエッジは、前記第１絶縁層の内部に位置する、項目１４に記載のアクティブマトリクス基板。
［項目１６］
前記第１絶縁層は、前記複数の画素領域のうち前記第２方向に配列された２以上の画素領域に亘って延設されている、項目１０に記載のアクティブマトリクス基板。
［項目１７］
前記アクティブマトリクス基板は、複数のタッチ配線をさらに備え、
前記基板の法線方向から見たとき、前記各タッチ配線は、前記複数のソースバスラインの１つに少なくとも部分的に重なるように、前記第２方向に延びており、
前記各タッチ配線と、前記１つのソースバスラインとの間に、前記第１絶縁層と同じ絶縁膜から形成された絶縁層と、前記絶縁層上に延設された前記第２絶縁層とが位置している、項目１０に記載のアクティブマトリクス基板。
［項目１８］
前記各タッチ配線は、前記各酸化物半導体ＴＦＴの前記酸化物半導体層および前記複数のゲートバスラインの前記基板側に位置し、前記１つのソースバスラインは、前記複数のゲートバスラインを覆う層間絶縁層上に配置されている、項目１７に記載のアクティブマトリクス基板。
［項目１９］
前記アクティブマトリクス基板は、前記各酸化物半導体ＴＦＴの前記ゲート電極を覆う層間絶縁層をさらに備え、
前記各酸化物半導体ＴＦＴの前記ソース電極は、前記層間絶縁層上に配置され、かつ、前記層間絶縁層および前記第２絶縁層に形成された開口部内で、前記酸化物半導体層の前記第２領域の前記一部に電気的に接続されている、項目１から１０のいずれかに記載のアクティブマトリクス基板。
［項目２０］
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域と、前記非表示領域に配置された周辺回路と、を有し、
前記複数の酸化物半導体ＴＦＴは、前記周辺回路を構成する１以上のＴＦＴを含む、項目１から１９のいずれかに記載のアクティブマトリクス基板。
［項目２１］
前記各酸化物半導体ＴＦＴの前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から１９のいずれかに記載のアクティブマトリクス基板。
［項目２２］
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、項目２１に記載のアクティブマトリクス基板。
［項目２３］
複数の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板の製造方法であって、各酸化物半導体ＴＦＴを形成する各ＴＦＴ形成領域において、
（Ａ）基板上に、前記各酸化物半導体ＴＦＴの活性層となる酸化物半導体層を形成する工程と、
（Ｂ）前記酸化物半導体層の一部上に、第１の絶縁膜を用いて第１絶縁層を形成する工程と、
（Ｃ）前記酸化物半導体層のうち前記第１絶縁層から露出した部分の比抵抗を、前記酸化物半導体層の前記一部よりも低くする低抵抗化工程と、
（Ｄ）前記第１絶縁層および前記酸化物半導体層の上に、第２の絶縁膜を用いて第２絶縁層を形成する工程と、
（Ｅ）前記第２絶縁層上に、前記基板の法線方向から見たとき、前記酸化物半導体層の前記一部に少なくとも部分的に重なるようにゲート電極を形成する工程と、
を包含する、アクティブマトリクス基板の製造方法。
［項目２４］
前記工程（Ｃ）は、前記第１絶縁層をマスクとして、前記酸化物半導体層の低抵抗化処理を行う工程を含む、項目２３に記載の製造方法。
［項目２５］
前記第２の絶縁膜は、前記酸化物半導体層の酸化物半導体を還元し得る絶縁膜であり、
前記工程（Ｃ）の前記低抵抗化工程は、前記工程（Ｄ）において、前記酸化物半導体層の前記露出した部分に接するように前記第２の絶縁膜を形成することによって行われる、項目２３に記載の製造方法。
本発明の一実施形態によると、トップゲート構造を有し、かつ、ソース－ゲート間またはドレイン－ゲート間のリークを抑制し得る酸化物半導体ＴＦＴを備えたアクティブマトリクス基板が提供される。
第１の実施形態のアクティブマトリクス基板１００１の平面構造の一例を示す概略図である。 アクティブマトリクス基板１００１における１つの画素領域ＰＩＸを例示する平面図である。 図２ＡにおけるＩＩｂ－ＩＩｂ’線に沿った断面図である。 図２ＡにおけるＩＩｃ－ＩＩｃ’線に沿った断面図である。 アクティブマトリクス基板１００１において、ゲート絶縁層ＧＩの第１絶縁層８ａに欠損部が生じた場合のＴＦＴ１０１を例示する断面図である。 アクティブマトリクス基板１００１において、ゲート絶縁層ＧＩの第２絶縁層９に欠損部が生じた場合のＴＦＴ１０１を例示する断面図である。 第１絶縁層８ａの平面形状の他の例を示す平面図である。 第１絶縁層８ａの平面形状のさらに他の例を示す平面図である。 第１絶縁層８ａの平面形状のさらに他の例を示す平面図である。 アクティブマトリクス基板１００１における他のＴＦＴ１０２を例示する断面図である。 アクティブマトリクス基板１００１における他のＴＦＴ１０３を例示する断面図である。 アクティブマトリクス基板１００１のさらに他のＴＦＴ１０４を示す平面図である。 アクティブマトリクス基板１００２における１つの画素領域ＰＩＸを例示する平面図である。 図６ＡにおけるＶＩｂ－ＶＩｂ’線に沿った断面図である。 アクティブマトリクス基板１００３における１つの画素領域ＰＩＸを例示する平面図である。 図７ＡにおけるＶＩＩｂ－ＶＩＩｂ’線に沿った断面図である。 図７ＡにおけるＶＩＩｃ－ＶＩＩｃ’線に沿った断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程平面図である。 アクティブマトリクス基板１００１の製造方法を示す工程平面図である。 アクティブマトリクス基板１００１の製造方法の一例を示すフローチャートである。 アクティブマトリクス基板１００２の製造方法の一例を示すフローチャートである。 参考例のアクティブマトリクス基板９００において、ゲート絶縁層に欠損部が生じた場合の画素ＴＦＴを例示する断面図である。
（第１の実施形態）
以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板を説明する。本実施形態のアクティブマトリクス基板は、例えば、液晶表示装置に使用される。
＜アクティブマトリクス基板１００１の基本構成＞
図１は、本実施形態のアクティブマトリクス基板１００１の平面構造の一例を示す概略図である。
アクティブマトリクス基板１００１は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域ＰＩＸによって構成されている。画素領域ＰＩＸ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
非表示領域ＦＲには、基板１上に、例えばゲートドライバ、ＳＳＤ回路として機能するデマルチプレクサ回路などがモノリシックに設けられている。ソースドライバは、例えば、アクティブマトリクス基板１００１に実装されている。
表示領域ＤＲには、行方向（ｘ方向、以下、「第１方向」と呼ぶ。）に延びる複数のゲートバスラインＧＬと、列方向（ｙ方向、以下、「第２方向」と呼ぶ。）に延びる複数のソースバスラインＳＬとが形成されている。各画素領域ＰＩＸは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバの各端子に接続されている。
各画素領域ＰＩＸは、薄膜トランジスタＴｐと、画素電極ＰＥとを有している。薄膜トランジスタＴｐは、「画素ＴＦＴ」とも呼ばれる。薄膜トランジスタＴｐのゲート電極は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極は、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１００１を、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、図示しないが、アクティブマトリクス基板１００１に、複数の画素に対して共通の電極（共通電極）が設けられる。
アクティブマトリクス基板１００１の非表示領域には、周辺回路を構成する複数の回路ＴＦＴが形成されている。回路ＴＦＴは、ゲートドライバを構成する駆動回路用ＴＦＴ、ＳＳＤ回路を構成するＳＳＤ回路用ＴＦＴなどを含む。
本実施形態では、アクティブマトリクス基板１００１は、トップゲート構造を有する複数の酸化物半導体ＴＦＴを備える。各酸化物半導体ＴＦＴは、画素ＴＦＴでもよいし、回路ＴＦＴでもよい。
＜画素領域ＰＩＸおよびトップゲートＴＦＴの構造＞
図面を参照しながら、アクティブマトリクス基板１００１における各画素領域ＰＩＸを説明する。また、画素ＴＦＴを例に、トップゲート型の酸化物半導体ＴＦＴの構造を説明する。アクティブマトリクス基板１００１は、典型的には、複数の画素領域および複数の画素ＴＦＴを有するが、以下では、単一の画素領域およびその画素領域に配置された単一の画素ＴＦＴのみを図示し、説明を行う。
図２Ａは、アクティブマトリクス基板１００１における１つの画素領域ＰＩＸを例示する平面図である。図２Ｂは、図２ＡにおけるＩＩｂ－ＩＩｂ’線に沿った断面図であり、画素領域ＰＩＸに形成されたＴＦＴ（画素ＴＦＴ）１０１の断面構造を示す。図２Ｃは、図２Ａに示すＩＩｃ－ＩＩｃ’線に沿った断面図であり、ソースバスラインＳＬおよびゲートバスラインＧＬの交差部Ｒを示す。
まず、アクティブマトリクス基板１００１の層構造を説明する。アクティブマトリクス基板１００１は、基板１側から、第１メタル層Ｍ１、下部絶縁層５、酸化物半導体膜、第１の絶縁膜Ｌ１、第２の絶縁膜Ｌ２、第２メタル層Ｍ２、および、上部絶縁層１３をこの順で含む。
第１メタル層Ｍ１は、第１の導電膜から形成された電極・配線などを含む層であり、例えば、各ＴＦＴの遮光層を含む。第２メタル層Ｍ２は、第２の導電膜から形成された電極・配線などを含む層であり、例えば、ゲートバスラインＧＬ、各画素ＴＦＴのゲート電極などを含む。
図面において、各構成要素の参照符号の後に、括弧書きで、メタル層または絶縁膜を示す符号を付すことがある。例えば、第１メタル層Ｍ１内に形成されている電極または配線には、その参照符号の後に「（Ｍ１）」と付すことがある。
アクティブマトリクス基板１００１は、基板１と、基板１に支持された複数のソースバスラインＳＬおよびゲートバスラインＧＬとを備える。図示する例では、第１メタル層Ｍ１内にソースバスラインＳＬが形成され、第２メタル層Ｍ２内にゲートバスラインＧＬが形成されている。つまり、ソースバスラインＳＬは、ゲートバスラインＧＬおよび酸化物半導体膜よりも基板側に位置する（下部ソース配線構造）。
各画素領域ＰＩＸは、基板１と、基板１に支持されたＴＦＴ１０１と、画素電極ＰＥと、共通電極ＣＥとを有している。ＴＦＴ１０１は、画素領域ＰＩＸに対応付けられていればよく、その一部が他の画素領域に位置していてもよい。
ＴＦＴ１０１は、酸化物半導体層７と、酸化物半導体層７の一部上にゲート絶縁層ＧＩを介して配置されたゲート電極ＧＥと、ソース電極ＳＥとを備える。この例では、画素電極ＰＥの一部がＴＦＴ１０１のドレイン電極として機能しているが、ＴＦＴ１０１は、画素電極ＰＥとは異なるメタル層内にドレイン電極を有してもよい。
酸化物半導体層７は、第１領域７１と、第１領域７１よりも比抵抗の低い第２領域（低抵抗領域）７２とを含む。第２領域７２は、導電体領域であってもよい。第１領域７１の少なくとも一部は、ゲート絶縁層ＧＩを介してゲート電極ＧＥで覆われており、チャネルとして機能する。第２領域（低抵抗領域）７２は、基板１の法線方向から見たとき、第１領域７１の両側にそれぞれ位置するソースコンタクト領域７２ｓおよびドレインコンタクト領域７２ｄを含む。ソースコンタクト領域７２ｓは、ソース電極ＳＥに電気的に接続される領域であり、ドレインコンタクト領域７２ｄは、ドレイン電極ＤＥに電気的に接続される領域である。
ゲート絶縁層ＧＩは、第１領域７１上に配置された第１絶縁層８ａと、第１絶縁層８ａ上に配置された第２絶縁層９とを含む積層構造を有している。第１絶縁層８ａは、第１の絶縁膜Ｌ１から形成され、第２絶縁層９は、第２の絶縁膜Ｌ２から形成されている。第１の絶縁膜Ｌ１および第２の絶縁膜Ｌ２の絶縁材料は同じでもよいし、異なっていてもよい。この例では、第１の絶縁膜Ｌ１は酸化シリコン膜、第２の絶縁膜Ｌ２は窒化シリコン膜である。
第１絶縁層８ａは、基板１の法線方向から見たとき、第１領域７１に重なり、かつ、第２領域７２に重なっていない。第１絶縁層８ａは、第１領域７１の表面に直接接していてもよい。一方、第２絶縁層９は、基板１の法線方向から見たとき、第１領域７１と、第２領域７２の少なくとも一部とに重なっている。第２絶縁層９は、第２領域７２の少なくとも一部に直接接していてもよい。図示する例では、第２絶縁層９は、第１絶縁層８ａの側面および上面を覆っている。第２絶縁層９は、基板１の法線方向から見たとき、酸化物半導体層７の外側まで延びていてもよい。第２絶縁層９は、酸化物半導体層７の側面を覆っていてもよい。
第２領域（低抵抗領域）７２は、例えば、酸化物半導体層７に対し、第１絶縁層８ａをマスクとして、プラズマ処理等の低抵抗化処理を行うことで形成される。低抵抗処理については後述する。第１絶縁層８ａを利用した低抵抗化処理によって第２領域７２を形成した場合、基板１の法線方向から見たとき、第１絶縁層８ａの周縁と、第１領域７１および第２領域７２の境界とは、略整合していてもよい。
ゲート電極ＧＥは、ゲート絶縁層ＧＩ上（ここでは第２絶縁層９上）に、基板１の法線方向から見たとき、第１領域７１の少なくとも一部に重なり、かつ、ソースコンタクト領域７２ｓおよびドレインコンタクト領域７２ｄに重ならないように配置されている。第１領域７１のうち、基板１の法線方向から見たとき、ソースコンタクト領域７２ｓとドレインコンタクト領域７２ｄとの間に位置し、かつ、ゲート電極ＧＥに重なる部分７１０は、ＴＦＴ１０１のチャネルが形成される「チャネル領域」となる。
ゲート電極ＧＥのチャネル長方向の幅は、第１領域７１のチャネル長方向の幅（すなわち第１絶縁層８ａのチャネル長方向の幅）よりも小さいことが好ましい。これにより、位置合わせずれが生じた場合でも、第１領域７１に、所定のチャネル長を有するチャネル領域７１０を形成できる。
この例では、ゲート電極ＧＥのチャネル長方向の幅は、第１領域７１のチャネル長方向の幅よりも小さく、ゲート電極ＧＥは、基板１の法線方向から見たとき、第１領域７１の一部のみに重なっている。この場合、第１領域７１は、基板１の法線方向から見たとき、ゲート電極ＧＥおよび第１絶縁層８ａに重なるチャネル領域７１０と、ゲート電極ＧＥには重ならないが第１絶縁層８ａに重なるオフセット領域とを有する。図示する例では、第１領域７１は、チャネル領域７１０のソース側およびドレイン側に、それぞれ、ソース側オフセット領域７１１およびドレイン側オフセット領域７１２を有する。
なお、ゲート電極ＧＥの位置およびサイズによっては、酸化物半導体層７は、チャネル領域７１０のソース側およびドレイン側のうちのいずれか一方のみにオフセット領域を有していてもよい。また、後述するように、酸化物半導体層７は、オフセット領域を有していなくてもよい。
ゲート電極ＧＥは、ゲートバスラインＧＬと繋がっていてもよいし、ゲートバスラインＧＬの一部であってもよい。このような場合、ゲートバスラインＧＬのうち、基板１の法線方向から見たときに酸化物半導体層７に重なる部分を「ゲート電極ＧＥ」と呼ぶ。
ＴＦＴ１０１のソース電極ＳＥは、第１メタル層Ｍ１内に形成されており、対応するソースバスラインＳＬに電気的に接続されている。ソース電極ＳＥは、ソースバスラインＳＬと一体的に形成されていてもよい。ソース電極ＳＥは、ソースバスラインＳＬと繋がっていてもよいし、ソースバスラインＳＬの一部であってもよい。このような場合、ソースバスラインＳＬのうち、酸化物半導体層７のソースコンタクト領域７２ｓに接続されている部分を「ソース電極ＳＥ」と呼ぶ。第１メタル層Ｍ１は、下部絶縁層５で覆われている。酸化物半導体層７は、下部絶縁層５上に配置されている。
酸化物半導体層７のソースコンタクト領域７２ｓは、対応するソースバスラインＳＬに電気的に接続されている。この例では、下部絶縁層５に、ソース電極ＳＥの一部（ここではソースバスラインＳＬの一部）を露出するソース用開口部５ｐが形成されている。酸化物半導体層７の第２領域７２の一部（ソースコンタクト領域７２ｓ）は、ソース用開口部５ｐ内で、ソース電極ＳＥに電気的に接続されている。酸化物半導体層７は、ソース電極ＳＥの露出部分に直接接していてもよい。
ＴＦＴ１０１は、酸化物半導体層７の基板１側に、遮光層として機能する導電層３を有していてもよい。導電層３は、例えば、ソースバスラインＳＬと同じ第１メタル層Ｍ１内に形成されている。導電層３は、基板１の法線方向から見たとき、酸化物半導体層７のうち少なくともチャネル領域７１０に重なるように配置されていてもよい。これにより、基板１側からの光（バックライト光）に起因する酸化物半導体層７の特性劣化を抑制できる。導電層３は、電気的にフローティング状態であってもよいし、ＧＮＤ電位（０Ｖ）等に固定されていてもよい。あるいは、導電層３を、図示しない接続部によってゲート電極ＧＥに電気的に接続することで、下部ゲート電極として機能させてもよい。
酸化物半導体層７、ゲート絶縁層ＧＩおよびゲート電極ＧＥは、上部絶縁層１３で覆われている。上部絶縁層１３は、例えば、無機絶縁層（パッシベーション膜）１１を含む。図示するように、上部絶縁層１３は、無機絶縁層１１と、無機絶縁層１１上に形成された有機絶縁層１２とを含む積層構造を有していてもよい。有機絶縁層１２は形成されていなくてもよい。あるいは、有機絶縁層１２は、表示領域にのみ形成されていてもよい。
画素電極ＰＥおよび共通電極ＣＥは、上部絶縁層１３の上方に、誘電体層１７を介して部分的に重なるように配置される。この例では、上部絶縁層１３上に、第１の透明導電膜から形成された共通電極ＣＥが配置されている。共通電極ＣＥ上に誘電体層１７を介して、第２の透明導電膜から形成された画素電極ＰＥが配置されている。図示していないが、第１の透明導電膜から形成された画素電極ＰＥ上に誘電体層１７を介して、第２の透明導電膜から形成された共通電極ＣＥが配置されていてもよい。本明細書では、第１の透明導電膜を用いて形成された電極・配線を含む層Ｔ１を「第１透明導電層」、第２の透明導電膜を用いて形成された電極・配線を含む層Ｔ２を「第２透明導電層」と呼ぶ。各画素領域ＰＩＸにおいて、画素電極ＰＥおよび共通電極ＣＥのうち第２透明導電層Ｔ２に形成された方の電極（ここでは画素電極ＰＥ）には、１つまたは複数のスリット（開口部）、あるいは切り欠き部が設けられている。
画素電極ＰＥは、画素領域ＰＩＸごとに配置されている。画素電極ＰＥは、画素コンタクト部において、ＴＦＴ１０１の酸化物半導体層７に電気的に接続されている。この例では、画素コンタクト部において、誘電体層１７、上部絶縁層１３および第２絶縁層９に、酸化物半導体層７のドレインコンタクト領域７２ｄを露出する画素コンタクトホールＣＨｐが形成されている。画素電極ＰＥは、画素コンタクトホールＣＨｐ内で、酸化物半導体層７のドレインコンタクト領域７２ｄに電気的に接続されている。画素電極ＰＥは、酸化物半導体層７に直接接していてもよい。つまり、画素電極ＰＥのうち酸化物半導体層７に接する部分は、ドレイン電極としても機能してもよい。なお、後述するように、ＴＦＴ１０１は、画素電極ＰＥの基板１側に設けられたドレイン電極ＤＥを有し、酸化物半導体層７と画素電極ＰＥとは、ドレイン電極ＤＥを介して電気的に接続されていてもよい。
共通電極ＣＥは、画素領域ＰＩＸごとに分離されていなくても構わない。例えば、共通電極ＣＥは、画素コンタクト部が形成される領域に開口部１５ｐを有し、画素コンタクト部を除いて画素領域ＰＩＸ全体に亘って形成されていてもよい。
（効果）
本実施形態によると、ゲート絶縁層ＧＩを構成する２つの絶縁膜Ｌ１、Ｌ２を別々に形成することで、ゲート絶縁層ＧＩの異物や欠損部に起因するゲート－ソース／ドレイン間のリークを抑制できる。
前述したように、製造プロセスに起因してゲート絶縁層に異物や欠損部が存在すると、ＴＦＴのゲートと、ソース／ドレインとの間でリークが発生する可能性がある。この問題は、ゲート絶縁層が単層の場合に限らず、積層構造を有する場合でも起こり得る。
図２２は、積層構造を有するゲート絶縁層を備えた参考例のＴＦＴ９００を示す断面図である。ＴＦＴ９００のゲート絶縁層ＧＩは、絶縁層８０１、８０２を含む積層構造を有している。絶縁層８０１、８０２は、例えば、同じ成膜装置内で連続して２つの絶縁膜を形成し、かつ、これらの絶縁膜を同時に（同じマスクを用いて）パターニングすることで得られる。このため、ゲート絶縁層ＧＩの製造プロセスにおいて、ゲート絶縁層ＧＩのうち酸化物半導体層７とゲート電極ＧＥとの間に位置する部分に異物が入りこむと、異物による欠損部ｈ３が、２つの絶縁層８０１、８０２に亘って形成されてしまうおそれがある。この結果、ゲート絶縁層ＧＩの欠損部ｈ３および酸化物半導体層７を介して、ゲート電極ＧＥとソース電極ＳＥまたはドレイン電極との間でリークが生じ得る。
これに対し、本実施形態では、第１の絶縁膜Ｌ１を形成し、パターニングして第１絶縁層８ａを形成した後、第２絶縁層９となる第２の絶縁膜Ｌ２を形成する。第１絶縁層８ａおよび第２絶縁層９を別々に成膜およびパターニングすることで、いずれか一方の絶縁膜に異物による欠損部が生じた場合でも、他方の絶縁膜によって、ゲート電極ＧＥと酸化物半導体層７との絶縁性を確保できる。従って、異物や欠損に起因するリークを抑制できる。
図３Ａは、ゲート絶縁層ＧＩを構成する第１絶縁層８ａに欠損部が生じた場合のＴＦＴ１０１を例示する断面図であり、図３Ｂは、ゲート絶縁層ＧＩを構成する第２絶縁層９に欠損部が生じた場合のＴＦＴ１０１を例示する断面図である。
図３Ａに示すように、第１絶縁層８ａに欠損部ｈ１が形成されても、欠損部ｈ１を有する第１絶縁層８ａを覆うように第２絶縁層９が形成されるので、第２絶縁層９によってゲート電極ＧＥと酸化物半導体層７との間の絶縁性が確保される。また、図３Ｂに示すように、第１絶縁層８ａを形成した後、第２絶縁層９の成膜時に第２絶縁層９に異物による欠損部ｈ２が形成されても、第１絶縁層８ａによって絶縁性が確保される。
第２絶縁層９は、第１絶縁層８ａの上面および側面全体を覆っていてもよい。これにより、第１絶縁層８ａ内の異物や欠陥によるリークの発生をより効果的に抑制できる。
なお、図２Ａには示していないが、画素ＴＦＴに加えて、または画素ＴＦＴに代わって、複数の回路ＴＦＴの一部または全部も、上記のような積層構造を有するゲート絶縁層ＧＩを備えたトップゲート型の酸化物半導体ＴＦＴであってもよい。
＜交差部Ｒ＞
アクティブマトリクス基板１００１では、基板１の法線方向から見たとき、各ソースバスラインＳＬは、第１方向に延びる複数のゲートバスラインＧＬに交差して第２方向に延びている。ソースバスラインＳＬの１つとゲートバスラインＧＬの１つとが交差した部分Ｒを「交差部」と呼ぶ。
図２Ｃに示すように、交差部Ｒにおいて、ソースバスラインＳＬとゲートバスラインＧＬとの間に、第１の絶縁膜Ｌ１から形成された絶縁層８ｂが配置されていてもよい。絶縁層８ｂは、例えば、第１方向の幅がソースバスラインＳＬの幅よりも大きく、かつ、第２方向の幅がゲートバスラインＧＬの幅よりも大きい島状のパターンを有する。これにより、ソースバスラインＳＬとゲートバスラインＧＬとの間に、下部絶縁層５および第２絶縁層９に加えて、絶縁層８ｂも介在させることができるので、ゲートバスラインＧＬとソースバスラインＳＬとの重なり容量Ｃｇｓを低減できる。また、本実施形態によると、第１の絶縁膜Ｌ１のパターニングにより、第１絶縁層８ａと同時に絶縁層８ｂを形成できる。従って、製造工程を増加させることなく、交差部Ｒの容量Ｃｇｓを低減できる。
＜第１の絶縁膜Ｌ１および第２の絶縁膜Ｌ２について＞
第１絶縁層８ａとなる第１の絶縁膜Ｌ１および第２絶縁層９となる第２の絶縁膜Ｌ２として、それぞれ、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。第１の絶縁膜Ｌ１および第２の絶縁膜Ｌ２は、それぞれ、単層であってもよいし、積層構造を有していてもよい。
第１の絶縁膜Ｌ１および第２の絶縁膜Ｌ２は、同じ絶縁材料を含んでもよいし、異なる絶縁材料を含んでもよい。絶縁材料が同じであっても、上記のように別々に成膜されることで、異物や欠損に起因するリークを抑制できる。
第１の絶縁膜Ｌ１は、酸素を供給可能な酸素供与性の膜であってもよい。または、酸素供与性の膜を下層とする積層膜であってもよい。酸素供与性の膜として、例えば、酸化珪素膜、酸化窒化珪素膜などの酸化物膜が挙げられる。このような第１の絶縁膜Ｌ１から第１絶縁層８ａを形成すると、酸化物半導体層７の第１領域７１に生じた酸素欠損を酸化物膜によって低減できる。従って、第１領域７１（特にチャネル領域７１０）の低抵抗化を抑制でき、オフリークを低減できる。
第２の絶縁膜Ｌ２は、酸化物半導体層７に含まれる酸化物半導体を還元し得る絶縁層であってもよい。例えば、第２の絶縁膜Ｌ２は、水素を供給可能な水素供与性の膜であってもよい。水素供与性の膜として、例えば、窒化珪素膜、窒化酸化珪素などの窒化物膜が挙げられる。なかでも窒化珪素膜は、高耐圧であり、高いＥＳＤ（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐性を有する。また、カバレッジ性に優れる。このような第２の絶縁膜Ｌ２から第２絶縁層９を形成すると、酸化物半導体層７の第２領域７２における酸化物半導体を還元し得るので、第２領域７２の抵抗を低く維持できる。また、水素供与性の膜を用いて、酸化物半導体層７の一部に直接接するように第２絶縁層９を形成することで、プラズマ処理等の低抵抗化処理を行わなくても、酸化物半導体層７のうち第２絶縁層９に接する部分を、接していない部分（第１絶縁層８ａで覆われた部分）よりも低抵抗化できる。
第１の絶縁膜Ｌ１および第２の絶縁膜Ｌ２の好適な厚さは、各ＴＦＴの用途、第１の絶縁膜Ｌ１および第２の絶縁膜Ｌ２の材料、酸化物半導体層７の材料等によって変わり得る。第１の絶縁膜Ｌ１の厚さおよび第２の絶縁膜Ｌ２の厚さ、すなわち第１絶縁層８ａおよび第２絶縁層９の厚さは、例えば、ゲート絶縁層ＧＩ全体の厚さ（図示する例では第１絶縁層８ａおよび第２絶縁層９の合計厚さ）が１００ｎｍ以上２５０ｎｍ以下、例えば２００ｎｍ程度となるように調整されてもよい。第１絶縁層８ａが酸化珪素層、第２絶縁層９が窒化珪素層である場合には、第２絶縁層９は、第１絶縁層８ａよりも薄くてもよい。第１絶縁層８ａの厚さは、例えば５０ｎｍ以上２００ｎｍ以下であってもよい。第２絶縁層９の厚さは、例えば５０ｎｍ以上１００ｎｍ以下であってもよい。
＜第１絶縁層８ａの形状＞
図２Ａおよび図２Ｃに示す例では、第１絶縁層８ａと絶縁層８ｂとは分離している（間隔を空けて配置されている）が、第１絶縁層８ａと絶縁層８ｂとは繋がっていてもよい。言い換えると、第１絶縁層８ａは、ＴＦＴ１０１のチャネル部分から交差部Ｒまで延設されていてもよい。
図４Ａ～図４Ｃは、それぞれ、第１絶縁層８ａの平面形状の他の例を示す平面図である。
図４Ａに示すように、基板１の法線方向から見たとき、第１絶縁層８ａは、ゲートバスラインＧＬと基板１との間を、酸化物半導体層７の第１領域７１から交差部Ｒまで延びていてもよい。この例では、第１絶縁層８ａは画素領域ごとに設けられており、隣接する２つの画素領域の第１絶縁層８ａは互いに分離している。基板１の法線方向から見たとき、ゲートバスラインＧＬのうち第１絶縁層８ａの上方に位置する部分のエッジは、第１絶縁層８ａの内部に位置していてもよい。これにより、ゲートバスラインＧＬの下地面の凹凸（第１の絶縁膜Ｌ１の有無によって生じる段差）を減らすことができるので、ゲートバスラインＧＬの段差を低減でき、カバレッジを向上できる。
第１絶縁層８ａは複数の画素領域に亘って延びていてもよい。例えば、図４Ｂに示すように、第１絶縁層８ａは、ゲートバスラインＧＬと基板１との間を、第１方向に隣接する２以上の画素領域に亘って延びていてもよい。第１絶縁層８ａは、表示領域全体に亘って第１方向に延びていてもよい。つまり、第１絶縁層８ａは、ゲートバスラインＧＬごとに設けられており、隣接するゲートバスラインＧＬの下方に位置する第１絶縁層８ａは互いに分離していてもよい。基板１の法線方向から見たとき、ゲートバスラインＧＬのエッジ（この例ではゲートバスラインＧＬおよびゲート電極ＧＥのエッジ）は、第１絶縁層８ａの内部に位置してもよい。これにより、交差部の容量を小さく抑えつつ、ゲートバスラインＧＬに生じる段差をさらに低減できる。
あるいは、図４Ｃに示すように、第１絶縁層８ａは、第１方向および第２方向に隣接する複数の画素領域に亘って延びていてもよい。第１絶縁層８ａは、表示領域のうち、各ＴＦＴ１０１の第２領域７２を含む領域以外の略全体に形成されていてもよい。このような第１絶縁層８ａは、第１の絶縁膜Ｌ１を形成した後、第１の絶縁膜Ｌ１に、各ＴＦＴ１０１の酸化物半導体層７のチャネル領域となる部分の両側をそれぞれ露出する開口部８ｐを形成することで得られる。
＜他のＴＦＴ構造＞
図５Ａ、図５Ｂおよび図５Ｃは、それぞれ、アクティブマトリクス基板１００１における他のＴＦＴ１０２、ＴＦＴ１０３およびＴＦＴ１０４を例示する断面図である。
図５Ａに示すように、基板１の法線方向から見たとき、ＴＦＴ１０２において、ゲート電極ＧＥと第１領域７１とが略整合していてもよい。この場合、第１領域７１の全体がチャネル領域７１０となり、オフセット領域は形成されない。
図５Ｂに示すＴＦＴ１０３は、第１領域７１が、チャネル領域７１０と、第２領域７２との間に、チャネル領域７１０よりも比抵抗が低く、かつ、第２領域７２よりも比抵抗の高い部分（以下、「サイド部」）７１Ｂを有する点で、ＴＦＴ１０１と異なる。
ＴＦＴ１０３では、第１絶縁層８ａは、側面にテーパ部を有している。酸化物半導体層７の第１領域７１は、基板１の法線方向から見たとき、第１絶縁層８ａの上面に重なる主部７１Ａと、テーパ部に重なるサイド部７１Ｂとを含む。サイド部７１Ｂの比抵抗は、主部７１Ａよりも低く、かつ、第２領域７２よりも高い。
主部７１Ａは、チャネル領域７１０を含む。サイド部７１Ｂの少なくとも一部はオフセット領域（すなわち、基板１の法線方向から見たとき、ゲート電極ＧＥに重なっていない領域）である。サイド部７１Ｂの全体がオフセット領域であってもよい。サイド部７１Ｂは、シリコンＴＦＴにおけるＬＤＤ領域と同様の機能を有するので、サイド部７１Ｂを設けることで、リーク電流を抑制できる。
主部７１Ａおよびサイド部７１Ｂは、例えば、第１絶縁層８ａをマスクとして酸化物半導体層７の低抵抗化を行うことで形成される。第１絶縁層８ａのうち厚さが相対的に小さいテーパ部とテーパ部以外の厚い部分との、マスクとしての機能の差を利用して、第１領域７１に抵抗の異なる領域が形成されるように、酸化物半導体層７の低抵抗化の方法や条件、第１絶縁層８ａの厚さ、材料、テーパ形状などを調整する。低抵抗化方法は、プラズマ処理であってもよいし、水素供与性の膜（第２絶縁層９）を用いて酸化物半導体を還元させることで低抵抗化する方法でもよい。
図５Ｃに例示するＴＦＴ１０４は、前述した他のＴＦＴとはチャネル長方向が異なっている。前述した例では、画素ＴＦＴのチャネル長方向は、ゲートバスラインＧＬに略平行に（第１方向に略平行）であるが、ＴＦＴ１０４のチャネル長方向は、例えば、ソースバスラインＳＬに略平行（第２方向に略平行）である。この場合、酸化物半導体層は、対応する画素領域から、ゲートバスラインＧＬを横切って、第２方向に隣接する画素領域まで延びていてもよい。図５Ｃでは、第１絶縁層８ａは、基板１の法線方向から見たとき、ゲートバスラインＧＬと基板１との間を第１方向に延びている。なお、第１絶縁層８ａの平面形状はこれに限定されず、図４Ａ～図４Ｃと同様の形状を有し得る。さらに、図５Ｃは下部ソース配線構造を有するが、ソースバスラインＳＬがゲートバスラインＧＬよりも上層に形成されていてもよい。
（変形例１）
図６Ａは、アクティブマトリクス基板１００２における１つの画素領域ＰＩＸを例示する平面図である。図６Ｂは、図６ＡにおけるＶＩｂ－ＶＩｂ’線に沿った断面図であり、画素領域ＰＩＸに形成されたＴＦＴ（画素ＴＦＴ）１０５の断面構造を示す。
アクティブマトリクス基板１００２は、ゲートバスラインＧＬおよび酸化物半導体層７よりも上層にソースバスラインＳＬを設ける点で、アクティブマトリクス基板１００１と異なる。以下では、アクティブマトリクス基板１００１と異なる点のみを説明し、同様の構造については説明を省略する。
まず、アクティブマトリクス基板１００２の層構造を説明する。アクティブマトリクス基板１００２は、基板１側から、第１メタル層Ｍ１、下部絶縁層５、酸化物半導体膜、第１の絶縁膜Ｌ１、第２の絶縁膜Ｌ２、第２メタル層Ｍ２、層間絶縁層１０、第３メタル層Ｍ３、および、上部絶縁層１３をこの順で含む。第１メタル層Ｍ１は、各画素ＴＦＴの遮光層を含む。第１メタル層Ｍ１に、タッチ配線などの他の配線を形成してもよい。第２メタル層Ｍ２は、アクティブマトリクス基板１００１と同様に、複数のゲートバスラインＧＬおよび各画素ＴＦＴのゲート電極ＧＥを含むゲートメタル層である。第２メタル層Ｍ２上に層間絶縁層１０を介して配置された第３メタル層Ｍ３は、複数のソースバスラインＳＬおよび各画素ＴＦＴのソース電極を含むソースメタル層である。第３メタル層Ｍ３は、各画素ＴＦＴのドレイン電極ＤＥをさらに含んでもよい。
アクティブマトリクス基板１００２のＴＦＴ１０５は、下部絶縁層５上に配置された酸化物半導体層７と、酸化物半導体層７の一部上にゲート絶縁層ＧＩを介して配置されたゲート電極ＧＥと、ソース電極ＳＥおよびドレイン電極ＤＥとを備える。下部絶縁層５の基板１側に、導電層３をさらに備えてもよい。ＴＦＴ１０５は、酸化物半導体層７およびゲート電極ＧＥよりも上層の第２メタル層Ｍ２内にソース電極ＳＥおよびドレイン電極ＤＥを有する。ゲート絶縁層ＧＩ、酸化物半導体層７および導電層３の構造や材料については、アクティブマトリクス基板１００１と同様である。
本変形例では、交差部Ｒにおいて、ソースバスラインＳＬおよびゲートバスラインＧＬの間には、下部絶縁層５、第２絶縁層９および層間絶縁層１０が位置しており、重なり容量Ｃｇｓは小さく抑えられている。このため、交差部Ｒに、第１の絶縁膜Ｌ１から形成された絶縁層を配置していない。なお、図２Ａ等に示したように、交差部Ｒに、第１の絶縁膜Ｌ１から形成された絶縁層８ｂをさらに配置してもよい。また、図３Ｂ、図３Ｃに示したように、第１絶縁層８ａは複数の画素領域ＰＩＸに亘って延びていてもよい。
アクティブマトリクス基板１００２では、第２メタル層Ｍ２上に層間絶縁層１０が形成されている。層間絶縁層１０は、第２絶縁層９と、ゲート電極ＧＥを含む第２メタル層Ｍ２とを覆っている。
ソース電極ＳＥおよびドレイン電極ＤＥは、層間絶縁層１０上に配置されている。この例では、ソース電極ＳＥおよびドレイン電極ＤＥは、ソースバスラインＳＬと同じ導電膜を用いて（すなわち第３メタル層Ｍ３内に）形成されている。ソース電極ＳＥは、対応するソースバスラインＳＬに電気的に接続されている。図示するように、ソースバスラインＳＬの一部であってもよい。ドレイン電極ＤＥは、対応する画素電極ＰＥに電気的に接続されている。
層間絶縁層１０には、酸化物半導体層７の第２領域７２の一部（ソースコンタクト領域７２ｓ）を露出する第１開口部１０ｓと、第２領域７２の他の一部（ドレインコンタクト領域７２ｄ）を露出する第２開口部１０ｄとが設けられている。ソース電極ＳＥは、層間絶縁層１０上および第１開口部１０ｓ内に配置され、第１開口部１０ｓ内でソースコンタクト領域７２ｓに接続されている。ドレイン電極ＤＥは、層間絶縁層１０上および第２開口部１０ｄ内に配置され、第２開口部１０ｄ内でドレインコンタクト領域７２ｄに接続されている。
なお、ＴＦＴ１０５は、第３メタル層Ｍ３内にドレイン電極ＤＥを有していなくてもよい。例えば、アクティブマトリクス基板１００１と同様に、画素電極ＰＥが直接酸化物半導体層７に接していてもよい。
（変形例２）
図７Ａは、アクティブマトリクス基板１００３における１つの画素領域ＰＩＸを例示する平面図である。図７Ｂは、図７ＡにおけるＶＩＩｂ－ＶＩＩｂ’線に沿った断面図であり、画素領域ＰＩＸに形成されたＴＦＴ（画素ＴＦＴ）１０５の断面構造を示す。図７Ｃは、図７ＡにおけるＶＩＩｃ－ＶＩＩｃ’線に沿った断面図であり、タッチ配線ＴＬおよびソースバスラインＳＬの断面構造を示す。
アクティブマトリクス基板１００３は、インセルタッチパネル型表示装置に適用される基板であり、タッチセンサ用の電極および配線を有する。本明細書では、タッチセンサが自己容量方式であっても、相互容量方式であっても、アクティブマトリクス基板側に配置されたタッチセンサ用の電極を、単に「タッチセンサ電極」と呼び、タッチセンサ電極に電気的に接続されたタッチセンサ用の配線を「タッチ配線」と呼ぶ。
アクティブマトリクス基板１００３は、複数のタッチ配線ＴＬおよび複数のタッチセンサ電極をさらに備える。各タッチ電極は、対応する１つのタッチ配線ＴＬに接続されている。
各タッチセンサ電極は、例えば複数の画素領域に対応して配置されている。共通電極ＣＥが複数のセグメントに分離されており、各セグメントがタッチセンサ電極として機能してもよい。この場合、共通電極ＣＥとして機能させる表示モードと、タッチセンサ電極として機能させるタッチ検出モードとが時分割で切り替えられるように構成されていてもよい。表示モードでは、タッチ配線ＴＬを介して共通電極ＣＥに共通信号が印加され、タッチ検出モードでは、タッチ配線ＴＬを介して、タッチセンサ電極（共通電極ＣＥの各セグメント）にタッチ駆動信号が印加される。
本変形例では、タッチ配線ＴＬは、第１メタル層Ｍ１内に形成されている。各タッチ配線ＴＬは、例えば、複数のソースバスラインＳＬの１つに少なくとも部分的に重なるように、第２方向に延びている。
また、本変形例では、第１の絶縁膜Ｌ１から、各ＴＦＴ１０５の第１領域７１上に配置された第１絶縁層８ａと、各交差部Ｒに配置された絶縁層８ｂと、各タッチ配線ＴＬとソースバスラインＳＬとの間に配置された絶縁層８ｃとが形成されている。従って、各タッチ配線ＴＬとソースバスラインＳＬとの間には、第１の絶縁膜Ｌ１から形成された絶縁層８ｃと、絶縁層８ｃ上に延設された第２絶縁層９とが位置する。タッチ配線ＴＬとソースバスラインＳＬとの間に絶縁層８ｃを配置することで、ソースバスラインＳＬとタッチ配線ＴＬとの容量を低減できる。
基板１の法線方向から見たとき、ソースバスラインＳＬのうち絶縁層８ｃの上方に位置する部分のエッジは、絶縁層８ｃの内部（絶縁層８ｃのエッジの内側）に位置してもよい。これにより、絶縁層８ｃに起因してソースバスラインＳＬに段差が生じるのを抑制できる。
アクティブマトリクス基板１００３ではタッチ配線ＴＬを第１メタル層Ｍ１内に形成しているが、第１メタル層Ｍ１内にソースバスラインＳＬを形成し（下部ソース配線構造）、第２メタル層Ｍ２よりも上方に位置する他のメタル層（例えば第３メタル層Ｍ３）にタッチ配線ＴＬを形成してもよい。タッチ配線ＴＬを形成するためのメタル層を別途設けてもよい。このような場合でも、タッチ配線ＴＬとソースバスラインＳＬとの間に、第１の絶縁膜Ｌ１から形成された絶縁層を配置することで、重なり容量を低減できる。
相互容量方式および自己容量方式のタッチセンサの具体的な構造、駆動方法などは、例えば特開２０１８－５４８４号公報、国際出願第２０１８／０９２７５８号、国際出願第２０１７／１２６６０３号、特開２０１６－１２６３３６号公報などに記載されており、公知であるので、詳細な説明を省略する。参考のために、特開２０１８－５４８４号公報、国際出願第２０１８／０９２７５８号、国際出願第２０１７／１２６６０３号、特開２０１６－１２６３３６号公報の開示内容の全てを本明細書に援用する。
＜アクティブマトリクス基板１００１の製造方法＞
アクティブマトリクス基板１００１を例に、本実施形態のアクティブマトリクス基板の製造方法を説明する。
図８～図１７は、それぞれ、アクティブマトリクス基板１００１の製造方法を説明するための工程断面図である。図１８および図１９は、それぞれ、図１１および図１４に対応する工程平面図である。図２０は、プロセスフローを示す図である。以下では、アクティブマトリクス基板１００１における複数の単位領域のうちの１つの単位領域について製造方法の説明を行う。
・ＳＴＥＰ１：第１メタル層Ｍ１の形成（図８）
基板１上に、例えばスパッタリング法で、第１の導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、公知のフォトリソ工程により、第１の導電膜のパターニングを行う。ここでは、第１の導電膜上にレジスト膜を形成し、第１のフォトマスクを用いてレジスト膜を露光することで、第１のレジスト層（不図示）を形成する。第１のレジスト層をマスクとして、第１の導電膜のエッチング（例えばウェットエッチング）を行う。
このようにして、図８に示すように、ソースバスラインＳＬ、各ＴＦＴのソース電極ＳＥ、および、各ＴＦＴの遮光層として機能する導電層３を含む第１メタル層Ｍ１を形成する。
基板１としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
第１の導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、第１の導電膜として、Ｔｉを下層とし、Ｃｕを上層とする積層膜を用いる。
・ＳＴＥＰ２：下部絶縁層５の形成（図９）
次いで、図９に示すように、第１メタル層Ｍ１を覆うように、下部絶縁層５（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成する。この後、公知のフォトリソ工程により、下部絶縁層５のパターニングを行う。これにより、各画素領域において、ソース電極ＳＥ（またはソースバスラインＳＬ）の一部を露出するソース用開口部５ｐを形成する。
下部絶縁層５は例えばＣＶＤ法で形成される。下部絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。下部絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素（ＳｉＮｘ）層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素（ＳｉＯ２）層、酸化窒化珪素層等を形成してもよい。ここでは、下部絶縁層５として、例えば、ＣＶＤ法を用いて、酸化珪素（ＳｉＯ２）層（厚さ：例えば３５０ｎｍ）を形成する。あるいは、下部絶縁層５として、窒化珪素（ＳｉＮｘ）層（厚さ：５０～６００ｎｍ）を下層、酸化珪素（ＳｉＯ２）層（厚さ：５０～６００ｎｍ）を上層とする積層膜を形成してもよい。
・ＳＴＥＰ３：酸化物半導体層７の形成（図１０）
続いて、下部絶縁層５の上に酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）を形成する。この後、酸化物半導体膜のアニール処理を行ってもよい。続いて、公知のフォトリソ工程により酸化物半導体膜のパターニングを行う。これにより、図１０に示すように、ＴＦＴ１０１の活性層となる酸化物半導体層７を得る。酸化物半導体層７は、ソース用開口部５ｐ内で、ソース電極ＳＥに接続される。酸化物半導体層７は、ソース電極ＳＥに直接接してもよい。
酸化物半導体膜は、例えばスパッタ法で形成され得る。ここでは、酸化物半導体膜として、Ｉｎ、ＧａおよびＺｎを含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（厚さ：５０ｎｍ）膜を形成する。酸化物半導体膜のパターニングは、例えば、燐酸、硝酸および酢酸を含むＰＡＮ系エッチング液によるウェットエッチングで行ってもよい。
・ＳＴＥＰ４：第１絶縁層８ａの形成（図１１および図１８）
次いで、下部絶縁層５および酸化物半導体層７を覆うように、第１の絶縁膜Ｌ１を形成する。第１の絶縁膜Ｌ１の材料および厚さについては、前述した通りである。第１の絶縁膜Ｌ１として、厚さが例えば１００ｎｍのＳｉＯ２膜を形成する。
この後、第１の絶縁膜Ｌ１のパターニングを行う。ここでは、第１の絶縁膜Ｌ１上にレジスト層を形成し、これをマスクとして第１の絶縁膜Ｌ１のエッチング（例えばドライエッチング）を行う。これにより、図１１および図１８に示すように、酸化物半導体層７の第１領域７１を覆う第１絶縁層８ａと、交差部Ｒに位置する絶縁層８ｂとを得る。なお、ここでは、第１の絶縁膜Ｌ１から、互いに分離した第１絶縁層８ａおよび絶縁層８ｂを形成しているが、パターニング後の形状はこれに限定されない。第１の絶縁膜Ｌ１から所定の平面形状を有する絶縁層を適宜形成し得る（図４Ａ～図４Ｃ参照）。
・ＳＴＥＰ５：低抵抗領域の形成（図１２）
この後、酸化物半導体層７のうち第１の絶縁膜Ｌ１から露出した領域の低抵抗化を行う。酸化物半導体層７の露出領域に対し、低抵抗化処理（例えばプラズマ処理）を行ってもよい。これにより、図１２に示すように、基板１の主面の法線方向から見たとき、酸化物半導体層７のうち第１の絶縁膜Ｌ１から露出した領域（ここでは、第１絶縁層８ａに重なっていない領域）は、第１の絶縁膜Ｌ１で覆われている第１領域７１の比抵抗よりも低い第２領域（低抵抗領域）７２となる。低抵抗領域は、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。
低抵抗化処理の方法および条件などは、例えば特開２００８－４０３４３号公報に記載されている。参考のために、特開２００８－４０３４３号公報の開示内容の全てを本明細書に援用する。
本低抵抗化工程では、プラズマ処理などの低抵抗化処理を行わなくてもよい。例えば、後述するように、第２の絶縁膜Ｌ２を形成することで、酸化物半導体層７のうち第２の絶縁膜Ｌ２に接する部分を、接していない部分よりも低抵抗化してもよい。
・ＳＴＥＰ６：第２絶縁層９の形成（図１３）
次いで、図１３に示すように、第１の絶縁膜Ｌ１および酸化物半導体層７を覆うように、第２の絶縁膜Ｌ２を形成する。第２の絶縁膜Ｌ２の材料および厚さについては、前述した通りである。第２の絶縁膜Ｌ２として、厚さが例えば１００ｎｍのＳｉＮ膜を形成する。これにより、第１絶縁層８ａおよび第２絶縁層９を含むゲート絶縁層ＧＩが得られる。
前述したように、第２の絶縁膜Ｌ２として、ＳｉＮ膜などの水素供与性の膜を用いる場合には、酸化物半導体層７の露出部分に接するように第２の絶縁膜Ｌ２を形成することで、酸化物半導体層７の露出部分の低抵抗化を行うことが可能である。
ＳＴＥＰ７：ゲート電極ＧＥの形成（図１４および図１９）
第２絶縁層９上に、第２の導電膜を形成し、公知のフォトリソ工程により第２の導電膜のパターニング（例えばウェットエッチング）を行う。これにより、図１４および図１９に示すように、ゲートバスラインＧＬおよび各ＴＦＴのゲート電極ＧＥを含む第２メタル層Ｍ２を形成する。
第２の導電膜として、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。第２の導電膜は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。ここでは、Ｔｉ膜を下層、Ｃｕ膜を上層とする積層膜を用いる。
・ＳＴＥＰ８：上部絶縁層１３の形成（図１５）
次に、図１５に示すように、第２メタル層Ｍ２を覆うように上部絶縁層１３を形成する。ここでは、上部絶縁層１３として、無機絶縁層１１（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）および有機絶縁層１２（厚さ：例えば１～３μｍ、好ましくは２～３μｍ）をこの順で形成する。有機絶縁層１２のうち非表示領域に位置する部分全体を除去してもよい。なお、有機絶縁層１２を形成しなくてもよい。
無機絶縁層１１は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。ここでは、無機絶縁層１１として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。有機絶縁層１２は、例えば、感光性樹脂材料を含む有機絶縁膜（例えばアクリル系樹脂膜）であってもよい。この後、有機絶縁層１２のパターニングを行う。これにより、各画素領域ＰＩＸにおいて、有機絶縁層１２に、無機絶縁層１１の一部を露出する開口部１２ｐを形成する。開口部１２ｐは、基板１の法線方向から見たとき、酸化物半導体層７の第２領域７２に重なるように配置される。
・ＳＴＥＰ９：第１透明導電層Ｔ１の形成（図１６）
続いて、図１６に示すように、上部絶縁層１３上に、共通電極ＣＥを含む第１透明導電層Ｔ１を形成する。
まず、上部絶縁層１３上に、不図示の第１の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。ここでは、例えば、スパッタリング法で、第１の透明導電膜としてインジウム－亜鉛酸化物膜を形成する。第１の透明導電膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。この後、第１の透明導電膜のパターニングを行う。パターニングでは、例えば、シュウ酸系エッチング液を用いてウェットエッチングを行ってもよい。これにより、共通電極ＣＥを得る。共通電極ＣＥは、例えば、画素コンタクトホールＣＨｐが形成される画素コンタクト部形成領域上に開口部を有している。共通電極ＣＥは、画素コンタクト部形成領域を除いて、表示領域の略全体に亘って配置されていてもよい。
・ＳＴＥＰ１０：誘電体層１７の形成（図１７）
次いで、図１７に示すように、共通電極ＣＥを覆うように誘電体層（厚さ：５０～５００ｎｍ）１７を形成する。
誘電体層１７の材料は、無機絶縁層１１の材料として例示した材料と同じであってもよい。ここでは、誘電体層１７として、例えばＣＶＤ法でＳｉＮ膜を形成する。
この後、公知のフォトリソ工程により、誘電体層１７、無機絶縁層１１および第２絶縁層９のエッチングを行い、開口部１７ｐ、１１ｐ、９ｐを形成する。これにより、画素領域ＰＩＸには、酸化物半導体層７の第２領域７２の一部を露出する画素コンタクトホールＣＨｐが形成される。画素コンタクトホールＣＨｐは、無機絶縁層１１に形成された開口部１１ｐ、有機絶縁層１２の開口部１２ｐ、誘電体層１７の開口部１７ｐおよび第２絶縁層９の開口部９ｐから構成される。
なお、ここでは、無機絶縁層１１のパターニングを誘電体層１７と同時に行っている。代わりに、有機絶縁層１２を形成した後、誘電体層１７を形成する前に、有機絶縁層１２をマスクとして無機絶縁層１１および第２絶縁層９のパターニングを行ってもよい。
・ＳＴＥＰ１１：第２透明導電層Ｔ２の形成（図２Ａおよび図２Ｂ）
次いで、誘電体層１７上に、画素電極ＰＥを含む第２透明導電層Ｔ２を形成する。具体的には、まず、誘電体層１７上および画素コンタクトホールＣＨｐ内に、不図示の第２の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第２の透明導電膜の材料は、第１の透明導電膜の材料として例示した材料と同じであってもよい。次いで、第２の透明導電膜のパターニングを行う。ここでは、例えば、シュウ酸系エッチング液を用いて、第２の透明導電膜のウェットエッチングを行う。これにより、各画素領域ＰＩＸに、スリット（または切欠き部）を有する画素電極ＰＥを形成する（図２Ａおよび図２Ｂ参照）。画素電極ＰＥは、誘電体層１７上および画素コンタクトホールＣＨｐ内に形成され、画素コンタクトホールＣＨｐ内で酸化物半導体層７の第２領域７２に接する。このようにして、アクティブマトリクス基板１００１が製造される。
（アクティブマトリクス基板１００２の製造方法）
図２１は、アクティブマトリクス基板１００２のプロセスフローを示す図である。
以下、アクティブマトリクス基板１００２の製造方法を説明する。ここでは、上述したアクティブマトリクス基板１００１の製造方法と異なる点を主に説明し、同様の工程については説明を省略する。
まず、アクティブマトリクス基板１００１と同様に、第１メタル層Ｍ１、下部絶縁層５、酸化物半導体層７、第１絶縁層８ａ、第２絶縁層９および第２メタル層Ｍ２を形成する。ただし、第１メタル層Ｍ１内にソース電極ＳＥ、ソースバスラインＳＬを形成しない。従って、下部絶縁層５に、ソース電極と酸化物半導体層とを接続するための開口部を形成しなくてもよい。
第２メタル層Ｍ２の形成後、第２メタル層Ｍ２を覆う層間絶縁層１０を形成する。層間絶縁層１０は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは１００ｎｍ以上１０００ｎｍ以下でもよい。ここでは、層間絶縁層１０として、例えば、ＳｉＯ２層（厚さ：例えば３００ｎｍ）をＣＶＤ法で形成する。この後、例えばドライエッチングで、層間絶縁層１０に、酸化物半導体層７の第２領域７２の一部（ソースコンタクト領域７２ｓ）を露出する第１開口部１０ｓと、第２領域７２の他の一部（ドレインコンタクト領域７２ｄ）を露出する第２開口部１０ｄとを形成する。
続いて、層間絶縁層１０上に第３メタル層Ｍ３を形成する。具体的には、まず、層間絶縁層１０上に第３の導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、第３の導電膜をパターニングする。これにより、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースバスラインＳＬを含む第３メタル層Ｍ３を形成する。ソース電極ＳＥ、ドレイン電極ＤＥは、それぞれ、第１開口部１０ｓ、第２開口部１０ｄ内で、酸化物半導体層７に接続される。
第３の導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造、モリブデン膜－アルミニウム膜－モリブデン膜などの３層構造などを有していてもよい。なお、第２の導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：５０～４００ｎｍ）を上層とする積層膜を用いる。Ｔｉ膜などのオーミック導電膜を最下層とする積層膜を用いると、酸化物半導体層７とのコンタクト抵抗をより効果的に低減できる。
その後は、アクティブマトリクス基板１００１と同様に、上部絶縁層１３、第１透明導電層Ｔ１、誘電体層１７および第２透明導電層Ｔ２を形成することで、アクティブマトリクス基板１００２が製造される。
＜酸化物半導体＞
本実施形態における各ＴＦＴの酸化物半導体層に含まれる酸化物半導体（金属酸化物、または酸化物材料ともいう。）は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、２層のうちゲート電極側に位置する層（ボトムゲート構造なら下層、トップゲート構造なら上層）に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層（ボトムゲート構造なら上層、トップゲート構造なら下層）に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９１１号公報に記載されている。参考のために、特開２０１４－００７３９１１号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、非晶質でもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９１１号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９０６２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９０６２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
本発明の実施形態は、モノリシックに形成された周辺回路を有するアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
１ ：基板
３ ：導電層
５ ：下部絶縁層
５ｐ ：ソース用開口部
７ ：酸化物半導体層
８ａ ：第１絶縁層
８ｂ、８ｃ ：絶縁層
８ｐ ：開口部
９ ：第２絶縁層
９ｐ ：開口部
１０ ：層間絶縁層
１０ｓ ：第１開口部
１０ｄ ：第２開口部
１１ ：無機絶縁層
１２ ：有機絶縁層
１３ ：上部絶縁層
１７ ：誘電体層
７１ ：第１領域
７１Ａ ：主部
７１Ｂ ：サイド部
７２ ：第２領域
７２ｄ ：ドレインコンタクト領域
７２ｓ ：ソースコンタクト領域
７１０ ：チャネル領域
７１１ ：ソース側オフセット領域
７１２ ：ドレイン側オフセット領域
１００１、１００２、１００３ ：アクティブマトリクス基板
ＣＥ ：共通電極
ＣＨｐ ：画素コンタクトホール
ＤＥ ：ドレイン電極
ＧＥ ：ゲート電極
ＧＩ ：ゲート絶縁層
ＧＬ ：ゲートバスライン
Ｌ１ ：第１の絶縁膜
Ｌ２ ：第２の絶縁膜
Ｍ１ ：第１メタル層
Ｍ２ ：第２メタル層
Ｍ３ ：第３メタル層
ＰＥ ：画素電極
ＰＩＸ ：画素領域
Ｒ ：交差部
ＳＥ ：ソース電極
ＳＬ ：ソースバスライン
Ｔ１ ：第１透明導電層
Ｔ２ ：第２透明導電層
ＴＬ ：タッチ配線
ｈ１、ｈ２、ｈ３ ：欠損部

Claims (25)

  1. 基板と、前記基板に支持された複数の酸化物半導体ＴＦＴと、を備え、
    各酸化物半導体ＴＦＴは、
    第１領域と、前記第１領域よりも比抵抗の低い第２領域とを含む酸化物半導体層と、
    前記酸化物半導体層の前記第１領域の少なくとも一部上に、ゲート絶縁層を介して配置されたゲート電極と、を有し、
    前記ゲート絶縁層は、第１絶縁層と、前記第１絶縁層上に配置された第２絶縁層とを含み、
    前記基板の法線方向から見たとき、前記第１絶縁層は、前記第１領域に重なり、かつ、前記第２領域に重なっておらず、前記第２絶縁層は、前記第１領域と、前記第２領域の少なくとも一部とに重なる、アクティブマトリクス基板。
  2. 前記第２絶縁層は、前記第１絶縁層の側面および上面を覆っている、請求項１に記載のアクティブマトリクス基板。
  3. 前記第１絶縁層は、前記第２絶縁層とは異なる絶縁材料を含む、請求項１または２に記載のアクティブマトリクス基板。
  4. 前記第２絶縁層は、前記第２領域の前記少なくとも一部に直接接している、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 前記酸化物半導体層の前記第１領域は、前記基板の法線方向から見たとき、前記ゲート電極に重なるチャネル領域と、前記ゲート電極に重ならないが前記第１絶縁層に重なるオフセット領域と、を含む、請求項１から４のいずれかに記載のアクティブマトリクス基板。
  6. 前記第２絶縁層は、前記酸化物半導体層に含まれる酸化物半導体を還元し得る層である、請求項１から５のいずれかに記載のアクティブマトリクス基板。
  7. 前記第２絶縁層は、水素を供給可能な水素供与性の層であり、前記第１絶縁層は、酸素を供給可能な酸素供与性の層である、請求項１から６のいずれかに記載のアクティブマトリクス基板。
  8. 前記第１絶縁層は酸化珪素層であり、前記第２絶縁層は窒化珪素層である、請求項７に記載のアクティブマトリクス基板。
  9. 前記第１絶縁層は、側面にテーパ部を有し、
    前記酸化物半導体層の前記第１領域は、前記基板の法線方向から見たとき、前記第１絶縁層の上面に重なる主部と、前記テーパ部に重なるサイド部と、を含み、
    前記サイド部の比抵抗は、前記主部よりも低く、かつ、前記第２領域よりも高い、請求項１から８のいずれかに記載のアクティブマトリクス基板。
  10. 前記アクティブマトリクス基板は、
    前記基板に支持され、かつ、第１方向に延びる複数のゲートバスラインと、
    前記基板に支持され、かつ、前記第１方向に交差する第２方向に延びる複数のソースバスラインと、をさらに備え、
    前記アクティブマトリクス基板は、複数の画素領域を有し、前記各酸化物半導体ＴＦＴは、前記複数の画素領域の１つに対応付けて配置されており、
    前記各酸化物半導体ＴＦＴは、前記酸化物半導体層の前記第２領域の一部に電気的に接続されたソース電極をさらに有し、
    前記各酸化物半導体ＴＦＴの前記ゲート電極は、前記複数のゲートバスラインの１つに電気的に接続されており、前記ソース電極は、前記複数のソースバスラインの１つに電気的に接続されている、請求項１から９のいずれかに記載のアクティブマトリクス基板。
  11. 前記複数のソースバスラインは、前記各酸化物半導体ＴＦＴの前記酸化物半導体層および前記複数のゲートバスラインの前記基板側に位置し、
    前記複数のソースバスラインの１つと前記複数のゲートバスラインの１つとが交差する交差部において、前記１つのソースバスラインと前記１つのゲートバスラインとの間に、前記第１絶縁層と同じ絶縁膜から形成された絶縁層と、前記絶縁層上に延設された前記第２絶縁層とが位置している、請求項１０に記載のアクティブマトリクス基板。
  12. 前記第１絶縁層と前記絶縁層とは繋がっている、請求項１１に記載のアクティブマトリクス基板。
  13. 前記第１絶縁層と前記絶縁層とは間隔を空けて配置されている、請求項１１に記載のアクティブマトリクス基板。
  14. 前記第１絶縁層は、前記複数のゲートバスラインの前記１つと前記基板との間に、前記複数の画素領域のうち前記第１方向に配列された２以上の画素領域に亘って延設されている、請求項１０に記載のアクティブマトリクス基板。
  15. 前記基板の法線方向から見たとき、前記複数のゲートバスラインの前記１つのうち前記第１絶縁層の上方に位置する部分のエッジは、前記第１絶縁層の内部に位置する、請求項１４に記載のアクティブマトリクス基板。
  16. 前記第１絶縁層は、前記複数の画素領域のうち前記第２方向に配列された２以上の画素領域に亘って延設されている、請求項１０に記載のアクティブマトリクス基板。
  17. 前記アクティブマトリクス基板は、複数のタッチ配線をさらに備え、
    前記基板の法線方向から見たとき、前記各タッチ配線は、前記複数のソースバスラインの１つに少なくとも部分的に重なるように、前記第２方向に延びており、
    前記各タッチ配線と、前記１つのソースバスラインとの間に、前記第１絶縁層と同じ絶縁膜から形成された絶縁層と、前記絶縁層上に延設された前記第２絶縁層とが位置している、請求項１０に記載のアクティブマトリクス基板。
  18. 前記各タッチ配線は、前記各酸化物半導体ＴＦＴの前記酸化物半導体層および前記複数のゲートバスラインの前記基板側に位置し、前記１つのソースバスラインは、前記複数のゲートバスラインを覆う層間絶縁層上に配置されている、請求項１７に記載のアクティブマトリクス基板。
  19. 前記アクティブマトリクス基板は、前記各酸化物半導体ＴＦＴの前記ゲート電極を覆う層間絶縁層をさらに備え、
    前記各酸化物半導体ＴＦＴの前記ソース電極は、前記層間絶縁層上に配置され、かつ、前記層間絶縁層および前記第２絶縁層に形成された開口部内で、前記酸化物半導体層の前記第２領域の前記一部に電気的に接続されている、請求項１から１０のいずれかに記載のアクティブマトリクス基板。
  20. 前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域と、前記非表示領域に配置された周辺回路と、を有し、
    前記複数の酸化物半導体ＴＦＴは、前記周辺回路を構成する１以上のＴＦＴを含む、請求項１から１９のいずれかに記載のアクティブマトリクス基板。
  21. 前記各酸化物半導体ＴＦＴの前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から１９のいずれかに記載のアクティブマトリクス基板。
  22. 前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項２１に記載のアクティブマトリクス基板。
  23. 複数の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板の製造方法であって、各酸化物半導体ＴＦＴを形成する各ＴＦＴ形成領域において、
    （Ａ）基板上に、前記各酸化物半導体ＴＦＴの活性層となる酸化物半導体層を形成する工程と、
    （Ｂ）前記酸化物半導体層の一部上に、第１の絶縁膜を用いて第１絶縁層を形成する工程と、
    （Ｃ）前記酸化物半導体層のうち前記第１絶縁層から露出した部分の比抵抗を、前記酸化物半導体層の前記一部よりも低くする低抵抗化工程と、
    （Ｄ）前記第１絶縁層および前記酸化物半導体層の上に、第２の絶縁膜を用いて第２絶縁層を形成する工程と、
    （Ｅ）前記第２絶縁層上に、前記基板の法線方向から見たとき、前記酸化物半導体層の前記一部に少なくとも部分的に重なるようにゲート電極を形成する工程と、
    を包含する、アクティブマトリクス基板の製造方法。
  24. 前記工程（Ｃ）は、前記第１絶縁層をマスクとして、前記酸化物半導体層の低抵抗化処理を行う工程を含む、請求項２３に記載の製造方法。
  25. 前記第２の絶縁膜は、前記酸化物半導体層の酸化物半導体を還元し得る絶縁膜であり、
    前記工程（Ｃ）の前記低抵抗化工程は、前記工程（Ｄ）において、前記酸化物半導体層の前記露出した部分に接するように前記第２の絶縁膜を形成することによって行われる、請求項２３に記載の製造方法。
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