JP4942341B2 - 表示装置 - Google Patents

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Description

本発明は、表示装置に関し、特に、トランジスタを含む表示装置に関する。
従来、液晶表示装置や有機ＥＬ表示装置などのトランジスタを含む表示装置が知られている。この従来の表示装置では、画素部にトランジスタが設けられるとともに、画素部の周辺に配置された周辺回路部にも、トランジスタが設けられている。このような従来の表示装置では、外光や表示装置を構成するバックライトからの光がトランジスタに入射する場合には、その入射した光によってトランジスタの能動層にキャリアが励起される場合がある。この場合には、トランジスタがオフ状態に保持されている場合にも、励起されたキャリアによりトランジスタのソース−ドレイン間に電流が流れるという不都合が生じる。このような不都合を解消するために、従来では、画素部および周辺回路部のトランジスタを覆うように遮光膜を設けることによりトランジスタへの光の入射を防止する表示装置が知られている（たとえば、特許文献１参照）。そして、このような表示装置では、トランジスタを覆う遮光膜が意図しないゲート電極として機能するので、遮光膜の電位が変動する場合に、トランジスタのしきい値電圧が変動する。このため、トランジスタの動作が不安定になるという不都合が発生する。そこで、上記特許文献１では、このような不都合を抑制するために、遮光膜の電位を接地電位に固定している。
特開平１０−１８９９９９号公報
上記特許文献１に開示された表示装置では、画素部に設けられたトランジスタのドレイン領域と、周辺回路部に設けられたトランジスタのドレイン領域とに異なる信号電位が供給された場合に、ドレイン領域に印加される信号電位による電界によって、トランジスタがオフ状態である場合にも、画素部に設けられたトランジスタのチャネル領域の電位と、周辺回路部に設けられたトランジスタのチャネル領域の電位とがそれぞれ異なる電位に変動する場合がある。この場合において、画素部および周辺回路部に設けられた全てのトランジスタに対応する遮光膜に共通した接地電位を印加する場合には、遮光膜の接地電位と画素部のトランジスタのチャネル領域の電位との電位差と、遮光膜の接地電位と周辺回路部のトランジスタのチャネル領域の電位との電位差とが異なることになるので、遮光膜の接地電位と画素部のトランジスタのチャネル領域の電位との電位差と、遮光膜の接地電位と周辺回路部のトランジスタのチャネル領域の電位との電位差とのいずれか一方がトランジスタのしきい値電圧を超える場合がある。この場合には、そのトランジスタをオフ状態に保持している場合にも、遮光膜に接地電位が与えられることにより、そのトランジスタがオンする場合があるという不都合がある。その結果、表示装置の動作不良が生じる場合があるという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、遮光膜の電位の変動に起因してトランジスタの動作が不安定になるのを抑制し、かつ、動作不良が発生するのを抑制することが可能な表示装置を提供することである。
課題を解決するための手段および発明の効果
上記目的を達成するために、この発明の一の局面における表示装置は、所定の機能を有するとともに、第１トランジスタを含む第１領域と、第１領域に設けられるとともに、第１トランジスタに対応する領域に配置され、第１電位が与えられる第１遮光膜と、所定の機能を有するとともに、第２トランジスタを含む第２領域と、第２領域に設けられるとともに、第２トランジスタに対応する領域に配置され、第２電位が与えられる第２遮光膜とを備え、第１電位は、第１トランジスタのゲート電極に供給される正側電位と負側電位との中間の電位であり、第２電位は、第２トランジスタのゲート電極に供給される正側電位と負側電位との中間の電位である。
この一の局面による表示装置では、上記のように、第１トランジスタに対応する領域に配置された第１遮光膜に第１電位を与えるとともに、第２トランジスタに対応する領域に配置された第２遮光膜に第２電位を与えることによって、第１および第２遮光膜の電位をそれぞれ第１および第２電位に固定することができる。これにより、第１および第２遮光膜の電位が変動しないので、第１および第２遮光膜の電位の変動に伴う第１および第２トランジスタのしきい値電圧の変動を抑制することができる。このため、第１および第２トランジスタの動作を安定させることができる。また、第１領域に設けられた第１遮光膜に第１電位を与えるとともに、第２領域に設けられた第２遮光膜に第２電位を与えることによって、それぞれ所定の機能を有する第１および第２領域に設けられた第１遮光膜と第２遮光膜とに個別に電位を与えることができる。これにより、たとえば、第１および第２トランジスタのオフ状態において、第１および第２トランジスタのドレイン領域にそれぞれ異なる電位が印加されることに起因して、第１領域に含まれる第１トランジスタのチャネル領域の電位と、第２領域に含まれる第２トランジスタのチャネル領域の電位とが異なる値になった場合に、第１トランジスタのチャネル領域の電位に応じて第１遮光膜に与える第１電位を調節することにより、第１遮光膜と第１トランジスタのチャネル領域との間の電位差が第１トランジスタのしきい値電圧を超えないようにすることができる。また、第２トランジスタのチャネル領域の電位に応じて第２遮光膜に与える第２電位を調節することにより、第２遮光膜と第２トランジスタのチャネル領域との間の電位差が第２トランジスタのしきい値電圧を超えないようにすることができる。このため、第１および第２遮光膜にそれぞれ第１電位および第２電位を与えた場合にも、オフ時に第１トランジスタおよび第２トランジスタがオン状態になるのを抑制することができるので、表示装置の動作不良を抑制することができる。また、所定の機能を有する第１領域に第１電位が与えられる第１遮光膜を設けるとともに、所定の機能を有する第２領域に第２電位が与えられる第２遮光膜を設けることによって、トランジスタ毎に遮光膜を設けるとともに、その遮光膜毎に所定の電位を個別に与える場合に比べて、遮光膜に電位を与える配線などの数を減少させることができるので、その分、スペースが増大するのを抑制することができる。これにより、表示装置が大型化するのを抑制することができる。
また、第１電位は、第１トランジスタのゲート電極に供給される正側電位と負側電位との中間の電位であり、第２電位は、第２トランジスタのゲート電極に供給される正側電位と負側電位との中間の電位である。なお、上記の正側電位は、信号ラインに印加される高い電位を意味するとともに、負側電位は、信号ラインに印加される低い電位を意味する。また、上記の中間の電位には、正側電位と負側電位との実質的に中間の電位も含まれる。これにより、第１および第２トランジスタがｐチャネルトランジスタまたはｎチャネルトランジスタのどちらである場合にも、容易に、第１電位が与えられる第１遮光膜と第１トランジスタのチャネル領域との間の電位差を第１トランジスタのオフ領域の電圧範囲内に制御することができるとともに、第２電位が印加された第２遮光膜と第２トランジスタのチャネル領域との間の電位差を第２トランジスタのオフ領域の電圧範囲内に制御することができる。これにより、第１および第２トランジスタが、ｐチャネルトランジスタおよびｎチャネルトランジスタのどちらである場合にも、容易に、オフ時に第１および第２トランジスタがオンするのを抑制することができる。また、第１および第２電位をそれぞれ第１および第２トランジスタのゲート電極に供給される正側電位と負側電位との実質的に中間の電位にすることによって、第１および第２トランジスタのゲート電極にそれぞれ供給される正側電位と負側電位とを用いて、容易に、第１および第２電位を生成することができる。
上記一の局面による表示装置において、好ましくは、第１トランジスタを含む第１領域は、所定の機能を有する第１回路部を含み、第２トランジスタを含む第２領域は、所定の機能を有する第２回路部を含む。このように構成すれば、所定の機能を有する第１回路部に第１トランジスタが設けられ、かつ、所定の機能を有する第２回路部に第２トランジスタが設けられた表示装置において、容易に、それぞれ所定の機能を有する第１回路部および第２回路部に設けられた第１遮光膜と第２遮光膜とに個別に電位を与えることができる。
この場合、好ましくは、第１回路部は、第１トランジスタを有する画素部を含み、第２回路部は、画素部を含む表示部の周辺に設けられ、第２トランジスタを有する周辺回路部を含み、第１遮光膜は、画素部に含まれる第１トランジスタの下方に配置された画素部遮光膜を含み、第２遮光膜は、周辺回路部に含まれる第２トランジスタの下方に配置された周辺回路部遮光膜を含む。このように構成すれば、たとえば、第１および第２トランジスタのオフ状態において、第１および第２トランジスタのドレイン領域にそれぞれ異なる電位が印加されることに起因して、画素部に含まれる第１トランジスタのチャネル領域の電位と、周辺回路部に含まれる第２トランジスタのチャネル領域の電位とが異なる値になった場合に、第１トランジスタのチャネル領域の電位に応じて画素部遮光膜に与える第１電位を調節することにより、画素部遮光膜と第１トランジスタのチャネル領域との間の電位差が第１トランジスタのしきい値電圧を超えないようにすることができる。また、第２トランジスタのチャネル領域の電位に応じて周辺回路部遮光膜に与える第２電位を調節することにより、周辺回路部遮光膜と第２トランジスタのチャネル領域との間の電位差が第２トランジスタのしきい値電圧を超えないようにすることができる。これにより、画素部および周辺回路部において、画素部遮光膜および周辺回路部遮光膜にそれぞれ第１および第２電位を与えた場合にも、オフ時に第１および第２トランジスタがオン状態になるのを抑制することができる。
上記第１回路部が画素部を含む構成において、好ましくは、画素部は、複数の第１トランジスタを含み、画素部の複数の第１トランジスタの少なくとも１つは、スイッチング素子として機能し、画素部遮光膜は、少なくともスイッチング素子として機能する第１トランジスタの下方を覆うように配置されている。このように構成すれば、たとえば、スイッチング素子として機能する第１トランジスタの下方のみを覆うように画素部遮光膜を配置することによって、スイッチング素子として機能する第１トランジスタおよびスイッチング素子として機能しない第１トランジスタの各々の下方に画素部遮光膜を別個に配置する場合に比べて、画素部遮光膜に電位を供給するための配線の引き回しが複雑になるのを抑制することができる。また、映像信号の画素部への供給は、スイッチング素子として機能する第１トランジスタにより制御されるので、スイッチング素子として機能する第１トランジスタの下方に画素部遮光膜を配置すれば、光照射によるリーク電流の発生に起因して、画素部に供給される映像信号の信号電位が変化するという不都合が生じるのを抑制することができる。なお、スイッチング素子として機能する第１トランジスタの能動層としての結晶層を形成する際に、レーザ光を用いて結晶層の結晶化を行う場合に、レーザ光が画素部遮光膜で反射することにより結晶層（能動層）の結晶性がばらついたとしても、スイッチング素子として機能する第１トランジスタの特性は、結晶層（能動層）の結晶性に依存しにくいので、スイッチング素子として機能する第１トランジスタの特性のばらつきを抑制することができる。したがって、スイッチング素子として機能する第１トランジスタの下方のみを覆うように画素部遮光膜を配置すれば、画素部遮光膜に電位を供給するための配線の引き回しが複雑になるのを抑制しながら、映像信号の信号電位に応じた階調以外の階調で画像が表示されるのを抑制することができる。
上記第２回路部が周辺回路部を含む構成において、好ましくは、周辺回路部は、少なくともｐチャネルトランジスタを含み、周辺回路部遮光膜は、少なくともｐチャネルトランジスタの下方に配置されている。このように構成すれば、たとえば、周辺回路部がｎチャネルトランジスタとｐチャネルトランジスタとを含む場合に、ｐチャネルトランジスタの下方のみを覆うように周辺回路部遮光膜を配置することによって、ｎチャネルトランジスタおよびｐチャネルトランジスタの各々の下方に周辺回路部遮光膜を別個に配置する場合に比べて、周辺回路部遮光膜に電位を供給するための配線の引き回しが複雑になるのを抑制することができる。ここで、一般的に、ｎチャネルトランジスタは、ｐチャネルトランジスタに比べてキャリアの移動度が大きいことにより、ｐチャネルトランジスタのゲート幅よりも小さいゲート幅を有するように構成されている。これにより、ｎチャネルトランジスタは、ゲート幅が小さい分、能動層への光の入射による誤動作が起こりにくい。このため、ｎチャネルトランジスタの下方に周辺回路部遮光膜を配置しなかったとしても、周辺回路部の動作が不安定になりやすくなることがない。したがって、ｐチャネルトランジスタの下方のみを覆うように周辺回路部遮光膜を配置すれば、周辺回路部遮光膜に電位を供給するための配線の引き回しが複雑になるのを抑制しながら、周辺回路部の動作が不安定になるのを抑制することができる。
上記一の局面による表示装置において、好ましくは、第１の厚みを有する第１トランジスタの第１ゲート絶縁膜と、第１トランジスタと第１遮光膜との間に設けられ、第１ゲート絶縁膜の第１の厚みの３倍以上の第２の厚みを有する第１絶縁膜と、第３の厚みを有する第２トランジスタの第２ゲート絶縁膜と、第２トランジスタと第２遮光膜との間に設けられ、第２ゲート絶縁膜の第３の厚みの３倍以上の第４の厚みを有する第２絶縁膜とをさらに備える。このように構成すれば、第１遮光膜（第２遮光膜）が意図しないゲート電極として機能する場合に、ゲート絶縁膜として機能する第１絶縁膜（第２絶縁膜）が大きい厚みで形成されるので、第１遮光膜（第２遮光膜）に第１電位（第２電位）を印加した場合にも、第１トランジスタ（第２トランジスタ）のチャネル領域は第１遮光膜（第２遮光膜）の電位の影響を受けにくくなる。この場合、第１遮光膜（第２遮光膜）に印加する第１電位（第２電位）により第１トランジスタ（第２トランジスタ）のチャネル領域に与えられる実効的な電圧は、第１電位（第２電位）と同じ電位を第１トランジスタ（第２トランジスタ）のゲート電極に印加した場合にチャネル領域に与えられる電圧のほぼ１／３になる。これにより、第１遮光膜（第２遮光膜）に第１電位（第２電位）を印加したことに起因する第１トランジスタ（第２トランジスタ）のしきい値電圧の変化を低減することができる。
また、上記第１回路部が画素部を含む構成において、第１回路部は、第１トランジスタを有する画素部を複数含み、１つの画素部遮光膜によって、複数の画素部の各々の第１トランジスタの下方が覆われていてもよい。このように構成すれば、第１回路部において、複数の第１トランジスタに対して１つずつ画素部遮光膜を設けるとともに、その複数の画素部遮光膜に対して所定の電位を個別に与える場合に比べて、画素部遮光膜に電位を与える配線などの数を減少させることができる。これにより、配線数が減少する分、第１回路部が大きくなるのを抑制することができるので、表示装置が大型化するのを抑制することができる。
また、上記第２回路部が周辺回路部を含む構成において、周辺回路部は、ｐチャネルトランジスタに加えて、ｎチャネルトランジスタを含み、周辺回路部遮光膜は、ｎチャネルトランジスタおよびｐチャネルトランジスタの下方に配置されていてもよい。このように構成すれば、周辺回路部のｎチャネルトランジスタおよびｐチャネルトランジスタの両方の動作が不安定になるのを抑制することができる。
また、上記第１および第２ゲート絶縁膜と、第１および第２絶縁膜とをさらに備えた構成において、第１ゲート絶縁膜および第１絶縁膜は、同じ材料からなり、第２ゲート絶縁膜および第２絶縁膜は、同じ材料からなっていてもよい。このように構成すれば、容易に、第１遮光膜（第２遮光膜）に印加する第１電位（第２電位）により第１トランジスタ（第２トランジスタ）のチャネル領域に与えられる実効的な電圧を、第１電位（第２電位）と同じ電位を第１トランジスタ（第２トランジスタ）のゲート電極に印加した場合にチャネル領域に与えられる電圧のほぼ１／３にすることができる。
また、上記正側電位と負側電位との中間の電位を生成する構成において、正側電位と負側電位との中間の電位を生成するための電位生成回路部をさらに備えてもよい。このように構成すれば、容易に、電位生成回路部により、正側電位と負側電位との中間の電位を生成することができる。
また、上記第１電位が第１トランジスタのゲート電極に供給される正側電位と負側電位との中間の電位であり、第２電位が第２トランジスタのゲート電極に供給される正側電位と負側電位との中間の電位である構成において、第１領域および第２領域の少なくとも一方は、ｎチャネルトランジスタおよびｐチャネルトランジスタの両方を含んでいてもよい。このように構成すれば、第１領域がｎチャネルトランジスタおよびｐチャネルトランジスタの両方を含む場合に、第１領域のｎチャネルトランジスタおよびｐチャネルトランジスタの下方に配置された第１遮光膜に、第１領域のｎチャネルトランジスタ（ｐチャネルトランジスタ）のゲート電極に供給される正側電位と負側電位との中間の電位を印加することにより、容易に、第１遮光膜とｎチャネルトランジスタのチャネル領域との間の電位差をｎチャネルトランジスタのオフ領域の電圧範囲内に制御することができるとともに、第１遮光膜とｐチャネルトランジスタのチャネル領域との間の電位差をｐチャネルトランジスタのオフ領域の電圧範囲内に制御することができる。また、第２領域がｎチャネルトランジスタおよびｐチャネルトランジスタの両方を含む場合には、第２領域のｎチャネルトランジスタおよびｐチャネルトランジスタの下方に配置された第２遮光膜に、第２領域のｎチャネルトランジスタ（ｐチャネルトランジスタ）のゲート電極に供給される正側電位と負側電位との中間の電位を印加することにより、容易に、第２遮光膜とｎチャネルトランジスタのチャネル領域との間の電位差をｎチャネルトランジスタのオフ領域の電圧範囲内に制御することができるとともに、第２遮光膜とｐチャネルトランジスタのチャネル領域との間の電位差をｐチャネルトランジスタのオフ領域の電圧範囲内に制御することができる。
以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置の全体構成を概略的に示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置の画素部の回路図である。図３は、図１に示した第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタ近傍の構造を示した断面図である。まず、図１〜図３を参照して、第１実施形態による液晶表示装置の構成について説明する。
第１実施形態による液晶表示装置は、図１に示すように、液晶表示パネル１と、液晶表示パネル１に取り付けられた外部回路部２とを備えている。液晶表示パネル１は、表示部３と、表示部３の周辺に設けられたＨ系ドライバ４およびＶ系ドライバ５とを含んでいる。また、表示部３には、複数の画素部６がマトリクス状に配置されている。各々の画素部６には、スイッチング素子としてのｎチャネルトランジスタ８が配置されるスイッチング素子部７が設けられている。また、各画素部６は、図２に示すように、補助容量９と、画素電極１０と、画素電極１０に対向配置された各画素部６に共通の対向電極１１と、画素電極１０と対向電極１１との間に配置された液晶１２とを含んでいる。なお、画素部６は、本発明の「第１領域」および「第１回路部」の一例であり、ｎチャネルトランジスタ８は、本発明の「第１トランジスタ」の一例である。
また、ｎチャネルトランジスタ８のゲート電極８ａには、ゲート線が接続されている。このゲート線を介してｎチャネルトランジスタ８のゲート電極８ａに正側電位Ｖｄｄおよび負側電位Ｖｂｂが印加される。また、ｎチャネルトランジスタ８のドレイン領域８ｂは、ドレイン線に接続されているとともに、ソース領域８ｃは、補助容量９の一方電極と、画素電極１０とに接続されている。また、ｎチャネルトランジスタ８のドレイン領域８ｂには、ドレイン線を介して映像信号の信号電位Ｖｓｉｇが印加される。また、補助容量９の他方電極と、対向電極１１とは、各画素部６に共通の共通電位Ｖｃｏｍに接続されている。
また、表示部３には、図１に示すように、表示部遮光膜１３が設けられている。この表示部遮光膜１３は、画素部６のスイッチング素子部７の下方を覆うように形成された画素部遮光領域１３ａと、ゲート線およびドレイン線の下方を覆うように形成された格子状の配線部遮光領域１３ｂとによって構成されている。なお、この画素部遮光領域１３ａは、本発明の「第１遮光膜」および「画素部遮光膜」の一例である。画素部遮光領域１３ａは、画素部６のスイッチング素子部７に配置されたｎチャネルトランジスタ８に入射する光を遮光するために設けられており、配線部遮光領域１３ｂと一体的に形成されている。また、配線部遮光領域１３ｂは、ゲート線およびドレイン線に入射する光を遮光するために設けられている。また、表示部遮光膜１３の画素部６のスイッチング素子部７以外の領域に対応する領域は、開口されている。そして、この表示部遮光膜１３の開口された領域を介して、映像を表示する光が出射されるように構成されている。
また、画素部６に含まれるｎチャネルトランジスタ８は、ＴＦＴ（薄膜トランジスタ）によって構成されており、図３に示すような構造を有している。具体的には、ガラス基板１４上に約３００ｎｍの厚みを有する絶縁膜からなるバッファ層１５が形成されている。このバッファ層１５上の所定領域に、上記した表示部遮光膜１３の画素部遮光領域１３ａが設けられている。この表示部遮光膜１３は、約１００ｎｍの厚みを有するＭｏ膜によって構成されている。また、表示部遮光膜１３の画素部遮光領域１３ａおよびバッファ層１５上には、画素部遮光領域１３ａを覆うように約３００ｎｍの厚みを有するＳｉＯ２膜からなる絶縁膜１６が形成されている。
また、絶縁膜１６上の所定領域には、約７０ｎｍの厚みを有する結晶シリコン膜１７が形成されている。この結晶シリコン膜１７は、ｎチャネルトランジスタ８の能動層としての機能を有する。結晶シリコン膜１７には、ｎチャネルトランジスタ８のチャネル領域８ｄと、チャネル領域８ｄを挟むように設けられたドレイン領域８ｂおよびソース領域８ｃとが形成されている。また、ｎチャネルトランジスタ８では、結晶シリコン膜１７にチャネルドープが行われることにより、ｎチャネルトランジスタ８のしきい値電圧Ｖｔｈが所定の正電圧になるように構成されている。なお、この所定の正のしきい値電圧Ｖｔｈは、表示部遮光膜１３の画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与えたときに、ｎチャネルトランジスタ８の下部チャネルがオン状態にならないような値に設定されている。また、結晶シリコン膜１７を覆うように、約１００ｎｍの厚みを有するＳｉＯ２膜からなるｎチャネルトランジスタ８のゲート絶縁膜１８が形成されている。
すなわち、第１実施形態では、表示部遮光膜１３の画素部遮光領域１３ａと、結晶シリコン膜１７との間に設けられた絶縁膜１６の厚み（約３００ｎｍ）が、ｎチャネルトランジスタ８のゲート絶縁膜１８の厚み（約１００ｎｍ）の約３倍になるように構成されていいる。なお、絶縁膜１６を約５００ｎｍの厚みで形成した場合には、絶縁膜１６を形成するプロセスにかかる時間が増大したり、成膜時や、その後のプロセスにおいて絶縁膜１６に生じる応力により絶縁膜１６にクラックが発生するなどの不都合が生じる場合がある。この第１実施形態のように、絶縁膜１６を約３００ｎｍの厚みで形成する場合には、上記のような不都合が生じるのを抑制することが可能である。また、ゲート絶縁膜１８上のチャネル領域８ｄに対応する領域には、約１５０ｎｍの厚みを有する金属膜からなるゲート電極８ａが形成されている。そして、ドレイン領域８ｂ、ソース領域８ｃおよびチャネル領域８ｄが形成された結晶シリコン膜１７と、ゲート絶縁膜１８と、ゲート電極８ａとによって、ｎチャネルトランジスタ８（ＴＦＴ）が形成されている。
また、ゲート電極８ａおよびゲート絶縁膜１８上には、ゲート電極８ａを覆うように絶縁膜１９が形成されている。この絶縁膜１９およびゲート絶縁膜１８の結晶シリコン膜１７のドレイン領域８ｂおよびソース領域８ｃに対応する領域には、それぞれ、絶縁膜１９上に達するプラグ２０ａおよび２０ｂが設けられている。そして、ドレイン領域８ｂは、対応するプラグ２０ａを介して上記したドレイン線に繋がるように構成されているとともに、ソース領域８ｃは、対応するプラグ２０ｂを介して上記した補助容量９の一方電極と、画素電極１０とに繋がるように構成されている。
また、絶縁膜１６およびゲート絶縁膜１８の表示部遮光膜１３の画素部遮光領域１３ａに対応する領域には、絶縁膜１６およびゲート絶縁膜１８を貫通するように形成された１層目のプラグ２１が設けられている。この１層目のプラグ２１は、表示部遮光膜１３の画素部遮光領域１３ａに接続されている。また、ゲート絶縁膜１８上の１層目のプラグ２１に対応する領域には、１層目のプラグ２１に接続される中間配線層２２が設けられている。そして、絶縁膜１９の中間配線層２２に対応する領域には、絶縁膜１９上に達する２層目のプラグ２３が形成されている。この２層目のプラグ２３は、中間配線層２２に接続されている。また、絶縁膜１９上の２層目のプラグ２３に対応する領域には、２層目のプラグ２３に接続される配線層２４が設けられている。この配線層２４は、後述する外部回路部２の電位生成回路部３９ａ（図１参照）に繋がるように構成されている。
また、Ｈ系ドライバ４は、図１に示すように、シフトレジスタ回路２５と、サンプリングトランジスタ２６と、バッファ２７と、ＤＡコンバータ２８とを含んでいる。また、Ｈ系ドライバ４に隣接するように、クロック発生回路２９が配置されている。なお、シフトレジスタ回路２５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９は、本発明の「第２領域」および「周辺回路部」の一例である。これらのシフトレジスタ回路２５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９は、それぞれ、上記した画素部６のｎチャネルトランジスタ８とほぼ同様の構成を有するｎチャネルトランジスタを有している。なお、このｎチャネルトランジスタは、本発明の「第２トランジスタ」の一例である。ただし、このｎチャネルトランジスタでは、ゲート電極に正側電位Ｖｄｄと負側電位Ｖｓｓとが与えられるとともに、ドレイン領域には、それぞれの回路部に応じた信号電位Ｖｓｉｇが供給される。
また、第１実施形態では、シフトレジスタ回路２５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の下方をそれぞれ覆うように、シフトレジスタ回路遮光膜３０、サンプリングトランジスタ遮光膜３１、バッファ遮光膜３２、ＤＡコンバータ遮光膜３３およびクロック発生回路遮光膜３４が設けられている。なお、このシフトレジスタ回路遮光膜３０、サンプリングトランジスタ遮光膜３１、バッファ遮光膜３２、ＤＡコンバータ遮光膜３３およびクロック発生回路遮光膜３４は、本発明の「第２遮光膜」および「周辺回路部遮光膜」の一例である。そして、シフトレジスタ回路遮光膜３０、サンプリングトランジスタ遮光膜３１、バッファ遮光膜３２、ＤＡコンバータ遮光膜３３およびクロック発生回路遮光膜３４により、それぞれ、シフトレジスタ回路２５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の各々に設けられたｎチャネルトランジスタに入射する光が遮光される。
また、Ｖ系ドライバ５は、シフトレジスタ回路３５と、レベル変換回路３６とを含んでいる。なお、このシフトレジスタ回路３５およびレベル変換回路３６は、本発明の「第２領域」および「周辺回路部」の一例である。また、シフトレジスタ回路３５およびレベル変換回路３６は、それぞれ、上記した画素部６のｎチャネルトランジスタ８とほぼ同様の構成を有するｎチャネルトランジスタを有している。なお、このｎチャネルトランジスタは、本発明の「第２トランジスタ」の一例である。ただし、レベル変換回路３６に設けられたｎチャネルトランジスタでは、ゲート電極に正側電位Ｖｄｄと負側電位Ｖｂｂとが与えられる一方、シフトレジスタ回路３５に設けられたｎチャネルトランジスタでは、ゲート電極に正側電位Ｖｄｄと負側電位Ｖｓｓとが与えられる。
また、第１実施形態では、シフトレジスタ回路３５およびレベル変換回路３６の下方をそれぞれ覆うように、シフトレジスタ回路遮光膜３７およびレベル変換回路遮光膜３８が設けられている。なお、このシフトレジスタ回路遮光膜３７およびレベル変換回路遮光膜３８は、本発明の「第２遮光膜」および「周辺回路部遮光膜」の一例である。このシフトレジスタ回路遮光膜３７およびレベル変換回路遮光膜３８により、それぞれ、シフトレジスタ回路３５およびレベル変換回路３６の各々に設けられたｎチャネルトランジスタに入射する光が遮光される。
また、外部回路部２には、電位生成回路部３９ａおよび３９ｂが設けられている。一方の電位生成回路部３９ａは、１／２（Ｖｄｄ＋Ｖｂｂ）の電位を生成する機能を有するととともに、他方の電位生成回路部３９ｂは、１／２（Ｖｄｄ＋Ｖｓｓ）の電位を生成する機能を有する。
ここで、第１実施形態では、一方の電位生成回路部３９ａは、配線４０ａを介して、表示部遮光膜１３と、レベル変換回路遮光膜３８とに接続されている。これにより、表示部遮光膜１３と、レベル変換回路遮光膜３８とには、電位生成回路部３９ａから正側電位Ｖｄｄと負側電位Ｖｂｂとの中間電位１／２（Ｖｄｄ＋Ｖｂｂ）が供給されるように構成されている。
また、外部回路部２には、電位生成回路部３９ａと、表示部遮光膜１３およびレベル変換回路遮光膜３８との間の配線４０ａに接続され、電位生成回路部３９ａから供給される電位を調節するための可変抵抗器４１が設けられている。この可変抵抗器４１により、電位生成回路部３９ａから供給される電位を約±３Ｖの範囲で上昇または低下させることが可能なように構成されている。これは、プロセスのばらつきによりしきい値電圧Ｖｔｈがシフトした場合に、この可変抵抗器４１により表示部遮光膜１３に供給する電位を調節することによって、画素部６のｎチャネルトランジスタ８のしきい値電圧Ｖｔｈを調節することが可能なように構成されている。すなわち、可変抵抗器４１により表示部遮光膜１３に供給する電位を上昇させる場合には、画素部６のｎチャネルトランジスタ８のチャネル領域８ｄの電位が上昇するので、ｎチャネルトランジスタ８のしきい値電圧Ｖｔｈは低下する。一方、可変抵抗器４１により表示部遮光膜１３に供給する電位を低下させる場合には、画素部６のｎチャネルトランジスタ８のチャネル領域８ｄの電位が低下するので、ｎチャネルトランジスタ８のしきい値電圧Ｖｔｈは上昇する。
また、第１実施形態では、他方の電位生成回路部３９ｂは、配線４０ｂを介して、シフトレジスタ回路遮光膜３０および３７と、サンプリングトランジスタ遮光膜３１と、バッファ遮光膜３２と、ＤＡコンバータ遮光膜３３と、クロック発生回路遮光膜３４とに接続されている。これにより、シフトレジスタ回路遮光膜３０および３７と、サンプリングトランジスタ遮光膜３１と、バッファ遮光膜３２と、ＤＡコンバータ遮光膜３３と、クロック発生回路遮光膜３４とには、電位生成回路部３９ｂから正側電位Ｖｄｄと負側電位Ｖｓｓとの中間電位１／２（Ｖｄｄ＋Ｖｓｓ）が供給されるように構成されている。
図４〜図７は、本発明の第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。図８は、本発明の第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの電流―電圧特性を示した図である。次に、図１〜図８を参照して、第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの動作について説明する。なお、以下の動作説明では、ドット反転駆動方式の液晶表示装置における画素部のｎチャネルトランジスタの動作について説明する。また、各供給電位を、正側電位Ｖｄｄ：約７Ｖ、負側電位Ｖｂｂ：約−４Ｖ、共通電位Ｖｃｏｍ：約３．５Ｖ、信号電位Ｖｓｉｇ：約１Ｖ〜約６Ｖに設定する。また、ｎチャネルトランジスタのしきい値電圧Ｖｔｈは、約１Ｖであるものとする。これにより、ｎチャネルトランジスタは、ゲート電極とチャネル領域との間の電圧（電位差）が約１Ｖ以上のときオン状態となる。また、ｎチャネルトランジスタは、ゲート電極とチャネル領域との間の電位差が約０．５Ｖ以下のときオフ状態になるものとする。
なお、図４〜図７に示した波形の前提となる画素への映像信号の書き込み動作としては、まず、１段目のゲート線に沿って、そのゲート線に繋がる３つの画素毎に順次書き込み動作が行われる。そして、１段目のゲート線に繋がる全ての画素の走査が終了すると、２段目のゲート線に繋がる画素に対して同様に、３つずつ画素への書き込み動作が行われる。このようにして、表示部に設けられた全てのゲート線に繋がる画素に対して順次書き込み動作が行われる。そして、全てのゲート線の走査が終了すると、再度、１段目のゲート線から同様の書き込み動作が繰り返し行われる。図４〜図７には、１段目のゲート線に繋がる画素の中で最初に書き込み動作が行われる３つの画素の内の３番目の画素のｎチャネルトランジスタに関する電圧波形を示している。
また、図４〜図７では、最初の３つの電圧パルスがｎチャネルトランジスタの上部チャネルのオン期間に対応しているとともに、次の３つの電圧パルスがオフ期間に対応しており、その後、３つの電圧パルス毎に交互にオン期間とオフ期間とに対応している。なお、上記のオン期間における３つの電圧パルスは、それぞれ、書き込み動作時に同時に選択された３つの画素に対する書き込み信号に対応している。また、上記のオフ期間における３つの電圧パルスは、それぞれ、上記の３番目の画素に書き込み動作が行われた後、残りの画素に対して書き込み動作が行われている期間に、上記の３番目の画素に印加される電圧を表している。すなわち、オフ期間における１つ目の電圧パルスは、上記の３番目の画素に書き込んだ後、その画素と同じゲート線に繋がる残りの画素に対して書き込み動作が行われている期間に上記の３番目の画素に印加される電圧を示している。また、２つ目および３つ目の電圧パルスは、上記の３番目の画素に接続される１段目のゲート線の走査が終了した後、２段目および３段目のゲート線に繋がる画素に対して順次書き込み動作が行われている期間に上記の３番目の画素に印加される電圧を示している。なお、図４〜図７では、オン期間とオフ期間とにおいて、各電圧パルスの期間を同じ長さに図示しているが、実際には、オフ期間における電圧パルスの期間は、オン期間における電圧パルスの期間に比べて非常に長い期間となる。また、図４〜図７では、オフ期間に３つの電圧パルスが画素に印加されるように図示しているが、このオフ期間では、表示部に設けられたゲート線の数に応じて、印加される電圧パルスの数が変化する。したがって、実際には、数百本のゲート線が表示部に設けられているのが一般的であるので、オフ期間には、図４〜図７に図示している電圧パルスの数（３つ）よりも非常に多くの電圧パルスが上記の３番目の画素に印加される。
まず、画素部６（図２参照）のｎチャネルトランジスタ８のゲート電極８ａに入力される電位（ゲート電位Ｖｇａｔｅ）は、図４に示すように、正側電位Ｖｄｄ（約７Ｖ）と、負側電位Ｖｂｂ（約−４Ｖ）とに交互に切り替わる。そして、ｎチャネルトランジスタ８のドレイン領域８ｂに入力される信号電位Ｖｓｉｇは、図４の点線に示すように、約１Ｖ〜約６Ｖの範囲で電位が変化する。この際、ｎチャネルトランジスタ８のチャネル領域８ｄの電位（Ｖｃｈ）は、図４の一点鎖線に示すような波形を示すとともに、約１．０Ｖ〜約５．５Ｖの範囲で変化する。なお、図４中のチャネル領域８ｄの電位Ｖｃｈは、チャネル領域８ｄの中央部近傍における電位を示している。この場合において、ｎチャネルトランジスタ８のゲート電極８ａとドレイン領域８ｂとの間の電圧（電位差）Ｖｇｄ＝Ｖｇａｔｅ−Ｖｓｉｇと、ゲート電極８ａとチャネル領域８ｄとの間の電圧（電位差）Ｖｇｃ＝Ｖｇａｔｅ−Ｖｃｈとは、図５に示すような波形で変化する。
したがって、ゲート電位Ｖｇａｔｅ（図４参照）が正側電位Ｖｄｄ（約７Ｖ）の期間、ｎチャネルトランジスタ８のゲート電極８ａとチャネル領域８ｄとの間の電圧（電位差）Ｖｇｃ（図５参照）は、約１．８Ｖ〜約６．０Ｖの範囲の電圧になる。すなわち、この期間、ｎチャネルトランジスタ８のゲート電極８ａとチャネル領域８ｄとの間の電圧（電位差）Ｖｇｃ（約１．８Ｖ〜約６．０Ｖ）は、ｎチャネルトランジスタ８のオン領域の電圧（約１Ｖ以上）になるので、ｎチャネルトランジスタ８はオン状態になる。一方、ゲート電位Ｖｇａｔｅ（図４参照）が負側電位Ｖｂｂ（約−４Ｖ）の期間、ｎチャネルトランジスタ８のゲート電極８ａとチャネル領域８ｄとの間の電圧（電位差）Ｖｇｃ（図５参照）は、約−９．５Ｖ〜約−５．０Ｖの範囲の電圧になる。すなわち、この期間、ｎチャネルトランジスタ８のゲート電極８ａとチャネル領域８ｄとの間の電圧（電位差）Ｖｇｃ（約−９．５Ｖ〜約−５．０Ｖ）は、ｎチャネルトランジスタ８のオフ領域の電圧（電位差）（約０．５Ｖ以下）になるので、ｎチャネルトランジスタ８はオフ状態になる。
また、第１実施形態では、ｎチャネルトランジスタ８を覆うように設けられた表示部遮光膜１３の画素部遮光領域１３ａ（図３参照）に電位生成回路部３９ａ（図１参照）から１／２（Ｖｄｄ＋Ｖｂｂ）の電位を印加する。これにより、表示部遮光膜１３の画素部遮光領域１３ａの電位Ｖｂａｃｋは、図６に示すように、１／２（Ｖｄｄ＋Ｖｂｂ）＝約１．５Ｖに固定される。この際、画素部遮光領域１３ａとｎチャネルトランジスタ８のチャネル領域８ｄとの間の実効的な電圧（電位差）Ｖｂｃは、図７に示すような波形を示す。なお、この画素部遮光領域１３ａとｎチャネルトランジスタ８のチャネル領域８ｄとの間の実効的な電圧（電位差）Ｖｂｃは、ｎチャネルトランジスタ８のゲート電極８ａとチャネル領域８ｄとの間の電圧（電位差）Ｖｇｃに対する相対的な電圧である。すなわち、画素部遮光領域１３ａと、チャネル領域８ｄが形成された結晶シリコン膜１７（図３参照）との間の絶縁膜１６の厚み（約３００ｎｍ）は、ｎチャネルトランジスタ８のゲート絶縁膜１８の厚み（約１００ｎｍ）の約３倍であるので、画素部遮光領域１３ａに電位を与えたときに画素部遮光領域１３ａからチャネル領域８ｄに印加される電界の強度は、同じ電位をゲート電極８ａに与えたときにゲート電極８ａからチャネル領域８ｄに印加される電界の強度の約１／３になる。このため、図７には、画素部遮光領域１３ａとチャネル領域８ｄとの間の実効的な電圧（電位差）Ｖｂｃとして、表示部遮光膜１３の画素部遮光領域１３ａの電位Ｖｂａｃｋと、チャネル領域８ｄの電位Ｖｃｈとの電位差の１／３の電圧（１／３（Ｖｂａｃｋ−Ｖｃｈ））を示している。なお、図７には、上記と同様の観点から、表示部遮光膜１３の画素部遮光領域１３ａとドレイン領域８ｂとの間の実効的な電圧（電位差）Ｖｂｄとして、画素部遮光領域１３ａの電位Ｖｂａｃｋとドレイン領域８ｂに印加される信号電位Ｖｓｉｇとの電位差の１／３の電圧（１／３（Ｖｂａｃｋ−Ｖｓｉｇ））の波形も示している。
画素部遮光領域１３ａとｎチャネルトランジスタ８のチャネル領域８ｄとの間の実効的な電圧（電位差）Ｖｂｃは、図７に示すように、約−１．３Ｖ〜約０．２Ｖの範囲で変化する。これにより、画素部遮光領域１３ａとチャネル領域８ｄとの間の実効的な電圧（電位差）Ｖｂｃ（約−１．３Ｖ〜約０．２Ｖ）は、図８に示すように、常に、ｎチャネルトランジスタ８のオフ領域の電圧（約０．５Ｖ以下）になる。このため、画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与える場合には、ｎチャネルトランジスタ８の下部チャネルはオフ状態に保持される。これにより、ゲート電極８ａに負側電位Ｖｂｂを印加することによりｎチャネルトランジスタ８の上部チャネルをオフ状態に保持している期間に、表示部遮光膜１３の画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）の電位を印加する場合にも、ｎチャネルトランジスタ８の下部チャネルがオンするのが抑制される。このため、この期間にｎチャネルトランジスタ８の下部チャネルを介してドレイン領域８ｂとソース領域８ｃとの間に電流が流れるのが抑制される。
なお、レベル変換回路３６、シフトレジスタ回路部２５および３５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の各々に含まれるｎチャネルトランジスタにおいても、上記した画素部６のｎチャネルトランジスタ８と同様の動作が行われる。これにより、レベル変換回路３６に含まれるｎチャネルトランジスタの上部チャネル（ゲート電極側のチャネル領域）をオフ状態に保持している期間に、レベル変換回路遮光膜３８に１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与える場合にも、ｎチャネルトランジスタの下部チャネル（遮光膜側のチャネル領域）がオンするのが抑制されるので、下部チャネルを介してｎチャネルトランジスタのドレイン領域とソース領域との間に電流が流れるのが抑制される。また、シフトレジスタ回路部２５および３５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の各々に含まれるｎチャネルトランジスタの上部チャネルをオフ状態に保持している期間に、対応する遮光膜に１／２（Ｖｄｄ＋Ｖｓｓ）の電位を与える場合にも、ｎチャネルトランジスタの下部チャネルがオンするのが抑制されるので、下部チャネルを介してｎチャネルトランジスタのドレイン領域とソース領域との間に電流が流れるのが抑制される。
第１実施形態では、上記のように、表示部遮光膜１３およびレベル変換回路遮光膜３８に１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与えるとともに、シフトレジスタ回路遮光膜３０および３７と、サンプリングトランジスタ遮光膜３１と、バッファ遮光膜３２と、ＤＡコンバータ遮光膜３３と、クロック発生回路遮光膜３４とに１／２（Ｖｄｄ＋Ｖｓｓ）の電位を与えることによって、表示部遮光膜１３およびレベル変換回路遮光膜３８を１／２（Ｖｄｄ＋Ｖｂｂ）の電位に固定することができるとともに、シフトレジスタ回路遮光膜３０および３７と、サンプリングトランジスタ遮光膜３１と、バッファ遮光膜３２と、ＤＡコンバータ遮光膜３３と、クロック発生回路遮光膜３４とを１／２（Ｖｄｄ＋Ｖｓｓ）の電位に固定することができる。これにより、表示部遮光膜１３と、レベル変換回路遮光膜３８と、シフトレジスタ回路遮光膜３０および３７と、サンプリングトランジスタ遮光膜３１と、バッファ遮光膜３２と、ＤＡコンバータ遮光膜３３と、クロック発生回路遮光膜３４とにおいて電位が変動しないので、これらの遮光膜の電位の変動に伴って、画素部６のｎチャネルトランジスタ８のしきい値電圧と、レベル変換回路３６、シフトレジスタ回路２５および３５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の各々に含まれるｎチャネルトランジスタのしきい値電圧が変動するのを抑制することができる。このため、画素部６のｎチャネルトランジスタ８の動作と、レベル変換回路３６、シフトレジスタ回路２５および３５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の各々に含まれるｎチャネルトランジスタの動作とを安定させることができる。
また、第１実施形態では、表示部遮光膜１３およびレベル変換回路遮光膜３８に１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与えるとともに、シフトレジスタ回路遮光膜３０および３７、サンプリングトランジスタ遮光膜３１、バッファ遮光膜３２、ＤＡコンバータ遮光膜３３およびクロック発生回路遮光膜３４に１／２（Ｖｄｄ＋Ｖｓｓ）の電位を与えることによって、上記の各遮光膜と、対応するｎチャネルトランジスタのチャネル領域との間の電圧（電位差）Ｖｂｃがそのｎチャネルトランジスタのしきい値電圧Ｖｔｈを超えないようにすることができる。このため、表示部遮光膜１３およびレベル変換回路遮光膜３８に１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与えるとともに、シフトレジスタ回路遮光膜３０および３７、サンプリングトランジスタ遮光膜３１、バッファ遮光膜３２、ＤＡコンバータ遮光膜３３およびクロック発生回路遮光膜３４に１／２（Ｖｄｄ＋Ｖｓｓ）の電位を与えた場合にも、画素部６のｎチャネルトランジスタ８と、レベル変換回路３６、シフトレジスタ回路２５および３５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の各々のｎチャネルトランジスタとがオン状態になるのを抑制することができる。これにより、画素部６のｎチャネルトランジスタ８と、レベル変換回路３６、シフトレジスタ回路２５および３５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の各々のｎチャネルトランジスタとをオフ状態に保持している期間に、対応する遮光膜に電位が与えられることにより上記のｎチャネルトランジスタがオンすることに起因して液晶表示装置の動作不良が発生するのを抑制することができる。
また、第１実施形態では、表示部３、レベル変換回路３６、シフトレジスタ回路２５および３５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９に対応して、それぞれ、表示部遮光膜１３、レベル変換回路遮光膜３８、シフトレジスタ回路遮光膜３０および３７、サンプリングトランジスタ遮光膜３１、バッファ遮光膜３２、ＤＡコンバータ遮光膜３３およびクロック発生回路遮光膜３４を設けるとともに、これらの遮光膜にそれぞれ電位を与えることによって、上記の各回路部に含まれるｎチャネルトランジスタ毎に遮光膜を設けるとともに、その遮光膜毎に所定の電位を個別に与える場合に比べて、遮光膜に電位を与える配線やプラグの数を減少させることができるとともに、遮光膜とトランジスタ端との間のスペース（スペースのマージン）を大幅に減少させることができるので、液晶表示装置が大型化するのを抑制することができる。
また、第１実施形態では、ｎチャネルトランジスタ８と表示部遮光膜１３の画素部遮光領域１３ａとの間に、ｎチャネルトランジスタ８のゲート絶縁膜１８の厚みの約３倍の厚みを有する絶縁膜１６を設けることによって、画素部遮光領域１３ａが意図しないゲート電極として機能する場合に、ゲート絶縁膜として機能する絶縁膜１６が大きい厚みで形成されるので、画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）の電位を印加した場合にも、ｎチャネルトランジスタ８のチャネル領域８ｄは、その電位の影響を受けにくくなる。これにより、画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）の電位を印加したことに起因するｎチャネルトランジスタ８のしきい値電圧Ｖｔｈの変化を低減することができる。
図９〜図１１は、本発明の第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの製造プロセスを説明するための断面図である。次に、図１、図３および図９〜図１１を参照して、第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの製造プロセスについて説明する。
まず、図９に示すように、ガラス基板１４上に約３００ｎｍの厚みを有するバッファ層１５を設ける。そして、スパッタ法を用いて、バッファ層１５上に約１００ｎｍの厚みを有するＭｏ膜（図示せず）を形成した後、フォトリソグラフィ技術およびエッチング技術を用いて、そのＭｏ膜をパターニングする。これにより、図１に示すように、バッファ層１５上の所定領域に、表示部遮光膜１３と、シフトレジスタ回路遮光膜３０および３７と、サンプリングトランジスタ遮光膜３１と、バッファ遮光膜３２と、ＤＡコンバータ遮光膜３３と、クロック発生回路遮光膜３４と、レベル変換回路遮光膜３８とが形成される。なお、この際、表示部遮光膜１３は、画素部６のスイッチング素子部７を覆う画素部遮光領域１３ａと、ゲート線およびドレイン線を覆う格子状の配線部遮光領域１３ｂとを有するように形成される。また、表示部遮光膜１３の画素部６のスイッチング素子部７以外の領域に対応する領域は、開口されており、光が通過可能なように形成される。
そして、図９に示すように、ＣＶＤ法を用いて、約３００ｎｍの厚みを有するＳｉＯ２膜からなる絶縁膜１６を形成する。その後、ＣＶＤ法を用いて、絶縁膜１６の全面上に約７０ｎｍの厚みを有する非晶質シリコン膜（図示せず）を形成した後、その非晶質シリコン膜の結晶化を行う。具体的には、基板をホットプレート上で約３００℃に加熱しながら、非晶質シリコン膜に連続発振型の赤外レーザ光を照射することにより非晶質シリコン膜を加熱する。この際、赤外レーザ光がＭｏ膜からなる表示部遮光膜１３と、シフトレジスタ回路遮光膜３０および３７（図１参照）と、サンプリングトランジスタ遮光膜３１と、バッファ遮光膜３２と、ＤＡコンバータ遮光膜３３と、クロック発生回路遮光膜３４と、レベル変換回路遮光膜３８とにも照射されることにより、これらの遮光膜は発熱する。そして、その遮光膜からの熱によって、非晶質シリコン膜はさらに加熱される。これにより、非晶質シリコン膜は溶融する。
そして、赤外レーザ光の照射後、溶融した非晶質シリコン膜が冷却されることにより、結晶化する。この際、レーザ光を基板に対して相対的に横方向（ガラス基板１４の上面に平行な方向）にスキャンさせれば、柱状晶が横方向に形成され、比較的大きな結晶が形成される。なお、上記の赤外レーザ光の照射により非晶質シリコン膜の融点以上の温度まで加熱されなかった領域がある場合には、その領域では微結晶が形成される。なお、結晶化には、エキシマレーザアニール法（ＥＬＡ）や、その他のエネルギー照射手段による結晶化法を用いてもよい。また、固相結晶化法（ＳＰＣ）を用いてもよい。上記のようにして、非晶質シリコン膜が結晶化されることにより、結晶シリコン膜（図示せず）が得られる。そして、フォトリソグラフィ技術およびエッチング技術を用いて、その結晶シリコン膜をパターニングすることにより、ｎチャネルトランジスタ８の能動層としての島状化された結晶シリコン膜１７が形成される。この後、結晶シリコン膜１７にチャネルドープを行う。
次に、図１０に示すように、ＣＶＤ法を用いて、絶縁膜１６および結晶シリコン膜１７上に、結晶シリコン膜１７を覆うように、約１００ｎｍの厚みを有するＳｉＯ２膜からなるゲート絶縁膜１８を形成する。この後、表示部遮光膜１３の画素部遮光領域１３ａからゲート絶縁膜１８上に達する１層目のプラグ２１を形成した後、ゲート絶縁膜１８および１層目のプラグ２１上に約１５０ｎｍの厚みを有する金属膜（図示せず）を形成する。そして、その金属膜（図示せず）をパターニングすることにより、結晶シリコン膜１７のチャネル領域８ｄに対応する領域にゲート電極８ａを形成するとともに、１層目のプラグ２１に繋がる中間配線層２２を形成する。
次に、図１１に示すように、結晶化シリコン膜１７に対応する領域以外の領域をレジスト膜５０で覆った後、そのレジスト膜５０とゲート電極８ａとをマスクとして、結晶シリコン膜１７に不純物をイオン注入する。これにより、結晶シリコン膜１７にドレイン領域８ｂおよびソース領域８ｃと、ドレイン領域８ｂおよびソース領域８ｃに挟まれたチャネル領域８ｄとが形成される。この後、レジスト膜５０を除去する。
そして、図３に示すように、ゲート絶縁膜１８上に、ゲート電極８ａおよび中間配線層２２を覆うように絶縁膜１９を形成する。その後、中間配線層２２に繋がる２層目のプラグ２３と、結晶シリコン膜１７のドレイン領域８ｂおよびソース領域８ｃにそれぞれ繋がるプラグ２０ａおよび２０ｂとを形成した後、絶縁膜１９上に２層目のプラグ２３に繋がる配線層２４を形成する。上記のようにして、図３に示した第１実施形態による液晶表示装置の画素部６のｎチャネルトランジスタ８が形成される。
（第１参考例）
図１２は、本発明の第１参考例による液晶表示装置の画素部のｎチャネルトランジスタ近傍の構造を示した断面図である。次に、図１２を参照して、第１参考例による液晶表示装置の構成について説明する。
この第１参考例では、上記第１実施形態と異なり、画素部６のｎチャネルトランジスタ４８のゲート電極４８ａと、表示部遮光膜１３の画素部遮光領域１３ａとが接続されている。なお、このｎチャネルトランジスタ４８は、本発明の「第１トランジスタ」の一例である。具体的には、図１２に示すように、画素部６のｎチャネルトランジスタ４８のゲート電極４８ａと、中間配線層４２とが繋がって形成されることにより、表示部遮光膜１３の画素部遮光領域１３ａと、画素部６のｎチャネルトランジスタ４８のゲート電極４８ａとが、プラグ２１と中間配線層４２とを介して接続されている。なお、この第１参考例では、１つのゲート線に接続される複数のｎチャネルトランジスタ４８のゲート電極４８ａに対して接続される画素部遮光領域１３ａと、他のゲート線に接続される複数のｎチャネルトランジスタ４８のゲート電極４８ａに対して接続される画素部遮光領域１３ａとは、電気的に分断されている。
これにより、第１参考例では、同一のゲート線に接続される複数のｎチャネルトランジスタ４８のゲート電極４８ａに印加される電位Ｖｇａｔｅが、それらの複数のｎチャネルトランジスタ４８のゲート電極４８ａにそれぞれ繋がる画素部遮光領域１３ａに同様に印加されるように構成されている。このため、第１参考例では、表示部遮光膜１３の画素部遮光領域１３ａをｎチャネルトランジスタ４８のゲート電極として機能させることが可能なように構成されている。第１参考例による液晶表示装置の上記以外の構成は、上記第１実施形態による液晶表示装置の構成と同様である。なお、第１参考例による液晶表示装置のレベル変換回路遮光膜には、上記第１実施形態と同様、１／２（Ｖｄｄ＋Ｖｂｂ）の固定電位が印加されるように構成されている。また、第１参考例による液晶表示装置のＨ系ドライバのシフトレジスタ回路遮光膜と、サンプリングトランジスタ遮光膜と、バッファ遮光膜と、ＤＡコンバータ遮光膜と、Ｖ系ドライバのシフトレジスタ回路遮光膜とには、上記第１実施形態と同様、１／２（Ｖｄｄ＋Ｖｓｓ）の固定電位が印加されるように構成されている。
図１３は、本発明の第１参考例による液晶表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。図１４は、本発明の第１参考例による液晶表示装置の画素部のｎチャネルトランジスタの電流−電圧特性を示した図である。次に、図１２〜図１４を参照して、第１参考例による液晶表示装置の画素部のｎチャネルトランジスタの動作について説明する。
この第１参考例による液晶表示装置の画素部６のｎチャネルトランジスタ４８（図１２参照）では、ゲート電極４８ａ、ドレイン領域８ｂおよびチャネル領域８ｄに、それぞれ、図４に示した上記第１実施形態によるゲート電位Ｖｇａｔｅ、信号電位Ｖｓｉｇおよびチャネル領域８ｄの電位Ｖｃｈと同様の電位を印加する。これにより、第１参考例によるｎチャネルトランジスタ４８のゲート電極４８ａとドレイン領域８ｂとの間の電圧Ｖｇｄと、ゲート電極４８ａとチャネル領域８ｄとの間の電圧Ｖｇｃとは、それぞれ、図５に示した第１実施形態によるｎチャネルトランジスタ８のゲート電極８ａとドレイン領域８ｂとの間の電圧Ｖｇｄと、ゲート電極８ａとチャネル領域８ｄとの間の電圧Ｖｇｃと同様の波形を示す。
そして、第１参考例では、ｎチャネルトランジスタ４８のゲート電極４８ａと、表示部遮光膜１３の画素部遮光領域１３ａとが接続されていることにより、ゲート電極４８ａに印加されるゲート電位Ｖｇａｔｅと同じ電位が、表示部遮光膜１３の画素部遮光領域１３ａに印加される。すなわち、この第１参考例による表示部遮光膜１３の画素部遮光領域１３ａに印加される電位Ｖｂａｃｋは、図４に示した第１実施形態によるｎチャネルトランジスタ８のゲート電位Ｖｇａｔｅと同じになる。そして、第１参考例では、ｎチャネルトランジスタ４８のゲート電極４８ａに正側電位Ｖｄｄが印加される期間には、対応する画素部遮光領域１３ａにも正側電位Ｖｄｄが印加されるとともに、ｎチャネルトランジスタ４８のゲート電極４８ａに負側電位Ｖｂｂが印加される期間には、対応する画素部遮光領域１３ａにも負側電位Ｖｂｂが印加される。
また、第１参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ４８のドレイン領域８ｂとの間の実効的な電圧Ｖｂｄ＝１／３（Ｖｂａｃｋ−Ｖｓｉｇ）は、図１３に示すように、図５に示した第１実施形態によるｎチャネルトランジスタ８のゲート電極８ａとドレイン領域８ｂとの間の電圧（電位差）Ｖｇｄ＝Ｖｇａｔｅ−Ｖｓｉｇの波形の電圧値を１／３に縮小した波形を示す。また、第１参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ４８のチャネル領域８ｄとの間の実効的な電圧Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ）は、図１３に示すように、図５に示した第１実施形態によるｎチャネルトランジスタ８のゲート電極８ａとチャネル領域８ｄとの間の電圧（電位差）Ｖｇｃ＝Ｖｇａｔｅ−Ｖｃｈの波形の電圧値を１／３に縮小した波形を示す。
したがって、ｎチャネルトランジスタ４８の上部チャネルがオン状態の期間において、第１参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ４８のチャネル領域８ｄとの間の実効的な電圧（電位差）Ｖｂｃは、約０．６Ｖ〜約２．０Ｖの範囲で変化する。一方、ｎチャネルトランジスタ４８の上部チャネル（ゲート電極４８ａ側のチャネル）がオフ状態の期間において、第１参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ４８のチャネル領域８ｄとの間の実効的な電圧（電位差）Ｖｂｃは、約−３．２Ｖ〜約−１．７Ｖの範囲で変化する。これにより、図１４に示すように、ｎチャネルトランジスタ４８の上部チャネルがオフ状態の期間において、画素部遮光領域１３ａとチャネル領域８ｄとの間の実効的な電圧（電位差）Ｖｂｃ（約−３．２Ｖ〜約−１．７Ｖ）は、ｎチャネルトランジスタ４８のオフ領域の電圧（約０．５Ｖ以下）になる。このため、ｎチャネルトランジスタ４８の上部チャネルがオフ状態である期間に、ｎチャネルトランジスタ４８の下部チャネル（画素部遮光領域１３ａ側のチャネル）がオンするのが抑制される。これにより、この期間にｎチャネルトランジスタ４８の下部チャネルを介してドレイン領域８ｂとソース領域８ｃとの間に電流が流れるのが抑制される。
第１参考例では、上記のように、表示部遮光膜１３の画素部遮光領域１３ａと、対応する画素部６のｎチャネルトランジスタ４８のゲート電極４８ａとを接続することにより、表示部遮光膜１３の画素部遮光領域１３ａに、対応する画素部６のｎチャネルトランジスタ４８のゲート電極４８ａに印加される電位Ｖｇａｔｅと同じ電位を与えることによって、ｎチャネルトランジスタ４８のゲート電極４８ａに負側電位Ｖｂｂが印加される場合には、画素部遮光領域１３ａにも、負側電位Ｖｂｂが印加される。これにより、ゲート電極４８ａに負側電位Ｖｂｂを印加することによりｎチャネルトランジスタ４８の上部チャネルをオフ状態に保持している期間に、画素部遮光領域１３ａにも負側電位Ｖｂｂが与えられることに起因してｎチャネルトランジスタ４８の下部チャネルがオンするのを抑制することができる。このため、液晶表示装置の動作不良の発生を抑制することができる。
また、第１参考例では、画素部遮光領域１３ａに、対応するｎチャネルトランジスタ４８のゲート電極４８ａに印加される電位と同じ電位を与えることによって、画素部遮光領域１３ａをｎチャネルトランジスタ４８のゲート電極４８ａとして機能させることができるので、ｎチャネルトランジスタ４８のゲート電極４８ａと、表示部遮光膜１３の画素部遮光領域１３ａとの両方を用いてｎチャネルトランジスタ４８を駆動させることができる。これにより、画素部６のｎチャネルトランジスタ４８の駆動能力を向上させることができる。このため、ｎチャネルトランジスタ４８を介して信号電位Ｖｓｉｇの高速な書き込みを行うことができる。
第１参考例による上記以外の効果は、上記第１実施形態による効果と同様である。
（第２参考例）
図１５は、本発明の第２参考例による液晶表示装置の画素部のｎチャネルトランジスタ近傍の構造を示した断面図である。次に、図１５を参照して、第２参考例による液晶表示装置の構成について説明する。
この第２参考例では、上記第１実施形態と異なり、画素部６のｎチャネルトランジスタ５８のドレイン領域８ｂと、表示部遮光膜１３の画素部遮光領域１３ａとが接続されている。なお、このｎチャネルトランジスタ５８は、本発明の「第１トランジスタ」の一例である。具体的には、図１５に示すように、表示部遮光膜１３の画素部遮光領域１３ａに接続された１層目のプラグ２１上に、２層目のプラグ５３が設けられている。そして、絶縁膜１９上の２層目のプラグ５３に対応する領域に配線層５４が形成されている。この配線層５４は、２層目のプラグ５３と、ｎチャネルトランジスタ５８のドレイン領域８ｂに繋がるプラグ２０ａとに接続されている。これにより、ｎチャネルトランジスタ５８のドレイン領域８ｂと、表示部遮光膜１３の画素部遮光領域１３ａとは、プラグ２０ａ、配線層５４、１層目のプラグ２１および２層目のプラグ５３を介して接続されている。なお、ドレイン領域８ｂと、画素部遮光領域１３ａとは、１層目のプラグ２１により直接接続してもよい。
これにより、第２参考例では、表示部遮光膜１３の画素部遮光領域１３ａに、画素部６のｎチャネルトランジスタ５８のドレイン領域８ｂに印加される電位と同じ電位が印加されるように構成されている。なお、第２参考例では、配線部遮光領域１３ｂと、画素部遮光領域１３ａとは、分断されており、配線部遮光領域１３ｂには、適当な電位（１／２（Ｖｄｄ＋Ｖｓｓ））が印加されている。第２参考例による液晶表示装置の上記以外の構成は、上記第１実施形態による液晶表示装置の構成と同様である。なお、第２参考例による液晶表示装置のレベル変換回路遮光膜には、上記第１実施形態と同様、１／２（Ｖｄｄ＋Ｖｂｂ）の固定電位が印加されるように構成されている。また、第２参考例による液晶表示装置のＨ系ドライバのシフトレジスタ回路遮光膜と、サンプリングトランジスタ遮光膜と、バッファ遮光膜と、ＤＡコンバータ遮光膜と、クロック発生回路遮光膜と、Ｖ系ドライバのシフトレジスタ回路遮光膜とには、上記第１実施形態と同様、１／２（Ｖｄｄ＋Ｖｓｓ）の固定電位が印加されるように構成されている。
図１６は、本発明の第２参考例による液晶表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。図１７は、本発明の第２参考例による液晶表示装置の画素部のｎチャネルトランジスタの電流−電圧特性を示した図である。次に、図１５〜図１７を参照して、第２参考例による液晶表示装置の画素部のｎチャネルトランジスタの動作について説明する。
この第２参考例による液晶表示装置の画素部６のｎチャネルトランジスタ５８では、ゲート電極８ａおよびドレイン領域８ｂに、それぞれ、図４に示した上記第１実施形態によるゲート電位Ｖｇａｔｅおよび信号電位Ｖｓｉｇと同様の電位を印加する。この際、ｎチャネルトランジスタ５８のチャネル領域８ｄの電位Ｖｃｈは、図４に示した第１実施形態によるチャネル領域８ｄの電位Ｖｃｈと同様になる。これにより、第２参考例によるｎチャネルトランジスタ５８のゲート電極８ａとドレイン領域８ｂとの間の電圧Ｖｇｄと、ゲート電極８ａとチャネル領域８ｄとの間の電圧Ｖｇｃとは、それぞれ、図５に示した第１実施形態によるｎチャネルトランジスタ８のゲート電極８ａとドレイン領域８ｂとの間の電圧Ｖｇｄと、ゲート電極８ａとチャネル領域８ｄとの間の電圧Ｖｇｃと同様の波形を示す。
そして、第２参考例では、ｎチャネルトランジスタ５８のドレイン領域８ｂと、表示部遮光膜１３の画素部遮光領域１３ａとが接続されていることにより、ドレイン領域８ｂに印加される信号電位Ｖｓｉｇと同じ電位が、表示部遮光膜１３の画素部遮光領域１３ａに印加される。これにより、画素部遮光領域１３ａとｎチャネルトランジスタ５８のドレイン領域８ｂとの間の実効的な電圧Ｖｂｄ＝１／３（Ｖｂａｃｋ−Ｖｓｉｇ）は、図１６に示すように、約０Ｖになる。また、画素部遮光領域１３ａとｎチャネルトランジスタ５８のチャネル領域８ｄとの間の実効的な電圧Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ）は、図１６に示すような波形を示す。
これにより、ｎチャネルトランジスタ５８の上部チャネルがオン状態の期間において、第２参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ５８のチャネル領域８ｄとの間の実効的な電圧（電位差）Ｖｂｃは、約−０．３Ｖ〜約０．８Ｖの範囲で変化する。一方、ｎチャネルトランジスタ５８の上部チャネルがオフ状態の期間において、第２参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ５８のチャネル領域８ｄとの間の実効的な電圧（電位差）Ｖｂｃは、約−０．７Ｖ〜約０．４Ｖの範囲で変化する。このため、図１７に示すように、ｎチャネルトランジスタ５８の上部チャネルがオフ状態の期間において、画素部遮光領域１３ａとチャネル領域８ｄとの間の実効的な電圧Ｖｂｃ（約−０．７Ｖ〜約０．４Ｖ）は、ｎチャネルトランジスタ５８のオフ領域の電圧（約０．５Ｖ以下）になる。これにより、ｎチャネルトランジスタ５８の上部チャネルがオフ状態である期間に、ドレイン領域８ｂに印加される信号電位Ｖｓｉｇと同じ電位が表示部遮光膜１３の画素部遮光領域１３ａに印加される場合にも、ｎチャネルトランジスタ５８の下部チャネルがオンするのが抑制される。このため、この期間にｎチャネルトランジスタ５８の下部チャネルを介してドレイン領域８ｂとソース領域８ｃとの間に電流が流れるのが抑制される。
第２参考例では、上記のように、画素部６のｎチャネルトランジスタ５８の上部チャネルがオフ状態の期間において、ｎチャネルトランジスタ５８のチャネル領域８ｄの電位は、ドレイン領域８ｂの電位（信号電位Ｖｓｉｇ）が変化する電圧範囲内で、かつ、ドレイン領域８ｂの電位（信号電位Ｖｓｉｇ）に対応した電位になる。これにより、表示部遮光膜１３の画素部遮光領域１３ａと、対応する画素部６のｎチャネルトランジスタ５８のドレイン領域８ｂとを接続することにより、表示部遮光膜１３の画素部遮光領域１３ａに、対応する画素部６のｎチャネルトランジスタ５８のドレイン領域８ｂに印加される信号電位Ｖｓｉｇと同じ電位を与えることによって、ｎチャネルトランジスタ５８の上部チャネルがオフ状態の期間において、表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ５８のチャネル領域８ｄとの間の実効的な電圧（電位差）Ｖｂｃを約−０．７Ｖ〜約０．４Ｖの範囲内に制御することができる。このため、表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ５８のチャネル領域８ｄとの間の実効的な電圧（電位差）Ｖｂｃをｎチャネルトランジスタ５８のオフ領域の電圧範囲内（約０．５Ｖ以下）に制御することができる。これにより、表示部遮光膜１３の画素部遮光領域１３ａにドレイン領域８ｂに印加される信号電位Ｖｓｉｇと同じ電位が印加されることに起因して、ｎチャネルトランジスタ５８の上部チャネルのオフ時に、ｎチャネルトランジスタ５８の下部チャネルがオンするのを抑制することができる。このため、液晶表示装置の動作不良が発生するのが抑制される。
また、第２参考例では、表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ５８のドレイン領域８ｂとを接続することにより、ｎチャネルトランジスタ５８のドレイン領域８ｂに接続されるドレイン線の電気容量が表示部遮光膜１３の画素部遮光領域１３ａの分増加する。これにより、ドレイン線に映像信号（信号電位Ｖｓｉｇ）が供給される際に、その映像信号の電荷をドレイン線およびドレイン線に繋がる電気容量として寄与する部分に十分蓄積することができる。そして、その十分に蓄積された電荷を、ゲート線から所定の走査信号が供給されることによりｎチャネルトランジスタ５８がオンする期間に、ｎチャネルトランジスタ５８を介して各画素に供給することができる。これにより、液晶表示装置の画質を向上させることができる。
第２参考例による上記以外の効果は、上記第１実施形態による効果と同様である。
（第２実施形態）
図１８は、本発明の第２実施形態による有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置の画素部の回路図である。図１８を参照して、この第２実施形態では、本発明を有機ＥＬ表示装置に適用する例について説明する。
この第２実施形態による有機ＥＬ表示装置では、図１８に示すように、スイッチング素子としてのｎチャネルトランジスタ６８と、補助容量６９と、陽極７０と、陰極７１と、陽極７０と陰極７１との間に狭持された有機ＥＬ素子７２と、ｐチャネルトランジスタ７３とによって画素部６６が構成されている。なお、画素部６６は、本発明の「第１領域」および「第１回路部」の一例であり、ｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３は、本発明の「第１トランジスタ」の一例である。
また、ｎチャネルトランジスタ６８のゲート電極６８ａには、ゲート線が接続されている。このゲート線を介してｎチャネルトランジスタ６８のゲート電極６８ａに正側電位Ｖｄｄおよび負側電位Ｖｂｂが印加される。また、ｎチャネルトランジスタ６８のドレイン領域６８ｂは、ドレイン線に接続されているとともに、ソース領域６８ｃは、補助容量６９の一方電極と、ｐチャネルトランジスタ７３のゲート電極７３ａとに接続されている。また、ｎチャネルトランジスタ６８のドレイン領域６８ｂには、ドレイン線を介して信号電位Ｖｓｉｇが印加される。また、補助容量６９の他方電極には、正側電位ＰＶｄｄが供給される。また、ｐチャネルトランジスタ７３のドレイン領域７３ｂには、正側電位ＰＶｄｄが供給されるとともに、ソース領域７３ｃは、陽極７０に接続されている。また、陰極７１には、各画素部６６に共通の接地電位ＧＮＤ（Ｖｃｏｍ）が供給される。
なお、この第２実施形態による有機ＥＬ表示装置においても、図１に示した上記第１実施形態による液晶表示装置と同様の表示部遮光膜１３と、シフトレジスタ回路遮光膜３０および３７と、サンプリングトランジスタ遮光膜３１と、バッファ遮光膜３２と、ＤＡコンバータ遮光膜３３と、クロック発生回路遮光膜３４と、レベル変換回路遮光膜３８とが設けられている。また、第２実施形態による有機ＥＬ表示装置では、図１に示した第１実施形態によるものと同様の表示部遮光膜１３の画素部遮光領域１３ａが画素部６６（図１８参照）のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３の両方の下方を覆うように設けられている。また、第２実施形態による有機ＥＬ表示装置では、図１に示した第１実施形態によるものと同様の表示部遮光膜１３と、レベル変換回路遮光膜３８とに、１／２（Ｖｄｄ＋Ｖｂｂ）の固定電位が印加されるように構成されている。また、第２実施形態による有機ＥＬ表示装置では、図１に示した第１実施形態によるものと同様のシフトレジスタ回路遮光膜３０および３７と、サンプリングトランジスタ遮光膜３１と、バッファ遮光膜３２と、ＤＡコンバータ遮光膜３３と、クロック発生回路遮光膜３４とに、１／２（Ｖｄｄ＋Ｖｓｓ）の固定電位が印加されるように構成されている。第２実施形態による有機ＥＬ表示装置の上記以外の構成は、上記第１実施形態による液晶表示装置の構成と同様である。
図１９〜図２２は、本発明の第２実施形態による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。図２３は、本発明の第２実施形態による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの電流−電圧特性を示した図である。図２４〜図２７は、本発明の第２実施形態による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの動作を説明するための電圧波形図である。図２８は、本発明の第２実施形態による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの電流−電圧特性を示した図である。次に、図１８〜図２８を参照して、本発明の第２実施形態による有機ＥＬ表示装置の画素部のｎチャネルトランジスタおよびｐチャネルトランジスタの動作について説明する。
なお、以下の動作説明では、ドット反転駆動方式の有機ＥＬ表示装置における画素部のｎチャネルトランジスタおよびｐチャネルトランジスタの動作について説明する。また、各供給電位を、ｎチャネルトランジスタのゲート電極に与える正側電位Ｖｄｄ：約７．５Ｖ、ｐチャネルトランジスタのドレイン領域に与える正側電位ＰＶｄｄ：約８Ｖ、負側電位Ｖｂｂ：約−２Ｖ、信号電位Ｖｓｉｇ：約３．５Ｖ〜約６．５Ｖに設定する。また、ｎチャネルトランジスタのしきい値電圧Ｖｔｈは、約１Ｖであり、ｐチャネルトランジスタのしきい値電圧Ｖｔｈは、約−２．５Ｖであるものとする。これにより、ｎチャネルトランジスタは、ゲート電極とチャネル領域との間の電圧が約１Ｖ以上のときオン状態となり、ｐチャネルトランジスタは、ゲート電極とチャネル領域との間の電圧（電位差）が約−２．５Ｖ以下のときオン状態になる。また、ｎチャネルトランジスタは、ゲート電極とチャネル領域との間の電圧が約０．５Ｖ以下のときオフ状態になり、ｐチャネルトランジスタは、ゲート電極とチャネル領域との間の電圧が約−２．０Ｖ以上のときオフ状態になるものとする。
まず、画素部６６のｎチャネルトランジスタ６８のゲート電極６８ａに入力される電位（ゲート電位Ｖｇａｔｅ）は、図１９に示すように、正側電位Ｖｄｄ（約７．５Ｖ）と、負側電位Ｖｂｂ（約−２Ｖ）とに交互に切り替わる。そして、ｎチャネルトランジスタ６８のドレイン領域６８ｂに入力される信号電位Ｖｓｉｇは、約３．５Ｖ〜約６．５Ｖの範囲で電位が変化する。この際、ｎチャネルトランジスタ６８のチャネル領域６８ｄの電位Ｖｃｈは、図１９に示すような波形を示すとともに、約３．５Ｖ〜約６．８Ｖの範囲で変化する。なお、図１８中のチャネル領域６８ｄの電位Ｖｃｈは、チャネル領域６８ｄの中央部近傍の電位を示している。この場合において、ｎチャネルトランジスタ６８のゲート電極６８ａとドレイン領域６８ｂとの間の電圧Ｖｇｄ＝Ｖｇａｔｅ−Ｖｓｉｇと、ゲート電極６８ａとチャネル領域６８ｄとの間の電圧Ｖｇｃ＝Ｖｇａｔｅ−Ｖｃｈとは、図２０に示すような波形で変化する。
したがって、ゲート電位Ｖｇａｔｅ（図１９参照）が正側電位Ｖｄｄ（約７．５Ｖ）の期間、ｎチャネルトランジスタ６８のゲート電極６８ａとチャネル領域６８ｄとの間の電圧（電位差）Ｖｇｃ（図２０参照）は、約０．７Ｖ〜約４Ｖの範囲の電圧になる。すなわち、この期間において、初期状態から信号電位Ｖｓｉｇの１つ目の電圧パルスが印加される期間以外のゲート電極６８ａとチャネル領域６８ｄとの間の電圧Ｖｇｃ（約１Ｖ〜約４Ｖ）は、ｎチャネルトランジスタ６８のオン領域の電圧（約１Ｖ以上）になるので、ｎチャネルトランジスタ６８はオン状態になる。一方、ゲート電位Ｖｇａｔｅ（図１９参照）が負側電位Ｖｂｂ（約−２Ｖ）の期間、ｎチャネルトランジスタ６８のゲート電極６８ａとチャネル領域６８ｄとの間の電圧（電位差）Ｖｇｃ（図２０参照）は、約−８．５Ｖ〜約−５．５Ｖの範囲の電圧になる。すなわち、この期間、ゲート電極６８ａとチャネル領域６８ｄとの間の電圧Ｖｇｃ（約−８．５Ｖ〜約−５．５Ｖ）は、ｎチャネルトランジスタ６８のオフ領域の電圧（約０．５Ｖ以下）になるので、ｎチャネルトランジスタ６８はオフ状態になる。
また、第２実施形態では、画素部６６のｎチャネルトランジスタ６８を覆うように設けられた表示部遮光膜１３の画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）の固定電位を印加する。これにより、表示部遮光膜１３の画素部遮光領域１３ａの電位Ｖｂａｃｋは、図２１に示すように、１／２（Ｖｄｄ＋Ｖｂｂ）＝約２．７５Ｖに固定される。この際、画素部遮光領域１３ａとｎチャネルトランジスタ６８のドレイン領域６８ｂとの間の実効的な電圧（電位差）Ｖｂｄ＝１／３（Ｖｂａｃｋ−Ｖｓｉｇ）と、画素部遮光領域１３ａとｎチャネルトランジスタ６８のチャネル領域６８ｄとの間の実効的な電圧（電位差）Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ）とは、それぞれ、図２２に示すような波形を示す。そして、画素部遮光領域１３ａとｎチャネルトランジスタ６８のチャネル領域６８ｄとの間の実効的な電圧Ｖｂｃは、図２２に示すように、約−１．４Ｖ〜約−０．３Ｖの範囲で変化する。これにより、画素部遮光領域１３ａとチャネル領域６８ｄとの間の実効的な電圧Ｖｂｃ（約−１．４Ｖ〜約０．３Ｖ）は、図２３に示すように、常に、ｎチャネルトランジスタ６８のオフ領域の電圧（約０．５Ｖ以下）になる。これにより、ｎチャネルトランジスタ６８の上部チャネルをオフ状態に保持している期間に、表示部遮光膜１３の画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）の電位を印加する場合にも、ｎチャネルトランジスタ６８の下部チャネルがオンするのが抑制される。このため、この期間にｎチャネルトランジスタ６８の下部チャネルを介してドレイン領域６８ｂとソース領域６８ｃとの間に電流が流れるのが抑制される。
次に、画素部６６のｐチャネルトランジスタ７３のゲート電極７３ａに入力される電位（ゲート電位Ｖｇａｔｅ（Ｐｃｈ）＝ｎチャネルトランジスタ６８のソース電位Ｖｓ）は、図２４に示すように、約３．５Ｖ〜約６．５Ｖの範囲で変化する。そして、ｐチャネルトランジスタ７３のドレイン領域７３ｂには、正側電位ＰＶｄｄ（約８Ｖ）が印加される。この際、ｐチャネルトランジスタ７３のチャネル領域７３ｄの電位Ｖｃｈは、図２４に示すような波形を示す。これにより、ｐチャネルトランジスタ７３のゲート電極７３ａとドレイン領域７３ｂとの間の電圧（電位差）Ｖｇｄ＝Ｖｇａｔｅ（Ｐｃｈ）−Ｖｄ（Ｐｃｈ）と、ゲート電極７３ａとチャネル領域７３ｄとの間の電圧（電位差）Ｖｇｃ＝Ｖｇａｔｅ（Ｐｃｈ）−Ｖｃｈ（Ｐｃｈ）とは、図２５に示すような波形で変化する。そして、ゲート電極７３ａとチャネル領域７３ｄとの間の電圧Ｖｇｃがｐチャネルトランジスタ７３のオン領域の電圧（約−２．５Ｖ以下）になる期間、ｐチャネルトランジスタ７３はオン状態になる。一方、ゲート電極７３ａとチャネル領域７３ｄとの間の電圧Ｖｇｃがｐチャネルトランジスタ７３のオフ領域の電圧（約−２Ｖ以上）になる期間、ｐチャネルトランジスタ７３はオフ状態になる。
また、第２実施形態では、画素部６６のｐチャネルトランジスタ７３を覆うように設けられた表示部遮光膜１３の画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）＝約２．７５Ｖの電位を印加する。これにより、第２実施形態による画素部遮光領域１３ａの電位Ｖｂａｃｋは、図２６に示すように、約２．７５Ｖに固定される。この際、画素部遮光領域１３ａとｐチャネルトランジスタ７３のドレイン領域７３ｂとの間の実効的な電圧（電位差）Ｖｂｄ＝１／３（Ｖｂａｃｋ−Ｖｄ（Ｐｃｈ））は、図２７に示すように、約−１．７５Ｖになる。また、画素部遮光領域１３ａとｐチャネルトランジスタ７３のチャネル領域７３ｄとの間の実効的な電圧（電位差）Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ（Ｐｃｈ））は、図２７に示すような波形を示すとともに、約−１．７５Ｖ〜約−０．２５Ｖの範囲の電圧になる。これにより、画素部遮光領域１３ａとｐチャネルトランジスタ７３のチャネル領域７３ｄとの間の実効的な電圧（電位差）Ｖｂｃ（約−１．７５Ｖ〜約−０．２５Ｖ）は、図２８に示すように、常に、ｐチャネルトランジスタ７３のオフ領域の電圧（約−２Ｖ以上）になる。このため、ｐチャネルトランジスタ７３の上部チャネルがオフ状態に保持されている期間に、表示部遮光膜１３の画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）の電位を印加する場合にも、ｐチャネルトランジスタ７３の下部チャネルがオンするのが抑制される。このため、この期間にｐチャネルトランジスタ７３の下部チャネルを介してドレイン領域７３ｂとソース領域７３ｃとの間に電流が流れるのが抑制される。
第２実施形態では、上記のように、有機ＥＬ表示装置において、表示部遮光膜１３およびレベル変換回路遮光膜３８に１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与えるとともに、シフトレジスタ回路遮光膜３０および３７と、サンプリングトランジスタ遮光膜３１と、バッファ遮光膜３２と、ＤＡコンバータ遮光膜３３と、クロック発生回路遮光膜３４とに１／２（Ｖｄｄ＋Ｖｓｓ）の電位を与えることによって、表示部遮光膜１３およびレベル変換回路遮光膜３８を１／２（Ｖｄｄ＋Ｖｂｂ）の電位に固定することができるとともに、シフトレジスタ回路遮光膜３０および３７と、サンプリングトランジスタ遮光膜３１と、バッファ遮光膜３２と、ＤＡコンバータ遮光膜３３と、クロック発生回路遮光膜３４とを１／２（Ｖｄｄ＋Ｖｓｓ）の電位に固定することができる。これにより、表示部遮光膜１３と、レベル変換回路遮光膜３８と、シフトレジスタ回路遮光膜３０および３７と、サンプリングトランジスタ遮光膜３１と、バッファ遮光膜３２と、ＤＡコンバータ遮光膜３３と、クロック発生回路遮光膜３４とにおいて電位が変動しないので、これらの遮光膜の電位の変動に伴って、画素部６６のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３のしきい値電圧と、レベル変換回路３６、シフトレジスタ回路２５および３５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の各々に含まれるｎチャネルトランジスタのしきい値電圧とが変動するのを抑制することができる。このため、有機ＥＬ表示装置において、画素部６６のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３の動作と、レベル変換回路３６、シフトレジスタ回路２５および３５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の各々に含まれるｎチャネルトランジスタの動作とを安定させることができる。
また、第２実施形態では、有機ＥＬ表示装置において、表示部遮光膜１３の画素部遮光領域１３ａおよびレベル変換回路遮光膜３８に１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与えるとともに、シフトレジスタ回路遮光膜３０および３７、サンプリングトランジスタ遮光膜３１、バッファ遮光膜３２、ＤＡコンバータ遮光膜３３およびクロック発生回路遮光膜３４に１／２（Ｖｄｄ＋Ｖｓｓ）の電位を与えることによって、上記の各遮光膜と、対応する画素部６６のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３、レベル変換回路３６、シフトレジスタ回路２５および３５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の各々に含まれるｎチャネルトランジスタとの間の電圧（電位差）Ｖｂｃが上記ｎチャネルトランジスタまたはｐチャネルトランジスタのそれぞれのしきい値電圧Ｖｔｈを超えないようにすることができる。このため、表示部遮光膜１３およびレベル変換回路遮光膜３８に１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与えるとともに、シフトレジスタ回路遮光膜３０および３７、サンプリングトランジスタ遮光膜３１、バッファ遮光膜３２、ＤＡコンバータ遮光膜３３およびクロック発生回路遮光膜３４に１／２（Ｖｄｄ＋Ｖｓｓ）の電位を与えた場合にも、画素部６６のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３の下部チャネルと、レベル変換回路３６、シフトレジスタ回路２５および３５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の各々のｎチャネルトランジスタの下部チャネルとがオン状態になるのを抑制することができる。これにより、画素部６６のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３の上部チャネルと、レベル変換回路３６、シフトレジスタ回路２５および３５、サンプリングトランジスタ２６、バッファ２７、ＤＡコンバータ２８およびクロック発生回路２９の各々のｎチャネルトランジスタの上部チャネルとをオフ状態に保持している期間に、対応する遮光膜に電位が与えられることにより上記のｎチャネルトランジスタまたはｐチャネルトランジスタの下部チャネルがオンすることに起因して有機ＥＬ表示装置の動作不良が発生するのを抑制することができる。
第２実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
（第３参考例）
この第３参考例では、上記第２実施形態と異なり、有機ＥＬ表示装置の表示部遮光膜の画素部遮光領域に、対応する画素部のｎチャネルトランジスタおよびｐチャネルトランジスタのゲート電極と同じ電位を印加する場合について説明する。
この第３参考例による有機ＥＬ表示装置は、図１８に示した第２実施形態による画素部６６と同様の画素部を有している。ただし、第３参考例では、図１８に示した第２実施形態による画素部６６のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３が、図１２に示した第１参考例によるゲート電極４８ａと、表示部遮光膜１３の画素部遮光領域１３ａとがプラグ２１および中間配線層４２とを介して接続された構造を有するように構成されている。なお、この第３参考例では、１つのゲート線に接続される複数のｎチャネルトランジスタ６８（ｐチャネルトランジスタ７３）のゲート電極に対してそれぞれ接続される画素部遮光領域１３ａと、他のゲート線に接続される複数のｎチャネルトランジスタ６８（ｐチャネルトランジスタ７３）のゲート電極に対してそれぞれ接続される画素部遮光領域１３ａとは、電気的に分断されている。これにより、第３参考例では、図１８に示した第２実施形態による画素部６６のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３の各々のゲート電極６８ａおよび７３ａと、対応する表示部遮光膜１３の画素部遮光領域１３ａとに同じ電位が印加されるように構成されている。第３参考例による有機ＥＬ表示装置の上記以外の構成は、上記第２実施形態による有機ＥＬ表示装置の構成と同様である。
なお、第３参考例による有機ＥＬ表示装置のレベル変換回路遮光膜には、上記第２実施形態と同様、１／２（Ｖｄｄ＋Ｖｂｂ）の固定電位が印加されるように構成されている。また、第３参考例による有機ＥＬ表示装置のＨ系ドライバのシフトレジスタ回路遮光膜と、サンプリングトランジスタ遮光膜と、バッファ遮光膜と、ＤＡコンバータ遮光膜と、クロック発生回路遮光膜と、Ｖ系ドライバのシフトレジスタ回路遮光膜とには、上記第２実施形態と同様、１／２（Ｖｄｄ＋Ｖｓｓ）の固定電位が印加されるように構成されている。
図２９は、本発明の第３参考例による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。図３０は、本発明の第３参考例による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの電流−電圧特性を示した図である。図３１は、本発明の第３参考例による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの動作を説明するための電圧波形図である。図３２は、本発明の第３参考例による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの電流−電圧特性を示した図である。次に、図２９〜図３２を参照して、第３参考例による有機ＥＬ表示装置の画素部のｎチャネルトランジスタおよびｐチャネルトランジスタの動作について説明する。
この第３参考例による有機ＥＬ表示装置の画素部６６のｎチャネルトランジスタ６８では、ゲート電極６８ａおよびドレイン領域６８ｂに、それぞれ、図１９に示した上記第２実施形態によるゲート電位Ｖｇａｔｅおよび信号電位Ｖｓｉｇと同様の電位を印加する。これにより、第３参考例によるｎチャネルトランジスタ６８のチャネル領域６８ｄには、図１９に示した第２実施形態によるチャネル領域６８ｄの電位Ｖｃｈと同様の電位が印加される。これにより、第３参考例による画素部６６のｎチャネルトランジスタ６８の上部チャネル側では、上記第２実施形態と同様の動作が行われる。
そして、第３参考例では、ｎチャネルトランジスタ６８のゲート電極６８ａと、表示部遮光膜１３の画素部遮光領域１３ａとが接続されていることにより、同一のゲート線に接続される複数のｎチャネルトランジスタ６８のゲート電極６８ａに印加される電位Ｖｇａｔｅが、それらの複数のｎチャネルトランジスタ６８のゲート電極６８ａにそれぞれ接続される画素部遮光領域１３ａに同様に印加される。すなわち、この第３参考例による表示部遮光膜１３の画素部遮光領域１３ａに印加される電位Ｖｂａｃｋは、図１９に示した第２実施形態によるｎチャネルトランジスタ６８のゲート電位Ｖｇａｔｅと同様の波形を示す。そして、第３参考例では、ｎチャネルトランジスタ６８のゲート電極６８ａに正側電位Ｖｄｄが印加される期間には、対応する画素部遮光領域１３ａにも正側電位Ｖｄｄが印加される。一方、ｎチャネルトランジスタ６８のゲート電極６８ａに負側電位Ｖｂｂが印加される期間には、対応する画素部遮光領域１３ａにも負側電位Ｖｂｂが印加される。そして、第３参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ６８のドレイン領域６８ｂとの間の実効的な電圧Ｖｂｄ＝１／３（Ｖｂａｃｋ−Ｖｓｉｇ）は、図２９に示すように、図２０に示した第２実施形態によるｎチャネルトランジスタ６８のゲート電極６８ａとドレイン領域６８ｂとの間の電圧Ｖｇｄの波形の電圧値を１／３に縮小した波形を示す。また、第３参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ６８のチャネル領域６８ｄとの間の実効的な電圧Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ）は、図２９に示すように、図２０に示した第２実施形態によるｎチャネルトランジスタ６８のゲート電極６８ａとチャネル領域６８ｄとの間の電圧Ｖｇｃの波形の電圧値を１／３に縮小した波形を示す。
したがって、ｎチャネルトランジスタ６８の上部チャネルがオン状態の期間において、第３参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ６８のチャネル領域６８ｄとの間の実効的な電圧（電位差）Ｖｂｃは、約０．２Ｖ〜約１．３Ｖの範囲で変化する。一方、ｎチャネルトランジスタ６８の上部チャネルがオフ状態の期間において、第３参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ６８のチャネル領域６８ｄとの間の実効的な電圧（電位差）Ｖｂｃは、約−２．８Ｖ〜約−１．８Ｖの範囲で変化する。これにより、図３０に示すように、第３参考例によるｎチャネルトランジスタ６８の上部チャネルがオフ状態の期間において、画素部遮光領域１３ａとチャネル領域６８ｄとの間の実効的な電圧Ｖｂｃ（約−２．８Ｖ〜約−１．８Ｖ）は、ｎチャネルトランジスタ６８のオフ領域の電圧（約０．５Ｖ以下）になる。このため、ｎチャネルトランジスタ６８の上部チャネルがオフ状態である期間に、ｎチャネルトランジスタ６８の下部チャネルがオンするのが抑制される。これにより、この期間にｎチャネルトランジスタ６８の下部チャネルを介してドレイン領域６８ｂとソース領域６８ｃとの間に電流が流れるのが抑制される。
次に、第３参考例による有機ＥＬ表示装置の画素部６６のｐチャネルトランジスタ７３では、ゲート電極７３ａおよびドレイン領域７３ｂに、それぞれ、図２４に示した第２実施形態によるゲート電位Ｖｇａｔｅ（Ｐｃｈ）および正側電位ＰＶｄｄと同じ電位が印加される。これにより、第３参考例によるｐチャネルトランジスタ７３のチャネル領域７３ｄには、図２４に示した第２実施形態によるチャネル領域７３ｄの電位Ｖｃｈと同様の電位が印加される。このため、第３参考例による画素部６６のｐチャネルトランジスタ７３の上部チャネル側では、上記第２実施形態によるｐチャネルトランジスタ７３と同様の動作が行われる。
そして、第３参考例では、ｐチャネルトランジスタ７３のゲート電極７３ａと、表示部遮光膜１３の画素部遮光領域１３ａとが接続されていることにより、ゲート電極７３ａに印加されるゲート電位Ｖｇａｔｅ（Ｐｃｈ）と同じ電位が、表示部遮光膜１３の画素部遮光領域１３ａに印加される。すなわち、この第３参考例による表示部遮光膜１３の画素部遮光領域１３ａに印加される電位Ｖｂａｃｋは、図２４に示した第２実施形態によるゲート電位Ｖｇａｔｅ（Ｐｃｈ）と同様の波形を示す。これにより、第３参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｐチャネルトランジスタ７３のドレイン領域７３ｂとの間の実効的な電圧Ｖｂｄ＝１／３（Ｖｂａｃｋ−Ｖｄ（Ｐｃｈ））は、図３１に示すように、図２５に示した第２実施形態によるｐチャネルトランジスタ７３のゲート電極７３ａとドレイン領域７３ｂとの間の電圧Ｖｇｄの波形の電圧値を１／３に縮小した波形を示す。また、第３参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｐチャネルトランジスタ７３のチャネル領域７３ｄとの間の実効的な電圧Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ（Ｐｃｈ））は、図３１に示すように、図２５に示した第２実施形態によるｐチャネルトランジスタ７３のゲート電極７３ａとチャネル領域７３ｄとの間の電圧Ｖｇｃの波形の電圧値を１／３に縮小した波形を示す。
したがって、第３参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｐチャネルトランジスタ７３のチャネル領域７３ｄとの間の実効的な電圧Ｖｂｃは、図３１に示すように、約−１．５Ｖ〜約０Ｖの範囲で変化する。これにより、図３２に示すように、第３参考例による画素部遮光領域１３ａとｐチャネルトランジスタ７３のチャネル領域７３ｄとの間の実効的な電圧Ｖｂｃ（約−１．５Ｖ〜約０Ｖ）は、ｐチャネルトランジスタ７３のオフ領域の電圧（約−２Ｖ以上）になる。このため、ｐチャネルトランジスタ７３の上部チャネルがオフ状態である期間に、ｐチャネルトランジスタ７３の下部チャネルがオンするのが抑制される。これにより、この期間にｐチャネルトランジスタ７３の下部チャネルを介してドレイン領域７３ｂとソース領域７３ｃとの間に電流が流れるのが抑制される。
第３参考例では、上記のように、有機ＥＬ表示装置において、表示部遮光膜１３の画素部遮光領域１３ａと、対応する画素部６６のｎチャネルトランジスタ６８のゲート電極６８ａとを接続することにより、表示部遮光膜１３の画素部遮光領域１３ａに、対応する画素部６６のｎチャネルトランジスタ６８のゲート電位Ｖｇａｔｅと同じ電位を与えることによって、ゲート電極６８ａに負側電位Ｖｂｂを印加することによりｎチャネルトランジスタ６８の上部チャネルをオフ状態に保持している期間には、画素部遮光領域１３ａにも負側電位Ｖｂｂが与えられることに起因してｎチャネルトランジスタ６８の下部チャネルがオンするのを抑制することができる。このため、有機ＥＬ表示装置の動作不良の発生を抑制することができる。
また、第３参考例では、有機ＥＬ表示装置において、表示部遮光膜１３の画素部遮光領域１３ａと、対応する画素部６６のｐチャネルトランジスタ７３のゲート電極７３ａとを接続することにより、表示部遮光膜１３の画素部遮光領域１３ａに、対応する画素部６６のｐチャネルトランジスタ７３のゲート電位Ｖｇａｔｅと同じ電位を与えることによって、ｐチャネルトランジスタ７３の上部チャネルをオフ状態に保持している期間には、ｐチャネルトランジスタ７３の下部チャネルがオンするのを抑制することができる。このため、有機ＥＬ表示装置の動作不良の発生を抑制することができる。
また、第３参考例では、上記のように、有機ＥＬ表示装置において、表示部遮光膜１３の画素部遮光領域１３ａと、対応する画素部６６のｎチャネルトランジスタ６８のゲート電極６８ａ（ｐチャネルトランジスタ７３のゲート電極７３ａ）とを接続することにより、表示部遮光膜１３の画素部遮光領域１３ａに、対応する画素部６６のｎチャネルトランジスタ６８のゲート電極６８ａ（ｐチャネルトランジスタ７３のゲート電極７３ａ）に印加される電位と同じ電位を与えることによって、表示部遮光膜１３の画素部遮光領域１３ａを画素部６６のｎチャネルトランジスタ６８（ｐチャネルトランジスタ７３）のゲート電極として機能させることができる。これにより、ｎチャネルトランジスタ６８のゲート電極６８ａと、表示部遮光膜１３の画素部遮光領域１３ａとの両方を用いてｎチャネルトランジスタ６８を駆動させることができるとともに、ｐチャネルトランジスタ７３のゲート電極７３ａと、表示部遮光膜１３の画素部遮光領域１３ａとの両方を用いてｐチャネルトランジスタ７３を駆動させることができる。これにより、画素部６６のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３の駆動能力を向上させることができる。
なお、図３１に示した第３参考例による画素部遮光領域１３ａとｐチャネルトランジスタ７３のチャネル領域７３ｄとの間の実効的な電圧Ｖｂｃ（約−１．５Ｖ〜約０Ｖ）は、常にｐチャネルトランジスタ７３のオフ領域の電圧（約−２Ｖ以上）になっているが、ｐチャネルトランジスタ７３の上部チャネルがオン状態になる期間に、電圧Ｖｂｃがｐチャネルトランジスタ７３のオン領域の電圧（約−２．５Ｖ以下）になるように各供給電位を設定すれば、容易に、表示部遮光膜１３の画素部遮光領域１３ａをｐチャネルトランジスタ７３の下部チャネル側のゲート電極として機能させることができる。
第３参考例による上記以外の効果は、上記第１実施形態による効果と同様である。
（第４参考例）
この第４参考例では、上記第２実施形態と異なり、有機ＥＬ表示装置の表示部遮光膜の画素部遮光領域に、対応する画素部のｎチャネルトランジスタおよびｐチャネルトランジスタのドレイン領域と同じ電位を印加する場合について説明する。
この第４参考例による有機ＥＬ表示装置は、図１８に示した第２実施形態による画素部６６と同様の画素部を有している。ただし、第４参考例では、図１８に示した第２実施形態による画素部６６のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３が、図１５に示した第２参考例によるｎチャネルトランジスタ５８と同様の構造を有するように構成されている。すなわち、第４参考例では、図１８に示した第２実施形態による画素部６６のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３が、図１５に示した第２参考例によるドレイン領域８ｂと、表示部遮光膜１３の画素部遮光領域１３ａとが１層目のプラグ２１と、２層目のプラグ５３と、配線層５４と、プラグ２０ａとを介して接続された構造を有するように構成されている。なお、ドレイン領域８ｂと画素部遮光領域１３ａとは、１層目のプラグ２１により直接接続してもよい。これにより、第４参考例では、図１８に示した第２実施形態による画素部６６のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３の各々のドレイン領域６８ｂおよび７３ｂと、対応する表示部遮光膜１３の画素部遮光領域１３ａとに同じ電位が印加されるように構成されている。なお、第４参考例では、配線部遮光領域１３ｂと、画素部遮光領域１３ａとは、分断されており、配線部遮光領域１３ｂには、適当な電位（１／２（Ｖｄｄ＋Ｖｓｓ））が印加されている。第４参考例による有機ＥＬ表示装置の上記以外の構成は、上記第２実施形態による有機ＥＬ表示装置の構成と同様である。
なお、第４参考例による有機ＥＬ表示装置のレベル変換回路遮光膜には、上記第２実施形態と同様、１／２（Ｖｄｄ＋Ｖｂｂ）の電位が印加されるように構成されている。また、第３参考例による有機ＥＬ表示装置のＨ系ドライバのシフトレジスタ回路遮光膜と、サンプリングトランジスタ遮光膜と、バッファ遮光膜と、ＤＡコンバータ遮光膜と、クロック発生回路遮光膜と、Ｖ系ドライバのシフトレジスタ回路遮光膜とには、上記第２実施形態と同様、１／２（Ｖｄｄ＋Ｖｓｓ）の電位が印加されるように構成されている。
図３３は、本発明の第４参考例による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。図３４は、本発明の第４参考例による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの電流−電圧特性を示した図である。図３５は、本発明の第４参考例による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの動作を説明するための電圧波形図である。図３６は、本発明の第４参考例による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの電流−電圧特性を示した図である。次に、図３３〜図３６を参照して、第４参考例による有機ＥＬ表示装置の画素部のｎチャネルトランジスタおよびｐチャネルトランジスタの動作について説明する。
この第４参考例による有機ＥＬ表示装置の画素部６６のｎチャネルトランジスタ６８では、ゲート電極６８ａおよびドレイン領域６８ｂに、それぞれ、図１９に示した上記第２実施形態によるゲート電位Ｖｇａｔｅおよび信号電位Ｖｓｉｇと同様の電位を印加する。この際、第４参考例によるｎチャネルトランジスタ６８のチャネル領域６８ｄには、図１９に示した第２実施形態によるチャネル領域６８ｄの電位Ｖｃｈと同様の電位が印加される。これにより、第４参考例による画素部６６のｎチャネルトランジスタ６８の上部チャネル側では、上記第２実施形態と同様の動作が行われる。
そして、第４参考例では、ｎチャネルトランジスタ６８のドレイン領域６８ｂと、対応する表示部遮光膜１３の画素部遮光領域１３ａとが接続されていることにより、ドレイン領域６８ｂに印加される信号電位Ｖｓｉｇと同じ電位が、表示部遮光膜１３の画素部遮光領域１３ａに印加される。これにより、第４参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ６８のドレイン領域６８ｂとの間の実効的な電圧Ｖｂｄ＝１／３（Ｖｂａｃｋ−Ｖｓｉｇ）は、図３３に示すように、約０Ｖになる。また、第４参考例による画素部遮光領域１３ａとｎチャネルトランジスタ６８のチャネル領域６８ｄとの間の実効的な電圧Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ）は、図３３に示すような波形を示すとともに、約−０．２Ｖ〜約０．４Ｖの範囲で変化する。
したがって、図３４に示すように、第４参考例による画素部遮光領域１３ａとｎチャネルトランジスタ６８のチャネル領域６８ｄとの間の実効的な電圧Ｖｂｃ（約−０．２Ｖ〜約０．４Ｖ）は、ｎチャネルトランジスタ６８のオフ領域の電圧（約０．５Ｖ以下）になる。これにより、第４参考例では、ｎチャネルトランジスタ６８の上部チャネルがオフ状態である期間に、ｎチャネルトランジスタ６８のドレイン領域６８ｂに印加される信号電位Ｖｓｉｇと同じ電位が表示部遮光膜１３の画素部遮光領域１３ａに印加される場合にも、ｎチャネルトランジスタ６８の下部チャネルがオンするのが抑制される。このため、この期間にｎチャネルトランジスタ６８の下部チャネルを介してドレイン領域６８ｂとソース領域６８ｃとの間に電流が流れるのが抑制される。
次に、第４参考例による有機ＥＬ表示装置の画素部６６のｐチャネルトランジスタ７３では、ゲート電極７３ａおよびドレイン領域７３ｂに、それぞれ、図２４に示した第２実施形態によるゲート電位Ｖｇａｔｅ（Ｐｃｈ）および正側電位ＰＶｄｄと同様の電位が印加される。この際、第４参考例によるｐチャネルトランジスタ７３のチャネル領域７３ｄには、図２４に示した第２実施形態によるチャネル領域７３ｄの電位Ｖｃｈと同様の電位が印加される。これにより、第４参考例による画素部６６のｐチャネルトランジスタ７３の上部チャネル側では、上記第２実施形態によるｐチャネルトランジスタ７３と同様の動作が行われる。
そして、第４参考例では、ｐチャネルトランジスタ７３のドレイン領域７３ｂと、表示部遮光膜１３の画素部遮光領域１３ａとが接続されていることにより、ドレイン領域７３ｂに印加される正側電位ＰＶｄｄ（約８Ｖ）と同じ電位が、表示部遮光膜１３の画素部遮光領域１３ａに印加される。これにより、第４参考例による表示部遮光膜１３の画素部遮光領域１３ａと、ｐチャネルトランジスタ７３のドレイン領域７３ｂとの間の実効的な電圧Ｖｂｄ＝１／３（Ｖｂａｃｋ−Ｖｄ（Ｐｃｈ））は、図３５に示すように、約０Ｖになる。また、第４参考例による画素部遮光領域１３ａとｐチャネルトランジスタ７３のチャネル領域７３ｄとの間の実効的な電圧Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ（Ｐｃｈ））は、図３５に示すような波形を示すとともに、約０Ｖ〜約１．５Ｖの範囲で変化する。
これにより、図３６に示すように、第４参考例による画素部遮光領域１３ａとｐチャネルトランジスタ７３のチャネル領域７３ｄとの間の実効的な電圧（電位差）Ｖｂｃ（約０Ｖ〜約１．５Ｖ）は、ｐチャネルトランジスタ７３のオフ領域の電圧（約−２Ｖ以上）になる。このため、第４参考例では、ｐチャネルトランジスタ７３の上部チャネルがオフ状態である期間に、ドレイン領域７３ｂに印加される正側電位ＰＶｄｄと同じ電位が対応する表示部遮光膜１３の画素部遮光領域１３ａに印加される場合にも、ｐチャネルトランジスタ７３の下部チャネルがオンするのが抑制される。このため、この期間にｐチャネルトランジスタ７３の下部チャネルを介してドレイン領域７３ｂとソース領域７３ｃとの間に電流が流れるのが抑制される。
第４参考例では、上記のように、画素部６６のｎチャネルトランジスタ６８のチャネル領域６８ｄの電位は、ドレイン領域６８ｂの電位（信号電位Ｖｓｉｇ）が変化する電圧範囲内で、かつ、ドレイン領域６８ｂの電位（信号電位Ｖｓｉｇ）に対応した電位になる。これにより、有機ＥＬ表示装置において、表示部遮光膜１３の画素部遮光領域１３ａと、対応する画素部６６のｎチャネルトランジスタ６８のドレイン領域６８ｂとを接続することにより、表示部遮光膜１３の画素部遮光領域１３ａに、対応する画素部６６のｎチャネルトランジスタ６８のドレイン領域６８ｂに印加される信号電位Ｖｓｉｇと同じ電位を与えることによって、表示部遮光膜１３の画素部遮光領域１３ａと、対応するｎチャネルトランジスタ６８のチャネル領域６８ｂとの間の実効的な電圧（電位差）Ｖｂｃを約−０．２Ｖ〜約０．４Ｖの範囲内に制御することができる。このため、表示部遮光膜１３の画素部遮光領域１３ａと、対応するｎチャネルトランジスタ６８のチャネル領域６８ｂとの間の実効的な電圧（電位差）Ｖｂｃをｎチャネルトランジスタ６８のオフ領域の電圧範囲内（約０．５Ｖ以下）に制御することができる。これにより、表示部遮光膜１３の画素部遮光領域１３ａにドレイン領域６８ｂに印加される信号電位Ｖｓｉｇと同じ電位が印加されることに起因して、ｎチャネルトランジスタ６８の上部チャネルのオフ時に、ｎチャネルトランジスタ６８の下部チャネルがオンするのを抑制することができる。このため、有機ＥＬ表示装置の動作不良の発生を抑制することができる。
また、第４参考例では、画素部６６のｐチャネルトランジスタ７３のチャネル領域７３ｄの電位は、ドレイン領域７３ｂの正側電位ＰＶｄｄに対応した所定の範囲内の電位になる。これにより、有機ＥＬ表示装置において、表示部遮光膜１３の画素部遮光領域１３ａと、対応する画素部６６のｐチャネルトランジスタ７３のドレイン領域７３ｂとを接続することにより、表示部遮光膜１３の画素部遮光領域１３ａに、対応する画素部６６のｐチャネルトランジスタ７３のドレイン領域７３ｂに印加される正側電位ＰＶｄｄと同じ電位を与えることによって、表示部遮光膜１３の画素部遮光領域１３ａと、対応するｐチャネルトランジスタ７３のチャネル領域７３ｄとの間の実効的な電圧（電位差）Ｖｂｃを約０Ｖ〜約１．５Ｖの範囲内に制御することができる。このため、表示部遮光膜１３の画素部遮光領域１３ａと、対応するｐチャネルトランジスタ７３のチャネル領域７３ｄとの間の実効的な電圧（電位差）Ｖｂｃをｐチャネルトランジスタ７３のオフ領域の電圧範囲内（約−２Ｖ以上）に制御することができる。これにより、表示部遮光膜１３の画素部遮光領域１３ａにドレイン領域７３ｂに印加される正側電位ＰＶｄｄと同じ電位が印加されることに起因して、ｐチャネルトランジスタ７３の上部チャネルのオフ時に、ｐチャネルトランジスタ７３の下部チャネルがオンするのを抑制することができる。これによっても、有機ＥＬ表示装置の動作不良の発生を抑制することができる。
また、第４参考例では、表示部遮光膜１３の画素部遮光領域１３ａと、ｎチャネルトランジスタ６８のドレイン領域６８ｂとを接続することにより、ｎチャネルトランジスタ６８のドレイン領域６８ｂに接続されるドレイン線の電気容量が表示部遮光膜１３の画素部遮光領域１３ａの分増加する。これにより、ドレイン線に映像信号（信号電位Ｖｓｉｇ）が供給される際に、その映像信号の電荷をドレイン線およびドレイン線に繋がる電気容量として寄与する部分に十分蓄積することができる。そして、その十分に蓄積された電荷を、ゲート線から所定の走査信号が供給されることによりｎチャネルトランジスタ６８がオンする期間に、ｎチャネルトランジスタ６８を介してｐチャネルトランジスタ７３のゲートに供給することができる。これにより、ドレイン線の電気容量が小さい場合と異なり、ドレイン線に供給された映像信号の信号電位Ｖｓｉｇを十分にｐチャネルトランジスタ７３ａのゲートに伝達することができるので、映像信号の信号電位Ｖｓｉｇに応じたｐチャネルトランジスタ７３のオン状態（オフ状態）の制御を確実に行うことができる。このため、ｐチャネルトランジスタ７３を介して有機ＥＬ素子７２に印加される電位を映像信号に応じて正確に制御することができるので、有機ＥＬ表示装置の画質を向上させることができる。
第４参考例による上記以外の効果は、上記第１実施形態による効果と同様である。
（第５参考例）
この第５参考例では、上記第２実施形態と異なり、有機ＥＬ表示装置の画素部のｐチャネルトランジスタの下方に配置された表示部遮光膜の画素部遮光領域にｐチャネルトランジスタのドレイン領域に印加される正側電位ＰＶｄｄを印加するとともに、画素部のｎチャネルトランジスタの下方に配置された表示部遮光膜の画素部遮光領域に１／２（Ｖｄｄ＋Ｖｂｂ）の電位を印加する場合について説明する。
この第５参考例による有機ＥＬ表示装置は、図１８に示した第２実施形態による画素部６６と同様の画素部を有している。ただし、第５参考例では、図１８に示した第２実施形態による画素部６６のｐチャネルトランジスタ７３の下方に配置された表示部遮光膜１３の画素部遮光領域１３ａに対して、ｐチャネルトランジスタ７３のドレイン領域７３ｂに繋がる正側電位ＰＶｄｄを供給する信号線が接続されている。これにより、第５参考例では、画素部６６のｐチャネルトランジスタ７３の下方に配置された表示部遮光膜１３の画素部遮光領域１３ａに正側電位ＰＶｄｄが与えられる。第５参考例による有機ＥＬ表示装置の上記以外の構成は、上記第２実施形態による有機ＥＬ表示装置の構成と同様である。
なお、第５参考例による画素部６６の配線部遮光領域１３ｂおよびｎチャネルトランジスタ６８の下方に配置された表示部遮光膜１３の画素部遮光領域１３ａには、上記第２実施形態と同様、１／２（Ｖｄｄ＋Ｖｂｂ）の電位が印加されている。また、第５参考例による有機ＥＬ表示装置のレベル変換回路遮光膜には、上記第２実施形態と同様、１／２（Ｖｄｄ＋Ｖｂｂ）の電位が印加されるように構成されている。また、第５参考例による有機ＥＬ表示装置のＨ系ドライバのシフトレジスタ回路遮光膜と、サンプリングトランジスタ遮光膜と、バッファ遮光膜と、ＤＡコンバータ遮光膜と、クロック発生回路遮光膜と、Ｖ系ドライバのシフトレジスタ回路遮光膜とには、上記第２実施形態と同様、１／２（Ｖｄｄ＋Ｖｓｓ）の電位が印加されるように構成されている。
次に、第５参考例による有機ＥＬ表示装置の画素部のｎチャネルトランジスタおよびｐチャネルトランジスタの動作について説明する。
この第５参考例による有機ＥＬ表示装置の画素部６６のｎチャネルトランジスタ６８は、上記第２実施形態による画素部６６のｎチャネルトランジスタ６８と全く同様の動作を行うことにより、ｎチャネルトランジスタ６８の上部チャネルがオフ状態である期間に、ｎチャネルトランジスタ６８の下部チャネルがオンするのが抑制される。
そして、第５参考例による画素部６６のｐチャネルトランジスタ７３では、ゲート電極７３ａに、図２４に示した第２実施形態によるゲート電位Ｖｇａｔｅ（Ｐｃｈ）と同様の電位が印加されるとともに、ドレイン領域７３ｂに正側電位ＰＶｄｄ（約８Ｖ）が印加される。この際、第５参考例によるｐチャネルトランジスタ７３のチャネル領域７３ｄの電位Ｖｃｈ（Ｐｃｈ）は、図２４に示した第２実施形態によるチャネル領域７３ｄの電位Ｖｃｈ（Ｐｃｈ）と同様の波形を示す。これにより、第５参考例によるｐチャネルトランジスタ７３の上部チャネル側では、上記第２実施形態によるｐチャネルトランジスタ７３と同様の動作が行われる。
そして、第５参考例では、ｐチャネルトランジスタ７３の下方に配置された表示部遮光膜１３の画素部遮光領域１３ａに正側電位ＰＶｄｄ（約８Ｖ）が印加される。これにより、第５参考例によるｐチャネルトランジスタ７３の下部チャネル側では、上記第４参考例によるｐチャネルトランジスタ７３の下部チャネル側と同様の動作が行われる。これにより、ｐチャネルトランジスタ７３の上部チャネルがオフ状態である期間に、ｐチャネルトランジスタ７３の下部チャネルがオンするのが抑制される。
第５参考例では、上記のように、ｐチャネルトランジスタ７３のチャネル領域７３ｄの電位は、ドレイン領域７３ｂの正側電位ＰＶｄｄに対応した所定の範囲内の電位になる。これにより、有機ＥＬ表示装置において、画素部６６のｐチャネルトランジスタ７３の下方に配置された表示部遮光膜１３の画素部遮光領域１３ａに、ｐチャネルトランジスタ７３のドレイン領域７３ｂに印加される正側電位ＰＶｄｄと同じ電位を印加することによって、表示部遮光膜１３の画素部遮光領域１３ａと、対応するｐチャネルトランジスタ７３のチャネル領域７３ｄとの間の実効的な電圧（電位差）Ｖｂｃをｐチャネルトランジスタ７３のオフ領域の電圧範囲内（約−２Ｖ以上）に制御することができる。このため、容易に、表示部遮光膜１３の画素部遮光領域１３ａに正側電位ＰＶｄｄが印加されることに起因して、画素部６６のｐチャネルトランジスタ７３のオフ時に、画素部６６のｐチャネルトランジスタ７３がオンするのを確実に抑制することができる。その結果、有機ＥＬ表示装置の動作不良の発生を抑制することができる。
第５参考例による上記以外の効果は、上記第２実施形態による効果と同様である。
（第３実施形態）
図３７は、本発明の第３実施形態による液晶表示装置の周辺回路に含まれるＣＭＯＳ回路の構成を示した回路図である。この第３実施形態では、液晶表示装置の周辺回路にｎチャネルトランジスタおよびｐチャネルトランジスタによって構成されたＣＭＯＳ回路を設ける場合について説明する。
この第３実施形態による液晶表示装置では、図１に示した第１実施形態による液晶表示装置のシフトレジスタ回路２５および３５、ＤＡコンバータ２８、クロック発生回路２９およびレベル変換回路３６に、図３７に示すようなｎチャネルトランジスタ８１およびｐチャネルトランジスタ８２からなるＣＭＯＳ回路８３が設けられている。なお、このｎチャネルトランジスタ８１およびｐチャネルトランジスタ８２は、本発明の「第２トランジスタ」の一例である。また、ｎチャネルトランジスタ８１のゲート電極８１ａと、ｐチャネルトランジスタ８２のゲート電極８２ａとは互いに接続されている。これにより、ｎチャネルトランジスタ８１のゲート電極８１ａと、ｐチャネルトランジスタ８２のゲート電極８２ａとには、同じ電位が印加される。また、ｐチャネルトランジスタ８２のソース領域８２ｂには、正側電位Ｖｄｄが印加されるとともに、ｎチャネルトランジスタ８１のソース領域８１ｂには、負側電位Ｖｂｂが印加されている。そして、ｎチャネルトランジスタ８１と、ｐチャネルトランジスタ８２とは、共通のドレイン領域８４を有している。
また、第３実施形態では、シフトレジスタ回路２５および３５、ＤＡコンバータ２８、クロック発生回路２９およびレベル変換回路３６に設けられたＣＭＯＳ回路８３の下方を覆うように、それぞれ、図１に示したシフトレジスタ回路遮光膜３０および３７、ＤＡコンバータ遮光膜３３、クロック発生回路遮光膜３４およびレベル変換回路遮光膜３８が設けられている。そして、第３実施形態では、シフトレジスタ回路遮光膜３０および３７、ＤＡコンバータ遮光膜３３、クロック発生回路遮光膜３４およびレベル変換回路遮光膜３８にそれぞれ１／２（Ｖｄｄ＋Ｖｂｂ）＝約２．７５Ｖの電位が印加されている。
第３実施形態による液晶表示装置の上記以外の構成は、上記第１実施形態による液晶表示装置の構成と同様である。なお、第３実施形態による画素部のｎチャネルトランジスタの下方に配置された表示部遮光膜の画素部遮光領域には、上記第１実施形態と同様、１／２（Ｖｄｄ＋Ｖｂｂ）の電位が印加されている。また、第３実施形態による液晶表示装置のサンプリングトランジスタ遮光膜とバッファ遮光膜とには、上記第１実施形態と同様、１／２（Ｖｄｄ＋Ｖｓｓ）の電位が印加されるように構成されている。
図３８は、本発明の第３実施形態による液晶表示装置の周辺回路に含まれるＣＭＯＳ回路の電流−電圧特性を示した図である。次に、図３７および図３８を参照して、本発明の第３実施形態による液晶表示装置の周辺回路に含まれるＣＭＯＳ回路８３の動作について説明する。なお、ＣＭＯＳ回路８３を構成するｎチャネルトランジスタのしきい値電圧Ｖｔｈは、約１Ｖであり、ｐチャネルトランジスタのしきい値電圧Ｖｔｈは、約−２．５Ｖであるものとする。これにより、ＣＭＯＳ回路８３において、ｎチャネルトランジスタは、ゲート電極とチャネル領域との間の電圧が約１Ｖ以上のときオン状態となり、ｐチャネルトランジスタは、ゲート電極とチャネル領域との間の電圧が約−２．５Ｖ以下のときオン状態になる。また、ＣＭＯＳ回路８３において、ｎチャネルトランジスタは、ゲート電極とチャネル領域との間の電圧が約０．５Ｖ以下のときオフ状態になり、ｐチャネルトランジスタは、ゲート電極とチャネル領域との間の電圧が約−２Ｖ以上のときオフ状態になるものとする。
この第３実施形態では、ＣＭＯＳ回路８３のｎチャネルトランジスタ８１の上部チャネルがオフ状態で、かつ、ｎチャネルトランジスタ８１のソース領域８１ｂおよびドレイン領域８４のいずれか一方に約７．５Ｖの電位が印加されたときに、対応する遮光膜に１／２（Ｖｄｄ＋Ｖｂｂ）＝約２．７５Ｖの電位を与えた場合、その遮光膜と、ＣＭＯＳ回路８３のｎチャネルトランジスタ８１のチャネル領域８１ｃとの間の実効的な電圧（電位差）Ｖｂｃは、図３８に示すように、約０．４Ｖになる。この場合、ＣＭＯＳ回路８３のｎチャネルトランジスタ８１の上部チャネルがオフ状態のとき、対応する遮光膜とｎチャネルトランジスタ８１のチャネル領域８１ｃとの間の実効的な電圧（電位差）Ｖｂｃは、ｎチャネルトランジスタ８１のオフ領域の電圧になる。これにより、このときｎチャネルトランジスタ８１の下部チャネルがオンするのが抑制される。
また、ｎチャネルトランジスタ８１の上部チャネルがオフ状態で、かつ、ｎチャネルトランジスタ８１のソース領域８１ｂとドレイン領域８４とに同じ電位が印加されたときに、対応する遮光膜に１／２（Ｖｄｄ＋Ｖｂｂ）＝約２．７５Ｖの電位を与えた場合には、その遮光膜と、ｎチャネルトランジスタ８１のチャネル領域８１ｃとの間の実効的な電圧（電位差）Ｖｂｃは、図３８に示した約０．４Ｖ以外の電圧になる場合もある。この場合にも、ｎチャネルトランジスタ８１のソース領域８１ｂとドレイン領域８４との間に電位差は生じないので、ソース領域８１ｂとドレイン領域８４との間にリーク電流は流れない。
一方、ＣＭＯＳ回路８３のｐチャネルトランジスタ８２の上部チャネル（ゲート電極８２ａ側のチャネル）がオフ状態で、かつ、ｐチャネルトランジスタ８２のソース領域８２ｂおよびドレイン領域８４のいずれか一方に約７．５Ｖの電位が印加されたときに、対応する遮光膜に１／２（Ｖｄｄ＋Ｖｂｂ）＝約２．７５Ｖの電位を与えた場合、その遮光膜と、ＣＭＯＳ回路８３のｐチャネルトランジスタ８２のチャネル領域８２ｃとの間の実効的な電圧（電位差）Ｖｂｃは、図３８に示すように、約０．４Ｖになる。これにより、ＣＭＯＳ回路８３のｐチャネルトランジスタ８２の上部チャネルがオフ状態のとき、対応する遮光膜とｐチャネルトランジスタ８２のチャネル領域８２ｃとの間の実効的な電圧Ｖｂｃは、ｐチャネルトランジスタ８２のオフ領域の電圧（約−２Ｖ以上）になる。これにより、このときｐチャネルトランジスタ８２の下部チャネル（遮光膜側のチャネル）がオンするのが抑制される。
また、ｐチャネルトランジスタ８２の上部チャネルがオフ状態で、かつ、ｐチャネルトランジスタ８２のソース領域８２ｂとドレイン領域８４とに同じ電位が印加されたときに、対応する遮光膜に１／２（Ｖｄｄ＋Ｖｂｂ）＝約２．７５Ｖの電位を与えた場合には、その遮光膜と、ｐチャネルトランジスタ８２のチャネル領域８２ｃとの間の実効的な電圧（電位差）Ｖｂｃは、図３８に示した約０．４Ｖ以外の電圧になる場合もある。この場合にも、ｐチャネルトランジスタ８２のソース領域８２ｂとドレイン領域８４との間に電位差は生じないので、ソース領域８２ｂとドレイン領域８４との間にリーク電流は流れない。
第３実施形態では、上記のように、シフトレジスタ回路遮光膜３０および３７、ＤＡコンバータ遮光膜３３、クロック発生回路遮光膜３４およびレベル変換回路遮光膜３８に１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与えることによって、上記の各遮光膜と対応するＣＭＯＳ回路８３のｎチャネルトランジスタ８１およびｐチャネルトランジスタ８２の上部チャネルがオフ状態のときに、各遮光膜と対応するｎチャネルトランジスタ８１およびｐチャネルトランジスタ８２の各々のチャネル領域８１ｃおよび８２ｃとの間の電圧Ｖｂｃを、ｎチャネルトランジスタ８１およびｐチャネルトランジスタ８２がそれぞれオフ状態になる電圧にすることができる。このため、ＣＭＯＳ回路８３のｎチャネルトランジスタ８１およびｐチャネルトランジスタ８２の上部チャネルがそれぞれオフ状態に保持されているときに、ｎチャネルトランジスタ６１およびｐチャネルトランジスタ６２の下部チャネルがオンするのを抑制することができる。これにより、周辺回路にＣＭＯＳ回路を含む液晶表示装置の動作不良が発生するのを抑制することができる。
次に、図３９を参照して、遮光膜に印加する電位と、その遮光膜に対応するｐチャネルトランジスタおよびｎチャネルトランジスタのしきい値電圧Ｖｔｈ（設計値）との関係について説明する。なお、この図３９では、ｐチャネルトランジスタおよびｎチャネルトランジスタと、それらの下方に配置された遮光膜との間の絶縁膜の厚みを、ｐチャネルトランジスタおよびｎチャネルトランジスタのゲート絶縁膜の厚みの３倍に設定した場合の、遮光膜に印加する電位と、ｐチャネルトランジスタおよびｎチャネルトランジスタのしきい値電圧Ｖｔｈとの関係を示している。
ここで、図３９を参照して、上述した第１および第２実施形態について検討する。上記第１実施形態による液晶表示装置では、表示部遮光膜１３（図１参照）の画素部遮光領域１３ａと対応する画素部６のｎチャネルトランジスタ８のチャネル領域８ｄとの間の実効的な電圧Ｖｂｃは約−１．４Ｖ〜約０．１Ｖになる。また、この第１実施形態では、表示部遮光膜１３の画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）＝約１．５Ｖの電位を印加する。この場合、図３９からわかるように、ｎチャネルトランジスタ８のしきい値電圧Ｖｔｈは、約１．０Ｖから約０．８Ｖに約０．２Ｖ分低下するので、ｎチャネルトランジスタ８のオン領域の電圧範囲（約１Ｖ以上）およびオフ領域の電圧範囲（約０．５Ｖ以下）は約０．２Ｖ低下する方向にシフトする。この場合にも、表示部遮光膜１３の画素部遮光領域１３ａと対応するｎチャネルトランジスタ８のチャネル領域８ｄとの間の実効的な電圧Ｖｂｃ（約−１．４Ｖ〜約０．１Ｖ）は、シフト後のｎチャネルトランジスタ８のオフ領域の電圧範囲（約０．３Ｖ以下）内に維持される。これにより、第１実施形態による画素部６のｎチャネルトランジスタ８の上部チャネルがオフ状態の期間において、対応する表示部遮光膜１３の画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）の電位を印加することによりｎチャネルトランジスタ８のしきい値電圧Ｖｔｈが低下する場合にも、ｎチャネルトランジスタ８の下部チャネルはオフ状態に保持される。
また、上記第２実施形態による有機ＥＬ表示装置では、表示部遮光膜１３の画素部遮光領域１３ａと対応する画素部６６（図１８参照）のｎチャネルトランジスタ６８のチャネル領域６８ｄとの間の実効的な電圧Ｖｂｃは約−１．４Ｖ〜約−０．３Ｖになる。また、この第２実施形態では、表示部遮光膜１３の画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）＝約２．７５Ｖの電位を印加する。この場合、図３９からわかるように、ｎチャネルトランジスタ６８のしきい値電圧Ｖｔｈは、約１．０Ｖから約０．６Ｖに約０．４Ｖ分低下するので、ｎチャネルトランジスタ６８のオン領域の電圧範囲（約１Ｖ以上）およびオフ領域の電圧範囲（約０．５Ｖ以下）は約０．４Ｖ低下する方向にシフトする。この場合にも、表示部遮光膜１３の画素部遮光領域１３ａと対応するｎチャネルトランジスタ６８のチャネル領域６８ｄとの間の実効的な電圧Ｖｂｃ（約−１．４Ｖ〜約−０．３Ｖ）は、シフト後のｎチャネルトランジスタ６８のオフ領域の電圧範囲（約０．１Ｖ以下）内に維持される。これにより、第２実施形態による画素部６６のｎチャネルトランジスタ６８の上部チャネルがオフ状態の期間において、対応する表示部遮光膜１３の画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）の電位を印加する場合にも、ｎチャネルトランジスタ６８の下部チャネルはオフ状態に保持される。
また、上記第２実施形態による有機ＥＬ表示装置において、表示部遮光膜１３の画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）＝約２．７５Ｖの電位を印加することによって、画素部６６のｐチャネルトランジスタ７３のしきい値電圧Ｖｔｈは、図３９からわかるように、約−２．５Ｖから約−２．９Ｖに低下する。これにより、画素部６６のｐチャネルトランジスタ７３のオン領域の電圧範囲（約−２．５Ｖ以下）およびオフ領域の電圧範囲（約−２Ｖ以上）は低下する方向にシフトする。このため、ｐチャネルトランジスタ７３のオフ領域の電圧範囲は増大する。この際、表示部遮光膜１３の画素部遮光領域１３ａと対応するｐチャネルトランジスタ７３のチャネル領域７３ｄとの間の実効的な電圧Ｖｂｃは、シフト後のｐチャネルトランジスタ７３のオフ領域の電圧範囲内に維持される。これにより、第２実施形態による画素部６６のｐチャネルトランジスタ７３の上部チャネルがオフ状態の期間において、対応する表示部遮光膜１３の画素部遮光領域１３ａに１／２（Ｖｄｄ＋Ｖｂｂ）の電位を印加する場合にも、ｐチャネルトランジスタ７３の下部チャネルはオフ状態に保持される。
（第６参考例）
図４０は、本発明の第６参考例による有機ＥＬ表示装置の全体構成を示した平面図である。図４１は、図４０に示した第６参考例による有機ＥＬ表示装置の画素部の回路図であり、図４２は、図４０に示した第６参考例による有機ＥＬ表示装置の周辺回路部（アナログスイッチ）の回路図である。図４０〜図４２を参照して、この第６参考例では、上記第２実施形態、第３参考例〜第５参考例と異なり、画素部において、ｎチャネルトランジスタに対応する遮光膜とｐチャネルトランジスタに対応する遮光膜とを別個に設ける場合について説明する。なお、図４０〜図４２において、図中のＶｄｄ、ＰＶｄｄ、ＶｂｂおよびＶｓｉｇの各々の電位は、上記第２実施形態と同様である。すなわち、ＶｄｄおよびＰＶｄｄの電位は、それぞれ、約７．５Ｖおよび約８Ｖである。また、Ｖｂｂの電位は、約−２Ｖであり、Ｖｓｉｇの電位は、約３．５Ｖ〜約６．５Ｖである。
第６参考例による有機ＥＬ表示装置は、図４０に示すように、有機ＥＬ表示パネル９１と、有機ＥＬ表示パネル９１に取り付けられた外部回路部９２とを備えている。有機ＥＬ表示パネル９１は、表示部９３と、表示部９３の周辺に設けられたＨ系ドライバ９４およびＶ系ドライバ９５とを含んでいる。また、表示部９３には、複数の画素部９６がマトリクス状に配置されている。
各画素部９６は、図４１に示すように、スイッチング素子としてのｎチャネルトランジスタ１０１と、補助容量１０２と、陽極１０３と、陰極１０４と、陽極１０３と陰極１０４とに狭持された有機ＥＬ素子１０５と、駆動トランジスタとしてのｐチャネルトランジスタ１０６とによって構成されている。ｎチャネルトランジスタ１０１は、図４０に示した画素部９６の所定の領域９６ａに配置されているとともに、ｐチャネルトランジスタ１０６は、図４０に示した画素部９６の領域９６ａ以外の所定の領域９６ｂに配置されている。なお、ｎチャネルトランジスタ１０１およびｐチャネルトランジスタ１０６は、それぞれ、本発明の「第１トランジスタ」および「第２トランジスタ」の一例である。また、領域９６ａおよび９６ｂは、それぞれ、本発明の「第１領域」および「第２領域」の一例である。また、ｎチャネルトランジスタ１０１およびｐチャネルトランジスタ１０６は、上記第２実施形態のｎチャネルトランジスタ６８およびｐチャネルトランジスタ７３と同様の構造を有する。すなわち、ｎチャネルトランジスタ１０１のしきい値電圧Ｖｔｈは、約１Ｖであり、ｐチャネルトランジスタ１０６のしきい値電圧Ｖｔｈは、約−２．５Ｖである。
また、図４１に示すように、ｎチャネルトランジスタ１０１のゲート電極１０１ａは、ゲート線ＧＬに接続されている。このゲート線ＧＬを介して、ｎチャネルトランジスタ１０１のゲート電極１０１ａに正側電位Ｖｄｄ（約７．５Ｖ）および負側電位Ｖｂｂ（約−２Ｖ）が印加される。また、ｎチャネルトランジスタ１０１のドレイン領域１０１ｂは、ドレイン線ＤＬに接続されている。このドレイン線ＤＬを介して、ｎチャネルトランジスタ１０１のドレイン領域１０１ｂに映像信号の信号電位Ｖｓｉｇ（約３．５Ｖ〜約６．５Ｖ）が供給される。ｎチャネルトランジスタ１０１のソース領域１０１ｃは、補助容量１０２の一方電極と、ｐチャネルトランジスタ１０６のゲート電極１０６ａとに接続されている。ｐチャネルトランジスタ１０６のドレイン領域１０６ｂは、配線９７に接続されている。この配線９７を介して、ｐチャネルトランジスタ１０６のドレイン領域１０６ｂに正側電位ＰＶｄｄ（約８Ｖ）が供給される。ｐチャネルトランジスタ１０６のソース領域１０６ｃは、陽極１０３に接続されている。また、補助容量１０２の他方電極には、正側電位ＰＶｄｄ（約８Ｖ）が供給されるとともに、陰極１０４には、各画素部９６に共通の接地電位ＧＮＤ（Ｖｃｏｍ）が供給される。なお、図４１に示した第６参考例の画素部９６の回路構成は、図１８に示した第２実施形態の画素部６６の回路構成と同様である。
また、図４０に示すように、Ｈ系ドライバ９４は、Ｈ系シフトレジスタ回路１１１と、アナログスイッチ１１２とを含んでいる。アナログスイッチ１１２は、図４２に示すように、ｎチャネルトランジスタ１２１とｐチャネルトランジスタ１２２とによって構成されている。このｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２のしきい値電圧Ｖｔｈは、それぞれ、約１Ｖおよび約−２．５Ｖである。なお、図４２には、１本のドレイン線ＤＬに対応する１つのスイッチのみを図示している。
アナログスイッチ１１２の具体的な回路構成としては、ｎチャネルトランジスタ１２１のドレイン領域とｐチャネルトランジスタ１２２のソース領域とが接続されているとともに、ｎチャネルトランジスタ１２１のソース領域とｐチャネルトランジスタ１２２のドレイン領域とが接続されている。また、ｎチャネルトランジスタ１２１のドレイン領域（ｐチャネルトランジスタ１２２のソース領域）には、映像信号の信号電位Ｖｓｉｇが入力されるとともに、ｎチャネルトランジスタ１２１のソース領域（ｐチャネルトランジスタ１２２のドレイン領域）には、ドレイン線ＤＬが接続されている。また、ｎチャネルトランジスタ１２１のゲート電極には、Ｈ系シフトレジスタ回路１１１（図４０参照）の出力信号Ｓ１が入力されるとともに、ｐチャネルトランジスタ１２２のゲート電極には、Ｈ系シフトレジスタ回路１１１の出力信号Ｓ２が入力される。そして、ｎチャネルトランジスタ１２１は、アナログスイッチ１１２の領域１１２ａに配置されているとともに、ｐチャネルトランジスタ１２２は、アナログスイッチ１１２の領域１１２ａ以外の領域１１２ｂに配置されている。
また、図４０に示すように、Ｖ系ドライバ９５は、Ｖ系シフトレジスタ回路１１３と、レベル変換回路１１４とを含んでいる。そして、ドレイン線ＤＬは、アナログスイッチ１１２を介してＨ系シフトレジスタ回路１１１に接続されているとともに、ゲート線ＧＬは、レベル変換回路１１４を介してＶ系シフトレジスタ回路１１３に接続されている。
また、外部回路部９２は、電位生成回路部９２ａおよび９２ｂを含んでいる。電位生成回路部９２ａは、配線９７に接続されているとともに、ＰＶｄｄ（約８Ｖ）の電位を生成する機能を有する。これにより、ｐチャネルトランジスタ１０６のドレイン領域１０６ｂ（図４１参照）に、ＰＶｄｄ（約８Ｖ）の電位が配線９７を介して供給される。また、電位生成回路部９２ｂは、Ｖｂｂ（約−２Ｖ）の電位を生成する機能を有する。また、この電位生成回路部９２ｂは、レベル変換回路１１４のＬレベル側の電源配線（図示せず）に接続されている。
ここで、第６参考例では、画素部９６の領域９６ａ（図４１に示したｎチャネルトランジスタ１０１）の下方を覆うように、ｎチャネルトランジスタ用遮光膜９８が設けられているとともに、画素部９６の領域９６ｂ（図４１に示したｐチャネルトランジスタ１０６）の下方を覆うように、ｐチャネルトランジスタ用遮光膜９９が設けられている。なお、ｎチャネルトランジスタ用遮光膜９８は、本発明の「第１遮光膜」の一例であり、ｐチャネルトランジスタ用遮光膜９９は、本発明の「第２遮光膜」の一例である。
具体的な構造としては、ｎチャネルトランジスタ用遮光膜９８は、複数の画素部９６の領域９６ａ（ｎチャネルトランジスタ１０１）の各々の下方を覆う複数の遮光部９８ａと、１本のゲート線ＧＬに対して１つずつ設けられた複数の線状部９８ｂと、複数の線状部９８ｂが連結される１つの連結部９８ｃとを有する。ｎチャネルトランジスタ用遮光膜９８の所定のゲート線ＧＬに対応する所定数の遮光部９８ａは、ｎチャネルトランジスタ用遮光膜９８の所定のゲート線ＧＬに対応する１つの線状部９８ｂに接続されている。また、ｎチャネルトランジスタ用遮光膜９８の複数の線状部９８ｂは、ゲート線ＧＬに沿って延びるように形成されているとともに、そのｎチャネルトランジスタ用遮光膜９８の複数の線状部９８ｂの一方の端部は、表示部９３の外側においてｎチャネルトランジスタ用遮光膜９８の１つの連結部９８ｃに接続されている。また、ｎチャネルトランジスタ用遮光膜９８の連結部９８ｃは、外部回路部９２の電位生成回路部９２ｂに接続されている。すなわち、ｎチャネルトランジスタ用遮光膜９８には、外部回路部９２の電位生成回路部９２ｂからＶｂｂ（約−２Ｖ）の固定電位が供給される。
この第６参考例では、図３に示した第１実施形態と同様、ｎチャネルトランジスタ１０１（図４１参照）と、ｎチャネルトランジスタ用遮光膜９８の遮光部９８ａとの間には、ｎチャネルトランジスタ１０１のゲート絶縁膜（図示せず）の厚みの約３倍の厚みを有する絶縁膜（図示せず）が設けられている。このため、ｎチャネルトランジスタ用遮光膜９８に電位を与えたときにｎチャネルトランジスタ用遮光膜９８の遮光部９８ａからチャネル領域１０１ｄ（図４１参照）に印加される電界の強度は、同じ電位をゲート電極１０１ａ（図４１参照）に与えたときにゲート電極１０１ａからチャネル領域１０１ｄに印加される電界の強度の約１／３になる。したがって、ｎチャネルトランジスタ用遮光膜９８の遮光部９８ａとチャネル領域１０１ｄとの間の実効的な電圧（電位差）Ｖｂｃとしては、ｎチャネルトランジスタ用遮光膜９８の遮光部９８ａの電位Ｖｂａｃｋと、チャネル領域１０１ｄの電位Ｖｃｈとの電位差の１／３の電圧となる。すなわち、ｎチャネルトランジスタ用遮光膜９８の遮光部９８ａとチャネル領域１０１ｄとの間の実効的な電圧Ｖｂｃは、１／３（Ｖｂａｃｋ−Ｖｃｈ）となる。
また、ｐチャネルトランジスタ用遮光膜９９は、複数の画素部９６の領域９６ｂ（ｐチャネルトランジスタ１０６）の各々の下方を覆う複数の遮光部９９ａと、１本のゲート線ＧＬに対して１つずつ設けられた複数の線状部９９ｂと、複数の線状部９９ｂが連結される１つの連結部９９ｃとを有する。ｐチャネルトランジスタ用遮光膜９９の所定のゲート線ＧＬに対応する所定数の遮光部９９ａは、ｐチャネルトランジスタ用遮光膜９９の所定のゲート線ＧＬに対応する１つの線状部９９ｂに接続されている。また、ｐチャネルトランジスタ用遮光膜９９の複数の線状部９９ｂは、ゲート線ＧＬに沿って延びるように形成されているとともに、そのｐチャネルトランジスタ用遮光膜９９の複数の線状部９９ｂの一方の端部は、表示部９３の外側においてｐチャネルトランジスタ用遮光膜９９の１つの連結部９９ｃに接続されている。また、ｐチャネルトランジスタ用遮光膜９９の連結部９９ｃは、表示部９３の外側において配線９７に接続されている。すなわち、ｐチャネルトランジスタ用遮光膜９９には、外部回路部９２の電位生成回路部９２ａから配線９７を介してＰＶｄｄ（約８Ｖ）の固定電位が供給される。
この第６参考例では、図３に示した第１実施形態と同様、ｐチャネルトランジスタ１０６（図４１参照）と、ｐチャネルトランジスタ用遮光膜９９の遮光部９９ａとの間には、ｐチャネルトランジスタ１０６のゲート絶縁膜（図示せず）の厚みの約３倍の厚みを有する絶縁膜（図示せず）が設けられている。このため、ｐチャネルトランジスタ用遮光膜９９に電位を与えたときにｐチャネルトランジスタ用遮光膜９９の遮光部９９ａからチャネル領域１０６ｄ（図４１参照）に印加される電界の強度は、同じ電位をゲート電極１０６ａ（図４１参照）に与えたときにゲート電極１０６ａからチャネル領域１０６ｄに印加される電界の強度の約１／３になる。したがって、ｐチャネルトランジスタ用遮光膜９９の遮光部９９ａとチャネル領域１０６ｄとの間の実効的な電圧（電位差）Ｖｂｃ（Ｐｃｈ）としては、ｐチャネルトランジスタ用遮光膜９９の遮光部９９ａの電位Ｖｂａｃｋ（Ｐｃｈ）と、チャネル領域１０６ｄの電位Ｖｃｈ（Ｐｃｈ）との電位差の１／３の電圧となる。すなわち、ｐチャネルトランジスタ用遮光膜９９の遮光部９９ａとチャネル領域１０６ｄとの間の実効的な電圧Ｖｂｃ（Ｐｃｈ）は、１／３（Ｖｂａｃｋ（Ｐｃｈ）−Ｖｃｈ（Ｐｃｈ））となる。
次に、図４０および図４１を参照して、第６参考例による有機ＥＬ表示装置の動作について説明する。なお、画素部９６のｎチャネルトランジスタ１０１（図４１参照）における電圧（Ｖｇａｔｅ、Ｖｃｈ、Ｖｓｉｇ、Ｖｇｃ、Ｖｇｄ）変化は、図１９および図２０に示した第２実施形態と同様である。また、画素部９６のｐチャネルトランジスタ１０６（図４１参照）における電圧（Ｖｇａｔｅ（Ｐｃｈ）、Ｖｃｈ（Ｐｃｈ）、Ｖｄ（Ｐｃｈ）、Ｖｇｃ（Ｐｃｈ）、Ｖｇｄ（Ｐｃｈ））変化は、図２４および図２５に示した第２実施形態と同様である。
そして、第６参考例では、ｎチャネルトランジスタ１０１の下方に設けられたｎチャネルトランジスタ用遮光膜９８（図４０参照）に、Ｖｂｂ（約−２Ｖ）の固定電位が供給されているので、ｎチャネルトランジスタ用遮光膜９８の電位Ｖｂａｃｋは、Ｖｂｂ（約−２Ｖ）に固定される。また、ｎチャネルトランジスタ１０１のチャネル領域１０１ｄの電位Ｖｃｈは、約３．５Ｖ〜約６．５Ｖの範囲で変化する。
したがって、ｎチャネルトランジスタ用遮光膜９８の遮光部９８ａとｎチャネルトランジスタ１０１のチャネル領域１０１ｄとの間の実効的な電圧（電位差）Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ）は、約−１．８Ｖ〜約−２．８Ｖの範囲で変化する。これにより、ｎチャネルトランジスタ用遮光膜９８の遮光部９８ａとｎチャネルトランジスタ１０１のチャネル領域１０１ｄとの間の実効的な電圧Ｖｂｃ（約−１．８Ｖ〜約−２．８Ｖ）は、常に、ｎチャネルトランジスタ１０１のオフ領域の電圧（約０．５Ｖ以下）になる。その結果、ｎチャネルトランジスタ１０１の上部チャネルをオフ状態に保持している期間に、ｎチャネルトランジスタ１０１の下部チャネルがオンするのが抑制される。このため、この期間にｎチャネルトランジスタ１０１の下部チャネルを介してドレイン領域１０１ｂとソース領域１０１ｃとの間に電流が流れるのが抑制される。
また、第６参考例では、ｐチャネルトランジスタ１０６の下方に設けられたｐチャネルトランジスタ用遮光膜９９（図４０参照）に、ＰＶｄｄ（約８Ｖ）の固定電位が供給されているので、ｐチャネルトランジスタ用遮光膜９９の電位Ｖｂａｃｋ（Ｐｃｈ）は、ＰＶｄｄ（約８Ｖ）に固定される。また、ｐチャネルトランジスタ１０６のドレイン領域１０６ｂには、ｐチャネルトランジスタ用遮光膜９９に供給される電位と同じＰＶｄｄ（約８Ｖ）の固定電位が供給されている。
したがって、第６参考例では、上記第４参考例と同様、ｐチャネルトランジスタ用遮光膜９９の遮光部９９ａとｐチャネルトランジスタ１０６のチャネル領域１０６ｄとの間の実効的な電圧（電位差）Ｖｂｃ（Ｐｃｈ）＝１／３（Ｖｂａｃｋ（Ｐｃｈ）−Ｖｃｈ（Ｐｃｈ））は、約０Ｖ〜約１．５Ｖの範囲で変化する。これにより、ｐチャネルトランジスタ用遮光膜９９の遮光部９９ａとｐチャネルトランジスタ１０６のチャネル領域１０６ｄとの間の実効的な電圧Ｖｂｃ（Ｐｃｈ）（約０Ｖ〜約１．５Ｖ）は、常に、ｐチャネルトランジスタ１０６のオフ領域の電圧（約−２Ｖ以上）になる。その結果、ｐチャネルトランジスタ１０６の上部チャネルをオフ状態に保持している期間に、ｐチャネルトランジスタ１０６の下部チャネルがオンするのが抑制される。このため、この期間にｐチャネルトランジスタ１０６の下部チャネルを介してドレイン領域１０６ｂとソース領域１０６ｃとの間に電流が流れるのが抑制される。
第６参考例では、上記のように、画素部９６において、ｎチャネルトランジスタ１０１に対応するｎチャネルトランジスタ用遮光膜９８にＶｂｂの電位を与えるとともに、ｐチャネルトランジスタ１０６に対応するｐチャネルトランジスタ用遮光膜９９にＰＶｄｄの電位を与えることによって、ｎチャネルトランジスタ用遮光膜９８をＶｂｂの電位に固定することができるとともに、ｐチャネルトランジスタ用遮光膜９９をＰＶｄｄの電位に固定することができる。これにより、画素部９６において、ｎチャネルトランジスタ用遮光膜９８の電位の変動に伴って、ｎチャネルトランジスタ１０１のしきい値電圧Ｖｔｈが変動するのを抑制することができるとともに、ｐチャネルトランジスタ用遮光膜９９の電位の変動に伴って、画素部９６のｐチャネルトランジスタ１０６のしきい値電圧Ｖｔｈが変動するのを抑制することができる。このため、画素部９６において、ｎチャネルトランジスタ１０１およびｐチャネルトランジスタ１０６の動作を安定させることができる。
また、第６参考例では、上記のように、画素部９６において、ｎチャネルトランジスタ１０１に対応するｎチャネルトランジスタ用遮光膜９８にＶｂｂの電位を与えるとともに、ｐチャネルトランジスタ１０６に対応するｐチャネルトランジスタ用遮光膜９９にＰＶｄｄの電位を与えることによって、ｎチャネルトランジスタ用遮光膜９８とｎチャネルトランジスタ１０１のチャネル領域１０１ｄとの間の実効的な電圧Ｖｂｃが、ｎチャネルトランジスタ１０１のしきい値電圧Ｖｔｈを超えないようにすることができるとともに、ｐチャネルトランジスタ用遮光膜９９とｐチャネルトランジスタ１０６のチャネル領域１０６ｄとの間の実効的な電圧Ｖｂｃ（Ｐｃｈ）が、ｐチャネルトランジスタ１０６のしきい値電圧Ｖｔｈを超えないようにすることができる。このため、画素部９６において、ｎチャネルトランジスタ用遮光膜９８にＶｂｂの電位を与えるとともに、ｐチャネルトランジスタ用遮光膜９９にＰＶｄｄの電位を与えた場合にも、ｎチャネルトランジスタ１０１およびｐチャネルトランジスタ１０６がオン状態になるのを抑制することができる。これにより、画素部９６において、ｎチャネルトランジスタ１０１およびｐチャネルトランジスタ１０６をオフ状態に保持している期間に、ｎチャネルトランジスタ用遮光膜９８およびｐチャネルトランジスタ用遮光膜９９に電位が与えられることによりｎチャネルトランジスタ１０１およびｐチャネルトランジスタ１０６がオンすることに起因して、有機ＥＬ表示装置の動作が不安定になるという不都合が発生するのを抑制することができる。
また、第６参考例では、上記のように、複数の画素部９６の各々のｎチャネルトランジスタ１０１の下方を、１つのｎチャネルトランジスタ用遮光膜９８により覆うとともに、複数の画素部９６の各々のｐチャネルトランジスタ１０６の下方を、１つのｐチャネルトランジスタ用遮光膜９９により覆うことによって、複数のｎチャネルトランジスタ１０１（ｐチャネルトランジスタ１０６）に対して１つずつｎチャネルトランジスタ用遮光膜９８（ｐチャネルトランジスタ用遮光膜９９）を設けるとともに、その複数のｎチャネルトランジスタ用遮光膜９８（ｐチャネルトランジスタ用遮光膜９９）に対して所定の電位を個別に与える場合に比べて、ｎチャネルトランジスタ用遮光膜９８（ｐチャネルトランジスタ用遮光膜９９）に電位を与える配線などの数を減少させることができる。これにより、配線数が減少する分、複数の画素部９６を含む表示部９３が大きくなるのを抑制することができるので、有機ＥＬ表示装置が大型化するのを抑制することができる。
また、第６参考例では、上記のように、画素部９６において、ｎチャネルトランジスタ１０１とｎチャネルトランジスタ用遮光膜９８との間に、ｎチャネルトランジスタ１０１のゲート絶縁膜（図示せず）の厚みの約３倍の厚みを有する絶縁膜（図示せず）を設けることによって、ｎチャネルトランジスタ用遮光膜９８が意図しないゲート電極として機能する場合に、ｎチャネルトランジスタ用遮光膜９８にＶｂｂの電位を印加した場合にも、ｎチャネルトランジスタ１０１とｎチャネルトランジスタ用遮光膜９８との間に設けられたゲート絶縁膜として機能する絶縁膜の厚みが大きいので、ｎチャネルトランジスタ１０１のチャネル領域１０１ｄに対して、ｎチャネルトランジスタ用遮光膜９８に印加されたＶｂｂの電位の影響が及ぶのを抑制することができる。これにより、ｎチャネルトランジスタ用遮光膜９８にＶｂｂの電位を印加したことに起因して、ｎチャネルトランジスタ１０１のしきい値電圧Ｖｔｈの変化が大きくなるという不都合が発生するのを抑制することができる。
また、第６参考例では、上記のように、画素部９６において、ｐチャネルトランジスタ１０６とｐチャネルトランジスタ用遮光膜９９との間に、ｐチャネルトランジスタ１０６のゲート絶縁膜（図示せず）の厚みの約３倍の厚みを有する絶縁膜（図示せず）を設けることによって、ｐチャネルトランジスタ用遮光膜９９が意図しないゲート電極として機能する場合に、ｐチャネルトランジスタ用遮光膜９９にＰＶｄｄの電位を印加した場合にも、ｐチャネルトランジスタ１０６とｐチャネルトランジスタ用遮光膜９９との間に設けられたゲート絶縁膜として機能する絶縁膜の厚みが大きいので、ｐチャネルトランジスタ１０６のチャネル領域１０６ｄに対して、ｐチャネルトランジスタ用遮光膜９９に印加されたＰＶｄｄの電位の影響が及ぶのを抑制することができる。これにより、ｐチャネルトランジスタ用遮光膜９９にＰＶｄｄの電位を印加したことに起因して、ｐチャネルトランジスタ１０６のしきい値電圧Ｖｔｈの変化が大きくなるという不都合が発生するのを抑制することができる。
（第７参考例）
図４３は、本発明の第７参考例による有機ＥＬ表示装置の全体構成を示した平面図である。図４３を参照して、この第７参考例では、図４０に示した第６参考例と異なり、画素部において、ｐチャネルトランジスタの下方を覆う遮光膜を設けずに、スイッチング素子として機能するｎチャネルトランジスタの下方を覆うｎチャネルトランジスタ用遮光膜のみを設ける場合について説明する。
この第７参考例では、図４３に示すように、図４０に示した第６参考例と同様、画素部９６の領域９６ａ（図４１に示したスイッチング素子として機能するｎチャネルトランジスタ１０１）の下方を覆うように、ｎチャネルトランジスタ用遮光膜９８が設けられている。その一方、第７参考例では、図４０に示した第６参考例と異なり、画素部９６の領域９６ｂ（図４１に示したｐチャネルトランジスタ１０６）の下方を覆うｐチャネルトランジスタ用遮光膜が設けられていない。なお、領域９６ａは、本発明の「第１領域」および「第１回路部」の一例であり、ｎチャネルトランジスタ１０１は、本発明の「第１トランジスタ」の一例である。また、ｎチャネルトランジスタ用遮光膜９８は、本発明の「第１遮光膜」および「画素部遮光膜」の一例である。
また、第７参考例では、アナログスイッチ１１２の領域１１２ａおよび１１２ｂ（図４２に示したｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２）の下方を覆うように、アナログスイッチ用遮光膜１３１が設けられている。なお、領域１１２ａおよび１１２ｂは、本発明の「第２領域」、「第２回路部」および「周辺回路部」の一例であり、ｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２は、本発明の「第２トランジスタ」の一例である。また、アナログスイッチ用遮光膜１３１は、本発明の「第２遮光膜」および「周辺回路部遮光膜」の一例である。
また、第７参考例では、外部回路部９２に、電位生成回路部９２ａおよび９２ｂに加えて、正側電位Ｖｄｄと負側電位Ｖｂｂとの中間の電位（１／２（Ｖｄｄ＋Ｖｂｂ））を生成するための電位生成回路部９２ｃがさらに設けられている。そして、上記したアナログスイッチ用遮光膜１３１は、電位生成回路部９２ｃに接続されている。これにより、アナログスイッチ用遮光膜１３１には、正側電位Ｖｄｄと負側電位Ｖｂｂとの中間の電位（１／２（Ｖｄｄ＋Ｖｂｂ））が供給される。
なお、第７参考例のその他の構成は、上記第６参考例と同様である。
次に、図４１〜図４３を参照して、第７参考例による有機ＥＬ表示装置の動作について説明する。なお、画素部９６のｎチャネルトランジスタ１０１（図４１参照）における電圧（Ｖｇａｔｅ、Ｖｃｈ、Ｖｓｉｇ、Ｖｇｃ、Ｖｇｄ）変化は、図１９および図２０に示した第２実施形態と同様である。また、画素部９６のｐチャネルトランジスタ１０６（図４１参照）における電圧（Ｖｇａｔｅ（Ｐｃｈ）、Ｖｃｈ（Ｐｃｈ）、Ｖｄ（Ｐｃｈ）、Ｖｇｃ（Ｐｃｈ）、Ｖｇｄ（Ｐｃｈ））変化は、図２４および図２５に示した第２実施形態と同様である。
そして、第７参考例では、ｎチャネルトランジスタ１０１の下方に設けられたｎチャネルトランジスタ用遮光膜９８（図４３参照）に、Ｖｂｂ（約−２Ｖ）の固定電位が供給されているので、ｎチャネルトランジスタ用遮光膜９８の電位Ｖｂａｃｋは、Ｖｂｂ（約−２Ｖ）に固定される。また、ｎチャネルトランジスタ１０１のチャネル領域１０１ｄの電位Ｖｃｈは、約３．５Ｖ〜約６．５Ｖの範囲で変化する。
したがって、ｎチャネルトランジスタ用遮光膜９８の遮光部９８ａとｎチャネルトランジスタ１０１のチャネル領域１０１ｄとの間の実効的な電圧（電位差）Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ）は、約−１．８Ｖ〜約−２．８Ｖの範囲で変化する。これにより、ｎチャネルトランジスタ用遮光膜９８の遮光部９８ａとｎチャネルトランジスタ１０１のチャネル領域１０１ｄとの間の実効的な電圧Ｖｂｃ（約−１．８Ｖ〜約−２．８Ｖ）は、常に、ｎチャネルトランジスタ１０１のオフ領域の電圧（約０．５Ｖ以下）になる。その結果、ｎチャネルトランジスタ１０１の上部チャネルをオフ状態に保持している期間に、ｎチャネルトランジスタ１０１の下部チャネルがオンするのが抑制される。このため、この期間にｎチャネルトランジスタ１０１の下部チャネルを介してドレイン領域１０１ｂとソース領域１０１ｃとの間に電流が流れるのが抑制される。
また、第７参考例では、アナログスイッチ１１２のｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２（図４２参照）の下方に設けられたアナログスイッチ用遮光膜１３１（図４３参照）に、正側電位Ｖｄｄ（約７．５Ｖ）と負側電位Ｖｂｂ（約−２Ｖ）との中間の電位（１／２（Ｖｄｄ＋Ｖｂｂ）≒３．０Ｖ）が供給されている。すなわち、アナログスイッチ用遮光膜１３１の電位Ｖｂａｃｋは、約３．０Ｖに固定される。また、アナログスイッチ１１２のｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２のチャネル領域の電位は、約３．５Ｖ〜約６．５Ｖ（映像信号の信号電位Ｖｓｉｇ）の範囲で変化する。
したがって、第７参考例では、アナログスイッチ用遮光膜１３１とｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）のチャネル領域との間の実効的な電圧（電位差）Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ）は、約−１．２Ｖ〜約−０．２Ｖの範囲で変化する。これにより、アナログスイッチ用遮光膜１３１とｎチャネルトランジスタ１２１のチャネル領域との間の実効的な電圧Ｖｂｃ（約−１．２Ｖ〜約−０．２Ｖ）は、常に、ｎチャネルトランジスタ１２１のオフ領域の電圧（約０．５Ｖ以下）になる。また、アナログスイッチ用遮光膜１３１とｐチャネルトランジスタ１２２のチャネル領域との間の実効的な電圧Ｖｂｃ（Ｐｃｈ）（約−１．２Ｖ〜約−０．２Ｖ）は、常に、ｐチャネルトランジスタ１２２のオフ領域の電圧（約−２Ｖ以上）になる。その結果、ｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）の上部チャネルをオフ状態に保持している期間に、ｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）の下部チャネルがオンするのが抑制される。このため、この期間にｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）の下部チャネルを介してドレイン領域とソース領域との間に電流が流れるのが抑制される。
第７参考例では、上記のように、画素部９６のｎチャネルトランジスタ１０１に対応するｎチャネルトランジスタ用遮光膜９８にＶｂｂの電位を与えるとともに、アナログスイッチ１１２に対応するアナログスイッチ用遮光膜１３１に１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与えることによって、ｎチャネルトランジスタ用遮光膜９８をＶｂｂの電位に固定することができるとともに、アナログスイッチ用遮光膜１３１を１／２（Ｖｄｄ＋Ｖｂｂ）の電位に固定することができる。これにより、ｎチャネルトランジスタ用遮光膜９８の電位の変動に伴って、画素部９６のｎチャネルトランジスタ１０１のしきい値電圧Ｖｔｈが変動するのを抑制することができるとともに、アナログスイッチ用遮光膜１３１の電位の変動に伴って、アナログスイッチ１１２のｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２のしきい値電圧Ｖｔｈが変動するのを抑制することができる。このため、画素部９６のｎチャネルトランジスタ１０１と、アナログスイッチ１１２のｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２との動作を安定させることができる。
また、第７参考例では、上記のように、画素部９６のｎチャネルトランジスタ１０１に対応するｎチャネルトランジスタ用遮光膜９８にＶｂｂの電位を与えるとともに、アナログスイッチ１１２に対応するアナログスイッチ用遮光膜１３１に１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与えることによって、画素部９６のｎチャネルトランジスタ１０１のチャネル領域１０１ｄとｎチャネルトランジスタ用遮光膜９８との間の実効的な電圧Ｖｂｃが、ｎチャネルトランジスタ１０１のしきい値電圧Ｖｔｈを超えないようにすることができるとともに、アナログスイッチ１１２のｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）のチャネル領域とアナログスイッチ用遮光膜１３１との間の実効的な電圧Ｖｂｃが、ｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）のしきい値電圧Ｖｔｈを超えないようにすることができる。このため、ｎチャネルトランジスタ用遮光膜９８にＶｂｂの電位を与えるとともに、アナログスイッチ用遮光膜１３１に１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与えた場合にも、画素部９６のｎチャネルトランジスタ１０１およびアナログスイッチ１１２のｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）がオン状態になるのを抑制することができる。これにより、画素部９６のｎチャネルトランジスタ１０１およびアナログスイッチ１１２のｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）をオフ状態に保持している期間に、ｎチャネルトランジスタ用遮光膜９８およびアナログスイッチ用遮光膜１３１に電位が与えられることによりｎチャネルトランジスタ１０１およびｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）がオンすることに起因して、有機ＥＬ表示装置の動作が不安定になるという不都合が発生するのを抑制することができる。
また、第７参考例では、上記のように、画素部９６において、ｐチャネルトランジスタ１０６の下方を覆う遮光膜を設けずに、スイッチング素子として機能するｎチャネルトランジスタ１０１の下方を覆うｎチャネルトランジスタ用遮光膜９８のみを設けることによって、ｎチャネルトランジスタ用遮光膜９８に電位を供給するための配線の引き回しが複雑になるのを抑制することができる。また、映像信号の画素部９６への供給は、スイッチング素子として機能するｎチャネルトランジスタ１０１により制御されるので、スイッチング素子として機能するｎチャネルトランジスタ１０１の下方にｎチャネルトランジスタ用遮光膜９８を配置すれば、光照射によるリーク電流の発生に起因して、画素部９６に供給される映像信号の信号電位Ｖｓｉｇが変化するという不都合が生じるのを抑制することができる。なお、スイッチング素子として機能するｎチャネルトランジスタ１０１の結晶シリコン層（能動層）を形成する際に、レーザ光を用いて結晶シリコン層の結晶化を行う場合に、レーザ光がｎチャネルトランジスタ用遮光膜９８で反射することにより結晶シリコン層の結晶性がばらついたとしても、スイッチング素子として機能するｎチャネルトランジスタ１０１の特性は、結晶シリコン層（能動層）の結晶性に依存しにくいので、スイッチング素子として機能するｎチャネルトランジスタ１０１の特性のばらつきを抑制することができる。したがって、スイッチング素子として機能するｎチャネルトランジスタ１０１の下方のみを覆うようにｎチャネルトランジスタ用遮光膜９８を配置すれば、ｎチャネルトランジスタ用遮光膜９８に電位を供給するための配線の引き回しが複雑になるのを抑制しながら、映像信号の信号電位Ｖｓｉｇに応じた階調以外の階調で画像が表示されるのを抑制することができる。
また、第７参考例では、上記のように、アナログスイッチ用遮光膜１３１に、正側電位Ｖｄｄと負側電位Ｖｂｂとの中間の電位（１／２（Ｖｄｄ＋Ｖｂｂ））を供給することによって、アナログスイッチ１１２にｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２の両方が含まれていたとしても、アナログスイッチ１１２のｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２の各々のチャネル領域とアナログスイッチ用遮光膜１３１との間の実効的な電圧Ｖｂｃが、ｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２の各々のしきい値電圧Ｖｔｈを超えないようにすることができる。
また、第７参考例では、上記のように、外部回路部９２に、正側電位Ｖｄｄと負側電位Ｖｂｂとの中間の電位（１／２（Ｖｄｄ＋Ｖｂｂ））を生成するための電位生成回路部９２ｃを設けることによって、容易に、アナログスイッチ用遮光膜１３１に、正側電位Ｖｄｄと負側電位Ｖｂｂとの中間の電位（１／２（Ｖｄｄ＋Ｖｂｂ））を供給することができる。
なお、第７参考例のその他の効果は、上記第６参考例と同様である。
（第８参考例）
図４４は、本発明の第８参考例による有機ＥＬ表示装置の全体構成を示した平面図である。図４４を参照して、この第８参考例では、図４３に示した第７参考例の構成において、アナログスイッチ用遮光膜が２つのアナログスイッチ用遮光膜１３１ａおよび１３１ｂに分割されている。具体的には、アナログスイッチ用遮光膜１３１ａは、アナログスイッチ１１２のｎチャネルトランジスタ１２１（図４２参照）の下方を覆うように、アナログスイッチ１１２のｎチャネルトランジスタ１２１が配置される領域１１２ａに設けられている。このアナログスイッチ用遮光膜１３１ａは、外部回路部９２のＶｂｂ（約−２Ｖ）の電位を生成するための電位生成回路部９２ｂに接続されている。これにより、アナログスイッチ用遮光膜１３１ａには、外部回路部９２の電位生成回路部９２ｂからＶｂｂ（約−２Ｖ）の固定電位が供給される。なお、領域１１２ａは、本発明の「第１領域」および「第１周辺回路部」の一例であり、アナログスイッチ用遮光膜１３１ａは、本発明の「第１遮光膜」の一例である。また、ｎチャネルトランジスタ１２１は、本発明の「第１トランジスタ」の一例である。
また、アナログスイッチ用遮光膜１３１ｂは、アナログスイッチ１１２のｐチャネルトランジスタ１２２（図４２参照）の下方を覆うように、アナログスイッチ１１２のｐチャネルトランジスタ１２２が配置される領域１１２ｂに設けられている。このアナログスイッチ用遮光膜１３１ｂは、外部回路部９２のＰＶｄｄ（約８Ｖ）の電位を生成するための電位生成回路部９２ａに接続されている。これにより、アナログスイッチ用遮光膜１３１ｂには、外部回路部９２の電位生成回路部９２ａからＰＶｄｄ（約８Ｖ）の固定電位が供給される。なお、領域１１２ｂは、本発明の「第２領域」および「第２周辺回路部」の一例であり、アナログスイッチ用遮光膜１３１ｂは、本発明の「第２遮光膜」の一例である。また、ｐチャネルトランジスタ１２２は、本発明の「第２トランジスタ」の一例である。
また、第８参考例では、上記第７参考例と同様、画素部９６において、領域９６ｂに位置するｐチャネルトランジスタ１０６（図４１参照）の下方を覆う遮光膜が設けられておらず、領域９６ａに位置するスイッチング素子として機能するｎチャネルトランジスタ１０１（図４１参照）の下方を覆うｎチャネルトランジスタ用遮光膜９８のみが設けられている。なお、領域９６ａは、本発明の「第１領域」の一例であり、ｎチャネルトランジスタ用遮光膜９８は、本発明の「第１遮光膜」の一例である。また、ｎチャネルトランジスタ１０１は、本発明の「第１トランジスタ」の一例である。
なお、第８参考例のその他の構成は、上記第６参考例と同様である。
次に、図４１、図４２および図４４を参照して、第８参考例による有機ＥＬ表示装置の動作について説明する。なお、画素部９６のｎチャネルトランジスタ１０１（図４１参照）における電圧（Ｖｇａｔｅ、Ｖｃｈ、Ｖｓｉｇ、Ｖｇｃ、Ｖｇｄ）変化は、図１９および図２０に示した第２実施形態と同様である。また、画素部９６のｐチャネルトランジスタ１０６（図４１参照）における電圧（Ｖｇａｔｅ（Ｐｃｈ）、Ｖｃｈ（Ｐｃｈ）、Ｖｄ（Ｐｃｈ）、Ｖｇｃ（Ｐｃｈ）、Ｖｇｄ（Ｐｃｈ））変化は、図２４および図２５に示した第２実施形態と同様である。
そして、第８参考例では、ｎチャネルトランジスタ１０１の下方に設けられたｎチャネルトランジスタ用遮光膜９８（図４４参照）に、Ｖｂｂ（約−２Ｖ）の固定電位が供給されているので、ｎチャネルトランジスタ用遮光膜９８の電位Ｖｂａｃｋは、Ｖｂｂ（約−２Ｖ）に固定される。また、ｎチャネルトランジスタ１０１のチャネル領域１０１ｄの電位Ｖｃｈは、約３．５Ｖ〜約６．５Ｖの範囲で変化する。
したがって、ｎチャネルトランジスタ用遮光膜９８の遮光部９８ａとｎチャネルトランジスタ１０１のチャネル領域１０１ｄとの間の実効的な電圧（電位差）Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ）は、約−１．８Ｖ〜約−２．８Ｖの範囲で変化する。これにより、ｎチャネルトランジスタ用遮光膜９８の遮光部９８ａとｎチャネルトランジスタ１０１のチャネル領域１０１ｄとの間の実効的な電圧Ｖｂｃ（約−１．８Ｖ〜約−２．８Ｖ）は、常に、ｎチャネルトランジスタ１０１のオフ領域の電圧（約０．５Ｖ以下）になる。その結果、ｎチャネルトランジスタ１０１の上部チャネルをオフ状態に保持している期間に、ｎチャネルトランジスタ１０１の下部チャネルがオンするのが抑制される。このため、この期間にｎチャネルトランジスタ１０１の下部チャネルを介してドレイン領域１０１ｂとソース領域１０１ｃとの間に電流が流れるのが抑制される。
また、第８参考例では、アナログスイッチ１１２のｎチャネルトランジスタ１２１（図４２参照）の下方に設けられたアナログスイッチ用遮光膜１３１ａに、Ｖｂｂ（約−２Ｖ）の電位が供給されている。このため、アナログスイッチ用遮光膜１３１ａの電位Ｖｂａｃｋは、約−２．０Ｖに固定される。また、アナログスイッチ１１２のｐチャネルトランジスタ１２２（図４２参照）の下方に設けられたアナログスイッチ用遮光膜１３１ｂに、ＰＶｄｄ（約８Ｖ）の電位が供給されている。このため、アナログスイッチ用遮光膜１３１ｂの電位Ｖｂａｃｋ（Ｐｃｈ）は、約８Ｖに固定される。また、アナログスイッチ１１２のｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２のチャネル領域の電位は、約３．５Ｖ〜約６．５Ｖ（映像信号の信号電位Ｖｓｉｇ）の範囲で変化する。
したがって、第８参考例では、アナログスイッチ用遮光膜１３１ａとｎチャネルトランジスタ１２１のチャネル領域との間の実効的な電圧（電位差）Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ）は、約−２．８Ｖ〜約−１．８Ｖの範囲で変化する。これにより、アナログスイッチ用遮光膜１３１ａとｎチャネルトランジスタ１２１のチャネル領域との間の実効的な電圧Ｖｂｃ（約−２．８Ｖ〜約−１．８Ｖ）は、常に、ｎチャネルトランジスタ１２１のオフ領域の電圧（約０．５Ｖ以下）になる。また、アナログスイッチ用遮光膜１３１ｂとｐチャネルトランジスタ１２２のチャネル領域との間の実効的な電圧（電位差）Ｖｂｃ（Ｐｃｈ）＝１／３（Ｖｂａｃｋ（Ｐｃｈ）−Ｖｃｈ（Ｐｃｈ））は、約０．５Ｖ〜約１．５Ｖの範囲で変化する。これにより、アナログスイッチ用遮光膜１３１ｂとｐチャネルトランジスタ１２２のチャネル領域との間の実効的な電圧Ｖｂｃ（Ｐｃｈ）（約０．５Ｖ〜約１．５Ｖ）は、常に、ｐチャネルトランジスタ１２２のオフ領域の電圧（約−２Ｖ以上）になる。その結果、ｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２の上部チャネルをオフ状態に保持している期間に、ｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２の下部チャネルがオンするのが抑制される。このため、この期間にｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２の下部チャネルを介してドレイン領域とソース領域との間に電流が流れるのが抑制される。
第８参考例では、上記のように、画素部９６のｎチャネルトランジスタ１０１に対応するｎチャネルトランジスタ用遮光膜９８と、アナログスイッチ１１２のｎチャネルトランジスタ１２１に対応するアナログスイッチ用遮光膜１３１ａとにＶｂｂの電位を与えるとともに、アナログスイッチ１１２のｐチャネルトランジスタ１２２に対応するアナログスイッチ用遮光膜１３１ｂにＰＶｄｄの電位を与えることによって、ｎチャネルトランジスタ用遮光膜９８およびアナログスイッチ用遮光膜１３１ａをＶｂｂの電位に固定することができるとともに、アナログスイッチ用遮光膜１３１ｂをＰＶｄｄの電位に固定することができる。これにより、ｎチャネルトランジスタ用遮光膜９８の電位の変動に伴って、画素部９６のｎチャネルトランジスタ１０１のしきい値電圧Ｖｔｈが変動するのを抑制することができるとともに、アナログスイッチ用遮光膜１３１ａおよび１３１ｂの電位の変動に伴って、アナログスイッチ１１２のｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２のしきい値電圧Ｖｔｈが変動するのを抑制することができる。このため、画素部９６のｎチャネルトランジスタ１０１と、アナログスイッチ１１２のｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２との動作を安定させることができる。
また、第８参考例では、上記のように、画素部９６のｎチャネルトランジスタ１０１に対応するｎチャネルトランジスタ用遮光膜９８と、アナログスイッチ１１２のｎチャネルトランジスタ１２１に対応するアナログスイッチ用遮光膜１３１ａとにＶｂｂの電位を与えるとともに、アナログスイッチ１１２のｐチャネルトランジスタ１２２に対応するアナログスイッチ用遮光膜１３１ｂにＰＶｄｄの電位を与えることによって、画素部９６のｎチャネルトランジスタ１０１のチャネル領域１０１ｄとｎチャネルトランジスタ用遮光膜９８との間の実効的な電圧Ｖｂｃが、ｎチャネルトランジスタ１０１のしきい値電圧Ｖｔｈを超えないようにすることができるとともに、アナログスイッチ１１２のｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）のチャネル領域とアナログスイッチ用遮光膜１３１ａ（アナログスイッチ用遮光膜１３１ｂ）との間の実効的な電圧Ｖｂｃが、ｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）のしきい値電圧Ｖｔｈを超えないようにすることができる。このため、ｎチャネルトランジスタ用遮光膜９８とアナログスイッチ用遮光膜１３１ａにＶｂｂの電位を与えるとともに、アナログスイッチ用遮光膜１３１ｂにＰＶｄｄの電位を与えた場合にも、画素部９６のｎチャネルトランジスタ１０１およびアナログスイッチ１１２のｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）がオン状態になるのを抑制することができる。これにより、画素部９６のｎチャネルトランジスタ１０１およびアナログスイッチ１１２のｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）をオフ状態に保持している期間に、ｎチャネルトランジスタ用遮光膜９８およびアナログスイッチ用遮光膜１３１ａ（アナログスイッチ用遮光膜１３１ｂ）に電位が与えられることによりｎチャネルトランジスタ１０１およびｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）がオンすることに起因して、有機ＥＬ表示装置の動作が不安定になるという不都合が発生するのを抑制することができる。
また、第８参考例では、上記のように、アナログスイッチ１１２の下方に配置するアナログスイッチ用遮光膜を、ｎチャネルトランジスタ１２１に対応するアナログスイッチ用遮光膜１３１ａと、ｐチャネルトランジスタ１２２に対応するアナログスイッチ用遮光膜１３１ｂとに分割するとともに、アナログスイッチ用遮光膜１３１ａおよび１３１ｂに、それぞれ、Ｖｂｂの電位およびＰＶｄｄの電位を与えることによって、ｎチャネルトランジスタ１２１のチャネル領域とアナログスイッチ用遮光膜１３１ａとの間の実効的な電圧Ｖｂｃを、ｎチャネルトランジスタ１２１のしきい値電圧Ｖｔｈに対してより小さくすることができる。また、ｐチャネルトランジスタ１２２のチャネル領域とアナログスイッチ用遮光膜１３１ｂとの間の実効的な電圧Ｖｂｃ（Ｐｃｈ）を、ｐチャネルトランジスタ１２２のしきい値電圧Ｖｔｈに対してより大きくすることができる。これにより、アナログスイッチ１１２のｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２のオフ特性を向上させることができる。この場合、第８参考例では、上記第７参考例と異なり、正側電位Ｖｄｄと負側電位Ｖｂｂとの中間の電位（１／２（Ｖｄｄ＋Ｖｂｂ））を生成する必要がないので、外部回路部９２の回路構成を簡素化することができる。
なお、第８参考例のその他の効果は、上記第９および第７参考例と同様である。
（第９参考例）
図４５は、本発明の第９参考例による有機ＥＬ表示装置の全体構成を示した平面図である。図４５を参照して、この第９参考例では、図４４に示した第８参考例と異なり、アナログスイッチ１１２に対応する領域において、領域１１２ａに位置するｎチャネルトランジスタ１２１（図４２参照）の下方を覆う遮光膜が設けられておらず、領域１１２ｂに位置するｐチャネルトランジスタ１２２（図４２参照）の下方を覆うアナログスイッチ用遮光膜１３１ｂのみが設けられている。また、アナログスイッチ用遮光膜１３１ｂには、Ｖ系ドライバ９５に供給されるＶＶｄｄの正側電位を生成するための電位生成回路部９２ｄが接続されている。
なお、第９参考例のその他の構成は、上記第８参考例と同様である。
第９参考例では、上記のように、アナログスイッチ１１２に対応する領域において、ｎチャネルトランジスタ１２１の下方を覆う遮光膜を設けずに、ｐチャネルトランジスタ１２２の下方を覆うアナログスイッチ用遮光膜１３１ｂのみを設けることによって、アナログスイッチ用遮光膜１３１ｂに電位を供給するための配線の引き回しが複雑になるのを抑制することができる。ここで、一般的に、ｎチャネルトランジスタ１２１は、ｐチャネルトランジスタ１２２に比べてキャリアの移動度が大きいことにより、ｐチャネルトランジスタ１２２のゲート幅よりも小さいゲート幅を有するように構成されている。これにより、ｎチャネルトランジスタ１２１は、ゲート幅が小さい分、能動層への光の入射による誤動作が起こりにくい。このため、ｎチャネルトランジスタ１２１の下方に遮光膜を配置しなかったとしても、アナログスイッチ１１２の動作が不安定になりやすくなることがない。したがって、アナログスイッチ１１２のｐチャネルトランジスタ１２２の下方のみを覆うようにアナログスイッチ用遮光膜１３１ｂを配置すれば、アナログスイッチ用遮光膜１３１ｂに電位を供給するための配線の引き回しが複雑になるのを抑制しながら、アナログスイッチ１１２の動作が不安定になるのを抑制することができる。
なお、第９参考例のその他の効果は、上記第８参考例と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、表示装置の一例として液晶表示装置および有機ＥＬ表示装置について説明したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも本発明を適用することができる。たとえば、表面電界ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ-ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ-ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などにも本発明を適用することができる。
また、上記実施形態では、ＴＦＴを構成する結晶シリコン膜にチャネルドープを行ったが、本発明はこれに限らず、結晶シリコン膜にチャネルドープを行わなくてもよい。
また、上記第２実施形態、第３参考例〜第５参考例および第６参考例〜第９参考例では、有機ＥＬ表示装置に用いるｎチャネルトランジスタおよびｐチャネルトランジスタをそれぞれ構成する結晶シリコン膜に、両方ともチャネルドープを行ったが、本発明はこれに限らず、ｎチャネルトランジスタの結晶シリコン膜またはｐチャネルトランジスタの結晶シリコン膜のいずれか一方のみにチャネルドープを行ってもよい。この際、遮光膜に種々の電位が与えられる場合にも、リーク電流が流れないようにするために、ｎチャネルトランジスタおよびｐチャネルトランジスタの各々のしきい値電圧Ｖｔｈのばらつきの分、余裕を見込んだ上で上記のチャネルドープによりｎチャネルトランジスタまたはｐチャネルトランジスタのしきい値電圧Ｖｔｈの制御を行ってもよい。
また、上記第２実施形態、第３参考例〜第５参考例および第６参考例〜第９参考例では、表示パネルの下部に配置されたガラス基板を介して下方に光を出射させて映像を表示するボトムエミットタイプの有機ＥＬ表示装置に本発明を適用した例について説明したが、本発明はこれに限らず、光がゲート電極方向に出射されるトップエミットタイプの有機ＥＬ表示装置に本発明を適用してもよい。
また、上記実施形態では、基板上に形成した非晶質シリコン膜の全面を均一な照射条件下で赤外レーザ光を照射して加熱することにより、横方向に成長した柱状結晶シリコン（擬似単結晶）によって全体が構成された結晶シリコン膜を形成したが、本発明はこれに限らず、赤外レーザ光の照射条件を調節することにより、画素部に結晶粒の小さいポリシリコンからなる結晶シリコン膜を形成するとともに、画素部以外の領域に横方向に成長した柱状結晶シリコンからなる結晶シリコン膜を形成してもよい。これにより、画素部に設けられるトランジスタの性能の均一性が向上するとともに、周辺回路部では、高性能なトランジスタを形成することができる。
また、上記実施形態では、Ｖ系ドライバ内にレベル変換回路を設けたが、本発明はこれに限らず、Ｖ系ドライバ内にレベル変換回路を設けなくてもよい。
また、上記実施形態では、非晶質シリコン膜に赤外レーザを照射することによって、トランジスタの能動層としての結晶シリコン膜を形成したが、本発明はこれに限らず、非晶質シリコン膜にエキシマレーザなどの紫外レーザを照射することによって、トランジスタの能動層としての結晶シリコン膜を形成してもよい。
また、上記第２参考例および第４参考例では、画素部のｎチャネルトランジスタのドレイン領域と、対応する表示部遮光膜の画素部遮光領域とを接続するように構成したが、本発明はこれに限らず、画素部のｎチャネルトランジスタのソース領域と、対応する表示部遮光膜の画素部遮光領域とを接続するように構成してもよい。
また、上記第１実施形態、第２実施形態、第１参考例〜第５参考例では、可変抵抗器によりｎチャネルトランジスタのしきい値電圧Ｖｔｈを調節することが可能なように構成したが、本発明はこれに限らず、可変抵抗器以外の手段により、ｎチャネルトランジスタのしきい値電圧Ｖｔｈを調節するように構成してもよい。
また、上記第１実施形態、第２実施形態、第１参考例〜第５参考例では、可変抵抗器を外部回路部に設けたが、本発明はこれに限らず、可変抵抗器を表示パネル内に設けてもよい。また、可変抵抗器は、１個に限らず、複数設置してもよい。
また、上記第２参考例および第４参考例では、全ての画素部のｎチャネルトランジスタのドレイン領域と、対応する表示部遮光膜の画素部遮光領域とを接続するように構成したが、本発明はこれに限らず、一部の画素部のｎチャネルトランジスタのドレイン領域と、対応する表示部遮光膜の画素部遮光領域とを接続するとともに、残りの画素部のｎチャネルトランジスタに対応する表示部遮光膜の画素部遮光領域には、１／２（Ｖｄｄ＋Ｖｂｂ）の電位を与えるように構成してもよい。
上記第３実施形態では、ＣＭＯＳ回路に供給するＨレベルの電位をＶｄｄとするとともに、Ｌレベルの電位をＶｂｂとしたが、本発明はこれに限らず、ＣＭＯＳ回路に供給するＨレベルの電位をＶｄｄとするとともに、Ｌレベルの電位をＶｓｓとしてもよい。なお、この第３実施形態による液晶表示装置では、図１に示した第１実施形態による可変抵抗器４１を用いて遮光膜に与える電位を調節してもよい。
また、上記第３実施形態では、周辺回路部に含まれるＣＭＯＳ回路に対応する遮光膜に１／２（Ｖｄｄ＋Ｖｂｂ）の固定電位を印加したが、本発明はこれに限らず、図１に示した第１実施形態による可変抵抗器に４１などにより遮光膜に印加する電位を調節してもよい。このように構成すれば、ＣＭＯＳ回路を構成するｎチャネルトランジスタおよびｐチャネルトランジスタのしきい値電圧を調節することができる。これにより、遮光膜とＣＭＯＳ回路のｎチャネルトランジスタおよびｐチャネルトランジスタの各々のチャネル領域との間の実効的な電圧Ｖｂｃの電圧が、それぞれ、ｎチャネルトランジスタおよびｐチャネルトランジスタのオフ領域の電圧範囲を外れる場合にも、遮光膜とＣＭＯＳ回路のｎチャネルトランジスタおよびｐチャネルトランジスタの各々のチャネル領域との間の実効的な電圧Ｖｂｃがそれぞれｎチャネルトランジスタおよびｐチャネルトランジスタのオフ領域の電圧範囲内に入るように調節することが可能である。
また、上記第６参考例〜第９参考例では、Ｖｂｂを約−２Ｖに設定したが、本発明はこれに限らず、Ｖｂｂを約０Ｖに設定してもよい。このようにＶｂｂを約０Ｖに設定した場合、たとえば、第７参考例（図４３参照）の構成では、アナログスイッチ１１２のｎチャネルトランジスタ１２１およびｐチャネルトランジスタ１２２の下方に設けられたアナログスイッチ用遮光膜１３１に供給される電位Ｖｂａｃｋが１／２（Ｖｄｄ＋Ｖｂｂ）＝１／２（７．５−０）＝３．７５Ｖとなる。これにより、アナログスイッチ用遮光膜１３１とｎチャネルトランジスタ１２１（ｐチャネルトランジスタ１２２）のチャネル領域との間の実効的な電圧（電位差）Ｖｂｃ＝１／３（Ｖｂａｃｋ−Ｖｃｈ）は、約−０．９１７Ｖ〜約０．０８３Ｖの範囲で変化する。なお、Ｖｃｈ≒３．５Ｖ〜６．５Ｖである。すなわち、アナログスイッチ用遮光膜１３１とｎチャネルトランジスタ１２１のチャネル領域との間の実効的な電圧Ｖｂｃは、常に、ｎチャネルトランジスタ１２１のオフ領域の電圧（約０．５Ｖ以下）になるとともに、アナログスイッチ用遮光膜１３１とｐチャネルトランジスタ１２２のチャネル領域との間の実効的な電圧Ｖｂｃ（Ｐｃｈ）は、常に、ｐチャネルトランジスタ１２２のオフ領域の電圧（約−２Ｖ以上）になる。このように、Ｖｂｂを約０Ｖに設定すれば、Ｖｂｂ（約−２Ｖ）の電位を生成するための電位生成回路部を設ける必要がないので、外部回路部の構成を簡素化することができる。
また、上記第６参考例〜第９参考例では、スイッチングトランジスタとしてｎチャネルトランジスタを用いるとともに、駆動トランジスタとしてｐチャネルトランジスタを用いたが、本発明はこれに限らず、スイッチングトランジスタとしてｐチャネルトランジスタを用いるとともに、駆動トランジスタとしてｎチャネルトランジスタを用いてもよい。
また、上記第８参考例では、アナログスイッチのｐチャネルトランジスタに対応するアナログスイッチ用遮光膜に、画素部のｐチャネルトランジスタのドレイン領域に供給されるＰＶｄｄの電位と同じＰＶｄｄの電位を印加したが、本発明はこれに限らず、アナログスイッチのｐチャネルトランジスタに対応するアナログスイッチ用遮光膜に、Ｈ系ドライバに供給される正側電位と同じ正側電位を印加してもよいし、Ｖ系ドライバに供給される正側電位と同じ正側電位を印加してもよい。アナログスイッチのｐチャネルトランジスタに対応するアナログスイッチ用遮光膜に、Ｈ系ドライバに供給される正側電位と同じ正側電位を印加する場合には、アナログスイッチ用遮光膜がＨ系ドライバ（アナログスイッチ）の下方に配置されていることにより、アナログスイッチ用遮光膜に電位を供給するための配線の引き回しが複雑になるのを抑制することができる。また、アナログスイッチのｐチャネルトランジスタに対応するアナログスイッチ用遮光膜に、Ｖ系ドライバに供給される正側電位と同じ正側電位を印加する場合には、Ｖ系ドライバは、Ｈ系ドライバよりも低速で動作するので、Ｖ系ドライバの動作により印加電位が不安定になるのを抑制することができる。
また、第９参考例では、アナログスイッチ用遮光膜に、Ｖ系ドライバに供給されるＶＶｄｄの電位と同じＶＶｄｄの電位を印加したが、本発明はこれに限らず、画素部のｐチャネルトランジスタのドレイン領域に供給されるＰＶｄｄの電位と同じＰＶｄｄの電位を印加してもよいし、Ｈ系ドライバに供給される正側電位と同じ正側電位を印加してもよい。
本発明の第１実施形態による液晶表示装置の全体構成を概略的に示した平面図である。 図１に示した第１実施形態による液晶表示装置の画素部の回路図である。 図１に示した第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタ近傍の構造を示した断面図である。 本発明の第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの電流―電圧特性を示した図である。 本発明の第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの製造プロセスを説明するための断面図である。 本発明の第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの製造プロセスを説明するための断面図である。 本発明の第１実施形態による液晶表示装置の画素部のｎチャネルトランジスタの製造プロセスを説明するための断面図である。 本発明の第１参考例による液晶表示装置の画素部のｎチャネルトランジスタ近傍の構造を示した断面図である。 本発明の第１参考例による液晶表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第１参考例による液晶表示装置の画素部のｎチャネルトランジスタの電流―電圧特性を示した図である。 本発明の第２参考例による液晶表示装置の画素部のｎチャネルトランジスタ近傍の構造を示した断面図である。 本発明の第２参考例による液晶表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第２参考例による液晶表示装置の画素部のｎチャネルトランジスタの電流―電圧特性を示した図である。 本発明の第２実施形態による有機ＥＬ表示装置の画素部の回路図である。 本発明の第２実施形態による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第２実施形態による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第２実施形態による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第２実施形態による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第２実施形態による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの電流−電圧特性を示した図である。 本発明の第２実施形態による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第２実施形態による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第２実施形態による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第２実施形態による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第２実施形態による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの電流−電圧特性を示した図である。 本発明の第３参考例による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第３参考例による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの電流−電圧特性を示した図である。 本発明の第３参考例による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第３参考例による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの電流−電圧特性を示した図である。 本発明の第４参考例による有機ＥＬ表示装置の画素部のｎャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第４参考例による有機ＥＬ表示装置の画素部のｎチャネルトランジスタの電流−電圧特性を示した図である。 本発明の第４参考例による有機ＥＬ表示装置の画素部のｐャネルトランジスタの動作を説明するための電圧波形図である。 本発明の第４参考例による有機ＥＬ表示装置の画素部のｐチャネルトランジスタの電流−電圧特性を示した図である。 本発明の第３実施形態による液晶表示装置の周辺回路に含まれるＣＭＯＳ回路の構成を示した回路図である。 本発明の第３実施形態による液晶表示装置の周辺回路に含まれるＣＭＯＳ回路の電流−電圧特性を示した図である。 遮光膜に印加する電位と、その遮光膜に対応するｐチャネルトランジスタおよびｎチャネルトランジスタのしきい値電圧Ｖｔｈとの関係を示した相関図である。 本発明の第６参考例による有機ＥＬ表示装置の全体構成を示した平面図である。 図４０に示した第６参考例による有機ＥＬ表示装置の画素部の回路図である。 図４０に示した第６参考例による有機ＥＬ表示装置の周辺回路部（アナログスイッチ）の回路図である。 本発明の第７参考例による有機ＥＬ表示装置の全体構成を示した平面図である。 本発明の第８参考例による有機ＥＬ表示装置の全体構成を示した平面図である。 本発明の第９参考例による有機ＥＬ表示装置の全体構成を示した平面図である。
６、６６ 画素部（第１領域、第１回路部）
８、４８、５８、６８、１０１ ｎチャネルトランジスタ（第１トランジスタ）
８ａ、４８ａ ゲート電極
８ｂ ドレイン領域
８ｃ ソース領域
１３ 表示部遮光膜
１３ａ 画素部遮光領域（第１遮光膜、画素部遮光膜）
１６ 絶縁膜（第１絶縁膜）
１８ ゲート絶縁膜（第１ゲート絶縁膜）
２５、３５ シフトレジスタ回路（第２領域、第２回路部、周辺回路部）
２６ サンプリングトランジスタ（第２領域、第２回路部、周辺回路部）
２７ バッファ（第２領域、第２回路部、周辺回路部）
２８ ＤＡコンバータ（第２領域、第２回路部、周辺回路部）
２９ クロック発生回路（第２領域、第２回路部、周辺回路部）
３０、３７ シフトレジスタ回路遮光膜（第２遮光膜、周辺回路部遮光膜）
３１ サンプリングトランジスタ遮光膜（第２遮光膜、周辺回路部遮光膜）
３２ バッファ遮光膜（第２遮光膜、周辺回路部遮光膜）
３３ ＤＡコンバータ遮光膜（第２遮光膜、周辺回路部遮光膜）
３４ クロック発生回路遮光膜（第２遮光膜、周辺回路部遮光膜）
３６ レベル変換回路（第２領域、第２回路部、周辺回路部）
３８ レベル変換回路遮光膜（第２遮光膜、周辺回路部遮光膜）
７３ ｐチャネルトランジスタ（第１トランジスタ）
８１ ｎチャネルトランジスタ（第２トランジスタ）
８２、１０６、１２２ ｐチャネルトランジスタ（第２トランジスタ）
９６ 画素部
９６ａ 領域（第１領域）
９６ｂ 領域（第２領域）
９８ ｎチャネルトランジスタ用遮光膜（第１遮光膜、画素部遮光膜）
９９ ｐチャネルトランジスタ用遮光膜（第２遮光膜）
１１２ａ 領域（第１領域、第２領域、第２回路部、周辺回路部、第１周辺回路部）
１１２ｂ 領域（第２領域、第２回路部、周辺回路部、第２周辺回路部）
１２１ ｎチャネルトランジスタ（第１トランジスタ、第２トランジスタ）
１３１ アナログスイッチ用遮光膜（第２遮光膜、周辺回路部遮光膜）
１３１ａ アナログスイッチ用遮光膜（第１遮光膜）
１３１ｂ アナログスイッチ用遮光膜（第２遮光膜）

Claims (6)

  1. 所定の機能を有するとともに、第１トランジスタを含む第１領域と、
    前記第１領域に設けられるとともに、前記第１トランジスタに対応する領域に配置され、第１電位が与えられる第１遮光膜と、
    所定の機能を有するとともに、第２トランジスタを含む第２領域と、
    前記第２領域に設けられるとともに、前記第２トランジスタに対応する領域に配置され、第２電位が与えられる第２遮光膜とを備え、
    前記第１電位は、前記第１トランジスタのゲート電極に供給される正側電位と負側電位との中間の電位であり、
    前記第２電位は、前記第２トランジスタのゲート電極に供給される正側電位と負側電位との中間の電位である、表示装置。
  2. 前記第１トランジスタを含む第１領域は、所定の機能を有する第１回路部を含み、
    前記第２トランジスタを含む第２領域は、所定の機能を有する第２回路部を含む、請求項１に記載の表示装置。
  3. 前記第１回路部は、前記第１トランジスタを有する画素部を含み、
    前記第２回路部は、前記画素部を含む表示部の周辺に設けられ、前記第２トランジスタを有する周辺回路部を含み、
    前記第１遮光膜は、前記画素部に含まれる前記第１トランジスタの下方に配置された画素部遮光膜を含み、
    前記第２遮光膜は、前記周辺回路部に含まれる前記第２トランジスタの下方に配置された周辺回路部遮光膜を含む、請求項２に記載の表示装置。
  4. 前記画素部は、複数の前記第１トランジスタを含み、
    前記画素部の複数の第１トランジスタの少なくとも１つは、スイッチング素子として機能し、
    前記画素部遮光膜は、少なくとも前記スイッチング素子として機能する第１トランジスタの下方を覆うように配置されている、請求項３に記載の表示装置。
  5. 前記周辺回路部は、少なくともｐチャネルトランジスタを含み、
    前記周辺回路部遮光膜は、少なくとも前記ｐチャネルトランジスタの下方に配置されている、請求項３または４に記載の表示装置。
  6. 第１の厚みを有する前記第１トランジスタの第１ゲート絶縁膜と、
    前記第１トランジスタと前記第１遮光膜との間に設けられ、前記第１ゲート絶縁膜の前記第１の厚みの３倍以上の第２の厚みを有する第１絶縁膜と、
    第３の厚みを有する前記第２トランジスタの第２ゲート絶縁膜と、
    前記第２トランジスタと前記第２遮光膜との間に設けられ、前記第２ゲート絶縁膜の前記第３の厚みの３倍以上の第４の厚みを有する第２絶縁膜とをさらに備える、請求項１〜５のいずれか１項に記載の表示装置。
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