TWI389074B - 用以程式化及驅動主動陣列發光元件像素的方法及系統 - Google Patents

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Description

用以程式化及驅動主動陣列發光元件像素的方法及系統
本發明與一發光元件顯示有關，更特言之與用於該發光元件顯示的驅動技術有關。
近來主動有機發光二極體(AMOLED)伴隨非晶矽(a－Si)、聚合矽、有機或其他驅動背板由於在主動陣列液晶顯示上的優點因而已變得更有吸引力。例如使用a－Si背板的一AMOLED之優點在於包括低溫裝配而可擴展使用不同基材並得以製成可彎曲顯示，且其低成本裝配可製成具有一寬廣視角的高解析顯示。
該AMOLEED顯示包括由列與行像素構成的一陣列，該列與行之陣列中各配置一有機發光二極體(OLED)以及背板電子。由於該OLED為一電流驅動元件，該AMOLED的像素應可提拔一準確及持續的驅動電流。
第1圖顯示美國專利第5,748,160號中揭露的一像素電路。第1圖之像素電路包括一OLED 10，一驅動薄膜電晶體11、一切換TFT 13以及一儲存電容14。該驅動TFT 11的汲極被連接至該OLED 10。該驅動TFT 11之閘終端透過該切換TFT 13被連接至一縱行12。被連接於該驅動TFT 11之閘終端及該地面間的儲存電容14被用於在該像素電路脫離該縱行12時維持該驅動TFT之閘終端的電壓。通過該OLED 10的電流重度依賴該驅動TFT 11的特性參數。由於該驅動TFT 11特別是在偏壓下的臨界電壓係隨時間而改變，而此改變可隨各像素而不同，所導致的影像變形可能高到無法接受。
美國專利第6,229,508號揭露一電壓程式化像素電路，其提供一獨立於一驅動TFT之臨界電壓的一電流予一OLED。在此像素中，該驅動TFT之閘極－源極電壓係由一程式化電壓及該驅動TFT之臨界電壓所組成。美國專利第6,229,508號的一缺點在於該像素電路需要額外電晶體且為複雜的，因而導致一產量降低、像素孔徑降低以及該顯示之壽命降低。
另一種製造較不易於受到該驅動電晶體之臨界電壓之一變化之影響的一像素電路的方法為使用電流程式化像素電路，如美國專利第6,734,636號所揭露之像素電路。在傳統電流程式化像素電路中，該驅動TFT的閘極－源極電壓依據於次一訊框中流經該TFT的電流而自我調整，故該OLED電流較不依賴該驅動TFT的電流－電壓特性。該電流程式化像素電路之一缺點在於與低程式化電流層級有關之一準備時間(overhead)將自大線路電容所導致之縱行充電時間而引發。
本發明之一目的在於提供一種避免或減輕既有系統之至少一缺點的一方法及系統。
依據本發明之一態樣，其提供一種程式化及驅動一顯示系統的方法，該顯示系統包括：具有以列行配置之多個像素電路的一顯示陣列，每個像素電路具有：具有一第一終端及一第二終端的一發光元件，該發光元件的第一終端被連接至一電壓供應電極；具有一第一終端及一第二終端的一電容；具有一閘終端、一第一終端及一第二終端的一切換電晶體，該切換電晶體的閘終端被連接至一選擇線路，該切換電晶體之第二終端被連接至該電容之第一終端；以及具有一閘終端、一第一終端及一第二終端的一驅動電晶體，該驅動電晶體之閘終端被連接至該切換電晶體之第二終端以及該電容之第一終端於一第一節點(A)，該驅動電晶體之第一終端被連接至該發光元件之第二終端以及該電容之第二終端於一第二節點(B)，該驅動電晶體的第二終端被連接至一可控制電壓供應線路；一驅動器以供驅動該選擇線路、該可控制電壓供應線路及該信號線路以操作該顯示陣列；本方法包括以下步驟：在一程式化週期之一第一操作週期中，充電該第二節點至一(VREF－VT)或(－VREF＋VT)所定義之一第一電壓，其中VREF表示一參考電壓而VT表示該驅動電晶體之一臨界電壓；於一第二操作週期中，充電該第一節點至(VREF＋VP)或(－VREF＋VP)所定義之一第二電壓，因而該第一及第二節點之間的電壓差被儲存於該儲存電容中，其中VP表示一程式化電壓；於一驅動週期中，施加該儲存電容中儲存之電壓至該驅動電晶體之閘終端。
依據本發明之一進一步態樣，其提供一種程式化及驅動一顯示系統的方法，該顯示系統包括：具有以列行配置之多個像素電路的一顯示陣列，每個像素電路具有：具有一第一終端及一第二終端的一發光元件，該發光元件之第一終端被連接至一電壓供應電極；一第一電容及一第二電容，各具有一第一終端及一一第二終端；具有一閘終端，、一第一終端及一第二終端的一第一切換電晶體，該第一切換電晶體之閘終端被連接至一第一選擇電路，該第一切換電晶體之第一終端被連接至該發光元件之第二終端，該第一切換電晶體之第二終端被連接至該第一電容之第一終端；具有一閘終端、一第一終端及一第二終端的一第二切換電晶體，該第二切換電晶體之閘終端被連接至一第二選擇線路，該第二切換電晶體之第一終端被連接至一信號線路以傳輸電壓資料；具有一閘終端、一第一終端及一第二終端的一驅動電晶體，該驅動電晶體之第一終端被連接至該發光元件之第二終端於一第一節點(A)，該驅動電晶體之閘終端被連接至該第一電容於一第二節點(B)，該驅動電晶體之第二終端被連接至一可控制電壓供應線路，該第二切換電晶體之第二終端被連接至該第一電容之第二終端以及該第二電容之第一終端於一第三節點(C)；一驅動器以驅動該第一及第二選擇線路、該可控制電壓供應線路及該信號線路以操作該顯示陣列，本方法包括以下步驟：於一程式化週期之一第一操作週期中，控制該第一節點及該第二節點個別之電壓以儲存(VT＋VP)或(－VT＋VP)於該第一儲存電容中，其中VT表示該驅動電晶體之一臨界電壓，而VP表示一程式化電壓；於一第二操作週期中，放電該第三節點；於一驅動週期中，施加該儲存電容中儲存之電壓至該驅動電晶體之閘終端。
依據本發明之一進一步態樣，其提供一顯示系統，包括：具有以列行配置之多個像素電路之一顯示陣列，每個像素電路具有：具有一第一終端及一第二終端之一發光元件，該發光元件之第一終端被連接至一電壓供應電極；具有一第一終端及一第二終端之一電容；具有一閘終端、一第一終端及一第二終端的一切換電晶體，該切換電晶體的閘終端被連接至一選擇線路，該切換電晶體之第一終端被連接至一信號線路以供傳輸電壓資料，該切換電晶體之第二終端被連接至該電容之第一終端；以及具有一閘終端、一第一終端及一第二終端的一驅動電晶體，該驅動電晶體之閘終端被連接至該切換電晶體之第二終端以及該電容之第一終端於一第一節點(A)，該驅動電晶體之第一終端被連接至該發光元件之第二終端以及該電容之第二終端於一第二節點(B)，該驅動電晶體之第二終端被連接至一可控制電壓供應線路；一驅動器以供驅動該選擇線路、該可控制電壓供應線路以及該信號線路以操作該顯示陣列；以及一控制器以供實施一程式化週期以及使用該驅動器於該顯示陣列之每一列實施一驅動週期；其中該程式化週期包括一第一操作週期及一第二操作週期，其中該第一操作週期及該第二操作週期被充電至(VREF－VT)或(－VREF＋VT)所定義之一第一電壓，其中VREF表示一參考電壓而VT表示該驅動電晶體之一臨界電壓，於該第二操作週期，該第一節點被充電至(VREF＋VP)或(－VREF＋VP)所定義之第二電壓因而該第一及第二節點間的電壓差被儲存於該儲存電容中，其中VP表示一程式化電壓；其中於該驅動週期，該儲存電容中儲存的電壓被施加至該驅動電晶體之閘終端。
依據本發明之一更進一步態樣，其提供一顯示系統，包括：具有以列行配置之多個像素電路之一顯示陣列，每個像素電路具有：具有一第一終端及一第二終端的一發光元件，該發光元件之第一終端被連接至一電壓供應電極；一第一電容及一第二電容，各具有一第一終端及一第二終端；具有一閘終端、一第一終端及一第二終端的一第一切換電晶體。該第一切換電晶體之閘終端被連接至一第一選擇線路，該第一切換電晶體之第一終端被連接至該發光元件之第二終端，該第一切換電晶體之第二終端被連接至該第一電晶體之第一終端；具有一閘終端、一第一終端及一第二終端的一第二切換電晶體，該第二切換電晶體之閘終端被連接至一第二選擇線路，該第二切換電晶體之第一終端被連接至一信號線路以供傳輸電壓資料；具有一閘終端、一第一終端及一第二終端的一驅動電晶體，該驅動電晶體之第一終端被連接至該發光元件的第二終端於一第一節點(A)，該驅動電晶體之閘終端被連接至該第一切換電晶體之第二終端以及該第一電容之第一終端於一第二節點(B)，該驅動電晶體之第二終端被連接至一可控制電壓供應線路；該第二切換電晶體之第二終端被連接至該第一電容之第二終端以及該第二電容之第一終端於一第三節點(C)；一驅動器以供驅動該第一及第二選擇線路、該可控制電壓供應線路以及該信號線路以操作該顯示陣列；以及一控制器以實施一程式化週期以及使用該驅動器於該顯示陣列之每一列實施一驅動週期；其中該程式化週期包括一第一操作週期及一第二操作週期，其中於該第一操作週期中，控制該第一節點及該第二節各自之電壓以儲存(VT＋VP)或(－VT＋VP)於該第一儲存電容中，其中VT表示該驅動電晶體之一臨界電壓，VP表示一程式化電壓，於該第二操作週期中，放電該第三節點，其中於該驅動週期中，該儲存電容中儲存的電壓被施加至該驅動電晶體之閘終端。
此發明內容並不必然描述本發明之所有特徵。
本發明之其他態樣及特徵將藉由詳閱較佳實施例之詳細說明伴隨該附加圖示而為習知技藝人士所明瞭。
此處使用具有一有機發光二極體(OLED)及一驅動薄膜電晶體(TFT)之一像素說明本發明之實施例。然而該像素可包括除了OLED之外的任何發光元件且該像素可包括除了TFT之外的任何驅動電晶體。應注意在描述中“像素電路”及“像素”可互換使用。
第2圖為說明依據本發明之一實施例之程式化及驅動週期的一圖示。在第2圖中ROW(j)、ROW(j＋1)以及ROW(j＋2)各自表示該顯示陣列的一列，其中多個像素電路以列行配置。
用於一訊框的程式化及驅動週期發生於次一訊框之程式化及驅動週期之後。用於該訊框位於一ROW之程式化及驅動週期與該相同訊框位於次一ROW之程式化及驅動週期重疊。如下文所述，在該程式化週期中，擷取該像素電路之時間相依參數以建立一穩定像素電路。
第3圖說明依據本發明之一實施例而應用程式化及驅動技術至一像素電路200。該像素電路200包括一OLED 20、一儲存電容21、一驅動電晶體24以及一切換電晶體26。該像素電路200為一電壓程式化像素電路。該電晶體24及26各具有一閘終端、一第一終端及一第二終端。在本說明中，該第一終端(第二終端)可為但不限於一汲極或一源極(一源極或一汲極)。
該電晶體24及26為n型TFTs。然而，該電晶體24及26亦可為p型電晶體。如下所述，應用至該像素電路200的驅動技術亦可用於如第14圖中所示具有p型電晶體的一互補像素電路。可使用非晶矽、奈/微晶矽、聚合矽、有機半導體技術(如有機TFT)、N型金氧半導體(NMOS)/P型金氧半導體(PMOS)技術或互補金氧半導體(CMOS)技術(如金氧半場效電晶體(MOSFET))製成該電晶體24及26。
該驅動電晶體24的第一終端被連接至一可控制電壓供應線路VDD。該驅動電晶體24的第二終端被連接至該OLED 20之一陽極。該驅動電晶體24之閘終端透過該切換電晶體26被連接至一信號線路VDATA。該儲存電容21被連接於該驅動電晶體24之源極與閘終端之間。
該切換電晶體26的閘終端被連接至一選擇線路SEL。該切換電晶體26的第一終端被連接至該信號線路VDATA。該切換電晶體26的第二終端被連接至該驅動電晶體24的閘終端。該OLED 20的陰極被連接至一地面電壓供應電極。
該電晶體24與26以及該儲存電容21被連接於節點A1。該電晶體24、該OLED 20以及該儲存電容21被連接於節點B1。
第4圖為說明用於程式化及驅動第3圖之像素電路200之一波形範例的一時序圖。參照第3及4圖，該像素電路200之操作包括具有三操作週期X11、X12及X13的一程式化週期以及具有一操作週期X14的一驅動週期。
在該程式化週期中，節點B1被充電至該驅動電晶體24的負臨界電壓，而節點A1被充電至一程式化電壓VP。
因此，該該驅動電晶體24之閘－源電壓成為：VGS＝VP－(－VT)＝VP＋VT………(1)其中VGS表示該驅動電晶體24的閘－源電壓，而VT表示該驅動電晶體24的臨界電壓。
由於該驅動電晶體24位於操作飽和期中，其電流主要由其閘－源電壓所定義。因此即使該OLED電壓改變，由於該驅動電晶體24的閘－源電壓被儲存於該儲存電容21中，故其電流可保持固定。
在該第一操作週期X11中：VDD成為一互補電壓VCOMPB，而VDATA成為一高補償正電壓，且SEL為高。因此節點A1被充電至VCOMPA而節點B1被充電至VCOMPB。
在該第二操作週期X12中：雖然VDATA成為一參考電壓VREF，節點B1透過該驅動電晶體24被放電直到該驅動電晶體24關閉為止。因此，節點B1的電壓達到(VREF－VT)。VDD具有一正電壓VH以增加此週期X12的速度。為了最佳設置時間，可設置VH等於該驅動週期中VDD上之電壓的操作電壓。
在該第三操作週期X13中：VDD成為其操作電壓。當SEL為高時，節點A1被充電至(VP＋VREF)。由於該OLED 20的電容22很大，節點B1的電壓維持於該先前週期X12所建立之電壓。故節點B1的電壓為(VREF－VT)。因此，該驅動電晶體24的閘－源電壓為(VP＋VT)，而此閘－源電壓被儲存於該儲存電容21中。
在該第四操作週期X14中：SEL及VDATA成為0。VDD的值與該第三操作週期X13中的數值相同。然而，VDD可高於該第三操作週期X13中的數值。儲存於該儲存電容21中的電壓可被用於該驅動電晶體24之閘終端。由於該驅動電晶體24的閘－源電壓包括其臨界電壓且亦獨立於該OLED電壓，故該OLED 20的壓降(degradation)以及該驅動電晶體24的不穩定性並不會影響流經該驅動電晶體24及該OLED 20的電流量。
應注意可利用不同的VCOMPB、VCOMPA、VP、VREF及VH數值操作該像素電路200。VCOMPB、VCOMPA、VP、VREF及VH定義該像素電路200的壽命。因此可依據該像素規格定義這些電壓。
第5圖說明第3及4圖中說明之像素電路及波形的一壽命測試結果。在該測試中，一裝配的像素電路長時間地被至於該操作下，同時監控該驅動電晶體(第3圖之24)的電流以評估該驅動方案的穩定性。該結果說明OLED電流在120小時操作之後是穩定的。該驅動電晶體的VT偏移為0.7V。
第6圖說明具有第3圖之像素電路200的一顯示系統。第6圖之VDD1及VDD2對應第3圖之VDD。第6圖之SEL1及SEL2對應第3圖之SEL。第6圖之VDATA1及VDATA2對應第3圖之VDATA。第6圖之陣列為具有多個第3圖之像素電路200的一主動陣列發光二極體(AMOLED)顯示。該像素電路係以列行及互連41、42及43(VDATA、SEL1、VDD1)加以配置。VDATA1(或VDATA2)被共用於該共同行像素之間，而SEL1(或SEL2)及VDD1(或VDD2)被共用於該陣列結構之共同列像素之間。
提供一驅動器300以驅動VDATA1及VDATA2。提供一驅動器302以驅動VDD1、VDD2、SEL1及SEL2，然而用於VDD及SEL線路之驅動器可分別加以實施。一控制器304控制該驅動器300及302以如前述程式化及驅動該像素電路。第2圖中顯示用於程式化及驅動第6圖之顯示陣列的時序圖。每個程式化及驅動週期可與第4圖中所示相同。
第7(a)圖說明具有被配置之頂部發光像素之陣列結構的一範例。第7(b)圖說明具有被配置之底部發光像素之陣列結構的一範例。第6圖之陣列可具有顯示於第7(a)或7(b)圖中的陣列結構。在第7(a)圖中，400表示一基材，402表示一像素接觸窗，403表示一(頂部發光)像素電路，而404表示該OLEDs上的一透明頂部電極。在第7(b)圖中，410表示一透明基材，411表示一(底部發光)像素電路，而412表示一頂部電極。包括該TFTs、該儲存電容、該SEL、VDATA以及VDD線路的所有像素電路被裝配在一起。之後，對所有像素電路裝配該OLEDs。使用介電孔(via)(如第3圖之B1)將該OLED連接至對應的驅動電晶體，如第7(a)及7(b)圖所示。藉由沈積該OLEDs上可為一連續層的的頂部電極而完成該面板，因而減低該設計複雜度且可被用於開啟/關閉該完整顯示或控制該亮度。
第8圖說明依據本發明之一進一步實施例而應用程式化及驅動技術於一像素電路202。該像素電路202包括一OLED 50、兩儲存電容52及53、一驅動電晶體54以及切換電晶體56及58。該像素電路202為一頂部發光的電壓程式化像素電路。此實施例主要以類似於第3圖中所示之方式運作。然而在該像素電路202中，該OLED 50被連接至該驅動電晶體54之閘終端。因此，該電路可被連接至該OLED之陰極。故可以陰極開始該OLED沈積。
該電晶體54、56及58為n型TFTs。然而該電晶體54、56及58亦可為p型電晶體。應用至該像素電路202的驅動技術亦可用於如第17圖中所示具有p型電晶體的一互補像素電路。可使用非晶矽、奈/微晶矽、聚合矽、有機半導體技術(例如有機TFT)、NMOS/PMOS技術或CMOS技術(如MOSFET)製成該電晶體54、56及58。
該驅動電晶體54的第一終端被連接至該OLED 50的陰極。該驅動電晶體54的第二終端被連接至一可控制電壓供應線路VSS。該驅動電晶體54的閘終端透過該切換電晶體56被連接至其第一線路(終端)。該儲存電容52及53為串連，且被連接於該驅動電晶體54之閘終端及一共同地面之間。該電壓控制線路VSS上的電壓是可控制的。該共同地面可被連接至該VSS。
該切換電晶體56的閘終端被連接至一第一選擇線路SEL1。該切換電晶體56的第一終端被連接至該驅動電晶體54的汲極。該切換電晶體56的第二終端被連接至該驅動電晶體54的閘終端。
該切換電晶體58的閘終端被連接至一第二選擇電路SEL2。該切換電晶體58的第一終端被連接至一信號線路VDATA。該切換電晶體58的第二終端被連接至該儲存電容52及53的共同終端(即節點C2)。該OLED 50的陽極被連接至一電壓供應電極VDD。
該OLED 50及該電晶體54與56被連接於節點A2。該儲存電容52及該電晶體54與56被連接於節點B2。
第9圖為說明用於程式化及驅動第8圖之像素電路202之一波形範例的一時序圖。參照第8及9圖，該像素電路202的操作包括具有四操作週期X21、X22、X23及X24之一程式化週期以及具有一操作週期X25的一驅動週期。
在該程式化週期中，一程式化電壓加上該驅動電晶體54的臨界電壓被儲存於該儲存電容52中。該驅動電晶體54的源極成為0，而該第二儲存電容53被充電至0。
因此，該驅動電晶體54的閘－源電壓成為：VGS＝VP＋VT………(2)其中VGS表示該驅動電晶體54的閘－源電壓，VP表示該程式化電壓，而VT表示該驅動電晶體54的臨界電壓。
在該第一操作週期X21中：VSS成為一高正電壓，而VDATA為0。SEL1及SEL2為高。因此節點A2及B2被充電為一正電壓。
在該第二操作週期X22中：當SEL1為低且該切換電晶體56關閉時，VDATA成為一高正電壓。因此位於節點B2之電壓上升(即啟動中)且節點A2被充電至VSS之電壓。在此電壓時，該OLED 50為關閉的。
在該第三操作週期X23中：VSS成為一參考電壓VREF。VDATA成為(VREF－VP)。在此週期開始時，由於該OLED 50之電容51大於該儲存電容52之電容，故節點B2之電壓幾乎將等於節點A2之電壓。之後節點B2的電壓以及節點A2的電壓透過該驅動電晶體54被放電直到該驅動電晶體54關閉為止。因此，該驅動電晶體54的閘－源電壓為(VREF＋VT)，而儲存於該儲存電容52中的電壓為(VP＋VT)。
在該第四操作週期X24中：SEL1為低。由於SEL2為高，且VDATA為0，故節點C2之電壓成為0。
在第五操作週期X25中：VSS成為其於該驅動週期中的操作電壓。在第5圖中，該VSS之操作電壓為0。然而其亦可為除了0之外的其他電壓。SEL2為低。儲存於該儲存電容52中的電壓被用於該驅動電晶體54的閘終端。因此，獨立於該驅動電晶體54之臨界電壓VT以及該OLED 50之電壓的一電流流過該驅動電晶體54及該OLED 50。故該OLED 50之壓降以及該驅動電晶體54的不穩定性並不會影響流過該驅動電晶體54及該OLED 50之電流量。
第10圖說明依據本發明之一進一步實施例而應用程式化及驅動技術至一像素電路204。該像素電路204包括一OLED 60、兩儲存電容62及63、一驅動電晶體64以及切換電晶體66及68。該像素電路204為一頂部發光的電壓程式化像素電路。該像素電路204主要以類似於第8圖中所示之方式運作。然而，一種共同選擇線路被用於操作該像素電路204，其可增加該可用像素區域以及孔徑比。
該電晶體64、66及68為一n型TFTs。然而該電晶體64、66及68亦可為p型電晶體。應用於該像素電路204之驅動技術亦可用於如第19圖中所示具有p型電晶體之一互補像素電路。可使用非晶矽、奈/微晶矽、聚合矽、有機半導體技術(如有機TFT)、NMOS/PMOS技術或CMOS技術(如MOSFET)製成該電晶體64、66及68。
該驅動電晶體64的第一終端被連接至該OLED 60之陰極。該驅動電晶體64的第二終端被連接至一可控制電壓供應線路VSS。該驅動電晶體64之閘終端透過該切換電晶體66被連接至其第一線路(終端)。該儲存電容62及63為串連，且被連接於該驅動電晶體64之閘終端以及該共同地面之間。該電源供應線路VSS之電壓為可控制的。該共同地面可被連接至VSS。
該切換電晶體66之閘終端被連接至一選擇線路SEL。該切換電晶體66之第一終端被連接至該驅動電晶體64之第一終端。該切換電晶體66之第二終端被連接至該驅動電晶體64之閘終端。
該切換電晶體68之閘終端被連接至該選擇電路SEL。該切換電晶體68之第一終端被連接至一信號線路VDATA。該第二終端被連接至儲存電容62與63的共同終端(即節點C3)。該OLED 60之陽極被連接至一電壓供應電極VDD。
該OLED 60及該電晶體64與66被連接於節點A3。該儲存電容62及該電晶體64與66被連接於節點B3。
第11圖說明用於程式化及驅動第10圖之像素電路204之一波形範例的一時序圖。參照第10及11圖，該像素電路204之操作包括具有三操作週期X31、X32及X33之一程式化週期以及具有一操作週期X34的一驅動週期。
在該程式化週期中，一程式化電壓加上該驅動電晶體64之臨界電壓被儲存於儲存電容62中。該驅動電晶體64之源極成為0且該儲存電容63被充電至0。
因此，該驅動電晶體64的閘－源電壓成為：VGS＝VP＋VT………(3)其中VGS表示該驅動電晶體64的閘－源電壓，VP表示該程式化電壓，而VT表示該驅動電晶體64的臨界電壓。
在該第一操作週期X31中：VSS成為一高正電壓，而VDATA為0。SEL為高。因此節點A3及B3被充電為一正電壓。該OLED 60關閉。
在該第二操作週期X32中：當SEL為高時，VSS成為一參考電壓VREF。VDATA成為(VREF－VP)。因此，節點B3的電壓以及節點A3的電壓透過該驅動電晶體64被放電直到該驅動電晶體64關閉為止。該節點B3的電壓為(VREF＋VT)，而儲存於該儲存電容62中的電壓為(VP＋VT)。
在該第三操作週期X33中：SEL成為VM。VM為該切換電晶體66關閉以及該切換電晶體68開啟之間的一中間電壓。VDATA成為0。由於SEL為VM且VDATA為0，故節點C3之電壓成為0。
將VM定義為：VT3<<VM<VREF＋VT1＋VT2………(a)其中VT1表示該驅動電晶體64之臨界電壓，VT2表示該切換電晶體66之臨界電壓，而VT3表示該切換電晶體68之臨界電壓。
該條件(a)強制該切換電晶體66關閉而該切換電晶體68開啟。儲存於該儲存電容62中的電壓保持不變。
在該第四操作週期X34中：VSS成為其於該驅動週期中的操作電壓。在第11圖中，VSS之操作電壓為0。然而該VSS之操作電壓可為除了0之外的其他電壓。儲存於該儲存電容62中的電壓被用於該驅動電晶體64之閘終端。該驅動電晶體64是開啟的。因此，獨立於該驅動電晶體64之臨界電壓VT以及該OLED 60之電壓的一電流流過該驅動電晶體64以及該OLED 60。因此，該OLED 60之壓降以及該驅動電晶體64之不穩定性並不會影響流過該驅動電晶體64及該OLED 60的電流量。
第12圖說明依據本發明之一進一步實施例而應用程式化及驅動技術於一像素電路206。該像素電路206包括一OLED 70、兩儲存電容72及73、一驅動電晶體74以及切換電晶體76與78。該像素電路206為一頂部發光的電壓可程式化像素電路。
該電晶體74、76及78為n型TFTs。然而該電晶體74、76及78亦可為p型電晶體。應用於該像素電路206之驅動技術亦可用於如第21圖中所示具有p型電晶體的一互補像素電路。可使用非晶矽、奈/微晶矽、聚合矽、有機半導體技術(如有機TFT)、NMOS/PMOS技術或CMOS技術(如MOSFET)製成該電晶體74、76及78。
該驅動電晶體74的第一終端被連接至該OLED 70之陰極。該驅動電晶體74的第二終端被連接至一共同地面。該驅動電晶體74之閘終端透過該切換電晶體76被連接至其第一線路(終端)。該儲存電容72及73為串連，且被連接於該驅動電晶體74之閘終端以及該共同地面之間。
該切換電晶體76之閘終端被連接至一選擇線路SEL。該切換電晶體76之第一終端被連接至該驅動電晶體74之第一終端。該切換電晶體76之第二終端被連接至該驅動電晶體74之閘終端。
該切換電晶體78之閘終端被連接至該選擇電路SEL。該切換電晶體78之第一終端被連接至一信號線路VDATA。該第二終端被連接至儲存電容72與73的共同終端(即節點C4)。該OLED 70之陽極被連接至一電壓供應電極VDD。該電壓電極VDD之電壓是可控制的。
該OLED 70及該電晶體74與76被連接於節點A4。該儲存電容72及該電晶體74與76被連接於節點B4。
第13圖說明用於程式化及驅動第12圖之像素電路206之一波形範例的一時序圖。參照第12及13圖，該像素電路206之操作包括具有四操作週期X41、X42、X43及X44之一程式化週期以及具有一操作週期X45的一驅動週期。
在該程式化週期中，一程式化電壓加上該驅動電晶體74的臨界電壓被儲存於該儲存電容72中。該驅動電晶體74的源極成為0而該第二儲存電容73被充電至0。
因此，該驅動電晶體74的閘－源電壓成為：VGS＝VP＋VT………(4)其中VGS表示該驅動電晶體74的閘－源電壓，VP表示該程式化電壓，而VT表示該驅動電晶體74的臨界電壓。
在該第一操作週期X41中：SEL為高。VDATA成為一低電壓。當VDD為高時，節點B4及節點A4被充電至一正電壓。
在該第二操作週期X42中：SEL為高，而於OLED 70關閉時VDD成為一參考電壓VREF。
在該第三操作週期X43中：VDATA成為(VREF2－VP)，其中VREF2為一參考電壓。假設VREF2為0。然而，VREF2亦可為除了0之外的其他電壓。因此該節點B4之電壓及節點A4之電壓於此週期開始時成為相同的。應注意該第一儲存電容72夠大而使其電壓具有支配性。之後節點B4透過該驅動電晶體74被放電直到該驅動電晶體74關閉。
因此，該節點B4之電壓為VT(即該驅動電晶體74之臨界電壓)。儲存於該第一儲存電容72中的電壓為(VP－VREF2＋VT)＝(VP＋VT)，其中VREF2＝0。
在該第四操作週期X44中：SEL成為VM，其中VM為該切換電晶體76關閉以及該切換電晶體78開啟之間的一中間電壓。VM滿足以下條件：VT3<<VM<VP＋VT………(b)其中VT3表示該切換電晶體78之臨界電壓。
VDATA成為VREF2(＝0)。該節點C4之電壓成為VREF2(＝0)。
此致使該驅動電晶體74之閘－源電壓VGS為(VP＋VT)。由於VM<VP＋VT，故該切換電晶體76關閉，而儲存於該儲存電容72中的電壓保持於VP＋VT。
在第五操作週期X45中：VDD成為該操作電壓。SEL為低。儲存於該儲存電容72中的電壓被用於該驅動電晶體74的閘終端。因此，獨立於該驅動電晶體74之臨界電壓VT以及該OLED 70之電壓的一電流流過該驅動電晶體74及該OLED 70。故該OLED 70之壓降以及該驅動電晶體74的不穩定性並不會影響流過該驅動電晶體74及該OLED 70之電流量。
第14圖說明依據本發明之一實施例而應用程式化及驅動技術至一像素電路208。該像素電路208包括一OLED 80、一儲存電容81、一驅動電晶體84以及一切換電晶體86。該像素電路208對應第3圖之像素電路200以及一電壓程式化像素電路。
該電晶體84及86為p型TFTs。可使用非晶矽、奈/微晶矽、聚合矽、有機半導體技術(如有機TFT)、CMOS技術(如MOSFET)以及其他提供p型電晶體之技術製成該電晶體84及86。
該驅動電晶體84的第一終端被連接至一可控制電壓供應線路VSS。該驅動電晶體84的第二終端被連接至該OLED 80之一陰極。該驅動電晶體84之閘終端透過該切換電晶體86被連接至一信號線路VDATA。該儲存電容81被連接於該驅動電晶體84之第二終端與閘終端之間。
該切換電晶體86的閘終端被連接至一選擇線路SEL。該切換電晶體86的第一終端被連接至該信號線路VDATA。該切換電晶體86的第二終端被連接至該驅動電晶體84的閘終端。該OLED 80的陽極被連接至一地面電壓供應電極。
該電晶體84與86以及該儲存電容81被連接於節點A5。該OLED 80、該儲存電容81以及該驅動電晶體84被連接於節點B5。
第15圖為說明用於程式化及驅動第14圖之像素電路208之一波形範例的一時序圖。第15圖對應至第4圖。VDATA及VSS被用於程式化及補償該像素電路208之一時間相依參數，類似於第4圖之VDATA及VDD。參照第15及16圖，該像素電路208之操作包括具有三操作週期X51、X52及X53的一程式化週期以及具有一操作週期X54的一驅動週期。
在該程式化週期中，節點B5被充電至該驅動電晶體84的一正臨界電壓，而節點A5被充電至一負程式化電壓。
因此，該該驅動電晶體84之閘－源電壓成為：VGS＝－VP＋(－|VT|)＝－VP－|VT|………(5)其中VGS表示該驅動電晶體84的閘－源電壓，VP表示該程式化電壓，而VT表示該驅動電晶體84的臨界電壓。
在該第一操作週期X51中：VAA成為一正互補電壓VCOMPB，而VDATA成為一負補償電壓(－VCOMPA)，且SEL為低。因此該切換電晶體86開啟。節點A5被充電至(－VCOMPA)。節點B5被充電至VCOMPB。
在該第二操作週期X52中：VDATA成為一參考電壓VREF。節點B5透過該驅動電晶體84被放電直到該驅動電晶體84關閉為止。因此，節點B5的電壓達到VREF＋|VT|。VSS成為一負電壓VL以增加此週期X52的速度。為了最佳設置時間，可選擇VL等於該驅動週期中VSS之電壓的操作電壓。
在該第三操作週期X53中：當VSS於該VL層級中，且SEL為低時，節點A5被充電至(VREF－VP)。由於該OLED 80之電容82很大，節點B5之電壓維持於該驅動電晶體84之正臨界電壓。因此該驅動電晶體84之閘－源電壓為(－VP－|VT|)，其被儲存於儲存電容81中。
在該第四操作週期X54中：SEL及VDATA成為0。VSS成為一高負電壓(即其操作電壓)。儲存於該儲存電容81中的電壓可被用於該驅動電晶體84之閘終端。因此，獨立於該OLED 80之電壓以及該驅動電晶體84之臨界電壓的一電流流過該驅動電晶體84及該OLED 80。故該OLED 80的壓降以及該驅動電晶體84的不穩定性並不會影響流經該驅動電晶體84及該OLED 80的電流量。
應注意可利用不同的VCOMPB、VCOMPA、VL、VREF及VP數值操作該像素電路208。VCOMPB、VCOMPA、VL、VREF及VP定義該像素電路208的壽命。因此可依據該像素規格定義這些電壓。
第16圖說明具有第14圖之像素電路208的一顯示系統。第16圖之VSS1及VSS2對應至第14圖之VSS。第16圖之SEL1及SEL2對應至第14圖之SEL。第16圖之VDATA1及VDATA2對應至第14圖之VDATA。地16圖之陣列為具有多個第14圖之像素電路208的一主動矩陣發光二極體(AMOLED)顯示。該像素電路208以列行以及互連91、92及93(VDATA1、SEL2、VSS2)加以配置。VDATA1(或VDATA2)被共用於該共同行像素之間，而SEL1(或SEL2)及VSS1(或VSS2)被共用於該陣列結構之共同列像素間。
提供一驅動器310以驅動VDATA1及VDATA2。提供一驅動器312已驅動VSS1、VSS2、SEL1及SEL2。一控制器314控制該驅動器310及312以實施前述程式化及驅動週期。第2圖中說明用於程式化及驅動第6圖之顯示陣列的時序圖。每個程式化及驅動週期可與第15圖中所示者相同。
第16圖之陣列可具有第7(a)或7(b)圖中顯示之陣列結構。第16圖之陣列係以類似於第6圖之陣列的方式加以製造。包括該TFTs、該儲存電容、該SEL、VDATA以及VSS線路的所有該像素電路被裝配在一起。之後對所有像素電路裝配該OLEDs。使用一介電孔(如第14圖之B5)將該OLED連接至對應的驅動電晶體。藉由沈積該OLEDs上可為一連續層的的頂部電極而完成該面板，因而減低該設計複雜度且可被用於開啟/關閉該完整顯示或控制該亮度。
第17圖說明依據本發明之一進一步實施例而應用程式化及驅動技術於一像素電路210。該像素電路210包括一OLED 100、兩儲存電容102及103、一驅動電晶體104以及切換電晶體106及108。該像素電路210對應第8圖之像素電路202。
該電晶體104、106及108為p型TFTs。可使用非晶矽、奈/微晶矽、聚合矽、有機半導體技術(例如有機TFT)、CMOS技術(如MOSFET)以及任何其他提供p型電晶體之技術製成該電晶體104、106及108。
在第17圖中，該驅動電晶體104的一終端被連接至該OLED 100的陽極，而其他終端被連接至一可控制電壓供應線路VDD。該儲存電容102及103為串連，且被連接於該驅動電晶體104之閘終端及一電壓供應電極V2之間。V2亦可被連接至VDD。該OLED 100之陰極被連接至一地面電壓供應電極。
該OLED 100及該電晶體104與106被連接於節點A6。該儲存電容102及該電晶體104與106被連接於節點B6。該電晶體108及該儲存電容102與103被連接於節點C6。
第18圖為說明用於程式化及驅動第17圖之像素電路210之一波形範例的一時序圖。第18圖對應至第9圖。VDATA及VDD被用於程式化及補償該像素電路210之一時間相依參數，其類似於第9圖之VDATA及VSS。參照第17及18圖，該像素電路210的操作包括具有四操作週期X61、X62、X63及X64之一程式化週期以及具有一操作週期X65的一驅動週期。
在該程式化週期中，一負程式化電壓加上該驅動電晶體104的負臨界電壓被儲存於該儲存電容102中，而該第二儲存電容103被充電至0。
因此，該驅動電晶體104的閘－源電壓成為：VGS＝－VP－|VT|………(6)其中VGS表示該驅動電晶體104的閘－源電壓，VP表示該程式化電壓，而VT表示該驅動電晶體104的臨界電壓。
在該第一操作週期X61中：VSS成為一高負電壓，而VDATA被設為V2。SEL1及SEL2為低。因此節點A6及B6被充電為一負電壓。
在該第二操作週期X62中：當SEL1為高且該切換電晶體106關閉時，VDATA成為一負電壓。因此位於節點B6之電壓下降(即啟動中)且節點A6被充電至VDD之電壓。在此電壓時，該OLED 100為關閉的。
在該第三操作週期X63中：VDD成為一參考電壓VREF。VDATA成為(V2－VREF＋VP)，其中VREF為一參考電壓。假設VREF為0。然而，VREF亦可為除了0之外的其他電壓。在此週期開始時，由於該OLED 100之電容101大於該儲存電容102之電容，故節點B6之電壓幾乎將等於節點A6之電壓。之後節點B6的電壓以及節點A6的電壓透過該驅動電晶體104被充電直到該驅動電晶體104關閉為止。因此，該驅動電晶體104的閘－源電壓為(－VP－|VT|)，其被儲存於該儲存電容102中。
在該第四操作週期X64中：SEL1為高。由於SEL2為低，且VDATA成為V2，故節點C6之電壓成為V2。
在第五操作週期X65中：VDD成為其於該驅動週期中的操作電壓。在第18圖中，該VDD之操作電壓為0。然而其亦可為除了0之外的其他電壓。SEL2為高。儲存於該儲存電容102中的電壓被用於該驅動電晶體104的閘終端。因此，獨立於該驅動電晶體104之臨界電壓VT以及該OLED 100之電壓的一電流流過該驅動電晶體104及該OLED 100。故該OLED 100之壓降以及該驅動電晶體104的不穩定性並不會影響流過該驅動電晶體104及該OLED 100之電流量。
第19圖說明依據本發明之一進一步實施例而應用程式化及驅動技術至一像素電路212。該像素電路212包括一OLED 110、兩儲存電容112及113、一驅動電晶體114以及切換電晶體116及118。該像素電路212對應至第10圖之像素電路204。
該電晶體114、116及118為一p型TFTs。可使用非晶矽、奈/微晶矽、聚合矽、有機半導體技術(如有機TFT)、CMOS技術(如MOSFET)或其他任何可提供p型電晶體的技術製成該電晶體114、116及118。
在第19圖中，該驅動電晶體114的一終端被連接至該OLED 110之陽極，而其他終端被連接至一可控制電壓供應線路VDD。該儲存電容112及113為串連，且被連接於該驅動電晶體114之閘終端以及一電壓供應電極V2之間。V2亦可被連接至VDD。該OLED 110之陰極被連接至一地面電壓供應電極。
該OLED 110及該電晶體114與116被連接於節點A7。該儲存電容112及該電晶體114與116被連接於節點B7。該電晶體118及該儲存電容112與113被連接於節點C7。
第20圖說明用於程式化及驅動第19圖之像素電路212之一波形範例的一時序圖。第20圖對應至第11圖。VDATA及VDD被用於程式化及補償該像素電路212之一時間相依參數，其類似於第11圖之VDATA及VSS。參照第19及20圖，該像素電路212之操作包括具有四操作週期X71、X72及X73之一程式化週期以及具有一操作週期X74的一驅動週期。
在該程式化週期中，一負程式化電壓加上該驅動電晶體114之負臨界電壓被儲存於儲存電容112中。該儲存電容113被充電至0。
因此，該驅動電晶體114的閘－源電壓成為：VGS＝－VP－|VT|………(7)其中VGS表示該驅動電晶體114的閘－源電壓，VP表示該程式化電壓，而VT表示該驅動電晶體114的臨界電壓。
在該第一操作週期X71中：VDD成為一負電壓。SEL為低。節點A7及B7被充電為一負電壓。
在該第二操作週期X72中：VDD成為一參考電壓VREF。VDATA成為(V2－VREF＋VP)。節點B7的電壓以及節點A7的電壓透過該驅動電晶體114被充電直到該驅動電晶體114關閉為止。該節點B7的電壓為(－VREF－VT)，而儲存於該儲存電容112中的電壓為(－VP－|VT|)。
在該第三操作週期X73中：SEL成為VM。VM為該切換電晶體116關閉以及該切換電晶體118開啟之間的一中間電壓。VDATA成為V2。節點C7之電壓成為V2。儲存於該儲存電容112之電壓與X72之中相同。
在該第四操作週期X74中：VDD成為其操作電壓。SEL為高。然而該VSS之操作電壓可為除了0之外的其他電壓。儲存於該儲存電容112中的電壓被用於該驅動電晶體114之閘終端。該驅動電晶體114是開啟的。因此，獨立於該驅動電晶體114之臨界電壓VT以及該OLED 110之電壓的一電流流過該驅動電晶體114以及該OLED 110。
第21圖說明依據本發明之一進一步實施例而應用程式化及驅動技術於一像素電路214。該像素電路214包括一OLED 120、兩儲存電容122及123、一驅動電晶體124以及切換電晶體126與128。該像素電路214對應至第12圖之像素電路206。
該電晶體124、126及128為p型TFTs。可使用非晶矽、奈/微晶矽、聚合矽、有機半導體技術(如有機TFT)、CMOS技術(如MOSFET)或任何其他可提供p型電晶體的技術製成該電晶體124、126及128。
在第21圖中，該驅動電晶體124的一終端被連接至該OLED 120之陰極，而其他終端被連接至一電壓供應線路VDD。該儲存電容122及123為串連，且被連接於該驅動電晶體124之閘終端以及VDD之間。該OLED 120之陰極被連接至一可控制電壓供應電極VSS。
該OLED 120及該電晶體124與126被連接於節點A8。該儲存電容122及該電晶體124與126被連接於節點B8。該電晶體128及該儲存電容122及123被連接於節點C8。
第22圖說明用於程式化及驅動第21圖之像素電路214之一波形範例的一時序圖。第22圖對應至第13圖。VDATA及VSS被用於程式化及補償該像素電路214之一時間相依參數，其類似於第13圖之VDATA及VDD。參照第21及22圖，該像素電路214之操作包括具有四操作週期X81、X82、X83及X84之一程式化週期以及具有一驅動器X85的一驅動週期。
在該程式化週期中，一負程式化電壓加上該驅動電晶體124的負臨界電壓被儲存於該儲存電容122中。該儲存電容123被放電至0。
因此，該驅動電晶體124的閘－源電壓成為：VGS＝－VP－|VT|………(8)其中VGS表示該驅動電晶體124的閘－源電壓，VP表示該程式化電壓，而VT表示該驅動電晶體124的臨界電壓。
在該第一操作週期X81中：VDATA成為一高電壓。SEL為低。節點A8及節點B8被充電至一正電壓。
在該第二操作週期X82中：SEL為高，VSS成為一參考電壓VREF1，其中該OLED 120為關閉的。
在該第三操作週期X83中：VDATA成為(VREF2＋VP)，其中VREF2為一參考電壓。SEL為低。因此該節點B8之電壓及節點A8之電壓於此週期開始時成為相同的。應注意該第一儲存電容112夠大而使其電壓具有支配性。之後節點B8透過該驅動電晶體124被充電直到該驅動電晶體124關閉為止。
因此，該節點B8之電壓為(VDD－|VT|)。儲存於該第一儲存電容122中的電壓為(－VREF2－VP－|VT|)。
在該第四操作週期X84中：SEL成為VM，其中VM為該切換電晶體126關閉以及該切換電晶體128開啟之間的一中間電壓。VDATA成為VREF2。該節點C8之電壓成為VREF2。
此致使該驅動電晶體124之閘－源電壓VGS為(－VP－|VT|)。由於VM<－VP－VT，故該切換電晶體126關閉，而儲存於該儲存電容122中的電壓保持於－(VP＋|VT|)。
在第五操作週期X85中：VSS成為該操作電壓。SEL為低。儲存於該儲存電容122中的電壓被用於該驅動電晶體124的閘終端。
應注意用於操作具有第8、10、12、17、19或21圖之像素電路之一陣列的系統可與第6或16圖中所示者類似。具有第8、10、12、17、19或21之像素電路的陣列可具有第7(a)或7(b)圖之陣列結構。
應注意依據互補電路之概念可以p型或n型電晶體取代各個電晶體。
依據本發明之實施例，該驅動電晶體位於操作飽和區中。故其電流主要由其閘－源電壓VGS所定義。因此，即使該OLED電壓改變，但由於其閘－源電壓被儲存於該儲存電容中，故該驅動電晶體之電流仍保持恆定。
依據本發明之實施例，藉由應用獨立於該驅動電晶體之臨界電壓及/或一發光二極體電壓之一波形而建立提供給一驅動電晶體的電壓降(overdrive voltage)。
依據本發明之實施例，提供一種依據啟動的一穩定驅動技術(例如第2－12及16－20圖)。
藉由儲存於一儲存電容之電壓並且將其用於該驅動電晶體之閘終端而得以補償一像素電路之特性偏移(例如一驅動電晶體之臨界電壓偏移以及在長時間顯示操作下一發光元件的壓降)。因此，該像素電路可提供一穩定電流通過該發光元件而不具有任何偏移影響，因而可增加顯示操作壽命。再者，該電路單純性較傳統像素電路確保較高產量、較低裝配成本以及較高解析度。
所有引註在此為參照所包含。
已關聯一或多個實施例描述本發明。然而該些習知技藝人士可明瞭在不偏離本發明於附加申請專利範圍中定義之範圍的情況下可加以變化及修改。
10,20,50,60,70,80,100,110,120．．．有機發光二極體(OLED)
11．．．薄膜電晶體(TFT)
12．．．縱行
13．．．切換TFT
14,21,22,51,52,53,61,62,63,71,72,73,81,82,101,102,103,111,112,113,121,122,123．．．儲存電容
24,54,64,74,84,104,114,124．．．驅動電晶體
26,56,58,66,68,76,78,86,106,108,116,118,126,128．．．切換電晶體
41,42,43,91,92,93．．．互連
200,202,204,206,208,210,212,214,403,411．．．像素電路
300,302,310,312．．．驅動器
301,304．．．控制器
400,410．．．基材
402．．．像素接觸窗
404,412．．．電極
從以下描述並參照附加圖示將更能瞭解本發明這些及其他特徵，其中：第1圖為說明一傳統2－TFT電壓程式化像素電路的圖示；第2圖為說明依據本發明之一實施例而被應用至一顯示陣列的一示範程式化及驅動週期的一時序圖；第3圖為說明依據本發明之一實施例而應用程式化及驅動技術至一像素電路的一圖示；第4圖為說明用於程式化及驅動第3圖之像素電路之一波形範例的一時序圖；第5圖為說明第3圖之像素電路之一壽命測試結果的一圖示；第6圖為說明具有第3圖之像素電路之一顯示系統的一圖示；第7(a)圖為一圖示，其說明具有可應用至第6圖之陣列的頂部發光像素結構的一示範陣列結構；第7(b)圖為一圖示，其說明具有可應用至第6圖之陣列的底部發光像素結構的一示範陣列結構；第8圖為說明依據本發明之一進一步實施例而應用程式化及驅動技術至一像素電路的一圖示；第9圖為說明用於程式化及驅動第8圖之像素電路之一波形範例的一時序圖；第10圖為說明依據本發明之一進一步實施例而應用程式化及驅動技術至一像素電路的一圖示；第11圖為說明用於程式化及驅動第10圖之像素電路之一波形範例的一時序圖；第12圖為說明依據本發明之一進一步實施例而應用程式化及驅動技術至一像素電路的一圖示；第13圖為說明用於程式化及驅動第12圖之像素電路之一波形範例的一時序圖；第14圖為說明依據本發明之一進一步實施例而應用程式化及驅動技術至一像素電路的一圖示；第15圖為說明用於程式化及驅動第14圖之像素電路之一波形範例的一時序圖；第16圖為說明一種具有第14圖之像素電路的顯示系統的一圖示；第17圖為說明依據本發明之一進一步實施例而應用程式化及驅動技術至一像素電路的一圖示；第18圖為說明用於程式化及驅動第17圖之像素電路之一波形範例的一時序圖；第19圖為說明依據本發明之一進一步實施例而應用程式化及驅動技術至一像素電路的一圖示；第20圖為說明用於程式化及驅動第19圖之像素電路之一波形範例的一時序圖；第21圖為說明依據本發明之一進一步實施例而應用程式化及驅動技術至一像素電路的一圖示；及第22圖為說明用於程式化及驅動第21圖之像素電路之一波形範例的一時序圖。
20．．．有機發光二極體
21．．．儲存電容
22．．．儲存電容
24．．．驅動電晶體
26．．．切換電晶體
200．．．像素電路

Claims (18)

  1. 一種程式化及驅動一顯示系統的方法，該顯示系統包括：具有多個以列行配置之像素電路的一顯示陣列，每個像素電路具有：具有一第一終端及一第二終端的一發光元件，該發光元件的第一終端被連接至一電壓供應電極；具有一第一終端及一第二終端的一電容；具有一閘終端、一第一終端及一第二終端的一切換電晶體，該切換電晶體之閘終端被連接至一選擇線路，該切換電晶體之第一終端被連接至一信號線路以供傳輸電壓資料，該切換電晶體之第二終端被連接至該電容之第一終端；及具有一閘終端、一第一終端及一第二終端的一驅動電晶體，該驅動電晶體之閘終端被連接至該切換電晶體之第二終端以及該電容之第一終端於一第一節點(A)，該驅動電晶體之第一終端被連接至該發光元件之第二終端以及該電容之第二終端於一第二節點(B)，該驅動電晶體之第二終端被連接至一可控制電壓供應線路；一驅動器，用以供驅動該選擇線路、該可控制電壓供應線路以及該信號線路以操作該顯示陣列；該方法包含以下步驟：在一程式化週期中，在一第一操作週期中，充電該第二節點至(VREF－VT)或(－VREF＋VT)所定義之一第一電壓，其中VREF表示一參考電壓而VT表示該驅動電晶體之一臨界電壓；在一第二操作週期中，充電該第一節點至(VREF＋VP)或(－VREF＋VP)所定義之一第二電壓因而該第一及第二電壓間的差被儲存於該儲存電容中，其中VP表示一程式化電壓；在一驅動週期中，施加儲存於該儲存電容中的電壓至該驅動電晶體之閘終端。
  2. 如申請專利範圍第1項所述之方法，其中該發光元件為一有機發光二極體。
  3. 如申請專利範圍第1項所述之方法，其中至少一電晶體為一薄膜電晶體。
  4. 如申請專利範圍第1項所述之方法，其中該程式化週期及該驅動週期被連續地對每一列實施。
  5. 一種程式化及驅動一顯示系統的方法，該顯示系統包括：具有多個以列行配置之像素電路的一顯示陣列，每個像素電路具有：具有一第一終端及一第二終端的一發光元件，該發光元件的第一終端被連接至一電壓供應電極；一第一電容及一第二電容，各自包括一第一終端及一第二終端；具有一閘終端、一第一終端及一第二終端的一第一切換電晶體，該第一切換電晶體之閘終端被連接至一第一選擇線路，該第一切換電晶體之第一終端被連接至該發光元件之第二終端，該第一切換電晶體之第二終端被連接至該第一電容之第一終端；具有一閘終端、一第一終端及一第二終端的一第二切換電晶體，該第二切換電晶體之閘終端被連接至一第二選擇線路，該第二切換電晶體之第一終端被連接至一信號線路以供傳輸電壓資料；具有一閘終端、一第一終端及一第二終端的一驅動電晶體，該驅動電晶體的第一終端被連接至該發光元件之第二終端於一第一節點(A)，該驅動電晶體之閘終端被連接至該第一切換電晶體之第二終端及該第一電容之第一終端於一第二節點(B)，該驅動電晶體之第二終端被連接至一可控制電壓供應線路；該第二切換電晶體之第二終端被連接至該第一電容之第二終端以及該第二電容之第一終端於一第三節點(C)；一驅動器以供驅動該第一及第二選擇線路、該可控制電壓供應線路以及該信號線路以操作該顯示陣列；該方法包含以下步驟：在一程式化週期中，在一第一操作週期中，控制該第一節點及該第二節點各自之電壓以便儲存(VT＋VP)或－(VT＋VP)於該第一儲存電容中，其中VT表示該驅動電晶體之一臨界電壓，VP表示一程式化電壓；在一第二操作週期中，放電該第三節點；在一驅動週期中，施加儲存於該儲存電容中的電壓至該驅動電晶體之閘終端。
  6. 如申請專利範圍第5項之方法，其中該發光元件為一有機發光二極體。
  7. 如申請專利範圍第5項之方法，其中至少一電晶體為一薄膜電晶體。
  8. 如申請專利範圍第5項之方法，其中該第一及第二選擇線路為一共同選擇線路。
  9. 如申請專利範圍第5項之方法，其中用於一列的該程式化週期及該驅動週期與用於一鄰接列之該程式化週期及該驅動週期重疊。
  10. 一顯示系統，至少包含：具有多個以列行配置之像素電路的一顯示陣列，每個像素電路具有：具有一第一終端及一第二終端的一發光元件，該發光元件之第一終端被連接至一電壓供應電極；具有一第一終端及一第二終端的一電容；具有一閘終端、一第一終端及一第二終端的一切換電晶體，該切換電晶體之閘終端被連接至一選擇線路，該切換電晶體之第一終端被連接至一信號線路以供傳輸電壓資料，該切換電晶體之第二終端被連接至該電容之第一終端；及具有一閘終端、一第一終端及一第二終端的一驅動電晶體，該驅動電晶體之閘終端被連接至該切換電晶體之第二終端以及該電容之第一終端於一第一節點(A)，該驅動電晶體之第一終端被連接至該發光元件之第二終端以及該電容之第二終端於一第二節點(B)，該驅動電晶體之第二終端被連接至一可控制電壓供應線路；一驅動器，用以供驅動該選擇線路、該可控制電壓供應線路以及該信號線路以操作該顯示陣列；及一控制器，用以供使用該驅動器於該顯示陣列之每一列上實施一程式化週期及一驅動週期；其中該程式化週期包括一第一操作週期及一第二操作週期，其中於該第一操作週期中，該第二節點被充電至(VREF－VT)或(－VREF＋VT)所定義之一第一電壓，其中VREF表示一參考電壓而VT表示該驅動電晶體之一臨界電壓，在該第二操作週期中，該第一節點被充電至(VREF＋VP)或(－VREF＋VP)所定義之一第二電壓因而該第一及第二電壓的差被儲存於該儲存電容中，其中VP表示一程式化電壓；其中在該驅動週期中，儲存於該儲存電容中的該電壓被施加於該驅動電晶體之閘終端。
  11. 如申請專利範圍第10項所述之一顯示系統，其中該發光元件為一有機發光二極體。
  12. 如申請專利範圍第10項所述之一顯示系統，其中至少一電晶體為一薄膜電晶體。
  13. 如申請專利範圍第10項所述之一顯示系統，其中用於一列的該程式化週期及該驅動週期與用於一鄰接列的該程式化週期及該驅動週期重疊。
  14. 一種顯示系統，至少包含：具有多個以列行配置之像素電路的一顯示陣列，每個像素電路具有：具有一第一終端及一第二終端的一發光元件，該發光元件的第一終端被連接至一電壓供應電極；一第一電容及一第二電容，各自具有一第一及一第二終端；具有一閘終端、一第一終端及一第二終端的一第一切換電晶體，該第一切換電晶體的閘終端被連接至一第一選擇線路，該第一切換電晶體的第一終端被連接至該發光元件的第二終端，該第一切換電晶體的第二終端被連接至該第一電容的第一終端；具有一閘終端、一第一終端及一第二終端的一第二切換電晶體，該第二切換電晶體的閘終端被連接至一第二選擇線路，該第二切換電晶體的第一終端被連接至一信號線路以供傳輸電壓資料；具有一閘終端、一第一終端及一第二終端的一驅動電晶體，該驅動電晶體之第一終端被連接至該發光元件之第二終端於一第一節點(A)，該驅動電晶體的閘終端被連接至該第一切換電晶體之第二終端以及該第一電容之第一終端於一第二節點(B)，該驅動電晶體之第二終端被連接至一可控制電壓供應線路；該第二切換電晶體之第二終端被連接至該第一電容之第二終端以及該第二電容之第一終端於一第三節點(C)；一驅動器，用以供驅動該第一及第二選擇線路、該可控制電壓供應線路以及該信號線路以操作該顯示陣列；及一控制器，用以供使用該驅動器於該顯示陣列之每一列上實施一程式化週期及一驅動週期；其中該程式化週期包括一第一操作週期及一第二操作週期；其中於該第一操作週期中，控制該第一節點及該第二節點各自之電壓以便儲存(VT＋VP)或－(VT＋VP)於該第一儲存電容中，其中VT表示該驅動電晶體之一臨界電壓，VP表示一程式化電壓，在一第二操作週期中，放電該第三節點；其中於該驅動週期中，儲存於該儲存電容中的該電壓被施加於該驅動電晶體之閘終端。
  15. 如申請專利範圍第14項所述之顯示系統，其中該發光元件為一有機發光二極體。
  16. 如申請專利範圍第14項所述之顯示系統，其中至少一電晶體為一薄膜電晶體。
  17. 如申請專利範圍第14項所述之顯示系統，其中該第一及第二選擇線路為一共同選擇線路。
  18. 如申請專利範圍第14項所述之顯示系統，其中用於一列的該程式化週期及該驅動週期與用於一鄰接列的該程式化週期與該驅動週期重疊。
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