JP3970110B2 - 電流駆動装置及びその駆動方法並びに電流駆動装置を用いた表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電流駆動装置及びその駆動方法並びに電流駆動装置を用いた表示装置に関し、特に、複数の負荷を、各負荷ごとに指定した電流値又は同一の電流値に設定された電流により駆動する電流駆動装置及びその駆動方法、並びに、該電流駆動装置の構成を有する表示駆動回路を用いて表示素子を所定の表示階調となるように駆動して、表示パネルに所望の画像情報を表示させる表示装置に関する。
【０００２】
【従来の技術】
従来、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や、発光ダイオード（ＬＥＤ）等のような自己発光型の発光素子を、複数配列した表示パネルを備えた発光素子型のディスプレイ（表示装置）が知られている。
【０００３】
このようなディスプレイの中には、近年普及が著しい液晶表示装置（ＬＣＤ）に比較して、表示応答速度が速く、視野角依存性もなく、また、高輝度・高コントラスト化、表示画質の高精細化、低消費電力化等が可能であるとともに、液晶表示装置の場合のように、バックライトを必要としないので一層の薄型軽量化が可能であるという極めて優位な特徴を有しているものもあり、次世代のディスプレイとして盛んに研究開発が行われている。
【０００４】
このようなディスプレイの一例は、概略、行方向に配設された走査ラインと列方向に配設されたデータラインの各交点近傍に発光素子を含む表示画素が配列された表示パネルと、表示データに応じた所定の駆動電流を生成して、データラインを介して各表示画素（発光素子）に供給するデータドライバと、所定のタイミングで走査信号を印加して所定の行の表示画素を選択状態にする走査ドライバと、を備え、各表示画素に供給された上記駆動電流により、各発光素子を表示データに応じた所定の輝度階調で発光動作させることとにより、所望の画像情報が表示パネルに表示される。なお、発光素子型のディスプレイの具体例については、後述する発明の実施の形態において、詳しく説明する。
【０００５】
ここで、上記ディスプレイにおける表示駆動動作においては、複数の表示画素（発光素子）に対して、表示データに応じた個別の電流値を有する駆動電流を生成し、特定の行の表示画素に同時に供給して各発光素子を所定の輝度階調で発光させる動作を、１画面分の各行について順次繰り返す電流指定型の駆動方式や、複数の表示画素（発光素子）に対して、表示データに応じた個別の時間幅（信号幅）を有する一定の電流値の駆動電流を、同一の表示期間内に特定の行の表示画素に供給して各発光素子を所定の輝度階調で発光させる動作を、１画面分順次繰り返すパルス幅変調（ＰＷＭ）型の駆動方式等が知られている。
【０００６】
これらの表示駆動動作においては、各行ごとの複数の表示画素に、表示データに応じた所定の電流値又は一定の電流値を有する駆動電流を一斉に（同時又は同一の表示期間内に）供給する必要があり、また、近年の薄型表示デバイスの高画質化（高精細化）や大画面化に伴う表示パネルの接続端子数の増加に対応するために、上記データドライバとして、データラインに対応した所定数の出力端子を備えたドライバチップ（半導体チップ）を複数備え、各ドライバチップにおいて上記駆動電流を個別に生成して、データラインを介して各発光素子に一斉に供給する回路構成を適用したものも知られている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したような複数のドライバチップを備えたデータドライバを適用したディスプレイにおいては、以下に示すような問題を有していた。
すなわち、従来の複数のドライバチップからなるデータドライバにおいては、ドライバチップごとに駆動電流を個別に生成するための回路を備え、各ドライバチップから各出力端子を介して一斉に各発光素子に駆動電流を供給する構成を有していたため、複数のドライバチップから出力される駆動電流の電流値にバラツキが生じると、各表示画素における発光状態（発光素子の輝度階調）にバラツキを生じ、表示むらが生じるという問題を有している。そこで、各ドライバチップ間及び各出力端子間において、駆動電流のバラツキを極力抑制する必要がある。
【０００８】
ここで、半導体製造技術の分野においては、同一の半導体チップに形成されるトランジスタ素子や抵抗素子、容量素子等の機能要素の素子特性に、必ずバラツキが生じることが知られている。そして、このような素子特性のバラツキは、製造プロセスの最適化等により、ある程度抑制することができるものの、完全になくす（ゼロにする）ことは不可能であるとされており、これが、アナログ集積回路（ＩＣ）の作成を困難にしている主な原因となっている。
【０００９】
また、トランジスタ素子に適用される設計上の最小寸法の微細化に伴って、チャネル内の不純物原子の存在（数）が相対的に顕在化することになり、その数のバラツキによりしきい値や移動度等にバラツキが生じることも報告されている。したがって、上述したようなドライバチップの出力端子間における駆動電流のバラツキ（半導体チップの出力特性のバラツキ）を、製造プロセスの最適化の手法のみにより格段に改善することは、極めて困難であるという問題を有している。
【００１０】
さらに、１個の半導体チップに設置可能な出力端子数には、配線長の増加による信号遅延増加や１チップ内の素子数の増加による製造上の歩留まり低下の問題により、限界があるため、上述したように、必然的に複数のドライバチップによりデータドライバを構成する必要が生じるが、半導体チップが異なると、上記駆動電流のバラツキは一層大きくなり、同一のドライバチップ内における駆動電流のバラツキを抑制しつつ、ドライバチップ間でのバラツキをも抑制することは非常な困難を伴うという問題を有している。
【００１１】
なお、ドライバチップにおける駆動電流のバラツキを補正する技術としては、各ドライバチップの出力端子ごとに電流設定抵抗を付設し、該電流設定抵抗の抵抗値を個別に調整する手法が知られているが、同一のドライバチップに設けられる出力端子数が多くなった場合には、各電流設定抵抗の調整が繁雑になり、調整に多大の時間、コストがかかる上、回路構成上の抵抗設置面積も増大するため、各出力端子間の駆動電流のバラツキを抑制する手法としては適さないという問題を有している。
【００１２】
したがって、同一のドライバチップの出力端子間における駆動電流のバラツキを抑制しつつ、ドライバチップ間でのバラツキをも抑制するためには、各出力端子間及び各ドライバチップ間に、複雑かつ大規模な回路構成を付加しなければならず、ドライバチップを備えるデータドライバ、さらには、ディスプレイの装置規模までも大型化するとともに、製品コストの上昇を招くというという問題を有している。
【００１３】
加えて、上述したように、近年のディスプレイにおいては、表示画質の高精細化に伴って、階調表示の一層の鮮明化が求められているが、現在開発されている発光素子型のディスプレイにおいては、表示データとなるデジタル入力信号から、デジタル−アナログ変換によりアナログ信号成分を有する駆動電流を生成する際に、十分な階調表示を実現することができる程度のアナログ出力信号を生成する技術の確立にまで未だ至っていないという問題も有している。
【００１４】
そこで、本発明は、上述した種々の問題点に鑑み、複数の負荷を、各負荷ごとに指定した電流値又は同一の電流値に設定された電流により駆動する装置構成において、比較的簡易な回路構成により、同一のドライバチップの出力端子間における電流のバラツキを抑制し、且つ、ドライバチップ間でのバラツキをも抑制することができる電流駆動装置及びその駆動方法を提供し、該電流駆動装置をデータドライバに適用することにより表示ムラの抑制された良好な表示特性を有する表示装置を提供することを第１の目的とする。
また、所定のデジタル信号から良好な多階調表示に対応したアナログ信号に変換することができるデジタル−アナログ変換機能を備えた電流駆動装置及びその駆動方法を提供し、表示画質の一層の鮮明化を図ることができる表示装置を提供することを第２の目的とする。
【００１５】
【課題を解決するための手段】
請求項１記載の電流駆動装置は、各々に負荷が接続される出力端子を複数備え、該複数の出力端子の各々に対して、所定の電流値を有する駆動電流を出力することにより、前記複数の負荷を所定の駆動状態で動作させる電流駆動装置において、前記負荷の駆動状態を制御するための所定の電流値を有する電流を生成して出力する唯一の電流発生手段と、前記各出力端子ごとに設けられ、前記電流発生手段から出力される前記電流を、各々異なるタイミングで順次取り込んで保持し、前記負荷を駆動する所定のタイミングで、前記保持した前記電流に基づく前記駆動電流を、前記出力端子を介して一斉に出力する複数の電流記憶手段と、前記電流発生手段と所定の数の電流記憶手段の間に、前記複数の電流記憶手段における所定の数の電流記憶手段ごとに対応して設けられ、前記電流発生手段から出力される前記電流を異なるタイミングで順次取り込んで保持し、前記保持した電流を前記所定の数の電流記憶手段に順次供給する、複数の入力電流記憶手段と、を備えたことを特徴としている。
【００１６】
請求項２記載の電流駆動装置は、請求項１記載の電流駆動装置において、前記電流発生手段から出力される前記電流は、入力信号に基づく電流値を有するように設定されていることを特徴としている。
請求項３記載の電流駆動装置は、請求項１又は２記載の電流駆動装置において、前記各電流記憶手段は、並列に配置された一対の電流記憶部を備え、一方の電流記憶部に前記電流発生手段から出力される前記電流を取り込み保持する動作と、他方の電流記憶部に保持した電流に基づく前記駆動電流を前記各出力端子に出力する動作を、同時に並行して実行するように制御されることを特徴としている。
【００１７】
請求項４記載の電流駆動装置は、請求項１又は２記載の電流駆動装置において、前記各電流記憶手段は、直列に配置された前段及び後段の電流記憶部を備え、前記前段の電流記憶部に前記電流発生手段から出力される前記電流を取り込み保持し、前記保持した電流を次段に転送する動作と、前記後段の電流記憶部に保持された前記前段の電流記憶部から転送された前記電流に基づく前記駆動電流を前記各出力端子に出力する動作を、同時に並行して実行するように制御されることを特徴とする請求項１又は２記載の電流駆動装置。
【００１８】
請求項５記載の電流駆動装置は、請求項１乃至４いずれかに記載の電流駆動装置において、前記電流発生手段は、前記複数の負荷の各々の駆動状態を制御するための所定数のデジタル入力信号に基づいて、第１の電流値を有する制御電流を生成する制御電流生成部と、前記制御電流に対して所定の電流比率となる第２の電流値を有する出力電流を生成して、前記電流記憶手段に出力する出力電流生成部と、を備え、前記第１の電流値は、前記第２の電流値よりも大きく設定されていることを特徴としている。
【００１９】
請求項６記載の電流駆動装置は、請求項１記載の電流駆動装置において、前記駆動電流は、各出力端子に対して所定の同一の電流値を有するように設定されていることを特徴としている。
【００２０】
請求項７記載の電流駆動装置は、請求項１記載の電流駆動装置において、前記入力電流記憶手段は、並列に配置された一対の入力電流記憶部を備え、一方の入力電流記憶部に前記電流発生手段から出力される前記電流を取り込み保持する動作と、他方の入力電流記憶部に保持した電流を前記複数の電流記憶手段に供給する動作を、同時に並行して実行するように制御されることを特徴としている。
請求項８記載の電流駆動装置は、請求項１記載の電流駆動装置において、前記電流駆動装置は、更に、前記複数の出力端子に接続され、前記出力端子から前記負荷に供給される前記駆動電流のパルス幅を設定するパルス幅設定手段を備え、前記パルス幅設定手段は、入力信号に応じて前記出力端子毎に前記パルス幅を設定することを特徴としている。
請求項９記載の電流駆動装置は、請求項１乃至８のいずれかに記載の電流駆動装置において、少なくとも、前記複数の電流記憶手段及び前記出力端子は、少なくとも一つの半導体チップに形成されていることを特徴としている。
【００２１】
請求項１０記載の電流駆動装置は、請求項９記載の電流駆動装置において、前記電流発生手段は、前記半導体チップとは別個の半導体チップに形成されていることを特徴としている。
請求項１１記載の電流駆動装置は、請求項９記載の電流駆動装置において、前記電流発生手段は、前記半導体チップに形成されていることを特徴としている。
請求項１２記載の電流駆動装置は、請求項９記載の電流駆動装置において、前記半導体チップにおいて、少なくとも前記電流記憶手段は、前記電流をソース−ドレイン間に流下し、該電流に基づくソース−ゲート間電圧をソース−ゲート間の寄生容量に保持する電界効果型トランジスタを有して構成され、前記電界効果型トランジスタの移動度は、少なくとも２００ｃｍ^２／Ｖｓの値を有することを特徴としている。
【００２２】
請求項１３記載の電流駆動装置は、各々に負荷が接続される出力端子を複数備え、該複数の出力端子の各々に対して、所定の電流値を有する駆動電流を出力することにより、前記複数の負荷を所定の駆動状態で動作させる電流駆動装置において、相互に並列に配置され、かつ、各々異なる重み付けを有するように電流値が設定された基準電流を生成して出力する複数の基準電流発生部を備える唯一の基準電流発生手段と、前記基準電流発生手段における前記複数の基準電流発生部から出力される前記基準電流を個別に取り込んで保持する複数の基準電流記憶部を備える基準電流記憶手段と、前記複数の基準電流記憶部のうち、任意の前記基準電流記憶部を選択して所定の電流値を有する電流を生成する電流生成手段と、前記電流生成手段により生成される前記電流を各々異なるタイミングで順次取り込んで保持し、前記負荷を駆動する所定のタイミングで前記保持した前記電流に基づく前記駆動電流を、前記各出力端子に一斉に出力する複数の電流記憶手段と、を具備し、前記基準電流記憶手段は、並列に配置され、夫々前記複数の基準電流記憶部を備える一対の基準電流記憶回路部を備え、一方の基準電流記憶回路部に前記複数の基準電流発生部から出力される前記基準電流を取り込み保持する動作と、他方の基準電流記憶回路部に保持した基準電流に基づいて、前記電流生成手段により前記電流を生成する動作を、同時に並行して実行するように制御されることを特徴としている。
【００２３】
請求項１４記載の電流駆動装置は、請求項１３記載の電流駆動装置において、前記電流生成手段は、所定数のデジタル入力信号に基づいて、前記基準電流記憶手段における前記複数の基準電流記憶部のうち、任意の基準電流記憶部を選択し、該選択された前記基準電流記憶部に保持された前記基準電流を合成して前記電流を生成することを特徴としている。
【００２４】
請求項１５記載の電流駆動装置は、請求項１３又は１４に記載の電流駆動装置において、少なくとも、前記基準電流記憶手段、前記電流生成手段、前記複数の電流記憶手段及び前記出力端子は、少なくとも一つの半導体チップに形成されていることを特徴としている。
請求項１６記載の電流駆動装置は、請求項１５記載の電流駆動装置において、前記基準電流発生手段は、前記半導体チップとは別個の半導体チップに形成されていることを特徴としている。
【００２５】
請求項１７記載の電流駆動装置は、請求項１５記載の電流駆動装置において、前記基準電流発生手段は、前記半導体チップに形成されていることを特徴としている。
請求項１８記載の電流駆動装置は、請求項１５記載の電流駆動装置において、前記半導体チップにおいて、少なくとも前記電流記憶手段は、前記電流をソース−ドレイン間に流下し、該電流に基づくソース−ゲート間電圧をソース−ゲート間の寄生容量に保持する電界効果型トランジスタを有して構成され、前記電界効果型トランジスタの移動度は、少なくとも２００ｃｍ^２／Ｖｓの値を有することを特徴としている。
【００２６】
請求項１９記載の電流駆動装置の駆動方法は、各々に負荷が接続される出力端子を複数備え、該複数の出力端子の各々に対して、所定の電流値を有する駆動電流を出力することにより、前記複数の負荷を所定の駆動状態で動作させる電流駆動装置の駆動方法において、唯一の電流発生手段により、前記負荷の駆動状態を制御するための所定の電流値を有する電流を生成して供給し、前記各出力端子ごとに個別に設けられた複数の電流記憶手段に、前記電流を各々異なるタイミングで順次取り込んで保持し、前記負荷を駆動する所定のタイミングで、前記各電流記憶手段に保持した前記電流に基づく前記駆動電流を、前記各出力端子に一斉に出力し、前記複数の電流記憶手段に電流を取り込んで保持する動作は、前記電流発生手段から出力される前記電流を前記複数の電流記憶手段に保持する動作に先立って、前記電流を、前記複数の電流記憶手段における所定の数の電流記憶手段ごとに対応して設けられた複数の入力電流記憶手段に取り込んで保持し、該各入力電流記憶手段に保持した前記電流を前記所定の数の電流記憶手段に順次供給する動作を含むことを特徴としている。
【００２７】
請求項２０記載の電流駆動装置の駆動方法は、請求項１９記載の電流駆動装置の駆動方法において、前記各電流記憶手段は、並列に配置された一対の電流記憶部を備え、一方の電流記憶部に前記電流発生手段から出力される前記電流を取り込み保持する動作と、他方の電流記憶部に保持した電流に基づく前記駆動電流を前記各出力端子に出力する動作を、同時並行的に実行することを特徴としている。
請求項２１記載の電流駆動装置の駆動方法は、請求項１９記載の電流駆動装置の駆動方法において、前記各電流記憶手段は、直列に配置された前段及び後段の電流記憶部を備え、前記前段の電流記憶部に、前記電流発生手段から出力される前記電流を取り込み保持し、前記保持した電流を次段に転送する動作と、前記後段の電流記憶部に保持された前記前段の電流記憶部から転送された電流に基づく前記駆動電流を前記各出力端子に出力する動作を、同時並行的に実行することを特徴としている。
【００２９】
請求項２２記載の電流駆動装置の駆動方法は、各々に負荷が接続される出力端子を複数備え、該複数の出力端子の各々に対して、所定の電流値を有する駆動電流を出力することにより、前記複数の負荷を所定の駆動状態で動作させる電流駆動装置の駆動方法において、複数の基準電流発生部を備える唯一の基準電流発生手段により、各々異なる重み付けを有するように電流値が設定された基準電流を生成して供給し、基準電流記憶手段を構成する複数の基準電流記憶部に、前記基準電流を個別に取り込んで保持し、所定数のデジタル入力信号に基づいて、前記複数の基準電流記憶部のうち、任意の基準電流記憶部を選択し、該選択された前記基準電流記憶部に保持された前記基準電流を合成して所定の電流値を有する電流を生成し、前記各出力端子ごとに個別に設けられた複数の電流記憶手段に、前記生成された電流を各々異なるタイミングで順次取り込んで保持し、前記負荷を駆動する所定のタイミングで、前記各電流記憶手段に保持した前記電流に基づく前記駆動電流を、前記各出力端子に一斉に出力し、前記基準電流記憶手段は、並列に配置され、夫々前記複数の基準電流記憶部を備える一対の基準電流記憶回路部を備え、一方の基準電流記憶回路部に前記基準電流発生手段から出力される前記基準電流を取り込み保持する動作と、他方の基準電流記憶回路部に前記保持した基準電流に基づいて、前記所定の電流値を有する電流を生成して、前記複数の電流記憶手段に出力する動作を、同時並行的に実行することを特徴としている。
【００３１】
請求項２３記載の表示装置は、表示パネルの行方向に配設された走査線及び列方向に配設された信号線の交点近傍に配置された複数の表示画素に対して、表示信号に応じた所定の電流値を有する駆動電流を供給することにより、前記表示画素を所定の表示階調となるように駆動して、前記表示パネルに所望の画像情報を表示する表示装置において、少なくとも、前記表示素子の表示状態を制御するための所定の電流値を有する電流を生成して出力する唯一の電流発生手段と、複数の出力端子の各々に対応して設けられた複数の電流記憶手段と、を備えた電流駆動装置を有する信号駆動回路と、前記走査線の各々に、所定のタイミングで任意の前記走査線に接続された前記表示画素を選択して、該表示画素へ前記信号駆動回路から前記信号線を介して出力される前記駆動電流を供給して、前記表示素子を駆動するための走査信号を印加する走査駆動回路と、を備え、前記信号駆動回路は、少なくとも、所定数の前記電流記憶手段及び前記出力端子を備えた複数の半導体チップにより構成され、前記複数の半導体チップは、第１の数の上位の前記半導体チップの出力端子が第２の数の下位の前記半導体チップの入力端子に順次接続されるように階層化され、前記上位の半導体チップの各々において、前記唯一の電流発生手段から出力される前記電流を、各々異なるタイミングで前記各電流記憶手段に順次取り込んで保持し、前記下位の半導体チップの各々に供給し、前記下位の半導体チップの各々において、前記上位の半導体チップの各々から供給される電流を、所定のタイミングで前記各電流記憶手段に順次に取り込んで保持し、前記表示素子を駆動する所定のタイミングで、前記保持した前記電流に基づく前記駆動電流を、前記出力端子を介して一斉に前記信号線の各々に供給することを特徴としている。
【００３２】
請求項２４記載の表示装置は、表示パネルの行方向に配設された走査線及び列方向に配設された信号線の交点近傍に配置された複数の表示画素に対して、表示信号に応じた所定の電流値を有する駆動電流を供給することにより、前記表示画素を所定の表示階調となるように駆動して、前記表示パネルに所望の画像情報を表示する表示装置において、少なくとも、相互に並列に配置され、かつ、各々異なる重み付けを有するように電流値が設定された基準電流を生成して出力する複数の基準電流発生部からなる唯一の基準電流発生手段と、前記複数の基準電流発生部から出力される前記基準電流を個別に取り込んで保持する複数の基準電流記憶部からなる基準電流記憶手段と、前記複数の表示素子の各々に接続される出力端子ごとに設けられた複数の電流記憶手段と、からなる電流駆動装置を有する信号駆動回路と、前記走査線の各々に、所定のタイミングで任意の前記走査線に接続された前記表示画素を選択して、該表示画素へ前記信号駆動回路から前記信号線を介して出力される前記駆動電流を供給して、前記表示素子を駆動するための走査信号を印加する走査駆動回路と、を備え、前記信号駆動回路は、少なくとも、所定数の前記電流記憶手段及び前記出力端子を備えた複数の半導体チップにより構成され、前記複数の半導体チップは、第１の数の上位の前記半導体チップの出力端子が第２の数の下位の前記半導体チップの入力端子に順次接続されるように階層化され、前記上位の半導体チップの各々において、前記唯一の基準電流発生手段の前記複数の基準電流発生部から出力される前記基準電流を前記複数の基準電流記憶手段の各々に取り込んで保持し、前記下位の半導体チップの各々に供給し、前記下位の半導体チップの各々において、前記上位の半導体チップの各々から供給される電流を、所定のタイミングで前記複数の基準電流記憶手段の各々に順次に取り込んで保持し、所定数のデジタル入力信号に基づいて、前記複数の基準電流記憶部に個別に保持された前記基準電流から、前記複数の負荷の各々の駆動状態を制御するための所定の電流値を有する電流を生成して出力し、前記複数の電流記憶手段に出力し、各々異なるタイミングで前記複数の電流記憶手段に順次取り込んで保持し、前記表示素子を駆動する所定のタイミングで、前記複数の電流記憶手段に保持した前記電流に基づく前記駆動電流を、前記出力端子を介して一斉に前記信号線の各々に供給することを特徴としている。
【００３３】
すなわち、第１の発明に係る電流駆動装置及びその駆動方法は、複数配列された表示素子等の負荷の各々に対して、指定した所定の電流値又は同一の電流値を有する駆動電流を供給することにより、各負荷を所定の輝度階調等の駆動状態で動作させる電流駆動装置において、唯一の電流発生手段（電流発生回路）により、上記負荷の駆動状態を制御するための所定の電流値を有する電流を生成して、負荷の各々に接続される出力端子ごとに個別に設けられた複数の電流記憶手段（電流記憶回路）に、順次取り込んで保持し、負荷を駆動する所定のタイミングで保持された電流を駆動電流として、もしくは、保持された電流に基づいて生成される駆動電流を、出力端子を介して複数の負荷に一斉に供給するように構成され、更に、電流発生手段と所定の数の電流記憶手段の間に、複数の電流記憶手段における所定の数の電流記憶手段ごとに対応して設けられた複数の入力電流記憶手段を有して、各入力電流記憶手段に電流発生手段から出力される電流を順次取り込んで保持し、保持した電流を所定の数の電流記憶手段に順次供給する構成を備えている。
【００３４】
これにより、唯一の電流発生手段により生成、出力された電流が、例えば、複数の半導体チップに個別に形成された複数の電流記憶手段に共通に供給されて、所定のタイミングで取り込まれるので、各半導体チップの電流記憶手段には、単一の電流源（電流発生手段）から供給される均一な電流特性を有する電流が保持される。したがって、比較的簡易な装置構成により、各半導体チップ間、及び、同一の半導体チップに設けられる出力端子間における駆動電流のバラツキ（出力特性のバラツキ）を小さく抑制することができる。
【００３５】
ここで、上記各電流記憶手段は、並列に配置された一対の電流記憶部を備え、一方の電流記憶部に電流発生手段から出力される電流を取り込み保持する動作と、他方の電流記憶部に保持された電流を各出力端子に出力する動作を、同時並行的に実行するように制御するものであってもよいし、各電流記憶手段として、直列に配置された前段及び後段の電流記憶部を備え、前段の電流記憶部に電流を取り込み保持する動作と、後段の電流記憶部に転送された電流を各出力端子に出力する動作を、同時並行的に実行するように制御するものであってもよい。
【００３６】
このような構成によれば、例えば、二つの電流記憶部のうち、一方の電流記憶部に電流を取り込み、保持する動作期間中に、他方の電流記憶部から各出力端子に対して駆動電流を出力することができるので、各電流記憶部への電流の取り込み、保持動作サイクルと、及び、出力端子への駆動電流の出力動作サイクルをオーバーラップさせて、負荷への駆動電流の供給時間を長くすることができて、駆動状態を細かく制御することができる。
【００３７】
また、上記電流駆動装置は、例えば、半導体チップごとに設けられた複数の電流記憶手段の前段に唯一の入力電流記憶手段を備え、該入力記憶手段により、電流発生手段から出力される電流を入力電流記憶手段に取り込んで保持し、任意のタイミングで後段の複数の電流記憶手段に供給する構成を備えて、電流発生手段から出力される電流を、半導体チップごとに設けられた入力記憶手段に取り込み、保持した後、各半導体チップの各電流記憶回路に電流を取り込む動作を同時並行的に行うことができるため、全ての電流記憶回路に電流を取り込むために要する時間を大幅に短縮することができて、負荷への駆動電流の供給時間を長くすることができて、駆動状態を細かく制御することができる。
【００３８】
したがって、第１の発明に係る電流駆動装置を表示装置の信号駆動回路（データドライバ）に適用することにより、各ドライバチップ（半導体チップ）間、及び、同一のドライバチップに設けられる出力端子間における駆動電流のバラツキを抑制して、表示ムラの発生を抑制することができるとともに、各表示画素への書き込みサイクルを短縮して、表示画質の向上を図ることができる。
また、表示パネルの高精細化や大型化に伴って、表示パネルの接続端子数が増加し、ドライバチップ数が増加した場合であっても、単一の電流発生手段により全てのドライバチップの電流記憶手段に対して電流特性が均一な所定の電流値を有する電流を保持させることができるので、各ドライバチップ内の回路構成を簡素化して、装置規模の省スペース化や製品コストの削減を図ることができる。
【００３９】
また、第２の発明に係る電流駆動装置及びその駆動方法は、複数配列された表示素子等の負荷の各々に対して、指定した所定の電流値を有する駆動電流を供給することにより、各負荷を所定の輝度階調等の駆動状態で動作させる電流駆動装置において、複数の基準電流発生部からなる唯一の基準電流発生手段により、各々異なる重み付けを有するように電流値が設定された基準電流を生成して、各基準電流に対応して設けられた複数の基準電流記憶部を備える基準電流記憶手段に、個別に取り込んで保持し、電流生成手段により所定数のデジタル入力信号に基づいて任意の基準電流記憶部を選択することにより、保持された基準電流を合成して所定の電流を生成し、該電流を順次取り込んで保持し、負荷を駆動する所定のタイミングで保持された電流を駆動電流として、もしくは、保持された電流に基づいて生成される駆動電流を、出力端子を介して複数の負荷に一斉に供給するように構成され、また、基準電流記憶手段が、更に、並列に配置され、夫々が複数の基準電流記憶部を備える一対の基準電流記憶回路部を備え、一方の基準電流記憶回路部に基準電流を取り込み保持する動作と、他方の基準電流記憶回路部に保持した基準電流に基づいて電流生成手段により電流を生成する動作を、同時に並行して実行するように構成される。
【００４０】
これにより、唯一の電流発生手段により生成、出力された基準電流が、例えば、複数の半導体チップに個別に形成された基準電流記憶手段に共通に供給、保持され、任意の基準電流記憶部を選択して基準電流を合成することにより、デジタル入力信号に対応したアナログ信号からなる駆動電流が生成されて、複数の負荷に同時に供給される。したがって、比較的簡易な装置構成により、各半導体チップ間、及び、同一の半導体チップに設けられる出力端子間における駆動電流のバラツキを抑制することができるとともに、各負荷を入力信号に良好に対応した駆動状態で動作させることができる。
【００４１】
したがって、第２の発明に係る電流駆動装置を表示装置の信号駆動回路（データドライバ）に適用することにより、各ドライバチップ（半導体チップ）間、及び、同一の半導体チップに設けられる出力端子間における駆動電流のバラツキを抑制して、表示ムラの発生を抑制することができるとともに、所定のデジタル入力信号（表示データ）から良好な多階調表示に対応したアナログ信号（駆動電流）を生成することができるので、階調表示を一層鮮明化することができる表示装置を実現することができる。
【００４２】
また、表示パネルの高精細化や大型化に伴って、表示パネルの接続端子数が増加し、ドライバチップ数が増加した場合であっても、単一の基準電流発生手段により全てのドライバチップの基準電流記憶手段に対して所定の重み付けを有する電流値が設定された均一な基準電流を保持させることができるので、各ドライバチップ内の回路構成を簡素化して、装置規模の省スペース化や製品コストの削減を図ることができる。
【００４３】
【発明の実施の形態】
以下、本発明に係る電流駆動装置及びその駆動方法並びに該電流駆動装置を適用した表示装置について、実施の形態を示して詳しく説明する。
まず、本発明に係る電流駆動装置及びその駆動方法について、図面を参照して説明する。
＜電流駆動装置の第１の実施形態＞
図１は、本発明に係る電流駆動装置の第１の実施形態を示す概略構成図である。
第１の実施形態に係る電流駆動装置は、単一の電流発生回路から供給される所定の電流値を有する電流を各出力端子（すなわち、負荷）ごとに設けられた電流記憶回路に順次保持した後、一括して各出力端子を介して負荷に出カする構成を有している。
【００４４】
本実施形態に係る電流駆動装置は、具体的には、図１に示すように、複数の出力端子Ｔoutに接続される各負荷ＬＤの駆動状態を制御するための所定の電流値を有する電流Ｉｃを生成して出力する単一の電流発生回路（電流発生手段）１０Ａと、該電流発生回路１０Ａから供給される電流Ｉｃを、後述する電流記憶回路３０Ａの各々へ供給する際のタイミングを設定するシフトレジスタ２０Ａと、出力端子Ｔoutごとに設けられ、電流発生回路１０Ａから供給される電流Ｉｃを、シフトレジスタ２０Ａに基づく所定のタイミングで順次取り込んで保持（記憶）する複数の電流記憶回路３０Ａと、シフトレジスタ２０Ａから所定のタイミングで出力されるスイッチ切換信号（シフト出力）ＳＲにより設定されるタイミングに基づいて、電流発生回路１０Ａから各電流記憶回路３０Ａへの電流Ｉｃの供給状態を制御する複数のスイッチ手段４０Ａと、を備えて構成されている。
【００４５】
以下、上記各構成について、具体的に説明する。
（電流発生回路）
図２は、本実施形態に適用可能な電流発生回路の一具体例を示す回路構成図である。
電流発生回路１０Ａは、概略、複数の負荷の各々を所定の駆動状態で駆動させるために必要な電流値を有する個別の電流Ｉｃを生成して、上記複数の負荷の各々に対応して設けられた個別の電流記憶回路３０Ａに出力するように構成されている。ここで、電流発生回路１０Ａとしては、例えば、図２に示すように、前段の制御電流生成部１１と、後段のカレントミラー回路部１２からなる回路構成を適用することができる。
【００４６】
なお、電流発生回路１０Ａにより生成される電流Ｉｃは、各負荷の駆動状態に応じた、各々異なる電流値を有するものであってもよいし、全ての負荷に対して同一の電流値を有するものであってもよい。詳しくは後述する。
また、本実施形態で示す電流発生回路は、本発明に係る電流駆動装置に適用可能な一例を示すものにすぎず、この回路構成に限定されるものではない。また、本実施形態においては、電流発生回路として、制御電流生成部とカレントミラー回路部を備えた構成を示すが、これに限定されるものではなく、例えば、制御電流生成部のみからなる回路構成を有しているものであってもよい。
【００４７】
制御電流生成部１１は、例えば、図２に示すように、一端側が高電位電源Ｖddに接続された抵抗Ｒ１１と、該抵抗Ｒ１１の他端側にエミッタが接続され、後段のカレントミラー回路部１２（又は、制御電流生成部１１の出力接点Ｎ１１）にコレクタが接続されたｐｎｐ型パイポーラトランジスタ（以下、「ｐｎｐトランジスタ」と略記する）Ｑ１１と、該ｐｎｐトランジスタＱ１１のベースにソースが接続され、セット信号ＳＥＴが入力されるセット端子Ｔsetにドレインが接続され、デジタル入力信号ＩＮ１が入力される入力端子Ｔinにゲートが接続されたＰチャネル電界効果型トランジスタ（以下、「ＰＭＯＳトランジスタ」と略記する）Ｍ１１と、を備えた回路構成を単位回路ＣＴ１として、該単位回路ＣＴ１がデジタル入力信号のビット数分（本実施形態においては、６ビットのデジタル入力信号ＩＮ１〜ＩＮ６に対応する単位回路ＣＴ１〜ＣＴ６を有する場合について示す）並列に接続される。すなわち、各単位回路ＣＴ１〜ＣＴ６のｐｎｐトランジスタＱ１１〜Ｑ１６のエミッタが出力接点Ｎ１１に共通に接続され、また、各ｐｎｐトランジスタＱ１１〜Ｑ１６のベースにソースが接続され、セット端子Ｔsetにドレインが接続され、デジタル入力信号ＩＮ１〜ＩＮ６が入力される入力端子Ｔinにゲートが接続されたＰＭＯＳトランジスタＭ１１〜Ｍ１６を有している。
【００４８】
ここで、入力信号ＩＮ１〜ＩＮ６は、負荷の駆動状態を制御するための複数ビットからなるデジタル信号（電圧成分）であり、また、セット信号ＳＥＴは、図示を省略した制御部から、上記負荷の駆動サイクル等に応じたタイミングで供給される信号電圧である。このような制御電流生成部１１において、セット信号ＳＥＴを所定の電圧レベルに設定するとともに、各ビットの入力信号ＩＮ１〜ＩＮ６をハイレベル又はローレベルに設定することにより、入力信号ＩＮ１〜ＩＮ６に応じた電流値（第１の電流値）を有する制御電流を生成して、出力接点Ｎ１１を介して後段のカレントミラー回路部１２に出力する。
【００４９】
また、カレントミラー回路部（出力電流生成部）１２は、例えば、図２に示すように、上記制御電流生成部１１の出力接点Ｎ１１にコレクタ及びベースが接続されたｎｐｎ型パイポーラトランジスタ（以下、「ｎｐｎトランジスタ」と略記する）Ｑ２１と、該ｎｐｎトランジスタＱ２１のエミッタ及び低電位電源Ｖss間に接続された抵抗Ｒ２１と、所定の電流成分を有する出力電流（電流Ｉｃ）が出力される出力端子Ｔcsにコレクタが接続され、上記制御電流生成部１１の出力接点Ｎ１１にベースが接続されたｎｐｎトランジスタＱ２２と、該ｎｐｎトランジスタＱ２２のエミッタ及び低電位電源Ｖss間に接続された抵抗Ｒ２２と、を備えた構成を有している。
【００５０】
ここで、出力電流（電流Ｉｃ）は、上記制御電流生成部１１により生成され、出力接点Ｎ１１を介して入力された制御電流の電流値（第１の電流値）に対して、カレントミラー回路構成により規定される所定の電流比率に応じた電流値（第２の電流値）を有している。本実施形態においては、電流記憶回路３０Ａに対して負極性の出力電流を供給することにより（すなわち、電流Ｉｃの電流流下方向を出力端子Ｔcs側から低電位電源Ｖss方向に設定することにより）、電流成分が電流記憶回路３０Ａ側から電流発生回路１０Ａ方向に引き込まれるように流下する。
【００５１】
また、本実施形態に示した電流発生回路１０Ａにおいては、制御電流生成部１１により生成される制御電流の電流値（第１の電流値）を、カレントミラー回路部１２により生成される出力電流の電流値（第２の電流値）よりも大きく設定し、カレントミラー回路部１２により制御電流の電流値を所定の比率で低減して出力電流の電流値を規定するようにすることにより（すなわち、制御信号生成部１１内部で取り扱う電流値を、電流Ｉｃの電流値よりも大きく設定することにより）、電流発生回路１０Ａ（制御信号生成部１１）における入力信号ＩＮ１〜ＩＮ６から電流Ｉｃへの変換、生成に係る処理速度を向上させることができる。
【００５２】
さらに、図２に示した回路構成において、カレントミラー回路部１２を構成するｎｐｎトランジスタＱ２１、Ｑ２２のエミッタに接続され、カレントミラー回路構成における電流比率を規定する抵抗Ｒ２１、Ｒ２２に替えて（抵抗Ｒ２１、Ｒ２２をなくして）、ｎｐｎトランジスタＱ２１、Ｑ２２の面積比のみで上記電流比率を規定する回路構成を適用することにより、抵抗Ｒ２１、Ｒ２２に起因する回路内部における電流成分のバラツキの発生を抑制して出力電流（電流Ｉｃ）への影響を大幅に抑制することができる。
【００５３】
（シフトレジスタ／スイッチ手段）
シフトレジスタ２０Ａは、図示を省略した制御部から供給される制御信号（シフトスタート信号及びシフトクロック信号等）に基づいて、順次一方向にシフトしつつ生成されたシフト出力を、各負荷に対応して設けられたスイッチ手段４０Ａの各々にスイッチ切換信号（スイッチオン信号）ＳＲとして順次印加する。各スイッチ手段４０Ａは、該シフトレジスタ２０Ａから順次出力されるスイッチ切換信号ＳＲに基づいて、各々異なるタイミングでオン動作し、上記電流発生回路１０Ａからの電流Ｉｃ（出力電流）を、各負荷ごとに設けられた電流記憶回路３０Ａに供給する書込状態に設定して、電流Ｉｃが各電流記憶回路３０Ａに取り込まれ、保持されるように制御する。ここで、スイッチ手段４０Ａとしては、例えば、電界効果型トランジスタを適用することができ、この場合、後述する電流記憶回路３０Ａに適用される回路素子と同一の製造プロセスを用いて、同一の基板上に形成することができる。詳しくは、図３において説明する。
【００５４】
（電流記憶回路）
図３は、本実施形態に適用可能な電流記憶回路及びスイッチ手段からなる構成の一具体例を示す回路構成図であり、図４は、本実施形態に適用可能な電流記憶回路における基本動作を示す概念図である。
電流記憶回路３０Ａは、概略、電流発生回路１０Ａから出力される電流Ｉｃを、上記シフトレジスタ２０Ａに基づく所定のタイミングで順次取り込み保持し、該保持された電流成分、もしくは、該電流成分に基づく負荷駆動電流（駆動電流）を、出力端子Ｔoutを介して各負荷に一斉に（単一のタイミングで）出力するように構成されている。ここで、電流記憶回路３０Ａとしては、例えば、図３に示すように、前段の電流成分保持部３１（スイッチ手段４０Ａを含む）と、後段のカレントミラー回路部３２からなる回路構成を適用することができる。
【００５５】
なお、本実施形態で示す電流記憶回路は、本発明に係る電流駆動装置に適用可能な一例を示すものにすぎず、この回路構成に限定されるものではない。また、本実施形態においては、電流記憶回路として、電流成分保持部とカレントミラー回路部を備えた構成を示すが、これに限定されるものではなく、例えば、電流成分保持部のみからなる回路構成を有しているものであってもよい。
【００５６】
電流成分保持部３１は、例えば、図３に示すように、接点Ｎ３１及び上記電流発生回路１０Ａの出力端子Ｔcs間にソース及びドレインが接続され、シフトレジスタのシフト出力端子Ｔsrにゲートが接続されたＰＭＯＳトランジスタＭ３１と、高電位電源Ｖdd及び接点Ｎ３２間にソース及びドレインが接続され、接点Ｎ３１にゲートが接続されたＰＭＯＳトランジスタＭ３２と、接点Ｎ３２及び電流発生回路１０Ａの出力端子Ｔcs間にソース及びドレインが接続され、シフトレジスタ２０Ａのシフト出力端子Ｔsrにゲートが接続されたＰＭＯＳトランジスタＭ３３と、高電位電源Ｖdd及び接点Ｎ３１間に接続された蓄積容量Ｃ３１と、接点Ｎ３２及び後段のカレントミラー回路部３２への出力接点Ｎ３３間にソース及びドレインが接続され、図示を省略した制御部から供給され、後段のカレントミラー回路部３２への制御電流の出力状態を制御する出力イネーブル信号ＥＮが入力される出力制御端子Ｔenにゲートが接続されたＰＭＯＳトランジスタＭ３４と、を備えた構成を有している。ここで、シフトレジスタ２０Ａからのスイッチ切換信号（シフト出力）ＳＲに基づいて、オン／オフ動作するＰＭＯＳトランジスタＭ３１、Ｍ３３は、上述したスイッチ手段４０Ａを構成する。また、高電位電源Ｖdd及び接点Ｎ３１間に設けられる蓄積容量Ｃ３１は、ＰＭＯＳトランジスタＭ３２のゲート−ソース間に形成される寄生容量であってもよい。
【００５７】
また、カレントミラー回路部３２は、例えば、図３に示すように、各々、上記電流成分保持部３１の出力接点Ｎ３３にコレクタ及びベースが接続され、接点Ｎ３４にエミッタが接続されたｎｐｎトランジスタＱ３１、Ｑ３２と、接点Ｎ３４及び低電位電源Ｖss間に接続された抵抗Ｒ３１と、出力電流（負荷駆動電流Ｉdv）が出力される出力端子Ｔoutにコレクタが接続され、上記電流成分保持部３１の出力接点Ｎ３３がベースに接続されたｎｐｎトランジスタＱ３３と、該ｎｐｎトランジスタＱ３３のエミッタ及び低電位電源Ｖss間に接続された抵抗Ｒ３２と、を備えた構成を有している。
【００５８】
ここで、出力電流（負荷駆動電流Ｉdv）は、上記電流成分保持部３１から出力され、出力接点Ｎ３３を介して入力された制御電流の電流値に対して、カレントミラー回路構成により規定される所定の電流比率に応じた電流値を有している。本実施形態においては、出力端子Ｔout（負荷ＬＤ）に対して負極性の出力電流を供給することにより（すなわち、負荷駆動電流Ｉdvの電流流下方向を出力端子Ｔout側から低電位電源Ｖss方向に設定することにより）、電流成分が負荷ＬＤ側から電流記憶回路３０Ａ方向に引き込まれるように流下する。
【００５９】
また、本実施形態に示した電流記憶回路３０Ａにおいては、電流成分保持部３１から出力される制御電流の電流値を、カレントミラー回路部３２により生成される出力電流の電流値よりも大きく設定し、カレントミラー回路部３２により制御電流の電流値を所定の比率で低減して出力電流の電流値を規定するようにすることにより（すなわち、電流成分保持部３１内部で取り扱う電流値を、負荷駆動電流Ｉdvの電流値よりも大きく設定することにより）、電流記憶回路３０Ａ（電流成分保持部３１）における電流Ｉｃの取り込み保持（記憶）、出力に係る処理速度を向上させることができる。
【００６０】
さらに、図３に示した回路構成において、カレントミラー回路部３２を構成するｎｐｎトランジスタＱ３１〜Ｑ３３のエミッタに接続され、カレントミラー回路構成における電流比率を規定する抵抗Ｒ３１、Ｒ３２に替えて（抵抗Ｒ３１、Ｒ３２をなくして）、ｎｐｎトランジスタＱ３１〜Ｑ３３の面積比のみで上記電流比率を規定する回路構成を適用することにより、抵抗Ｒ３１、Ｒ３２に起因する回路内部における電流成分のバラツキの発生を抑制して出力電流（負荷駆動電流Ｉdv）への影響を大幅に抑制することができる。
【００６１】
このような構成を有する電流記憶回路（スイッチ手段を含む）における基本動作は、負荷の駆動サイクルに対して、相互に時間的な重なりが生じない所定のタイミングで電流記憶動作及び電流出力動作が実行される。
（電流記憶動作）
電流記憶動作においては、まず、制御部から出力制御端子Ｔenを介して、ハイレベルの出力イネーブル信号ＥＮを印加することにより、出力制御手段としてのＰＭＯＳトランジスタＭ３４がオフ動作する。この状態で、電流発生回路１０Ａから負荷の駆動状態を制御するための入力信号ＩＮ１〜ＩＮ６に応じた、負極性の電流成分を有する電流Ｉｃを入力端子Ｔcs（電流発生回路１０Ａの出力端子Ｔcs）を介して供給するとともに、シフトレジスタ２０Ａからシフト出力端子Ｔsrを介して、所定のタイミングでローレベルのスイッチ切換信号ＳＲを印加することにより、入力制御手段（スイッチ手段４０Ａ）としてのＰＭＯＳトランジスタＭ３１、Ｍ３３がオン動作する。
【００６２】
これにより、接点Ｎ３１（すなわち、ＰＭＯＳトランジスタＭ３２のゲート端子及び蓄積容量Ｃ３１の一端）に負極性を有する電流Ｉｃに応じたローレベルの電圧レベルが印加されて、高電位電源Ｖdd及び接点Ｎ３１間（ＰＭＯＳトランジスタＭ３２のゲート−ソース間）に電位差が生じることにより、ＰＭＯＳトランジスタＭ３２がオン動作し、図４（ａ）に示すように、高電位電源からＰＭＯＳトランジスタＭ３２、Ｍ３３を介して入力端子Ｔcs方向に、電流Ｉｃと同等の書込電流Ｉｗが引き込まれるように流下する。
【００６３】
このとき、蓄積容量Ｃ３１には、高電位電源Ｖdd及び接点Ｎ３１間（ＰＭＯＳトランジスタＭ３２のゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される。ここで、蓄積容量Ｃ３１に蓄積された電荷（電圧成分）は、電流記憶動作の終了により、シフトレジスタ２０Ａからシフト出力端子Ｔsrを介して、ハイレベルのスイッチ切換信号ＳＲが印加され、ＰＭＯＳトランジスタＭ３１、Ｍ３３がオフ動作して、上記書込電流Ｉｗの引き込みが停止された後においても保持される。
【００６４】
（電流出力動作）
次いで、電流記憶動作終了後の負荷の駆動動作においては、制御部から出力制御端子Ｔenを介して、ローレベルの出力イネーブル信号ＥＮを印加することにより、ＰＭＯＳトランジスタＭ３４がオン動作する。このとき、蓄積容量Ｃ３１に保持された電圧成分により、ＰＭＯＳトランジスタＭ３２のゲート−ソース間に電流記憶動作時と同等の電位差が生じているので、図４（ｂ）に示すように、高電位電源からＰＭＯＳトランジスタＭ３２、Ｍ３４を介して出力接点Ｎ３３（カレントミラー回路部３２）方向に、上記書込電流Ｉｗ（＝電流Ｉｃ）と同等の電流値を有する駆動制御電流Ｉacが流下する。
【００６５】
これにより、カレントミラー回路部３２に流下した駆動制御電流Ｉacは、カレントミラー回路構成により規定される所定の電流比率に応じた電流値を有する負荷駆動電流Ｉdvに変換されて、各出力端子Ｔoutを介して負荷ＬＤに供給される。ここで、電流記憶回路３０Ａから負荷ＬＤへ供給される負荷駆動電流Ｉdvは、電流出力動作の終了により、制御部から出力制御端子Ｔenを介して、ハイレベルの出力イネーブル信号ＥＮが印加され、ＰＭＯＳトランジスタＭ３４がオフ動作することにより供給が停止される。
【００６６】
（電流駆動装置の駆動方法）
以上のような構成を有する電流駆動装置において、電流書込期間においては、単一の電流発生回路１０Ａにより各負荷の駆動状態に応じた所定の電流値を有する電流Ｉｃが順次生成されて出力されるとともに、該電流Ｉｃの出力タイミングに同期して、シフトレジスタ２０Ａから順次出力されるスイッチ切換信号ＳＲが各出力端子Ｔoutごとに設けられたスイッチ手段４０Ａに順次印加される。これにより、各スイッチ手段４０Ａが電流Ｉｃの出力タイミングに同期した、異なるタイミングで順次オン動作して、上記電流発生回路１０Ａから出力された電流Ｉｃに対応する書込電流Ｉｗが各電流記憶回路３０Ａに順次流下して書き込まれ、電圧成分として保持される（上記電流記憶動作）。
【００６７】
次いで、電流出力期間においては、上記電流書込期間におけるシフトレジスタ２０Ａからのスイッチ切換信号ＳＲの出力が終了して、全てのスイッチ手段４０Ａがオフ動作し、全ての電流記憶回路３０Ａに各負荷の駆動状態に応じた電流Ｉｃが保持された後、制御部から各電流記憶回路３０Ａに出力イネーブル信号ＥＮが同一のタイミングで共通に印加される。これにより、電流記憶回路３０Ａに保持されていた電圧成分に応じた電流が、負荷駆動電流Ｉdvとして出力端子Ｔoutを介して負荷に一斉に供給される（上記電流出力動作）。
そして、このような電流書込期間及び電流出力期間を、所定の動作周期ごとに繰り返し設定することにより、負荷を所定の駆動サイクルで動作させることができる。
【００６８】
したがって、本実施形態に係る電流駆動装置によれば、単一の電流発生回路に対して、複数の出力端子（すなわち、負荷）の各々に対応するように電流記憶回路を個別に設け、上記一連の動作に基づいて、電流発生回路から負荷の駆動制御に係る所定の電流値を有する電流を発生させ、この電流を所定のタイミングで各電流記憶回路に順次記憶した後、各電流記憶回路から各出力端子を介して各負荷に一括して出力することにより、単一の電流源（電流発生回路）から供給される均一な電流特性を有する電流を各出力端子ごとに保持することができるので、各出力端子間におけるバラツキが抑制された負荷駆動電流を供給することができ、各負荷を均一な動作特性で駆動させることができる。
なお、本実施形態に示した電流駆動装置に適用されるバイポーラトランジスタやＭＯＳトランジスタの素子構成については、特に限定するものではなく、素子特性や製造技術、製品コスト等に応じて適宜設計変更されるものであってもよいことはいうまでもない。
【００６９】
具体的には、例えば、後述するような表示パネル（図１５参照）を構成する表示画素ごとに設けられた発光素子（負荷）に対して、個別の電流記憶回路から均一な電流特性を有し、かつ、各表示データに応じた発光駆動電流（負荷駆動電流）を所定のタイミングで一斉に供給する動作を、各行ごとに順次繰り返すことにより、表示パネル１画面分の表示データを各表示画素に書き込んで所定の輝度階調で発光動作させることができるので、所望の画像情報を表示ムラの発生を抑制しつつ、良好に表示することができる。
【００７０】
また、本実施形態の電流記憶回路を構成するバイポーラトランジスタやＭＯＳトランジスタの素子構成については、特に限定するものではなく、素子特性や製造技術、製品コスト等に応じて適宜設計変更されるものであってもよいことはいうまでもないが、特に、電流成分保持部を構成するＭＯＳトランジスタにおいては、必要な動作速度を得るために、望ましくは、以下に示すように、ＭＯＳトランジスタの移動度μeが概ね２００ｃｍ^２／Ｖｓより大きい値を有するトランジスタを良好に適用することができる。
【００７１】
すなわち、図５（ａ）は、前述した図３の電流記憶回路の電流成分保持部３１において、蓄積容量Ｃ３１に所定の電荷が蓄積される際の構成を示す等価回路であり、ＰＭＯＳトランジスタＭ３１、Ｍ３３がＯＮで導通状態となり、ＰＭＯＳトランジスタＭ３４がＯＦＦで開放状態となっている場合に対応する。ここで、トランジスタＭはＰＭＯＳトランジスタＭ３２に対応し、容量Ｃは蓄積容量Ｃ３１に対応するものであって、配線容量、蓄積容量、トランジスタＭのゲート容量の総和である。また、説明を簡単にするために、トランジスタＭのソースＳ及び容量Ｃの一端は接地電位にされているものとする。
【００７２】
ここで、図５（ａ）に示すように、定電流源より電流ＩinがトランジスタＭのドレインＤに供給された場合、ドレイン電圧をＶ(t)、トランジスタＭのドレイン電流をＩdとした場合、ドレイン電流Ｉdは、Ａ＝（１／２）＊Ｃin＊μe＊（Ｗ／Ｌ）、ＣinはトランジスタＭの単位面積当たりのゲート容量、μeはトランジスタＭの移動度、ＷはトランジスタＭのチャネル幅、Ｌはチャネル長とすると、次式（１）となる。
【００７３】
【数１】

【００７４】
これにより、次式（２）の微分方程式が成り立つ。
【００７５】
【数２】

【００７６】
ここで、容量Ｃは上記のように配線容量、蓄積容量、トランジスタＭのゲート容量の総和である。これを解いて得られるトランジスタＭのドレイン電圧Ｖ(t)、すなわち容量Ｃの電圧の時間ｔに対する変化は、概略、図５（ｂ）に示すようになる。ここで、τは時定数であり、容量Ｃにおけるゲート容量が他の容量より大きい場合、次式（３）で表わされる。そして、時間t＝３τで、電圧Ｖ(t)は飽和電圧Ｖ(s)の９９．５％の値に達する。
【００７７】
【数３】

【００７８】
すなわち、時定数τは容量Ｃの値に比例し、移動度μｅの１／２乗に反比例する。
ここで、トランジスタＭとしてポリシリコンＴＦＴを用い、容量Ｃを６ｐＦ、Ｗ／Ｌを１００μｍ／３０μｍ、移動度μｅを７０ｃｍ ^２／Ｖｓ、ゲート絶縁膜の膜厚を１０５ｎｍ、印加電流Ｉｉｎを１０μＡとした場合、時定数τは１．４２μｓｅｃとなる。このため、駆動する表示パネルの走査ライン数を１２０本とした場合、走査ライン１本当たりの選択期間は約１３９μｓｅｃとなり、この時間内に書き込みできるデータラインの本数は約３２本となる。
【００７９】
これに対し、上記条件の基でトランジスタＭの移動度μｅが２４５ｃｍ ^２／Ｖｓである場合、時定数τは約０．０９６μｓｅｃとなり、これにより上記表示パネルの走査ライン１本当たりの選択期間内に書き込みできるデータラインの本数は約４８２本となり、走査ライン数が１２０本、データライン数が１６０（×ＲＧＢ）本の１／４ＶＧＡパネルを駆動することができる。
あるいは、移動度μｅは７０ｃｍ ^２／Ｖｓで変わらずとも、容量Ｃが０．５１ｐＦである場合、時定数τは同じく約０．０９６μｓｅｃとなって、上記と同様に１／４ＶＧＡパネルを駆動することができる。
すなわち、少なくとも１／４ＶＧＡパネルを駆動するには、トランジスタＭの移動度μｅは、概ね２００ｃｍ^２／Ｖｓより大きい値を有すること、あるいは、容量Ｃが概ね０．５ｐＦより小さい値であることが必要となる。
【００８０】
なお、上記のように、時定数τは容量Ｃの値に比例し、トランジスタの移動度μeの１／２乗に反比例するため、容量Ｃが更に小さく、あるいは移動度μeが更に大きくなれば、更に時定数τを小さくすることができて、より高精細の表示パネルを駆動することができる。
また、上記移動度や容量値を実現するトランジスタの構成としては、特に限定するものではないが、例えば、絶縁基板上に形成した連続結晶粒界を有するポリシリコンＭＯＳトランジスタや、単結晶シリコン基板上に形成したＭＯＳトランジスタであれば上記の条件を満たすことができて、好適に用いることができる。
【００８１】
＜電流駆動装置の第２の実施形態＞
図６は、本発明に係る電流駆動装置の第２の実施形態を示す概略構成図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付して、その説明を簡略化又は省略する。
第２の実施形態に係る電流駆動装置は、負荷が接続される出力端子ごとに一対の電流記憶部を備え、一方側の電流記憶部により単一の電流発生回路から供給される所定の電流値を有する電流を順次保持する動作と、他方側の電流記憶部により既に保持した電流を出力端子を介して一括して出力する動作を、同時並行的に実行するように構成されている。
【００８２】
本実施形態に係る電流駆動装置は、具体的には、図６に示すように、負荷の駆動状態に応じた所定の電流値を有する電流Ｉｃを順次生成して出力する単一の電流発生回路１０Ｂと、図示を省略した各負荷に接続される出力端子Ｔoutごとに並列的に一対で設けられ、電流発生回路１０Ｂから供給される電流Ｉｃを、個別のタイミングで交互（選択的）に取り込んで保持する電流記憶部３１ａ、３１ｂからなる複数の電流記憶回路３０Ｂと、電流記憶回路３０Ｂを構成する電流記憶部３１ａ、３１ｂに対応して２組設けられ、電流発生回路１０Ｂから供給される電流Ｉｃを電流記憶部３１ａ、３１ｂの各々へ供給する際のタイミングを設定するシフトレジスタ２０Ｂ（シフトレジスタ部２１ａ、２１ｂ）と、電流記憶回路３０Ｂを構成する電流記憶部３１ａ、３１ｂに対応して２組設けられ、各シフトレジスタ２１ａ、２１ｂにより設定される個別のタイミングに基づいて、電流発生回路１０Ｂから各電流記憶回路３０Ｂへの電流Ｉｃの供給状態を制御する複数の入力側スイッチ手段４０Ｂ（スイッチ４１ａ、４１ｂ）と、出力端子Ｔoutごとに設けられ、所定の出力選択信号ＳＥＬに基づいて、電流記憶部３１ａ、３１ｂのいずれかを選択して、該電流記憶部３１ａ、３１ｂに保持された電流の各出力端子Ｔoutへの出力状態を制御する複数の出力側スイッチ手段５０Ｂと、を備えて構成されている。なお、本実施形態に適用される電流発生回路１０Ｂ、シフトレジスタ２０Ｂ（シフトレジスタ部２１ａ、２１ｂ）、電流記憶回路３０Ｂ（電流記憶部３１ａ、３２ｂ）及び入力側スイッチ手段４０Ｂ（スイッチ４１ａ、４１ｂ）は、上述した第１の実施形態と同等の構成を有しているので、詳細な説明を省略する。
【００８３】
ここで、シフトレジスタ部２１ａは、各出力端子Ｔoutごとに設けられた電流記憶回路３０Ｂのうち、電流記憶部３１ａに対応して設けられた各スイッチ４１ａに対して、所定のタイミングでシフト出力をスイッチ切換信号ＳＲ１として順次出力する。一方、シフトレジスタ２１ｂは、各出力端子Ｔoutごとに設けられた電流記憶回路３０Ｂのうち、電流記憶部３１ｂに対応して設けられた各スイッチ４１ｂに対して、上記シフトレジスタ２１ａのシフト出力のタイミングとは時間的に重ならない、異なるタイミングでシフト出力をスイッチ切換信号ＳＲ２として順次出力する。
また、出力側スイッチ手段５０Ｂは、図示を省略した制御部から出力される出力選択信号ＳＥＬに基づいて、上記シフトレジスタ２１ａ、２１ｂからのスイッチ切換信号ＳＲ１、ＳＲ２の出力タイミングに同期し、上記入力側スイッチ手段４０Ｂのうち、オン動作していないスイッチ側の電流記憶部（選択されていない電流記憶部側）を選択するように動作する。
【００８４】
このような構成を有する電流駆動装置において、第１の動作期間（電流記憶部３１ａ側は電流書込期間／電流記憶部３１ｂ側は電流出力期間）においては、シフトレジスタ２１ａからのスイッチ切換信号ＳＲ１が、各電流記憶回路３０Ｂの電流記憶部３１ａに対応して設けられた各スイッチ４１ａに、順次出力されることにより、各スイッチ４１ａが所定期間のみ順次オン動作して、電流発生回路１０Ｂから供給される電流Ｉｃが各電流記憶部３１ａに順次書き込まれる。このとき、シフトレジスタ２１ｂからはスイッチ切換信号ＳＲ２が出力されず、全てのスイッチ４１ｂがオフ状態にある。
【００８５】
また、このとき、制御部からは、各出力端子Ｔoutに対応して設けられた出力側スイッチ手段５０Ｂを電流記憶部３１ｂ側に切り換え設定する出力選択信号ＳＥＬが共通に出力されるとともに、所定のタイミングで、全ての電流記憶部３１ｂに対して、出力イネーブル信号ＥＮ２が共通に出力されることにより、各電流記憶部３１ｂに既に保持されている電流が負荷駆動電流Ｉdvとして、各出力端子Ｔoutを介して同一のタイミングで一斉に各負荷に出力される。
【００８６】
次いで、上記第１の動作期間終了後に設定される第２の動作期間（電流記憶部３１ａ側は電流出力期間／電流記憶部３１ｂ側は電流書込期間）においては、シフトレジスタ２１ｂからのスイッチ切換信号ＳＲ２が、各電流記憶回路３０Ｂの電流記憶部３１ｂに対応して設けられた各スイッチ４１ｂに、順次出力されることにより、各スイッチ４１ｂが所定期間のみ順次オン動作して、電流発生回路１０Ｂから供給される電流Ｉｃが各電流記憶部３１ｂに順次書き込まれる。このとき、シフトレジスタ２１ａからはスイッチ切換信号ＳＲ１が出力されず、全てのスイッチ４１ａがオフ状態にある。
【００８７】
また、このとき、制御部からは、出力側スイッチ手段５０Ｂを電流記憶部３１ａ側に切り換え設定する出力選択信号ＳＥＬが共通に出力されるとともに、所定のタイミングで、全ての電流記憶部３１ａに対して、出力イネーブル信号ＥＮ１が共通に出力されることにより、各電流記憶部３１ａに上記第１の動作期間において保持された電流が負荷駆動電流Ｉdvとして、各出力端子Ｔoutを介して同一のタイミングで一斉に各負荷に出力される。
そして、このような第１及び第２の動作期間を、所定の動作周期ごとに繰り返し設定することにより、電流発生回路１０Ｂから連続的に出力される電流Ｉｃが、一対の電流記憶部３１ａ、３１ｂのうち、一方に保持されるとともに、他方から負荷駆動電流Ｉdvが出力される動作が、交互かつ連続的に実行される。
【００８８】
したがって、本実施形態に係る電流駆動装置によれば、上述した第１の実施形態と同様に、単一の電流発生回路から出力される電流を各電流記憶回路（電流記憶部）に順次取り込んで保持し、所定のタイミングで一括して出力することにより、単一の電流源から供給される均一な電流特性を有する電流を各出力端子ごとに保持することができるので、各出力端子間の負荷駆動電流のバラツキを抑制することができるとともに、各出力端子ごとに一対の電流記憶部を備え、電流発生回路から出力される電流を、一方の電流記憶部側に順次書き込みを行っている状態で、他方の電流記憶部側に保持された電流を一括して出力することにより、電流書込動作時の待ち時間を短縮、もしくは、なくすことができるので、実質的に常時、所定の負荷駆動電流を出力端子を介して各負荷に供給して、負荷への駆動電流の供給時間を長くすることができて、駆動状態を細かく制御することができる。
【００８９】
＜電流駆動装置の第３の実施形態＞
図７は、本発明に係る電流駆動装置の第３の実施形態を示す概略構成図である。ここで、上述した第１及び第２の実施形態と同等の構成については、同一又は同等の符号を付して、その説明を簡略化又は省略する。
第３の実施形態に係る電流駆動装置は、負荷が接続される出力端子ごとに２段の電流記憶部を直列に設け、前段の電流記憶部により単一の電流発生回路から供給される所定の電流値を有する電流を順次保持する動作と、後段の電流記憶部により前段の電流記憶部から転送された電流を、出力端子を介して一括して出力する動作を、同時並行的に実行するように構成されている。
【００９０】
本実施形態に係る電流駆動装置は、具体的には、図７に示すように、負荷の駆動状態に応じた所定の電流値を有する電流Ｉｃを順次生成して出力する単一の電流発生回路１０Ｃと、出力端子Ｔoutごとに直列的に２段設けられ、電流発生回路１０Ｂから供給される電流Ｉｃを、所定のタイミングで取り込んで保持し、図示を省略した制御部から供給される出力イネーブル信号（転送制御信号）ＥＮ１に基づいて、所定のタイミングで保持した電流を一括して次段の電流記憶部３２ｂに転送する電流記憶部３２ａ、及び、電流記憶部３２ａから転送された電流を取り込んで保持し、制御部から供給される出力イネーブル信号ＥＮ２に基づいて、保持した電流を所定のタイミングで、出力端子Ｔoutを介して一括して出力する電流記憶部３２ｂからなる複数の電流記憶回路３０Ｃと、電流発生回路１０Ｃから供給される電流Ｉｃを前段の電流記憶部３２ａへ供給する際のタイミングを設定するシフトレジスタ２０Ｃと、シフトレジスタ２０Ｃにより設定される所定のタイミングに基づいて、電流発生回路１０Ｃから各電流記憶回路３０Ｃへの電流Ｉｃの供給状態を制御するスイッチ手段４０Ｃと、を備えて構成されている。なお、本実施形態に適用される電流発生回路１０Ｃ、シフトレジスタ２０Ｃ、電流記憶回路３０Ｃ（電流記憶部３２ａ、３２ｂ）及びスイッチ手段４０Ｃは、上述した第１の実施形態と同等の構成を有しているので、詳細な説明を省略する。
【００９１】
このような構成を有する電流駆動装置において、第１の動作期間においては、シフトレジスタ２０Ｃからのスイッチ切換信号ＳＲが、各電流記憶回路３０Ｃに対応して設けられたスイッチ手段４０Ｃに、順次出力されることにより、スイッチ手段４０Ｃが所定期間のみ順次オン動作して、電流発生回路１０Ｃから供給される電流Ｉｃが前段の電流記憶部３２ａに順次書き込まれる。
また、このとき、制御部から所定のタイミングで、全ての後段の電流記憶部３２ｂに対して、出力イネーブル信号ＥＮ２が共通に出力されることにより、各電流記憶部３２ｂに既に保持されている電流が負荷駆動電流Ｉdvとして、各出力端子Ｔoutを介して同一のタイミングで一斉に各負荷に出力される。
そして、上記第１の動作期間終了後の所定のタイミングで、制御部から全ての前段の電流記憶部３２ａに対して、出力イネーブル信号ＥＮ１が共通に出力されることにより、上記第１の動作期間において各電流記憶部３２ａに保持された電流が、後段の電流記憶部３２ｂに一括して転送され保持される（転送動作期間）。
【００９２】
次いで、上記電流記憶回路３０Ｃにおける電流の転送動作終了後に設定される第２の動作期間においては、上述した第１の動作期間と同様に、再び、シフトレジスタ２０Ｃからのスイッチ切換信号ＳＲが、各スイッチ手段４０Ｃに順次出力されることにより、電流発生回路１０Ｃから供給される電流Ｉｃが前段の電流記憶部３２ａに順次書き込まれるとともに、このとき、後段の電流記憶部３２ｂに対して、所定のタイミングで出力イネーブル信号ＥＮ２が共通に出力されることにより、各電流記憶部３２ｂから上記転送、保持された電流が負荷駆動電流Ｉdvとして一斉に各負荷に出力される。
【００９３】
そして、このような一連の動作期間を、所定の動作周期ごとに繰り返し設定することにより、電流発生回路１０Ｃから連続的に出力される電流Ｉｃを、前段の電流記憶部３２ａに保持するとともに、前段の電流記憶部３２ａから転送された電流を後段の電流記憶部３２ｂから負荷駆動電流Ｉdvとして出力する動作が、順次かつ連続的に実行される。
したがって、本実施形態に係る電流駆動装置によれば、上述した第２の実施形態と同様に、各出力端子間の負荷駆動電流のバラツキを抑制することができるとともに、負荷への駆動電流の供給時間を長くすることができて、駆動状態を細かく制御することができる。
【００９４】
＜電流駆動装置の第４の実施形態＞
図８は、本発明に係る電流駆動装置の第４の実施形態を示す概略構成図である。ここで、上述した第１乃至第３の実施形態と同等の構成については、同一又は同等の符号を付して、その説明を簡略化又は省略する。
第４の実施形態に係る電流駆動装置は、上述した第１乃至第３の実施形態に示した構成において、所定数の出力端子、及び、該出力端子に対応して設けられた電流記憶回路、シフトレジスタ、スイッチ手段を含む構成を１グループとして、各グループごとに個別の半導体チップ上に形成するとともに、各グループ（半導体チップ）に対して単一の電流発生回路を設け、所定の電流値を有する電流を共通に供給する構成を有している。なお、以下に示す具体例においては、上述した第２の実施形態に示した構成に適用した場合について説明するが、他の実施形態についても同様に適用することができる。
【００９５】
本実施形態に係る電流駆動装置は、具体的には、図８に示すように、第２の実施形態（図６参照）に示した構成と同等の、所定数の出力端子Ｔoutと、該出力端子Ｔoutに対応して設けられた複数の電流記憶回路３０Ｄ（電流記憶部３３ａ、３３ｂ）と、シフトレジスタ２０Ｄ（シフトレジスタ部２３ａ、２３ｂ）と、複数の入力側スイッチ手段４０Ｄ（スイッチ４３ａ、４３ｂ）と、複数の出力側スイッチ手段５０Ｄからなる回路構成が、各々形成された複数の半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎと、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎに対して、各出力端子Ｔoutに接続される負荷の駆動状態に応じた所定の電流値を有する電流Ｉｃを順次生成して、共通に供給する単一の電流発生回路１０Ｄと、を備えている。なお、本実施形態に適用される電流発生回路１０Ｄ、シフトレジスタ２０Ｄ（シフトレジスタ部２３ａ、２３ｂ）、電流記憶回路３０Ｄ（電流記憶部３３ａ、３３ｂ）及び入力側スイッチ手段４０Ｄ（スイッチ４３ａ、４３ｂ）及び出力側スイッチ手段５０Ｄは、上述した第２の実施形態と同等の構成を有しているので、詳細な説明を省略する。
【００９６】
ここで、電流発生回路１０Ｄは、上記電流記憶回路３０Ｄを含む回路構成が形成された複数の半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎのうちの特定の半導体チップ上に形成されているものであってもよいし、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎのそれぞれに同じ回路が形成されていて、そのうちの何れか１つを用い、他を非動作とする、あるいはバイパスするようにしてもよい。更には、複数の半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎとは別個の半導体チップに形成されているものであってもよい。
また、本実施形態に適用される半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎは、例えば、単結晶シリコン等の半導体材料であればよく、特に材質を限定するものではない。
【００９７】
このような構成を有する電流駆動装置において、上述した第２の実施形態と同様の動作を実行することにより、電流発生回路１０Ｄから出力される電流Ｉｃが各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎに共通に供給され、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎごとに設けられた電流記憶回路３０Ｄの一対の電流記憶部３３ａ、３３ｂのうち、一方側に順次取り込まれて保持されるとともに、他方側に既に保持されている電流が負荷駆動電流Ｉdvとして、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎの出力端子Ｔoutを介して、一斉に各負荷に出力される動作が、交互かつ連続的に実行される。
【００９８】
したがって、本実施形態に係る電流駆動装置によれば、各半導体チップに対して単一の電流発生回路のみを備え、各半導体チップごとに個別の電流発生回路を備えた構成を有していないので、各半導体チップに形成される回路構成の簡素化や端子数の削減を図ることができ、装置規模の小型化や製品コストの削減を図ることができるとともに、負荷に接続される出力端子数に対応させて、複数の半導体チップを設けた場合であっても、各半導体チップの電流記憶回路に単一の電流源から供給される均一な電流特性を有する電流を保持することができるので、各出力端子間並びに各半導体チップ間における負荷駆動電流のバラツキを抑制して、各負荷を均一な動作特性で駆動させることができる。
【００９９】
具体的には、後述するような表示パネル（図１５参照）において、表示画質の高精細化や表示パネルの大画面化のために表示画素（発光素子；負荷）数を増加させ、複数のドライバチップ（半導体チップ）からなるデータドライバを適用した場合であっても、単一の電流発生回路から出力される、表示データに応じた所定の電流を各ドライバチップに形成された電流記憶回路に順次供給して、各出力端子から発光駆動電流（負荷駆動電流）を所定のタイミングで一斉に各発光素子に対して供給する動作を、各行ごとに順次繰り返すことにより、表示パネル１画面分の表示データを各表示画素に書き込んで所定の輝度階調で発光動作させることができるので、高精細又は大画面サイズの画像情報を表示ムラの発生を抑制しつつ、良好に表示することができる。
【０１００】
＜電流駆動装置の第５の実施形態＞
図９は、本発明に係る電流駆動装置の第５の実施形態を示す概略構成図である。ここで、上述した第１乃至第４の実施形態と同等の構成については、同一又は同等の符号を付して、その説明を簡略化又は省略する。
本発明に係わる電流駆動装置により駆動する表示パネルが単純マトリクス型である場合（図２０参照）、各出力端子から表示素子（負荷）に対して、一定電流を有し、表示データに応じた供給時間（パルス幅）に設定された電流を供給することによってパルス幅変調（ＰＷＭ）駆動方式として、所望の画像を表示させることができる。本実施形態の電流駆動装置は、このような駆動方式に好適に適用できるものであって、上述した第１乃至第４の実施形態に示した構成において、単一の電流発生回路から出力される電流が共通に供給される各半導体チップ（すなわち、第４の実施形態に示した所定数の出力端子、及び、該出力端子に対応して設けられた電流記憶回路、シフトレジスタ、スイッチ手段を含む１グループの回路構成）ごとの入力部に、単一の入力電流記憶回路を各々設けた構成を有して、各半導体チップの各出力端子毎の電流記憶回路に一定電流を取り込む動作を同時並行的に行うことができて、電流保持に要する時間を大幅に短縮することができる。なお、以下に示す具体例においては、上述した第４の実施形態に示した構成に適用した場合について説明するが、他の実施形態についても同様に適用することができる。
【０１０１】
本実施形態に係る電流駆動装置は、具体的には、図９に示すように、第４の実施形態（図８参照）に示した構成と同等の、所定数の出力端子Ｔoutと、該出力端子Ｔoutに対応して設けられた複数の電流記憶回路３０Ｅ（電流記憶部３４ａ、３４ｂ）と、シフトレジスタ２０Ｅ（シフトレジスタ部２４ａ、２４ｂ）と、複数の入力側スイッチ手段４０Ｅ（スイッチ４４ａ、４４ｂ）と、複数の出力側スイッチ手段５０Ｅからなる回路構成に加え、これらの回路構成の前段であって、電流発生回路１０Ｅから出力される電流Ｉｃが供給される入力部に、図示を省略したシフトレジスタからのシフト出力に基づいてオン／オフ動作する入力部スイッチ手段６０Ｅと、電流発生回路１０Ｅから出力される電流Ｉｃを取り込んで保持する入力電流記憶回路（入力電流記憶手段）７０Ｅが形成された複数の半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎと、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎに対して、所定の電流Ｉｃを共通に供給する単一の電流発生回路１０Ｅと、を備えている。なお、本実施形態に適用される電流発生回路１０Ｅ、シフトレジスタ２０Ｅ（シフトレジスタ部２４ａ、２４ｂ）、電流記憶回路３０Ｅ（電流記憶部３４ａ、３４ｂ）及び入力側スイッチ手段４０Ｅ（スイッチ４４ａ、４４ｂ）及び出力側スイッチ手段５０Ｅは、上述した第４の実施形態と同等の構成を有しているので、詳細な説明を省略する。
【０１０２】
ここで、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎに設けられる入力部スイッチ手段６０Ｅは、図示を省略したシフトレジスタ（又は、制御部）から順次出力されるシフト出力（スイッチ切換信号）に基づいて、各々異なるタイミングでオン動作し、電流発生回路１０Ｅから出力された電流Ｉｃを各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎに供給する書込状態に設定して、電流Ｉｃが入力電流記憶回路７０Ｅに取り込まれ、保持されるように制御する。
【０１０３】
入力電流記憶回路７０Ｅは、上述した第１の実施形態における電流記憶回路と同等の構成を有し、電流発生回路１０Ｅから出力される電流Ｉｃを、上記入力部スイッチ手段６０Ｅがオン状態となる所定のタイミングで順次取り込み保持し、該保持された電流Ｉｃを、図示を省略した制御部から出力される出力イネーブル信号に基づいて、各半導体チップ内の入力側スイッチ手段４０Ｅ（スイッチ４４ａ、４４ｂのいずれか）を介して、電流記憶回路３０Ｅ（電流記憶部３４ａ、３４ｂのいずれかに）出力する。
【０１０４】
このような構成を有する電流駆動装置において、まず、電流発生回路１０Ｅから出力される所定の電流値を有する電流Ｉｃが各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎに共通に供給され、所定のタイミングで各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎごとに設けられた入力部スイッチ手段６０Ｅを介して、入力電流記憶回路７０Ｅに順次取り込まれて保持される。
そして、第１の動作期間において、入力電流記憶回路７０Ｅに保持された電流が、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎにおいて同時並行的に、入力側スイッチ手段４０Ｅの一方（例えば、スイッチ４４ａ）を介して、電流記憶回路３０Ｅの一方（例えば、電流記憶部３４ａ）に転送されて保持される。このとき、電流記憶回路３０Ｅの他方（例えば、電流記憶部３４ｂ）に既に保持されている電流が負荷駆動電流Ｉdvとして各出力端子Ｔoutに一斉に出力される。
【０１０５】
次いで、上記第１の動作期間終了後の所定のタイミングで、再び、電流発生回路１０Ｅから出力される電流Ｉｃが、所定のタイミングで各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎごとに設けられた入力部スイッチ手段６０Ｅを介して、入力電流記憶回路７０Ｅに順次取り込まれて保持される。
次いで、上記第１の動作期間終了後であって、入力電流記憶回路７０Ｅへの電流Ｉｃの取り込み保持動作が終了した後に設定される第２の動作期間においては、上述した第１の動作期間と同様に、入力電流記憶回路７０Ｅに保持された電流が、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎにおいて同時並行的に、入力側スイッチ手段４０Ｅの他方（例えば、スイッチ４４ｂ）を介して、電流記憶回路３０Ｅの他方（例えば、電流記憶部３４ｂ）に転送されて保持される。このとき、上記第１の動作期間において電流記憶回路３０Ｅの一方（例えば、電流記憶部３４ａ）に保持された電流が負荷駆動電流Ｉdvとして各出力端子Ｔoutに一斉に出力される。
【０１０６】
そして、このような一連の動作期間を、所定の動作周期ごとに繰り返し設定することにより、電流発生回路１０Ｅから出力される電流Ｉｃを、入力部の入力電流記憶回路７０Ｅに順次保持して後段の電流記憶回路３０Ｅに転送するとともに、電流記憶回路３０Ｅの一方に取り込んで保持する動作と、他方に保持されている電流を、負荷駆動電流Ｉdvとして一斉に各出力端子Ｔoutに出力する動作が、交互かつ連続的に実行される。
【０１０７】
したがって、本実施形態に係る電流駆動装置によれば、単一の電流発生回路から出力される電流を、各半導体チップごとに設けられた入力電流記憶回路に順次取り込み、その後、各半導体チップで同時並行的に、各出力端子に対応して設けられた後段の電流記憶回路に転送して取り込み保持して、所定のタイミングで一括して出力することにより、各出力端子間の負荷駆動電流のバラツキを抑制することができるとともに、各半導体チップの出力端子に対応した電流記憶回路に電流を取り込む動作を、各半導体チップ間で同時並行的に行うことができるため、全ての出力端子に対応した電流記憶回路に電流を取り込み保持するために要する時間を大幅に短縮することができて、負荷の駆動速度を高速化することができ、駆動状態を細かく制御することができる。
【０１０８】
ここで、本実施形態においては、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎごとに設けられた入力電流記憶回路７０Ｅにより取り込み保持された電流Ｉｃが、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎ内に設けられた複数の電流記憶回路３０Ｅに順次取り込み保持されて、所定のタイミングで一斉に各出力端子Ｔoutから出力される構成を有しており、各出力端子Ｔoutを介して各負荷に供給される負荷駆動電流Ｉdvは、各タイミングで全て同一の電流値を有する一定電流となる。そして、パルス幅変調（ＰＷＭ）駆動方式とするために、各出力端子Ｔoutと負荷の間に、図示しない、表示データに応じて各負荷に供給する電流の印加時間を変える回路を用いることによって、各負荷をパルス幅変調（ＰＷＭ）によって動作させることができる。
【０１０９】
具体的には、後述するような表示パネル（図２０参照）において、発光素子（負荷）に対して、データドライバを構成する各ドライバチップ（半導体チップ）の各出力端子の全てから均一な電流特性を有し、かつ、各表示データに応じた供給時間（パルス幅）に設定された一定電流からなる発光駆動電流（負荷駆動電流）を所定の表示期間中に供給する動作を、各行ごとに順次繰り返すことにより、表示パネル１画面分の表示データを各表示画素に書き込んで所定の輝度階調で発光動作させることができるので、所望の画像情報を表示ムラの発生を抑制しつつ、良好に表示することができる。
【０１１０】
＜電流駆動装置の第６の実施形態＞
図１０は、本発明に係る電流駆動装置の第６の実施形態を示す概略構成図である。ここで、上述した第１乃至第５の実施形態と同等の構成については、同一又は同等の符号を付して、その説明を簡略化又は省略する。
第６の実施形態に係る電流駆動装置は、上述した第５の実施形態に示した構成において、各半導体チップごとに設けられた入力電流記憶回路が、一対の電流記憶部を並列的に設けた構成を有している。なお、以下に示す具体例においては、上述した第５の実施形態に示した構成に適用した場合について説明するが、他の実施形態についても同様に適用することができる。
【０１１１】
本実施形態に係る電流駆動装置は、具体的には、図１０に示すように、第５の実施形態（図９参照）に示した構成において、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎの入力部に設けられた入力電流記憶回路（入力記憶手段）７０Ｆが、相互に並列に配置された一対の電流記憶部７１ａ、７１ｂを備え、かつ、該入力電流記憶回路７０Ｆの入力側及び出力側に、各々、上記電流記憶部７１ａ、７１ｂのいずれか一方に選択的に接続するための個別のスイッチ手段６０Ｆ、８０Ｆが設けられている。なお、本実施形態に適用される他の構成は、上述した第５の実施形態と同等の構成を有しているので、詳細な説明を省略する。
【０１１２】
このような構成を有する電流駆動装置において、電流発生回路１０Ｆから連続的に出力される電流Ｉｃが各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎに共通に供給され、図示を省略した制御部からスイッチ切換信号が所定のタイミングで、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎの入力部に設けられたスイッチ手段６０Ｆ、８０Ｆに印加されることにより、電流記憶回路７０Ｆの一対の電流記憶部７１ａ、７２ｂのうち、一方側に上記電流Ｉｃが順次取り込まれて保持されるとともに、他方側に既に保持されている電流Ｉｃを、後段の複数の電流記憶回路３０Ｆに転送する動作が、交互かつ連続的に実行される。
また、後段の複数の電流記憶回路３０Ｆにおいては、電流記憶部３５ａ、３５ｂのいずれか一方側に所定のタイミングで、上記入力電流記憶回路７０Ｆから供給される電流Ｉｃを順次取り込んで保持する動作と、他方側に保持された電流を出力端子を介して一斉に出力する動作が、交互かつ連続的に実行される。
【０１１３】
したがって、本実施形態に係る電流駆動装置によれば、単一の電流発生回路から出力される電流を、各半導体チップごとに設けられた入力電流記憶回路の一方の入力電流記憶部側に順次書き込みを行っている状態で、他方の入力電流記憶部側に保持された電流を、各出力端子ごとに設けられた電流記憶部に転送して取り込み保持することにより、各半導体チップへの電流書込動作時の待ち時間を短縮、もしくは、なくすことができるので、電流の書き込み時間を大幅に短縮することができるとともに、実質的に常時、所定の負荷駆動電流を出力端子を介して各負荷に供給して、負荷への駆動電流の供給時間を長くすることができて、駆動状態を細かく制御することができる。
なお、本実施形態においても、上述した第５の実施形態と同様に、各出力端子Ｔoutを介して各負荷に供給される負荷駆動電流Ｉdvは、各タイミングで全て同一の電流値を有する一定電流となり、パルス幅変調（ＰＷＭ）駆動方式を適用して、各負荷への一定電流の供給時間（パルス幅）を調整するようにすることにより、各負荷を所望の駆動状態で動作させることができる。
【０１１４】
＜電流駆動装置の第７の実施形態＞
図１１は、本発明に係る電流駆動装置の第７の実施形態を示す概略構成図である。ここで、上述した第１乃至第６の実施形態と同等の構成については、同一又は同等の符号を付して、その説明を簡略化又は省略する。
第７の実施形態に係る電流駆動装置は、各々異なる重み付けを有するように電流値が設定された基準電流を生成して出力する複数の基準電流発生部を備えた単一の基準電流発生回路から供給される複数の基準電流を、該基準電流に対応して設けられた複数の基準電流記憶部に個別に保持し、所定数のデジタル入力信号に基づいて、負荷の駆動状態に応じた所定の電流を順次生成する構成を有している。
【０１１５】
本実施形態に係る電流駆動装置は、具体的には、図１１に示すように、電流値に、例えば、１：２：４：８の重み付けが設定された基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８を個別に生成して出力する４組の基準電流発生部１１ａ〜１１ｄからなる基準電流発生回路（基準電流発生手段）１０Ｇと、該基準電流発生回路１０Ｇから供給される各基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８を、後述する基準電流記憶回路９０Ｇへ並列的に一括して供給する際のタイミングを設定するシフトレジスタＳＦＲと、基準電流発生回路１０Ｇから供給される基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８を個別に取り込んで保持する複数の基準電流記憶部９１ａ〜９１ｄからなる電流記憶回路９０Ｇと、シフトレジスタＳＦＲから所定のタイミングで出力されるスイッチ切換信号（シフト出力）ＳＲｓにより設定されるタイミングに基づいて、基準電流発生回路１０Ｇ（基準電流発生部１１ａ〜１１ｄ）から基準電流記憶回路９０Ｇ（基準電流記憶部９１ａ〜９１ｄ）への基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８の供給状態を制御する入力側スイッチ手段ＳＷＡと、負荷の駆動状態を制御するためのデジタル入力信号ＩＮ１〜ＩＮ４に基づいて、基準電流記憶回路９０Ｇを構成する基準電流記憶部９１ａ〜９１ｄのうち、任意の基準電流記憶部を選択して、該選択された基準電流記憶部に保持された基準電流を合成して、負荷の駆動状態に対応した所定の電流値を有する電流Ｉｓを生成する出力側スイッチ手段（電流生成手段）ＳＷＢと、出力端子Ｔoutごとに設けられ、出力側スイッチ手段ＳＷＢにより生成された電流Ｉｓを、個別のタイミングで取り込んで保持する複数の電流記憶回路３０Ｇと、電流記憶回路３０Ｇに対応して設けられ、図示を省略したシフトレジスタ（詳しくは、図１に示したシフトレジスタと同等）により設定されるタイミングに基づいて、出力側スイッチ手段ＳＷＢから各電流記憶回路３０Ｇへの電流Ｉｓの供給状態を制御する複数のスイッチ手段４０Ｇと、を備えて構成されている。
【０１１６】
すなわち、本実施形態においては、基準電流発生回路１０Ｇ、基準電流記憶回路９０Ｇ、入力側スイッチ手段ＳＷＡ及び出力側スイッチ手段ＳＷＢからなる構成が、所定数のデジタル入力信号ＩＮ１〜ＩＮ４に基づいて、負荷の駆動状態に応じた所定の電流値を有する電流Ｉｓを生成、出力する電流発生手段としての機能を有し、電流記憶回路３０Ｇ、スイッチ手段４０Ｇからなる構成が、上述した各実施形態に示したような電流記憶手段としての機能を有している。
【０１１７】
ここで、本実施形態に係る電流駆動装置においては、所定数の出力端子Ｔout、及び、該出力端子Ｔoutに対応して設けられた電流記憶回路３０Ｇ、入力側スイッチ手段４０Ｇ、並びに、各電流記憶回路３０Ｇに供給する所定の電流Ｉｓを生成する基準電流記憶回路９０Ｇ、入力側及び出力側スイッチ手段ＳＷＡ、ＳＷＢを含む構成を１グループとして、各グループごとに個別の半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎ上に形成するとともに、各グループ（半導体チップ）に対して単一の基準電流発生回路１０Ｇを設け、該基準電流発生回路１０Ｇから出力される基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８が共通に供給されるように構成されている。
【０１１８】
また、基準電流発生部１１ａ〜１１ｄは、上述した各実施形態に示した電流発生回路と同等の回路構成（図２参照）を有し、各基準電流発生部１１ａ〜１１ｄにより生成される基準電流の電流値の比が、１：２：４：８になるように、回路構成を適宜設計したものを適用することができる。なお、本実施形態に適用されるシフトレジスタＳＦＲ、基準電流記憶回路９０Ｇ（電流記憶部９１ａ〜９１ｄ）及び入力側スイッチ手段ＳＷＡは、上述した実施形態に示した各構成と同等の構成を有しているので、詳細な説明を省略する。
【０１１９】
このような構成を有する電流駆動装置において、基準電流生成期間においては、基準電流発生回路１０Ｇを構成する各基準電流発生部１１ａ〜１１ｄにより１：２：４：８の重み付けを有するように電流値が設定された基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８を生成して出力するとともに、シフトレジスタＳＦＲから順次出力されるスイッチ切換信号ＳＲｓが各入力側スイッチ手段ＳＷＡに順次印加される。これにより、各スイッチ手段ＳＷＡが異なるタイミングで所定期間のみ順次オン動作して、上記基準電流発生回路１０Ｇから出力された一群の基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８が各基準電流記憶部９１ａ〜９１ｄに同時並行的に供給されて個別に保持される。
【０１２０】
次いで、電流出力期間においては、上記シフトレジスタＳＦＲからのスイッチ切換信号ＳＲｓの出力が終了して、全ての入力側スイッチ手段ＳＷＡがオフ動作し、全ての基準電流記憶回路９０Ｇに各基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８が保持された後、図示を省略した制御部から各基準電流記憶部９１ａ〜９１ｄに出力イネーブル信号ＥＮｓが共通に印加されるとともに、デジタル入力信号ＩＮ１〜ＩＮ４が各基準電流記憶部９１ａ〜９１ｄに個別に設けられた出力側スイッチ手段ＳＷＢに印加される。これにより、例えば、ハイレベルのデジタル入力信号ＩＮ１〜ＩＮ４が印加された出力側スイッチ手段ＳＷＢのみがオン動作して、保持されていた基準電流が選択的に出力され、これらの電流成分が合成されることにより、デジタル入力信号ＩＮ１〜ＩＮ４の信号レベル（すなわち、負荷の駆動状態）に応じた電流値を有する電流（アナログ信号）Ｉｓが生成される。
【０１２１】
次いで、電流書込期間においては、図示を省略したシフトレジスタからのスイッチ切換信号ＳＲが、スイッチ手段４０Ｇに順次出力されることにより、各スイッチ手段４０Ｇが所定期間のみ順次オン動作して、基準電流記憶回路９０Ｇから出力側スイッチ手段ＳＷＢを介して供給される電流Ｉｓが各電流記憶回路３０Ｇに順次書き込まれる。
次いで、駆動電流出力期間においては、全ての電流記憶部３０Ｇに対して、図示を省略した制御部から出力イネーブル信号ＥＮが所定のタイミングで、共通に出力されることにより、各電流記憶回路３０Ｇに保持されている電流が負荷駆動電流Ｉdvとして、各出力端子Ｔoutを介して同一のタイミングで一斉に各負荷に出力される。
そして、このような基準電流生成期間、電流出力期間、電流書込期間及び駆動電流出力期間を、所定の動作周期ごとに繰り返し設定することにより、負荷を所定の駆動サイクルで動作させることができる。
【０１２２】
したがって、本実施形態に係る電流駆動装置によれば、各々異なる重み付けを有するように電流値が設定された基準電流が保持された複数の基準電流記憶部を、所定数のデジタル入力信号に基づいて任意に選択して、選択された基準電流記憶部に保持された基準電流を合成することにより、負荷の駆動状態に対応したアナログ信号からなる所定の電流が生成されて、各出力端子に設けられた電流記憶回路に保持する動作が順次実行され、所定のタイミングで該保持された電流を負荷駆動電流として各負荷に一斉に供給されるので、比較的簡易な装置構成により、各負荷を入力信号に良好に対応した駆動状態で動作させることができる。また、単一の電流発生回路から出力される均一な電流特性を有する基準電流を、各半導体チップごとに設けられた基準電流記憶回路に共通に供給し、該基準電流に基づいて負荷駆動電流が生成されるので、各半導体チップ間、及び、同一の半導体チップに設けられる出力端子間における負荷駆動電流のバラツキを良好に抑制することができる。
なお、本実施形態においては、電流記憶手段として、上述した第１の実施形態に示した構成を適用した場合について説明したが、他の実施形態に示したような電流記憶部を複数備え、上記基準電流記憶回路から供給される電流Ｉｓを順次取り込んで保持する動作と、保持された電流を負荷駆動電流として出力端子を介して一斉に出力する動作を、交互に実行する構成を適用するものであってもよい。
【０１２３】
具体的には、後述するような表示パネル（図１５参照）において、表示画質の高精細化や表示パネルの大画面化のために表示画素（発光素子；負荷）数を増加させ、複数のドライバチップ（半導体チップ）からなるデータドライバを適用した場合であっても、単一の基準電流発生回路から出力される基準電流を各ドライバチップに順次供給し、該基準電流に基づいて表示データ（デジタル入力信号）に良好に対応した電流値を有する発光駆動電流（アナログ信号）を順次生成して、所定のタイミングで一斉に各発光素子に供給することができるので、各出力端子間並びに各ドライバチップ間における発光駆動電流のバラツキを良好に抑制して、表示ムラの発生を抑制しつつ、表示データに良好に対応した多階調表示を行うことができる表示装置を実現することができる。
【０１２４】
＜電流駆動装置の第８の実施形態＞
図１２は、本発明に係る電流駆動装置の第８の実施形態を示す概略構成図である。ここで、上述した第７の実施形態と同等の構成については、同一又は同等の符号を付して、その説明を簡略化又は省略する。
第８の実施形態に係る電流駆動装置は、上述した第７の実施形態に示した構成において、各半導体チップごとに、基準電流発生回路から出力される複数の基準電流を所定のタイミングで取り込み保持する複数の基準電流記憶部を備える一対の基準電流記憶回路部を備え、一方側の基準電流記憶回路部により単一の基準電流発生回路から供給される基準電流を順次保持する動作と、他方側の基準電流記憶回路部により既に保持した基準電流に基づいて、負荷の駆動状態に応じた所定の電流を生成して、電流記憶回路に順次出力する動作を、同時並行的に実行するように構成されている。
【０１２５】
本実施形態に係る電流駆動装置は、具体的には、図１２に示すように、第７の実施形態（図１１参照）に示した構成において、各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎに設けられた基準電流記憶回路９０Ｈが、相互に並列に配置された一対の４ビット基準電流記憶回路部（各基準電流記憶回路部は、図１１に示した基準電流記憶部９１ａ〜９１ｄに相当する）９２ａ、９２ｂを備え、かつ、該基準電流記憶回路９０Ｈの入力側及び出力側に、各々、上記４ビット基準電流記憶回路部９２ａ、９２ｂのいずれか一方に選択的に接続するための個別のスイッチ手段ＳＷＡ、ＳＷＢが設けられている。ここで、４ビット基準電流発生回路１０Ｈは、各々異なる重み付けを有するように電流値が設定された基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８を生成して出力する４組の基準電流発生部からなる構成（図１１に示した基準電流発生部１１ａ〜１１ｄに相当する構成）を有している。なお、本実施形態に適用される他の構成は、上述した第７の実施形態と同等の構成を有しているので、詳細な説明を省略する。
【０１２６】
このような構成を有する電流駆動装置において、４ビット電流発生回路１０Ｈから各々異なる重み付けを有するように電流値が設定された基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８が各半導体チップＣＰ１、ＣＰ２、・・・ＣＰｎに共通に供給され、シフトレジスタＳＦＲから順次出力されるスイッチ切換信号ＳＲｓが各入力側スイッチ手段ＳＷＡに順次印加されることにより、基準電流記憶回路９０Ｈの一対の４ビット基準電流記憶回路部９２ａ、９２ｂのうち、一方側に上記基準電流が順次取り込まれて個別に保持される。このとき、他方側に、図示を省略した制御部から出力イネーブル信号ＥＮａ、ＥＮｂが他方側の４ビット基準電流記憶回路部に共通に印加されるとともに、デジタル入力信号ＩＮ１〜ＩＮ４が各出力側スイッチ手段ＳＷＢに印加されることにより、既に保持されている基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８が選択的に出力され、これらの電流成分が合成されて、デジタル入力信号ＩＮ１〜ＩＮ４の信号レベル（すなわち、負荷の駆動状態）に応じた電流値を有する電流（アナログ信号）Ｉｓが生成される動作が、交互かつ連続的に実行される。
【０１２７】
したがって、本実施形態に係る電流駆動装置によれば、単一の基準電流発生回路から出力される異なる電流値を有する基準電流を、各半導体チップごとに設けられた基準電流記憶回路の一方の４ビット基準電流記憶回路部側に順次書き込みを行っている状態で、他方の４ビット基準電流記憶回路部側に保持された基準電流に基づいて、デジタル入力信号に対応した電流生成して、後段の電流記憶部に順次出力することにより、各半導体チップへの基準電流の取り込み動作時及び負荷の駆動応対に応じた電流の生成動作時における待ち時間を短縮、もしくは、なくすことができるので、電流の書き込み時間を大幅に短縮することができるとともに、入力信号に良好に対応した駆動状態で各負荷を動作させることができる。
【０１２８】
＜電流駆動装置の第９の実施形態＞
図１３は、本発明に係る電流駆動装置の第９の実施形態を示す概略構成図である。ここで、上述した実施形態と同等の構成については、同一又は同等の符号を付して、その説明を簡略化又は省略する。
第９の実施形態に係る電流駆動装置は、上述した各実施形態に示した電流駆動装置に適用される、半導体チップに形成された構成を相互に階層化して、上位の半導体チップに設けられた複数の出力端子の各々を下位の複数の半導体チップの入力部に接続した構成を有している。なお、以下に示す具体例においては、上述した第８の実施形態に示した構成に適用した場合について説明するが、他の実施形態についても同様に適用することができる。
【０１２９】
本実施形態に係る電流駆動装置は、具体的には、図１３に示すように、第８の実施形態（図１２参照）に示した構成において、４ビット基準電流発生回路１０Ｊから各々異なる重み付けを有するように電流値が設定された基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８が共通に供給される上位の半導体チップＣＰ１１、ＣＰ１２、・・・ＣＰｙと、該上位の半導体チップＣＰ１１、ＣＰ１２、・・・ＣＰｙごとの複数の出力端子Ｔ１outに、入力端子Ｔ２inが接続され、複数の負荷に出力端子Ｔ２outが個別に接続された下位の半導体チップＣＰ２１、ＣＰ２２、・・・ＣＰｚと、を備えている。
【０１３０】
ここで、上位の半導体チップＣＰ１１、ＣＰ１２、・・・ＣＰｙは、シフトレジスタＳＦＲからのシフト出力（スイッチ切換信号）ＳＲａに基づく所定のタイミングで、４ビット基準電流発生回路１０Ｊから供給される基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８を取り込み保持する動作と、保持された基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８を、そのまま下位の半導体チップＣＰ２１、ＣＰ２２、・・・ＣＰｚに供給する動作を選択的に繰り返し実行する一対の４ビット基準電流記憶回路部９３ａ、９３ｂを備えた基準電流記憶回路９０Ｊと、該４ビット基準電流記憶回路部９３ａ、９３ｂのいずれか一方に選択的に接続するための個別のスイッチ手段ＳＷＡ、ＳＷＢのみが設けられている。すなわち、半導体チップＣＰ１１、ＣＰ１２、・・・ＣＰｙには、図１２に示したような、入力信号に基づく所定の電流値を有する電流を生成するための電流生成手段や後段の電流記憶回路を備えておらず、保持した基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８をそのまま出力して、出力端子Ｔ１out及び入力端子Ｔ２inを介して、下位の半導体チップＣＰ２１、ＣＰ２２、・・・ＣＰｚに供給する。
【０１３１】
また、下位の半導体チップＣＰ２１、ＣＰ２２、・・・ＣＰｚは、上述した第８の実施形態と同様に、図示を省略したシフトレジスタからのシフト出力（スイッチ切換信号）ＳＲｂに基づく所定のタイミングで、上位の半導体チップＣＰ１１、ＣＰ１２、・・・ＣＰｙから供給される基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８を取り込み保持する一対の４ビット基準電流記憶回路部９４ａ、９４ｂを備えた基準電流記憶回路９０Ｋと、該４ビット基準電流記憶回路部４ａ、９４ｂのいずれか一方に選択的に接続するための入力側スイッチ手段ＳＷＣと、デジタル入力信号ＩＮ１〜ＩＮ４に基づいて、４ビット基準電流記憶回路部９４ａ、９４ｂに保持された任意の基準電流を選択して、所定の電流値を有する電流を生成するための出力側スイッチ手段ＳＷＤと、デジタル入力信号ＩＮ１〜ＩＮ４に基づいて生成された所定の電流を、順次取り込み保持し、所定のタイミングで一斉に出力端子Ｔ２outを介して各負荷に負荷駆動電流を供給する電流記憶回路３０Ｊ及びスイッチ手段４０Ｊと、を備えて構成されている。
【０１３２】
このような構成を有する電流駆動装置において、４ビット基準電流発生回路１０Ｊから各々電流値の重み付けが異なる基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８が上位の半導体チップＣＰ１１、ＣＰ１２、・・・ＣＰｙに共通に供給され、シフトレジスタＳＦＲから順次出力されるシフト出力ＳＲａに基づいて、入力側スイッチ手段ＳＷＡが基準電流記憶回路９０Ｊを構成する一対の４ビット基準電流記憶回路部９３ａ、９３ｂの一方側に切り替わることにより、当該４ビット基準電流記憶回路部に上記基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８が個別に取り込まれて保持されるとともに、図示を省略した制御部から出力される出力イネーブル信号ＥＮａ、ＥＮｂ及び選択制御信号ＳＥＬに基づいて、出力側スイッチ手段ＳＷＢが基準電流記憶回路９０Ｊの他方側に切り替わることにより、他方側に既に保持されている基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８がそのまま各出力端子Ｔ１outを介して、下位の半導体チップＣＰ２１、ＣＰ２２、・・・ＣＰｚの入力端子Ｔ２inに供給される。
【０１３３】
そして、下位の半導体チップＣＰ２１、ＣＰ２２、・・・ＣＰｚに供給された基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８は、図示を省略したシフトレジスタから順次出力されるシフト出力ＳＲｂに基づいて、入力側スイッチ手段ＳＷＣが基準電流記憶回路９０Ｋを構成する一対の４ビット基準電流記憶回路部９３ａ、９３ｂの一方側に切り替わることにより、当該４ビット基準電流記憶回路部に上記基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８が個別に取り込まれて保持されるとともに、制御部から出力される出力イネーブル信号ＥＮｃ、ＥＮｄ及びデジタル入力信号ＩＮ１〜ＩＮ４に基づいて、出力側スイッチ手段ＳＷＤが基準電流記憶回路９０Ｋの他方側に切り替わるとともに、任意の基準電流記憶部を選択する。これにより、他方側に既に保持されている基準電流Ｉ１、Ｉ２、Ｉ４、Ｉ８が任意に選択されて合成され、負荷の駆動状態に応じた所定の電流値を有する電流Ｉｓが生成されて、後段の電流記憶回路３０Ｊに供給される。
【０１３４】
電流記憶回路３０Ｊに供給された電流Ｉｓは、図示を省略したシフトレジスタからのシフト出力ＳＲに基づいて、スイッチ手段４０Ｊが所定期間のみ順次オン動作して、基準電流記憶回路９０Ｋから出力側スイッチ手段ＳＷＢを介して供給される電流Ｉｓが各電流記憶回路３０Ｋに順次書き込み保持され、負荷を駆動する所定のタイミングで制御部から出力イネーブル信号ＥＮが印加されることにより、各電流記憶部３０Ｊに保持された電流が負荷駆動電流Ｉdvとして、各出力端子Ｔ２outを介して同一のタイミングで一斉に各負荷に出力される。
【０１３５】
したがって、本実施形態に係る電流駆動装置によれば、所定の電流を取り込み保持し、所定のタイミングで一斉に出力する機能を有する電流記憶回路を備えた半導体チップを、階層構造を有するように接続することにより、少数の上位の半導体チップに所定の電流又は基準電流を供給するだけで、複数の下位の半導体チップに該電流又は基準電流が順次転送され、所定の負荷駆動電流が各出力端子を介して、より多くの負荷に一括して供給されるので、各半導体チップ間、及び、同一の半導体チップに設けられる出力端子間における負荷駆動電流のバラツキを小さく抑制することができるとともに、実質的に、各半導体チップに設けられた電流記憶回路への電流又は基準電流の書き込み時間を大幅に短縮することができる。
【０１３６】
なお、本実施形態においては、上述した第８の実施形態に階層構造を適用した場合の構成を示したため、上位の半導体チップＣＰ１１、ＣＰ１２、・・・ＣＰｙと、下位の半導体チップＣＰ２１、ＣＰ２２、・・・ＣＰｚに形成される回路構成が異なるものとなったが、例えば、上述した第１の実施形態もしくは第４の実施形態に示した構成に適用した場合にあっては、同一の回路構成を有する半導体チップを適用することができる。
【０１３７】
＜表示装置の実施形態＞
次に、上述した電流駆動装置を表示装置の表示駆動回路に適用した場合について、図面を参照して説明する。
図１４は、本発明に係る表示装置の全体構成の一例を示す概略ブロック図であり、図１５は、本実施形態に係る表示装置に適用されるデータドライバ及び表示パネルの要部構成を示すブロック図であり、図１６は、本発明に係る表示装置に適用される走査ドライバの他の例を示す概略構成図である。
【０１３８】
図１４に示すように、本実施形態に係る表示装置１００は、概略、図１５に示すように、相互に並行して配設された複数の走査ライン（走査線）ＳＬ及び電源ライン（電源線）ＶＬと複数のデータライン（信号線）ＤＬとの各交点近傍に、後述する画素駆動回路ＤＣ及び有機ＥＬ素子（発光素子）ＯＥＬからなる複数の表示画素がマトリクス状に配列された表示パネル（画素アレイ）１１０と、表示パネル１１０の走査ラインＳＬに接続され、各走査ラインＳＬに所定のタイミングで順次ハイレベルの走査信号Ｖselを印加することにより、行ごとの表示画素群を選択状態に制御する走査ドライバ（走査駆動手段）１２０と、表示パネル１１０のデータラインＤＬに接続され、データラインＤＬへの表示データに応じた信号電流（階調電流Ｉpix）の供給状態を制御するデータドライバ（信号駆動手段）１３０と、表示パネル１１０の走査ラインＳＬに並行して配設された電源ラインＶＬに接続され、各電源ラインＶＬに所定のタイミングで順次ハイレベル又はローレベルの電源電圧Ｖscを印加することにより、表示画素群に表示データに応じた所定の信号電流（階調電流、駆動電流）を流下させる電源ドライバ（電源駆動手段）１４０と、後述する表示信号生成回路１６０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０及びデータドライバ１３０、電源ドライバ１４０の動作状態を制御する走査制御信号及びデータ制御信号、電源制御信号を生成、出力するシステムコントローラ１５０と、表示装置１００の外部から供給される映像信号に基づいて、表示データを生成してデータドライバ１３０に供給するとともに、該表示データを表示パネル１１０に画像表示するためのタイミング信号（システムクロック等）を生成、又は、抽出してシステムコントローラ１５０に供給する表示信号生成回路１６０と、を備えて構成されている。
【０１３９】
以下、上記各構成について具体的に説明する。
（表示パネル）
表示パネルにマトリクス状に配列された表示画素は、図１５に示すように、走査ドライバ１２０から走査ラインＳＬに印加される走査信号Ｖsel、及び、信号ドライバ１３０からデータラインＤＬに供給される信号電流、電源ドライバ１４０から電源ラインＶＬに印加される電源電圧Ｖscに基づいて、後述する表示画素への書込動作及び発光素子の発光動作を制御する画素駆動回路ＤＣと、供給される駆動電流の電流値に応じて発光輝度が制御される有機ＥＬ素子ＯＥＬと、を有して構成されている。
【０１４０】
ここで、画素駆動回路ＤＣは、概略、走査信号に基づいて該表示画素の選択／非選択状態を制御し、選択状態において表示データに応じた階調電流を取り込んで電圧レベルとして保持し、非選択状態において上記保持した電圧レベルに応じた駆動電流を流して発光素子を発光する動作を所定期間維持する機能を有している。
なお、画素駆動回路の具体回路例や回路動作については後述する。また、本発明に係る表示装置においては、画素駆動回路により発光制御される発光素子として、従来技術においても説明した有機ＥＬ素子や発光ダイオード等を良好に適用することができる。
【０１４１】
（走査ドライバ）
走査ドライバ１２０は、システムコントローラ１５０から供給される走査制御信号に基づいて、各走査ラインＳＬにハイレベルの走査信号Ｖselを順次印加することにより、各行ごとの表示画素を選択状態とし、データドライバ１３０によりデータラインＤＬを介して供給された表示データに基づく階調電流Ｉpixを表示画素に書き込むように制御する。
【０１４２】
走査ドライバ１２０は、具体的には、図１５に示すように、シフトレジスタとバッファからなるシフトブロックＳＢ１、ＳＢ２、・・・を、各走査ラインＳＬごとに対応して複数段備え、システムコントローラから供給される走査制御信号（走査スタート信号ＳＳＴＲ、走査クロック信号ＳＣＬＫ等）に基づいて、シフトレジスタにより表示パネル１１０の上方から下方に順次シフトしつつ生成されたシフト出力が、バッファを介して所定の電圧レベル（ハイレベル）を有する走査信号Ｖselとして各走査ラインＳＬに印加される。
【０１４３】
（データドライバ）
データドライバ１３０は、システムコントローラ１５０から供給される各種データ制御信号（出力イネーブル信号ＯＥ、データラッチ信号ＳＴＢ、サンプリングスタート信号ＳＴＲ、シフトクロック信号ＣＬＫ等）に基づいて、表示信号生成回路１６０から供給される表示データを所定のタイミングで取り込んで保持し、該表示データに対応する階調電圧（デジタル入力信号）を電流成分に変換して、所定のタイミングで階調電流Ｉpix（アナログ出力信号）として各データラインＤＬに供給する。
【０１４４】
ここで、データドライバ１３０は、具体的には、上述した第１乃至第４、又は、第７乃至第９の実施形態に示した電流駆動装置の構成のいずれかを適用することができる。
具体的には、第１乃至第４の実施形態に示した電流駆動装置を適用する場合にあっては、表示信号生成回路により映像信号に基づいて生成されたデジタル信号からなる表示データに基づいて、単一の電流発生回路において発光素子の輝度階調に応じた所定の電流を生成し、該電流を各ドライバチップに設けられた複数の出力端子に対応する各電流記憶回路に順次取り込んで保持し、その後、所定のタイミングで該保持された電流を階調電流（負荷駆動電流）として、各出力端子を介して表示パネルに配設された各データラインへ一斉に出力する。
【０１４５】
また、第７乃至第９の実施形態に示した電流駆動装置を適用する場合にあっては、単一の基準電流発生回路により、予め電流値が重み付けされて生成された複数の基準電流を、各ドライバチップに設けられた基準電流記憶回路に個別に取り込んで保持し、上記デジタル信号からなる表示データに基づいて、任意の基準電流を選択して合成した電流を、発光素子の輝度階調に応じた階調電流（負荷駆動電流）として各出力端子を介して表示パネルに配設された各データラインへ一斉に出力する。
【０１４６】
ここで、上述した各実施形態に係る電流駆動装置においては、負極性の電流成分が生成されて階調電流としてデータラインに供給されるので、上記階調電流に相当する電流が、データライン（表示パネル）側から出力端子を介してデータドライバ（電流駆動装置）方向に、引き込まれるように流下する。したがって、本実施形態に係る表示装置においては、発光素子が配置された各表示画素に、後述するような電流書き込み型の画素駆動回路が設けられた構成を有する表示パネルに良好に適用することができる。
【０１４７】
（システムコントローラ）
システムコントローラ１５０は、走査ドライバ１２０及びデータドライバ１３０、電源ドライバ１４０の各々に対して、動作状態を制御する走査制御信号及びデータ制御信号（上述した走査シフトスタート信号ＳＳＴＲや走査クロック信号ＳＣＬＫ、シフトスタート信号ＳＴＲやシフトクロック信号ＣＬＫ、ラッチ信号ＳＴＢ、出力イネ−ブル信号ＯＥ等）、電源制御信号（後述する電源スタート信号ＶＳＴＲ、電源クロック信号ＶＣＬＫ等）を出力することにより、各ドライバを所定のタイミングで動作させて走査信号Ｖsel及び階調電流Ｉpix、電源電圧Ｖscを生成、出力させ、後述する画素駆動回路における駆動制御動作（表示装置の駆動制御方法）を実行させて、所定の映像信号に基づく画像情報を表示パネル１１０に表示させる制御を行う。なお、システムコントローラ１５０は、上述した各実施形態に係る電流駆動装置に示した制御部を構成する。
【０１４８】
（電源ドライバ）
電源ドライバ１４０は、システムコントローラ１５０から供給される電源制御信号に基づいて、上記走査ドライバ１２０により各行ごとの表示画素群が選択状態に設定されるタイミングに同期して、電源ラインＶＬにローレベルの電源電圧Ｖscl（例えば、接地電位以下の電圧レベル）を印加することにより、電源ラインＶＬから表示画素（画素駆動回路）を介してデータドライバ１３０方向に、表示データに基づく階調電流Ｉpixに対応する書込電流（シンク電流）を引き込み、一方、走査ドライバ１２０により各行ごとの表示画素群が非選択状態に設定されるタイミングに同期して、電源ラインＶＬにハイレベルの電源電圧Ｖschを印加することにより、電源ラインＶＬから表示画素（画素駆動回路）を介して有機ＥＬ素子ＯＥＬ方向に、表示データに基づく階調電流Ｉpixに対応する駆動電流を流すように制御する。
【０１４９】
電源ドライバ１４０は、図１５に示すように、概略、上述した走査ドライバ１２０と同様に、シフトレジスタとバッファからなるシフトブロックＳＢ１、ＳＢ２、・・・を、各電源ラインＶＬごとに対応して複数段備え、システムコントローラから供給される走査制御信号と同期する電源制御信号（電源スタート信号ＶＳＴＲ、電源クロック信号ＶＣＬＫ等）に基づいて、シフトレジスタにより表示パネル１１０の上方から下方に順次シフトしつつ生成されたシフト出力が、バッファを介して所定の電圧レベル（走査ドライバによる選択状態においてはローレベル、非選択状態においてはハイレベル）を有する電源電圧Ｖscl、Ｖschとして各電源ラインＶＬに印加される。
【０１５０】
（表示信号生成回路）
表示信号生成回路１６０は、例えば、表示装置の外部から供給される映像信号から輝度階調信号成分を抽出し、表示パネル１１０の１行分ごとに表示データとしてデータドライバ１３０のデータレジスタ回路１３２に供給する。ここで、上記映像信号が、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成回路１６０は、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１５０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１５０は、表示信号生成回路１６０から供給されるタイミング信号に基づいて、走査ドライバ１２０やデータドライバ１３０、電源ドライバ１４０に対して供給する走査制御信号及びデータ制御信号、電源制御信号を生成する。
【０１５１】
なお、本実施形態においては、表示パネル１１０の周辺に付設されるドライバとして、図１４及び図１５に示すように、走査ドライバ１２０、データドライバ１３０及び電源ドライバ１４０を個別に配置した構成について説明したが、本発明はこれに限定されるものではなく、上述したように、走査ドライバ１２０及び電源ドライバ１４０は、タイミングが同期する同等の制御信号（走査制御信号及び電源制御信号）に基づいて動作するので、例えば、図１６に示すように、走査ドライバ１２０Ａに、走査信号の生成、出力タイミングに同期して電源電圧Ｖscを供給する機能を有するように構成したものであってもよい。このような構成によれば、周辺回路の構成を簡素化することができる。
【０１５２】
（表示画素:画素駆動回路）
次いで、上述した表示画素に適用される画素駆動回路の具体例について、図面を参照して説明する。
まず、本実施形態に係る表示装置に適用可能な画素駆動回路の基本構成及びその動作について説明する。
図１７は、本発明に係る表示装置に適用可能な画素駆動回路の基本構成の一例を示す回路構成図であり、図１８は、本実施形態に適用可能な画素駆動回路の基本動作を示す概念図である。図１９は、本実施形態に係る表示装置における画像情報の表示タイミングを示すタイミングチャ−トである。
【０１５３】
基本構成に係る画素駆動回路ＤＣｘは、例えば、図１７に示すように、表示パネル１１０に相互に直交するように配設された走査ラインＳＬとデータラインＤＬとの各交点近傍に、ゲート端子が走査ラインＳＬに、ソース端子が電源ラインＶＬに、ドレイン端子が接点Ｎ１に各々接続されたＮＭＯＳ薄膜トランジスタＴｒ１と、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎ２に各々接続されたＮＭＯＳ薄膜トランジスタＴｒ２と、ゲート端子が接点Ｎ１に、ソース端子及びドレイン端子が電源ラインＶＬ及び接点Ｎ２に各々接続されたＮＭＯＳ薄膜トランジスタＴｒ３と、接点Ｎ１及び接点Ｎ２間に接続されたコンデンサＣｓと、を備えた構成を有し、有機ＥＬ素子ＯＥＬのアノード端子が接点Ｎ２に、カソード端子が接地電位に各々接続されている。ここで、コンデンサＣｓは、薄膜トランジスタＴｒ３のゲート−ソース間に形成される寄生容量であってもよい。
【０１５４】
このような構成を有する画素駆動回路における発光素子（有機ＥＬ素子）の発光駆動制御は、例えば、図１９に示すように、一走査期間Ｔscを１サイクルとして、該一走査期間Ｔsc内に、特定の走査ラインに接続された表示画素群を選択して表示データに対応する信号電流を書き込み、信号電圧として保持する書込動作期間（又は、表示画素の選択期間）Ｔseと、該書込動作期間Ｔseに書き込み、保持された信号電圧に基づいて、上記表示データに応じた駆動電流を有機ＥＬ素子に供給して、所定の輝度階調で発光動作させる発光動作期間（又は、表示画素の非選択期間）Ｔnseと、を設定することにより実行される（Ｔsc＝Ｔse＋Ｔnse）。ここで、各行ごとに設定される書込動作期間Ｔseは、相互に時間的な重なりが生じないように設定される。
【０１５５】
（書込動作期間：選択期間）
すなわち、表示画素への書込動作（選択期間Ｔse）においては、図１９に示すように、まず、走査ドライバ１２０から特定の行（ｉ行目）の走査ラインＳＬに対して、ハイレベルの走査信号Ｖsel（Ｖslh）が印加されるとともに、電源ドライバ１４０から当該行（ｉ行目）の電源ラインＶＬに対して、ローレベルの電源電圧Ｖsclが印加される。また、このタイミングに同期して、データドライバ１３０により取り込まれた当該行（ｉ行目）の表示データに対応する負極性の階調電流（−Ｉpix）が各データラインＤＬに供給される。
【０１５６】
これにより、画素駆動回路ＤＣｘを構成する薄膜トランジスタＴｒ１及びＴｒ２がオン動作して、ローレベルの電源電圧Ｖsclが接点Ｎ１（すなわち、薄膜トランジスタＴｒ３のゲート端子及びコンデンサＣｓの一端）に印加されるとともに、データラインＤＬを介して負極性の階調電流（−Ｉpix）を引き込む動作が行われることにより、ローレベルの電源電圧Ｖsclよりも低電位の電圧レベルが接点Ｎ２（すなわち、薄膜トランジスタＴｒ３のソース端子及びコンデンサＣｓの他端）に印加される。
【０１５７】
このように、接点Ｎ１及びＮ２間（薄膜トランジスタＴｒ３のゲート−ソース間）に電位差が生じることにより、薄膜トランジスタＴｒ３がオン動作して、図１８（ａ）に示すように、電源ラインＶＬから薄膜トランジスタＴｒ３、接点Ｎ２、薄膜トランジスタＴｒ２、データラインＤＬを介して、データドライバ１３０に、階調電流Ｉpixに対応した書込電流Ｉａが流下する。
このとき、コンデンサＣｓには、接点Ｎ１及びＮ２間（薄膜トランジスタのＴｒ３のゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。また、電源ラインＶＬには、接地電位以下の電圧レベルを有する電源電圧Ｖsclが印加され、さらに、書込電流Ｉａがデータライン方向に流下するように制御されていることから、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ２）に印加される電位はカソード端子の電位（接地電位）よりも低くなり、有機ＥＬ素子ＯＥＬに逆バイアス電圧が印加されていることになるため、有機ＥＬ素子ＯＥＬには駆動電流が流れず、発光動作は行われない。
【０１５８】
（発光動作期間：非選択期間）
次いで、書込動作期間（選択期間Ｔse）終了後の有機ＥＬ素子の発光動作（非選択期間Ｔnse）においては、図１９に示すように、走査ドライバ１２０から特定の行（ｉ行目）の走査ラインＳＬに対して、ローレベルの走査信号Ｖsel（Ｖsll）が印加されるとともに、電源ドライバ１４０から当該行（ｉ行目）の電源ラインＶＬに対して、ハイレベルの電源電圧Ｖschが印加される。また、このタイミングに同期して、データドライバ１３０による階調電流の引き込み動作が停止される。
【０１５９】
これにより、画素駆動回路ＤＣｘを構成する薄膜トランジスタＴｒ１及びＴｒ２がオフ動作して、接点Ｎ１（すなわち、薄膜トランジスタＴｒ３のゲート端子及びコンデンサＣｓの一端）への電源電圧Ｖscの印加が遮断されるとともに、接点Ｎ２（すなわち、薄膜トランジスタＴｒ３のソース端子及びコンデンサＣｓの他端）へのデータドライバ１３０による階調電流の引き込み動作に起因する電圧レベルの印加が遮断されるので、コンデンサＣｓは、上述した書込動作において蓄積された電荷を保持する。
【０１６０】
このように、コンデンサＣｓが書込動作時の充電電圧を保持することにより、接点Ｎ１及びＮ２間（薄膜トランジスタのＴｒ３のゲート−ソース間）の電位差が保持されることになり、薄膜トランジスタＴｒ３はオン状態を維持する。また、電源ラインＶＬには、接地電位よりも高い電圧レベルを有する電源電圧Ｖschが印加されるので、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ２）に印加される電位はカソード端子の電位（接地電位）よりも高くなる。
【０１６１】
したがって、図１８（ｂ）に示すように、電源ラインＶＬから薄膜トランジスタＴｒ３、接点Ｎ２を介して、有機ＥＬ素子ＯＥＬに順バイアス方向に所定の駆動電流Ｉｂが流れ、有機ＥＬ素子ＯＥＬが発光する。ここで、コンデンサＣｓにより保持される電位差（充電電圧）は、薄膜トランジスタＴｒ３において階調電流Ｉpixに対応した書込電流Ｉａを流下させる場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流下する駆動電流Ｉｂは、上記書込電流Ｉａと同等の電流値を有することになる。これにより、選択期間Ｔse後の非選択期間Ｔnseにおいては、選択期間Ｔseに書き込まれた表示データ（階調電流）に対応する電圧成分に基づいて、薄膜トランジスタＴｒ３を介して、駆動電流が継続的に供給されることになり、有機ＥＬ素子ＯＥＬは表示データに対応する輝度階調で発光する動作を継続する。
【０１６２】
そして、上述した一連の動作を、図１９に示すように、表示パネルを構成する全ての行の表示画素群について順次繰り返し実行することにより、表示パネル１画面分の表示データが書き込まれて、所定の輝度階調で発光し、所望の画像情報が表示される。
ここで、本実施形態に係る画素駆動回路に適用される薄膜トランジスタＴｒ１〜Ｔｒ３については、特に限定するものではないが、薄膜トランジスタＴｒ１〜Ｔｒ３は全てｎチャネル型トランジスタにて構成することができるため、ｎチャネル型アモルファスシリコンＴＦＴを良好に適用することができる。その場合、すでに確立された製造技術を適用して、動作特性の安定した画素駆動回路を比較的安価に製造することができる。
【０１６３】
また、上述したような回路構成を有する画素駆動回路によれば、表示画質の高精細化に伴って、表示データの書込動作を行う際の各表示画素（各行ごと）の選択時間が短く設定された場合であっても、表示データの輝度階調に応じた比較的大きな電流値を有する階調電流をデータドライバにより引き込むように流下させて、発光素子を発光動作させるための発光制御トランジスタのゲート−ソース間に付設されたコンデンサＣｓ（薄膜トランジスタＴｒ３の寄生容量）に階調電流に対応した電圧を良好に充電する（書き込む）ことができるので、表示データの書き込み速度を向上させて表示応答特性の改善を図ることができる。
【０１６４】
したがって、表示パネルの大画面化や、表示画質の高精細化を図ることにより、表示パネルの接続端子数（すなわち、データドライバの出力端子数）が大幅に増加した場合であっても、出力端子間及び信号ドライバチップ間の出力電流（階調電流）のバラツキを抑制して表示ムラの発生等を抑制することができるとともに、より少ない端子数及び簡易な回路構成の信号ドライバで良好な階調表示を実現することができる表示装置を提供することができる。
【０１６５】
図２０は、本発明に係る表示装置の他の例の要部構成を示す概略ブロック図である。
上述した実施形態においては、表示パネルの各表示画素に画素駆動回路を備えたアクティブマトリクス型の駆動方式を採用した表示装置（表示パネル）を示したが、本発明はこれに限定されるものではなく、図２０に示すように、データドライバ１３０Ｂから延伸するデータラインＤＬと走査ドライバ１２０Ｂから延伸する走査ラインＳＬの交点に、例えば、アノード及びカソードを各々走査ライン及びデータラインに接続した発光ダイオード等の発光素子ＬＥＤを配置した単純マトリクス（パッシブマトリクス）型の表示パネルを採用した表示装置であっても良好に適用することができることはいうまでもない。
この場合、各発光素子に対して、表示データに対応した所定の電流値を有する発光駆動電流を個別に供給することにより、階調制御を行うことができるので、画像情報の表示速度の高速化を図りつつ、良好な多階調表示を実現することができる。
【０１６６】
また、図２０に示した単純マトリクス型の表示パネルを採用した表示装置にあっては、データドライバ１３０Ｂとして、上述した第１乃至第９の実施形態に示した電流駆動装置の構成のいずれかを適用することができる。
具体的には、単一の電流発生回路において、所定の一定の電流値を有する電流を生成し、該電流を各ドライバチップの複数の出力端子に対応して設けられた各電流記憶回路に順次取り込んで保持し、周知のパルス幅変調（ＰＷＭ）駆動方式を適用して、所定の表示期間に、デジタル信号からなる表示データに基づく個別の供給時間（パルス幅）で、該保持された電流を各出力端子を介して表示パネルに配設された各データラインへ一斉に出力する。これにより、各発光素子を表示データに対応した所定の輝度階調で発光動作させることができるので、画像情報を良好に多階調表示することができる。
【０１６７】
なお、上述した表示装置の実施形態においては、表示パネルの各表示画素に備えられる画素駆動回路として３個の薄膜トランジスタを備えた回路構成を示して説明したが、本発明はこの実施形態に限定されるものではなく、例えば、４個の薄膜トランジスタを備えた回路構成を有するものであってもよく、更には、上述の実施形態のデータラインから階調電流を引き込む形態の電流指定方式に限らず、データラインから階調電流を印加する形態をも含む、電流指定方式を適用した画素駆動回路を備えた表示装置であって、発光素子への駆動電流の供給を制御する発光制御トランジスタ、及び、階調電流の書込動作を制御する書込制御トランジスタを有し、表示データに応じた書込電流を保持した後、該書込電流に基づいて、上記発光制御トランジスタをオン動作させて駆動電流を供給して、発光素子を所定の輝度階調で発光させるものであれば、他の回路構成を有するものであってもよい。
【０１６８】
また、各表示画素に配置される発光素子についても特に限定しないが、供給される発光駆動電流の電流値に応じて所定の輝度階調で発光動作するものであれば、上述した有機ＥＬ素子や発光ダイオード以外の他の発光素子であってもよい。なお、上記においては、本発明に係わる電流駆動装置を表示装置の表示駆動回路に適用した場合について説明したが、本発明の電流駆動装置はこのような表示駆動装置に限るものではなく、例えば発光ダイオードを多数配列して形成されるプリンタヘッドの駆動回路等、電流印加によって駆動する素子を多数備えるデバイスの駆動回路に好適に適用できるものである。
【０１６９】
【発明の効果】
以上説明したように、第１の発明に係る電流駆動装置及びその駆動方法によれば、複数配列された発光素子等の複数の負荷の各々に対して、指定した所定の電流値又は同一の電流値を有する駆動電流を供給することにより、各負荷を所定の輝度階調等の駆動状態で動作させる電流駆動装置において、唯一の電流発生手段により、上記負荷の駆動状態を制御するための所定の電流値を有する電流が生成、出力され、例えば、複数の半導体チップに個別に形成された複数の電流記憶手段に共通に供給されて、所定のタイミングで順次取り込み保持されるので、各半導体チップの各電流記憶手段に、単一の電流源から供給される均一な電流特性を有する電流が保持される。したがって、比較的簡易な装置構成により、各半導体チップ間、及び、同一の半導体チップに設けられる出力端子間における駆動電流のバラツキ（出力特性のバラツキ）を小さく抑制することができる。また、例えば半導体チップごとの、所定の数の電流記憶手段ごとに設けられた入力電流記憶手段に電流発生手段から出力される電流を取り込んで保持した後、各半導体チップの各電流記憶回路に電流を取り込む動作を同時並行的に行うことができるため、全ての電流記憶回路に電流を取り込むために要する時間を大幅に短縮することができて、負荷への駆動電流の供給時間を長くすることができて、駆動状態を細かく制御することができる。
【０１７０】
また、第１の発明に係る電流駆動装置を表示装置の信号駆動回路（データドライバ）に適用することにより、各ドライバチップ（半導体チップ）間、及び、同一のドライバチップに設けられる出力端子間における駆動電流のバラツキを小さく抑制して、表示ムラの発生を抑制することができるとともに、各表示画素への書き込みサイクルを短縮して、表示画質の向上を図ることができる。
また、表示パネルの高精細化や大型化に伴って、表示パネルの接続端子数が増加し、ドライバチップ数が増加した場合であっても、単一の電流発生手段により全てのドライバチップの電流記憶手段に対して電流特性が均一な所定の電流値を有する電流を保持させることができるので、各ドライバチップ内の回路構成を簡素化して、装置規模の省スペース化や製品コストの削減を図ることができる。
【０１７１】
また、第２の発明に係る電流駆動装置及びその駆動方法は、複数配列された発光素子等の複数の負荷の各々に対して、指定した所定の電流値又は同一の電流値を有する駆動電流を供給することにより、各負荷を所定の輝度階調等の駆動状態で動作させる電流駆動装置において、複数の基準電流発生部からなる唯一の基準電流発生手段により生成、出力された複数の基準電流が、例えば、複数の半導体チップに個別に形成された複数の基準電流記憶手段に共通に供給されて個別に保持され、電流生成手段により所定数のデジタル入力信号に基づいて任意の基準電流記憶部を選択して、保持された基準電流を合成することにより、デジタル入力信号に対応したアナログ信号からなる所定の電流を生成して、所定のタイミングで該電流を駆動電流として、もしくは、保持された電流に基づいて生成される駆動電流を、複数の負荷に一斉に供給し、また、基準電流記憶手段が、更に、並列に配置され、夫々が複数の基準電流記憶部を備える一対の基準電流記憶回路部を備え、一方の基準電流記憶回路部に基準電流を取り込み保持する動作と、他方の基準電流記憶回路部に保持した基準電流に基づいて電流生成手段により電流を生成する動作を、同時に並行して実行するように構成されて、比較的簡易な装置構成により、各半導体チップ間、及び、同一の半導体チップに設けられる出力端子間における駆動電流のバラツキを抑制することができるとともに、各負荷を入力信号に良好に対応した駆動状態で動作させることができる。
【０１７２】
したがって、第２の発明に係る電流駆動装置を表示装置の信号駆動回路（データドライバ）に適用することにより、各ドライバチップ（半導体チップ）間、及び、同一の半導体チップに設けられる出力端子間における駆動電流のバラツキを抑制して、表示ムラの発生を抑制することができるとともに、所定のデジタル入力信号（表示データ）から良好な多階調表示に対応したアナログ信号（駆動電流）を生成することができるので、階調表示を一層鮮明化することができる表示装置を実現することができる。
【０１７３】
また、表示パネルの高精細化や大型化に伴って、表示パネルの接続端子数が増加し、ドライバチップ数が増加した場合であっても、単一の基準電流発生手段により全てのドライバチップの基準電流記憶手段に対して所定の重み付けを有する電流値が設定された均一な基準電流を保持させることができるので、各ドライバチップ内の回路構成を簡素化して、装置規模の省スペース化や製品コストの削減を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る電流駆動装置の第１の実施形態を示す概略構成図である。
【図２】本実施形態に適用可能な電流発生回路の一具体例を示す回路構成図である。
【図３】本実施形態に適用可能な電流記憶回路及びスイッチ手段からなる構成の一具体例を示す回路構成図である。
【図４】本実施形態に適用可能な電流記憶回路における基本動作を示す概念図である。
【図５】電流記憶回路における電流成分保持部の動作を説明するための等価回路である。
【図６】本発明に係る電流駆動装置の第２の実施形態を示す概略構成図である。
【図７】本発明に係る電流駆動装置の第３の実施形態を示す概略構成図である。
【図８】本発明に係る電流駆動装置の第４の実施形態を示す概略構成図である。
【図９】本発明に係る電流駆動装置の第５の実施形態を示す概略構成図である。
【図１０】本発明に係る電流駆動装置の第６の実施形態を示す概略構成図である。
【図１１】本発明に係る電流駆動装置の第７の実施形態を示す概略構成図である。
【図１２】本発明に係る電流駆動装置の第８の実施形態を示す概略構成図である。
【図１３】本発明に係る電流駆動装置の第９の実施形態を示す概略構成図である。
【図１４】本発明に係る表示装置の全体構成の一例を示す概略ブロック図である。
【図１５】本実施形態に係る表示装置に適用されるデータドライバの要部構成を示すブロック図である。
【図１６】本発明に係る表示装置に適用される走査ドライバの他の例を示す概略構成図である。
【図１７】本発明に係る表示装置に適用可能な画素駆動回路の基本構成を示す回路構成図である。
【図１８】本実施形態に適用可能な画素駆動回路の基本動作を示す概念図である。
【図１９】本実施形態に係る表示装置における画像情報の表示タイミングを示すタイミングチャ−トである。
【図２０】本発明に係る表示装置の他の例の要部構成を示す概略ブロック図である。
【符号の説明】
１０Ａ 電流発生回路
１０Ｇ 基準電流発生回路
２０Ａ シフトレジスタ
３０Ａ 電流記憶回路
４０Ａ スイッチ手段
９０Ｇ 基準電流記憶回路
１００ 表示装置
１１０ 表示パネル
１２０ 走査ドライバ
１３０ データドライバ
１４０ 電源ドライバ
１５０ システムコントローラ
１６０ 表示信号生成回路

Claims (24)

1. 各々に負荷が接続される出力端子を複数備え、該複数の出力端子の各々に対して、所定の電流値を有する駆動電流を出力することにより、前記複数の負荷を所定の駆動状態で動作させる電流駆動装置において、
   前記負荷の駆動状態を制御するための所定の電流値を有する電流を生成して出力する唯一の電流発生手段と、
   前記各出力端子ごとに設けられ、前記電流発生手段から出力される前記電流を、各々異なるタイミングで順次取り込んで保持し、前記負荷を駆動する所定のタイミングで、前記保持した前記電流に基づく前記駆動電流を、前記出力端子を介して一斉に出力する複数の電流記憶手段と、
   前記電流発生手段と所定の数の電流記憶手段の間に、前記複数の電流記憶手段における所定の数の電流記憶手段ごとに対応して設けられ、前記電流発生手段から出力される前記電流を異なるタイミングで順次取り込んで保持し、前記保持した電流を前記所定の数の電流記憶手段に順次供給する、複数の入力電流記憶手段と、
   を備えたことを特徴とする電流駆動装置。
2. 前記電流発生手段から出力される前記電流は、入力信号に基づく電流値を有するように設定されていることを特徴とする請求項１記載の電流駆動装置。
3. 前記各電流記憶手段は、並列に配置された一対の電流記憶部を備え、
   一方の電流記憶部に前記電流発生手段から出力される前記電流を取り込み保持する動作と、他方の電流記憶部に保持した電流に基づく前記駆動電流を前記各出力端子に出力する動作を、同時に並行して実行するように制御されることを特徴とする請求項１又は２記載の電流駆動装置。
4. 前記各電流記憶手段は、直列に配置された前段及び後段の電流記憶部を備え、
   前記前段の電流記憶部に前記電流発生手段から出力される前記電流を取り込み保持し、前記保持した電流を次段に転送する動作と、前記後段の電流記憶部に保持された前記前段の電流記憶部から転送された前記電流に基づく前記駆動電流を前記各出力端子に出力する動作を、同時に並行して実行するように制御されることを特徴とする請求項１又は２記載の電流駆動装置。
5. 前記電流発生手段は、
   前記複数の負荷の各々の駆動状態を制御するための所定数のデジタル入力信号に基づいて、第１の電流値を有する制御電流を生成する制御電流生成部と、
   前記制御電流に対して所定の電流比率となる第２の電流値を有する出力電流を生成して、前記電流記憶手段に出力する出力電流生成部と、
   を備え、
   前記第１の電流値は、前記第２の電流値よりも大きく設定されていることを特徴とする請求項１乃至４いずれかに記載の電流駆動装置。
6. 前記駆動電流は、各出力端子に対して所定の同一の電流値を有するように設定されていることを特徴とする請求項１記載の電流駆動装置。
7. 前記入力電流記憶手段は、並列に配置された一対の入力電流記憶部を備え、
   一方の入力電流記憶部に前記電流発生手段から出力される前記電流を取り込み保持する動作と、他方の入力電流記憶部に保持した電流を前記複数の電流記憶手段に供給する動作を、同時に並行して実行するように制御されることを特徴とする請求項１記載の電流駆動装置。
8. 前記電流駆動装置は、更に、前記複数の出力端子に接続され、前記出力端子から前記負荷に供給される前記駆動電流のパルス幅を設定するパルス幅設定手段を備え、
   前記パルス幅設定手段は、入力信号に応じて前記出力端子毎に前記パルス幅を設定することを特徴とする請求項１記載の電流駆動装置。
9. 少なくとも、前記複数の電流記憶手段及び前記出力端子は、少なくとも一つの半導体チップに形成されていることを特徴とする請求項１乃至８のいずれかに記載の電流駆動装置。
10. 前記電流発生手段は、前記半導体チップとは別個の半導体チップに形成されていることを特徴とする請求項９記載の電流駆動装置。
11. 前記電流発生手段は、前記半導体チップに形成されていることを特徴とする請求項９記載の電流駆動装置。
12. 前記半導体チップにおいて、少なくとも前記電流記憶手段は、前記電流をソース−ドレイン間に流下し、該電流に基づくソース−ゲート間電圧をソース−ゲート間の寄生容量に保持する電界効果型トランジスタを有して構成され、
    前記電界効果型トランジスタの移動度は、少なくとも２００ｃｍ^２／Ｖｓの値を有することを特徴とする請求項９記載の電流駆動装置。
13. 各々に負荷が接続される出力端子を複数備え、該複数の出力端子の各々に対して、所定の電流値を有する駆動電流を出力することにより、前記複数の負荷を所定の駆動状態で動作させる電流駆動装置において、
    相互に並列に配置され、かつ、各々異なる重み付けを有するように電流値が設定された基準電流を生成して出力する複数の基準電流発生部を備える唯一の基準電流発生手段と、
    前記基準電流発生手段における前記複数の基準電流発生部から出力される前記基準電流を個別に取り込んで保持する複数の基準電流記憶部を備える基準電流記憶手段と、
    前記複数の基準電流記憶部のうち、任意の前記基準電流記憶部を選択して所定の電流値を有する電流を生成する電流生成手段と、
    前記電流生成手段により生成される前記電流を各々異なるタイミングで順次取り込んで保持し、前記負荷を駆動する所定のタイミングで前記保持した前記電流に基づく前記駆動電流を、前記各出力端子に一斉に出力する複数の電流記憶手段と、
    を具備し、
    前記基準電流記憶手段は、並列に配置され、夫々前記複数の基準電流記憶部を備える一対の基準電流記憶回路部を備え、一方の基準電流記憶回路部に前記複数の基準電流発生部から出力される前記基準電流を取り込み保持する動作と、他方の基準電流記憶回路部に保持した基準電流に基づいて、前記電流生成手段により前記電流を生成する動作を、同時に並行して実行するように制御されることを特徴とする電流駆動装置。
14. 前記電流生成手段は、所定数のデジタル入力信号に基づいて、前記基準電流記憶手段における前記複数の基準電流記憶部のうち、任意の基準電流記憶部を選択し、該選択された前記基準電流記憶部に保持された前記基準電流を合成して前記電流を生成することを特徴とする請求項１３記載の電流駆動装置。
15. 少なくとも、前記基準電流記憶手段、前記電流生成手段、前記複数の電流記憶手段及び前記出力端子は、少なくとも一つの半導体チップに形成されていることを特徴とする請求項１３又は１４に記載の電流駆動装置。
16. 前記基準電流発生手段は、前記半導体チップとは別個の半導体チップに形成されていることを特徴とする請求項１５記載の電流駆動装置。
17. 前記基準電流発生手段は、前記半導体チップに形成されていることを特徴とする請求項１５記載の電流駆動装置。
18. 前記半導体チップにおいて、少なくとも前記電流記憶手段は、前記電流をソース−ドレイン間に流下し、該電流に基づくソース−ゲート間電圧をソース−ゲート間の寄生容量に保持する電界効果型トランジスタを有して構成され、
    前記電界効果型トランジスタの移動度は、少なくとも２００ｃｍ^２／Ｖｓの値を有することを特徴とする請求項１５記載の電流駆動装置。
19. 各々に負荷が接続される出力端子を複数備え、該複数の出力端子の各々に対して、所定の電流値を有する駆動電流を出力することにより、前記複数の負荷を所定の駆動状態で動作させる電流駆動装置の駆動方法において、
    唯一の電流発生手段により、前記負荷の駆動状態を制御するための所定の電流値を有する電流を生成して供給し、
    前記各出力端子ごとに個別に設けられた複数の電流記憶手段に、前記電流を各々異なるタイミングで順次取り込んで保持し、
    前記負荷を駆動する所定のタイミングで、前記各電流記憶手段に保持した前記電流に基づく前記駆動電流を、前記各出力端子に一斉に出力し、
    前記複数の電流記憶手段に電流を取り込んで保持する動作は、前記電流発生手段から出力される前記電流を前記複数の電流記憶手段に保持する動作に先立って、前記電流を、前記複数の電流記憶手段における所定の数の電流記憶手段ごとに対応して設けられた複数の入力電流記憶手段に取り込んで保持し、該各入力電流記憶手段に保持した前記電流を前記所定の数の電流記憶手段に順次供給する動作を含むことを特徴とする電流駆動装置の駆動方法。
20. 前記各電流記憶手段は、並列に配置された一対の電流記憶部を備え、
    一方の電流記憶部に前記電流発生手段から出力される前記電流を取り込み保持する動作と、他方の電流記憶部に保持した電流に基づく前記駆動電流を前記各出力端子に出力する動作を、同時並行的に実行することを特徴とする請求項１９記載の電流駆動装置の駆動方法。
21. 前記各電流記憶手段は、直列に配置された前段及び後段の電流記憶部を備え、
    前記前段の電流記憶部に、前記電流発生手段から出力される前記電流を取り込み保持し、前記保持した電流を次段に転送する動作と、前記後段の電流記憶部に保持された前記前段の電流記憶部から転送された電流に基づく前記駆動電流を前記各出力端子に出力する動作を、同時並行的に実行することを特徴とする請求項１９記載の電流駆動装置の駆動方法。
22. 各々に負荷が接続される出力端子を複数備え、該複数の出力端子の各々に対して、所定の電流値を有する駆動電流を出力することにより、前記複数の負荷を所定の駆動状態で動作させる電流駆動装置の駆動方法において、
    複数の基準電流発生部を備える唯一の基準電流発生手段により、各々異なる重み付けを有するように電流値が設定された基準電流を生成して供給し、
    基準電流記憶手段を構成する複数の基準電流記憶部に、前記基準電流を個別に取り込んで保持し、
    所定数のデジタル入力信号に基づいて、前記複数の基準電流記憶部のうち、任意の基準電流記憶部を選択し、該選択された前記基準電流記憶部に保持された前記基準電流を合成して所定の電流値を有する電流を生成し、
    前記各出力端子ごとに個別に設けられた複数の電流記憶手段に、前記生成された電流を各々異なるタイミングで順次取り込んで保持し、
    前記負荷を駆動する所定のタイミングで、前記各電流記憶手段に保持した前記電流に基づく前記駆動電流を、前記各出力端子に一斉に出力し、
    前記基準電流記憶手段は、並列に配置され、夫々前記複数の基準電流記憶部を備える一対の基準電流記憶回路部を備え、一方の基準電流記憶回路部に前記基準電流発生手段から出力される前記基準電流を取り込み保持する動作と、他方の基準電流記憶回路部に前記保持した基準電流に基づいて、前記所定の電流値を有する電流を生成して、前記複数の電流記憶手段に出力する動作を、同時並行的に実行することを特徴とする電流駆動装置の駆動方法。
23. 表示パネルの行方向に配設された走査線及び列方向に配設された信号線の交点近傍に配置された複数の表示画素に対して、表示信号に応じた所定の電流値を有する駆動電流を供給することにより、前記表示画素を所定の表示階調となるように駆動して、前記表示パネルに所望の画像情報を表示する表示装置において、
    少なくとも、
    前記表示素子の表示状態を制御するための所定の電流値を有する電流を生成して出力する唯一の電流発生手段と、複数の出力端子の各々に対応して設けられた複数の電流記憶手段と、を備えた電流駆動装置を有する信号駆動回路と、
    前記走査線の各々に、所定のタイミングで任意の前記走査線に接続された前記表示画素を選択して、該表示画素へ前記信号駆動回路から前記信号線を介して出力される前記駆動電流を供給して、前記表示素子を駆動するための走査信号を印加する走査駆動回路と、
    を備え、
    前記信号駆動回路は、少なくとも、所定数の前記電流記憶手段及び前記出力端子を備えた複数の半導体チップにより構成され、
    前記複数の半導体チップは、第１の数の上位の前記半導体チップの出力端子が第２の数の下位の前記半導体チップの入力端子に順次接続されるように階層化され、
    前記上位の半導体チップの各々において、前記唯一の電流発生手段から出力される前記電流を、各々異なるタイミングで前記各電流記憶手段に順次取り込んで保持し、前記下位の半導体チップの各々に供給し、
    前記下位の半導体チップの各々において、前記上位の半導体チップの各々から供給される電流を、所定のタイミングで前記各電流記憶手段に順次に取り込んで保持し、前記表示素子を駆動する所定のタイミングで、前記保持した前記電流に基づく前記駆動電流を、前記出力端子を介して一斉に前記信号線の各々に供給することを特徴とする表示装置。
24. 表示パネルの行方向に配設された走査線及び列方向に配設された信号線の交点近傍に配置された複数の表示画素に対して、表示信号に応じた所定の電流値を有する駆動電流を供給することにより、前記表示画素を所定の表示階調となるように駆動して、前記表示パネルに所望の画像情報を表示する表示装置において、
    少なくとも、相互に並列に配置され、かつ、各々異なる重み付けを有するように電流値が設定された基準電流を生成して出力する複数の基準電流発生部からなる唯一の基準電流発生手段と、前記複数の基準電流発生部から出力される前記基準電流を個別に取り込んで保持する複数の基準電流記憶部からなる基準電流記憶手段と、前記複数の表示素子の各々に接続される出力端子ごとに設けられた複数の電流記憶手段と、からなる電流駆動装置を有する信号駆動回路と、
    前記走査線の各々に、所定のタイミングで任意の前記走査線に接続された前記表示画素を選択して、該表示画素へ前記信号駆動回路から前記信号線を介して出力される前記駆動電流を供給して、前記表示素子を駆動するための走査信号を印加する走査駆動回路と、
    を備え、
    前記信号駆動回路は、少なくとも、所定数の前記電流記憶手段及び前記出力端子を備えた複数の半導体チップにより構成され、
    前記複数の半導体チップは、第１の数の上位の前記半導体チップの出力端子が第２の数の下位の前記半導体チップの入力端子に順次接続されるように階層化され、
    前記上位の半導体チップの各々において、前記唯一の基準電流発生手段の前記複数の基準電流発生部から出力される前記基準電流を前記複数の基準電流記憶手段の各々に取り込んで保持し、前記下位の半導体チップの各々に供給し、
    前記下位の半導体チップの各々において、前記上位の半導体チップの各々から供給される電流を、所定のタイミングで前記複数の基準電流記憶手段の各々に順次に取り込んで保持し、所定数のデジタル入力信号に基づいて、前記複数の基準電流記憶部に個別に保持された前記基準電流から、前記複数の負荷の各々の駆動状態を制御するための所定の電流値を有する電流を生成して出力し、前記複数の電流記憶手段に出力し、各々異なるタイミングで前記複数の電流記憶手段に順次取り込んで保持し、前記表示素子を駆動する所定のタイミングで、前記複数の電流記憶手段に保持した前記電流に基づく前記駆動電流を、前記出力端子を介して一斉に前記信号線の各々に供給することを特徴とする表示装置。

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