JP4273718B2 - 電流サンプリング回路及びそれを用いた電流出力型駆動回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、表示装置、例えば、有機ELディスプレイの駆動回路に利用される電流サンプリング回路及びそれを用いた電流出力型駆動回路に関するものである。
【0002】
【従来の技術】
液晶ディスプレイやPDP(プラズマディスプレイパネル)などの薄型の表示パネルが商品化されているが、近年、素子自身が発光するため、鮮やかなコントラストで視野角が広く応答性も良く、かつバックライトが不要で薄型化に適している有機ELディスプレイが注目を集めている。有機ELディスプレイには、輝度ムラが発生しやすく大型化が困難であり、発光体の有機物の劣化が発生しやすく、鮮やかな赤を出しにくいなどの問題点があるが、インチサイズにおいては実用化段階に入り、13〜15インチサイズについては、材料、製造技術及び駆動回路の進歩により、近年、試作パネルが発表されている。
【0003】
有機EL素子は、ダイオードのような曲線的な電流−電圧特性をもっており、輝度−電流特性は直線的な比例関係をもっている。このように有機EL素子やTFTのトランジスタには、しきい電圧があって、そのばらつきが大きい。このため、有機ELディスプレイパネルでは、液晶ディスプレイのような電圧制御の駆動回路ではなく、輝度と比例関係をもつ電流制御の駆動回路を用いることで、ディスプレイパネルの輝度ムラを小さくすることが提案されている。
【0004】
パソコンやTVなどの用途の液晶パネルでは、多ビットの階調表示が要求される。パネル上に形成される低温ポリシリコンTFTの回路だけではDACなどの複雑な回路を作成するのは困難なため、垂直方向のデータ線を駆動する電圧出力型のドライバICをパネルの周辺部に接着してモジュール化することが行なわれている。このため、有機ELディスプレイパネルにおいても有機EL素子の駆動に適した電流出力型駆動回路が望まれている。
【0005】
図31は、電圧−電流変換回路の一構成例を示している。ここで、電圧−電流変換回路は、入力電圧に応じた電流を負荷側(例えば、有機EL素子)に出力する。図31に示すように、電圧−電流変換回路は、オペアンプOPA1と抵抗素子R1、トランジスタQ1によって構成されている。オペアンプOPA1の正の入力端子に入力電圧Vinが印加され、トランジスタQ1のベースがオペアンプOPA1の出力端子に接続され、エミッタが抵抗素子R1を介して電源電圧VDDに接続されている。オペアンプOPA1の負の入力端子がトランジスタQ1のエミッタに接続されている。
【0006】
上述したように構成されている電圧−電流変換回路において、抵抗素子R1とトランジスタQ1の接続点の電圧は入力電圧Vinに等しくなるように制御されて、電源電圧VDDと入力電圧Vinの電圧差及び抵抗素子R1の抵抗値に応じた電流Iout が出力される。
この電圧−電流変換回路において、変換誤差を小さくするためには抵抗素子R1の抵抗値のバラツキ、オペアンプOPA1のオフセット電圧及びトランジスタQ1のしきい値電圧のバラツキを小さくしなければならない。
【0007】
図32は、上述した図31に示す電圧−電流変換回路を用いた電流出力型駆動回路の一例を示している。図示のように、この駆動回路において、図30に示す電圧−電流変換回路を複数用いて、複数の入力電圧に応じてそれぞれ複数の駆動電流を出力する。複数の電圧−電流変換回路をチップ上に形成するために、例えば、チップの長手方向のサイズが通常の半導体製造装置の露光可能な20mm(ミリメートル)程度とすると、電流出力用のピン数が200ピン程度の場合、電流出力用のパッドの間隔は約75μm(マイクロメートル)以下となる。このような狭いピッチの中にオペアンプを配置することは困難であるし、2個分のピッチを用いたとしてもオフセット電圧を小さくするためのタスキがけのレイアウトは困難である。また、チップサイズが大きいので、チップの端から端まで分散して配置された抵抗素子のバラツキが数%程度発生してしまうことがある。
【0008】
次に電流出力型のDAC(D/A変換器)を用いた電流出力型駆動回路について説明する。電流は電圧と異なって、複数の回路で直接共用することはできない。即ち、電圧出力型のDACのように抵抗分圧により複数の基準電圧を設けて共用することでDACの回路を簡素化することはできない。したがって、図33に示すような複数の出力を持つカレントミラー回路と電流出力型のDACを組み合わせた回路構成となる。
【0009】
図34は、図33に示したカレントミラー回路とDACを組み合わせた電流出力型駆動回路の一例を示している。図示のように、チップ上にカレントミラー回路、電流折り返しのカレントミラー回路及び複数の電流出力型のDACが配置されている。カレントミラー回路は、出力電流間のばらつきを小さくするため、抵抗素子同士の距離やトランジスタ同士の距離をできるだけ小さくしてチップのレイアウトが設計される。このため、一度に全部のDACに分配せずに折り返しのカレントミラー回路でツリー構造にして供給するが、折り返しの回数が多すぎると誤差が増える。また、電流出力型のDACにおいて、電流は直接共用できないので出力パッドの個数だけ必要となる。このように、高階調、即ち多ビットのDACをパッドの間隔でレイアウトしなければならない。これは、チップのレイアウトの設計を困難にする。
【0010】
電流出力型駆動回路の場合には、DACの出力側に複数チャネル分のサンプルホールド回路を設けて時分割で逐次書き込むことで、DACの個数を減らしてDACをパッド間隔でレイアウトしなくてもよい方法がある。このような構成をとるとDACの個数が減るので高階調用の多ビットのDACがレイアウトしやすくなり、かつカレントミラー回路の折り返しの回数が減らせる。
電圧出力型駆動回路の場合はサンプルホールド回路で電圧をホールドするが、電流出力型駆動回路の場合は電流をホールドしなければならない。有機ELディスプレイではディスプレイパネル側の回路において、電流をホールドする回路として電流サンプリング(カレントサンプリング)回路が既に提案されている。
【0011】
図35は、有機ELのディスプレイパネル側で用いられているカレントサンプリング回路の一構成例を示している。図示のように、このカレントサンプリング回路は、ドレインが電源電圧VDDに接続されたMOSトランジスタM1と、MOSトランジスタM1のゲートと電源電圧VDDの間に設けられた容量素子C1と、MOSトランジスタM1のドレイン−ゲート間に設けられたスイッチSW1と、入力端子TinとMOSトランジスタM1のドレインの間に設けられたスイッチSW3と、出力端子Tout とMOSトランジスタM1のドレインの間に設けられたスイッチSW4と、容量素子C1と並列に設けられたスイッチSW7で構成されている。
【0012】
図36は、図35に示すカレントサンプリング回路の基本動作を示すタイミングチャートである。電流書き込み時には、スイッチSW1とスイッチSW3はオンし、スイッチSW4はオフする。即ち、電流書き込み時にはMOSトランジスタM1はダイオード接続した状態になり、そのときのドレイン電圧、即ちゲート電圧がスイッチSW1を通して、容量素子C1のホールドノード側の電極に印加する。書き込みからホールドに移る時には、スイッチSW1が先にオフして電圧をホールドしてそれからスイッチSW3が後にオフする。電流読み出し時には、スイッチSW1とスイッチSW3がオフした状態でスイッチSW4がオンする。このため、MOSトランジスタM1は容量素子C1にホールドされたゲート電圧によって決まる飽和電流を流す。スイッチSW7は電流を流している時間を制御してディスプレイの輝度を変えるためのディスチャージ用のスイッチで、通常はオフのままで、ディスチャージのときにオンする。
【0013】
【発明が解決しようとする課題】
ところで、上述した従来のカレントサンプリング回路を用いて電流出力型駆動回路を構成する場合、容量素子C1の容量値をあまり大きくすることができない。そして、高階調のディスプレイ用の駆動回路にカレントサンプリング回路を用いると、容量素子C1に保持された電圧が数mV(ミリボルト)の変化でも輝度の変化として視認されてしまうという不利益がある。
【0014】
また、MOSトランジスタM1において、書き込み時にはドレイン電圧とゲート電圧が等しいが、電流読み出し時にはドレイン電圧とゲート電圧の間に差が生じる。MOSトランジスタM1のドレイン電圧は、書き込み時には電源電圧VDD側から決まるが、電流読み出し時には出力端子Tout 側の負荷回路、即ちパネル側の回路で決まり反対側の電源電圧より決まる。このため、電流書き込み時と電流読み出し時ではMOSトランジスタM1のドレイン電圧は数ボルトも異なることがある。また、電流読み出し時の電圧はパネル側のTFTトランジスタのばらつきによって大きくばらつくことがある。MOSトランジスタM1のドレイン電圧が電流書き込み時と電流読み出し時とで異なっているため、MOSトランジスタM1自身が本来もっているドレイン−ゲート間の容量によって容量素子C1にホールドしていた電圧が影響を受けて、書き込み時の電流と読み出し時の電流が異なってしまう。
このような電流出力型駆動回路を用いて有機ELのディスプレイパネルを駆動すると高階調の画像表示を実現することは困難になる。
【0015】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、電流サンプリング回路を用いて、電流出力型D/A変換回路の出力電流を時分割で複数の電流サンプリング回路に書き込むことでD/A変換回路の数を減らし、多ビットのD/A変換回路をレイアウト可能として、また、チップ内の基準電流の分配を簡素化して電流の精度を向上させ、高階調の有機ELディスプレイに適した電流サンプリング回路及び電流出力型駆動回路を提供することにある。
【0016】
【課題を解決するための手段】
上記目的を達成するため、本発明の電流サンプリング回路は、本発明によれば、ソースが第1の電源に接続され、ドレイン−ゲート間に第1のスイッチ回路が設けられている第1のMOSトランジスタと、上記第1のMOSトランジスタのゲートと上記第1の電源間に設けられた第1の容量素子と、ソースが上記第1のMOSトランジスタのドレインに接続され、ドレイン−ゲート間に第2のスイッチ回路が設けられている第2のMOSトランジスタと、上記第2のMOSトランジスタのゲートと上記第1の電源間に設けられた第2の容量素子と、電流入力端子と上記第2のMOSトランジスタのドレイン間に設けられ、第1の制御信号によりオン/オフ制御される第3のスイッチ回路と、電流出力端子と上記第2のMOSトランジスタのドレイン間に設けられ、第2の制御信号によりオン/オフ制御される第4のスイッチ回路と、ドレインとソースが上記第1のMOSトランジスタのゲートと上記第1のスイッチに接続され、ゲートに印加される第3の制御信号に応じて、上記第1のスイッチ回路と逆にオン/オフ制御される第3のMOSトランジスタと、ドレインとソースが上記第2のMOSトランジスタのゲートと上記第2のスイッチに接続され、ゲートに印加される第4の制御信号に応じて、上記第2のスイッチ回路と逆にオン/オフ制御される第4のMOSトランジスタと、第1のクロックと上記第1の制御信号の論理積から生成された第1の出力信号を上記第1のスイッチ回路の第1の制御端子に供給すると共に上記第1の出力信号を反転させて上記第3の制御信号を発生させて上記第3のMOSトランジスタのゲートに供給する第1の論理回路と、第2のクロックと上記第1の制御信号の論理積から生成された第2の出力信号を上記第2のスイッチ回路の第2の制御端子に供給すると共に上記第2の出力信号を反転させて上記第4の制御信号を発生させて上記第4のMOSトランジスタのゲートに供給する第2の論理回路と、を有する部分回路が二つ設けられ、上記二つの部分回路が上記第1と第2の制御信号により交互に電流書き込みモードと電流読み出しモードに制御され、上記電流書き込みモードのとき、上記第1の出力信号により上記第1のスイッチ回路がオンし、上記第2の出力信号により上記第2のスイッチ回路がオンし、上記第1の制御信号により上記第3のスイッチ回路がオンするように制御され、上記第2の制御信号により上記第4のスイッチ回路がオフするように制御され、上記電流入力端子からの入力電流に応じて、上記第1のMOSトランジスタのゲート電圧を上記第1の容量素子に保持し、上記第2のMOSトランジスタのゲート電圧を上記第2の容量素子に保持し、上記電流読み出しモードのとき、上記第1の出力信号により上記第1のスイッチ回路がオフし、上記第2の出力信号により上記第2のスイッチ回路がオフし、上記第1の制御信号により上記第3のスイッチ回路がオフするように制御され、上記第2の制御信号により上記第4のスイッチ回路がオンするように制御され、上記電流出力端子から上記電流書き込みモードのときの上記電流入力端子からの入力電流に応じた電流を出力し、上記部分回路が1つの半導体チップ上に形成されたことを特徴とする。
【0017】
また、本発明では、好適には、上記電流書き込みモードのとき、上記第1のスイッチ回路、第2のスイッチ回路、第3のスイッチ回路の順にオフする。
【0028】
また、本発明では、好適には、上記第2のMOSトランジスタのドレインとダミーの負荷回路との間に設けられている第5のスイッチ回路を有し、当該第5のスイッチ回路は、上記電流書き込みモードが終了し、上記電流読み出しモードが開始するまでの間、オンするように制御され、上記第2のMOSトランジスタのドレインからの出力電流を上記ダミーの負荷回路に出力させる。
【0031】
また、本発明では、好適には、所定の電流を供給するD/A変換回路の出力端子と上記二つの部分回路のうち、一方の部分回路の上記電流入力端子との間に設けられている第1の電流切り換えスイッチ回路と、上記D/A変換回路の出力端子と上記二つの部分回路のうち、他方の部分回路の上記電流入力端子との間に設けられている第2の電流切り換えスイッチ回路とを有する。
【0032】
また、本発明では、好適には、所定の電流を供給するD/A変換回路の出力電流を折り返して出力するカレントミラー回路を有し、上記二つの部分回路のうち、一方の部分回路の上記電流入力端子が上記カレントミラー回路の一方の電流出力端子に接続され、上記二つの部分回路のうち、他方の部分回路の上記電流入力端子が上記カレントミラー回路の他方の電流出力端子に接続されている。
【0033】
また、本発明の電流出力型駆動回路は、入力データに応じて、複数チャネルの電流を出力する電流出力型駆動回路であって、上記入力データを保持するレジスタアレイと、上記レジスタアレイの保持データに応じた電流を出力する電流出力型D/A変換回路と、第1群と第2群の電流サンプリング回路を有し、上記D/A変換回路の出力電流の読み書きを行う電流出力回路と、を有し、上記第1群と第2群の電流サンプリング回路は、ソースが第1の電源に接続され、ドレイン−ゲート間に第1のスイッチ回路が設けられている第1のMOSトランジスタと、上記第1のMOSトランジスタのゲートと上記第1の電源間に設けられた第1の容量素子と、ソースが上記第1のMOSトランジスタのドレインに接続され、ドレイン−ゲート間に第2のスイッチ回路が設けられている第2のMOSトランジスタと、上記第2のMOSトランジスタのゲートと上記第1の電源間に設けられた第2の容量素子と、電流入力端子と上記第2のMOSトランジスタのドレイン間に設けられ、第1の制御信号によりオン/オフ制御される第3のスイッチ回路と、電流出力端子と上記第2のMOSトランジスタのドレイン間に設けられ、第2の制御信号によりオン/オフ制御される第4のスイッチ回路と、ドレインとソースが上記第1のMOSトランジスタのゲートと上記第1のスイッチに接続され、ゲートに印加される第3の制御信号に応じて、上記第1のスイッチ回路と逆にオン/オフ制御される第3のMOSトランジスタと、ドレインとソースが上記第2のMOSトランジスタのゲートと上記第2のスイッチに接続され、ゲートに印加される第4の制御信号に応じて、上記第2のスイッチ回路と逆にオン/オフ制御される第4のMOSトランジスタと、第1のクロックと上記第1の制御信号の論理積から生成された第1の出力信号を上記第1のスイッチ回路の第1の制御端子に供給すると共に上記第1の出力信号を反転させて上記第3の制御信号を発生させて上記第3のMOSトランジスタのゲートに供給する第1の論理回路と、第2のクロックと上記第1の制御信号の論理積から生成された第2の出力信号を上記第2のスイッチ回路の第2の制御端子に供給すると共に上記第2の出力信号を反転させて上記第4の制御信号を発生させて上記第4のMOSトランジスタのゲートに供給する第2の論理回路と、を有する部分回路が設けられ、上記部分回路が上記第1と第2の制御信号により電流書き込みモードと電流読み出しモードに制御され、上記電流書き込みモードのとき、上記第1の出力信号により上記第1のスイッチ回路がオンし、上記第2の出力信号により上記第2のスイッチ回路がオンし、上記第1の制御信号により上記第3のスイッチ回路がオンするように制御され、上記第2の制御信号により上記第4のスイッチ回路がオフするように制御され、上記D/A変換回路から上記電流入力端子を介して供給された入力電流に応じて、上記第1のMOSトランジスタのゲート電圧を上記第1の容量素子に保持し、上記第2のMOSトランジスタのゲート電圧を上記第2の容量素子に保持し、上記電流読み出しモードのとき、上記第1の出力信号により上記第1のスイッチ回路がオフし、上記第2の出力信号により上記第2のスイッチ回路がオフし、上記第1の制御信号により上記第3のスイッチ回路がオフするように制御され、上記第2の制御信号により上記第4のスイッチ回路がオンするように制御され、上記電流出力端子から上記電流書き込みモードのときの上記電流入力端子からの入力電流に応じた電流を出力し、1つの半導体チップ上に形成された上記部分回路がそれぞれ上記出力電流のチャネル分だけ設けられていることを特徴とする。
【0035】
また、本発明では、好適には、上記第1群と第2群の電流サンプリング回路において、電流書き込みモードで動作するとき、上記各チャネルに対応する上記複数の部分回路が順次に上記D/A変換回路の出力電流に応じて、電流書き込みを行う。
【0036】
また、本発明では、好適には、上記第1群と第2群の電流サンプリング回路において、同じチャネルに対応する上記各部分回路の上記電流出力端子が共通に接続され、当該接続点と対応するチャネルの電流出力パッドとの間に、駆動対象の負荷回路の電圧に応じた耐圧電圧を有する電流出力トランジスタが設けられている。
【0037】
また、本発明では、好適には、上記制御回路は、外部から供給されるラッチパルスに応じて、上記各チャネルに対応するチャネル選択信号を順次出力する。
【0038】
また、本発明では、好適には、上記レジスタアレイは、上記制御回路によって出力される上記チャネル選択信号に応じて、当該チャネル選択信号により選択したチャネルに対応する上記入力データを選択して、上記D/A変換回路に出力する。
【0039】
また、本発明では、好適には、上記制御回路は、外部から供給されるラッチパルスに応じて、当該ラッチパルスの周期ごとに論理ハイレベルと論理ローレベルに保持されるイネーブル信号を出力する。
【0040】
また、本発明では、好適には、上記第1群と第2群の電流サンプリング回路は、上記イネーブル信号に応じて電流書き込みモードと電流読み出しモードに制御され、上記イネーブル信号が上記論理ハイレベルにあるとき、上記第1群の電流サンプリング回路は電流書き込みモードに制御され、上記第2群の電流サンプリング回路が電流読み出しモードに制御され、上記イネーブル信号が上記論理ローレベルにあるとき、上記第2群の電流サンプリング回路が電流書き込みモードに制御され、上記第1群の電流サンプリング回路が電流読み出しモードに制御される。
【0041】
また、本発明では、好適には、上記第1群と第2群の電流サンプリング回路は、上記イネーブル信号に応じて上記電流書き込みモードに制御されているとき、上記D/A変換回路の出力電流を時分割して、上記各部分回路に電流書き込みを行い、上記イネーブル信号に応じて上記電流読み出しモードに制御されているとき、上記各部分回路から書き込み電流に応じた電流を同時に出力する。
【0042】
また、本発明では、好適には、上記D/A変換回路の電流出力側にダミーの電流サンプリング回路が設けられ、順次に電流出力が行われる上記複数のチャネルのうち、最後のチャネルの電流出力が終了してから、次に第1のチャネルの電流出力が開始するまで、上記D/A変換回路の出力電流が上記ダミーの電流サンプリング回路に出力される。
【0043】
また、本発明では、好適には、上記制御回路は、隣接した複数のD/A変換回路ごとに一つ設けられ、上記複数のD/A変換回路の動作を制御する。
【0044】
また、本発明では、好適には、外部から供給されるシステムクロック信号を分周して上記制御回路に供給する分周回路を有する。
【0045】
また、本発明では、好適には、外部から供給されるシステムクロック信号を2分周する2分周器と、上記2分周器の出力信号を0.5分周刻みで設定可能な分周比で分周するプログラマブル分周器と、上記プログラマブル分周器の出力信号を所定の回数だけカウントするカウンタと、上記カウンタの出力信号に応じて、クロック信号の出力を停止させるクロックイネーブル回路とを有するクロック信号生成回路をさらに有する。
【0046】
さらに、本発明では、好適には、上記制御回路は、上記2分周器、上記クロックイネーブル回路及び上記プログラマブル分周器の出力信号に応じて、上記レジスタアレイ、上記D/A変換回路及び上記第1群と第2群の電流サンプリング回路を含む電流出力回路の動作を制御するための制御信号を生成する。
【0049】
本発明の電流出力型駆動回路において、電流出力のチャネル分だけ1つの半導体チップ上に形成された電流サンプリング回路が設けられている、これらの電流サンプリング回路により、電流書き込みのとき、D/A変換回路の出力電流を時分割して各チャネル分順次取り込み、電流読み出しのとき、電流書き込み時に各チャネルに取り込んだ電流に等しい電流を各チャネルに対応する電流サンプリング回路によって同時に出力され、負荷回路に供給される。
【0050】
【発明の実施の形態】
第1実施形態
図1は本発明に係る電流サンプリング回路(カレントサンプリング回路)の第1の実施形態を示す回路図である。
図示のように、本実施形態のカレントサンプリング回路は、ソースが電源電圧VDDに接続され、ドレイン−ゲート間が第1のスイッチ回路SW1によりオン/オフ制御される第1のMOSトランジスタM1と、第1のMOSトランジスタM1のゲートと電源電圧VDD間に設けられた第1の容量素子C1と、ソースが第1のMOSトランジスタM1のドレインに接続され、ドレイン−ゲート間が第2のスイッチ回路SW2によりオン/オフ制御される第2のMOSトランジスタM2と、第2のMOSトランジスタM2のゲートと電源電圧VDD間に設けられた第2の容量素子C2と、電流入力端子Tinと第2のMOSトランジスタM2のドレイン間に設けられた第3のスイッチ回路SW3と、電流出力端子Tout と第2のMOSトランジスタM2のドレイン間に設けられた第4のスイッチ回路SW4とで構成されている。
【0051】
図2は、本実施形態のカレントサンプリング回路の動作を示すタイミングチャートである。以下、図1及び図2を参照しつつ、本実施形態のカレントサンプリング回路の動作を説明する。
【0052】
電流書き込み時(入力時)には第4のスイッチ回路SW4がオフした状態で第1のスイッチ回路SW1、第2のスイッチ回路SW2及び第3のスイッチ回路SW3がオンして、第1のMOSトランジスタM1と第2のMOSトランジスタM2は各々ダイオード接続した状態となり、入力電流(DACの出力電流)が各々のMOSトランジスタに流れて、各々のトランジスタのドレイン電圧=ゲート電圧が容量素子C1及び容量素子C2に書き込まれる。
電流書き込みからホールド状態に移る時には、第4のスイッチ回路SW4がオフした状態で第1のスイッチ回路SW1、第2のスイッチ回路SW2、第3のスイッチ回路SW3の順番にオフして、第1のMOSトランジスタM1のドレイン電圧=ゲート電圧、第2のMOSトランジスタM2のドレイン電圧=ゲート電圧の順にホールドする。
【0053】
電流読み出し時(出力時)には、第1のスイッチ回路SW1、第2のスイッチ回路SW2及び第3のスイッチ回路SW3がオフした状態で第4のスイッチ回路SW4がオンして、出力端子Tout に読み出した電流が出力される。
本発明のカレントサンプリング回路が従来のカレントサンプリング回路と異なる点は、MOSトランジスタM1とスイッチ回路SW3とSW4の接続点に、第2のMOSトランジスタM2が追加され、そのゲート電圧を保持するための容量素子C2と電流書き込みを制御するためのスイッチ回路SW2が追加された点である。
【0054】
本実施形態において、第2のMOSトランジスタM2を追加したことにより、このトランジスタが電流読み出し時にはカスコードの回路として動作して、第1のMOSトランジスタのドレイン電圧において、電流書き込み時と電流読み出し時の変動を数Vから数百mVへと約1/10(−20dB)に減少する働きがある。MOSトランジスタのドレイン電圧の変動が抑制されることにより、チャネル長変動効果が抑制されるとともに、保持電圧に対するゲート・ドレイン間容量の影響が抑制される。これにより電流書き込み時と電流読み出し時の電流値の差を非常に小さくすることが可能である。このため、負荷側の回路のばらつきによる影響が抑制される。
【0055】
第2実施形態
図3は本発明に係るカレントサンプリング回路の第2の実施形態を示す回路図である。
図示のように、本実施形態のカレントサンプリング回路が前記の第1のカレントサンプリング回路と異なる点は、容量素子C1のホールドノード側にスイッチ回路SW5が追加され、容量素子C2のホールドノード側にスイッチ回路SW6が追加された点である。既に述べたように、半導体回路をチップ上に集積化した場合には、容量素子C1や容量素子C2の値を大きく設計することは困難で、その容量値が最大でも数pFの値となる。このため、スイッチング動作にともなって発生するチャージ電荷の影響も無視できない。
【0056】
図4は、本実施形態のカレントサンプリング回路の動作を示すタイミングチャートである。
図4に示すように、本実施形態のカレントサンプリング回路が上述した本発明の第2のカレントサンプリング回路と異なる点は、スイッチ回路SW5はSW1と逆の動作を行ないスイッチ回路SW6はSW2の逆の動作を行なっている点である。これにより、スイッチ回路SW1とSW2がオン/オフするときに発生するチャージ電荷がスイッチ回路SW5とSW6によってキャンセルされ、スイッチング素子のオン/オフに伴うチャージ電荷の影響を低減できる。
【0057】
第3実施形態
図5は本発明に係るカレントサンプリング回路の第3の実施形態を示す回路図である。
本実施形態のカレントサンプリング回路は、図3に示す本発明の第2の実施形態のカレントサンプリング回路の一具体例である。
【0058】
図5に示すように、本実施形態のカレントサンプリング回路において、NANDゲートNG1とインバータINV1の出力信号により、スイッチング素子SW1とSW5が制御され、NANDゲートNG2とインバータINV2の出力信号により、スイッチング素子SW2とSW6が制御される。また、インバータINV3の出力信号により、スイッチング素子SW3が制御され、インバータINV5の出力信号により、スイッチング素子SW4が制御される。
【0059】
なお、図5に示すように、本実施形態のカレントサンプリング回路において、スイッチング素子SW1,SW2,SW5とSW6は、pMOSトランジスタにより構成され、スイッチング素子SW3とSW4は、nMOSトランジスタにより構成されている。
【0060】
NANDゲートNG1の入力端子にそれぞれクロック信号CK1とインバータINV3の出力信号が入力され、NANDゲートNG2の入力端子にそれぞれクロック信号CK2とインバータINV3の出力信号が入力される。
NANDゲートNG3の入力端子にそれぞれ選択信号SELと書き込みイネーブル信号WEが印加される。
インバータINV1の入力端子がNANDゲートNG1の出力端子に接続され、インバータINV2の入力端子がNANDゲートNG2の出力端子に接続され、インバータINV3の入力端子がNANDゲートNG3の出力端子に接続されている。
また、インバータINV4の入力端子に、出力イネーブル信号OEが印加される。インバータINV5の入力端子がインバータINV4の出力端子に接続されている。
【0061】
本実施形態のカレントサンプリング回路において、電流書き込み(サンプリング)のとき、選択信号SELと書き込みイネーブル信号WEがともにハイレベルに保持されるとき、インバータINV3の出力がハイレベルとなり、スイッチング素子SW3がオンする。このとき、クロック信号CK1とCK2がハイレベルに保持されるので、NANDゲートNG1とNG2の出力がハイレベル、インバータINV1とINV2の出力がローレベルにそれぞれ保持される。このとき、スイッチング素子SW1,SW2とSW3がオンし、その他のスイッチング素子SW4,SW5とSW6がオフする。これにより、トランジスタM1とM2のゲート電圧がそれぞれキャパシタC1とC2によって保持される。
【0062】
電流書き込み終了後、クロック信号CK1とCK2が順次ローレベルに切り換わる。これに応じて、スイッチング素子SW1とSW2が順次オフ状態に切り換わる。一方、スイッチング素子SW1のオフするに伴って、スイッチング素子SW5がオンし、スイッチング素子SW2がオフするに伴って、スイッチング素子SW6がオンする。
そして、書き込みイネーブル信号WEがローレベルに切り換わると、スイッチング素子SW3がオフする。このとき、キャパシタC1とC2により、トランジスタM1とM2のゲート電圧がそれぞれ保持される。
【0063】
電流読み出し(電流出力)のとき、出力イネーブル信号OEがハイレベルに保持される。これに応じて、スイッチング素子SW4がオンするので、キャパシタC1とC2に保持されている電圧により、トランジスタM1とM2がそれぞれのゲート電圧によって決まる飽和電流を流し、この電流が出力端子Tout から負荷側に出力される。
【0064】
本実施形態のカレントサンプリング回路において、好適には、スイッチング素子SW5を構成するMOSトランジスタのチャネル幅はスイッチング素子SW1を構成するMOSトランジスタのチャネル幅の約1/2に形成される。または、3本のゲートのうち、1本をスイッチング素子SW5として使用して2本をスイッチング素子SW1として使用する。なお、スイッチング素子SW2とSW6を構成するMOSトランジスタについても同様である。
【0065】
電流書き込みからホールド状態に移る時、スイッチング素子SW1とSW2がオフする時に発生するチャージ電荷をキャンセルすることが正確な書き込み電流をホールドするために重要である。スイッチング素子SW1やSW2がオフするより先にスイッチング素子SW5やSW6がオンしてしまうと、キャンセルする効果が非常に小さくなってしまう。このため、スイッチング素子SW1とSW2を駆動するNAND出力より後のインバータの出力でスイッチング素子SW5とSW6を駆動する。
【0066】
本実施形態のカレントサンプリング回路によれば半導体集積回路化した場合に問題になるスイッチング動作の影響も改善でき、これにより電流書き込み時と電流読み出し時の電流値は十分な精度で一致して、かつ、出力負荷側の回路のばらつきによる影響が抑制される。
【0067】
以上、カスコードの構成を有するMOSトランジスタを追加することにより出力電流精度の改善及び負荷側のバラツキによる影響を低減できる利点について説明したが、カスコードの構成をとることにより電源電圧のマージンが少なくなるという不利益が発生する。以下、電源電圧マージンを広げるための具体的な方法について説明する。
【0068】
カレントサンプリング回路が動作するのに必要な電圧Vmax は以下の式(1)〜式(5)で与えられる。まず、ここで、VGS1 =Veff1+Vth、VGS2 =Veff2+Vthとおくと、第1のMOSトランジスタM1について、次式が成立する。
【0069】
【数1】
【0070】
同様に、第2のMOSトランジスタM2について、次式が得られる。
【0071】
【数2】
【0072】
式(1)と(2)において、W1とW2は、それぞれトランジスタM1とM2のチャネル幅を示し、LはトランジスタM1とM2のチャネル長を示す。Imaxは、電流出力型駆動回路の出力電流の最大値である。
【0073】
式(1)と(2)におけるVeff1とVeff2は、MOSトランジスタM1とM2に電流を流すために必要な実効的な電圧と言える。この実効的な電圧が小さいと、ドレイン−ゲート間のカップリング容量の影響やスイッチング素子SW1、SW2のオン/オフ時の影響を受けやすくなる。
カスコードの構成をとるMOSトランジスタM1とM2に印加される最大の電圧Vmax は、次式によって与えられる。
【0074】
【数3】
【0075】
式(3)において、定数αは、スイッチング素子SW3とSW4を構成するMOSトランジスタのドレイン−ソース間の電圧で、α=VDS≒0.2V程度である。DAC出力との接続を考えると、最大電圧Vmax は、次式によって与えられる。
【0076】
【数4】
Vmax ≦(1/2)VDD …(4)
【0077】
ここで、Vth=0.75V、VDD=4.75Vとすると、次の結果が得られる。
【0078】
【数5】
Veff1+Veff2=0.675V …(5)
【0079】
式(5)によると、Veff1やVeff2は、数百mVというかなり小さな電圧をとることが分かる。サンプリングホールド時に発生する数mVの誤差も問題になるため、回路設計においてもレイアウト設計においても十分な注意が必要である。
【0080】
第4実施形態
図6〜図8は本発明に係るカレントサンプリング回路の第4の実施形態の各実施例を示す回路図である。
図6〜図8に示す実施例は、図1に示す本発明の第1の実施形態のカレントサンプリング回路とほぼ同じ構成を有する。ただし、それぞれの実施例において、MOSトランジスタM1とM2のチャネル長、バルクバイアスまたはしきい値電圧が上述した本発明の第1の実施形態と異なる。
【0081】
まず、図6に示すカレントサンプリング回路の実施例では、MOSトランジスタM2のチャネル幅がMOSトランジスタM1のチャネル幅より大きく形成されている。即ち、ここで、MOSトランジスタM1のチャネル幅をW1、MOSトランジスタM2のチャネル幅をW2とすると、W2>W1である。
【0082】
カレントサンプリング回路の電流読み出し時には、MOSトランジスタM2はカスコードのトランジスタの働きをし、MOSトランジスタM1側で出力電流が決まる。MOSトランジスタM1のゲート電圧がずれると、読み出し電流が目標の電流値よりずれてしまう。しかし、MOSトランジスタM2のゲート電圧が多少ずれてもカスコードの働きには問題がない。
このため、本実施形態のカレントサンプリング回路では、Veff1>Veff2、即ち、W2>W1の条件でMOSトランジスタM1とM2のチャネル幅を設計することによって、電流読み出し時の出力電流の精度を改善できる。
【0083】
次に、図7に示すカレントサンプリング回路の実施例では、MOSトランジスタM2のバルクバイアス電圧をそのソースからとる。即ち、図7に示すように、MOSトランジスタM2の基板(バルク)がそのソースに接続されている。これによって、MOSトランジスタM2のバルクバイアス電圧がそのソース電圧によって決まる。
【0084】
MOSトランジスタM2の基板が電源電圧VDDに接続する場合、ソース電圧とバルク電圧に差があるため、基板バイアス効果により、式(3)の代わりに、次式が成り立つ。
【0085】
【数6】
Imax =(1/2)β(W2/L)*{VGS2 −(Vth+ΔVth)}2…(6)
【0086】
本実施例のカレントサンプリング回路において、MOSトランジスタM2のバルクをソースに接続することで、基板バイアス効果分ΔVthだけ最大出力電流Imax が大きくなる。
【0087】
図8に示すカレントサンプリング回路の実施例では、MOSトランジスタM1とM2のしきい値電圧Vthは通常より低く形成されている。即ち、MOSトランジスタM1とM2は低しきい値電圧トランジスタからなる。
【0088】
上述した式(3)によると、電圧Vmax はトランジスタM1とM2のしきい値電圧Vthに影響される。このため、本実施例のように、低しきい値電圧のMOSトランジスタM1とM2を用いることにより、トランジスタM1とM2の実行的な電圧Veff1とVeff2を維持しつつ、電圧Vmax を低くすることができる。即ち電圧Vmax を低くしてもカレントサンプリング回路が正常に動作でき、低電源電圧での動作特性が改善される。
【0089】
第5実施形態
図9〜図10は本発明に係るカレントサンプリング回路の第5の実施形態の各実施例を示す回路図である。
図9に示す本実施形態のカレントサンプリング回路の実施例は、図5に示す本発明のカレントサンプリング回路の第3の実施形態の回路例とほぼ同じ構成を有する。ただし、本実施例のカレントサンプリング回路において、スイッチング素子SW1とSW2は、それぞれpMOSトランジスタM3とM4によって構成され、かつ、トランジスタM4のチャネル幅がトランジスタM3のチャネル幅より大きく形成されている。
【0090】
本実施例のカレントサンプリング回路において、スイッチング素子SW2を構成するMOSトランジスタM4は、中間電圧付近で電流を流さなければならない。電源電圧が低下したときに、トランジスタの基板バイアス効果による影響で、電流を流しにくくなってしまう。そのため、スイッチング素子SW1を構成するMOSトランジスタM3のチャネル幅W3よりもスイッチング素子SW2を構成するMOSトランジスタM4のチャネル幅W4の方を大きく設計することにより、低電源電圧で動作するときにスイッチング素子SW2の電流を所定値に保持することができ、カレントサンプリング回路の動作特性が改善される。
【0091】
図10は、本実施形態のカレントサンプリング回路のもう一つの実施例を示す回路図である。
図示のように、本実施例のカレントサンプリング回路は、図9に示すカレントサンプリング回路の実施例とほぼ同じ構成を有するが、図9の実施例との相違点は、スイッチング素子SW2が並列に接続されているpMOSトランジスタM4とnMOSトランジスタM5によって構成されている。
【0092】
上述したように、スイッチング素子SW2は、中間電圧付近で電流を流さなければならない。このため、本実施例のカレントサンプリング回路では、スイッチング素子SW2をpMOSトランジスタM4とnMOSトランジスタM5を並列に接続して構成している。これにより、中間電圧でも十分な電流を流せるようになり、カレントサンプリング回路の動作特性が改善される。
【0093】
第6の実施形態
図11〜13は、本発明に係るカレントサンプリング回路の第6の実施形態の実施例を示す回路図である。
なお、本実施形態のカレントサンプリング回路は、その電流保持特性を改善するための工夫が施されている。
【0094】
図11に示すカレントサンプリング回路の実施例において、ホールド状態では、スイッチング素子SW1を構成するMOSトランジスタM3、スイッチング素子SW2を構成するMOSトランジスタM4、及びスイッチング素子SW3とSW4を構成するMOSトランジスタは何れもオフしている。
【0095】
このため、MOSトランジスタM1のドレイン電圧とMOSトランジスタM2のドレイン電圧は電源電圧VDDに等しくなる。したがって、容量素子C1に保持された電圧は、スイッチング素子SW1を構成するMOSトランジスタM3のリーク電流によって次第に電源電圧VDDに向かって経時変化することになる。同様に、容量素子C2に保持された電圧は、スイッチング素子SW2を構成するMOSトランジスタM4のリーク電流によって次第に電源電圧VDDに向かって経時変化することになる。
【0096】
MOSトランジスタのリーク電流はゲート長がプロセスのバラツキによって短くなってしきい値電圧Vthが低下したときに急激に増加する。
本実施例のカレントサンプリング回路において、スイッチング素子SW1を構成するMOSトランジスタM3とスイッチング素子SW2を構成するMOSトランジスタM4のチャネル長の設計値を通常よりも大きめに設計する。即ち、図11に示すように、MOSトランジスタM3とM4のチャネル長をL+αとする。これによって、ホールド時にトランジスタM3とM4のリーク電流が低減するので、保持特性の劣化を防止できる。
【0097】
図12に示すカレントサンプリング回路の実施例において、他のカレントサンプリング回路の実施例に較べて、スイッチング素子SW7及びMOSトランジスタM8を追加することにより、ホールド状態のとき、トランジスタM1とM2に電流経路を形成する。これによって、スイッチング素子SW1とSW2の電圧差を低減させ、リーク電流の低減を図る。
【0098】
図12において、トランジスタM8はダイオード接続され、ダミーの負荷回路を形成している。ホールドのとき、スイッチング素子SW7がオンするので、カスコード接続されているトランジスタM1とM2にトランジスタM8からなるダミーの負荷回路が直列接続される。このため、電流書き込み時にキャパシタC1とC2に保持されている電圧により、トランジスタM1とM2がオン状態に保持されるので、電源電圧VDDから、トランジスタM8からなるダミーの負荷回路までに電流経路が形成され、電流が流れる。これにより、スイッチング素子SW1の両端の電圧差やスイッチング素子SW2の両端の電圧差が小さくなるので、これらのスイッチング素子SWのリーク電流を小さくすることができる。
【0099】
図13は、図12に示す本実施例のカレントサンプリング回路の動作を示すタイミングチャートである。
図13に示すように、電流書き込みのとき、スイッチング素子SW1,SW2及びSW3がオンし、その他のスイッチング素子がオフする。この状態において、入力端子Tinから入力される電流に応じて生じたトランジスタM1とM2のゲート電圧がそれぞれ容量素子C1とC2によって保持される。
【0100】
次に、ホールドのとき、スイッチング素子SW5,SW6及びSW7がオンし、他のスイッチング素子がオフする。この状態において、トランジスタM1とM2及びトランジスタM8が、電源電圧VDDと基準電位VSSの間で直列接続されるので、トランジスタM1とM2に、キャパシタC1とC2によって保持されているゲート電圧に応じた電流が流れる。
これによって、トランジスタM1とM2それぞれのゲート−ソース間電圧が低下する。即ち、オフ状態にあるスイッチング素子SW1とSW2の両端の電圧が低下する。このため、スイッチング素子SW1とSW2のリーク電流が低減され、カレントサンプリング回路の保持特性が改善される。
【0101】
次に、電流読み出しのとき、スイッチング素子SW4がオンし、それ以外のスイッチング素子がすべてオフする。このとき、キャパシタC1とC2に保持されている電圧により、トランジスタM1とM2それぞれのゲート電圧が決まり、それに応じた出力電圧Iout がスイッチング素子SW4を介して、負荷回路に出力される。
【0102】
上記の本実施形態の各実施例によれば、カレントサンプリング回路の電流保持特性を改善でき、例えば、数μsec(マイクロ秒)〜数十μsecの間でホールドしても全く視認できないレベルに経時変化を抑えることができる。即ち、本実施形態の各実施例によれば、カレントサンプリング回路の電流保持特性を向上させることができ、これにより電流書き込み時に負荷回路に供給する出力電流を書き込み電流とほぼ一致させることでき、出力電流を高精度に制御することが可能である。
【0103】
以上、本発明のカレントサンプリング回路のそれぞれの実施形態を説明した。以下、本発明のカレントサンプリング回路を用いて構成された電流出力型駆動回路について説明する。
【0104】
第7の実施形態
図14は、本発明に係る電流出力型駆動回路の一実施形態を示す構成図である。図示のように、本実施形態の電流出力型駆動回路は、テスト回路10、制御回路20、書き込み回路30、基準電流源回路40、フラグ用双方向シフトレジスタ50、画像データ用レジスタアレイ60、制御信号発生回路70−1,70−2、DAC(電流出力型)80−1,80−2,…,80−3,80−4及び電流出力回路90−1,90−2,90−3,90−4により構成されている。
【0105】
テスト回路10は、入力信号TOUT,TMODE及びTCLKに応じて、回路全体の動作をテストする。
制御回路20は、方向制御信号DIR、リセット信号RESET、ロードパルスLOAD、ラッチパルスLATCH及びクロック信号MCLKに応じて、書き込み回路30、フラグ用双方向シフトレジスタ50及び制御信号発生回路70−1,70−2にそれぞれ駆動クロック信号や制御信号を出力する。
書き込み回路30は、制御回路20からの駆動クロック信号や制御信号に基づき、入力されるmビットの画像データDin0 ,Din1 ,…,Dinm-1 をラッチして、好適にはシリアル・パラレル変換により動作周波数を低くして、画像データ用レジスタアレイ60に出力する。
【0106】
基準電流源回路40は、例えば、ある1つのドライバIC(電流出力型駆動回路)の基準電流発生回路の外部抵抗接続端子REXTとGNDの間に抵抗を接続して、その抵抗値に応じて基準電流出力端子IREFOUTにディスプレイパネル上のドライバICに共通する基準電流を発生する。各ドライバICは入力信号NEXTREFの制御にしたがって基準電流入力端子IREFINを通して基準電流をドライバIC内部に取り込んで、必要な出力本数に増やされて、DAC70−1〜70−4に出力する。
フラグ用双方向シフトレジスタ50は、方向制御信号DIRや制御回路20から入力される駆動クロック信号や制御信号にしたがって、シフトレジスタの両端からそれぞれ入力されるフラグ信号START/NEXTとNEXT/STARTを左または右の何れかの方向にシフトし、シフトしたフラグ信号を画像データ用レジスタアレイ60に供給して、書き込み回路30から入力される画像データを書き込むレジスタアレイの位置(アドレス)を選択する。
画像データ用レジスタアレイ60は、ダブルバッファ型のレジスタから構成されており、書き込み回路30から入力される画像データを前段のレジスタで保持し、LATCH信号の入力に応じて保持した画像データを後段のレジスタに転送し、制御信号発生回路70から入力されるチャネル選択信号に応じて、DAC80−1,80−2,80−3及び80−4に順次出力する。
【0107】
DAC80−1,80−2,80−3及び80−4は、電流出力型ディジタル/アナログ変換回路である。即ち、これらの変換回路は、画像データ用レジスタアレイ60から順次入力される画像データに対応した電流信号を発生し、電流出力回路90−1,90−2,90−3,90−4に時分割で出力する。
電流出力回路90−1,90−2,90−3,90−4は、前述した本発明に係るカレントサンプリング回路及び高耐圧または中耐圧の電流出力トランジスタによって構成されている。これらの電流出力回路は、DAC80−1,80−2,80−3及び80−4から入力される画像データに対応した変換電流をサンプリングして保持し、そして、保持した電流をLOAD信号の入力に応じて複数の出力端子に出力する。
【0108】
本実施形態の電流出力型駆動回路は、外部から供給される制御信号に基づき、入力される画像データDin0 ,Din1 ,…,Dinm-1 を保持して、そして保持した画像データをチャネル選択信号に従って複数のDAC80−1,80−2,80−3及び80−4の何れかに出力する。
DAC80−1,80−2,80−3及び80−4により、基準電流源回路40から供給された基準電流及び入力される画像データに応じた電流が生成される。電流出力回路90−1,90−2,90−3及び90−4により、DAC80−1,80−2,80−3及び80−4から供給された電流を保持して、そして保持した電流がLOAD信号の入力に応じて複数の出力端子に出力される。
【0109】
図15は、本実施形態の電流出力回路の一構成例を示す構成図である。
図示のように、電流出力回路90は、それぞれ複数のカレントサンプリング回路からなる第1のバンク91、第2のバンク92及びディスプレイパネルを駆動するのに必要な電圧に足りる中耐圧または高耐圧の所定の耐圧を有する複数のトランジスタからなる電流出力トランジスタアレイ93によって構成されている。
【0110】
図15に示すように、第1のバンク91と第2のバンク92に、出力電流のチャネルの数だけそれぞれ複数のカレントサンプリング回路が配置されている。第1のバンク91の各チャネルのカレントサンプリング回路は、第2のバンク92のそれぞれのチャネルのカレントサンプリング回路に対応して配置されている。さらに、第1のバンク91と第2のバンク92の各チャネルのカレントサンプリング回路は、電流出力トランジスタアレイ93の各チャネルの所定の耐圧を有するトランジスタに対応して配置されている。
【0111】
例えば、第1のバンク91において、1チャネル目のカレントサンプリング回路91−1と第2のバンク92の1チャネル目のカレントサンプリング回路92−1、並びに電流出力トランジスタアレイ93における1チャネル目の所定の耐圧を有するトランジスタ93−1に対応して配置されている。カレントサンプリング回路91−1の電流出力端子IOUTとカレントサンプリング回路92−1の電流出力端子IOUTが所定の耐圧を有するトランジスタ93−1のソースに共通に接続されている。同様に、第1のバンク91のnチャネル目のカレントサンプリング回路91−nと第2のバンク92のnチャネル目のカレントサンプリング回路92−n、並びに電流出力トランジスタアレイ93におけるnチャネル目の所定の耐圧を有するトランジスタ93−nに対応して配置されている。カレントサンプリング回路91−nの電流出力端子IOUTとカレントサンプリング回路92−nの電流出力端子IOUTが所定の耐圧を有するトランジスタ93−nのソースに共通に接続されている。電流出力トランジスタアレイ93において、所定の耐圧を有するトランジスタ93−1,93−2,…,93−nのドレインは、それぞれ出力パッド94−1,94−2,…,94−nに接続されている。
【0112】
第1のバンク91及び第2のバンク92のすべてのカレントサンプリング回路の電流入力端子IINは、図15に示していない電流出力型DACの電流出力端子に接続されている。第1のバンク91のカレントサンプリング回路と第2のバンク92のカレントサンプリング回路は、制御信号OE0、OE1に応じて交互に書き込みモードと、読み出しモードに制御される。これらのカレントサンプリング回路により、DACの出力電流に応じた駆動電流を電流出力トランジスタ93−1,93−2,…,93−nを介して負荷側に出力する。
【0113】
本実施形態の電流出力回路90は、例えば、有機EL素子を駆動する場合、10V〜20V程度の電圧で、DACの出力電流に応じた駆動電流を有機EL素子の供給する必要がある。このため、各出力チャネルごとに1個の中耐圧または高耐圧の所定の耐圧を有するトランジスタ93−1〜93−nを設けて、カレントサンプリング回路からの出力電流をパッド94−1〜94−nを介して、各チャネルの有機EL素子に出力することで高電圧に対応している。
【0114】
本実施形態のカレントサンプリング回路は、上述した本発明のカレントサンプリング回路の各実施形態及び実施例の回路に対応する。ここで、例えば、カレントサンプリング回路は、図5に示すカレントサンプリング回路の第3の実施形態によって構成される。
【0115】
本実施形態の各カレントサンプリング回路において、選択信号SELと書き込みイネーブル信号WEがアクティブ状態(例えば、ハイレベル)のとき、クロック信号CK1とCK2により設定したタイミングでカレントサンプリング回路のキャパシタC1とC2にDACからの出力電流に応じたゲート電圧が取り込まれて、保持される。そして、読み出しイネーブル信号OEがアクティブ状態(例えば、ハイレベル)のとき、キャパシタC1とC2に保持されているゲート電圧に応じた電流が出力される。このため、本実施形態の電流出力回路90によって、各カレントサンプリング回路により、DACの出力電流に基づき、高精度の駆動電流が各チャネルの有機EL素子に供給される。
【0116】
図16は、本実施形態の電流出力型駆動回路の動作を示すタイミングチャートである。以下、図15及び図16を参照しつつ、本実施形態の動作について説明する。
図15に示すように、第1のバンク91と第2のバンク92のカレントサンプリング回路は、交互にイネーブル信号OE0とOE1により、書き込み動作と読み出し動作が制御される。即ち、第1のバンク91の各カレントサンプリング回路の書き込みイネーブル信号WEとして、イネーブル信号OE0が入力され、読み出しイネーブル信号OEとして、イネーブル信号OE1が入力される。逆に、第2のバンク92の各カレントサンプリング回路において、書き込みイネーブル信号WEとして、イネーブル信号OE1が入力され、読み出しイネーブル信号OEとして、イネーブル信号OE0が入力される。
【0117】
このため、第1のバンク91のカレントサンプリング回路が書き込みのとき、第2のバンク92のカレントサンプリング回路が電流を出力し、逆に、第2のバンク92のカレントサンプリング回路が書き込みのとき、第1のバンク91のカレントサンプリング回路が電流を出力する。即ち、第1のバンク91のカレントサンプリング回路と第2のバンク92のカレントサンプリング回路が交互に書き込みモードと読み出し(電流出力)モードに制御される。
【0118】
図16に示すタイミングチャートに示すように、クロック信号CK1,CK2及びイネーブル信号OE0,OE1は、ラッチパルスLATCHに同期して生成される。なお、ラッチパルスLATCHは、システムによって生成され、制御信号発生回路70−1,70−2に供給される。これらの制御信号発生回路により、上述したクロック信号CK1,CK2、イネーブル信号OE0,OE1がそれぞれ生成され、電流出力回路90に供給される。
【0119】
図示のように、ラッチパルスLATCHに同期して、クロック信号CK1,CK2及びイネーブル信号OE0,OE1が生成される。
ラッチパルスLATCHの各周期ごとに、イネーブル信号OE0とイネーブル信号OE1が交互にハイレベルとローレベルに保持される。
【0120】
イネーブル信号OE0がハイレベルのとき、第1のバンク91のカレントサンプリング回路が書き込みを行う。このとき、第1のバンク91のカレントサンプリング回路91−1,91−2,…,91−nにおいて、クロック信号CK1とCK2により設定したタイミングで、キャパシタC1とC2にトランジスタM1とM2のゲート電圧がそれぞれ印加され、保持される。
【0121】
次のラッチパルスLATCHの周期においてに、イネーブル信号OE0がローレベルに切り換わり、イネーブル信号OE1がハイレベルに切り換わる。このため、第2のバンク92のカレントサンプリング回路が書き込みを行い、第1のバンク91のカレントサンプリング回路が読み出し、即ち電流出力を行う。図16のタイミングチャートに示すように、このとき、例えば、第1のバンク91のカレントサンプリング回路91−1の電流出力端子IOUTから電流が出力される。
【0122】
上述したように、本実施形態の電流出力回路90において、イネーブル信号OE0とOE1に応じて、第1のバンク91のカレントサンプリング回路と第2のバンク92のカレントサンプリング回路が交互に書き込みモードと読み出しモードに制御され、書き込みモードのときカレントサンプリング回路はDACからの出力電流に応じて書き込みを行い、そして、読み出しモードのとき書き込みモード動作時に保持された電流を出力するので、DACの出力電流に応じた電流を高精度で負荷側に供給する。
【0123】
図17は、本実施形態の電流出力型駆動回路におけるレジスタアレイの一構成例を示す構成図である。なお、図17に示す回路例は、図14に示す本実施形態の電流出力型駆動回路におけるDAC1個分に対応するレジスタアレイの部分回路である。以下の説明では、便宜上この部分回路をレジスタアレイとし、符号60を付して表記する。
【0124】
図示のように、レジスタアレイ60を構成する単位セルは、例えば、トランスミッションゲートを持つD型ラッチ回路が2段接続したダブルバッファ型のラッチ回路62−1,62−2,…,62−n〜63−1,63−2,…,63−nである。ラッチ回路は、DAC1個の出力に接続するカレントサンプリング回路のチャンネル数nをワード数として、画像データのビット幅mをビット幅としたn×mのアレイを構成している。各ラッチ回路において、前段のラッチ回路のトランスミッションゲートは、フラグレジスタ50−1,50−2,…,50−iの出力WD1,WD2,…,WDiによってオン/オフされる。
【0125】
本実施形態の電流出力型駆動回路において、例えば、スタートパルスSTARTがフラグレジスタ50−1に入力される。また、画像データが書き込み回路を介して駆動回路内部のデータバスDX0〜DXm−1,DY0〜DYm−1及びDZ0〜DZm−1に出力される。スタートパルスがフラグレジスタ50−1,50−2,…,50−iによって順次シフトされることにより、例えば、3チャネル分ずつ画像データが2段接続したダブルバッファ型のラッチ回路のうち、前段のラッチ回路に書き込まれる。
【0126】
画像データの書き込みが終わると、ラッチパルスLATCHの入力により、それぞれのダブルバッファ型のラッチ回路において、前段のラッチ回路に保持されている画像データが後段のラッチ回路に出力される。後段のラッチ回路の出力部分は選択回路になっていて、各選択回路の出力が共通のデータバス66〜67に接続されている。データバス66〜67がバッファ64の入力側に接続されている。バッファ64の出力端子がDACのデコーダの入力端子に接続されている。即ち、ダブルバッファ型のラッチ回路の出力がバッファ64を介して、DACのデコーダに入力される。
【0127】
ダブルバッファ型のラッチ回路62−1,62−2,…,62−n〜63−1,63−2,…,63−nのうち、どのラッチ回路の出力がバッファ64に出力されるかは、それぞれのダブルバッファ型ラッチ回路の後段の選択回路に入力される選択信号SEL1,SEL2,…,SELnによって制御される。図示のように、選択信号SEL1,SEL2,…,SELnがバッファ65に入力され、バッファ65によって保持された選択信号がそれぞれのダブルバッファ型ラッチ回路62−1,62−2,…,62−n〜63−1,63−2,…,63−nに出力される。
【0128】
図18は、本実施形態の電流出力型駆動回路を構成するレジスタアレイ60、制御信号発生回路70、DAC80及び電流出力回路90を含む部分回路の構成を示すブロック図である。
本実施形態の電流出力型駆動回路において、時分割でレジスタアレイ60からディジタルの画像データを読み出して、DAC80によって画像データに応じた電流が出力され、逐次電流出力回路90に書き込むという一連の動作が行われる。制御信号発生回路70は、この一連の動作を制御するための制御信号を発生し、電流出力型駆動回路の各構成部分に出力する。
【0129】
例えば、DAC80のデコーダの入力側には、nチャネル分のレジスタアレイ62−1,62−2,…,62−nが選択回路及び出力バッファ64を介して接続されている。DAC80の出力側には、nチャネル分の電流IO1,IO2,…,IOnを出力する電流出力回路90が接続されている。どのチャネルの画像データをレジスタアレイ60から選択して、DAC80に出力するかは、制御信号発生回路70によって生成した選択信号SEL1,SEL2,…,SELnによって制御される。選択されたチャネルの画像データがレジスタアレイ60からDAC80のデコーダに入力され、DAC80により電流出力に変換され、電流出力回路90に書き込まれる。
【0130】
電流出力回路90において、図示のように、第1のバンク91のそれぞれのカレントサンプリング回路と第2のバンク92のそれぞれのカレントサンプリング回路92は、制御信号発生回路70から入力される交互にハイレベルとローレベルで切り換わるイネーブル信号OE0とOE1に応じて、書き込みモードと読み出しモードを繰り返し、DAC80から出力された電流を取り込み、さらに電流出力トランジスタを介して図示しない画像表示素子、例えば、有機EL素子に出力する。
【0131】
図19は、図18に示す本実施形態の電流出力型駆動回路の各構成部分の動作を示すタイミングチャートである。以下、図18及び図19を参照しつつ、この回路群の基本動作について説明する。
各動作周期において、ラッチパルスLATCHの入力により、制御信号発生回路70がクリアされ、動作がスタートする。
【0132】
図19に示すように、ラッチパルスLATCHに続いて、制御信号発生回路70から選択信号SEL1,SEL2,…,SELnが順番に生成される。また、それぞれの選択信号とともに、各チャネルに供給されるクロック信号CK11,CK12,CK21,CK22,…,CK1n,CK2nも順番に生成される。
【0133】
選択信号SEL1,SEL2,…,SELnがレジスタアレイ60に供給され、これに応じてレジスタアレイ60に保持されている各チャネルの画像データが順次読み出されてDACの80のデコーダに入力される。
DAC80によって、入力される画像データが逐次電流出力に変換され、電流出力回路90に出力される。電流出力回路90において、第1のバンク91と第2のバンク92のうち、イネーブル信号OE0とOE1により、一方が書き込みモードに制御され、他方が読み出しモードに制御される。DAC80から出力される電流が、チャネル選択信号SEL1,SEL2,…,SELnに応じて、書き込みモード側のバンクにある各カレントサンプリング回路に順番に書き込まれる。
【0134】
なお、カレントサンプリング回路には、チャネル選択信号と同時に、第1のスイッチ回路を先にオフさせるための第1のクロック信号群CK11,CK12,…,CK1nと、第1のスイッチ回路に遅れて第2のスイッチ回路をオフさせるための第2のクロック信号群CK21,CK22,…,CK2nが供給される。これらの選択信号は、チャネルごとに揃えないで、数種類の選択信号を組み合わせる形式で配線本数を減らしても良いし、また、クロック信号は、チャネルごとに揃えないで、2〜3組の信号を共用してもよい。
【0135】
図19に示すように、外部からロードパルスLOADが入力されると、書き込みモードと読み出しモードの切り換えを制御するOE0とOE1の信号が反転して、交互にローレベルとハイレベルで切り替わる。イネーブル信号OE0がローレベルでイネーブル信号OE1がハイレベルのときには、第1のバンク91のカレントサンプリング回路が電流読み出しモードで動作し、電流の出力が行い、第2のバンク92のカレントサンプリング回路が書き込みモードで動作し、DACからの出力電流を取り込む。一方、イネーブル信号OE0がハイレベルでイネーブル信号OE1がローレベルのときは、第2のバンク92のカレントサンプリング回路が読み出しモードで動作し、各カレントサンプリング回路からホールドした電流が出力され、第1のバンク91のカレントサンプリング回路が書き込みモードで動作し、DACからの出力電流を取り込む。
【0136】
第8の実施形態
図20は、本発明に係る電流出力型駆動回路の第8の実施形態を示す構成図である。なお、本実施形態の電流出力型駆動回路は、電流出力回路を除いて、他の各部分は図14に示す本発明の電流出力型駆動回路の実施形態とほぼ同じ構成を有する。図20は、本実施形態における電流出力回路90aの構成を示している。以下の説明では、電流出力回路90aのみについて説明し、他の各構成部分については、上述した第7の実施形態の説明を参照されたい。
【0137】
図20に示すように、本実施形態における電流出力回路90aは、第1のバンク91、第2のバンク92、電流出力トランジスタアレイ93、及びダミーカレントサンプリング回路94によって構成されている。このうち、ダミーカレントサンプリング回路94は、本実施形態において新しく追加された部分であり、その他の各部分回路は、図15に示した第7の実施形態の電流出力回路の対応する構成部分と同じである。
【0138】
図20に示すように、ダミーカレントサンプリング回路94において、電流入力端子IINは、図示していないDAC80の電流出力端子に接続されている。また、ダミーカレントサンプリング回路94において、ダミー制御端子が設けられ、当該ダミー制御端子には、図示していない制御信号発生回路70aからのダミー選択信号DUMが入力される。
【0139】
図21は、本実施形態の電流出力型駆動回路を構成するレジスタアレイ60、制御信号発生回路70a、DAC80及び電流出力回路90aを含む部分回路の構成を示すブロック図である。
なお、図21に示す本実施形態の部分回路と図18に示す本発明の第7の実施形態の部分回路との異なる点は、DAC80の電流出力端子にダミーカレントサンプリング回路94が追加された点と、レジスタアレイ60と電流出力回路90におけるカレントサンプリング回路を選択するためのチャネル選択信号として、チャネル1とチャネルnの選択信号がそれぞれSELR1,SELC1とSELRn,SELCnが制御信号発生回路70aによって生成される点である。
【0140】
図22は、図21に示す本実施形態の電流出力型駆動回路の部分回路の動作を示すタイミングチャートである。以下、図21及び図22を参照しつつ、この部分回路の動作について説明する。
図22に示すように、本実施形態において、ダミーサイクルが設けられている。ラッチパルスLATCHが入力されたあと、すぐにチャネル1のカレントサンプリング回路への書き込みが開始するのではなく、ダミーサイクルの間に、本当のチャネルへの電流の取り込みが行われず、ダミーカレントサンプリング回路94に電流を流す。また、最後のチャネルへの電流の取り込みが終わったあとも、次のラッチパルスLATCHが入力されるまでレジスタアレイ60側のチャネルが固定されている。
【0141】
本実施形態の電流出力型駆動回路において、ロードパルスLOAD、ラッチパルスLATCH及びスタートパルスSTARTが入力されるとき、駆動回路内部では多くの回路が同時に動作するので、回路間に互いに影響を及ぼすおそれがあり、これによってチャネル1のカレントサンプリング回路への電流の書き込みが入力される画像データに応じた本来の電流値からずれてしまうことがある。本実施形態において、ダミーサイクルを設けることにより、チャネル1の出力電流への影響を低減することができる。
【0142】
また、出力回路90において、バンク切り換えが行われるあと、チャネル1にはすぐに電流の取り込みが行われ、チャネル2以降はすぐに行われない。このため、チャネル1のカレントサンプリング回路のトランジスタには、読み出し時のドレイン電圧が残り、チャネル2以降のカレントサンプリング回路のトランジスタでは、ドレイン電圧が電源電圧VDDに戻っている。この差により、チャネル1の書き込みのとき、カレントサンプリング回路に取り込まれた電流値が実際の電流値よりずれてしまう。
【0143】
この問題に対して、本実施形態ではダミーサイクルを設けて、まず、ラッチパルスLATCHが入力されたあと、制御信号発生回路70aにより、レジスタアレイ側のチャネル選択信号SELR1がアクティブ状態(例えば、ハイレベル)に保持され、これを受けてレジスタアレイ60において、チャネル1に対応する画像データが選択され、バッファ64を介してDAC80のデコーダに入力される。DAC80により、入力されるチャネル1の画像データに応じた電流が出力される。このとき、制御信号発生回路70aにより、ダミー選択信号DUMがアクティブ状態(ハイレベル)に保持されている。このため、ダミーカレントサンプリング回路94が動作状態に制御され、DAC80から出力される変換電流がダミーカレントサンプリング回路94により取り込まれる。
【0144】
次に、図22に示すように、ダミー選択信号DUMが非アクティブ状態(ローレベル)に切り換えられ、これに伴って電流出力側の選択信号SELC1がアクティブ状態(ハイレベル)に保持される。これに応じて、ダミーカレントサンプリング回路94が非動作状態に制御される。このとき、電流出力回路90aにおいて、第1のバンクまたは第2のバンクのうち、イネーブル信号OE0とOE1により選択されたバンクにおいて、チャネル1に対応するカレントサンプリング回路にDAC80の出力電流が取り込まれる。
【0145】
制御信号発生回路70aにより、チャネルnまでの各チャネルに対応する選択信号が順次生成され、レジスタアレイ60及び電流出力回路90aに順次出力される。なお、チャネルnにおいて、図22に示すように、レジスタアレイ60と電流出力回路90aのチャネル選択をそれぞれ制御する選択信号SELRnとSELCnが生成される。
【0146】
レジスタアレイ60において、選択信号SELRnに応じて、nチャネル目の画像データが選択され、バッファ64を介してDAC80のデコーダに入力される。DAC80により、入力されるnチャネル目の画像データに応じた電流が出力される。
一方、電流出力回路90aにおいて、選択信号SELCnに応じて、チャネルnに対応するカレントサンプリング回路が動作状態に制御され、DAC80から出力される電流が当該カレントサンプリング回路に取り込まれて、保持される。
【0147】
図22に示すように、レジスタアレイ60に出力される選択信号SELRnは、次のラッチパルスLATCHが入力されるまでアクティブ状態(ハイレベル)に保持される。選択信号SELRnがハイレベルに保持されている間、レジスタアレイ60により、nチャネル目の画像データがDAC80のデコーダに出力される。このため、DAC80において、最後に出力されるnチャネル目の画像データに対応する電流が継続して出力される。
【0148】
制御信号発生回路70aにおいて、nチャネル値の選択信号SELCnが非アクティブ状態(ローレベル)に切り換えたあと、ダミー選択信号DUMがアクティブ状態に保持される。このため、DAC80から出力されるnチャネル目の画像データに応じた電流が電流出力回路90aのダミーカレントサンプリング回路94に供給される。
【0149】
次のラッチパルスLATCHが入力されると、制御信号発生回路70aにより、nチャネル目の選択信号SELRnが非アクティブ状態に切り換えられ、1チャネル目の選択信号SELR1がアクティブ状態に切り換えられる。このため、レジスタアレイ60において、チャネル1の画像データが選択され、DAC80のデコーダに出力される。DAC80により、入力されるチャネル1の画像データに応じた電流が出力される。なお、このとき、ダミー選択信号DUMがアクティブ状態に保持されたままなので、電流出力回路90aにおいて、DAC80からの出力電流がダミーカレントサンプリング回路94に出力される。
【0150】
上述したように、本実施形態の電流出力型駆動回路において、ロードパルスLOAD、ラッチパルスLATCHなどが入力されるとき、制御信号発生回路70aにより、ダミー選択信号DUMがアクティブ状態に保持される。これに応じて、電流出力回路90aにおいて、DAC80から出力される電流がダミーカレントサンプリング回路94に出力される。このため、ロードパルスLOAD、ラッチパルスLATCHなどが入力され、DAC80の出力電流に誤差が生じるおそれがあるとき、DAC80の出力をカレントサンプリング回路に取り込むことなく、ダミーカレントサンプリング回路に出力することで、負荷側に出力される電流の精度を改善できる。
【0151】
第9の実施形態
図23は、本発明に係る電流出力型駆動回路の第9の実施形態を示す構成図である。なお、本実施形態の電流出力型駆動回路は、電流出力回路の部分を除いて、他の各部分は図14に示す本発明の電流出力型駆動回路の実施形態とほぼ同じ構成を有する。図23は、本実施形態における電流出力回路90bの構成を示している。以下の説明では、本実施形態における電流出力回路90bのみについて説明し、他の各構成部分については、上述した本発明の第7の実施形態の説明を参照されたい。
【0152】
図23に示すように、本実施形態における電流出力回路90bは、第1のバンク91、第2のバンク92、電流出力トランジスタアレイ93、及び電流切り換えトランジスタ95−1,95−2によって構成されている。このうち、電流切り換えトランジスタ95−1,95−2は、本実施形態において新しく追加された部分であり、その他の各部分回路は、図15に示した第7の実施形態の電流出力回路の対応する構成部分と同じである。
【0153】
図23に示すように、電流切り換えトランジスタ95−1は、DAC80の電流出力端子と第1のバンク91の各カレントサンプリング回路の入力端子との間に接続されている。トランジスタ95−1のゲートに、イネーブル信号OE0が印加される。一方、電流切り換えトランジスタ95−2は、DAC80の電流出力端子と第2のバンク92の各カレントサンプリング回路の入力端子との間に接続されている。トランジスタ95−2のゲートに、イネーブル信号OE1が印加される。
【0154】
上述した構成を有する本実施形態の電流出力回路90bにおいて、電流切り換えトランジスタ95−1と95−2は、イネーブル信号OE0,OE1に応じてオン/オフするスイッチとして動作する。例えば、イネーブル信号OE0のハイレベルのとき、電流切り換えスイッチ95−1がオンする。このとき、第1のバンク91が動作モードに制御されるので、DAC80により出力される電流が電流切り換えトランジスタ95−1を介して、第1のバンク91に供給される。第1のバンク91において、選択信号SEL1〜SELnに応じて、チャネル1〜チャネルnに対応するカレントサンプリング回路が順次動作し、DAC80の出力電流をそれぞれのカレントサンプリング回路により取り込まれる。
【0155】
次に、イネーブル信号OE1がハイレベルにあるとき、電流切り換えトランジスタ95−2がオンする。一方、このとき、イネーブル信号OE0がローレベルに保持されているので、電流切り換えトランジスタ95−1がオフする。このとき、第2のバンク92が動作モードに制御されるので、DAC80により出力される電流が電流切り換えトランジスタ95−2を介して、第2のバンク92に供給される。第2のバンク92において、選択信号SEL1〜SELnに応じて、チャネル1〜チャネルnに対応するカレントサンプリング回路が順次動作し、DAC80の出力電流をそれぞれのカレントサンプリング回路により取り込まれる。
【0156】
上述したように、本実施形態における電流出力回路90bにおいて、DAC80の電流出力端子と第1のバンク91の間に電流切り換えトランジスタ95−1が設けられ、DAC80の電流出力端子と第2のバンク92の間に電流切り換えトランジスタ95−2が設けられている。電流切り換えトランジスタ95−1と95−2は、イネーブル信号OE0とOE1によりオン/オフが制御される。第1のバンク91が動作モードにあるとき、電流切り換えトランジスタ95−1がオン状態に制御され、DAC80の出力電流が第1のバンク91のカレントサンプリング回路に供給され、第2のバンク92が動作モードにあるとき、電流切り換えトランジスタ95−2がオン状態に制御され、DAC80の出力電流が第2のバンク92のカレントサンプリング回路に供給される。DAC80の電流出力側に電流切り換えトランジスタ95−1と95−2を設けることにより、DACの出力側からみえる負荷容量が低減し、書き込みに必要な時間が短縮するので、より多くのチャネルを接続することが可能となる。
また、DAC80の出力電流を分岐させるには、チャネルの選択を複数の選択信号の論理積(AND)をとる形にして、イネーブル信号OE0やOE1ではなく、その一部のチャネル選択信号で分岐させてもよい。
【0157】
第10の実施形態
図24は、本発明に係る電流出力型駆動回路の第10の実施形態を示す構成図である。なお、本実施形態の電流出力型駆動回路は、電流出力回路の部分を除いて、他の各部分は図14に示す本発明の電流出力型駆動回路の実施形態とほぼ同じ構成を有する。図24は、本実施形態における電流出力回路90cの構成のみを示している。以下の説明では、本実施形態における電流出力回路90cのみについて説明し、他の各構成部分について省略する。
【0158】
図24に示すように、本実施形態における電流出力回路90cは、第1のバンク91、第2のバンク92、電流出力トランジスタアレイ93、及びカレントミラー回路96によって構成されている。このうち、カレントミラー回路96は、本実施形態において新しく追加された部分であり、その他の各部分回路は、図15に示した第7の実施形態の電流出力回路の対応する構成部分と同じである。
【0159】
本実施形態における電流出力回路90cは、図23に示した本発明の第9の実施形態における電流出力回路90bと異なる点は、本実施形態の電流出力回路90cにおいてDACの出力電流を電流切り換えトランジスタではなく、カレントミラー回路96を用いて折り返して、第1のバンク91及び第2のバンク92の各カレントサンプリング回路に供給する点である。
【0160】
図24に示すように、本実施形態の電流出力回路90cにおいて、抵抗素子96−1,96−2,96−3及びトランジスタ96−4,96−5,96−6により、カレントミラー回路96が構成されている。トランジスタ96−4,96−5,96−6のゲートが共通に接続され、さらに、トランジスタ96−4のソースに接続されている。トランジスタ96−4,96−5,96−6のドレインと電源電圧VDDとの間に、それぞれ抵抗素子96−1,96−2,96−3が接続されている。トランジスタ96−4のソースに、図示していないDAC80により、画像データに応じた変換電流が出力される。
【0161】
上述したカレントミラー回路96において、DAC80の出力電流がそれぞれトランジスタ96−5及び96−6のソースに折り返される。即ち、トランジスタ96−5と96−6のソースから、DAC80の出力電流に応じた電流が出力される。トランジスタ96−5の出力電流が第1のバンク91の各チャネルのカレントサンプリング回路に供給され、トランジスタ96−6の出力電流が第2のバンク92の各チャネルのカレントサンプリング回路に供給される。
【0162】
上述したように、本実施形態の電流出力回路90cにおいて、カレントミラー回路96を用いてDAC80の出力電流を第1のバンク91と第2のバンク92のカレントサンプリング回路に折り返して供給する。カレントミラー回路の出力ラインを複数設けることにより、ラインごとの負荷容量が低減し、カレントサンプリング回路への書き込みに必要な時間が短縮するので、より多くのチャネルを接続することが可能になる。実施例においてカレントミラー回路は抵抗素子とMOSトランジスタで構成されたものを示したが、バイアス電圧が印加されるカスコード型など他の形態のカレントミラー回路でも構わないし、MOSトランジスタの代わりにバイポーラトランジスタを用いたものでも良い。好適には、DACの出力負荷を低減して高速化するために、MOSトランジスタやバイポーラトランジスタをダイオード接続しないで、ソースフォロワ回路を介してゲート電圧やベース電圧を発生するものでも良い。
【0163】
第11の実施形態
図25は、本発明に係る電流出力型駆動回路の第11の実施形態を示す構成図である。
図25は、本発明の電流出力型駆動回路において、レジスタアレイ60−1,60−2、制御信号発生回路70、DAC80−1,80−2及び電流出力回路90−1,90−2を含む部分回路の構成を示している。
【0164】
本実施形態の部分回路において、制御信号発生回路70は、隣り合った2つのグループのレジスタアレイ60−1,60−2、DAC80−1,80−2及び電流出力回路90−1,90−2の制御を行う。即ち、制御信号発生回路70は、チャネル選択信号SEL1,SEL2,…,SELn、クロック信号CK1,CK2、イネーブル信号OE0,OE1などの制御信号を生成し、それぞれ2つのグループのレジスタアレイ、DAC及び電流出力回路に出力する。
【0165】
本実施形態の部分回路に示すように、制御信号発生回路は、隣り合った2つのグループのレジスタアレイ、DAC及び電流出力回路によって共有することにより、回路のレイアウト面積の低減を実現できる。また、制御信号発生回路自体が発生するディジタルノイズもいくらか低減できる。
【0166】
第12の実施形態
図26〜28は、本発明に係る電流出力型駆動回路の第12の実施形態を示す図である。
図26は、電流出力型駆動回路の一構成部分である分周回路100の構成を示す回路図であり、図27は、図26に示す分周回路の分周出力に応じて、チャネル選択信号、イネーブル信号OE0,OE1及びクロック信号CK1,CK2を生成する制御信号発生回路70を示すブロック図である。さらに、図28は、制御信号発生回路70によって出力される制御信号の波形を示す波形図である。
【0167】
図26に示すように、分周回路100は、2分周器102,104、クロックイネーブル回路106、プログラマブル分周器108、及びn回カウンタ110によって構成されている。
分周回路100には、図示のように、ロードパルスLOAD、リセット信号RESET、ラッチパルスLATCH、基本クロック信号MCLK、分周比制御データDIV、半分周制御信号HALFが入力される。
【0168】
2分周器102は、ロードパルスLOADを2分周し、分周信号をイネーブルクロック信号OECLKとして出力する。
クロックイネーブル回路106は、ラッチパルスLATCH及びn回カウンタ110の出力信号に応じて、カウンタクリア信号CNTCLRを出力する。
なお、2分周器102及びクロックイネーブル回路106は、リセット信号RESETによりリセットされる。
【0169】
2分周器104は、基本クロックMCLKを2分周器、分周信号をプログラマブル分周器108に出力する。
プログラマブル分周器108は、分周器比制御データDIV及び半分周制御信号HALFに基づき、2分周器104から入力される分周クロック信号を所望の分周比で分周し、カウンタクロック信号CNTCLKを出力する。
図26に示すように、分周器比制御データDIVは、iビットのデータDIV0,…,DIVi−1であり、プログラマブル分周器108の分周比を制御する。本実施例では細かい設定を可能にするため0.5分周ごとに設定可能なプログラマブル分周器としているが、通常の1分周ごとに設定可能なプログラマブル分周器でもかまわないし、最初の2分周器がない形態でも構わない。
【0170】
n回カウンタ110は、プログラマブル分周器108から入力されるカウンタクロック信号CNTCLKをカウントし、所定のカウント数nに達したことを示すフラグ信号をクロックイネーブル回路106に出力する。
図26に示すように、2分周器104、プログラマブル分周器108及びn回カウンタ110は、クロックイネーブル回路106から出力されるカウンタクリア信号CNTCLRにより、クリアされる。
【0171】
上述した構成を有する分周回路100において、外部から入力されるロードパルスLOAD、リセット信号RESET、ラッチパルスLATCH、基本クロック信号MCLKに応じて、イネーブルクロックOECLK、カウンタクリア信号CNTCLR及びカウンタクロック信号CNTCLKを生成し、制御信号発生回路70に供給する。そして、制御信号発生回路70は、分周回路100から入力される信号に応じて、レジスタアレイ、DAC及び電流出力回路を制御するためのチャネル選択信号、出力イネーブル信号、クロック信号などを生成する。
【0172】
図27は、制御信号発生回路70の入力信号及び出力信号を示すブロック図である。図示のように、制御信号発生回路70には、図26に示す分周回路によって生成されるイネーブルクロックOECLK、カウンタクリア信号CNTCLR及びカウンタクロック信号CNTCLKが入力される。
【0173】
図27に示すように、制御信号発生回路70により、チャネル選択信号SEL1〜SELn、イネーブル信号OE0,OE1、クロック信号CK1,CK2がそれぞれ生成される。
【0174】
図28は、本実施形態の分周回路100及び制御信号発生回路70の入力信号及び出力信号の一部分を示す波形図である。
図示のように、分周回路100によって、ラッチパルスLATCH及び基本クロック信号MCLKに応じて、カウンタクロック信号CNTCLKが生成される。カウンタクロック信号CNTCLKが、図示しないイネーブルクロック信号OECLK、カウンタクリア信号CNTCLRとともに、制御信号発生回路70に出力される。制御信号発生回路70により、チャネル選択信号SEL1,SEL2,…,SELnが生成される。図示のように、チャネル選択信号SEL1〜SELnは、カウンタクロック信号CNTCLKの各周期ごとに順次出力される。即ち、チャネルの選択信号SEL1〜SELnのパルス間隔は、分周回路100によって供給されるカウンタクロック信号CNTCLKの周期によって決まる。このため、分周回路100において、カウンタクロック信号CNTCLKの周期を制御することにより、チャネル選択信号SEL1〜SELnのパルス幅(サンプリング時間)を制御することができる。
【0175】
本実施形態の分周回路100を用いることにより、生成されるプログラマブル分周器108に入力される分周比制御データDIVを適宜設定することにより、プログラマブル分周器108から出力されるカウンタクロック信号CNTCLKの周波数(周期)を制御し、サンプリング時間を制御することができる。
【0176】
電流出力型駆動回路によって駆動されるディスプレイパネルの画素数によって、1チャネルあたりに割り当てられるカレントサンプリング回路の書き込み時間が変わる。このため、駆動対象のディスプレイパネルの画素数に応じて、チャネル選択信号SEL1〜SELnのサンプリング時間を制御する必要がある。本実施形態において、分周器100にプログラマブル分周器108が設けられているので、ディスプレイパネルの画素数に応じて、適宜設定した分周比制御データDIVをプログラマブル分周器108に入力することにより、出力されるカウンタクロック信号CNTCLKの周期を制御できる。このため、制御信号発生回路70により、カウンタクロック信号CNTCLKに応じて生成される選択信号SEL1〜SELnは、所望の画素数に最適なサンプリング時間を持つようになる。
【0177】
このように、本実施形態の分周回路100を用いることにより、駆動対象となるディスプレイパネルの画素数に容易に対応することができ、電流出力側駆動回路の設計を容易にできる。
【0178】
第13の実施形態
図29は、本発明に係る電流出力型駆動回路の第13の実施形態を示す図である。
図29は、本発明の電流出力型駆動回路の電流出力回路を構成するカレントサンプリング回路の書き込み電流の入力ラインのシールド例を示す。
【0179】
カレントサンプリング回路の電流入力ラインは、図示しないDAC80の電流出力ラインに接続されている。この入力ラインにより、DAC80の出力電流が第1のバンク91及び第2のバンク92の各カレントサンプリング回路に入力される。
入力ラインとディジタル信号配線の間にわずか数fFのカップリング容量が存在するとしても、ディジタル信号配線の電圧変動により、電流入力ラインに数十mVのクロストークが発生する。数5に示したようにカレントサンプリング回路の実効的なホールド電圧Veff1やVeff2は、数百mVというかなり小さな電圧をとる。このため、数十mVのクロストークといえども、カレントサンプリング回路のホールド電圧に大きな影響を与えることがある。
【0180】
本実施形態の電流出力型駆動回路において、電流出力回路の各カレントサンプリング回路のレイアウト領域において、電流入力ラインがディジタル信号配線、または出力ラインと交差する箇所、または並走する箇所に、電源電圧VDDにバイアスされる配線層でシールドする。
なお、本実施形態において、カレントサンプリング回路は、電源電圧VDDを基準にトランジスタのドレイン−ゲート間電圧をホールドし、DACの出力電流の書き込みを行うので、電流入力ラインを電源電圧VDDにバイアスした導電層でシールドする。カレントサンプリング回路が、例えば、GND電位VSSを基準に電圧をホールドし、DACの出力電流の書き込みを行う場合、電流入力ラインのシールド配線層をGND電位VSSにバイアスする。
【0181】
本実施形態によれば、電流出力回路の各カレントサンプリング回路の電流入力ラインとディジタル信号配線の交差する箇所、または電流入力ラインと出力ラインの交差する箇所、あるいはこれらの信号線が並走する箇所に、電源電圧VDDまたGND電位VSSにバイアスされた導電層でシールドすることにより、信号線の間の寄生容量によるカップリングを防止でき、クロストークによるカレントサンプリング回路のホールド電圧に与える影響を低減でき、電流書き込みの精度を改善できる。
【0182】
第14の実施形態
図30は、本発明に係る電流出力型駆動回路の第14の実施形態を示す図である。
図30は、本発明の電流出力型駆動回路の電流出力回路を構成するカレントサンプリング回路の書き込み電流の入力ラインの他のシールド例を示す。
【0183】
上述した第13の実施形態において、カレントサンプリング回路の電流入力ラインと他のディジタル信号配線または出力ラインとの交差する箇所に、電源電圧VDDまたはGND電位VSSにバイアスされた導電層でシールドを行っている。本実施形態では、この導電層をさらに立体的な構造にし、シールド効果の向上をはかる。
【0184】
本実施形態の電流出力型駆動回路を構成するカレントサンプリング回路において、トランジスタのしきい値電圧を差し引いた実行的なホールド電圧は、数百mVであるので、電圧をホールドする容量素子の近くにディジタル信号線が配線されていると、クロストークが発生し、容量素子がホールドする電圧に影響を与えてしまうことがある。
【0185】
本実施形態において、図30(a)〜(d)に示すように、ホールドノード側の電極を、導電層及び当該導電層に接続された側壁によって構成された立体的なシールドで囲む。この導電層及び側壁が所定の電位にバイアスされる。なお、シールドを構成する導電層は、例えば、図示のように金属配線層から構成される。
【0186】
以上説明したように、本実施形態の電流出力型駆動回路によれば、カレントサンプリング回路において、トランジスタのゲート電圧をホールドする容量素子の電極を導電層及び側壁からなる立体的なシールドで囲み、導電層が所定の電圧にバイアスされる。このため、シールドの効果が向上し、容量素子とその近くにあるディジタル配線との間のクロストークによる影響を低減でき、カレントサンプリング回路のホールド電圧の精度が向上する。また、電流書き込み時に電源配線やGND配線に流れる電流量と電流読み出し時に電源配線やGND配線に流れる電流量が変化して各々のカレントサンプリング回路における電源電圧やGND電圧が変動したとしても、ホールド電圧にその変動分が正しく加算されるのでVGSが保持される。よって電流書き込みと読み出しの精度を改善でき、カレントサンプリング回路によって出力される駆動電流の高精度化を実現できる。
【0187】
【発明の効果】
以上説明したように、本発明によれば、十分な電流出力精度を有する電流サンプリング(カレントサンプリング)回路を用いて、カレントサンプリング回路に時分割で電流書き込みを制御する制御信号発生回路を設けて、さらに電流出力型のD/A変換回路の出力電流を時分割で複数のカレントサンプリング回路に書き込む方式をとることで、D/A変換回路の個数を低減し、多ビットのDACをレイアウトすることが可能となる。
また、本発明によれば、半導体チップ内の基準電流の分配が簡素化し、電流出力精度を低下させる要素を減らすことができ、高い階調の有機ELディスプレイパネルに適した電流出力型駆動回路を実現できる利点がある。
【図面の簡単な説明】
【図1】本発明に係るカレントサンプリング回路の第1の実施形態を示す回路図である。
【図2】第1の実施形態のカレントサンプリング回路の動作を示すタイミングチャートである。
【図3】本発明に係るカレントサンプリング回路の第2の実施形態を示す回路図である。
【図4】第2の実施形態のカレントサンプリング回路の動作を示すタイミングチャートである。
【図5】本発明に係るカレントサンプリング回路の第3の実施形態を示す回路図である。
【図6】本発明に係るカレントサンプリング回路の第4の実施形態の一実施例を示す回路図である。
【図7】本発明に係るカレントサンプリング回路の第4の実施形態の他の実施例を示す回路図である。
【図8】本発明に係るカレントサンプリング回路の第4の実施形態の他の実施例を示す回路図である。
【図9】本発明に係るカレントサンプリング回路の第5の実施形態の一実施例を示す回路図である。
【図10】本発明に係るカレントサンプリング回路の第5の実施形態の他の実施例を示す回路図である。
【図11】本発明に係るカレントサンプリング回路の第6の実施形態の一実施例を示す回路図である。
【図12】本発明に係るカレントサンプリング回路の第6の実施形態の他の実施例を示す回路図である。
【図13】図12に示すカレントサンプリング回路の動作を示すタイミングチャートである。
【図14】本発明に係る電流出力型駆動回路の一実施形態を示す構成図である。
【図15】本発明の電流出力型駆動回路を構成する電流出力回路の一構成例を示す回路図である。
【図16】本実施形態の電流出力型駆動回路の動作を示すタイミングチャートである。
【図17】本発明の電流出力型駆動回路を構成するレジスタアレイの一構成例を示す回路図である。
【図18】本実施形態の電流出力型駆動回路を構成するレジスタアレイ、制御信号発生回路、DAC及び電流出力回路を含む部分回路の構成を示すブロック図である。
【図19】本実施形態の電流出力型駆動回路の部分回路の動作を示すタイミングチャートである。
【図20】本発明に係る電流出力型駆動回路の他の実施形態を示す回路図である。
【図21】本実施形態の電流出力型駆動回路を構成するレジスタアレイ、制御信号発生回路、DAC及び電流出力回路を含む部分回路を示すブロック図である。
【図22】本実施形態の電流出力型駆動回路を構成する部分回路の動作を示すタイミングチャートである。
【図23】本発明に係る電流出力型駆動回路の他の実施形態を示す構成図である。
【図24】本発明に係る電流出力型駆動回路の他の実施形態を示す構成図である。
【図25】本発明に係る電流出力型駆動回路の他の実施形態を示す構成図である。
【図26】本発明に係る電流出力型駆動回路のさらに他の実施形態を示す構成図であり、分周回路を含む部分回路の構成を示すブロック図である。
【図27】本発明に係る電流出力型駆動回路において、制御信号発生回路とその入力信号と出力信号を示すブロック図である。
【図28】本発明に係る電流出力型駆動回路における分周回路及び制御信号発生回路の入力信号と出力信号の一部分を示す波形図である。
【図29】本発明の電流出力型駆動回路の電流出力回路を構成するカレントサンプリング回路の書き込み電流の入力ラインのシールド例を示す図である。
【図30】本発明の電流出力型駆動回路の電流出力回路を構成するカレントサンプリング回路の書き込み電流の入力ラインの他のシールド例を示す図である。
【図31】従来の電圧−電流変換回路を用いた電流出力型駆動回路の一構成例を示す回路図である。
【図32】電圧−電流変換回路を用いた電流出力型駆動回路の一例を示す構成図である。
【図33】カレントミラー回路と電流出力型DACを組み合わせた電流出力回路の一構成例を示す回路図である。
【図34】図33に示す電流出力回路を複数用いた電流出力型駆動回路の構成を示すブロック図である。
【図35】従来のカレントサンプリング回路の一構成例を示す回路図である。
【図36】図35に示すカレントサンプリング回路の基本動作を示すタイミングチャートである。
【符号の説明】
10…テスト回路、20…制御回路、30…書き込み回路、40…基準電流源回路、50…フラグ用双方向シフトレジスタ、60…画像データ用レジスタアレイ、70…制御信号発生回路、80…D/A変換回路(DAC)、90…電流出力回路、91…第1のバンク、92…第2のバンク、93…電流出力トランジスタアレイ、VDD…電源電圧、VSS…基準電位。
Claims (18)
- ソースが第1の電源に接続され、ドレイン−ゲート間に第1のスイッチ回路が設けられている第1のMOSトランジスタと、
上記第1のMOSトランジスタのゲートと上記第1の電源間に設けられた第1の容量素子と、
ソースが上記第1のMOSトランジスタのドレインに接続され、ドレイン−ゲート間に第2のスイッチ回路が設けられている第2のMOSトランジスタと、
上記第2のMOSトランジスタのゲートと上記第1の電源間に設けられた第2の容量素子と、
電流入力端子と上記第2のMOSトランジスタのドレイン間に設けられ、第1の制御信号によりオン/オフ制御される第3のスイッチ回路と、
電流出力端子と上記第2のMOSトランジスタのドレイン間に設けられ、第2の制御信号によりオン/オフ制御される第4のスイッチ回路と、
ドレインとソースが上記第1のMOSトランジスタのゲートと上記第1のスイッチに接続され、ゲートに印加される第3の制御信号に応じて、上記第1のスイッチ回路と逆にオン/オフ制御される第3のMOSトランジスタと、
ドレインとソースが上記第2のMOSトランジスタのゲートと上記第2のスイッチに接続され、ゲートに印加される第4の制御信号に応じて、上記第2のスイッチ回路と逆にオン/オフ制御される第4のMOSトランジスタと、
第1のクロックと上記第1の制御信号の論理積から生成された第1の出力信号を上記第1のスイッチ回路の第1の制御端子に供給すると共に上記第1の出力信号を反転させて上記第3の制御信号を発生させて上記第3のMOSトランジスタのゲートに供給する第1の論理回路と、
第2のクロックと上記第1の制御信号の論理積から生成された第2の出力信号を上記第2のスイッチ回路の第2の制御端子に供給すると共に上記第2の出力信号を反転させて上記第4の制御信号を発生させて上記第4のMOSトランジスタのゲートに供給する第2の論理回路と、
を有する部分回路が二つ設けられ、
上記二つの部分回路が上記第1と第2の制御信号により交互に電流書き込みモードと電流読み出しモードに制御され、
上記電流書き込みモードのとき、上記第1の出力信号により上記第1のスイッチ回路がオンし、上記第2の出力信号により上記第2のスイッチ回路がオンし、上記第1の制御信号により上記第3のスイッチ回路がオンするように制御され、上記第2の制御信号により上記第4のスイッチ回路がオフするように制御され、上記電流入力端子からの入力電流に応じて、上記第1のMOSトランジスタのゲート電圧を上記第1の容量素子に保持し、上記第2のMOSトランジスタのゲート電圧を上記第2の容量素子に保持し、
上記電流読み出しモードのとき、上記第1の出力信号により上記第1のスイッチ回路がオフし、上記第2の出力信号により上記第2のスイッチ回路がオフし、上記第1の制御信号により上記第3のスイッチ回路がオフするように制御され、上記第2の制御信号により上記第4のスイッチ回路がオンするように制御され、上記電流出力端子から上記電流書き込みモードのときの上記電流入力端子からの入力電流に応じた電流を出力し、
上記部分回路が1つの半導体チップ上に形成された
電流サンプリング回路。 - 上記電流書き込みモードのとき、上記第1のスイッチ回路、第2のスイッチ回路、第3のスイッチ回路の順にオフする
請求項1記載の電流サンプリング回路。 - 上記第2のMOSトランジスタのドレインとダミーの負荷回路との間に設けられている第5のスイッチ回路を有し、当該第5のスイッチ回路は、上記電流書き込みモードが終了し、上記電流読み出しモードが開始するまでの間、オンするように制御され、上記第2のMOSトランジスタのドレインからの出力電流を上記ダミーの負荷回路に出力させる
請求項1記載の電流サンプリング回路。 - 所定の電流を供給するD/A変換回路の出力端子と上記二つの部分回路のうち、一方の部分回路の上記電流入力端子との間に設けられている第1の電流切り換えスイッチ回路と、
上記D/A変換回路の出力端子と上記二つの部分回路のうち、他方の部分回路の上記電流入力端子との間に設けられている第2の電流切り換えスイッチ回路と
を有する請求項1記載の電流サンプリング回路。 - 所定の電流を供給するD/A変換回路の出力電流を折り返して出力するカレントミラー回路を有し、
上記二つの部分回路のうち、一方の部分回路の上記電流入力端子が上記カレントミラー回路の一方の電流出力端子に接続され、
上記二つの部分回路のうち、他方の部分回路の上記電流入力端子が上記カレントミラー回路の他方の電流出力端子に接続されている
請求項1記載の電流サンプリング回路。 - 入力データに応じて、複数チャネルの電流を出力する電流出力型駆動回路であって、
上記入力データを保持するレジスタアレイと、
上記レジスタアレイの保持データに応じた電流を出力する電流出力型D/A変換回路と、
第1群と第2群の電流サンプリング回路を有し、上記D/A変換回路の出力電流の読み書きを行う電流出力回路と、
を有し、
上記第1群と第2群の電流サンプリング回路は、
ソースが第1の電源に接続され、ドレイン−ゲート間に第1のスイッチ回路が設けられている第1のMOSトランジスタと、
上記第1のMOSトランジスタのゲートと上記第1の電源間に設けられた第1の容量素子と、
ソースが上記第1のMOSトランジスタのドレインに接続され、ドレイン−ゲート間に第2のスイッチ回路が設けられている第2のMOSトランジスタと、
上記第2のMOSトランジスタのゲートと上記第1の電源間に設けられた第2の容量素子と、
電流入力端子と上記第2のMOSトランジスタのドレイン間に設けられ、第1の制御信号によりオン/オフ制御される第3のスイッチ回路と、
電流出力端子と上記第2のMOSトランジスタのドレイン間に設けられ、第2の制御信号によりオン/オフ制御される第4のスイッチ回路と、
ドレインとソースが上記第1のMOSトランジスタのゲートと上記第1のスイッチに接続され、ゲートに印加される第3の制御信号に応じて、上記第1のスイッチ回路と逆にオン/オフ制御される第3のMOSトランジスタと、
ドレインとソースが上記第2のMOSトランジスタのゲートと上記第2のスイッチに接続され、ゲートに印加される第4の制御信号に応じて、上記第2のスイッチ回路と逆にオン/オフ制御される第4のMOSトランジスタと、
第1のクロックと上記第1の制御信号の論理積から生成された第1の出力信号を上記第1のスイッチ回路の第1の制御端子に供給すると共に上記第1の出力信号を反転させて上記第3の制御信号を発生させて上記第3のMOSトランジスタのゲートに供給する第1の論理回路と、
第2のクロックと上記第1の制御信号の論理積から生成された第2の出力信号を上記第2のスイッチ回路の第2の制御端子に供給すると共に上記第2の出力信号を反転させて上記第4の制御信号を発生させて上記第4のMOSトランジスタのゲートに供給する第2の論理回路と、
を有する部分回路が設けられ、
上記部分回路が上記第1と第2の制御信号により電流書き込みモードと電流読み出しモードに制御され、
上記電流書き込みモードのとき、上記第1の出力信号により上記第1のスイッチ回路がオンし、上記第2の出力信号により上記第2のスイッチ回路がオンし、上記第1の制御信号により上記第3のスイッチ回路がオンするように制御され、上記第2の制御信号により上記第4のスイッチ回路がオフするように制御され、上記D/A変換回路から上記電流入力端子を介して供給された入力電流に応じて、上記第1のMOSトランジスタのゲート電圧を上記第1の容量素子に保持し、上記第2のMOSトランジスタのゲート電圧を上記第2の容量素子に保持し、
上記電流読み出しモードのとき、上記第1の出力信号により上記第1のスイッチ回路がオフし、上記第2の出力信号により上記第2のスイッチ回路がオフし、上記第1の制御信号により上記第3のスイッチ回路がオフするように制御され、上記第2の制御信号により上記第4のスイッチ回路がオンするように制御され、上記電流出力端子から上記電流書き込みモードのときの上記電流入力端子からの入力電流に応じた電流を出力し、
1つの半導体チップ上に形成された上記部分回路がそれぞれ上記出力電流のチャネル分だけ設けられている
電流出力型駆動回路。 - 上記第1群と第2群の電流サンプリング回路において、電流書き込みモードで動作するとき、上記各チャネルに対応する上記複数の部分回路が順次に上記D/A変換回路の出力電流に応じて、電流書き込みを行う
請求項6記載の電流出力型駆動回路。 - 上記第1群と第2群の電流サンプリング回路において、同じチャネルに対応する上記各部分回路の上記電流出力端子が共通に接続され、当該接続点と対応するチャネルの電流出力パッドとの間に、駆動対象の負荷回路の電圧に応じた耐圧電圧を有する電流出力トランジスタが設けられている
請求項6記載の電流出力型駆動回路。 - 上記電流出力型駆動回路は制御回路を有し、外部から供給されるラッチパルスに応じて、上記各チャネルに対応するチャネル選択信号を順次出力する
請求項6記載の電流出力型駆動回路。 - 上記レジスタアレイは、上記制御回路によって出力される上記チャネル選択信号に応じて、当該チャネル選択信号により選択したチャネルに対応する上記入力データを選択して、上記D/A変換回路に出力する
請求項9記載の電流出力型駆動回路。 - 上記制御回路は、外部から供給されるラッチパルスに応じて、当該ラッチパルスの周期ごとに論理ハイレベルと論理ローレベルに保持されるイネーブル信号を出力する
請求項9記載の電流出力型駆動回路。 - 上記第1群と第2群の電流サンプリング回路は、上記イネーブル信号に応じて電流書き込みモードと電流読み出しモードに制御され、
上記イネーブル信号が上記論理ハイレベルにあるとき、上記第1群の電流サンプリング回路は電流書き込みモードに制御され、上記第2群の電流サンプリング回路が電流読み出しモードに制御され、
上記イネーブル信号が上記論理ローレベルにあるとき、上記第2群の電流サンプリング回路が電流書き込みモードに制御され、上記第1群の電流サンプリング回路が電流読み出しモードに制御される
請求項11記載の電流出力型駆動回路。 - 上記第1群と第2群の電流サンプリング回路は、上記イネーブル信号に応じて上記電流書き込みモードに制御されているとき、上記D/A変換回路の出力電流を時分割して、上記各部分回路に電流書き込みを行い、上記イネーブル信号に応じて上記電流読み出しモードに制御されているとき、上記各部分回路から書き込み電流に応じた電流を同時に出力する
請求項6記載の電流出力型駆動回路。 - 上記D/A変換回路の電流出力側にダミーの電流サンプリング回路が設けられ、
順次に電流出力が行われる上記複数のチャネルのうち、最後のチャネルの電流出力が終了してから、次に第1のチャネルの電流出力が開始するまで、上記D/A変換回路の出力電流が上記ダミーの電流サンプリング回路に出力される
請求項6記載の電流出力型駆動回路。 - 上記制御回路は、隣接した複数のD/A変換回路ごとに一つ設けられ、上記複数のD/A変換回路の動作を制御する
請求項9記載の電流出力型駆動回路。 - 外部から供給されるシステムクロック信号を分周して上記制御回路に供給する分周回路
を有する請求項9記載の電流出力型駆動回路。 - 外部から供給されるシステムクロック信号を2分周する2分周器と、
上記2分周器の出力信号を0.5分周刻みあるいは1分周刻みで設定可能な分周比で分周するプログラマブル分周器と、
上記プログラマブル分周器の出力信号を所定の回数だけカウントするカウンタと、
上記カウンタの出力信号に応じて、クロック信号の出力を停止させるクロックイネーブル回路と
を有するクロック信号生成回路を
さらに有する請求項16記載の電流出力型駆動回路。 - 上記制御回路は、上記2分周器、上記クロックイネーブル回路及び上記プログラマブル分周器の出力信号に応じて、上記レジスタアレイ、上記D/A変換回路及び上記第1群と第2群の電流サンプリング回路を含む電流出力回路の動作を制御するための制御信号を生成する
請求項17記載の電流出力型駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002237287A JP4273718B2 (ja) | 2002-08-16 | 2002-08-16 | 電流サンプリング回路及びそれを用いた電流出力型駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002237287A JP4273718B2 (ja) | 2002-08-16 | 2002-08-16 | 電流サンプリング回路及びそれを用いた電流出力型駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004077743A JP2004077743A (ja) | 2004-03-11 |
JP4273718B2 true JP4273718B2 (ja) | 2009-06-03 |
Family
ID=32021093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002237287A Expired - Lifetime JP4273718B2 (ja) | 2002-08-16 | 2002-08-16 | 電流サンプリング回路及びそれを用いた電流出力型駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4273718B2 (ja) |
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Publication number | Publication date |
---|---|
JP2004077743A (ja) | 2004-03-11 |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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