KR101143803B1 - 쉬프트 레지스터 및 그 구동 방법 - Google Patents

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Abstract

본 발명은 출력 버퍼부를 제어하는 노드의 전압이 박막 트랜지스터의 기생 캐패시터에 의해 변동되는 것을 방지할 수 있는 쉬프트 레지스터 및 그 구동 방법을 제공하는 것이다.
이를 위하여, 본 발명의 쉬프트 레지스터는 다수의 스테이지 각각이 제1 노드에 의해 제어되어 클럭 신호를 출력 라인으로 공급하기 위한 풀-업 트랜지스터와; 제2 노드에 의해 제어되어 제1 구동 전압을 상기 출력 라인으로 공급하기 위한 풀-다운 트랜지스터와; 상기 제1 및 제2 노드를 서로 상반되게 제어하는 제어부와; 상기 제1 노드와 반전 클럭 신호의 입력 라인 사이에 접속되어 상기 제1 노드가 상기 클럭 신호 및 상기 풀-업 트랜지스터의 기생 캐패시터에 의한 변동량을 보상하기 위한 보상 캐패시터를 구비하는 것을 특징으로 한다.

Description

쉬프트 레지스터 및 그 구동 방법{SHIFT REGISTER AND METHOD FOR DRIVING THE SAME}
도 1은 종래의 2상 쉬프트 레지스터를 도시한 블록도.
도 2은 도 1에 도시된 제1 스테이지의 상세 회로도.
도 3은 도 2에 도시된 스테이지의 구동 파형도.
도 4는 본 발명의 실시 예에 따른 쉬프트 레지스터의 한 스테이지를 출력부 중심으로 도시한 회로도.
도 5는 도 4에 도시된 스테이지의 구동 파형도.
도 6은 본 발명의 다른 실시 예에 따른 쉬프트 레지스터의 한 스테이지에 대한 상세 회로도.
도 7은 도 6에 도시된 스테이지의 구동 파형도.
도 8a 및 도 8b는 도 6에 도시된 스테이지에서 보상 캐패시터(CC)가 없는 경우와 있는 경우의 구동 파형을 비교하여 도시한 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 40 : 제어부 20, 30 : 출력 버퍼부
본 발명은 액정 표시 장치의 구동 회로에 관한 것으로, 특히 아모퍼스-실리콘 박막 트랜지스터를 이용한 쉬프트 레지스터에 관한 것이다.
텔레비젼(Television) 및 컴퓨터(Computer)의 표시 장치로 사용되는 액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.
액정 패널에는 게이트 라인들과 데이터 라인들이 교차하게 배열되고 그 게이트 라인들과 데이터 라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정 패널에는 액정셀들 각각에 전계를 인가하기 위한 화소 전극들과 공통 전극이 마련된다. 화소 전극들 각각은 스위칭 소자인 박막 트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터 라인들 중 어느 하나에 접속된다. 박막 트랜지스터의 게이트 단자는 게이트 라인들 중 어느 하나에 접속된다.
구동 회로는 게이트 라인들을 구동하기 위한 게이트 드라이버와, 데이터 라인들을 구동하기 위한 데이터 드라이버를 구비한다. 게이트 드라이버는 스캔 신호를 게이트 라인들에 순차적으로 공급하여 액정 패널 상의 액정셀들을 순차적으로 구동한다. 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔 신호가 공급될 때마다 데이터 라인들 각각에 비디오 신호를 공급한다. 이에 따라, 액정 표시 장치는 액정셀 별로 비디오 신호에 따라 화소 전극과 공통 전극 사이에 인가되는 전계에 의해 광투과율을 조절하여 화상을 표시한다.
이러한 구동 회로에서 게이트 드라이버는 쉬프트 레지스터를 이용하여 게이트 라인들을 순차적으로 구동시키기 위한 스캔 신호를 발생한다. 그리고, 데이터 드라이버는 쉬프트 레지스터를 이용하여 외부로부터 입력되는 비디오 신호를 일정 단위씩 순차적으로 샘플링할 수 있도록 하는 샘플링 신호를 발생한다.
도 1은 일반적인 2상 쉬프트 레지스터를 도시한 블록도로서, 도 1에 도시된 쉬프트 레지스터는 종속적으로 접속된 제1 내지 제n 스테이지를 구비한다.
제1 내지 제n 스테이지에는 고전위 및 고전위 구동 전압(미도시)과 함께 클럭 신호(C1) 및 반전 클럭 신호(/C1)가 공통으로 공급되고, 스타트 펄스(Vst) 또는 전단 스테이지의 출력 신호가 공급된다. 제1 스테이지는 스타트 펄스(Vst)와 클럭 신호(C1) 및 반전 클럭 신호(/C1)에 응답하여 제1 출력 신호(Out1)로 출력한다. 그리고, 제2 내지 제n 스테이지는 이전단 스테이지의 출력 신호와 클럭 신호(C1) 및 반전 클럭 신호(/C1)에 응답하여 제2 내지 제n 출력 신호(Out2 내지 Outn) 각각을 출력한다. 이러한 제1 내지 제n 스테이지는 동일한 회로 구성을 가지며 스타트 펄스(Vst)의 특정 전압을 순차적으로 쉬프트시킨다. 제1 내지 제n 출력 신호(Out1 내지 Outn)는 액정 패널의 게이트 라인들을 순차적으로 구동하기 위한 스캔 신호로 공급되거나, 데이터 드라이버내에서 비디오 신호를 순차적으로 샘플링하기 위한 샘플링 신호로 공급된다.
도 2는 도 1에 도시된 한 스테이지의 구체적인 회로 구성을 나타낸 것이다.
도 2에 도시된 스테이지는 Q노드의 제어에 의해 제1 클럭 신호(C1)를 출력라인으로 출력하는 제5 NMOS 트랜지스터(T5)와, QB노드의 제어에 의해 저전위 구동 전압(VSS)을 출력 라인으로 출력하는 제6 NMOS 트랜지스터(T6)로 구성된 출력 버퍼부(20)와, Q노드와 QB노드를 제어하는 제1 내지 제4 NMOS 트랜지스터(T1 내지 T4)로 구성된 제어부(10)를 구비한다.
이러한 스테이지에는 고전위 및 저전위 전압(VDD, VSS)이 공급됨과 아울러 스타트 펄스(Vst), 클럭 신호(C1) 및 반전 클럭 신호(/C1)가 공급된다. 여기서, 클럭 신호(C1)로는 도 3과 같이 일정한 펄스 폭을 갖는 하이 상태 전압 및 로우 상태 전압이 교번적으로 공급되고, 반전 클럭 신호(/C1)(미도시)가 제1 클럭 신호(C1)와 상반된 극성을 갖도록 공급된다. 스타트 펄스(Vst)는 외부로부터 공급되거나, 이전단 스테이지의 출력 신호가 공급된다. 이하, 스테이지의 동작 과정을 도 3에 도시된 구동 파형을 참조하여 설명하기로 한다.
A기간에서 반전 클럭 신호(/C1)의 하이 전압과 동기하여 스타트 펄스(Vst)의 하이 전압이 공급된다. 이에 따라, 반전 클럭 신호(/C1)의 하이 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-온되어 스타트 펄스(Vst)의 하이 전압이 Q노드로 공급, 즉 프리차지 된다. Q노드로 프리 차지된 하이 전압에 의해 제5 NMOS 트랜지스터(T5)가 턴-온되어 클럭 신호(C1)의 로우 전압을 출력 라인으로 공급한다. 이때, 제2 NMOS 트랜지스터(T2)도 반전 클럭 신호(/C1)의 하이 전압에 의해 턴-온되어 QB노드에 고전위 구동 전압(VDD)을 공급하고, QB노드에 공급된 고전위 구동 전압(VDD)에 의해 제6 NMOS 트랜지스터(T6)도 턴-온되어 저전위 구동 전압(VSS)을 공급한다. 이에 따라, A기간에서 스테이지의 출력 라인은 로우 상태의 출력 신호(OUT)를 출력하게 된다.
B기간에서 반전 클럭 신호(/C1)의 로우 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-오프됨으로써 Q노드는 하이 상태로 플로팅되므로 제5 NMOS 트랜지스터(T5)는 턴-온 상태를 유지한다. 이때, 클럭 신호(C1)로 하이 전압이 공급됨에 따라 플로팅된 Q노드는 제5 NMOS 트랜지스터(T5)의 게이트 전극과 소스 전극의 중첩으로 형성된 기생 캐패시터(CGS)의 영향으로 부트스트래핑(Bootstrapping)된다. 이에 따라, Q노드 전압이 더욱 상승하여 제5 NMOS 트랜지스터(T5)가 확실하게 턴-온됨으로써 클럭 신호(C1)의 하이 전압이 출력 라인으로 빠르게 공급된다. 그리고, 하이 상태로 플로팅된 Q노드에 의해 제4 NMOS 트랜지스터(T4)가, 하이 상태의 클럭 신호(C1)에 의해 제3 NMOS 트랜지스터(T3)가 턴-온되어 QB노드에는 저전위 구동 전압(VSS)가 공급되므로 제6 NMOS 트랜지스터(T6)는 턴-오프된다. 이에 따라, B기간에서 스테이지의 출력 라인은 하이 상태의 출력 신호(OUT)를 출력한다.
C기간에서 반전 클럭 신호(/C1)의 하이 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-온되어 스타트 펄스(Vst)의 로우 전압이 Q노드로 공급되므로 제5 NMOS 트랜지스터(T5)는 턴-오프된다. 이때, 반전 클럭 신호(/C1)의 하이 전압에 의해 제2 NMOS 트랜지스터(T2)가 턴-온되어 고전위 구동 전압(VDD)이 QB노드로 공급됨으로써 제6 NMOS 트랜지스터(T6)가 턴-온되어 저전위 구동 전압(VSS)을 출력 라인으로 출력한다. 이때, 제3 NMOS 트랜지스터(T3)는 클럭 신호(C1)의 로우 전압 에 의해 턴-오프되고, 제4 NMOS 트랜지스터(T4)는 Q노드의 로우 전압에 의해 턴-오프되어 QB노드에 고전위 구동 전압(VDD)이 유지된다. 이에 따라, C기간에서 스테이지의 출력 라인은 로우 상태의 출력 신호(OUT)를 출력한다.
D기간에서 반전 클럭 신호(/C1)의 로우 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-오프되므로 Q노드는 로우 상태로 플로팅된다. 그리고, 반전 클럭 신호(/C1)의 로우 전압에 의해 제2 NMOS 트랜지스터(T2)가 턴-오프, 로우 상태로 플로팅된 Q노드에 의해 제4 NMOS 트랜지스터(T4)가 턴-오프되므로, QB노드는 클럭 신호(C1)의 하이 전압에 의해 제3 NMOS 트랜지스터(T3)가 턴-온되더라도 이전 기간(C)에서 공급된 고전위 구동 전압(VDD) 보다 조금 낮아진 하이 상태를 유지하면서 플로팅된다. 이에 따라, 제6 NMOS 트랜지스터(T6)는 턴-온 상태를 유지하여 저전위 구동 전압(VSS)을 출력 라인으로 출력한다. 이 결과, D기간에서 스테이지의 출력 라인은 로우 상태의 출력 신호(OUT)를 출력한다.
그리고, 나머지 기간에서는 상기 C기간 및 D기간이 교번적으로 반복되므로 스테이지의 출력 신호(OUT)는 계속 로우 상태를 유지하게 된다.
여기서, 아모퍼스-실리콘 박막 트랜지스터 공정으로 형성되는 제1 내지 제6 NMOS 트랜지스터(T1 내지 T6) 각각은 게이트 전극이 소스 및 드레인 전극 각각과 중첩되는 구조를 갖게 되므로 불가피하게도 기생 캐패시터(CGD, CGS)를 포함한다. 그리고, 아모퍼스-실리콘 박막 트랜지스터의 낮은 이동도를 보상하기 위하여 출력 버퍼부(20)를 구성하는 제5 및 제6 NMOS 트랜지스터(T5, T6)의 크기가 상당히 커지게 됨으로써 그에 따라 기생 캐패시터(CGD, CGS)도 증가하게 된다. 여기서, 풀-업 트랜지스터인 제5 NMOS 트랜지스터(T5)에서 게이트 전극과 소스 전극의 중첩부에 형성된 기생 캐패시터(CGS)는 Q노드를 부트스트랩핑시키는데 유용하게 된다. 반면에, 제5 NMOS 트랜지스터(T5)의 게이트 전극과 드레인 전극의 중첩부에 형성된 기생 캐패시터(CGD)는 드레인 전극에 공급되는 클럭 신호(C1)가 도 3과 같이 로우에서 하이로 트랜지션할 때마다 플로팅 상태인 Q노드의 전압을 변동시킴으로써 출력 전압(Vout)도 흔들리게 하는 문제점이 있다. 도 3을 참조하면, D기간에서 하이 전압으로 트랜지션된 클럭 신호(C1)에 의해 로우 상태로 플로팅된 Q노드의 전압이 조금 높은 상태로 변동하고, 그에 따라 출력 전압(OUT)도 로우 전압에서 좀 상승하였음을 알 수 있다. 이렇게 왜곡된 출력 전압(OUT)은 다음 스테이지의 입력으로 사용되므로 다수의 스테이지를 거칠 수록 출력 전압(OUT)의 왜곡량이 증가하게 되어 어느 시점에서는 회로 오동작을 가져올 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 출력 버퍼부를 제어하는 노드(Q)의 전압이 박막 트랜지스터의 기생 캐패시터에 의해 변동되는 것을 방지할 수 있는 쉬프트 레지스터 및 그 구동 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 쉬프트 레지스터는 스타트 펄스를 쉬프트시켜 각각의 출력 신호와 다음단의 스타트 펄스로 공급하는 다수의 스테이지로 구성된 쉬프트 레지스터에 있어서, 상기 다수의 스테이지 각각은 제1 노드에 의해 제어되어 클럭 신호를 출력 라인으로 공급하기 위한 풀-업 트랜지스터와; 제2 노드에 의해 제어되어 제1 구동 전압을 상기 출력 라인으로 공급하기 위한 풀-다운 트랜지스터와; 상기 제1 및 제2 노드를 서로 상반되게 제어하는 제어부와; 상기 제1 노드와 반전 클럭 신호의 입력 라인 사이에 접속되어 상기 제1 노드가 상기 클럭 신호 및 상기 풀-업 트랜지스터의 기생 캐패시터에 의한 변동량을 보상하기 위한 보상 캐패시터를 구비한다.
상기 보상 캐패시터는 상기 기생 캐패시터의 용량 보다 크게 설정된다.
상기 보상 캐패시터는 상기 제1 노드가 플로팅되면서 상기 기생 캐패시터를 통해 전달된 상기 클럭 신호의 트랜지션 전압을 따라 변동하기 이전에, 상기 반전 클럭 신호의 트랜지션 전압을 따라 반대 방향으로 변동하게 함으로써 상기 변동량을 보상한다.
상기 제어부는 상기 반전 클럭 신호에 응답하여 상기 스타트 펄스를 상기 제1 노드로 공급하는 제1 트랜지스터와; 상기 반전 클럭 신호에 응답하여 제2 구동 전압을 상기 제2 노드로 공급하는 제2 트랜지스터와; 상기 클럭 신호에 응답하여 상기 제2 노드에 상기 제1 구동 전압을 공급하는 제3 트랜지스터와; 상기 제1 노드의 전압에 응답하여 상기 제1 구동 전압을 상기 제4 트랜지스터로 공급하는 제4 트랜지스터를 구비한다.
또한, 본 발명의 쉬프트 레지스터는 제3 노드에 의해 제어되며 상기 출력 라인과 상기 제1 구동 전압의 공급 라인 사이에 상기 풀-다운 트랜지스터와 병렬 접 속된 제2 풀-다운 트랜지스터를 추가로 구비하고, 상기 제어부는 상기 반전 클럭 신호에 응답하여 상기 제1 노드에 상기 스타트 펄스를 공급하는 제1 노드 제어부와; 상기 클럭 신호 및 반전 클럭 신호에 응답하여 제4 노드의 전압 및 상기 제1 구동 전압을 선택적으로 상기 제2 노드로 공급하는 제2 노드 제어부와; 상기 클럭 신호 및 반전 클럭 신호에 응답하여 상기 제4 노드의 전압 및 상기 제2 구동 전압을 상기 제2 노드와 상반되도록 상기 제3 노드로 공급하는 제3 노드 제어부와; 상기 클럭 신호 및 반전 클럭 신호와, 상기 제1 노드의 전압에 응답하여 상기 제4 노드에 상기 제1 및 제2 구동 전압을 선택적으로 공급하는 제4 노드 제어부를 구비한다.
상기 제1 노드 제어부는 상기 스타트 펄스의 입력 라인과 상기 제1 노드 사이에 접속되어 상기 반전 클럭 신호에 의해 제어되는 제1 트랜지스터를 구비한다.
상기 제4 노드 제어부는 상기 제2 구동 전압의 입력 라인과 제4 노드 사이에 접속되어 상기 반전 클럭 신호에 의해 제어되는 제2 트랜지스터와, 상기 제2 트랜지스터와 병렬 접속되어 상기 클럭 신호에 의해 제어되는 제3 트랜지스터와; 상기 제4 노드와 상기 제1 구동 전압의 입력 라인 사이에 접속되어 상기 제1 노드에 의해 제어되는 제4 트랜지스터를 구비한다.
상기 풀-업 트랜지스터는 상기 클럭 신호의 입력 라인과 상기 출력 라인 사이에 접속되어 상기 제1 노드에 의해 제어되는 제5 트랜지스터와; 상기 풀-다운 및 제2 풀-다운 트랜지스터는 상기 출력 라인과 상기 제1 구동 전압의 입력 라인 사이에 접속되어 병렬 접속되어 상기 제2 및 제3 노드 각각에 의해 제어되는 제6 및 제7 트랜지스터를 구비한다.
상기 풀-업 트랜지스터는 상기 제1 노드를 상기 클럭 신호를 이용하여 부트스트래핑시키기 위한 캐패시터를 추가로 구비한다.
상기 제2 노드 제어부는 상기 제4 노드와 상기 제2 노드 사이에 접속되어 상기 클럭 신호에 의해 제어되는 제8 트랜지스터와, 상기 제1 구동 전압의 입력 라인과 상기 제2 노드 사이에 접속되어 상기 반전 클럭 신호에 의해 제어되는 제9 트랜지스터를 구비한다.
상기 제3 노드 제어부는 상기 제4 노드와 상기 제3 노드 사이에 접속되어 상기 반전 클럭 신호에 의해 제어되는 제10 트랜지스터와, 상기 제1 구동 전압의 입력 라인과 상기 제3 노드 사이에 접속되어 상기 클럭 신호에 의해 제어되는 제11 트랜지스터를 구비한다.
상기 제1 구동 전압은 저전위, 상기 제2 구동 전압은 고전위 전압이다.
상기 스테이지는 동일 채널 타입의 트랜지스터로 구성된다.
상기 스테이지는 NPMOS 트랜지스터로 구성된다.
그리고, 본 발명의 쉬프트 레지스터 구동 방법은 상기 제어부에 의해 상기 제1 노드가 플로팅되면서 상기 클럭 신호 및 반전 클럭 신호가 상반된 전압으로 트랜지스션되는 기간에서, 상기 플로팅된 제1 노드가 상기 풀-업 트랜지스터의 기생 캐패시터를 통해 전달된 상기 클럭 신호의 트랜지션 전압을 따라 변동하기 이전에, 상기 보상 캐패시터를 통해 전달된 상기 반전 클럭 신호의 트랜지션 전압을 따라 반대 방향으로 변동하게 함으로써 상기 변동량을 보상하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 4 내지 도 8b를 참조하여 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 쉬프트 레지스터에서 종속적으로 접속된 다수의 스테이지 중 어느 한 스테이지를 출력 버퍼부(30) 중심으로 도시한 것이고, 도 5는 구동 파형도를 도시한 것이다.
도 4에 도시된 쉬프트 레지스터의 스테이지는 Q노드의 제어에 의해 제1 클럭 신호(C1)를 출력 라인으로 출력하는 제5 NMOS 트랜지스터(T5)와, QB노드의 제어에 의해 저전위 구동 전압(VSS)을 출력 라인으로 출력하는 제6 NMOS 트랜지스터(T6)로 구성된 출력 버퍼부(20)와, Q노드와 QB노드를 제어하는 제어부(10)와, Q노드의 변동 전압을 보상하기 위한 보상 캐패시터(CC)를 구비한다.
보상 캐패시터(CC)는 Q노드와 반전 클럭 신호(/C1)의 공급 라인 사이에 접속된다. 이에 따라, 보상 캐패시터(CC)는 풀-업 트랜지스터인 제5 NMOS 트랜지스터(T5)의 게이트 전극과 드레인 전극의 중첩부에 형성된 기생 캐패시터(CGD)와는 상반된 전압이 Q노드에 인가되게 함으로써 Q노드의 변동을 방지하게 된다. 구체적으로, 도 5와 같이 C 및 D기간의 에지부에서 클럭 신호(C1)가 로우에서 하이로 트랜지션하기 전에, 반전 클럭 신호(/C1) 및 보상 캐패시터(CC)에 의해 Q노드는 클럭 신호(C1)와 반대 방향으로 변동하게 된다. 이는 보상 캐패시터(CC)의 용량이 기생 캐패시터(CGD) 보다 크게 설정됨으로써 Q노드가 클럭 신호(C1)의 트랜지션 보다 반전된 클럭 신호(/C1)의 트랜지션에 먼저 응답하기 때문이다. 이에 따라, 클럭 신호(C1)가 하이 전압으로 트랜지션할 때는 제5 NMOS 트랜지스터(T5)의 기생 캐패시터(CGD)에 의해 Q노드는 거의 원래 상태의 로우 전압으로 되돌아올 수 있게 된다. 이 결과, 출력 전압(OUT)의 왜곡을 감소시킬 수 있게 된다.
도 4에서 제어부(10)는 도 2에 도시한 바와 같이 제1 내지 제4 NMOS 트랜지스터(T1 내지 T4)로 구성되거나, Q노드 및 QB노드를 제어할 수 있는 어떤 구성도 가능하다. 여기서는 설명상의 편의상 제어부(40)가 도 2에 도시된 제어부(10)와 동일한 구성을 갖는 경우만을 예로 들고, 도 5에 도시된 구동 파형을 참조하여 설명하기로 한다.
A기간에서 반전 클럭 신호(/C1)의 하이 전압과 동기하여 스타트 펄스(Vst)의 하이 전압이 공급된다. 이에 따라, 반전 클럭 신호(/C1)의 하이 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-온되어 스타트 펄스(Vst)의 하이 전압이 Q노드로 공급, 즉 프리차지 된다. Q노드로 프리 차지된 하이 전압에 의해 제5 NMOS 트랜지스터(T5)가 턴-온되어 클럭 신호(C1)의 로우 전압을 출력 라인으로 공급한다. 이때, 제2 NMOS 트랜지스터(T2)도 반전 클럭 신호(/C1)의 하이 전압에 의해 턴-온되어 QB노드에 고전위 전압(VDD)을 공급하고, QB노드에 공급된 고전위 전압(VDD)에 의해 제6 NMOS 트랜지스터(T6)도 턴-온되어 저전위 전압(VSS)을 공급한다. 이에 따라, A기간에서 스테이지의 출력 라인은 로우 상태의 출력 신호(OUT)를 출력하게 된다.
B기간에서 반전 클럭 신호(/C1)의 로우 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-오프됨으로써 Q노드는 하이 상태로 플로팅되므로 제5 NMOS 트랜지스터(T5)는 턴-온 상태를 유지한다. 이때, 클럭 신호(C1)로 하이 전압이 공급됨에 따라 플로팅된 Q노드는 제5 NMOS 트랜지스터(T5)의 게이트 전극과 소스 전극의 중첩으로 형성된 기생 캐패시터(CGS)의 영향으로 부트스트래핑(Bootstrapping)된다. 이에 따라, Q노드 전압이 더욱 상승하여 제5 NMOS 트랜지스터(T5)가 확실하게 턴-온됨으로써 클럭 신호(C1)의 하이 전압이 출력 라인으로 빠르게 공급된다. 그리고, 하이 상태로 플로팅된 Q노드에 의해 제4 NMOS 트랜지스터(T4)가, 하이 상태의 클럭 신호(C1)에 의해 제3 NMOS 트랜지스터(T3)가 턴-온되어 QB노드에는 저전위 전압(VSS)가 공급되므로 제6 NMOS 트랜지스터(T6)는 턴-오프된다. 이에 따라, B기간에서 스테이지의 출력 라인은 하이 상태의 출력 신호(OUT)를 출력한다.
C기간에서 반전 클럭 신호(/C1)의 하이 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-온되어 스타트 펄스(Vst)의 로우 전압이 Q노드로 공급되므로 제5 NMOS 트랜지스터(T5)는 턴-오프된다. 이때, 반전 클럭 신호(/C1)의 하이 전압에 의해 제2 NMOS 트랜지스터(T2)가 턴-온되어 고전위 전압(VDD)이 QB노드로 공급됨으로써 제6 NMOS 트랜지스터(T6)가 턴-온되어 저전위 전압(VSS)을 출력 라인으로 출력한다. 이때, 제3 NMOS 트랜지스터(T3)는 클럭 신호(C1)의 로우 전압에 의해 턴-오프되고, 제4 NMOS 트랜지스터(T4)는 Q노드의 로우 전압에 의해 턴-오프되어 QB노드에 고전위 전압(VDD)이 유지된다. 이에 따라, C기간에서 스테이지의 출력 라인은 로우 상태의 출력 신호(OUT)를 출력한다.
D기간에서 반전 클럭 신호(/C1)의 로우 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-오프되므로 Q노드는 로우 상태로 플로팅된다. 그리고, 반전 클럭 신호(/C1)의 로우 전압에 의해 제2 NMOS 트랜지스터(T2)가 턴-오프, 로우 상태로 플로팅된 Q노드에 의해 제4 NMOS 트랜지스터(T4)가 턴-오프되므로, QB노드는 클럭 신호(C1)의 하이 전압에 의해 제3 NMOS 트랜지스터(T3)가 턴-온되더라도 이전 기간(C)에서 공급된 고전위 전압(VDD) 보다 조금 낮아진 하이 상태를 유지하면서 플로팅된다. 이에 따라, 제6 NMOS 트랜지스터(T6)는 턴-온 상태를 유지하여 저전위 전압(VSS)을 출력 라인으로 출력한다. 이 결과, D기간에서 스테이지의 출력 라인은 로우 상태의 출력 신호(OUT)를 출력한다.
특히, D기간의 시작점에서 제5 NMOS 트랜지스터(T5)의 기생 캐패시터(CGD)를 통해 로우에서 하이로 트랜지션된 클럭 신호(C1)가 전달되기 이전에, 하이에서 로우로 트랜지션된 반전 클럭 신호(/C1)가 보상 캐패시터(CC)를 통해 Q노드에 전달된다. 이에 따라, Q노드의 전압은 하강하는 반전 클럭 신호(/C1)를 따라 더욱 낮아진 다음, 상승하는 클럭 신호(C1)를 따라 원래 상태의 로우 전압으로 되돌아올 수 있게 된다. 이 결과, 출력 전압(OUT)의 왜곡을 감소시킬 수 있게 된다.
그리고, 나머지 기간에서는 상기 C기간 및 D기간이 교번적으로 반복되므로 스테이지의 출력 신호(OUT)는 계속 왜곡이 거의 없는 로우 상태를 유지하게 된다.
도 6은 본 발명의 제2 실시 예에 따른 쉬프트 레지스터 중 종속적으로 접속된 다수의 스테이지 중 어느 한 스테이지의 상세 회로를 도시한 것이고, 도 7은 구동 파형도를 도시한 것이다.
도 6에 도시된 쉬프트 레지스터의 각 스테이지는 Q노드의 제어에 의해 클럭 신호(C1)를 출력 라인으로 출력하는 제5 NMOS 트랜지스터(T5)와, QB1 및 QB2 노드의 제어에 의해 저전위 구동 전압(VSS)을 출력 라인으로 출력하는 제6 및 제7 NMOS 트랜지스터(T6, T7)를 구비하는 출력 버퍼와; Q노드를 제어하는 제1 NMOS 트랜지스터(T1)를 구비하는 Q노드 제어부와; QB노드를 제어하는 제2 내지 제4 NMOS 트랜지스터(T2, T3, T4)를 구비하는 QB노드 제어부와; QB1노드를 제어하는 제8 및 제9 NMOS 트랜지스터(T8, T9)를 구비하는 QB1노드 제어부와, QB2노드를 제어하는 제10 및 제11 NMOS 트랜지스터(T10, T11)를 구비하는 QB2노드 제어부와, Q노드의 변동 전압을 보상하기 위한 보상 캐패시터(CC)를 구비한다.
출력 버퍼에서 풀-업 트랜지스터인 제5 NMOS 트랜지스터(T5)는 클럭 신호(C1) 입력 라인과 스테이지의 출력 라인 사이에 접속되어 Q노드에 의해 제어된다. 그리고, 풀-다운 트랜지스터인 제6 및 제7 NMOS 트랜지스터(T6, T7)는 스테이지의 출력 라인과 저전위 전압(VSS) 입력 라인 사이에 병렬 접속되어 QB1 및 QB2 노드 각각에 의해 제어된다.
Q노드 제어부의 제1 NMOS 트랜지스터(T1)는 스타트 펄스(Vst)의 입력 라인과 Q노드 사이에 접속되어 제2 클럭 신호(/C1)에 의해 제어된다.
QB노드 제어부의 제2 NMOS 트랜지스터(T2)는 고전위 구동 전압(VDD) 공급 라인과 QB노드 사이에 접속되어 제2 클럭 신호에 의해 제어되고, 제3 NMOS 트랜지스터(T3)는 제2 NMOS 트랜지스터(T2)와 병렬 접속되어 제1 클럭 신호(C1)에 의해 제어되고, 제4 NMOS 트랜지스터(T4)는 QB노드와 저전위 전압(VSS)의 입력 라인 사이 에 접속되어 Q노드에 의해 제어된다.
QB1노드 제어부의 제8 NMOS 트랜지스터(T8)는 QB노드와 QB1 노드 사이에 접속되어 제1 클럭 신호(C1)에 의해 제어되고, 제9 NMOS 트랜지스터(T9)는 저전위 전압(VSS) 입력 라인과 QB1노드 사이에 접속되어 제2 클럭 신호(/C1)에 의해 제어된다.
QB2노드 제어부의 제10 NMOS 트랜지스터(T10)는 QB노드와 QB2 노드 사이에 접속되어 제2 클럭 신호(C1)에 의해 제어되고, 제11 NMOS 트랜지스터(T11)는 저전위 전압(VSS) 입력 라인과 QB2노드 사이에 접속되어 제2 클럭 신호(/C1)에 의해 제어된다.
Q노드와 저전위 전압(VSS)의 입력 라인 사이에 접속된 캐패시터(CB)와, QB노드와 저전위 전압(VSS)의 입력 라인 사이에 접속된 캐패시터(CQB)는 Q노드 및 QB노드의 노이즈를 제거한다.
이러한 스테이지의 동작 과정을 도 7에 도시된 구동 파형을 참조하여 설명하기로 한다.
A기간에서 스타트 펄스(Vst)의 하이 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-온되어 고전위 구동 전압(VDD)가 Q노드로 공급되어, Q노드는 하이 상태로 프리차지된다. 하이 상태로 프리차지된 Q노드에 의해 제5 NMOS 트랜지스터(T5)가 턴-온되어 클럭 신호(C1)의 로우 전압이 출력 라인으로 공급된다. 이때, 반전 클럭 신호(/C1)에 의해 턴-온된 제2 NMOS 트랜지스터(T2)를 통해 QB노드에는 고전위 전압(VDD)이 공급된다. 그리고, 반전 클럭 신호(/C1)에 의해 제9 및 제10 NMOS 트랜 지스터(T9, T10)가 턴-온됨으로써, QB1노드에는 저전위 전압(VSS)이, QB2노드에는 QB노드에 공급된 고전위 전압(VDD)이 공급된다. 이에 따라, 제7 NMOS 트랜지스터(T7)가 턴-온되어 출력 라인으로 저전위 전압(VSS)이 공급된다. 이 결과, A기간에서 스테이지의 출력 라인은 로우 상태의 출력 신호(Out)를 출력한다.
B기간에서 반전 클럭 신호(/C1)의 로우 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-오프됨으로써 Q노드는 하이 상태로 플로팅되므로 제5 NMOS 트랜지스터(T5)는 턴-온 상태를 유지한다. 이때, 클럭 신호(C1)의 하이 전압이 공급됨에 따라 플로팅된 Q노드는 제5 NMOS 트랜지스터(T5)의 게이트와 드레인 사이에 형성된 캐패시터(CGS) 영향으로 부트스트래핑(Bootstrapping)된다. 이에 따라, Q노드 전압이 더욱 상승하여 제5 NMOS 트랜지스터(T5)가 확실하게 턴-온됨으로써 클럭 신호(C1)의 하이 전압이 출력 라인으로 빠르게 공급된다. 이때, 클럭 신호(C1)에 의해 제3 NMOS 트랜지스터(T3)는 턴-온되고, 부트스트래핑된 Q노드에 의해 제4 PMOS 트랜지스터(T4)가 턴-온됨으로써 QB노드에는 로우 상태가 된다. 그리고, 클럭 신호(C1)에 의해 제8 및 제11 NMOS 트랜지스터(T8, T11)가 턴-온됨으로써, QB1노드에는 QB노드에 공급된 저전위 전압(VSS)이, QB2노드에는 저전위 전압(VSS)이 공급된다. 이에 따라, 제6 및 제7 NMOS 트랜지스터(T6, T7)는 턴-오프된다. 이 결과, B기간에서 스테이지의 출력 라인은 하이 상태의 출력 신호(Out)를 출력한다.
C기간에서 반전 클럭 신호(/C1)의 하이 전압에 의해 제1 NMOS 트랜지스터(T1)가 턴-온되어 Q노드에는 스타트 펄스(Vst)의 로우 전압이 공급되므 로 제5 NMOS 트랜지스터(T5)는 턴-오프된다. 이때, 반전 클럭 신호(/C1)에 의해 제2 NMOS 트랜지스터(T2)가 턴-온되어 QB노드에는 고전위 전압(VDD)이 공급된다. 그리고, 반전 클럭 신호(/C1)에 의해 제9 및 제10 NMOS 트랜지스터(T9, T10)가 턴-온됨으로써, QB1노드에는 저전위 구동 전압(VSS)이, QB2노드에는 QB노드에 공급된 고전위 구동 전압(VDD)이 공급된다. 이에 따라, 제7 NMOS 트랜지스터(T7)가 턴-온되어 출력 라인으로 저전위 구동 전압(VSS)이 공급된다. 이 결과, C기간에서 스테이지의 출력 라인은 로우 상태의 출력 신호(Out)를 출력한다.
D기간에서 반전 클럭 신호(/C1)의 로우 전압에 의해 제1 및 제2 NMOS 트랜지스터(T1, T2)는 턴-오프된다. 이에 따라, Q노드는 이전의 로우 상태로 플로팅되므로 제5 NMOS 트랜지스터(T5)는 턴-오프된다. 이때, 클럭 신호(C1)의 하이 전압에 의해 제3 NMOS 트랜지스터(T3)가 턴-온되어 QB노드에는 고전위 구동 전압(VDD)이 공급된다. 그리고, 클럭 신호(C1)에 의해 제8 및 제11 NMOS 트랜지스터(T9)가 턴-온됨으로써, QB1노드에는 QB노드에 공급된 고전위 전압(VDD)이, QB2노드에는 저전위 전압(VSS)이 공급된다. 이에 따라, 제6 NMOS 트랜지스터(T6)가 턴-온되어 출력 라인으로 저전위 구동 전압(VSS)을 공급한다. 이 결과, B기간에서 스테이지의 출력 라인은 로우 상태의 출력 신호(Out)를 출력한다.
그리고, 나머지 기간에서도 스테이지는 상기 C 및 D기간과 동일하게 동작하므로 스테이지의 출력 신호(OUT)는 로우 상태를 유지하게 된다.
이와 같이, 도 6에 도시된 본 발명의 제2 실시 예에 따른 쉬프트 레지스터의 각 스테이지는 제6 NMOS 트랜지스터(T6)에 상반 동작하는 제7 NMOS 트랜지스터(T7) 를 병렬로 접속시키고, 그들의 게이트 노드인 QB1 및 QB2노드를 클럭 신호(C1) 및 반전 클럭 신호(/C1)에 따라 교류 구동시키게 된다. 이는 제6 및 제7 NMOS 트랜지스터(T6, T7)의 게이트 노드에 직류 바이어스가 인가되는 것을 방지함으로써 고온 구동시 제6 및 제7 NMOS 트랜지스터(T6, T7)가 게이트 바이어스 스트레스로 인해 오동작하는 것을 방지할 수 있게 된다
그런데, 도 6에 도시된 쉬프트 레지스터에서는 도 4에 도시된 쉬프트 레지스터와 대비하여 하나의 풀-다운 트랜지스터(T6)가 형성되어야할 영역에 한 쌍의 풀-다운 트랜지스터(T6, T7)가 형성됨으로써 크기가 감소할 수 밖에 없다. 이에 따라, 상대적으로 작은 크기를 갖게 된 제6 및 제7 NMOS 트랜지스터(T6, T7)를 교번적으로 턴-온시켜 출력 전압(OUT)을 충분히 로우 전압으로 홀딩시킬 수 없는 경우, 즉 출력 전압(OUT)이 왜곡되는 경우가 발생할 수 있다. 이때, 전술한 바와 같이 풀-업 트랜지스터인 제5 NMOS 트랜지스터(T5)의 기생 캐패시터(CGD) 및 클럭 신호(C1)에 의해 도 8a에 도시된 D기간과 같이 Q노드의 전압이 변동하여 출력 전압(OUT)을 왜곡시키는 경우 출력 전압(OUT)의 왜곡은 증가할 수 밖에 없다.
이를 방지하기 위하여, 도 6에 도시된 쉬프트 레지스터의 각 스테이지는 Q노드와 반전 클럭 신호(/C1)의 입력 라인 사이에 접속된 보상 캐패시터(CC)를 추가로 구비한다. 보상 캐패시터(CC)는 도 8b에 도시된 D기간과 같이 제5 NMOS 트랜지스터(T5)의 기생 캐패시터(CGD)를 통해 로우에서 하이로 트랜지션된 클럭 신호(C1)가 전달되기 이전에, 하이에서 로우로 트랜지션된 반전 클럭 신호(/C1)가 Q노드에 전달되게 한다. 이에 따라, Q노드의 전압은 하강하는 반전 클럭 신호(/C1)를 따라 더욱 낮아진 다음, 상승하는 클럭 신호(C1)를 따라 원래 상태의 로우 전압으로 되돌아올 수 있게 된다. 이 결과, 출력 전압(OUT)의 왜곡을 감소시킬 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터는 반전 클럭 신호 및 보상 캐패시터를 이용하여 풀-업 트랜지스터의 제어 노드(Q)가 클럭 신호에 따라 변동하는 것을 방지함으로써 출력 전압의 왜곡을 감소시킬 수 있게 된다. 이에 따라, 출력 전압의 왜곡으로 인한 회로 오동작을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (15)

  1. 스타트 펄스를 쉬프트시켜 각각의 출력 신호와 다음단의 스타트 펄스로 공급하는 다수의 스테이지로 구성된 쉬프트 레지스터에 있어서, 상기 다수의 스테이지 각각은
    제1 노드에 의해 제어되어 클럭 신호를 출력 라인으로 공급하기 위한 풀-업 트랜지스터와;
    제2 노드에 의해 제어되어 제1 구동 전압을 상기 출력 라인으로 공급하기 위한 풀-다운 트랜지스터와;
    제3 노드에 의해 제어되며 상기 출력 라인과 상기 제1 구동전압의 공급라인 사이에 상기 풀-다운 트랜지스터와 병렬 접속된 제2 풀-다운 트랜지스터와;
    상기 제1 및 제2 노드를 서로 상반되게 제어하는 제어부와;
    상기 제1 노드와 반전 클럭 신호의 입력 라인 사이에 접속되어 상기 제1 노드가 상기 클럭 신호 및 상기 풀-업 트랜지스터의 기생 캐패시터에 의한 변동량을 보상하기 위한 보상 캐패시터를 구비하고,
    상기 제어부는 상기 반전 클럭 신호에 응답하여 상기 제1 노드에 상기 스타트 펄스를 공급하는 제1 노드 제어부와, 상기 클럭 신호 및 반전 클럭 신호에 응답하여 제4 노드의 전압 및 상기 제1 구동 전압을 선택적으로 상기 제2 노드로 공급하는 제2 노드 제어부와, 상기 클럭 신호 및 반전 클럭 신호에 응답하여 상기 제4 노드의 전압 및 상기 제2 구동 전압을 상기 제2 노드와 상반되도록 상기 제3 노드로 공급하는 제3 노드 제어부와, 상기 클럭 신호 및 반전 클럭 신호와, 상기 제1 노드의 전압에 응답하여 상기 제4 노드에 상기 제1 및 제2 구동 전압을 선택적으로 공급하는 제4 노드 제어부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 보상 캐패시터는 상기 기생 캐패시터의 용량 보다 크게 설정된 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 보상 캐패시터는
    상기 제1 노드가 플로팅되면서 상기 기생 캐패시터를 통해 전달된 상기 클럭 신호의 트랜지션 전압을 따라 변동하기 이전에, 상기 반전 클럭 신호의 트랜지션 전압을 따라 반대 방향으로 변동하게 함으로써 상기 변동량을 보상하는 것을 특징으로 하는 쉬프트 레지스터.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제1 노드 제어부는
    상기 스타트 펄스의 입력 라인과 상기 제1 노드 사이에 접속되어 상기 반전 클럭 신호에 의해 제어되는 제1 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 6 항에 있어서,
    상기 제4 노드 제어부는
    상기 제2 구동 전압의 입력 라인과 제4 노드 사이에 접속되어 상기 반전 클럭 신호에 의해 제어되는 제2 트랜지스터와,
    상기 제2 트랜지스터와 병렬 접속되어 상기 클럭 신호에 의해 제어되는 제3 트랜지스터와;
    상기 제4 노드와 상기 제1 구동 전압의 입력 라인 사이에 접속되어 상기 제1 노드에 의해 제어되는 제4 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 풀-업 트랜지스터는 상기 클럭 신호의 입력 라인과 상기 출력 라인 사이에 접속되어 상기 제1 노드에 의해 제어되는 제5 트랜지스터와;
    상기 풀-다운 및 제2 풀-다운 트랜지스터는 상기 출력 라인과 상기 제1 구동 전압의 입력 라인 사이에 접속되어 병렬 접속되어 상기 제2 및 제3 노드 각각에 의해 제어되는 제6 및 제7 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 8 항에 있어서,
    상기 제5 트랜지스터에 접속되어, 상기 제1 노드를 상기 클럭 신호를 이용하여 부트스트래핑시키기 위한 캐패시터를 추가로 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 8 항에 있어서,
    상기 제2 노드 제어부는
    상기 제4 노드와 상기 제2 노드 사이에 접속되어 상기 클럭 신호에 의해 제어되는 제8 트랜지스터와,
    상기 제1 구동 전압의 입력 라인과 상기 제2 노드 사이에 접속되어 상기 반전 클럭 신호에 의해 제어되는 제9 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  11. 제 10 항에 있어서,
    상기 제3 노드 제어부는
    상기 제4 노드와 상기 제3 노드 사이에 접속되어 상기 반전 클럭 신호에 의해 제어되는 제10 트랜지스터와,
    상기 제1 구동 전압의 입력 라인과 상기 제3 노드 사이에 접속되어 상기 클럭 신호에 의해 제어되는 제11 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  12. 제 1 항에 있어서,
    상기 제1 구동 전압은 저전위, 상기 제2 구동 전압은 고전위 전압인 것을 특징으로 하는 쉬프트 레지스터.
  13. 제 1 항에 있어서,
    상기 스테이지는 동일 채널 타입의 트랜지스터로 구성된 것을 특징으로 하는 쉬프트 레지스터.
  14. 제 13 항에 있어서,
    상기 스테이지는 NPMOS 트랜지스터로 구성된 것을 특징으로 하는 쉬프트 레지스터.
  15. 제1 항에 있어서,
    상기 제어부에 의해 상기 제1 노드가 플로팅되면서 상기 클럭 신호 및 반전 클럭 신호가 상반된 전압으로 트랜지스션되는 기간에서,
    상기 플로팅된 제1 노드가 상기 풀-업 트랜지스터의 기생 캐패시터를 통해 전달된 상기 클럭 신호의 트랜지션 전압을 따라 변동하기 이전에, 상기 보상 캐패시터를 통해 전달된 상기 반전 클럭 신호의 트랜지션 전압을 따라 반대 방향으로 변동하게 함으로써 상기 변동량을 보상하는 것을 특징으로 하는 쉬프트 레지스터.
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