KR100426910B1

KR100426910B1 - 시프트 레지스터, 이 시프트 레지스터를 구비한 구동회로, 전극 기판, 표시 장치

Info

Publication number: KR100426910B1
Application number: KR10-2002-0019739A
Authority: KR
Inventors: 사사끼야스시; 모리따데쯔오
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-04-13
Filing date: 2002-04-11
Publication date: 2004-04-13
Also published as: KR20020079585A; US6928135B2; US20050185752A1; US20020150199A1; US7382347B2; SG102043A1; JP2002313093A; JP4761643B2; TWI227451B

Abstract

제1 트랜지스터 T1이 ON이고 제2 트랜지스터 T2가 OFF인 상태에서, 제1 클럭 단자(44)에 입력되는 펄스 컷트된 제1 클럭 신호 C1의 전위가 HIGH 레벨에서 LOW 레벨로 반전하고자 하는 경우에, 제7 트랜지스터 T7 및 제8 트랜지스터 T8을 포함하는 반전 방지 회로가 노드 n2에 고전압 VDD를 공급한다. 이에 의해, 노드 n2의 부유 상태를 회피하고, 노드 n2의 전위가 HIGH 레벨에서 LOW 레벨로 반전되는 것을 방지한다. 따라서, 제1 클럭 신호 C1이 OFF인 기간 내에 제2 트랜지스터 T2가 ON하지 않고 출력 신호 OUT의 전위는 LOW 레벨로 안정적으로 유지된다.

Description

시프트 레지스터, 이 시프트 레지스터를 구비한 구동 회로, 전극 기판, 표시 장치{SHIFT REGISTER, DRIVING CIRCUIT WITH THE SAME, ELECTRODE SUBSTRATE AND DISPLAY DEVICE}

본 발명은 전자 회로에 있어서 펄스 컷트(pulse cut)된 클럭 신호로 동작하는 시프트 레지스터, 이 시프트 레지스터를 갖는 구동 회로, 전극 기판, 표시 장치에 관한 것이다.

액정 표시 장치로 대표되는 표시 장치는 박형, 경량 또한 저소비 전력이기 때문에 각종 기기의 디스플레이로서 이용되고 있다. 그 중에서도, 화소마다 트랜지스터를 배치한 액티브 매트릭스형 액정 표시 장치는 노트북 컴퓨터나 휴대형 정보 단말의 디스플레이로서 보급되고 있다. 최근, 종래의 액정 표시 장치에 이용되었던 비정질 실리콘 박막 트랜지스터(TFT)에 비하여 전자 이동도가 높은 폴리실리콘 TFT(p-SiTFT)를 비교적 저온의 프로세스로 형성하는 기술이 확립되어, 액정 표시 장치에 이용하는 트랜지스터의 소형화가 가능해졌다. 이에 따라, 복수의 주사선과 복수의 신호선과의 각 교차부에 배치한 트랜지스터를 갖는 화소부와 각 트랜지스터를 구동하는 구동 회로를 동일한 제조 프로세스에 의해 전극 기판 상에 일체적으로 형성할 수 있게 되었다.

구동 회로에는 복수의 주사선에 펄스를 출력하는 주사선 구동 회로와 복수의 신호선에 펄스를 출력하는 신호선 구동 회로가 있고, 각 구동 회로는 전기적으로 종렬 접속된 복수의 시프트 레지스터를 각각 구비한다. 각 시프트 레지스터는 입력된 신호의 위상을 시프트시켜서 출력한다. 주사선 구동 회로는 각 주사선에 대하여 수평 주사 펄스를 1단씩 위상을 시프트시켜서 출력한다. 신호선 구동 회로는 각 신호선에 설치된 아날로그 스위치에 대하여 수직 주사 펄스를 1단씩 위상을 시프트시켜서 출력하고, 외부로부터 아날로그 스위치에 입력된 영상 신호를 각 신호선에 출력한다. 각 시프트 레지스터는 제조를 용이하게 하기 위해, pMOS 또는 nMOS 중 어느 하나의 트랜지스터만을 이용하여 구성되는 경우가 있다. 이런 종류의 시프트 레지스터를 개시한 문헌으로서는 USA 5,222,082, 특개 2000-155550, SID 00 DIGEST, pp1116-1119, EURO DISPLAY 99 LATE-NEWS PAPER, pp105-109가 있다.

그런데, 주사선마다 위상을 시프트시킨 수평 주사 펄스나, 신호선마다 위상을 시프트시킨 수직 주사 펄스에 있어서, 시간적으로 인접하는 펄스 간에 중첩이 생기면, 본래 영상 신호를 기입하면 안되는 화소에까지 영상 신호가 기입되거나 영상 신호를 기입해야 하는 화소에의 영상 신호의 기입이 부족하게 되고, 이것에 기인하여 표시 얼룩이 생기는 경우가 있다. 이것을 방지하는 방법으로서, 시프트 레지스터에 입력되는 복수의 클럭 신호의 상승 타이밍과 하강 타이밍 사이에 시간차를 두는, 소위 펄스 컷트라고 불리는 방법이 있다.

그러나, 펄스 컷트된 클럭 신호가 시프트 레지스터에 입력된 경우에는 시프트 레지스터 내의 각 트랜지스터의 동작에 시간적인 어긋남이 생기기 때문에, 시프트 레지스터의 출력 회로를 구성하는 트랜지스터가 적정하게 온 오프하지 못하게 되어 출력 신호의 전압 레벨이 불안정하게 되는 경우가 있었다.

도 1은 본 발명의 제1 실시예에서의 표시 장치의 회로도.

도 2는 도 1의 표시 장치의 개략적인 단면도.

도 3은 도 1에 도시한 수직 시프트 레지스터 혹은 수평 시프트 레지스터에 이용되는 3위상 시프트 레지스터의 제1 실시예에서의 블록도.

도 4는 도 3에 도시한 시프트 레지스터의 제1 실시예에서의 회로도.

도 5는 도 4의 시프트 레지스터에서의 각 신호의 관계를 나타내는 타이밍차트.

도 6은 도 3에 도시한 시프트 레지스터의 제2 실시예에서의 회로도.

도 7은 도 3에 도시한 시프트 레지스터의 제3 실시예에서의 회로도.

도 8은 도 3에 도시한 시프트 레지스터의 제4 실시예에서의 회로도.

도 9는 도 3에 도시한 시프트 레지스터의 제5 실시예에서의 회로도.

도 10은 도 3에 도시한 시프트 레지스터의 제6 실시예에서의 회로도.

도 11은 도 10의 시프트 레지스터에서의 각 신호의 관계를 나타내는 타이밍차트.

도 12는 도 3에 도시한 시프트 레지스터의 변형예를 나타내는 회로도.

도 13은 도 3에 도시한 시프트 레지스터의 다른 변형예를 나타내는 회로도.

도 14는 도 1에 도시한 수직 시프트 레지스터 혹은 수평 시프트 레지스터에 이용되는 2위상 시프트 레지스터의 제7 실시예에서의 블록도.

도 15a, 도 15b는 도 14에 도시한 시프트 레지스터의 제7 실시예에서의 회로도.

도 16은 도 15a, 도 15b의 시프트 레지스터에서의 각 신호의 관계를 나타내는 타이밍차트.

도 17a, 도 17b는 도 14에 도시한 시프트 레지스터의 제8 실시예에서의 회로도.

도 18은 도 3에 도시한 시프트 레지스터의 제9 실시예에서의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 제1 전극 기판

11 : 화소부

12 : 화소 트랜지스터

13 : 화소 전극

14 : 대향 전극

15 : 액정층

16 : 제2 전극 기판

17 : 시일재

21 : 주사선 구동 회로

22 : 수직 시프트 레지스터

31 : 신호선 구동 회로

32 : 수평 시프트 레지스터

33 : 영상 신호 버스

34 : 아날로그 스위치

36 : 클럭선

37 : 출력선

41 : 제1 클럭 단자

42 : 제2 클럭 단자

43 : 입력 단자

44 : 출력 단자

46 : 전압 전극

G1∼Gn : 주사선(G)

S1∼Sm : 신호선(S)

CKV : 수직 클럭 신호

STV : 수직 스타트 신호

CKH : 수평 클럭 신호

STH :수평 스타트 신호

DATA: 영상 신호

SR∼SRn : 시프트 레지스터(SR)

C1∼C3 : 클럭 신호(CKV 또는 CKH)

STP : 스타트 신호(STV 또는 STH)

IN: 입력 신호

OUT : 출력 신호

T1∼T16 : 제1∼제16 트랜지스터

VDD : 고전압

n1∼n4 : 노드

t1∼t5 : 시각

GND : 접지 전위

본 발명의 목적은 펄스 컷트된 클럭 신호가 입력된 경우에도, 안정된 전압 레벨로 출력 신호를 출력할 수 있는 시프트 레지스터, 이 시프트 레지스터를 갖는 구동 회로, 전극 기판, 표시 장치를 실현하는 데 있다.

본 발명의 일 실시예에 따른 시프트 레지스터는 제1 클럭 단자로의 도전 패스와 출력 단자로의 도전 패스를 갖는 제1 트랜지스터와, 상기 출력 단자로의 도전 패스와 전압 전극으로의 도전 패스를 갖는 제2 트랜지스터를 갖는 출력 회로와, 입력 단자로의 도전 패스와 상기 제1 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제3 트랜지스터와, 상기 입력 단자로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제4 트랜지스터를 갖는 입력 회로와, 제2 클럭 단자로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제5트랜지스터와, 상기 제1 트랜지스터의 제어 전극으로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제6 트랜지스터를 갖는 리세트 회로와, 상기 제1 트랜지스터가 ON이고 상기 제2 트랜지스터가 OFF인 상태에서 상기 제1 클럭 단자에 입력되는 제1 클럭 신호의 전압 레벨이 반전하는 경우에 상기 제2 트랜지스터의 제어 전극에서의 전압 레벨이 반전하는 것을 방지하는 반전 방지 회로를 포함한다.

도 1 및 도 2에 도시한 바와 같이, 표시 장치 내의 제1 전극 기판(10) 상에 설치된 화소부(11)에는 복수개의 주사선 G1, G2, …, Gn(이하, 총칭 G)과 복수개의 신호선 S1, S2, …, Sm(이하, 총칭 S)이 상호 교차하도록 배선되고, 이들 각 주사선 G와 각 신호선 S와의 각 교차부에는 화소 트랜지스터(12) 및 화소 전극(13)이 배치된다. 화소 트랜지스터(12)에는, 예를 들면 p-SiTFT가 이용된다. 각 화소 트랜지스터(12)의 게이트는 주사선 G에 접속되고, 소스는 신호선 S에 접속되고, 드레인은 화소 전극(13) 및 도시하지 않은 보조 용량에 접속된다. 화소 트랜지스터(12)의 구동 회로로서 주사선 구동 회로(21) 및 신호선 구동 회로(31)가 제1 전극 기판(10) 상에 설치된다. 이들 화소부(11)와 주사선 구동 회로(21)와 신호선 구동 회로(31)는 제1 전극 기판(10) 상에 동일한 제조 프로세스에 의해 일체적으로 형성된다.

화소 전극(13)에 대하여 전기적으로 서로 대향하는 대향 전극(14)은 제1 전극 기판(10)에 대향하여 배치된 제2 전극 기판(16)의 표면에 형성된다. 제1 전극 기판(10)과 제2 전극 기판(14) 사이에는 표시층(15)이 형성되어 있고, 양 전극 기판의 주위는 시일재(17)에 의해 밀봉된다. 표시층(15)은 액정 표시 장치에서는 액정층이다.

주사선 구동 회로(21)는 수직 시프트 레지스터(22)와 도시하지 않은 레벨 시프터나 버퍼 회로를 포함한다. 수직 시프트 레지스터(22)는 수직 클럭 신호(CKV)에 동기한 수직 스타트 신호(STV)의 위상을 주사선 G1∼Gn에 대하여 1단씩 시프트시킨 신호를 수직 주사 펄스로서 출력한다. 레벨 시프터와 버퍼 회로는 수직 시프트 레지스터(22)의 각 출력 단자로부터 출력된 수직 주사 펄스의 전압과 전류를 증폭하여 대응하는 주사선 G에 공급한다.

신호선 구동 회로(31)는 수평 시프트 레지스터(32)와 영상 신호 버스(33)와 각 신호선 S마다 설치된 복수의 아날로그 스위치(34)를 포함한다. 수평 시프트 레지스터(32)는 수평 클럭 신호(CKH)에 동기한 수평 스타트 신호(STH)의 위상을 신호선 S1∼Sm에 대하여 1단씩 시프트시킨 신호를 수평 주사 펄스로서 각 아날로그 스위치(34)에 출력한다. 아날로그 스위치(34)는 수평 주사 펄스에 따라서 영상 신호 버스(33)에 공급된 영상 신호(DATA)를 샘플링하여 신호선 S에 출력한다.

도 3에 도시한 3위상 시프트 레지스터는 주사선 구동 회로(21)의 수직 시프트 레지스터(22) 또는 신호선 구동 회로(31)의 수평 시프트 레지스터(32) 중 적어도 한쪽에 이용할 수 있다. 여기서는, 편의상, 3위상 시프트 레지스터를 이용한 쪽의 구동 회로를 제1 구동 회로라고 하고, 그렇지 않은 쪽의 구동 회로를 제2 구동 회로라고 한다.

이 3위상 시프트 레지스터는 전기적으로 종렬 접속된 복수의 시프트 레지스터 SR1, SR2, …, SRn(이하, 총칭 SR)과, 각 시프트 레지스터 SR에 클럭 신호 C1, C2, C3(CKV 또는 CKH) 중 어느 2개의 클럭 신호를 입력하는 클럭선(36)과, 각 시프트 레지스터 SR로부터의 출력 신호를 출력하는 출력선(37)을 포함한다. 시프트 레지스터 SR1, SR2, …, SRn은 각각 제1 스테이지, 제2 스테이지, …, 제n 스테이지에 대응한다. 각 시프트 레지스터 SR은 2개의 클럭 단자(41, 42)를 갖는다. 예를 들면, 시프트 레지스터 SR1에서는 제1 클럭 신호로서 C1이 제1 클럭 단자(41)에 입력되고, 제2 클럭 신호로서 C3이 제2 클럭 단자(42)에 입력된다. 시프트 레지스터 SR2에서는 제1 클럭 신호로서 C3이 제1 클럭 단자(41)에 입력되고, 제2 클럭 신호로서 C2가 제2 클럭 단자(42)에 입력된다.

시프트 레지스터 SR1에는 스타트 신호 STP(STV 또는 STH)가 입력 신호 IN으로서 입력되고, 제2∼제n 스테이지의 시프트 레지스터 SR에는 전단의 시프트 레지스터로부터의 출력 신호가 입력 신호 IN으로서 입력된다. 각 시프트 레지스터 SR에서는, 입력 신호 IN의 위상을 2개의 클럭 신호에 동기하여 시프트시킨 출력 신호 OUT을 출력한다. 수직 시프트 레지스터(22)는 각 시프트 레지스터 SR로부터의 출력 신호 OUT을 수직 주사 펄스로서 각 주사선 G에 출력하고, 수평 시프트 레지스터(32)는, 각 시프트 레지스터 SR로부터의 출력 신호 OUT을 수평 주사 펄스로서 각 아날로그 스위치(34)에 출력한다.

도 4에 도시한 바와 같이, 시프트 레지스터 SR1에 포함되는 8개의 트랜지스터는 일례로서 전부 pMOS이다. 다른 시프트 레지스터 SR의 기본적인 구성도 도 4의 시프트 레지스터 SR1과 동일하다. 이하, "도전 패스를 구비함"이라는 용어는,2개의 요소가 물리적으로 접속되어 있는지의 여부에 상관없이, 2개의 요소가 전기적으로 접속되는 상태를 나타낸다.

출력 회로는 제1 클럭 단자(41)로의 도전 패스와 출력 단자(44)로의 도전 패스를 갖는 제1 트랜지스터 T1과, 출력 단자(44)로의 도전 패스와 전압 전극(46)으로의 도전 패스를 갖는 제2 트랜지스터 T2를 갖는다. 일례로서, 제1 트랜지스터 T1의 드레인은 제1 클럭 단자(41)에, 소스는 출력 단자(44)에 각각 전기적으로 접속된다. 제2 트랜지스터 T2의 소스는 전압 전극(46)에, 드레인은 출력 단자(44)에 각각 전기적으로 접속된다. 여기서, 제1 클럭 단자(41)에는 제1 클럭 신호 C1이 입력되고, 전압 전극(46)에는 고전압 VDD가 공급된다. 출력 회로는 제1 트랜지스터 T1이 ON이고 제2 트랜지스터 T2가 OFF일 때는, 제1 클럭 신호 C1을 출력 단자(44)로 출력하고, 제1 트랜지스터 T1이 OFF이고 제2 트랜지스터 T2가 OFF일 때는 전압 전극(46)으로부터의 고전압 VDD를 출력 단자(44)에 출력한다.

입력 회로는 입력 단자(43)로의 도전 패스와 제1 트랜지스터 T1의 제어 전극으로의 도전 패스를 갖는 제3 트랜지스터 T3과, 입력 단자(43)로의 도전 패스와 제2 트랜지스터 T2의 제어 전극으로의 도전 패스를 갖는 제4 트랜지스터 T4를 갖는다. 일례로서, 제3 트랜지스터 T3의 드레인 및 게이트는 입력 단자(43)에, 소스는 제1 트랜지스터 T1의 제어 전극에 각각 전기적으로 접속된다. 또한, 제4 트랜지스터 T4의 소스는 전압 전극(46)에, 드레인은 제2 트랜지스터의 제어 전극에, 게이트는 입력 단자(43)에 각각 전기적으로 접속된다. 입력 회로는 입력 단자(43)를 통하여 입력 신호 IN을 수신한다. 여기서, 제1 트랜지스터 T1의 제어 전극으로의 도전 패스를 노드 n1, 제2 트랜지스터 T2의 제어 전극으로의 도전 패스를 노드 n2로 나타낸다.

리세트 회로는 제2 클럭 단자(42)로의 도전 패스와 제2 트랜지스터 T2의 제어 전극으로의 도전 패스를 갖는 제5 트랜지스터 T5와, 제1 트랜지스터 T1의 제어 전극으로의 도전 패스와 제2 트랜지스터 T2의 제어 전극으로의 도전 패스를 갖는 제6 트랜지스터 T6을 갖는다. 일례로서, 제5 트랜지스터 T5의 드레인 및 게이트는 제2 클럭 단자(42)에, 소스는 제2 트랜지스터 T2의 제어 전극에 각각 전기적으로 접속된다. 또한, 제6 트랜지스터 T6의 드레인은 제1 트랜지스터 T1의 제어 전극에, 게이트는 제2 트랜지스터 T2의 제어 전극에, 소스는 전압 전극(46)에 각각 전기적으로 접속된다. 제2 클럭 단자(42)에는 제2 클럭 신호로서 C3이 입력된다. 리세트 회로는 제1 트랜지스터 T1 또는 제2 트랜지스터 T2 중 어느 한쪽을 ON하고, 다른 쪽을 OFF한다.

반전 방지 회로는 제1 트랜지스터 T1의 제어 전극으로의 도전 패스와 전압 전극(46)으로의 도전 패스를 갖는 제7 트랜지스터 T7과, 제2 트랜지스터 T2의 제어 전극으로의 도전 패스와 제1 클럭 단자(41)로의 도전 패스와 제7 트랜지스터 T7로의 도전 패스를 갖는 제8 트랜지스터 T8을 갖는다. 일례로서, 제7 트랜지스터의 게이트는 제1 트랜지스터 T1의 제어 전극에, 소스는 전압 전극(46)에 각각 전기적으로 접속된다. 또한, 제8 트랜지스터 T8의 게이트는 제1 클럭 단자(41)에, 드레인은 제2 트랜지스터 T2의 제어 전극에, 소스는 제7 트랜지스터의 드레인에 각각 전기적으로 접속된다. 여기서, 제7 트랜지스터 T7의 드레인과 제8 트랜지스터의소스 사이의 도전 패스를 노드 n3으로 나타낸다. 반전 방지 회로는 제1 트랜지스터 T1이 ON이고 제2 트랜지스터 T2가 OFF인 상태에서, 제1 클럭 신호 C1의 전압 레벨이 HIGH에서 LOW로 반전되는 경우에, 제2 트랜지스터 T2의 제어 전극이 부유 상태인 것에 기인하여 제2 트랜지스터 T2의 제어 전극에서의 전압 레벨이 반전하는 것을 방지한다. 여기서, 부유 상태란, 고전압 VDD가 공급되어 있지 않기 때문에 전위가 변동하기 쉽게 되어 있는 상태를 말한다.

다음에, 시프트 레지스터 SR1의 동작을 설명한다. 도 5는 도 4의 시프트 레지스터 SR1에서의 입력 신호 IN, 클럭 신호 C1∼C3, 노드 n1∼n2, 출력 신호 OUT의 관계를 나타내는 타이밍차트이다. 출력 신호 OUT은 입력 신호 IN의 위상을 시프트시킨 것이다. 클럭 신호 C1∼C3은 펄스 컷트되어 있고, 각 클럭 신호의 상승과 하강과의 사이에 Δt의 시간차가 설정되어 있다. 또, 다른 시프트 레지스터 SR도 도 5의 타이밍차트에 따라 시프트 레지스터 SR1과 마찬가지로 동작한다.

시각 t1에서, LOW 레벨의 입력 신호 IN이 입력 단자(43)에 입력되면, 제3 트랜지스터 T3 및 제4 트랜지스터 T4가 ON한다. 제2 클럭 신호 C3은 HIGH 레벨이기 때문에, 제5 트랜지스터 T5는 OFF의 상태에 있다. 노드 n2는 제4 트랜지스터 T4로부터 고전압 VDD가 공급되어 HIGH 레벨이 되고, 제2 트랜지스터 T2 및 제6 트랜지스터 T6이 OFF한다. 제3 트랜지스터 T3로부터 공급되는 LOW 레벨의 입력 신호 IN에 의해 노드 n1은 부유 상태이며 또한 LOW 레벨이 되기 때문에, 제1 트랜지스터 T1 및 제7 트랜지스터 T7이 ON한다. 이 결과, 출력 단자(44)에는 제1 트랜지스터 T1로부터 HIGH 레벨의 제1 클럭 신호 C1이 공급되기 때문에, 출력 신호 OUT은 HIGH레벨을 유지한다.

시각 t2에서, 입력 신호 IN의 전위가 LOW에서 HIGH로 되면, 제3 트랜지스터 T3 및 제4 트랜지스터 T4가 OFF한다. 제4 트랜지스터 T4가 OFF함으로써 노드 n2는 부유 상태가 되지만, 제5 트랜지스터 T5가 OFF이므로 노드 n2는 접지되지 않고, 노드 n2의 HIGH 레벨의 전위가 제2 트랜지스터 T2의 기생 용량에 의해서 유지된다. 노드 n2의 전위가 HIGH 레벨을 유지함으로써, 제6 트랜지스터 T6은 OFF 상태이고, 노드 n1은 부유 상태에서 LOW 레벨의 전위를 유지한다. 여기서, 사전에 제1 트랜지스터 T1의 각부의 W/L비(배선폭과 배선 길이의 비)를, 제3 트랜지스터 T3의 각부의 W/L비보다 충분히 크게 설정해 둠으로써, 제3 트랜지스터 T3이 ON에서 OFF로 전환하였을 때의 제3 트랜지스터 T3에서의 전위 변동의 영향을 노드 n1이 받기 어렵게 할 수 있다.

시각 t3에서, 제1 클럭 신호 C1의 전위가 HIGH에서 LOW로 반전하면, 부유 상태에 있는 노드 n1의 전위는 LOW 레벨보다도 더 낮은 전위(LL 레벨)로 된다. 이것은 제1 트랜지스터 T1의 게이트·소스 간 혹은 게이트·드레인 간에 기생 용량이 있기 때문에, 게이트 즉 노드 n1에 고전압 VDD가 공급되어 있지 않으면, 제1 트랜지스터 T1의 드레인·소스 간의 전위 변동에 따라 노드 n1의 전위가 변동하기 때문이다. 이와 같이, 접속처의 트랜지스터에서의 전위 변동의 영향을 받아 부유 상태에 있는 노드의 전위가 변동하는 현상을 부트 스트랩이라고 하고, 이 때의 노드를 부트 스트랩 노드라고 한다.

이 때, 반전 방지 회로에서의 제7 트랜지스터 T7 및 제8 트랜지스터 T8은 ON하고, 노드 n2에는 고전압 VDD가 제7 트랜지스터 T7 및 제8 트랜지스터 T8을 통하여 공급되기 때문에, 노드 n2는 부유 상태로는 되지 않고 안정된 HIGH 레벨의 전위를 유지한다. 이에 따라, 제2 트랜지스터 T2는 OFF의 상태를 유지한다. 제1 트랜지스터가 ON, 제2 트랜지스터가 OFF의 상태이기 때문에, 출력 단자(44)에는 LOW 레벨의 제1 클럭 신호 C1이 공급되며, 출력 신호 OUT의 전위는 안정된 LOW가 된다.

가령, 반전 방지 회로가 없는 경우에는 시각 t3에서 제1 클럭 신호 C1의 전위가 HIGH에서 LOW로 되면, 제2 트랜지스터 T2의 소스·드레인 사이의 전압이 저하하고, 이것에 따라 부유 상태에 있는 노드 n2의 전위가 저하한다. 이에 의해 제2 트랜지스터 T2가 도통하기 시작하면, 제2 트랜지스터 T2를 통하여 출력 단자(44)에 고전압 VDD가 공급되기 때문에, 출력 신호 OUT의 전압 레벨이 상승하고 그 전압 파형에 왜곡이 생기게 된다.

시각 t2∼t3의 기간에서 노드 n2가 부유 상태가 되는 것은, 이 기간이 클럭 신호 C1∼C3을 펄스 컷트함으로써 설정된 기간이기 때문이다. 클럭 신호 C1∼C3이 펄스 컷트되지 않은 경우에는 시각 t2와 t3이 일치하고 있고, 이 시각에 제1 클럭 신호 C1이 HIGH에서 LOW로 반전하는 순간은, 제4 트랜지스터 T4가 ON하기 때문에 노드 n2는 부유 상태가 아니다. 이 경우에는 제1 클럭 신호 C1이 HIGH에서 LOW로 반전해도, 노드 n2의 전위가 그 영향을 받아 저하하지는 않는다. 이에 대하여, 클럭 신호 C1∼C3을 펄스 컷트한 경우에는 시각 t2∼t3의 기간에서, 상술한 바와 같이 노드 n2의 전위는 HIGH 레벨을 유지하지만, 노드 n2에 고전압 VDD가 공급되어 있는 것은 아니기 때문에 노드 n2는 부유 상태이다.

그래서, 본 실시예에서는 반전 방지 회로를 설치하여, 제1 트랜지스터 T1이 ON이고 제2 트랜지스터 T2가 OFF인 상태에서 제1 클럭 신호 C1이 HIGH에서 LOW로 반전한 경우에, 노드 n2에 고전압 VDD를 공급함으로써 노드 n2의 부유 상태를 회피하고, 노드 n2의 전위가 HIGH 레벨에서 LOW 레벨로 반전하는 것을 방지한다. 이에 의해, 제1 클럭 신호 C1이 OFF인 기간 내에 제2 트랜지스터 T2가 ON하지 않고, 출력 신호 OUT의 전위는 LOW 레벨로 안정적으로 유지된다.

또한, 시각 t3에서 노드 n2의 전위가 저하하지 않기 때문에, 제6 트랜지스터 T6은 OFF의 상태 그대로이고, 제6 트랜지스터 T6로부터 노드 n1에 고전압 VDD가 공급되지 않고, 제1 트랜지스터 T1은 OFF하지 않는다. 이 결과, 출력 단자(44)에는 완전한 LOW 레벨의 출력 신호 OUT가 공급되게 된다.

시각 t4에서, 클럭 신호 C1의 전위가 HIGH로 되면, 제8 트랜지스터 T8이 OFF한다. 이 때, 제8 트랜지스터 T8은 OFF하지만 제1 트랜지스터 T1은 ON 상태 그대로이기 때문에, 출력 단자(44)에는 제1 트랜지스터 T1을 통하여 제1 클럭 신호 C1이 공급되고, 출력 신호 OUT의 전위는 HIGH로 된다.

시각 t5에서, 제2 클럭 신호로서의 C3의 전위가 LOW 레벨로 되면, 제5 트랜지스터 T5가 ON한다. 이 때, 제8 트랜지스터 T8은 OFF 상태에 있으므로, 노드 n2는 LOW 레벨로 된다. 이 결과, 제2 트랜지스터 T2 및 제6 트랜지스터 T6이 ON하고, 노드 n1은 HIGH 레벨로 되어, 제7 트랜지스터 T7은 OFF가 된다. 제1 트랜지스터 T1도 OFF로 되고, 출력 단자(44)에는 제2 트랜지스터 T2를 통하여 고전압 VDD가 공급되어, 출력 신호 OUT의 전위는 HIGH를 유지한다.

시각 t5 이후는, 입력 신호 IN은 HIGH 레벨로 고정되기 때문에, 노드 n1은 HIGH 레벨로, 또한 노드 n2는 LOW 레벨로, 출력 신호 OUT은 HIGH 레벨로 각각 고정된다. 여기서, 제2 트랜지스터 T2의 각부의 W/L비를, 제5 트랜지스터 T5의 각 부의 W/L비보다 충분히 크게 설정해 둠으로써, 제5 트랜지스터 T5의 게이트·드레인 간의 커플링의 영향을 적게 하고, 노드 n2를 LOW 레벨로 유지할 수 있다. 또한, 반전 방지 회로에서는 제7 트랜지스터 T7이 OFF 상태로 되어 있기 때문에, 다음에 입력 신호 IN이 LOW 레벨이 될 때까지 노드 n2에 HIGH 레벨의 신호 전압이 공급되지는 않는다.

이와 같이, 제1 실시예에서는 펄스 컷트된 클럭 신호 C1∼C3을 이용하여 동작시키는 시프트 레지스터에 대하여, 제1 트랜지스터 T1이 ON이고 제2 트랜지스터 T2가 OFF인 상태에서 제1 클럭 신호 C1의 전위가 HIGH 레벨로부터 LOW 레벨로 되는 경우에, 반전 방지 회로가 노드 n2에 고전압 VDD를 공급한다. 이에 의해, 노드 n2의 부유 상태를 회피하고, 제2 트랜지스터 T2의 제어 전극으로의 도전 패스인 노드 n2의 전위가 HIGH 레벨에서 LOW 레벨로 반전하는 것을 방지한다. 따라서, PMOS의 제2 트랜지스터 T2의 도통이 방지되고, 출력 신호 OUT을 왜곡없이 완전한 LOW 레벨로 출력시킬 수 있다.

이 시프트 레지스터를 이용한 표시 장치에서는 펄스 컷트된 클럭 신호를 이용하여 시프트 레지스터를 동작시킬 수 있기 때문에, 화소에의 영상 신호의 기입 부족을 발생시키지 않고, 표시 얼룩을 방지할 수 있어 양호한 표시 품위를 얻을 수 있다.

그런데, 반전 방지 회로는, 도 5에 도시한 바와 같이, 시각 t3에서 제1 클럭 신호 C1이 LOW 레벨이 되었을 때에, 노드 n2에 고전압 VDD가 공급되도록 구성되어 있으면 되는 것이다. 이하에서는, 시프트 레지스터의 다양한 다른 실시예에 대하여 설명한다.

[제2 실시예]

본 발명의 제2 실시예에 따른 시프트 레지스터에서의 반전 방지 회로는, 도 6에 도시한 바와 같이, 도 4에 도시한 제7 트랜지스터 T7 및 제8 트랜지스터 T8 대신에, 제2 트랜지스터 T2의 제어 전극으로의 도전 패스와 전압 전극(46)으로의 도전 패스와 출력 단자(44)로의 도전 패스를 갖는 제9 트랜지스터 T9를 갖는다. 일례로서, 제9 트랜지스터 T9는 pMOS 트랜지스터로서, 그 드레인은 노드 n2를 통하여 제2 트랜지스터 T2에, 소스는 전압 전극(46)에, 게이트는 출력 단자(44)에 각각 전기적으로 접속된다. 시각 t3에서, 제1 클럭 신호 C1의 전위가 HIGH에서 LOW로 되면, 출력 신호 OUT의 전위가 LOW로 되고, 제9 트랜지스터 T9가 ON하여, 고전압 VDD가 노드 n2에 공급되기 때문에, 제2 트랜지스터 T2 및 제6 트랜지스터 T6은 OFF한다. 이것에 의해서, 출력 신호 OUT을 왜곡없이 완전한 LOW 레벨로 출력시킬 수 있다.

[제3 실시예]

본 발명의 제3 실시예에 따른 시프트 레지스터에서의 반전 방지 회로는 도 7에 도시한 바와 같이, 도 4에 도시한 제7 트랜지스터 T7 및 제8 트랜지스터 T8 대신에, 제1 트랜지스터 T1의 제어 전극으로의 도전 패스와 입력 단자(43)로의 도전패스를 갖는 제10 트랜지스터 T10과, 제2 트랜지스터 T2의 제어 전극으로의 도전 패스와 제1 클럭 단자(41)로의 도전 패스와 제10 트랜지스터 T10으로의 도전 패스를 갖는 제11 트랜지스터 T11을 갖는다. 일례로서, 제10 트랜지스터 T10과 제11 트랜지스터 T11은 pMOS 트랜지스터이다. 제10 트랜지스터 T10의 소스는 입력 단자(43)에, 게이트는 노드 n1을 통하여 제1 트랜지스터 T1의 제어 전극에 각각 전기적으로 접속된다. 제11 트랜지스터 T11은 제8 트랜지스터와 마찬가지로 접속된다. 제10 트랜지스터 T10의 소스에는 전단의 시프트 레지스터로부터의 입력 신호 IN이 공급된다. 시각 t3에서, HIGH 레벨의 입력 신호 IN이 제10 트랜지스터 T10과 제11 트랜지스터 T11을 통하여 노드 n2에 공급되기 때문에, 제2 트랜지스터 T2 및 제6 트랜지스터 T6은 OFF로 된다. 이것에 의해서, 출력 신호 OUT을 왜곡없이 완전한 LOW 레벨로 출력시킬 수 있다.

[제4 실시예]

본 발명의 제4 실시예에 따른 시프트 레지스터에서의 반전 방지 회로는, 도 8에 도시한 바와 같이, 도 4에 도시한 제7 트랜지스터 T7 및 제8 트랜지스터 T8 대신에, 제1 클럭 단자(41)로의 도전 패스와 전압 전극(46)으로의 도전 패스를 갖는 제12 트랜지스터 T12와, 제1 트랜지스터 T1의 제어 전극으로의 도전 패스와 제2 트랜지스터 T2의 제어 전극으로의 도전 패스와 제12 트랜지스터 T12로의 도전 패스를 갖는 제13 트랜지스터 T13을 갖는다. 이 반전 방지 회로는 도 4에 도시한 제7 트랜지스터 T7 및 제8 트랜지스터 T8의 각각의 게이트의 접속처를 교체한 구성이다. 일례로서, 제12 트랜지스터 T12의 소스는 전압 전극(46)에, 게이트는 제1 클럭 단자(41)에 각각 전기적으로 접속된다. 제13 트랜지스터 T13의 드레인은 노드 n2를 통하여 제2 트랜지스터 T2의 제어 전극에, 게이트는 노드 n1을 통하여 제1 트랜지스터 T1의 제어 전극에, 소스는 제12 트랜지스터 T12의 드레인에 각각 전기적으로 접속된다. 시각 t1에서, LOW 레벨의 입력 신호 IN이 입력 단자(43)에 입력되어 노드 n1이 LOW 레벨로 되면, 제13 트랜지스터 T13이 ON한다. 시각 t3에서, 제1 클럭 신호 C1의 전위가 LOW로 되면, 제12 트랜지스터 T12가 ON이 된다. 이 때, 제12 트랜지스터 T12와 제13 트랜지스터 T13은 모두 ON 상태로 되고, 고전압 VDD가 노드 n2에 공급되기 때문에, 제2 트랜지스터 T2 및 제6 트랜지스터 T6은 OFF로 된다. 이것에 의해서, 출력 신호 OUT을 왜곡없이 완전한 LOW 레벨로 출력시킬 수 있다.

[제5 실시예]

본 발명의 제5 실시예에 따른 시프트 레지스터에서의 반전 방지 회로는, 도 9에 도시한 바와 같이, 제7 트랜지스터 T7 및 제8 트랜지스터 T8 대신에, 제1 클럭 단자(41)로의 도전 패스와 입력 단자(43)로의 도전 패스를 갖는 제14 트랜지스터 T14와, 제2 트랜지스터 T2의 제어 전극으로의 도전 패스와 제1 트랜지스터 T1의 제어 전극으로의 도전 패스와 제14 트랜지스터 T14로의 도전 패스를 갖는 제15 트랜지스터 T15를 갖는다. 이 반전 방지 회로는 도 8에 도시한 제12 트랜지스터 T12의 소스가 입력 단자(43)에 전기적으로 접속된 구성이다. 시각 t3에서, 제14 트랜지스터 T14와 제15 트랜지스터 T15는 모두 ON 상태로 되고, HIGH 레벨의 입력 신호 IN이, 제14 트랜지스터 T14와 제15 트랜지스터 T15를 통하여 노드 n2에 공급되기 때문에, 제2 트랜지스터 T2 및 제6 트랜지스터 T6은 OFF한다. 이것에 의해서, 출력 신호 OUT을 왜곡없이 완전한 LOW 레벨로 출력시킬 수 있다.

[제6 실시예]

상기 제1∼제6 실시예에서 설명한 각 시프트 레지스터 SR에서는, 도 5에 도시한 시각 t3∼t4의 기간에, 노드 n1의 전위가 LOW 레벨보다도 더 낮은 전위(LL 레벨)가 되기 때문에, 제3 트랜지스터 T3의 소스, 제6 트랜지스터 T6의 드레인, 제7 트랜지스터의 게이트에 잉여 전위가 인가되게 된다. 이 잉여 전압은 트랜지스터의 특성을 변동시키는 요인이 되어 신뢰성의 저하로 연결되는 것도 생각된다.

본 발명의 제6 실시예에 따른 시프트 레지스터는, 도 10에 도시한 바와 같이, 도 4의 시프트 레지스터에 대하여, ON 상태의 제16 트랜지스터 T16이 제1 트랜지스터 T1로의 도전 패스인 노드 n1 상에 설치된 구성이다. 일례로서, 제16 트랜지스터 T16은 pMOS 트랜지스터이다. 제16 트랜지스터 T16에서는, 그 소스는 제3 트랜지스터 T3의 소스와 제6 트랜지스터 T6의 드레인의 접속점에, 드레인은 제1 트랜지스터 T1의 게이트에, 게이트는 접지 전위 GND에 각각 전기적으로 접속된다. 제16 트랜지스터 T16의 소스로의 도전 패스를 노드 n4로 나타낸다. 제7 트랜지스터 T7의 제어 전극은 노드 n4에 접속된다.

도 11은 도 10의 시프트 레지스터에서의 입력 신호 IN, 클럭 신호 C1∼C3, 노드 n1∼n4, 출력 신호 OUT의 관계를 나타내는 타이밍차트이다.

시각 t1에서, 입력 신호 IN의 전위가 LOW로 되면, 제3 트랜지스터 T3이 ON하고, HIGH 레벨에 있는 노드 n4의 전위는 제3 트랜지스터 T3의 임계치까지 저하한다. 예를 들면, 제3 트랜지스터 T3의 임계치가 -1V이면, 노드 n4의 전위는 1V까지저하한다. 또한, 이 때, 제16 트랜지스터 T16은 ON 상태에 있으므로, 노드 n4의 전위의 저하에 따라, 노드 n1의 전위도 저하한다. 예를 들면, 제16 트랜지스터 T16의 임계치가 -1V이면, 노드 n1의 전위는 1V까지 저하한다. 또한, 노드 n4의 전위의 저하에 따라, 제16 트랜지스터 T16은 OFF 상태에 접근해간다.

시각 t2에서, 입력 신호 IN의 전위가 HIGH 레벨로 되면, 제3 트랜지스터 T3 및 제4 트랜지스터 T4가 OFF한다. 도 5에서 설명한 바와 같이, 노드 n1은 LOW 레벨을 유지하고, 노드 n2는 HIGH 레벨을 유지한다.

시각 t3∼t4의 기간에서, 제1 클럭 신호 C1이 LOW 레벨로 되면, 노드 n1은 LL 레벨로 된다. 이것에 따라, 노드 n4의 전위가 내려가려고 하면, 제16 트랜지스터 T16의 게이트·소스 사이의 전압이 임계치보다도 낮아져서, 제16 트랜지스터 T16은 완전하게 OFF로 된다. 이것에 의해서, 노드 n4의 전위는 임계치로부터 더 저하하지 않고, 제3 트랜지스터 T3, 제6 트랜지스터 T6, 제7 트랜지스터 T7에 잉여 전압이 인가되지 않는다. 따라서, 각 트랜지스터의 특성의 변동을 방지할 수 있고, 신뢰성이 높은 시프트 레지스터를 실현할 수 있다.

또, 제16 트랜지스터 T16의 게이트의 전위는 접지 전위 GND 부근에 설정되어 있으면 된다. 주의 사항으로서, 게이트의 전위를 GND보다도 낮게 한 것에 지나지 않는다. 이 경우, 노드 n1, n4의 전위가 HIGH일 때에, 제16 트랜지스터 T16의 게이트-소스 사이 혹은 게이트-드레인 사이에 잉여 전압이 인가되기 때문에, 제16 트랜지스터 T16을 삽입하는 의미가 없어지게 되기 때문이다. 또한, 게이트의 전위를 GND보다도 높게 한 것에 지나지 않는다. 이 경우, 시각 t1∼t2의 기간에 노드 n1의 전위를 LOW로 할 수 없게 되기 때문에, 시각 t3∼t4의 기간에 노드 n1의 전위를 LL 레벨까지 떨어뜨릴 수 없게 되기 때문이다.

또한, 노드 n1 상에 제16 트랜지스터 T16을 설치하는 것은, 도 4의 시프트 레지스터뿐만 아니라, 도 6∼도 9의 시프트 레지스터에도 적용할 수 있다.

반전 방지 회로를 설치할 때에 기본이 되는 시프트 레지스터의 구성에 대해서는, 도 4나 도 10에 도시한 예뿐만 아니라, 여러가지 회로 구성이 생각된다. 예를 들면, 도 12에 도시한 바와 같이, 제3 트랜지스터 T3의 게이트만을 입력 단자(43)에 전기적으로 접속하고, 드레인을 접지 전위 GND에 전기적으로 접속해도 된다. 또한, 동일하게 도 12에 도시한 바와 같이, 제5 트랜지스터 T5의 게이트만을 제2 클럭 단자(42)에 전기적으로 접속하고, 드레인을 접지 전위 GND에 전기적으로 접속해도 된다. 또한, 도 13에 도시한 바와 같이, 제6 트랜지스터 T6의 소스를 입력 단자(43)에 전기적으로 접속하도록 해도 된다.

[제7 실시예]

도 14에 도시한 본 발명의 제7 실시예에 따른 2위상 시프트 레지스터는 도 1에 도시한 주사선 구동 회로(21)의 수직 시프트 레지스터(22) 또는 신호선 구동 회로(31)의 수평 시프트 레지스터(32) 중 적어도 한쪽에 이용할 수 있다. 여기서는, 편의상, 이 2위상 시프트 레지스터를 이용한 쪽의 구동 회로를 제1 구동 회로라고 하고, 그렇지 않은 쪽의 구동 회로를 제2 구동 회로라고 한다.

이 2위상 시프트 레지스터를 이용한 경우에는, 3위상 시프트 레지스터에 비교하여 클럭 신호의 개수를 3개에서 2개로 삭감할 수 있고, 각 시프트 레지스터 SR에는 어느 1개의 클럭 신호가 입력된다. 이것에 의해서, 시프트 레지스터가 소형화되어, 표시 장치의 주변부의 소형화, 저소비 전력을 실현할 수 있다.

도 15a는 본 실시예에 따른 2위상 시프트 레지스터의 제n 스테이지의 시프트 레지스터, 도 15b는 그 제n+1 스테이지의 시프트 레지스터를 각각 나타낸다.

도 15a, 도 15b의 시프트 레지스터의 기본적인 구성은 도 10의 제6 실시예의 시프트 레지스터에 기초한다.

제n 스테이지에서는, 제2 클럭 단자(42)에 제2 클럭 신호로서의 C3 대신에 제n+1 스테이지로부터의 출력 신호 OUTn+1이 입력된다. 제n+1 스테이지에서는, 제2 클럭 단자(42)에 제n+2 스테이지의 시프트 레지스터로부터의 출력 신호 OUTn+2가 입력된다. 또한, 제n 스테이지의 제1 클럭 단자(41)에는 제1 클럭 신호 C1이 입력되고, 제n+1 스테이지의 제1 클럭 단자(41)에는 제2 클럭 신호 C2가 입력된다. 반대로, 제n 스테이지의 제1 클럭 단자(41)에 제2 클럭 신호 C2가 입력되는 경우에는, 제n+1 스테이지의 제1 클럭 단자(41)에는 제1 클럭 신호 C1이 입력된다.

도 16은 도 15a, 도 15b에 도시한 각 시프트 레지스터에서의 각 신호의 관계를 나타내는 타이밍차트이다. 2위상 시프트 레지스터로 한 것에 의해서, 클럭 신호 C1, C2의 펄스폭이, 도 5에 도시한 3위상 시프트 레지스터에서의 클럭 신호 C1∼C3과 비교하여 짧다.

또, 제2 클럭 단자(42)에 다음단의 시프트 레지스터로부터의 출력 신호가 공급되는 구성은 제6 실시예 이외의 모든 상기 각 실시예의 시프트 레지스터에도 적용할 수 있다.

[제8 실시예]

도 17a는 본 발명의 제8 실시예에 따른 2위상 시프트 레지스터의 제n 스테이지의 시프트 레지스터, 도 17b는 제n+1 스테이지의 시프트 레지스터를 각각 나타낸다. 도 17a, 도 17b의 시프트 레지스터의 기본적인 구성은, 도 6의 제2 실시예의 시프트 레지스터에 기초한다. 도 15a, 도 15b의 시프트 레지스터와 마찬가지로, 제2 클럭 단자(42)에는 다음단의 시프트 레지스터로부터의 출력 신호 OUT이 공급된다.

도 17a, 도 17b의 시프트 레지스터도, 기본적으로는 도 16에 도시한 타이밍차트에 따라서 동작한다. 이러한 구성에 의해서도, 시프트 레지스터가 소형화되고, 표시 장치의 주변부의 소형화, 저소비 전력을 실현할 수 있다.

또, 제2 클럭 단자(42)에 다음단의 시프트 레지스터로부터의 출력 신호가 공급되는 구성은, 제2 실시예 이외의 모든 상기 각 실시예의 시프트 레지스터에도 적용할 수 있다.

[제9 실시예]

상기 제1∼제8 실시예에서는, pMOS 트랜지스터만을 이용하여 구성된 시프트 레지스터가, 오목형 파형의 입력 신호 IN의 위상을 시프트하는 경우에 대해 설명하였다. 이 밖에도, nMOS 트랜지스터만을 이용하여 구성된 시프트 레지스터가, 볼록형 파형의 입력 신호 IN의 위상을 시프트하도록 해도 된다. 본 발명의 제9 실시예에 따른 시프트 레지스터는, 도 18에 도시한 바와 같이, 도 4의 시프트 레지스터에 있어서의 모든 트랜지스터가 nMOS 트랜지스터로 치환되고, 전원 전극(46)에 접지전위 GND가 공급되도록 한 구성이다. 물론, 도 4의 시프트 레지스터뿐만 아니라, 다른 실시예에서의 시프트 레지스터의 pMOS 트랜지스터를 nMOS 트랜지스터로 치환하도록 해도 된다.

또한, 제1∼제9 실시예의 시프트 레지스터는, 상술한 구동 회로, 전극 기판, 표시 장치뿐만 아니라, 전자 회로 전반에도 적용할 수 있다.

또, 주사선 구동 회로(21)나 신호선 구동 회로(31)와 같은 구동 회로는, 반드시 제1 전극 기판(10) 상에 화소부(11)과 일체로 형성된 것이 아니어도 되고, 예를 들면 도시하지 않은 외부 구동 기판 상에 컨트롤 IC 등과 함께 배치된 것이어도 된다.

본 발명에 따르면, 시프트 레지스터를 이용한 표시 장치에서는 펄스 컷트된 클럭 신호를 이용하여 시프트 레지스터를 동작시킬 수 있기 때문에 화소에의 영상 신호의 기입 부족을 발생시키지 않고, 표시 얼룩을 방지할 수 있어 양호한 표시 품위를 얻을 수 있다.

Claims

제1 클럭 단자로의 도전 패스와 출력 단자로의 도전 패스를 갖는 제1 트랜지스터와, 상기 출력 단자로의 도전 패스와 전압 전극으로의 도전 패스를 갖는 제2 트랜지스터를 갖는 출력 회로와,

입력 단자로의 도전 패스와 상기 제1 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제3 트랜지스터와, 상기 입력 단자로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제4 트랜지스터를 갖는 입력 회로와,

제2 클럭 단자로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제5 트랜지스터와, 상기 제1 트랜지스터의 제어 전극으로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제6 트랜지스터를 갖는 리세트 회로와,

상기 제1 트랜지스터가 ON이고 상기 제2 트랜지스터가 OFF인 상태에서 상기 제1 클럭 단자에 입력되는 제1 클럭 신호의 전압 레벨이 반전하는 경우에 상기 제2 트랜지스터의 제어 전극에서의 전압 레벨이 반전하는 것을 방지하는 반전 방지 회로

를 포함하는 시프트 레지스터.
제1항에 있어서,

상기 반전 방지 회로는,

상기 제1 트랜지스터의 제어 전극으로의 도전 패스와 상기 전압 전극으로의 도전 패스를 갖는 제7 트랜지스터와,

상기 제2 트랜지스터의 제어 전극으로의 도전 패스와 상기 제1 클럭 단자로의 도전 패스와 상기 제7 트랜지스터로의 도전 패스를 갖는 제8 트랜지스터

를 포함하는 시프트 레지스터.
제1항에 있어서,

상기 반전 방지 회로는,

상기 제2 트랜지스터의 제어 전극으로의 도전 패스와 상기 전압 전극으로의 도전 패스와 상기 출력 단자로의 도전 패스를 갖는 제9 트랜지스터를 더 포함하는 시프트 레지스터.
제1항에 있어서,

상기 반전 방지 회로는,

상기 제1 트랜지스터의 제어 전극으로의 도전 패스와 상기 입력 단자로의 도전 패스를 갖는 제10 트랜지스터와,

상기 제2 트랜지스터의 제어 전극으로의 도전 패스와 상기 제1 클럭 단자로의 도전 패스와 상기 제10 트랜지스터로의 도전 패스를 갖는 제11 트랜지스터

를 더 포함하는 시프트 레지스터.
제1항에 있어서,

상기 반전 방지 회로는,

상기 제1 클럭 단자로의 도전 패스와 상기 전압 전극으로의 도전 패스를 갖는 제12 트랜지스터와,

상기 제1 트랜지스터의 제어 전극으로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스와 상기 제12 트랜지스터로의 도전 패스를 갖는 제13 트랜지스터

를 더 포함하는 시프트 레지스터.
제1항에 있어서,

상기 반전 방지 회로는,

상기 제1 클럭 단자로의 도전 패스와 상기 입력 단자로의 도전 패스를 갖는 제14 트랜지스터와,

상기 제1 트랜지스터의 제어 전극으로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스와 상기 제14 트랜지스터로의 도전 패스를 갖는 제15 트랜지스터

를 더 포함하는 시프트 레지스터.
제1항에 있어서,

ON 상태의 제16 트랜지스터가 상기 제1 트랜지스터의 제어 전극으로의 도전패스 상에 더 설치되는 시프트 레지스터.
제1항에 있어서,

상기 제6 트랜지스터는 상기 전압 전극 또는 상기 입력 단자로의 도전 패스를 더 포함하는 시프트 레지스터.
제1항에 있어서,

해당 시프트 레지스터에 포함되는 모든 트랜지스터는 pMOS 트랜지스터인 시프트 레지스터.
제1항에 있어서,

해당 시프트 레지스터에 포함되는 모든 트랜지스터는 nMOS 트랜지스터인 시프트 레지스터.
각 시프트 레지스터가, 제1 클럭 단자로의 도전 패스와 출력 단자로의 도전 패스를 갖는 제1 트랜지스터와, 상기 출력 단자로의 도전 패스와 전압 전극으로의 도전 패스를 갖는 제2 트랜지스터를 갖는 출력 회로, 입력 단자로의 도전 패스와 상기 제1 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제3 트랜지스터와, 상기 입력 단자로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제4 트랜지스터를 갖는 입력 회로, 제2 클럭 단자로의 도전 패스와 상기 제2트랜지스터의 제어 전극으로의 도전 패스를 갖는 제5 트랜지스터와, 상기 제1 트랜지스터의 제어 전극으로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제6 트랜지스터를 갖는 리세트 회로, 상기 제1 트랜지스터가 ON이고 상기 제2 트랜지스터가 OFF인 상태에서 상기 제1 클럭 단자에 입력되는 제1 클럭 신호의 전압 레벨이 반전하는 경우에 상기 제2 트랜지스터의 제어 전극에서의 전압 레벨이 반전하는 것을 방지하는 반전 방지 회로를 각각 포함하고, 각 시프트 레지스터의 출력 단자로부터의 출력 신호가 다른 시프트 레지스터의 입력 단자에 입력되도록 전기적으로 종렬 접속된 복수의 시프트 레지스터와,

상기 각 시프트 레지스터로부터의 각 출력 신호를 외부로 출력하는 복수의 출력선

을 포함하는 구동 회로.
제11항에 있어서,

위상을 시프트시킨 클럭 신호가 상기 각 시프트 레지스터의 제1 클럭 단자에 각각 제1 클럭 신호로서 입력되고,

상기 각 시프트 레지스터의 각각에 대하여, 상기 제1 클럭 신호에 대하여 위상을 시프트시킨 제2 클럭 신호가 상기 제2 클럭 단자에 입력되는 구동 회로.
제11항에 있어서,

위상을 시프트시킨 클럭 신호가 상기 각 시프트 레지스터의 제1 클럭 단자에각각 제1 클럭 신호로서 입력되고,

상기 각 시프트 레지스터의 각각에 대하여, 다음단의 시프트 레지스터로부터의 출력 신호가 그 시프트 레지스터의 제2 클럭 단자에 입력되는 구동 회로.
각 시프트 레지스터가, 제1 클럭 단자로의 도전 패스와 출력 단자로의 도전 패스를 갖는 제1 트랜지스터와, 상기 출력 단자로의 도전 패스와 전압 전극으로의 도전 패스를 갖는 제2 트랜지스터를 갖는 출력 회로, 입력 단자로의 도전 패스와 상기 제1 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제3 트랜지스터와, 상기 입력 단자로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제4 트랜지스터를 갖는 입력 회로, 제2 클럭 단자로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제5 트랜지스터와, 상기 제1 트랜지스터의 제어 전극으로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제6 트랜지스터를 갖는 리세트 회로, 상기 제1 트랜지스터가 ON이고 상기 제2 트랜지스터가 OFF인 상태에서 상기 제1 클럭 단자에 입력되는 제1 클럭 신호의 전압 레벨이 반전하는 경우에 상기 제2 트랜지스터의 제어 전극에서의 전압 레벨이 반전하는 것을 방지하는 반전 방지 회로를 각각 포함하고, 각 시프트 레지스터의 출력 단자로부터의 출력 신호가 다른 시프트 레지스터의 입력 단자에 입력되도록 전기적으로 종렬 접속된 복수의 시프트 레지스터, 상기 각 시프트 레지스터로부터의 각 출력 신호를 외부로 출력하는 복수의 출력선을 포함하는 제1 구동 회로가 적어도 한쪽의 구동 회로인 2개의 구동 회로와,

한쪽의 구동 회로로부터의 각 출력선과 다른 쪽의 구동 회로로부터의 각 출력선과의 각교차부에 설치된 복수의 화소 트랜지스터와,

상기 각 화소 트랜지스터마다 설치된 복수의 화소 전극

을 포함하는 전극 기판.
제14항에 있어서,

상기 제1 구동 회로는 표시 장치에서의 주사선 구동 회로이며, 상기 각 출력선을 통하여 상기 각 시프트 레지스터로부터의 출력 신호를 상기 각 화소 트랜지스터에 출력하는 전극 기판.
제14항에 있어서,

상기 제1 구동 회로는 표시 장치에서의 신호선 구동 회로이며, 상기 각 출력선마다 설치된 복수의 아날로그 스위치를 포함하고, 상기 각 시프트 레지스터로부터의 출력 신호를 상기 각 아날로그 스위치에 대하여 출력하고, 상기 각 아날로그 스위치를 통하여 외부로부터의 영상 신호를 상기 각 화소 트랜지스터에 출력하는 전극 기판.
각 시프트 레지스터가, 제1 클럭 단자로의 도전 패스와 출력 단자로의 도전 패스를 갖는 제1 트랜지스터와, 상기 출력 단자로의 도전 패스와 전압 전극으로의 도전 패스를 갖는 제2 트랜지스터를 갖는 출력 회로, 입력 단자로의 도전 패스와상기 제1 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제3 트랜지스터와, 상기 입력 단자로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제4 트랜지스터를 갖는 입력 회로, 제2 클럭 단자로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제5 트랜지스터와, 상기 제1 트랜지스터의 제어 전극으로의 도전 패스와 상기 제2 트랜지스터의 제어 전극으로의 도전 패스를 갖는 제6 트랜지스터를 갖는 리세트 회로, 상기 제1 트랜지스터가 ON이고 상기 제2 트랜지스터가 OFF인 상태에서 상기 제1 클럭 단자에 입력되는 제1 클럭 신호의 전압 레벨이 반전하는 경우에 상기 제2 트랜지스터의 제어 전극에서의 전압 레벨이 반전하는 것을 방지하는 반전 방지 회로를 각각 포함하고, 각 시프트 레지스터의 출력 단자로부터의 출력 신호가 다른 시프트 레지스터의 입력 단자에 입력되도록 전기적으로 종렬 접속된 복수의 시프트 레지스터, 상기 각 시프트 레지스터로부터의 각 출력 신호를 외부로 출력하는 복수의 출력선을 포함하는 제1 구동 회로가 적어도 한쪽의 구동 회로인 2개의 구동 회로, 한쪽의 구동 회로로부터의 각 출력선과 다른 쪽의 구동 회로로부터의 각 출력선과의 각 교차부에 설치된 복수의 화소 트랜지스터, 상기 각 화소 트랜지스터마다 설치된 복수의 화소 전극을 포함하는 제1 전극 기판과,

상기 각 화소 전극에 전기적으로 서로 대향하는 복수의 대향 전극이 형성된 제2 전극 기판과,

상기 제1 전극 기판과 상기 제2 전극 기판 사이에 형성된 표시층을 포함하는 표시 장치.
제17항에 있어서,

상기 표시층은 액정층인 표시 장치.