JPH0720826A - オーバーラップ除去機能付双方向走査回路 - Google Patents
オーバーラップ除去機能付双方向走査回路Info
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- JPH0720826A JPH0720826A JP5189080A JP18908093A JPH0720826A JP H0720826 A JPH0720826 A JP H0720826A JP 5189080 A JP5189080 A JP 5189080A JP 18908093 A JP18908093 A JP 18908093A JP H0720826 A JPH0720826 A JP H0720826A
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Abstract
(57)【要約】
【目的】 アクティブマトリクス液晶表示装置の左右反
転表示を可能とし且つ同時に縦筋欠陥除去が可能なオー
バーラップ除去機能付双方向水平走査回路を提供する。 【構成】 双方向水平走査回路はシフトレジスタ４１と
重複除去手段４２とを備えている。シフトレジスタ４１
は多段接続されたフリップフロップＦＦからなり、多段
的にパルス転送を行ない各段から一次パルスＤを順次出
力する。重複除去手段４２は時間的に立ち下がりと立ち
上がりがオーバーラップする一次パルスＤ間の重複を除
去して対応する二次パルスΦを順次出力する。シフトレ
ジスタ４１は双方向性であり、先頭段から後尾段に向か
う順方向と後尾段から先頭段に向かう逆方向とで一次パ
ルスＤの出力順序を切り換え可能である。重複除去手段
４２は、順方向及び逆方向何れの順次出力においても、
先発二次パルスΦもしくはそれに強い相関を有するパル
スに応じて、その立ち下がりと同位相の立ち上がりを有
する後発一次パルスＤを処理し、該先発二次パルスから
時間的に分離した後発二次パルスを生成する。
転表示を可能とし且つ同時に縦筋欠陥除去が可能なオー
バーラップ除去機能付双方向水平走査回路を提供する。 【構成】 双方向水平走査回路はシフトレジスタ４１と
重複除去手段４２とを備えている。シフトレジスタ４１
は多段接続されたフリップフロップＦＦからなり、多段
的にパルス転送を行ない各段から一次パルスＤを順次出
力する。重複除去手段４２は時間的に立ち下がりと立ち
上がりがオーバーラップする一次パルスＤ間の重複を除
去して対応する二次パルスΦを順次出力する。シフトレ
ジスタ４１は双方向性であり、先頭段から後尾段に向か
う順方向と後尾段から先頭段に向かう逆方向とで一次パ
ルスＤの出力順序を切り換え可能である。重複除去手段
４２は、順方向及び逆方向何れの順次出力においても、
先発二次パルスΦもしくはそれに強い相関を有するパル
スに応じて、その立ち下がりと同位相の立ち上がりを有
する後発一次パルスＤを処理し、該先発二次パルスから
時間的に分離した後発二次パルスを生成する。
Description
【０００１】
【産業上の利用分野】本発明はオーバーラップ除去機能
付双方向走査回路に関する。又、かかる双方向走査回路
が組み込まれ反転表示可能なアクティブマトリクス液晶
表示装置等により代表される二次元アドレス装置に関す
る。
付双方向走査回路に関する。又、かかる双方向走査回路
が組み込まれ反転表示可能なアクティブマトリクス液晶
表示装置等により代表される二次元アドレス装置に関す
る。
【０００２】
【従来の技術】本発明の理解を容易にする為、背景技術
として図７にアクティブマトリクス液晶表示装置の一般
的な等価回路を示す。図示する様に、アクティブマトリ
クス液晶表示装置はＸ軸方向に平行に配列された複数の
ゲート線Ｘ1 ，Ｘ2 ，…と、Ｙ軸方向に平行に配列され
た複数のデータ線Ｙ1 ，Ｙ2 ，…とを備えている。各ゲ
ート線とデータ線との交点には能動素子例えば薄膜トラ
ンジスタ（ＴＦＴ）Ｔ11，Ｔ12，Ｔ21，Ｔ22，…が形成
されている。又対応して、液晶セルＬ11，Ｌ12，Ｌ21，
Ｌ22，…も形成されている。各ＴＦＴのゲート電極はゲ
ート線に接続されており、ソース電極はデータ線に接続
されており、ドレイン電極は対応する液晶セルの画素電
極に接続されている。なお、個々の液晶セルは画素電極
及び対面する対向電極ＣＯＭによって挟持された液晶か
ら構成されている。各データ線Ｙ1，Ｙ2 ，…は夫々対
応するスイッチングトランジスタＳ1 ，Ｓ2 ，…を介し
て共通の信号線ＳＩＧに接続されている。この信号線Ｓ
ＩＧには外部から映像信号が供給される。各スイッチン
グトランジスタのゲート電極には水平走査回路が接続さ
れている。この水平走査回路は外部から入力される水平
クロック信号ＨＣＫに同期して順次水平スイッチ駆動パ
ルスΦ1 ，Φ2 ，…をスイッチングトランジスタのゲー
ト電極に印加する。一方、ゲート線Ｘ1 ，Ｘ2 ，…は図
示しない垂直走査回路に接続されている。垂直走査回路
を駆動するとゲート線が線順次で選択され行毎にＴＦＴ
が導通する。この時、水平走査回路を駆動しスイッチン
グトランジスタを線順次で動作させると、信号線ＳＩＧ
に供給された映像信号が順次各データ線にサンプリング
される。サンプリングされた映像信号は行毎に選択され
たＴＦＴを介して順次対応する液晶セルに書き込まれ
る。この様にして、映像信号のサンプリングデータは点
順次で個々の液晶セルに書き込まれる事になる。
として図７にアクティブマトリクス液晶表示装置の一般
的な等価回路を示す。図示する様に、アクティブマトリ
クス液晶表示装置はＸ軸方向に平行に配列された複数の
ゲート線Ｘ1 ，Ｘ2 ，…と、Ｙ軸方向に平行に配列され
た複数のデータ線Ｙ1 ，Ｙ2 ，…とを備えている。各ゲ
ート線とデータ線との交点には能動素子例えば薄膜トラ
ンジスタ（ＴＦＴ）Ｔ11，Ｔ12，Ｔ21，Ｔ22，…が形成
されている。又対応して、液晶セルＬ11，Ｌ12，Ｌ21，
Ｌ22，…も形成されている。各ＴＦＴのゲート電極はゲ
ート線に接続されており、ソース電極はデータ線に接続
されており、ドレイン電極は対応する液晶セルの画素電
極に接続されている。なお、個々の液晶セルは画素電極
及び対面する対向電極ＣＯＭによって挟持された液晶か
ら構成されている。各データ線Ｙ1，Ｙ2 ，…は夫々対
応するスイッチングトランジスタＳ1 ，Ｓ2 ，…を介し
て共通の信号線ＳＩＧに接続されている。この信号線Ｓ
ＩＧには外部から映像信号が供給される。各スイッチン
グトランジスタのゲート電極には水平走査回路が接続さ
れている。この水平走査回路は外部から入力される水平
クロック信号ＨＣＫに同期して順次水平スイッチ駆動パ
ルスΦ1 ，Φ2 ，…をスイッチングトランジスタのゲー
ト電極に印加する。一方、ゲート線Ｘ1 ，Ｘ2 ，…は図
示しない垂直走査回路に接続されている。垂直走査回路
を駆動するとゲート線が線順次で選択され行毎にＴＦＴ
が導通する。この時、水平走査回路を駆動しスイッチン
グトランジスタを線順次で動作させると、信号線ＳＩＧ
に供給された映像信号が順次各データ線にサンプリング
される。サンプリングされた映像信号は行毎に選択され
たＴＦＴを介して順次対応する液晶セルに書き込まれ
る。この様にして、映像信号のサンプリングデータは点
順次で個々の液晶セルに書き込まれる事になる。
【０００３】
【発明が解決しようとする課題】図８は、図７に示した
アクティブマトリクス液晶表示装置の動作波形図であ
る。前述した水平走査回路はシフトレジスタ等から構成
されており、順次水平スイッチ駆動パルスΦ1 ，Φ2 ，
…を出力する。論理的なレベルで考えると、先発のパル
スΦ1 と後発のパルスΦ2 とは重ならない様に設計され
ている。しかしながら、実際にはパルスの立ち上がりや
立ち下がりにダレ等がある為ジッタが生じ部分的にオー
バーラップが生じる場合がある。即ち、隣接するパルス
が互いに干渉する。このジッタの量はシフトレジスタの
各段における個々のデバイスの電気特性に依存しており
固有のものである。従って、パルス間におけるオーバー
ラップパタンは固定しており、シフトレジスタの特定の
段には常に特定の量のジッタが現われる傾向にある。
アクティブマトリクス液晶表示装置の動作波形図であ
る。前述した水平走査回路はシフトレジスタ等から構成
されており、順次水平スイッチ駆動パルスΦ1 ，Φ2 ，
…を出力する。論理的なレベルで考えると、先発のパル
スΦ1 と後発のパルスΦ2 とは重ならない様に設計され
ている。しかしながら、実際にはパルスの立ち上がりや
立ち下がりにダレ等がある為ジッタが生じ部分的にオー
バーラップが生じる場合がある。即ち、隣接するパルス
が互いに干渉する。このジッタの量はシフトレジスタの
各段における個々のデバイスの電気特性に依存しており
固有のものである。従って、パルス間におけるオーバー
ラップパタンは固定しており、シフトレジスタの特定の
段には常に特定の量のジッタが現われる傾向にある。
【０００４】前述した様に、先発パルスΦ1 に応答して
対応するスイッチングトランジスタＳ1 が導通し共通の
信号線ＳＩＧから映像信号が対応するデータ線Ｙ1 にサ
ンプリングされる。次に、後発パルスΦ2 に応答して対
応するスイッチングトランジスタＳ2 が導通し共通の信
号線ＳＩＧから映像信号が対応するデータ線Ｙ2 にサン
プリングされる。この時、ジッタがあると先発パルスΦ
1 が立ち下がらないうちに後発パルスΦ2 が立ち上がる
ので、その間の充放電電流によって信号線ＳＩＧに電位
の揺れが生じる。この電位揺れは先発パルスが立ち下が
らないうちに生じるので、データ線Ｙ1 にサンプリング
されてしまい、結果的にデータ線Ｙ1 のサンプリングデ
ータに誤差が生じてしまう。この誤差はジッタ量に依存
しているので、特にジッタが著しい特定の段に常に現わ
れる事になる。これは画面全体として見ると所謂縦筋と
なって現われ画像品質を著しく損なうという問題点があ
る。一般に、信号線ＳＩＧに映像信号を出力するビデオ
ドライバの出力インピーダンスは高く、且つ信号線のイ
ンピーダンスも高い為、水平スイッチ駆動パルスのジッ
タの影響を強く受け、画像の縦筋あるいは固定オーバー
ラップパタンが顕著である。さらに、水平走査回路のク
ロック周波数を下げ低消費電力化を図る為、所謂ＲＧＢ
同時駆動を行なうと、見掛上画素の列数が少なくなる為
縦筋欠陥が一層顕著になるという問題点がある。
対応するスイッチングトランジスタＳ1 が導通し共通の
信号線ＳＩＧから映像信号が対応するデータ線Ｙ1 にサ
ンプリングされる。次に、後発パルスΦ2 に応答して対
応するスイッチングトランジスタＳ2 が導通し共通の信
号線ＳＩＧから映像信号が対応するデータ線Ｙ2 にサン
プリングされる。この時、ジッタがあると先発パルスΦ
1 が立ち下がらないうちに後発パルスΦ2 が立ち上がる
ので、その間の充放電電流によって信号線ＳＩＧに電位
の揺れが生じる。この電位揺れは先発パルスが立ち下が
らないうちに生じるので、データ線Ｙ1 にサンプリング
されてしまい、結果的にデータ線Ｙ1 のサンプリングデ
ータに誤差が生じてしまう。この誤差はジッタ量に依存
しているので、特にジッタが著しい特定の段に常に現わ
れる事になる。これは画面全体として見ると所謂縦筋と
なって現われ画像品質を著しく損なうという問題点があ
る。一般に、信号線ＳＩＧに映像信号を出力するビデオ
ドライバの出力インピーダンスは高く、且つ信号線のイ
ンピーダンスも高い為、水平スイッチ駆動パルスのジッ
タの影響を強く受け、画像の縦筋あるいは固定オーバー
ラップパタンが顕著である。さらに、水平走査回路のク
ロック周波数を下げ低消費電力化を図る為、所謂ＲＧＢ
同時駆動を行なうと、見掛上画素の列数が少なくなる為
縦筋欠陥が一層顕著になるという問題点がある。
【０００５】上述した問題点に鑑み、発明者は先に提出
した特許出願（特願平４−４２０８４号）において、オ
ーバーラップ除去機能付水平走査回路を提案している。
本発明の理解を容易にする為、図９を参照して、先願に
かかるオーバーラップ除去機能付水平走査回路を簡潔に
説明する。図示する様に、水平走査回路はシフトレジス
タＳ／Ｒを備えている。このシフトレジスタはＤ型のフ
リップフロップ（Ｄ−ＦＦ）を多段接続したものであっ
て、簡便の為Ｎ段目ないしＮ＋４段目のみを切り取って
示してある。シフトレジスタの各段出力部にはＮＯＲ素
子が接続されている。特に、シフトレジスタの各段との
対応を示す場合には参照符号ＮＯＲにサフィックスを付
す事にする。例えば、Ｎ段目の出力端子に接続されてい
るＮＯＲ素子はＮＯＲn で表わす。以下、他の種類の素
子及び信号パルス等についても同様の規則によりシフト
レジスタ段との対応関係を示す必要がある場合にはサフ
ィックスを用いる事にする。シフトレジスタＳ／Ｒの各
段からは順次水平スイッチ駆動パルスＤが出力される。
このパルスはジッタが含まれておりオーバーラップパタ
ンあるいは固定重複パタンが除去されていないので以下
一次パルスと称する事にする。
した特許出願（特願平４−４２０８４号）において、オ
ーバーラップ除去機能付水平走査回路を提案している。
本発明の理解を容易にする為、図９を参照して、先願に
かかるオーバーラップ除去機能付水平走査回路を簡潔に
説明する。図示する様に、水平走査回路はシフトレジス
タＳ／Ｒを備えている。このシフトレジスタはＤ型のフ
リップフロップ（Ｄ−ＦＦ）を多段接続したものであっ
て、簡便の為Ｎ段目ないしＮ＋４段目のみを切り取って
示してある。シフトレジスタの各段出力部にはＮＯＲ素
子が接続されている。特に、シフトレジスタの各段との
対応を示す場合には参照符号ＮＯＲにサフィックスを付
す事にする。例えば、Ｎ段目の出力端子に接続されてい
るＮＯＲ素子はＮＯＲn で表わす。以下、他の種類の素
子及び信号パルス等についても同様の規則によりシフト
レジスタ段との対応関係を示す必要がある場合にはサフ
ィックスを用いる事にする。シフトレジスタＳ／Ｒの各
段からは順次水平スイッチ駆動パルスＤが出力される。
このパルスはジッタが含まれておりオーバーラップパタ
ンあるいは固定重複パタンが除去されていないので以下
一次パルスと称する事にする。
【０００６】ＮＯＲ素子の出力端子には遅延素子ＤＬＹ
が接続されている。各遅延素子の出力端子にはジッタが
除去され且つ所定の遅延処理を施された水平スイッチ駆
動パルスΦが出力される。以下、かかる処理を施された
パルスを二次パルスと称する事にする。実際には、遅延
素子ＤＬＹの出力は二次パルスΦとその反転パルスであ
る。遅延素子の一対の出力端子にはトランスミッション
ゲート素子Ｓが接続されている。図示しないが、各トラ
ンスミッションゲート素子の入力端子は映像信号を供給
する信号線ＳＩＧに共通に結線されているとともに、そ
の出力端子は対応するデータ線Ｙに接続されている。二
次パルスΦが印加されている期間に限りトランスミッシ
ョンゲート素子が導通し、映像信号が順次対応するデー
タ線Ｙにサンプリング転送される。
が接続されている。各遅延素子の出力端子にはジッタが
除去され且つ所定の遅延処理を施された水平スイッチ駆
動パルスΦが出力される。以下、かかる処理を施された
パルスを二次パルスと称する事にする。実際には、遅延
素子ＤＬＹの出力は二次パルスΦとその反転パルスであ
る。遅延素子の一対の出力端子にはトランスミッション
ゲート素子Ｓが接続されている。図示しないが、各トラ
ンスミッションゲート素子の入力端子は映像信号を供給
する信号線ＳＩＧに共通に結線されているとともに、そ
の出力端子は対応するデータ線Ｙに接続されている。二
次パルスΦが印加されている期間に限りトランスミッシ
ョンゲート素子が導通し、映像信号が順次対応するデー
タ線Ｙにサンプリング転送される。
【０００７】個々のＮＯＲ素子の入力端子の一方には前
述した様に一次パルスＤが供給されるとともに、他方の
入力端子には二次パルスΦが入力される。このＮＯＲ素
子は先発の二次パルスΦを制御信号として受入れ且つこ
の先発二次パルスの立ち下がりと同位相の立ち上がりを
有する後発一次パルスＤの出力タイミングを制御するも
のである。本例においては、２段前の二次パルスΦに基
き当該段の一次パルスＤの立ち上がりタイミングを規制
している。例えば、Ｎ＋２段目に対応するＮＯＲn+2 は
Φn に基きＤn+2 をゲート制御している。
述した様に一次パルスＤが供給されるとともに、他方の
入力端子には二次パルスΦが入力される。このＮＯＲ素
子は先発の二次パルスΦを制御信号として受入れ且つこ
の先発二次パルスの立ち下がりと同位相の立ち上がりを
有する後発一次パルスＤの出力タイミングを制御するも
のである。本例においては、２段前の二次パルスΦに基
き当該段の一次パルスＤの立ち上がりタイミングを規制
している。例えば、Ｎ＋２段目に対応するＮＯＲn+2 は
Φn に基きＤn+2 をゲート制御している。
【０００８】引き続き、図１０を参照して図９に示した
水平走査回路の動作を簡潔に説明する。前述した様に、
シフトレジスタＳ／Ｒはクロック信号ＨＣＫの１周期分
に相当する幅を有する一次パルスＤを順次出力する。各
一次パルスは、クロック信号の半周期分ずつ互いにシフ
トしている。この例では、一次パルスは２つのグループ
に分けられる。一方のグループは偶数段目の一次パルス
Ｄn ，Ｄn+2 ，Ｄn+4，…を含み、他方のグループは奇
数段目の一次パルスＤn+1 ，Ｄn+3 ，Ｄn+5 ，…を含ん
でいる。同一グループ内において隣接する一次パルス間
で立ち下がりと立ち上がりが重なり合い、パルス干渉が
生じる惧れがある。この為、本例では前々段の二次パル
スを制御信号としてその立ち下がりに合わせて当該段の
二次パルス立ち上がりタイミングを規制している。この
様に、先発のパルスを制御信号としてパルス干渉の可能
性がある特定の後発パルスの出力タイミングを規制する
ものである。
水平走査回路の動作を簡潔に説明する。前述した様に、
シフトレジスタＳ／Ｒはクロック信号ＨＣＫの１周期分
に相当する幅を有する一次パルスＤを順次出力する。各
一次パルスは、クロック信号の半周期分ずつ互いにシフ
トしている。この例では、一次パルスは２つのグループ
に分けられる。一方のグループは偶数段目の一次パルス
Ｄn ，Ｄn+2 ，Ｄn+4，…を含み、他方のグループは奇
数段目の一次パルスＤn+1 ，Ｄn+3 ，Ｄn+5 ，…を含ん
でいる。同一グループ内において隣接する一次パルス間
で立ち下がりと立ち上がりが重なり合い、パルス干渉が
生じる惧れがある。この為、本例では前々段の二次パル
スを制御信号としてその立ち下がりに合わせて当該段の
二次パルス立ち上がりタイミングを規制している。この
様に、先発のパルスを制御信号としてパルス干渉の可能
性がある特定の後発パルスの出力タイミングを規制する
ものである。
【０００９】ところで、図９に示したオーバーラップ除
去機能付水平走査回路に組み込まれたシフトレジスタＳ
／Ｒは単方向型であり、パルス転送は常に先段側から後
段側に向かって（図では左側から右側に向かって）行な
われる。しかしながら、近年液晶プロジェクタ等に組み
込まれるアクティブマトリクス液晶表示装置等では、プ
ロジェクション光学系の関係から左右反転表示が必要と
される場合がある。左右反転表示を行なう場合には、双
方向性の水平走査回路を組み込む必要がある。しかしな
がら、図９に示した水平走査回路は、先段側から後段側
に向かって順方向にパルス転送を行なった場合に限り、
所望のオーバーラップ除去機能を奏する事ができる。従
って、このままでは左右反転表示の切り換えが可能なア
クティブマトリクス液晶表示装置に対処する事ができな
いという課題がある。
去機能付水平走査回路に組み込まれたシフトレジスタＳ
／Ｒは単方向型であり、パルス転送は常に先段側から後
段側に向かって（図では左側から右側に向かって）行な
われる。しかしながら、近年液晶プロジェクタ等に組み
込まれるアクティブマトリクス液晶表示装置等では、プ
ロジェクション光学系の関係から左右反転表示が必要と
される場合がある。左右反転表示を行なう場合には、双
方向性の水平走査回路を組み込む必要がある。しかしな
がら、図９に示した水平走査回路は、先段側から後段側
に向かって順方向にパルス転送を行なった場合に限り、
所望のオーバーラップ除去機能を奏する事ができる。従
って、このままでは左右反転表示の切り換えが可能なア
クティブマトリクス液晶表示装置に対処する事ができな
いという課題がある。
【００１０】
【課題を解決するための手段】上述した課題に鑑み、本
発明は双方向走査回路にオーバーラップ除去機能を付与
する事を目的とする。かかる目的を達成する為に以下の
手段を講じた。即ち、本発明にかかる双方向走査回路は
基本的な構成要素として、多段的にパルス転送を行ない
各段から一次パルスを順次出力するシフトレジスタと、
時間的に立ち下がりと立ち上がりがオーバーラップする
一次パルス間の重複を除去して対応する二次パルスを順
次出力する重複除去手段とを備えている。前記シフトレ
ジスタは、先頭段から後尾段に向かう順方向と後尾段か
ら先頭段に向かう逆方向とで一次パルスの出力順序を切
り換え可能な双方向シフトレジスタである。又、前記重
複除去手段は、順方向及び逆方向何れの順次出力におい
ても、先発二次パルスもしくはそれに強い相関を有する
パルスに応じてその立ち下がりと同位相の立ち上がりを
有する後発一次パルスを処理し、該先発二次パルスから
時間的に分離した後発二次パルスを生成するものであ
る。前記重複除去手段は、該シフトレジスタの各段に対
応して設けられており、先発二次パルスと後発一次パル
スの論理処理を行なう論理素子と、その出力を遅延処理
して後発二次パルスを生成する遅延素子とからなる。具
体的には、前記論理素子は、順方向順次出力時の先発二
次パルスを受け入れる入力端子と、逆方向順次出力時の
先発二次パルスを受け入れる入力端子と、順方向及び逆
方向何れの順次出力においても処理対象となる後発一次
パルスを受け入れる入力端子とを備えた三入力論理素子
からなる。一方、前記双方向シフトレジスタは、入力端
子及び出力端子を夫々備えた複数のフリップフロップか
ら構成され、入出力端子間を順次接続した多段構造を有
する。互いに隣り合う先後フリップフロップの先段側出
力端子と後段側入力端子間の接続路に介在する順路ゲー
ト素子及び後段側出力端子と先段側入力端子間の接続路
に介在する逆路ゲート素子とを含んでいる。該順路ゲー
ト素子及び逆路ゲート素子を択一的に開閉制御する事に
より先段側から後段側への順方向パルス転送と、後段側
から先段側への逆方向パルス転送を切り換え選択可能と
するものである。
発明は双方向走査回路にオーバーラップ除去機能を付与
する事を目的とする。かかる目的を達成する為に以下の
手段を講じた。即ち、本発明にかかる双方向走査回路は
基本的な構成要素として、多段的にパルス転送を行ない
各段から一次パルスを順次出力するシフトレジスタと、
時間的に立ち下がりと立ち上がりがオーバーラップする
一次パルス間の重複を除去して対応する二次パルスを順
次出力する重複除去手段とを備えている。前記シフトレ
ジスタは、先頭段から後尾段に向かう順方向と後尾段か
ら先頭段に向かう逆方向とで一次パルスの出力順序を切
り換え可能な双方向シフトレジスタである。又、前記重
複除去手段は、順方向及び逆方向何れの順次出力におい
ても、先発二次パルスもしくはそれに強い相関を有する
パルスに応じてその立ち下がりと同位相の立ち上がりを
有する後発一次パルスを処理し、該先発二次パルスから
時間的に分離した後発二次パルスを生成するものであ
る。前記重複除去手段は、該シフトレジスタの各段に対
応して設けられており、先発二次パルスと後発一次パル
スの論理処理を行なう論理素子と、その出力を遅延処理
して後発二次パルスを生成する遅延素子とからなる。具
体的には、前記論理素子は、順方向順次出力時の先発二
次パルスを受け入れる入力端子と、逆方向順次出力時の
先発二次パルスを受け入れる入力端子と、順方向及び逆
方向何れの順次出力においても処理対象となる後発一次
パルスを受け入れる入力端子とを備えた三入力論理素子
からなる。一方、前記双方向シフトレジスタは、入力端
子及び出力端子を夫々備えた複数のフリップフロップか
ら構成され、入出力端子間を順次接続した多段構造を有
する。互いに隣り合う先後フリップフロップの先段側出
力端子と後段側入力端子間の接続路に介在する順路ゲー
ト素子及び後段側出力端子と先段側入力端子間の接続路
に介在する逆路ゲート素子とを含んでいる。該順路ゲー
ト素子及び逆路ゲート素子を択一的に開閉制御する事に
より先段側から後段側への順方向パルス転送と、後段側
から先段側への逆方向パルス転送を切り換え選択可能と
するものである。
【００１１】かかる構成を有するオーバーラップ除去機
能付双方向水平走査回路は、例えばアクティブマトリク
ス液晶表示装置に組み込まれ、左右反転表示を実現する
とともに、表示された画像から縦筋等の固定重複パタン
を除去可能とする。このオーバーラップ除去機能付双方
向走査回路はアクティブマトリクス液晶表示装置ばかり
でなく、より一般的に種々の構造の二次元アドレス装置
に適用可能である。
能付双方向水平走査回路は、例えばアクティブマトリク
ス液晶表示装置に組み込まれ、左右反転表示を実現する
とともに、表示された画像から縦筋等の固定重複パタン
を除去可能とする。このオーバーラップ除去機能付双方
向走査回路はアクティブマトリクス液晶表示装置ばかり
でなく、より一般的に種々の構造の二次元アドレス装置
に適用可能である。
【００１２】
【作用】本発明にかかる双方向水平走査回路は、シフト
レジスタの出力段に重複除去手段を接続している。この
重複除去手段は、順方向及び逆方向何れの順次出力にお
いても、先に発生した先発二次パルスを制御信号として
受入れ且つこの先発二次パルスの立ち下がりと同位相の
立ち上がりを有する後発一次パルスの出力タイミングを
制御している。換言すると、先発パルスの出力中には後
発パルスの出力を禁止し、先発パルスが立ち下がった後
確実に後発パルスが立ち上がる様にしている。かかる構
成を有するオーバーラップ除去機能付双方向水平走査回
路を組み込んだアクティブマトリクス液晶表示装置で
は、左右正転表示及び左右逆転表示の何れの場合であっ
ても、映像信号の先発サンプリングと後発サンプリング
が必ず重ならない事になるので、縦筋あるいは固定重複
パタンが除去できる。本発明においては、後発パルスの
出力タイミングを制御する為に先発パルスを用いてい
る。それ故、特に複雑な構成を有する回路の追加やクロ
ック源の追加を要しない。
レジスタの出力段に重複除去手段を接続している。この
重複除去手段は、順方向及び逆方向何れの順次出力にお
いても、先に発生した先発二次パルスを制御信号として
受入れ且つこの先発二次パルスの立ち下がりと同位相の
立ち上がりを有する後発一次パルスの出力タイミングを
制御している。換言すると、先発パルスの出力中には後
発パルスの出力を禁止し、先発パルスが立ち下がった後
確実に後発パルスが立ち上がる様にしている。かかる構
成を有するオーバーラップ除去機能付双方向水平走査回
路を組み込んだアクティブマトリクス液晶表示装置で
は、左右正転表示及び左右逆転表示の何れの場合であっ
ても、映像信号の先発サンプリングと後発サンプリング
が必ず重ならない事になるので、縦筋あるいは固定重複
パタンが除去できる。本発明においては、後発パルスの
出力タイミングを制御する為に先発パルスを用いてい
る。それ故、特に複雑な構成を有する回路の追加やクロ
ック源の追加を要しない。
【００１３】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるオーバーラップ
除去機能付双方向走査回路を組み込んだアクティブマト
リクス液晶表示装置を示す模式的な回路ブロック図であ
る。なお本発明はかかる二次元表示装置ばかりでなく、
広く一般に二次元アドレス装置に適用可能なものであ
る。アクティブマトリクス液晶表示装置は、所定の間隙
を介して対向配置された一対の基板と、該間隙内に保持
された液晶層とからなるフラットパネル構造を有してい
る。図示する様に、一方の基板にはＸ方向（行方向）に
沿って配列したゲート線Ｘ1 ，Ｘ2 ，…と、Ｙ方向（列
方向）に沿って配列したデータ線Ｙとを備えている。こ
のデータ線は説明の都合上一部のみが示されており、左
から右に向かってＹn-m ，Ｙn-m+1 ，…，Ｙn ，
Ｙn+1 ，…，Ｙn+m ，Ｙn+m+1 の様に表わされている。
ゲート線Ｘ及びデータ線Ｙの交点には能動素子と、対応
する画素電極１とが形成されている。本例では、能動素
子は薄膜トランジスタ（ＴＦＴ）２からなる。ＴＦＴ２
のゲート電極は対応するゲート線Ｘに接続されており、
ソース電極は対応するデータ線Ｙに接続されており、ド
レイン電極は対応する画素電極１に接続されている。さ
らに、ゲート線Ｘには垂直走査回路３が接続されてお
り、各ゲート線Ｘを線順次選択するパルスを供給する。
一方、各データ線Ｙには対応するサンプリングスイッチ
Ｓが接続されている。全てのサンプリングスイッチＳの
出力端子は信号線ＳＩＧに共通接続されている。各サン
プリングスイッチＳには水平走査回路４が接続されてお
り、各データ線Ｙを線順次選択する為のパルスを供給す
る。他方の基板（図示せず）には対向電極が形成されて
おり、個々の画素電極１との間の電位差に応じて所望の
画像を表示する。
詳細に説明する。図１は本発明にかかるオーバーラップ
除去機能付双方向走査回路を組み込んだアクティブマト
リクス液晶表示装置を示す模式的な回路ブロック図であ
る。なお本発明はかかる二次元表示装置ばかりでなく、
広く一般に二次元アドレス装置に適用可能なものであ
る。アクティブマトリクス液晶表示装置は、所定の間隙
を介して対向配置された一対の基板と、該間隙内に保持
された液晶層とからなるフラットパネル構造を有してい
る。図示する様に、一方の基板にはＸ方向（行方向）に
沿って配列したゲート線Ｘ1 ，Ｘ2 ，…と、Ｙ方向（列
方向）に沿って配列したデータ線Ｙとを備えている。こ
のデータ線は説明の都合上一部のみが示されており、左
から右に向かってＹn-m ，Ｙn-m+1 ，…，Ｙn ，
Ｙn+1 ，…，Ｙn+m ，Ｙn+m+1 の様に表わされている。
ゲート線Ｘ及びデータ線Ｙの交点には能動素子と、対応
する画素電極１とが形成されている。本例では、能動素
子は薄膜トランジスタ（ＴＦＴ）２からなる。ＴＦＴ２
のゲート電極は対応するゲート線Ｘに接続されており、
ソース電極は対応するデータ線Ｙに接続されており、ド
レイン電極は対応する画素電極１に接続されている。さ
らに、ゲート線Ｘには垂直走査回路３が接続されてお
り、各ゲート線Ｘを線順次選択するパルスを供給する。
一方、各データ線Ｙには対応するサンプリングスイッチ
Ｓが接続されている。全てのサンプリングスイッチＳの
出力端子は信号線ＳＩＧに共通接続されている。各サン
プリングスイッチＳには水平走査回路４が接続されてお
り、各データ線Ｙを線順次選択する為のパルスを供給す
る。他方の基板（図示せず）には対向電極が形成されて
おり、個々の画素電極１との間の電位差に応じて所望の
画像を表示する。
【００１４】水平走査回路４はシフトレジスタと重複除
去手段とを備えている。シフトレジスタは多段的にパル
ス転送を行ない各段から一次パルスを順次出力する。重
複除去手段は時間的に立ち下がりと立ち上がりがオーバ
ーラップする一次パルス間の重複を除去して対応する二
次パルスΦを順次出力する。この二次パルスΦは、夫々
対応する段に接続されたサンプリングスイッチＳの制御
端子に供給される。前記シフトレジスタは双方向型であ
り、先頭段から後尾段に向かう順方向（図では左から
右）と後尾段から先頭段に向かう逆方向（図では右から
左）とで一次パルスの出力順序を切り換え可能である。
この双方向シフトレジスタを用いる事により、画像の左
右反転表示が可能になる。前記重複除去手段は、順方向
及び逆方向何れの順次出力においても、先発二次パルス
もしくはそれに強い相関を有するパルスに応じてその立
ち下がりと同位相の立ち上がりを有する後発一次パルス
を処理し、該先発二次パルスから時間的に分離した後発
パルスを生成して、各データ線Ｙを順次選択するもので
ある。順方向水平走査においては、例えば後発二次パル
スΦn+m は先発二次パルスΦn から時間的に分離してい
る。一方、逆方向水平走査では、例えば後発二次パルス
Φn-m は先発二次パルスΦn から時間的に分離してい
る。即ち、図示の例ではＭ段毎に先発パルスの立ち下が
りと後発パルスの立ち上がりが一致する構成となってい
る。但し、この所定段数Ｍは個々の水平走査回路の構成
により種々異なるものである。
去手段とを備えている。シフトレジスタは多段的にパル
ス転送を行ない各段から一次パルスを順次出力する。重
複除去手段は時間的に立ち下がりと立ち上がりがオーバ
ーラップする一次パルス間の重複を除去して対応する二
次パルスΦを順次出力する。この二次パルスΦは、夫々
対応する段に接続されたサンプリングスイッチＳの制御
端子に供給される。前記シフトレジスタは双方向型であ
り、先頭段から後尾段に向かう順方向（図では左から
右）と後尾段から先頭段に向かう逆方向（図では右から
左）とで一次パルスの出力順序を切り換え可能である。
この双方向シフトレジスタを用いる事により、画像の左
右反転表示が可能になる。前記重複除去手段は、順方向
及び逆方向何れの順次出力においても、先発二次パルス
もしくはそれに強い相関を有するパルスに応じてその立
ち下がりと同位相の立ち上がりを有する後発一次パルス
を処理し、該先発二次パルスから時間的に分離した後発
パルスを生成して、各データ線Ｙを順次選択するもので
ある。順方向水平走査においては、例えば後発二次パル
スΦn+m は先発二次パルスΦn から時間的に分離してい
る。一方、逆方向水平走査では、例えば後発二次パルス
Φn-m は先発二次パルスΦn から時間的に分離してい
る。即ち、図示の例ではＭ段毎に先発パルスの立ち下が
りと後発パルスの立ち上がりが一致する構成となってい
る。但し、この所定段数Ｍは個々の水平走査回路の構成
により種々異なるものである。
【００１５】図１の実施例ではアクティブマトリクス液
晶表示装置を例にとって説明を加えたが、本発明はこれ
に限られるものではない。本発明は一般的に二次元アド
レス装置に適用可能である。即ち、本発明にかかる二次
元アドレス装置は、基本的な構成要素として横走査線群
と、縦走査線群と、両走査線群の個々の交点に対応して
配置された能動素子群と、少なくとも一方の走査線群に
接続され順次選択用のパルスを供給する走査回路とを含
む。前記走査回路は多段的にパルス転送を行ない各段か
ら一次パルスを順次出力するシフトレジスタと、時間的
に立ち下がりと立ち上がりがオーバーラップする一次パ
ルス間の重複を除去して対応する二次パルスを該走査線
群に順次出力する重複除去手段とを備えている。前記シ
フトレジスタは、先頭段から後尾段に向かう順方向と後
尾段から先頭段に向かう逆方向とで一次パルスの出力順
序を切り換え可能な双方向シフトレジスタからなる。前
記重複除去手段は、順方向及び逆方向何れの順次出力に
おいても先発二次パルスもしくはそれに強い相関を有す
るパルスに応じてその立ち下がりと同位相の立ち上がり
を有する後発一次パルスを処理し、該先発二次パルスか
ら時間的に分離した後発二次パルスを順次出力するもの
である。
晶表示装置を例にとって説明を加えたが、本発明はこれ
に限られるものではない。本発明は一般的に二次元アド
レス装置に適用可能である。即ち、本発明にかかる二次
元アドレス装置は、基本的な構成要素として横走査線群
と、縦走査線群と、両走査線群の個々の交点に対応して
配置された能動素子群と、少なくとも一方の走査線群に
接続され順次選択用のパルスを供給する走査回路とを含
む。前記走査回路は多段的にパルス転送を行ない各段か
ら一次パルスを順次出力するシフトレジスタと、時間的
に立ち下がりと立ち上がりがオーバーラップする一次パ
ルス間の重複を除去して対応する二次パルスを該走査線
群に順次出力する重複除去手段とを備えている。前記シ
フトレジスタは、先頭段から後尾段に向かう順方向と後
尾段から先頭段に向かう逆方向とで一次パルスの出力順
序を切り換え可能な双方向シフトレジスタからなる。前
記重複除去手段は、順方向及び逆方向何れの順次出力に
おいても先発二次パルスもしくはそれに強い相関を有す
るパルスに応じてその立ち下がりと同位相の立ち上がり
を有する後発一次パルスを処理し、該先発二次パルスか
ら時間的に分離した後発二次パルスを順次出力するもの
である。
【００１６】図２を参照して、図１に示したアクティブ
マトリクス液晶表示装置の動作を詳細に説明する。図２
の（Ｒ）は順方向水平走査を表わしており、（Ｌ）は逆
方向水平走査を表わしている。（Ｒ）に示す様に順方向
水平走査では、水平走査回路４は順次二次パルスΦn ，
Φn+1 ，…，Φn+m ，Φn+m+1 を出力する。例えば、Ｍ
段だけ異なる先発二次パルスΦn と後発二次パスルΦ
n+m との間には、前述した重複除去手段の作用により常
に所定の遅延時間τが挿入されており、先後二次パルス
は必ず重ならない様になっている。同様に、（Ｌ）に示
す様に逆方向水平走査では、例えば先発二次パルスΦn
と後発二次パルスΦn-m との間に所定の遅延時間τが挿
入されている。
マトリクス液晶表示装置の動作を詳細に説明する。図２
の（Ｒ）は順方向水平走査を表わしており、（Ｌ）は逆
方向水平走査を表わしている。（Ｒ）に示す様に順方向
水平走査では、水平走査回路４は順次二次パルスΦn ，
Φn+1 ，…，Φn+m ，Φn+m+1 を出力する。例えば、Ｍ
段だけ異なる先発二次パルスΦn と後発二次パスルΦ
n+m との間には、前述した重複除去手段の作用により常
に所定の遅延時間τが挿入されており、先後二次パルス
は必ず重ならない様になっている。同様に、（Ｌ）に示
す様に逆方向水平走査では、例えば先発二次パルスΦn
と後発二次パルスΦn-m との間に所定の遅延時間τが挿
入されている。
【００１７】図３は、図１に示した水平走査回路４の具
体的な構成例を示す模式的な回路ブロック図である。基
本的には、図９に示したオーバーラップ除去機能付単方
向水平走査回路と同様な構造を有しており、理解を容易
にする為対応する部分には対応する参照符号を付してあ
る。図示する様に、オーバーラップ除去機能付双方向水
平走査回路４は、双方向シフトレジスタ４１と重複除去
手段４２とを備えている。双方向シフトレジスタ４１は
多段接続されたフリップフロップ（ＦＦ）からなり、先
頭段から後尾段に向かう順方向と後尾段から先頭段に向
かう逆方向とで一次パルスＤの出力順序を切り換え可能
である。重複除去手段４２は順方向及び逆方向何れの順
次出力においても、先発二次パルスΦもしくはそれに強
い相関を有するパルスに応じてその立ち下がりと同位相
の立ち上がりを有する後発一次パルスＤを処理し、先発
二次パルスから時間的に分離した後発二次パルスを生成
する。この重複除去手段４２は双方向シフトレジスタ４
１の各段に対応して設けられており、先発二次パルスΦ
と後発一次パルスＤの論理処理を行なうノア素子ＮＯＲ
と、その出力を遅延処理して後発二次パルスを生成する
遅延素子ＤＬＹとからなる。各ノア素子は、三端子入力
型であり、順方向順次出力時の先発二次パルスを受け入
れる入力端子と、逆方向順次出力時の先発二次パルスを
受け入れる入力端子と、順方向及び逆方向何れの順次出
力においても処理対象となる後発一次パルスを受け入れ
る入力端子とを備えている。例えば、フリップフロップ
ＦＦの第Ｎ段に対応して設けられたＮＯＲｎは、順方向
走査時Ｍ段前の先発二次パルスΦn-m を受け入れ、当該
Ｎ段から出力される後発一次パルスＤｎをゲート処理し
て、対応する遅延素子ＤＬＹｎで遅延をかけた後、対応
するサンプリングスイッチＳｎの制御端子に当該段の後
発二次パルスΦｎを印加する。一方、逆方向走査時に
は、Ｍ段前の先発二次パルスΦn+m を受け入れ、当該Ｎ
段の後発一次パルスＤｎをゲート処理し、同様に固定重
複パタンの除去された当該後発二次パルスΦｎを対応す
るサンプリングスイッチＳｎの制御端子に印加する。
体的な構成例を示す模式的な回路ブロック図である。基
本的には、図９に示したオーバーラップ除去機能付単方
向水平走査回路と同様な構造を有しており、理解を容易
にする為対応する部分には対応する参照符号を付してあ
る。図示する様に、オーバーラップ除去機能付双方向水
平走査回路４は、双方向シフトレジスタ４１と重複除去
手段４２とを備えている。双方向シフトレジスタ４１は
多段接続されたフリップフロップ（ＦＦ）からなり、先
頭段から後尾段に向かう順方向と後尾段から先頭段に向
かう逆方向とで一次パルスＤの出力順序を切り換え可能
である。重複除去手段４２は順方向及び逆方向何れの順
次出力においても、先発二次パルスΦもしくはそれに強
い相関を有するパルスに応じてその立ち下がりと同位相
の立ち上がりを有する後発一次パルスＤを処理し、先発
二次パルスから時間的に分離した後発二次パルスを生成
する。この重複除去手段４２は双方向シフトレジスタ４
１の各段に対応して設けられており、先発二次パルスΦ
と後発一次パルスＤの論理処理を行なうノア素子ＮＯＲ
と、その出力を遅延処理して後発二次パルスを生成する
遅延素子ＤＬＹとからなる。各ノア素子は、三端子入力
型であり、順方向順次出力時の先発二次パルスを受け入
れる入力端子と、逆方向順次出力時の先発二次パルスを
受け入れる入力端子と、順方向及び逆方向何れの順次出
力においても処理対象となる後発一次パルスを受け入れ
る入力端子とを備えている。例えば、フリップフロップ
ＦＦの第Ｎ段に対応して設けられたＮＯＲｎは、順方向
走査時Ｍ段前の先発二次パルスΦn-m を受け入れ、当該
Ｎ段から出力される後発一次パルスＤｎをゲート処理し
て、対応する遅延素子ＤＬＹｎで遅延をかけた後、対応
するサンプリングスイッチＳｎの制御端子に当該段の後
発二次パルスΦｎを印加する。一方、逆方向走査時に
は、Ｍ段前の先発二次パルスΦn+m を受け入れ、当該Ｎ
段の後発一次パルスＤｎをゲート処理し、同様に固定重
複パタンの除去された当該後発二次パルスΦｎを対応す
るサンプリングスイッチＳｎの制御端子に印加する。
【００１８】図４に示すオーバーラップ除去機能付双方
向水平走査回路は、図３に示した実施例の変形であり、
遅延素子ＤＬＹが除かれている。アクティブマトリクス
液晶表示装置の高精細化が進み、画素数が増加すると水
平走査回路の周波数も上がり余り大きな遅延時間τを設
定する事ができなくなる。そこで、図４の変形例ではＮ
ＯＲ自身の遅延量で前述した遅延時間τを設定してい
る。なお本例では重複除去手段としてＮＯＲを用いてい
るが本発明はこれに限られるものではない。ナンド素子
等を利用しても良い事は勿論である。
向水平走査回路は、図３に示した実施例の変形であり、
遅延素子ＤＬＹが除かれている。アクティブマトリクス
液晶表示装置の高精細化が進み、画素数が増加すると水
平走査回路の周波数も上がり余り大きな遅延時間τを設
定する事ができなくなる。そこで、図４の変形例ではＮ
ＯＲ自身の遅延量で前述した遅延時間τを設定してい
る。なお本例では重複除去手段としてＮＯＲを用いてい
るが本発明はこれに限られるものではない。ナンド素子
等を利用しても良い事は勿論である。
【００１９】図５は、図３に示した双方向シフトレジス
タ４１の具体的な構成例を示すブロック図である。図示
する様に、双方向シフトレジスタ４１は、一対の入力端
子ＩＮ及び出力端子ＯＴを夫々備えた複数のフリップフ
ロップＦＦから構成されており、入出力端子間を順次接
続した多段構造を有する。但し、図示を容易にする為、
先段側から後段側に向かって第１ＦＦ、第２ＦＦ、第３
ＦＦの３段のみを示している。互いに隣り合う先後フリ
ップフロップの先段側出力端子と後段側入力端子間の接
続路には順路ゲート素子Ｒが介在する。後段側出力端子
と先段側入力端子間の接続路には逆路ゲート素子Ｌが介
在する。例えば、先段側第１ＦＦの出力端子ＯＴと後段
側第２ＦＦの入力端子ＩＮの間には順路ゲート素子Ｒ２
が接続されている。一方、後段側第２ＦＦの出力端子Ｏ
Ｔと先段側第１ＦＦの入力端子ＩＮの間には逆路ゲート
素子Ｌ２が接続されている。
タ４１の具体的な構成例を示すブロック図である。図示
する様に、双方向シフトレジスタ４１は、一対の入力端
子ＩＮ及び出力端子ＯＴを夫々備えた複数のフリップフ
ロップＦＦから構成されており、入出力端子間を順次接
続した多段構造を有する。但し、図示を容易にする為、
先段側から後段側に向かって第１ＦＦ、第２ＦＦ、第３
ＦＦの３段のみを示している。互いに隣り合う先後フリ
ップフロップの先段側出力端子と後段側入力端子間の接
続路には順路ゲート素子Ｒが介在する。後段側出力端子
と先段側入力端子間の接続路には逆路ゲート素子Ｌが介
在する。例えば、先段側第１ＦＦの出力端子ＯＴと後段
側第２ＦＦの入力端子ＩＮの間には順路ゲート素子Ｒ２
が接続されている。一方、後段側第２ＦＦの出力端子Ｏ
Ｔと先段側第１ＦＦの入力端子ＩＮの間には逆路ゲート
素子Ｌ２が接続されている。
【００２０】これら順路ゲート素子Ｒ及び逆路ゲート素
子Ｌを択一的に開閉制御する事により先段側から後段側
への順方向パルス転送と後段側から先段側への逆方向パ
ルス転送を切り換え選択可能とする。例えば、順方向パ
ルス転送では、水平スタートパルスＳＴは順路ゲート素
子Ｒ１を通過した後第１ＦＦの入力端子に供給される。
その出力信号は次の順路ゲート素子Ｒ２を通って第２Ｆ
Ｆの入力端子に供給される。その出力信号は順路ゲート
素子Ｒ３を通って第３ＦＦの入力端子に供給される。そ
の出力信号は順路ゲート素子Ｒ４を通って次段のＦＦに
転送される。この様にして、図面上左側から右側への順
方向パルス転送が実行できる。一方、逆方向パルス転送
では、水平スタートパルスＳＴは最初に逆路ゲート素子
Ｌ４を通って第３ＦＦの入力端子に供給される。その出
力信号は逆路ゲート素子Ｌ３を通って第２ＦＦの入力端
子に供給される。その出力信号は逆路ゲート素子Ｌ２を
通って第１ＦＦの入力端子に供給される。その出力信号
は逆路ゲート素子Ｌ１を通ってさらに前段のＦＦに転送
される。
子Ｌを択一的に開閉制御する事により先段側から後段側
への順方向パルス転送と後段側から先段側への逆方向パ
ルス転送を切り換え選択可能とする。例えば、順方向パ
ルス転送では、水平スタートパルスＳＴは順路ゲート素
子Ｒ１を通過した後第１ＦＦの入力端子に供給される。
その出力信号は次の順路ゲート素子Ｒ２を通って第２Ｆ
Ｆの入力端子に供給される。その出力信号は順路ゲート
素子Ｒ３を通って第３ＦＦの入力端子に供給される。そ
の出力信号は順路ゲート素子Ｒ４を通って次段のＦＦに
転送される。この様にして、図面上左側から右側への順
方向パルス転送が実行できる。一方、逆方向パルス転送
では、水平スタートパルスＳＴは最初に逆路ゲート素子
Ｌ４を通って第３ＦＦの入力端子に供給される。その出
力信号は逆路ゲート素子Ｌ３を通って第２ＦＦの入力端
子に供給される。その出力信号は逆路ゲート素子Ｌ２を
通って第１ＦＦの入力端子に供給される。その出力信号
は逆路ゲート素子Ｌ１を通ってさらに前段のＦＦに転送
される。
【００２１】図６は、図５に示した双方向シフトレジス
タをさらに具体化して表わしたものである。順路ゲート
素子Ｒはトランスミッションゲートからなり、逆路ゲー
ト素子Ｌもトランスミッションゲートからなる。各トラ
ンスミッションゲートの一対の制御端子にはコントロー
ル信号ＣＴＲ，ＣＴＬが供給されている。一方各ＦＦは
Ｄ型のフリップフロップであり、一対のクロックトイン
バータを含み互いに逆相の水平クロック信号ＨＣＫ１，
ＨＣＫ２によって動作制御されている。さらに第３のイ
ンバータを含んでいる。順方向パルス転送時には一方の
コントロール信号ＣＴＲがハイレベルになり他方のコン
トロール信号ＣＴＬがローレベルとなる。この結果、順
方向トランスミッションゲートＲが開き、逆方向トラン
スミッションゲートＬが閉じる事になる。逆方向パルス
転送を行なう時には、一方のコントロール信号ＣＴＲが
ローレベルとなり他方のコントロール信号ＣＴＬがハイ
レベルに切り換わる。この結果、順方向トランスミッシ
ョンゲートＲが閉じ逆方向トランスミッションゲートＬ
が開く事になる。
タをさらに具体化して表わしたものである。順路ゲート
素子Ｒはトランスミッションゲートからなり、逆路ゲー
ト素子Ｌもトランスミッションゲートからなる。各トラ
ンスミッションゲートの一対の制御端子にはコントロー
ル信号ＣＴＲ，ＣＴＬが供給されている。一方各ＦＦは
Ｄ型のフリップフロップであり、一対のクロックトイン
バータを含み互いに逆相の水平クロック信号ＨＣＫ１，
ＨＣＫ２によって動作制御されている。さらに第３のイ
ンバータを含んでいる。順方向パルス転送時には一方の
コントロール信号ＣＴＲがハイレベルになり他方のコン
トロール信号ＣＴＬがローレベルとなる。この結果、順
方向トランスミッションゲートＲが開き、逆方向トラン
スミッションゲートＬが閉じる事になる。逆方向パルス
転送を行なう時には、一方のコントロール信号ＣＴＲが
ローレベルとなり他方のコントロール信号ＣＴＬがハイ
レベルに切り換わる。この結果、順方向トランスミッシ
ョンゲートＲが閉じ逆方向トランスミッションゲートＬ
が開く事になる。
【００２２】
【発明の効果】以上説明した様に、本発明によれば、例
えばアクティブマトリクス液晶表示装置に組み込まれる
水平走査回路内に双方向シフトレジスタと重複除去回路
とを設けている。これにより、画像の左右反転表示を可
能にするとともに、正転及び逆転何れの場合にも表示画
像の縦筋欠陥を除去する事ができるという効果がある。
又、重複除去回路は先発パルスを用いて後発パルスの出
力タイミングを制御しているので回路構成が比較的簡便
であるとともに、各段デバイスの電気特性のばらつきに
対しても強い構造となっているので、製造歩留まりが向
上するという効果が得られる。
えばアクティブマトリクス液晶表示装置に組み込まれる
水平走査回路内に双方向シフトレジスタと重複除去回路
とを設けている。これにより、画像の左右反転表示を可
能にするとともに、正転及び逆転何れの場合にも表示画
像の縦筋欠陥を除去する事ができるという効果がある。
又、重複除去回路は先発パルスを用いて後発パルスの出
力タイミングを制御しているので回路構成が比較的簡便
であるとともに、各段デバイスの電気特性のばらつきに
対しても強い構造となっているので、製造歩留まりが向
上するという効果が得られる。
【図１】本発明にかかるオーバーラップ除去機能付双方
向水平走査回路が組み込まれたアクティブマトリクス液
晶表示装置を示す模式的な回路ブロック図である。
向水平走査回路が組み込まれたアクティブマトリクス液
晶表示装置を示す模式的な回路ブロック図である。
【図２】図１に示した水平走査回路の動作説明図であ
る。
る。
【図３】図１に示した水平走査回路の構成例を示すブロ
ック図である。
ック図である。
【図４】図３に示した水平走査回路の変形例を示すブロ
ック図である。
ック図である。
【図５】図３又は図４に示した水平走査回路に組み込ま
れる双方向シフトレジスタの構成例を示すブロック図で
ある。
れる双方向シフトレジスタの構成例を示すブロック図で
ある。
【図６】図５に示した双方向シフトレジスタのさらに具
体的な回路構成例を示す回路図である。
体的な回路構成例を示す回路図である。
【図７】従来のアクティブマトリクス液晶表示装置の一
般的な構成を示す等価回路図である。
般的な構成を示す等価回路図である。
【図８】図７に示した従来のアクティブマトリクス液晶
表示装置の課題を説明する為の波形図である。
表示装置の課題を説明する為の波形図である。
【図９】先願にかかるオーバーラップ除去機能付単方向
水平走査回路を示すブロック図である。
水平走査回路を示すブロック図である。
【図１０】図９に示した水平走査回路の動作説明図であ
る。
る。
１ 画素電極 ２ 薄膜トランジスタ ３ 垂直走査回路 ４ 水平走査回路 ４１ 双方向シフトレジスタ ４２ 重複除去手段 Ｘ ゲート線 Ｙ データ線 Ｓ サンプリングスイッチ Φ 二次パルス ＦＦ フリップフロップ Ｄ 一次パルス ＮＯＲ ノアゲート素子 ＤＬＹ 遅延素子
Claims (6)
- 【請求項１】 多段的にパルス転送を行ない各段から一
次パルスを順次出力するシフトレジスタと、時間的に立
ち下がりと立ち上がりがオーバーラップする一次パルス
間の重複を除去して対応する二次パルスを順次出力する
重複除去手段とを備えた回路構成を有し、 前記シフトレジスタは、先頭段から後尾段に向かう順方
向と後尾段から先頭段に向かう逆方向とで一次パルスの
出力順序を切り換え可能な双方向シフトレジスタからな
り、 前記重複除去手段は、順方向及び逆方向何れの順次出力
においても、先発二次パルスもしくはそれに強い相関を
有するパルスに応じてその立ち下がりと同位相の立ち上
がりを有する後発一次パルスを処理し、該先発二次パル
スから時間的に分離した後発二次パルスを生成するもの
であるオーバーラップ除去機能付双方向走査回路。 - 【請求項２】 前記重複除去手段は該シフトレジスタの
各段に対応して設けられており、先発二次パルスと後発
一次パルスの論理処理を行なう論理素子と、その出力を
遅延処理して後発二次パルスを生成する遅延素子とから
なる請求項１記載のオーバーラップ除去機能付双方向走
査回路。 - 【請求項３】 前記論理素子は、順方向順次出力時の先
発二次パルスを受け入れる入力端子と、逆方向順次出力
時の先発二次パルスを受け入れる入力端子と、順方向及
び逆方向何れの順次出力においても処理対象となる後発
一次パルスを受け入れる入力端子とを備えた三入力論理
素子からなる請求項２記載のオーバーラップ除去機能付
双方向走査回路。 - 【請求項４】 前記双方向シフトレジスタは、入力端子
及び出力端子を夫々備えた複数のフリップフロップから
構成され、入出力端子間を順次接続した多段構造を有
し、 互いに隣り合う先後フリップフロップの先段側出力端子
と後段側入力端子間の接続路に介在する順路ゲート素子
及び後段側出力端子と先段側入力端子間の接続路に介在
する逆路ゲート素子とを含んでおり、 該順路ゲート素子及び逆路ゲート素子を択一的に開閉制
御する事により先段側から後段側への順方向パルス転送
と後段側から先段側への逆方向パルス転送を切り換え選
択可能とする請求項１記載のオーバーラップ除去機能付
双方向走査回路。 - 【請求項５】 所定の間隙を介して対面配置された一対
の基板と該間隙内に保持された液晶層とからなるフラッ
トパネル構造を有し、 一方の基板には行方向に沿って配列したゲート線と、列
方向に沿って配列したデータ線と、該ゲート線及びデー
タ線の交点に位置する能動素子と、個々の能動素子によ
り駆動される画素電極と、該ゲート線を線順次選択する
パルスを供給する垂直走査回路と、該データ線を線順次
選択するパルスを供給する水平走査回路とが形成されて
おり、 他方の基板には対向電極が形成されており個々の画素電
極との間の電位差に応じて所望の画像を表示するアクテ
ィブマトリクス液晶表示装置において、 前記水平走査回路は多段的にパルス転送を行ない各段か
ら一次パルスを順次出力するシフトレジスタと、時間的
に立ち下がりと立ち上がりがオーバーラップする一次パ
ルス間の重複を除去して対応する二次パルスを順次出力
する重複除去手段とを備えた回路構成を有し、 前記シフトレジスタは、先頭段から後尾段に向かう順方
向と後尾段から先頭段に向かう逆方向とで一次パルスの
出力順序を切り換え可能な双方向シフトレジスタからな
り選択的に画像の左右反転表示を行なうとともに、 前記重複除去手段は、順方向及び逆方向何れの順次出力
においても、先発二次パルスもしくはそれに強い相関を
有するパルスに応じてその立ち下がりと同位相の立ち上
がりを有する後発一次パルスを処理し、該先発二次パル
スから時間的に分離した後発二次パルスを生成して該デ
ータ線を順次選択するものであるアクティブマトリクス
液晶表示装置。 - 【請求項６】 横走査線群と、縦走査線群と、両走査線
群の個々の交点に対応して配置された能動素子群と、少
なくとも一方の走査線群に接続され順次選択用のパルス
を供給する走査回路とを含む二次元アドレス装置におい
て、 前記走査回路は多段的にパルス転送を行ない各段から一
次パルスを順次出力するシフトレジスタと、時間的に立
ち下がりと立ち上がりがオーバーラップする一次パルス
間の重複を除去して対応する二次パルスを該走査線群に
順次出力する重複除去手段とを備えており、 前記シフトレジスタは、先頭段から後尾段に向かう順方
向と後尾段から先頭段に向かう逆方向とで一次パルスの
出力順序を切り換え可能な双方向シフトレジスタからな
り、 前記重複除去手段は、順方向及び逆方向何れの順次出力
においても先発二次パルスもしくはそれに強い相関を有
するパルスに応じてその立ち下がりと同位相の立ち上が
りを有する後発一次パルスを処理し、該先発二次パルス
から時間的に分離した後発二次パルスを順次出力するも
のである二次元アドレス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18908093A JP3326639B2 (ja) | 1993-06-30 | 1993-06-30 | オーバーラップ除去機能付双方向走査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18908093A JP3326639B2 (ja) | 1993-06-30 | 1993-06-30 | オーバーラップ除去機能付双方向走査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0720826A true JPH0720826A (ja) | 1995-01-24 |
| JP3326639B2 JP3326639B2 (ja) | 2002-09-24 |
Family
ID=16234980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18908093A Expired - Lifetime JP3326639B2 (ja) | 1993-06-30 | 1993-06-30 | オーバーラップ除去機能付双方向走査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3326639B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496169B1 (en) | 1998-03-23 | 2002-12-17 | Kabushiki Kaisha Toshiba | Liquid crystal display device |
| US6501456B1 (en) * | 1997-11-10 | 2002-12-31 | Hitachi, Ltd. | Liquid crystal display apparatus including scanning circuit having bidirectional shift register stages |
| KR100411848B1 (ko) * | 2000-12-19 | 2003-12-24 | 가부시끼가이샤 도시바 | 표시 장치 |
| KR100426910B1 (ko) * | 2001-04-13 | 2004-04-13 | 가부시끼가이샤 도시바 | 시프트 레지스터, 이 시프트 레지스터를 구비한 구동회로, 전극 기판, 표시 장치 |
| US7064573B2 (en) | 2003-05-26 | 2006-06-20 | Seiko Epson Corporation | Driving circuit, method of testing driving circuit, electro-optical apparatus, and electro-optical device |
-
1993
- 1993-06-30 JP JP18908093A patent/JP3326639B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501456B1 (en) * | 1997-11-10 | 2002-12-31 | Hitachi, Ltd. | Liquid crystal display apparatus including scanning circuit having bidirectional shift register stages |
| US6496169B1 (en) | 1998-03-23 | 2002-12-17 | Kabushiki Kaisha Toshiba | Liquid crystal display device |
| KR100411848B1 (ko) * | 2000-12-19 | 2003-12-24 | 가부시끼가이샤 도시바 | 표시 장치 |
| KR100426910B1 (ko) * | 2001-04-13 | 2004-04-13 | 가부시끼가이샤 도시바 | 시프트 레지스터, 이 시프트 레지스터를 구비한 구동회로, 전극 기판, 표시 장치 |
| US7064573B2 (en) | 2003-05-26 | 2006-06-20 | Seiko Epson Corporation | Driving circuit, method of testing driving circuit, electro-optical apparatus, and electro-optical device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3326639B2 (ja) | 2002-09-24 |
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