JP3271192B2 - 水平走査回路 - Google Patents
水平走査回路Info
- Publication number
- JP3271192B2 JP3271192B2 JP08045292A JP8045292A JP3271192B2 JP 3271192 B2 JP3271192 B2 JP 3271192B2 JP 08045292 A JP08045292 A JP 08045292A JP 8045292 A JP8045292 A JP 8045292A JP 3271192 B2 JP3271192 B2 JP 3271192B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- shift
- stage
- delay
- horizontal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
液晶表示装置等の二次元アドレス装置に組み込まれる水
平走査回路に関する。より詳しくは、水平走査回路から
順次出力される水平スイッチ駆動パルスをノンオーバラ
ップにする為の回路構成に関する。
液晶表示装置等の二次元アドレス装置に組み込まれる水
平走査回路に関する。より詳しくは、水平走査回路から
順次出力される水平スイッチ駆動パルスをノンオーバラ
ップにする為の回路構成に関する。
【０００２】
【従来の技術】本発明の背景を明らかにする為に、まず
図４を参照してアクティブマトリクス型液晶表示装置を
例にとって従来の水平走査回路を簡潔に説明する。図示
する様に、アクティブマトリクス型液晶表示装置はＸ軸
方向に平行に配列された複数のゲート線Ｘ1 ，Ｘ2 ，…
と、Ｙ軸方向に平行に配列された複数のデータ線Ｙ1 ，
Ｙ2 ，…とを有している。互いにマトリクス状に交差す
るゲート線群とデータ線群との各交点には能動素子例え
ば薄膜トランジスタ（ＴＦＴ）Ｔ11，Ｔ12，Ｔ21，
Ｔ22，…が形成されている。さらに、各ＴＦＴに対応し
て液晶セルＬ11，Ｌ12，Ｌ21，Ｌ22，…が設けられてい
る。各液晶セルは共通電極ＣＯＭと個々の画素電極との
間に挟持された液晶層から構成されている。各ＴＦＴの
ゲート電極は対応するゲート線に接続されており、ソー
ス電極は対応するデータ線に接続されており、ドレイン
電極は対応する液晶セルの画素電極に接続されている。
図４を参照してアクティブマトリクス型液晶表示装置を
例にとって従来の水平走査回路を簡潔に説明する。図示
する様に、アクティブマトリクス型液晶表示装置はＸ軸
方向に平行に配列された複数のゲート線Ｘ1 ，Ｘ2 ，…
と、Ｙ軸方向に平行に配列された複数のデータ線Ｙ1 ，
Ｙ2 ，…とを有している。互いにマトリクス状に交差す
るゲート線群とデータ線群との各交点には能動素子例え
ば薄膜トランジスタ（ＴＦＴ）Ｔ11，Ｔ12，Ｔ21，
Ｔ22，…が形成されている。さらに、各ＴＦＴに対応し
て液晶セルＬ11，Ｌ12，Ｌ21，Ｌ22，…が設けられてい
る。各液晶セルは共通電極ＣＯＭと個々の画素電極との
間に挟持された液晶層から構成されている。各ＴＦＴの
ゲート電極は対応するゲート線に接続されており、ソー
ス電極は対応するデータ線に接続されており、ドレイン
電極は対応する液晶セルの画素電極に接続されている。
【０００３】ゲート線群は図示しない垂直走査回路に接
続されており線順次でゲート信号を出力し行毎にＴＦＴ
を選択する。一方、データ線群Ｙ1 ，Ｙ2 ，…は対応す
るスイッチングトランジスタＳ1 ，Ｓ2 ，…を介して共
通の信号線ＳＩＧに接続されている。各スイッチングト
ランジスタのゲート電極は水平走査回路に接続されてい
る。この水平走査回路は外部から供給されるクロック信
号ＨＣＫに同期して動作し順次水平スイッチ駆動パルス
Φ1 ，Φ2 ，…を出力する。スイッチングトランジスタ
群Ｓ1 ，Ｓ2 ，…は対応する水平スイッチ駆動パルスに
応答して順次導通し信号線ＳＩＧを介して外部から供給
された映像信号をサンプリングし対応するデータ線
Ｙ1 ，Ｙ2 ，…に分配する。行毎に選択されたＴＦＴは
順次対応するデータ線を介してサンプリングされた映像
信号を取り込み液晶セルに転送書き込みする。この様に
してアクティブマトリクス型液晶表示装置の点順次駆動
が行なわれる。
続されており線順次でゲート信号を出力し行毎にＴＦＴ
を選択する。一方、データ線群Ｙ1 ，Ｙ2 ，…は対応す
るスイッチングトランジスタＳ1 ，Ｓ2 ，…を介して共
通の信号線ＳＩＧに接続されている。各スイッチングト
ランジスタのゲート電極は水平走査回路に接続されてい
る。この水平走査回路は外部から供給されるクロック信
号ＨＣＫに同期して動作し順次水平スイッチ駆動パルス
Φ1 ，Φ2 ，…を出力する。スイッチングトランジスタ
群Ｓ1 ，Ｓ2 ，…は対応する水平スイッチ駆動パルスに
応答して順次導通し信号線ＳＩＧを介して外部から供給
された映像信号をサンプリングし対応するデータ線
Ｙ1 ，Ｙ2 ，…に分配する。行毎に選択されたＴＦＴは
順次対応するデータ線を介してサンプリングされた映像
信号を取り込み液晶セルに転送書き込みする。この様に
してアクティブマトリクス型液晶表示装置の点順次駆動
が行なわれる。
【０００４】
【発明が解決しようとする課題】次に、図５を参照して
本発明が解決しようとする従来技術の課題を簡潔に説明
する。図４に示した水平走査回路はシフトレジスタ等か
ら構成されており、順次水平スイッチ駆動パルスΦ1 ，
Φ2 ，…を出力する。各駆動パルスはデータ線１本に割
り当てられた映像信号サンプリング時間即ちデータ転送
時間に相当する分のパルス幅を有する。シフトレジスタ
は論理回路の一種であるので、これにより構成される水
平走査回路は先発の駆動パルスが立ち下がった時に後発
の駆動パルスが立ち上がる様に設定されている。しかし
ながら、シフトレジスタを構成する各段に含まれるデバ
イスには電気特性上のばらつきがあり各パルスにジッタ
が生じる。ジッタの量によっては先発パルスと後発パル
スが互いにオーバラップする事がある。このジッタはシ
フトレジスタの各段毎におけるデバイスパラメータのば
らつきに起因しているので各段毎に固定的な傾向にあ
る。
本発明が解決しようとする従来技術の課題を簡潔に説明
する。図４に示した水平走査回路はシフトレジスタ等か
ら構成されており、順次水平スイッチ駆動パルスΦ1 ，
Φ2 ，…を出力する。各駆動パルスはデータ線１本に割
り当てられた映像信号サンプリング時間即ちデータ転送
時間に相当する分のパルス幅を有する。シフトレジスタ
は論理回路の一種であるので、これにより構成される水
平走査回路は先発の駆動パルスが立ち下がった時に後発
の駆動パルスが立ち上がる様に設定されている。しかし
ながら、シフトレジスタを構成する各段に含まれるデバ
イスには電気特性上のばらつきがあり各パルスにジッタ
が生じる。ジッタの量によっては先発パルスと後発パル
スが互いにオーバラップする事がある。このジッタはシ
フトレジスタの各段毎におけるデバイスパラメータのば
らつきに起因しているので各段毎に固定的な傾向にあ
る。
【０００５】オーバラップ量が大きいと、信号線ＳＩＧ
に電位揺れが生じる。例えば、図示する様に先発パルス
Φ1 に相当量のジッタが含まれると、先発パルスが立ち
下がる前に後発パルスが立ち上がってしまう。換言する
と、先発パルスによる映像信号のサンプリングが終らな
い内に後発パルスによるサンプリングが行なわれてしま
う。この為、信号線ＳＩＧのインピーダンスが高い場合
あるいは信号線に接続されるビデオドライバの出力イン
ピーダンスが高い場合には、重複サンプリングの影響を
受け前述した電位揺れが生じる。この電位揺れは先発パ
ルスΦ1 の出力期間中に生じるので、電位揺れ分が対応
するデータ線Ｙ1 にサンプリングされてしまい、本来の
映像信号データ量から誤差が生じる。この誤差は各デー
タ線に対応して固定される傾向にあるので、表示画像に
所謂縦筋が生じ画質劣化の原因になるという問題点があ
る。
に電位揺れが生じる。例えば、図示する様に先発パルス
Φ1 に相当量のジッタが含まれると、先発パルスが立ち
下がる前に後発パルスが立ち上がってしまう。換言する
と、先発パルスによる映像信号のサンプリングが終らな
い内に後発パルスによるサンプリングが行なわれてしま
う。この為、信号線ＳＩＧのインピーダンスが高い場合
あるいは信号線に接続されるビデオドライバの出力イン
ピーダンスが高い場合には、重複サンプリングの影響を
受け前述した電位揺れが生じる。この電位揺れは先発パ
ルスΦ1 の出力期間中に生じるので、電位揺れ分が対応
するデータ線Ｙ1 にサンプリングされてしまい、本来の
映像信号データ量から誤差が生じる。この誤差は各デー
タ線に対応して固定される傾向にあるので、表示画像に
所謂縦筋が生じ画質劣化の原因になるという問題点があ
る。
【０００６】
【課題を解決するための手段】上述した従来の技術の問
題点あるいは課題に鑑み、本発明は水平走査回路から出
力される水平スイッチ駆動パルスをノンオーバラップに
する事を目的とする。かかる目的を達成する為に以下の
手段を講じた。即ち、出力部から水平シフトパルス信号
を順次発生するシフトレジスタを備えた水平走査回路に
おいて、このシフトレジスタから発生したＮ段目のシフ
トパルスと（Ｎ＋１）段目のシフトパルスを遅らせた遅
延パルスによりＮ段目の水平スイッチ駆動パルスを生成
する手段を設け、該手段は（Ｎ＋１）段目のシフトパル
スを所定の遅延量だけ遅延処理して該遅延パルスを出力
する遅延手段と、該Ｎ段目のシフトパルスと該遅延パル
スとを互いに処理して隣りの段の水平スイッチ駆動パル
スから該遅延量に応じた分だけ時間的に隔てられた該Ｎ
段目の水平スイッチ駆動パルスを出力する処理手段とか
らなる事を特徴とする。
題点あるいは課題に鑑み、本発明は水平走査回路から出
力される水平スイッチ駆動パルスをノンオーバラップに
する事を目的とする。かかる目的を達成する為に以下の
手段を講じた。即ち、出力部から水平シフトパルス信号
を順次発生するシフトレジスタを備えた水平走査回路に
おいて、このシフトレジスタから発生したＮ段目のシフ
トパルスと（Ｎ＋１）段目のシフトパルスを遅らせた遅
延パルスによりＮ段目の水平スイッチ駆動パルスを生成
する手段を設け、該手段は（Ｎ＋１）段目のシフトパル
スを所定の遅延量だけ遅延処理して該遅延パルスを出力
する遅延手段と、該Ｎ段目のシフトパルスと該遅延パル
スとを互いに処理して隣りの段の水平スイッチ駆動パル
スから該遅延量に応じた分だけ時間的に隔てられた該Ｎ
段目の水平スイッチ駆動パルスを出力する処理手段とか
らなる事を特徴とする。
【０００７】かかる構成を有する水平走査回路は一般に
二次元アドレス装置に組み込まれる。この二次元アドレ
ス装置は、Ｘ軸方向に平行に配列された複数のゲート線
と、Ｙ軸方向に平行に配列された複数のデータ線と、前
記ゲート線にゲート信号を順次供給する第１の走査部あ
るいは垂直走査部と、前記データ線にデータ信号を順次
供給する第２の走査部あるいは水平走査部と、前記ゲー
ト線から供給されるゲート信号によって選択された時前
記データ線からデータ信号を取り込む為に前記ゲート線
及びデータ線の交点に夫々設けられた能動素子とから構
成されている。この二次元アドレス装置において、前記
水平走査部は、出力部から水平シフトパルス信号を順次
発生するシフトレジスタと、このシフトレジスタから発
生したＮ段目のシフトパルスと（Ｎ＋１）段目のシフト
パルスを遅らせた遅延パルスによりＮ段目の水平スイッ
チ駆動パルスを生成する水平スイッチ駆動パルス生成手
段と、この水平スイッチ駆動パルスに応答して前記デー
タ線にデータ信号を夫々サンプリングするスイッチ手段
とから構成されており、該水平スイッチ駆動パルス生成
手段は（Ｎ＋１）段目のシフトパルスを所定の遅延量だ
け遅延処理して該遅延パルスを出力する遅延手段と、該
Ｎ段目のシフトパルスと該遅延パルスとを互いに処理し
て隣りの段の水平スイッチ駆動パルスから該遅延量に応
じた分だけ時間的に隔てられた該Ｎ段目の水平スイッチ
駆動パルスを出力する処理手段とからなる。
二次元アドレス装置に組み込まれる。この二次元アドレ
ス装置は、Ｘ軸方向に平行に配列された複数のゲート線
と、Ｙ軸方向に平行に配列された複数のデータ線と、前
記ゲート線にゲート信号を順次供給する第１の走査部あ
るいは垂直走査部と、前記データ線にデータ信号を順次
供給する第２の走査部あるいは水平走査部と、前記ゲー
ト線から供給されるゲート信号によって選択された時前
記データ線からデータ信号を取り込む為に前記ゲート線
及びデータ線の交点に夫々設けられた能動素子とから構
成されている。この二次元アドレス装置において、前記
水平走査部は、出力部から水平シフトパルス信号を順次
発生するシフトレジスタと、このシフトレジスタから発
生したＮ段目のシフトパルスと（Ｎ＋１）段目のシフト
パルスを遅らせた遅延パルスによりＮ段目の水平スイッ
チ駆動パルスを生成する水平スイッチ駆動パルス生成手
段と、この水平スイッチ駆動パルスに応答して前記デー
タ線にデータ信号を夫々サンプリングするスイッチ手段
とから構成されており、該水平スイッチ駆動パルス生成
手段は（Ｎ＋１）段目のシフトパルスを所定の遅延量だ
け遅延処理して該遅延パルスを出力する遅延手段と、該
Ｎ段目のシフトパルスと該遅延パルスとを互いに処理し
て隣りの段の水平スイッチ駆動パルスから該遅延量に応
じた分だけ時間的に隔てられた該Ｎ段目の水平スイッチ
駆動パルスを出力する処理手段とからなる。
【０００８】かかる構成を有する二次元アドレス装置の
例としてアクティブマトリクス型液晶表示装置がある。
この液晶表示装置は、マトリクス状に配列された複数の
画素電極と、この画素電極に接続された能動素子と、こ
の能動素子の第１の電極に接続されたゲート線と、前記
能動素子の第２の電極に接続されたデータ線とを有する
一方の基板と、この一方の基板に対向配置された他方の
基板と、両方の基板間に挟持された液晶層とから構成さ
れている。かかる構成を有する液晶表示装置には、シフ
トパルスを順次発生するシフトレジスタと、このシフト
レジスタから発生したＮ段目のシフトパルスと（Ｎ＋
１）段目のシフトパルスを遅らせた遅延パルスによりＮ
段目の水平スイッチ駆動パルスを生成する水平スイッチ
駆動パルス生成回路と、この水平スイッチ駆動パルスに
応答して前記データ線に映像信号を夫々サンプリングす
るスイッチ手段とが設けられており、該水平スイッチ駆
動パルス生成回路は（Ｎ＋１）段目のシフトパルスを所
定の遅延量だけ遅延処理して該遅延パルスを出力する遅
延手段と、該Ｎ段目のシフトパルスと該遅延パルスとを
互いに処理して隣りの段の水平スイッチ駆動パルスから
該遅延量に応じた分だけ時間的に隔てられた該Ｎ段目の
水平スイッチ駆動パルスを出力する処理手段とを含み、
前記データ線に供給される映像信号のサンプリング時間
が、Ｎ段目と（Ｎ＋１）段目で重ならない様にノンオー
バラップとしている。
例としてアクティブマトリクス型液晶表示装置がある。
この液晶表示装置は、マトリクス状に配列された複数の
画素電極と、この画素電極に接続された能動素子と、こ
の能動素子の第１の電極に接続されたゲート線と、前記
能動素子の第２の電極に接続されたデータ線とを有する
一方の基板と、この一方の基板に対向配置された他方の
基板と、両方の基板間に挟持された液晶層とから構成さ
れている。かかる構成を有する液晶表示装置には、シフ
トパルスを順次発生するシフトレジスタと、このシフト
レジスタから発生したＮ段目のシフトパルスと（Ｎ＋
１）段目のシフトパルスを遅らせた遅延パルスによりＮ
段目の水平スイッチ駆動パルスを生成する水平スイッチ
駆動パルス生成回路と、この水平スイッチ駆動パルスに
応答して前記データ線に映像信号を夫々サンプリングす
るスイッチ手段とが設けられており、該水平スイッチ駆
動パルス生成回路は（Ｎ＋１）段目のシフトパルスを所
定の遅延量だけ遅延処理して該遅延パルスを出力する遅
延手段と、該Ｎ段目のシフトパルスと該遅延パルスとを
互いに処理して隣りの段の水平スイッチ駆動パルスから
該遅延量に応じた分だけ時間的に隔てられた該Ｎ段目の
水平スイッチ駆動パルスを出力する処理手段とを含み、
前記データ線に供給される映像信号のサンプリング時間
が、Ｎ段目と（Ｎ＋１）段目で重ならない様にノンオー
バラップとしている。
【０００９】
【作用】本発明においては、シフトレジスタから発生し
たＮ段目のシフトパルスと（Ｎ＋１）段目のシフトパル
スを遅らせた遅延パルスを例えば互いにアンド処理する
事によりＮ段目の水平スイッチ駆動パルスを生成する様
にしている。この遅延量に応じて先発駆動パルスと後発
駆動パルスとの間に間隔が空けられるので駆動パルス列
はノンオーバラップで出力される。この様な構成を有す
る水平走査回路を点順次駆動のアクティブマトリクス型
液晶表示装置に適用した場合には、映像信号線の電位揺
れが防止できるので従来問題となっていた表示画像の固
定縦筋パタンを除去する事ができる。
たＮ段目のシフトパルスと（Ｎ＋１）段目のシフトパル
スを遅らせた遅延パルスを例えば互いにアンド処理する
事によりＮ段目の水平スイッチ駆動パルスを生成する様
にしている。この遅延量に応じて先発駆動パルスと後発
駆動パルスとの間に間隔が空けられるので駆動パルス列
はノンオーバラップで出力される。この様な構成を有す
る水平走査回路を点順次駆動のアクティブマトリクス型
液晶表示装置に適用した場合には、映像信号線の電位揺
れが防止できるので従来問題となっていた表示画像の固
定縦筋パタンを除去する事ができる。
【００１０】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明が適用された水平走査回
路あるいは水平走査部を含むアクティブマトリクス型液
晶表示装置の一例を示す回路図である。なお、本発明に
かかる水平走査回路は表示装置ばかりでなく広く一般に
二次元アドレス装置に適用可能である。
詳細に説明する。図１は本発明が適用された水平走査回
路あるいは水平走査部を含むアクティブマトリクス型液
晶表示装置の一例を示す回路図である。なお、本発明に
かかる水平走査回路は表示装置ばかりでなく広く一般に
二次元アドレス装置に適用可能である。
【００１１】図示する様に、本液晶表示装置は表示部１
と垂直走査部２と水平走査部３とから構成されている。
理解を容易にする為にまず表示部１から説明する。表示
部１はＸ軸方向に平行に配列された複数のゲート線
Ｘ1 ，Ｘ2 ，…と、Ｙ軸方向に平行に配列された複数の
データ線Ｙn ，Ｙn+1 ，Ｙn+2 ，…とを有している。な
お、便宜上データ線はＹn から３本のみを示している
が、実際にはデータ線もＹ1からスタートしている。ゲ
ート線群とデータ線群とは互いにマトリクス状に交差し
ており、その交点には各々能動素子が設けられている。
この例では、各能動素子は薄膜トランジスタ（ＴＦＴ）
Ｔ1,n ，Ｔ1,n+1 ，Ｔ1,n+2 ，Ｔ2,n ，Ｔ2,n+ 1 ，Ｔ
2,n+2 ，…で構成されている。各ＴＦＴに対応して液晶
セルＬ1,n ，Ｌ1,n+1 ，Ｌ1,n+2 ，Ｌ2,n ，Ｌ2,n+1 ，
Ｌ2,n+2 ，…が配置されている。各液晶セルは個々の画
素電極と共通電極との間に挟持された液晶層から構成さ
れている。各ＴＦＴのゲート電極は対応するゲート線に
接続されており、ソース電極は対応するデータ線に接続
されており、ドレイン電極は対応する画素電極に接続さ
れている。ゲート線群Ｘ1 ，Ｘ2 ，…は垂直走査部２に
接続されており、線順次でゲート信号を出力する事によ
り、行毎にＴＦＴを選択する。一方、データ線群Ｙn，
Ｙn+1 ，Ｙn+2 ，…は水平走査部３に接続されており、
順次サンプリングされた映像信号を供給する。選択され
たＴＦＴは対応するデータ線から映像信号を取り込み対
応する液晶セルに転送して画像表示を行なう。この様に
して、アクティブマトリクス型液晶表示装置の点順次駆
動が行なわれる。なお、ゲート線群、データ線群、ＴＦ
Ｔ群及び画素電極群は一方の基板に形成されており、共
通電極は他方の基板に形成されている。これら一対の基
板は所定の間隙を介して対向配置され、両基板の間隙内
に液晶層が充填されてアクティブマトリクス型液晶表示
装置を構成する。
と垂直走査部２と水平走査部３とから構成されている。
理解を容易にする為にまず表示部１から説明する。表示
部１はＸ軸方向に平行に配列された複数のゲート線
Ｘ1 ，Ｘ2 ，…と、Ｙ軸方向に平行に配列された複数の
データ線Ｙn ，Ｙn+1 ，Ｙn+2 ，…とを有している。な
お、便宜上データ線はＹn から３本のみを示している
が、実際にはデータ線もＹ1からスタートしている。ゲ
ート線群とデータ線群とは互いにマトリクス状に交差し
ており、その交点には各々能動素子が設けられている。
この例では、各能動素子は薄膜トランジスタ（ＴＦＴ）
Ｔ1,n ，Ｔ1,n+1 ，Ｔ1,n+2 ，Ｔ2,n ，Ｔ2,n+ 1 ，Ｔ
2,n+2 ，…で構成されている。各ＴＦＴに対応して液晶
セルＬ1,n ，Ｌ1,n+1 ，Ｌ1,n+2 ，Ｌ2,n ，Ｌ2,n+1 ，
Ｌ2,n+2 ，…が配置されている。各液晶セルは個々の画
素電極と共通電極との間に挟持された液晶層から構成さ
れている。各ＴＦＴのゲート電極は対応するゲート線に
接続されており、ソース電極は対応するデータ線に接続
されており、ドレイン電極は対応する画素電極に接続さ
れている。ゲート線群Ｘ1 ，Ｘ2 ，…は垂直走査部２に
接続されており、線順次でゲート信号を出力する事によ
り、行毎にＴＦＴを選択する。一方、データ線群Ｙn，
Ｙn+1 ，Ｙn+2 ，…は水平走査部３に接続されており、
順次サンプリングされた映像信号を供給する。選択され
たＴＦＴは対応するデータ線から映像信号を取り込み対
応する液晶セルに転送して画像表示を行なう。この様に
して、アクティブマトリクス型液晶表示装置の点順次駆
動が行なわれる。なお、ゲート線群、データ線群、ＴＦ
Ｔ群及び画素電極群は一方の基板に形成されており、共
通電極は他方の基板に形成されている。これら一対の基
板は所定の間隙を介して対向配置され、両基板の間隙内
に液晶層が充填されてアクティブマトリクス型液晶表示
装置を構成する。
【００１２】次に、本発明の要部をなす水平走査部３を
説明する。水平走査部３はシフトレジスタＳ／Ｒを備え
ている。このシフトレジスタはＤ型フリップフロップ
（Ｄ−ＦＦ）を多段接続したものである。図示を簡明化
する為に、データ線Ｙn ，Ｙn+1 ，Ｙn+2 に対応するＮ
段、（Ｎ＋１）段、（Ｎ＋２）段のみを示している。こ
れらの各段は順次シフトパルスＤn ，Ｄn+1 ，Ｄn+2 を
出力する。以下、各種のパルス信号及び構成要素につい
て対応する段番号を示す時には同様なサフィックスを用
いる。但し、特に段番号を明示する必要のない時にはサ
フィックスを用いない。
説明する。水平走査部３はシフトレジスタＳ／Ｒを備え
ている。このシフトレジスタはＤ型フリップフロップ
（Ｄ−ＦＦ）を多段接続したものである。図示を簡明化
する為に、データ線Ｙn ，Ｙn+1 ，Ｙn+2 に対応するＮ
段、（Ｎ＋１）段、（Ｎ＋２）段のみを示している。こ
れらの各段は順次シフトパルスＤn ，Ｄn+1 ，Ｄn+2 を
出力する。以下、各種のパルス信号及び構成要素につい
て対応する段番号を示す時には同様なサフィックスを用
いる。但し、特に段番号を明示する必要のない時にはサ
フィックスを用いない。
【００１３】シフトレジスタＳ／Ｒの各段出力端子には
二入力ＡＮＤ素子が接続されている。このＡＮＤ素子の
一方の入力端子には当該段のシフトパルスが供給され
る。又、他方の入力端子には遅延素子ＤＬＹを介して次
段からのシフトパルスが供給される。この例では、遅延
素子は直列接続された２個のインバータから構成されて
いる。
二入力ＡＮＤ素子が接続されている。このＡＮＤ素子の
一方の入力端子には当該段のシフトパルスが供給され
る。又、他方の入力端子には遅延素子ＤＬＹを介して次
段からのシフトパルスが供給される。この例では、遅延
素子は直列接続された２個のインバータから構成されて
いる。
【００１４】各ＡＮＤ素子の出力端子には対応するトラ
ンスミッションゲート素子Ｓが接続されており、その一
対のゲート端子に水平スイッチ駆動パルスΦとその反転
パルスを印加する。例えば、Ｎ段目のＡＮＤn は当該段
のシフトパルスＤn と次段からのシフトパルスＤn+1 を
遅延して得られた遅延パルスＤＤn+1 のアンド処理を行
ない当該段の水平スイッチ駆動パルスΦn を出力する。
各トランスミッションゲート素子の入力端子は共通の信
号線ＳＩＧに接続されているとともに、出力端子は対応
するデータ線に接続されている。各トランスミッション
ゲート素子は水平スイッチ駆動パルスΦに応答して順次
信号線ＳＩＧからデータ信号即ち映像信号をサンプリン
グし対応するデータ線に転送する。即ち、これらトラン
スミッションゲート素子群が水平スイッチ手段を構成す
る。
ンスミッションゲート素子Ｓが接続されており、その一
対のゲート端子に水平スイッチ駆動パルスΦとその反転
パルスを印加する。例えば、Ｎ段目のＡＮＤn は当該段
のシフトパルスＤn と次段からのシフトパルスＤn+1 を
遅延して得られた遅延パルスＤＤn+1 のアンド処理を行
ない当該段の水平スイッチ駆動パルスΦn を出力する。
各トランスミッションゲート素子の入力端子は共通の信
号線ＳＩＧに接続されているとともに、出力端子は対応
するデータ線に接続されている。各トランスミッション
ゲート素子は水平スイッチ駆動パルスΦに応答して順次
信号線ＳＩＧからデータ信号即ち映像信号をサンプリン
グし対応するデータ線に転送する。即ち、これらトラン
スミッションゲート素子群が水平スイッチ手段を構成す
る。
【００１５】次に図２のタイミングチャートを参照して
図１に示す水平走査部３の動作を詳細に説明する。シフ
トレジスタＳ／ＲのＮ段目には前段からのシフトパルス
Ｄn-1 が入力される。又、シフトレジスタの各段は水平
クロックパルスＨＣＫ１とその反転パルスＨＣＫ２とに
より駆動される。この例では、シフトパルスの幅はクロ
ックパルス信号の１周期分に設定されている。Ｎ段目の
Ｄ−ＦＦは一対のインバータを備えており前段からのシ
フトパルスＤn-1 をクロックの半周期分シフトし且つ反
転させたパルスＡn を生成する。このパルスＡn は出力
インバータにより反転された後当該段のシフトパルスＤ
n として出力される。シフトパルスＤn-1 とＤn とを比
較すれば明らかな様に、Ｄn はＤn-1 をクロックの半周
期分シフトさせたパルスである。この様に、シフトレジ
スタＳ／Ｒは順次シフトパルスＤn ，Ｄn+1 ，Ｄn+2 ，
Ｄn+3 ，…を出力する。
図１に示す水平走査部３の動作を詳細に説明する。シフ
トレジスタＳ／ＲのＮ段目には前段からのシフトパルス
Ｄn-1 が入力される。又、シフトレジスタの各段は水平
クロックパルスＨＣＫ１とその反転パルスＨＣＫ２とに
より駆動される。この例では、シフトパルスの幅はクロ
ックパルス信号の１周期分に設定されている。Ｎ段目の
Ｄ−ＦＦは一対のインバータを備えており前段からのシ
フトパルスＤn-1 をクロックの半周期分シフトし且つ反
転させたパルスＡn を生成する。このパルスＡn は出力
インバータにより反転された後当該段のシフトパルスＤ
n として出力される。シフトパルスＤn-1 とＤn とを比
較すれば明らかな様に、Ｄn はＤn-1 をクロックの半周
期分シフトさせたパルスである。この様に、シフトレジ
スタＳ／Ｒは順次シフトパルスＤn ，Ｄn+1 ，Ｄn+2 ，
Ｄn+3 ，…を出力する。
【００１６】例えば、Ｎ段目から出力されたシフトパル
スＤn はＡＮＤn の一方の入力端子に供給される。又
（Ｎ＋１）段目から導かれたシフトパルスＤn+1 は対応
する遅延素子ＤＬＹn によって遅延され遅延パルスＤＤ
n+1 としてＡＮＤn の他方の入力端子に印加される。図
２のタイミングチャートでは、シフトパルスＤn+1 と遅
延パルスＤＤn+1 との間の遅延量をＤｅｌａｙとして示
している。
スＤn はＡＮＤn の一方の入力端子に供給される。又
（Ｎ＋１）段目から導かれたシフトパルスＤn+1 は対応
する遅延素子ＤＬＹn によって遅延され遅延パルスＤＤ
n+1 としてＡＮＤn の他方の入力端子に印加される。図
２のタイミングチャートでは、シフトパルスＤn+1 と遅
延パルスＤＤn+1 との間の遅延量をＤｅｌａｙとして示
している。
【００１７】ＡＮＤn は当該段のシフトパルスＤn と遅
延パルスＤＤn+1 との間のアンド処理を行ない水平スイ
ッチ駆動パルスΦn を出力する。同様に、ＡＮＤn+1 は
次の水平スイッチ駆動パルスΦn+1 を出力する。Φn と
Φn+1 を比較すれば明らかな様に、両者の間には前述し
た遅延量Ｄｅｌａｙに相当する間隔が空けられる。この
様にして水平スイッチ駆動パルス列はノンオーバラップ
となる。これらのパルス列で順次トランスミッションゲ
ート素子群を駆動する事により、従来問題となっていた
表示画像の固定縦筋パタンを除去する事ができる。
延パルスＤＤn+1 との間のアンド処理を行ない水平スイ
ッチ駆動パルスΦn を出力する。同様に、ＡＮＤn+1 は
次の水平スイッチ駆動パルスΦn+1 を出力する。Φn と
Φn+1 を比較すれば明らかな様に、両者の間には前述し
た遅延量Ｄｅｌａｙに相当する間隔が空けられる。この
様にして水平スイッチ駆動パルス列はノンオーバラップ
となる。これらのパルス列で順次トランスミッションゲ
ート素子群を駆動する事により、従来問題となっていた
表示画像の固定縦筋パタンを除去する事ができる。
【００１８】なお、外部から供給されるクロックパルス
ＨＣＫに含まれるジッタが遅延素子によって設定された
遅延量を越える場合には、さらに遅延量を増加させる必
要がある。この調整は、例えば遅延素子に含まれるイン
バータの個数を増やす事により対応できる。
ＨＣＫに含まれるジッタが遅延素子によって設定された
遅延量を越える場合には、さらに遅延量を増加させる必
要がある。この調整は、例えば遅延素子に含まれるイン
バータの個数を増やす事により対応できる。
【００１９】図３は遅延素子の変形例を示し、Ｎ段目の
遅延素子ＤＬＹn を例示している。遅延量を増加調整す
る場合、インバータの個数で対応するとパタン面積がそ
の分増えてしまう。そこで、図３に示す変形例では、各
インバータの入力抵抗Ｒを調整する事により所望の遅延
量を得ている。
遅延素子ＤＬＹn を例示している。遅延量を増加調整す
る場合、インバータの個数で対応するとパタン面積がそ
の分増えてしまう。そこで、図３に示す変形例では、各
インバータの入力抵抗Ｒを調整する事により所望の遅延
量を得ている。
【００２０】
【発明の効果】以上説明した様に、本発明によれば、シ
フトレジスタから発生したＮ段目のシフトパルスと（Ｎ
＋１）段目のシフトパルスを遅らせた遅延パルスにより
Ｎ段目の水平スイッチ駆動パルスを生成しているので、
駆動パルス列をノンオーバラップとする事ができる。こ
の駆動パルス列で映像信号のサンプリングを行なう事に
より表示画面の固定縦筋パタンを除去でき画質改善が可
能になるという効果がある。又、遅延量を調整する事に
より外部から供給されるクロックパルス信号に含まれる
ジッタに対応できる。本発明では、ノンオーバラップと
する為に特別の外部パルスを必要としないので回路構成
が簡明であるという効果がある。
フトレジスタから発生したＮ段目のシフトパルスと（Ｎ
＋１）段目のシフトパルスを遅らせた遅延パルスにより
Ｎ段目の水平スイッチ駆動パルスを生成しているので、
駆動パルス列をノンオーバラップとする事ができる。こ
の駆動パルス列で映像信号のサンプリングを行なう事に
より表示画面の固定縦筋パタンを除去でき画質改善が可
能になるという効果がある。又、遅延量を調整する事に
より外部から供給されるクロックパルス信号に含まれる
ジッタに対応できる。本発明では、ノンオーバラップと
する為に特別の外部パルスを必要としないので回路構成
が簡明であるという効果がある。
【図１】本発明にかかる水平走査回路を備えたアクティ
ブマトリクス型液晶表示装置の一例を示す回路図であ
る。
ブマトリクス型液晶表示装置の一例を示す回路図であ
る。
【図２】図１に示す水平走査部の動作を説明する為のタ
イミングチャートである。
イミングチャートである。
【図３】水平走査部に含まれる遅延素子の変形例を示す
回路図である。
回路図である。
【図４】従来の水平走査回路の一例を示す回路図であ
る。
る。
【図５】従来の水平走査回路の課題を説明する為のタイ
ミングチャートである。
ミングチャートである。
１ 表示部 ２ 垂直走査部 ３ 水平走査部 Ｓ／Ｒ シフトレジスタ ＤＬＹ 遅延素子 ＡＮＤ アンド素子 Ｓ トランスミッションゲート（スイッチ手段） Ｘ ゲート線 Ｙ データ線 ＳＩＧ 信号線 Ｔ 薄膜トランジスタ Ｌ 液晶セル
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G02F 1/133 G09G 3/20 H04N 5/66
Claims (3)
- 【請求項１】 出力部から水平シフトパルス信号を順次
発生するシフトレジスタと、このシフトレジスタから発
生したＮ段目のシフトパルスと（Ｎ＋１）段目のシフト
パルスを遅らせた遅延パルスによりＮ段目の水平スイッ
チ駆動パルスを生成する手段とを備え、 該手段は、（Ｎ＋１）段目のシフトパルスを所定の遅延
量だけ遅延処理して該遅延パルスを出力する遅延手段
と、該Ｎ段目のシフトパルスと該遅延パルスとを互いに
処理して隣りの段の水平スイッチ駆動パルスから該遅延
量に応じた分だけ時間的に隔てられた該Ｎ段目の水平ス
イッチ駆動パルスを出力する処理手段とからなる事を特
徴とする水平走査回路。 - 【請求項２】 Ｘ軸方向に平行に配列された複数のゲー
ト線と、Ｙ軸方向に平行に配列された複数のデータ線
と、前記ゲート線にゲート信号を順次供給する第１の走
査部と、前記データ線にデータ信号を順次供給する第２
の走査部と、前記ゲート線から供給されるゲート信号に
よって選択された時前記データ線からデータ信号を取り
込む為に前記ゲート線及びデータ線の交点に夫々設けら
れた能動素子とを有する二次元アドレス装置において、 前記第２の走査部が、出力部から水平シフトパルス信号
を順次発生するシフトレジスタと、このシフトレジスタ
から発生したＮ段目のシフトパルスと（Ｎ＋１）段目の
シフトパルスを遅らせた遅延パルスによりＮ段目の水平
スイッチ駆動パルスを生成する水平スイッチ駆動パルス
生成手段と、この水平スイッチ駆動パルスに応答して前
記データ線にデータ信号を夫々サンプリングするスイッ
チ手段とから構成されており、 該水平スイッチ駆動パルス生成手段は、（Ｎ＋１）段目
のシフトパルスを所定の遅延量だけ遅延処理して該遅延
パルスを出力する遅延手段と、該Ｎ段目のシフトパルス
と該遅延パルスとを互いに処理して隣りの段の水平スイ
ッチ駆動パルスから該遅延量に応じた分だけ時間的に隔
てられた該Ｎ段目の水平スイッチ駆動パルスを出力する
処理手段とからなる事を特徴とする二次元アドレス装
置。 - 【請求項３】 マトリクス状に配列された複数の画素電
極と、この画素電極に接続された能動素子と、この能動
素子の第１の電極に接続されたゲート線と、前記能動素
子の第２の電極に接続されたデータ線とを有する一方の
基板と、この一方の基板に対向配置された他方の基板
と、両方の基板間に挟持された液晶層とを備えた液晶表
示装置において、シフトパルスを順次発生するシフトレジスタと、このシ
フトレジスタから発生した Ｎ段目のシフトパルスと（Ｎ
＋１）段目のシフトパルスを遅らせた遅延パルスにより
Ｎ段目の水平スイッチ駆動パルスを生成する水平スイッ
チ駆動パルス生成回路と、この水平スイッチ駆動パルス
に応答して前記データ線に映像信号を夫々サンプリング
するスイッチ手段とを設け、 該水平スイッチ駆動パルス生成回路は、（Ｎ＋１）段目
のシフトパルスを所定の遅延量だけ遅延処理して該遅延
パルスを出力する遅延手段と、該Ｎ段目のシフトパルス
と該遅延パルスとを互いに処理して隣りの段の水平スイ
ッチ駆動パルスから該遅延量に応じた分だけ時間的に隔
てられた該Ｎ段目の水平スイッチ駆動パルスを出力する
処理手段とからなり、 前記データ線に供給される映像信号のサンプリング時間
が、Ｎ段目と（Ｎ＋１）段目で重ならない様にした事を
特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08045292A JP3271192B2 (ja) | 1992-03-02 | 1992-03-02 | 水平走査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08045292A JP3271192B2 (ja) | 1992-03-02 | 1992-03-02 | 水平走査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05241536A JPH05241536A (ja) | 1993-09-21 |
| JP3271192B2 true JP3271192B2 (ja) | 2002-04-02 |
Family
ID=13718655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08045292A Expired - Lifetime JP3271192B2 (ja) | 1992-03-02 | 1992-03-02 | 水平走査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3271192B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129360A (ja) | 1994-10-31 | 1996-05-21 | Tdk Corp | エレクトロルミネセンス表示装置 |
| US6011533A (en) * | 1995-08-30 | 2000-01-04 | Seiko Epson Corporation | Image display device, image display method and display drive device, together with electronic equipment using the same |
| TW457389B (en) | 1998-03-23 | 2001-10-01 | Toshiba Corp | Liquid crystal display element |
| JP2000081862A (ja) * | 1998-07-10 | 2000-03-21 | Toshiba Corp | 液晶表示装置駆動回路 |
| JP3535067B2 (ja) * | 2000-03-16 | 2004-06-07 | シャープ株式会社 | 液晶表示装置 |
| JP4149430B2 (ja) * | 2003-12-04 | 2008-09-10 | シャープ株式会社 | パルス出力回路、それを用いた表示装置の駆動回路、表示装置、およびパルス出力方法 |
| JP4552579B2 (ja) * | 2004-09-24 | 2010-09-29 | セイコーエプソン株式会社 | 発光装置、その駆動方法、及び画像形成装置 |
| JP4385952B2 (ja) | 2005-01-19 | 2009-12-16 | セイコーエプソン株式会社 | 電気光学装置、その駆動回路および電子機器 |
| JP2006231911A (ja) | 2005-01-27 | 2006-09-07 | Seiko Epson Corp | 画素回路、発光装置および電子機器 |
| CN101536311B (zh) * | 2007-01-25 | 2012-09-26 | 夏普株式会社 | 脉冲输出电路、使用该脉冲输出电路的显示装置的驱动电路、显示装置及脉冲输出方法 |
| WO2016051475A1 (ja) * | 2014-09-29 | 2016-04-07 | 三菱電機株式会社 | スイッチ制御回路、半導体装置および磁気インク読み取り装置 |
-
1992
- 1992-03-02 JP JP08045292A patent/JP3271192B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05241536A (ja) | 1993-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3277382B2 (ja) | 固定重複パタン除去機能付水平走査回路 | |
| US4779085A (en) | Matrix display panel having alternating scan pulses generated within one frame scan period | |
| JP3084293B2 (ja) | ピクセル反転動作を伴うｌｃｄドライバｉｃ | |
| US4455576A (en) | Picture display device | |
| JP2585463B2 (ja) | 液晶表示装置の駆動方法 | |
| KR100365500B1 (ko) | 도트 인버젼 방식의 액정 패널 구동 방법 및 그 장치 | |
| US7148871B2 (en) | Liquid crystal display device, liquid crystal display device driving method, and liquid crystal projector apparatus | |
| US5598177A (en) | Driving apparatus and method for an active matrix type liquid crystal display apparatus | |
| JP3271192B2 (ja) | 水平走査回路 | |
| US7050034B2 (en) | Display apparatus | |
| KR100317823B1 (ko) | 평면표시장치와, 어레이기판 및 평면표시장치의 구동방법 | |
| JP3090922B2 (ja) | 平面表示装置、アレイ基板、および平面表示装置の駆動方法 | |
| JP2854621B2 (ja) | 表示装置の駆動回路 | |
| US6999055B2 (en) | Display device | |
| JP3551600B2 (ja) | 水平走査回路及び液晶表示装置 | |
| JPH04309920A (ja) | 液晶表示装置の駆動方法 | |
| JPS61243495A (ja) | 液晶表示装置の表示むら補償方法 | |
| JP3900256B2 (ja) | 液晶駆動装置および液晶表示装置 | |
| JPH06308454A (ja) | 液晶表示装置 | |
| JPH07152350A (ja) | 表示装置及びその駆動方法 | |
| JP3326639B2 (ja) | オーバーラップ除去機能付双方向走査回路 | |
| JP2854620B2 (ja) | 表示装置の駆動方法 | |
| JP2737200B2 (ja) | 液晶ディスプレイ装置 | |
| JPH11133922A (ja) | 液晶表示装置 | |
| JP3436255B2 (ja) | 固定重複パタン除去機能付水平走査回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080125 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090125 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100125 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100125 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130125 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130125 Year of fee payment: 11 |