CN104537979B - 移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路 Download PDF

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Abstract

本发明提供一种移位寄存器及其驱动方法、栅极驱动电路，属于栅极驱动技术领域，其可解决现有的移位寄存器受时钟信号影响，输出不稳定的问题。本发明的移位寄存器包括：第一控制模块，其连接导通电压接入端、第一节点，并用于控制导通电压和第一控制信号是否输出到第一节点；第二控制模块，其连接导通电压接入端、第二节点、输出端，并用于控制导通电压和输出端的电压是否输出到第二节点；输出模块，其连接第一节点、第二节点、输出端、关断电压接入端、导通电压接入端，并用于根据第一节点和第二节点的电压将导通电压或关断电压输入到输出端；输入模块，其连接输入端，用于控制输入端的信号是否输入到第一控制模块和第二控制模块。

Description

移位寄存器及其驱动方法、栅极驱动电路
技术领域
本发明属于栅极驱动技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。
背景技术
在液晶显示装置、有机发光二极管(OLED)显示装置等的阵列基板中，栅极线可由栅极驱动电路(GOA)控制。栅极驱动电路包括多个级联的移位寄存器，这些移位寄存器通过一个或多个脉冲的时钟信号控制。其中，每级移位寄存器的输出端连接一条栅极线，并连接其下一级移位移位寄存器的输入端，当某级移位寄存器输出导通电压时，也会触发下一级的移位寄存器，使下一级移位寄存器在下一时刻输出导通电压，从而实现各栅极线轮流导通的目的。
在现有的移位寄存器中，信号的输出是由晶体管控制的，而晶体管的栅极又由时钟信号直接或间接控制。由于晶体管不是理想的器件，存在寄生电容等，故其栅极上的时钟信号的脉冲会造成移位寄存器的输出不稳定。
发明内容
本发明针对现有的移位寄存器受时钟信号影响，输出不稳定的问题，提供一种输出稳定的移位寄存器及其驱动方法、栅极驱动电路。
解决本发明技术问题所采用的技术方案是一种移位寄存器，其包括：
第一控制模块，其连接导通电压接入端、第一控制信号接入端、定电压接入端、第一节点，并用于控制导通电压和第一控制信号是否输出到第一节点；
第二控制模块，其连接导通电压接入端、第一控制信号接入端、第二控制信号接入端、定电压接入端、第二节点、输出端，并用于控制导通电压和输出端的电压是否输出到第二节点；其中，当第一控制信号接入端输入低电平信号时，第二控制信号接入端输入高电平信号；当第一控制信号接入端输入高电平信号时，第二控制信号接入端输入低电平信号；
输出模块，其连接第一节点、第二节点、输出端、关断电压接入端、导通电压接入端，并用于根据第一节点和第二节点的电压将导通电压或关断电压输入到输出端；
输入模块，其连接输入端、第一控制信号接入端、第一控制模块、第二控制模块，并用于控制输入端的信号是否输入到第一控制模块和第二控制模块。
优选的是，所述第一控制模块包括第一晶体管、第二晶体管、第一电容，其中所述第一晶体管的栅极连接第一控制信号接入端，第一极连接导通电压接入端，第二极连接第一节点；所述第二晶体管的栅极连接输入模块，第一极连接第一节点，第二极连接第一控制信号接入端；所述第一电容的第一极连接定电压接入端，第二极连接第一节点。
进一步优选的是，所述第二控制模块包括第三晶体管、第四晶体管、第五晶体管、第二电容、第三电容、其中所述第三晶体管的栅极连接第二控制信号接入端，第一极连接第四晶体管的第二极，第二极连接导通电压接入端；所述第四晶体管的栅极连接输入模块，第一极连接第二节点；所述第五晶体管的栅极连接第一控制信号接入端，第一极连接第二节点，第二极连接输出端；所述第二电容的第一极连接定电压接入端，第二极连接输入模块；所述第三电容的第一极连接第二节点，第二极连接输出端。
进一步优选的是，所述输出模块包括第六晶体管、第七晶体管，其中所述第六晶体管的栅极连接第一节点，第一极连接关断电压接入端，第二极连接输出端；所述第七晶体管的栅极连接第二节点，第一极连接输出端，第二极连接导通电压接入端。
进一步优选的是，所述输入模块包括第八晶体管，其中所述第八晶体管的栅极连接第一控制信号接入端，第一极连接输入端，第二极连接第二晶体管的栅极、第四晶体管的栅极、第二电容的第二极。
进一步优选的是，所述第一晶体管至第八晶体管均为P型晶体管；所述导通电压为低电平信号，所述关断电压为高电平信号。
进一步优选的是，所述第一晶体管至第八晶体管均为N型晶体管；所述导通电压为高电平信号，所述关断电压为低电平信号。
优选的是，所述定电压接入端连接导通电压接入端或关断电压接入端。
解决本发明技术问题所采用的技术方案是一种上述移位寄存器的驱动方法，其包括：
触发阶段，将导通电压输入到第一节点，使关断电压输入到输出端，并将输出端的电压输入到第二节点；
导通电压输出阶段，将第一控制信号输入到第一节点，将导通电压输入到第二节点，使导通电压输入到输出端；
关断电压输出阶段，使第一节点保持导通电压，第二节点保持关断电压，使关断电压输入到输出端。
优选的是，所述移位寄存器为上述采用P型晶体管的移位寄存器，所述移位寄存器的驱动方法具体包括：触发阶段，所述输入端和第一控制信号接入端输入低电平信号，所述第二控制信号接入端输入高电平信号；导通电压输出阶段，所述输入端和第一控制信号接入端输入高电平信号，所述第二控制信号接入端输入低电平信号；关断电压输出阶段，其包括循环进行的第一子阶段和第二子阶段；所述第一子阶段中，所述输入端和第二控制信号接入端输入高电平信号，所述第一控制信号接入端输入低电平信号；所述第二子阶段中，所述输入端和第一控制信号接入端输入高电平信号，所述第二控制信号接入端输入低电平信号。
优选的是，所述移位寄存器为上述采用N型晶体管的移位寄存器，所述移位寄存器的驱动方法具体包括：触发阶段，所述输入端和第一控制信号接入端输入高电平信号，所述第二控制信号接入端输入低电平信号；导通电压输出阶段，所述输入端和第一控制信号接入端输入低电平信号，所述第二控制信号接入端输入高电平信号；关断电压输出阶段，其包括循环进行的第一子阶段和第二子阶段；所述第一子阶段中，所述输入端和第二控制信号接入端输入低电平信号，所述第一控制信号接入端输入高电平信号；所述第二子阶段中，所述输入端和第一控制信号接入端输入低电平信号，所述第二控制信号接入端输入高电平信号。
解决本发明技术问题所采用的技术方案是一种栅极驱动电路，其包括：
多个级联的移位寄存器，所述移位寄存器为上述的移位寄存器。
优选的是，对于任意两相邻级的移位寄存器，其中，一个移位寄存器的第一控制信号接入端连接第一时钟信号，第二控制信号接入端连接第二时钟信号；另一个移位寄存器的第一控制信号接入端连接第二时钟信号，第二控制信号接入端连接第一时钟信号。
本发明的移位寄存器的输出是由第一节点和第二节点的电压控制的，而这两个节点电压是稳定的导通电压或关断电压，而非脉冲电压，故其输出不受时钟信号干扰，比较稳定；同时，该移位寄存器输出的电压也是导通电压或关断电压，而非由时钟信号得到的电压，这进一步保证了其输出的稳定。
附图说明
图1为本发明的实施例的移位寄存器的模块结构示意图；
图2为本发明的实施例的移位寄存器的电路图；
图3为本发明的实施例的一种移位寄存器的各端口的信号时序图；
图4为本发明的实施例的另一种移位寄存器的各端口的信号时序图；
其中，附图标记为：A、第一节点；B、第二节点；M1、第一晶体管；M2、第二晶体管；M3、第三晶体管；M4、第四晶体管；M5、第五晶体管；M6、第六晶体管；M7、第七晶体管；M8、第八晶体管；C1、第一电容；C2、第二电容；C3、第三电容；VK、导通电压接入端；VG、关断电压接入端；VD、定电压接入端；K1、第一控制信号接入端；K2、第二控制信号接入端；OUT、输出端；IN、输入端。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
实施例1：
如图1至图4所示，本实施例提供一种移位寄存器，多个该移位寄存器级联可组成栅极驱动电路，用于驱动各类显示装置的阵列基板中栅极线。
如图1所示，本实施例的移位寄存器包括：
第一控制模块，其连接导通电压接入端VK、第一控制信号接入端K1、定电压接入端VD、第一节点A，并用于控制导通电压和第一控制信号是否输出到第一节点A；
第二控制模块，其连接导通电压接入端VK、第一控制信号接入端K1、第二控制信号接入端K2、定电压接入端VD、第二节点B、输出端OUT，并用于控制导通电压和输出端OUT的电压是否输出到第二节点B；其中，当第一控制信号接入端K1输入低电平信号时，第二控制信号接入端K2输入高电平信号；当第一控制信号接入端K1输入高电平信号时，第二控制信号接入端K2输入低电平信号；
输出模块，其连接第一节点A、第二节点B、输出端OUT、关断电压接入端VG、导通电压接入端VK，并用于根据第一节点A和第二节点B的电压将导通电压或关断电压输入到输出端OUT；
输入模块，其连接输入端IN、第一控制信号接入端K1、第一控制模块、第二控制模块，并用于控制输入端IN的信号是否输入到第一控制模块和第二控制模块。
本实施例的移位寄存器的输出是由第一节点A和第二节点B的电压控制的，而这两个节点电压是稳定的导通电压或关断电压，而非脉冲电压，故其输出不受时钟信号干扰，比较稳定；同时，该移位寄存器输出的电压也是导通电压或关断电压，而非由时钟信号得到的电压，这进一步保证了其输出的稳定。
具体的，如图2所示，第一控制模块包括第一晶体管M1、第二晶体管M2、第一电容C1，其中，
第一晶体管M1的栅极连接第一控制信号接入端K1，第一极连接导通电压接入端VK，第二极连接第一节点A；
第二晶体管M2的栅极连接输入模块，第一极连接第一节点A，第二极连接第一控制信号接入端K1；
第一电容C1的第一极连接定电压接入端VD，第二极连接第一节点A。
具体的，第二控制模块包括第三晶体管M3、第四晶体管M4、第五晶体管M5、第二电容C2、第三电容C3、其中，第三晶体管M3的栅极连接第二控制信号接入端K2，第一极连接第四晶体管M4的第二极，第二极连接导通电压接入端VK；第四晶体管M4的栅极连接输入模块，第一极连接第二节点B；第五晶体管M5的栅极连接第一控制信号接入端K1，第一极连接第二节点B，第二极连接输出端OUT；第二电容C2的第一极连接定电压接入端VD，第二极连接输入模块；第三电容C3的第一极连接第二节点B，第二极连接输出端OUT。
具体的，输出模块包括第六晶体管M6、第七晶体管M7，其中，第六晶体管M6的栅极连接第一节点A，第一极连接关断电压接入端VG，第二极连接输出端OUT；第七晶体管M7的栅极连接第二节点B，第一极连接输出端OUT，第二极连接导通电压接入端VK。
具体的，输入模块包括第八晶体管M8，其中，第八晶体管M8的栅极连接第一控制信号接入端K1，第一极连接输入端IN，第二极连接第二晶体管M2的栅极、第四晶体管M4的栅极、第二电容C2的第二极。
其中，以上定电压接入端VD只要连接一个恒定的电压源，从而得到稳定的电压输入即可。但优选的，以上定电压接入端VD连接导通电压接入端VK或关断电压接入端VG。
之所以如此，是因为导通电压接入端VK或关断电压接入端VG的电压就是恒定的导通电压或关断电压，故可用其作为恒定的电压源，而不必单独增设额外的端口，可使布线简化。
其中，作为本实施例的一种方式，以上的第一晶体管M1至第八晶体管M8均为P型晶体管，由于P型晶体管在低电平时导通，高电平时关断，故上述导通电压为低电平信号，关断电压为高电平信号。相应的，该移位寄存器输出的导通电压为低电平信号，而关断电压为高电平信号，由此，由其驱动的栅极线上所连接的晶体管，也应当是在低电平下导通而在高电平下关断的，即也应为P型晶体管。
或者，作为本实施例的一种方式，以上的第一晶体管M1至第八晶体管M8也可均为N型晶体管，由于N型晶体管在高电平时导通，低电平时关断，故此时导通电压为高电平信号，而关断电压为低电平信号。当然，这时由移位寄存器驱动的栅极线上所连接的晶体管也应为N型晶体管。
本实施例还提供一种上述移位寄存器的驱动方法，其包括：
触发阶段，将导通电压输入到第一节点A，使关断电压输入到输出端OUT，并将输出端OUT的电压输入到第二节点B；
导通电压输出阶段，将第一控制信号输入到第一节点A，将导通电压输入到第二节点B，使导通电压输入到输出端OUT；
关断电压输出阶段，使第一节点A保持导通电压，第二节点B保持关断电压，使关断电压输入到输出端OUT。
优选的，下面以上述第一晶体管M1至第八晶体管M8均为P型晶体管的情况为例，介绍本发明的移位寄存器的驱动方法和工作原理。其中，如图3所示，此时导通电压接入端VK输入恒定的低电平信号，而关断电压接入端VG输入恒定的高电平信号，而移位寄存器的驱动方法具体包括：
S101、触发阶段：输入端IN和第一控制信号接入端K1输入低电平信号，第二控制信号接入端K2输入高电平信号。
在本阶段中，第一控制信号接入端K1输入低电平信号，从而第八晶体管M8导通，输入端IN的低电平信号经过第八晶体管M8被传到第二晶体管M2和第四晶体管M4的栅极而使它们导通，同时使第二电容C2的第二极(图中下侧一级)的电压变为低电平信号，而由于第二控制信号接入端K2的高电平信号使第三晶体管M3关断，故没有电流经过第四晶体管M4。
第一控制信号接入端K1的低电平信号还使第一晶体管M1导通，从而导通电压信号(即低电平信号)经过第一晶体管M1传导到第一节点A，第一控制信号接入端K1的低电平信号也经过第二晶体管M2传导到第一节点A，从而使第一节点A的电压稳定为低电平信号，同时使第一电容C1的第二极(图中下侧一级)也被加载低电平信号。这样，第六晶体管M6导通，关断电压接入端VG的关断电压(即高电平信号)经过第六晶体管M6传导到输出端OUT，移位寄存器输出用于使晶体管关断的关断电压。
而第一控制信号接入端K1的低电平信号还使第五晶体管M5导通，故输出端OUT的高电平信号还会经过第五晶体管M5传导到第二节点B，从而控制第七晶体管M7稳定的关断，避免导通电压接入端VK的信号影响输出。
S102、导通电压输出阶段：输入端IN和第一控制信号接入端K1输入高电平信号，第二控制信号接入端K2输入低电平信号。
本阶段中，第八晶体管M8被第一控制信号接入端K1的高电平信号关断，故第二电容C2的第二极无法放电，仍保持之前的低电平信号，第四晶体管M4也保持导通，同时第二控制信号接入端K2的信号变为低电平信号，使第三晶体管M3导通，故导通电压接入端VK的导通电压经过第三晶体管M3和第四晶体管M4传导到第二节点B，使第七晶体管M7导通，导通电压接入端VK的导通电压被传导到输出端OUT，移位寄存器输出导通电压(即低电平信号)。
同时，第二电容C2还使第二晶体管M2保持导通，而第一控制信号接入端K1的高电平信号使第一晶体管M1关断，故第一控制信号接入端K1的高电平信号经过第二晶体管M2传导到第一节点A，使第六晶体管M6稳定关断，避免关断电压影响输出。
S103、关断电压输出阶段，其包括循环进行的第一子阶段和第二子阶段。其中，第一子阶段和第二子阶段循环进行是指在导通电压输出阶段结束后，移位寄存器开始按照“第一子阶段-第二子阶段-第一子阶段-第二子阶段……”的方式不断轮流工作，直到再次进入触发阶段为止。
在第一子阶段中，输入端IN和第二控制信号接入端K2输入高电平信号，第一控制信号接入端K1输入低电平信号。
其中，第一控制信号接入端K1的低电平信号使第八晶体管M8导通，将输入端IN的高电平信号引入到第四晶体管M4的栅极，并为第二电容C2充电，而由于第二控制信号接入端K2的高电平信号使第三晶体管M3关断，故第四晶体管M4中无电流。第一控制信号接入端K1的低电平信号还使第一晶体管M1导通，从而导通电压接入端VK的导通电压输入到第一节点A，使第六晶体管M6导通，将关断电压接入端VG的关断电压输入到输出端OUT，移位寄存器输出关断电压(高电平信号)。
同时，第一控制信号接入端K1的低电平信号还使第五晶体管M5导通，从而将输出端OUT的高电平信号引入到第二节点B，保证第七晶体管M7的稳定关断。同时，第三电容C3的两极也均被加载高电平信号。
在第二子阶段中，输入端IN和第一控制信号接入端K1输入高电平信号，第二控制信号接入端K2输入低电平信号。
其中，第一控制信号接入端K1的高电平信号使第五晶体管M5、第一晶体管M1、第八晶体管M8均关断，故第四晶体管M4的栅极通过第二电容C2保持第一子阶段中的高电平信号，仍然关断，由此第三电容C3的第一极(图中左侧的一级)无法放电，使第二节点B的电压保持为高电平信号，将第七晶体管M7稳定关断。
同时，由于第一晶体管M1关断，而第二晶体管M2的栅极连接第二电容C2的第二极，也保持关断的，因此第一电容C1无法放电，其第二极保持低电平信号，即第一节点A保持低电平信号，使第六晶体管M6稳定导通，将关断电压输出到输出端OUT，保持关断电压，移位寄存器继续输出关断电压(高电平信号)。
可见，在以上两个子阶段中，虽然控制信号不同，但移位寄存器却可一直稳定的输出关断电压，故随着第一控制信号和第二控制信号的变化，移位寄存器不断在第一子阶段和第二子阶段间切换，直到输入端IN的信号再次变为低电平信号，移位寄存器再次进入触发阶段，开始另一个工作循环。
可见，在本实施例的移位寄存器中，其用于控制输出的第一节点A和第二节点B的电压或者是直接接入的导通电压/关断电压，或者是靠电容保持的稳定电压，而不直接受脉冲信号的影响；同时，其实际输出的电压也是由恒定的导通电压/关断电压产生的，而不是由脉冲电压产生；由此，该移位寄存器最大程度的避免了脉冲信号(时钟信号)对输出的影响，可输出尽量保持稳定。
以上的驱动方法是以第一晶体管M1至第八晶体管M8均为P型晶体管为了进行介绍的。而若第一晶体管M1至第八晶体管M8均为N型晶体管时，则如图4所示，导通电压接入端VK输入恒定的高电平信号，而关断电压接入端VG输入恒定的低电平信号，且其驱动方法具体包括：
S201、触发阶段，输入端IN和第一控制信号接入端K1输入高电平信号，第二控制信号接入端K2输入低电平信号；
S201、导通电压输出阶段，输入端IN和第一控制信号接入端K1输入低电平信号，第二控制信号接入端K2输入高电平信号；
S203、关断电压输出阶段，其包括循环进行的第一子阶段和第二子阶段；第一子阶段中，输入端IN和第二控制信号接入端K2输入低电平信号，第一控制信号接入端K1输入高电平信号；第二子阶段中，输入端IN和第一控制信号接入端K1输入低电平信号，第二控制信号接入端K2输入高电平信号。
显然，当移位寄存器中的全部晶体管类型由N型转变为P型时，其导通和关断所需的电压也正好反转；因此，只要将所有驱动信号的高电平和低电平都进行反转，即可保证各阶段中晶体管的状态全部不变，实现对移位寄存器的驱动。由于其工作过程与晶体管全部为P型时完全相同，故在此不再详细描述。
本实施例还提供一种栅极驱动电路，其包括多个级联的上述移位寄存器。
也就是说，可将多个移位寄存器依次连接组成栅极驱动电路，其中某级移位寄存器的输出端OUT既连接栅极线以进行驱动，同时还连接下一级移位寄存器的输入端IN，以用其输出的导通电压作为使下一级移位寄存器进入触发阶段的输入信号。
其中，对于第一级移位寄存器，其输入端IN可连接一个专门的导通电压端(STV)，也可以连接最后一级移位寄存器的输出端OUT。
优选的，对于任意两相邻级的移位寄存器，其中，
一个移位寄存器的第一控制信号接入端K1连接第一时钟信号，第二控制信号接入端K2连接第二时钟信号；
另一个移位寄存器的第一控制信号接入端K1连接第二时钟信号，第二控制信号接入端K2连接第一时钟信号。
也就是说，对于任意两相邻级的移位寄存器，其中同一个控制信号接入端所连的信号是相反的。从图3、图4可见，某级移位寄存器的输出端OUT的信号与输入端IN的信号正好相差一个阶段的波形，而该输出端OUT的信号也就是下一级移位寄存器的输入端IN的信号，故对于该下一级移位寄存器，若其两控制信号与上级移位寄存器的控制信号相同，则在每个阶段中控制信号的电压均与所需的电压正好相反。为此，可在该级移位寄存器中将两个控制信号的位置互换，这样，即可只用两个时钟信号实现对所有移位寄存器的控制，简化所需的电路。当然，若不采取以上的方式，而是为不同的移位寄存器设置不同的时钟信号，也是可行的。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (13)

1.一种移位寄存器，其特征在于，包括：
第一控制模块，其连接导通电压接入端、第一控制信号接入端、定电压接入端、第一节点，并用于控制导通电压和第一控制信号是否输出到第一节点；
第二控制模块，其连接导通电压接入端、第一控制信号接入端、第二控制信号接入端、定电压接入端、第二节点、输出端，并用于控制导通电压和输出端的电压是否输出到第二节点；其中，当第一控制信号接入端输入低电平信号时，第二控制信号接入端输入高电平信号；当第一控制信号接入端输入高电平信号时，第二控制信号接入端输入低电平信号；
输出模块，其连接第一节点、第二节点、输出端、关断电压接入端、导通电压接入端，并用于根据第一节点和第二节点的电压将导通电压或关断电压输入到输出端；
输入模块，其连接输入端、第一控制信号接入端、第一控制模块、第二控制模块，并用于控制输入端的信号是否输入到第一控制模块和第二控制模块。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第一控制模块包括第一晶体管、第二晶体管、第一电容，其中
所述第一晶体管的栅极连接第一控制信号接入端，第一极连接导通电压接入端，第二极连接第一节点；
所述第二晶体管的栅极连接输入模块，第一极连接第一节点，第二极连接第一控制信号接入端；
所述第一电容的第一极连接定电压接入端，第二极连接第一节点。
3.根据权利要求2所述的移位寄存器，其特征在于，所述第二控制模块包括第三晶体管、第四晶体管、第五晶体管、第二电容、第三电容、其中
所述第三晶体管的栅极连接第二控制信号接入端，第一极连接第四晶体管的第二极，第二极连接导通电压接入端；
所述第四晶体管的栅极连接输入模块，第一极连接第二节点；
所述第五晶体管的栅极连接第一控制信号接入端，第一极连接第二节点，第二极连接输出端；
所述第二电容的第一极连接定电压接入端，第二极连接输入模块；
所述第三电容的第一极连接第二节点，第二极连接输出端。
4.根据权利要求3所述的移位寄存器，其特征在于，所述输出模块包括第六晶体管、第七晶体管，其中
所述第六晶体管的栅极连接第一节点，第一极连接关断电压接入端，第二极连接输出端；
所述第七晶体管的栅极连接第二节点，第一极连接输出端，第二极连接导通电压接入端。
5.根据权利要求4所述的移位寄存器，其特征在于，所述输入模块包括第八晶体管，其中
所述第八晶体管的栅极连接第一控制信号接入端，第一极连接输入端，第二极连接第二晶体管的栅极、第四晶体管的栅极、第二电容的第二极。
6.根据权利要求5所述的移位寄存器，其特征在于，
所述第一晶体管至第八晶体管均为P型晶体管；
所述导通电压为低电平信号，所述关断电压为高电平信号。
7.根据权利要求5所述的移位寄存器，其特征在于，
所述第一晶体管至第八晶体管均为N型晶体管；
所述导通电压为高电平信号，所述关断电压为低电平信号。
8.根据权利要求1至7中任意一项所述的移位寄存器，其特征在于，
所述定电压接入端连接导通电压接入端或关断电压接入端。
9.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器为权利要求1至8中任意一项所述的移位寄存器，所述移位寄存器的驱动方法包括：
触发阶段，将导通电压输入到第一节点，使关断电压输入到输出端，并将输出端的电压输入到第二节点；
导通电压输出阶段，将第一控制信号输入到第一节点，将导通电压输入到第二节点，使导通电压输入到输出端；
关断电压输出阶段，使第一节点保持导通电压，第二节点保持关断电压，使关断电压输入到输出端。
10.根据权利要求9所述的移位寄存器的驱动方法，其特征在于，所述移位寄存器为权利要求6所述的移位寄存器，所述移位寄存器的驱动方法具体包括：
触发阶段，所述输入端和第一控制信号接入端输入低电平信号，所述第二控制信号接入端输入高电平信号；
导通电压输出阶段，所述输入端和第一控制信号接入端输入高电平信号，所述第二控制信号接入端输入低电平信号；
关断电压输出阶段，其包括循环进行的第一子阶段和第二子阶段；所述第一子阶段中，所述输入端和第二控制信号接入端输入高电平信号，所述第一控制信号接入端输入低电平信号；所述第二子阶段中，所述输入端和第一控制信号接入端输入高电平信号，所述第二控制信号接入端输入低电平信号。
11.根据权利要求9所述的移位寄存器的驱动方法，其特征在于，所述移位寄存器为权利要求7所述的移位寄存器，所述移位寄存器的驱动方法具体包括：
触发阶段，所述输入端和第一控制信号接入端输入高电平信号，所述第二控制信号接入端输入低电平信号；
导通电压输出阶段，所述输入端和第一控制信号接入端输入低电平信号，所述第二控制信号接入端输入高电平信号；
关断电压输出阶段，其包括循环进行的第一子阶段和第二子阶段；所述第一子阶段中，所述输入端和第二控制信号接入端输入低电平信号，所述第一控制信号接入端输入高电平信号；所述第二子阶段中，所述输入端和第一控制信号接入端输入低电平信号，所述第二控制信号接入端输入高电平信号。
12.一种栅极驱动电路，其特征在于，包括：
多个级联的移位寄存器，所述移位寄存器为权利要求1至8中任意一项所述的移位寄存器。
13.根据权利要求12所述的栅极驱动电路，其特征在于，对于任意两相邻级的移位寄存器，其中，
一个移位寄存器的第一控制信号接入端连接第一时钟信号，第二控制信号接入端连接第二时钟信号；
另一个移位寄存器的第一控制信号接入端连接第二时钟信号，第二控制信号接入端连接第一时钟信号。
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