CN104299595B - 移位寄存器单元、移位寄存器和显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器单元、移位寄存器和显示装置。所述移位寄存器单元包括输入模块，上拉模块和下拉模块，所述上拉模块包括上拉晶体管，所述移位寄存器单元还包括控制电压产生模块，所述控制电压产生模块的第一端与所述输入模块的输出端相连，所述控制电压产生模块的第二端与所述上拉晶体管的栅极相连，其中，所述控制电压产生模块包括第一存储电容、反相子模块和上拉控制子模块，所述反相子模块的输出端与所述上拉晶体管的栅极相连，所述上拉控制子模块的输出端与所述第一存储电容的第一端、所述反相子模块的输入端相连。本发明可以减少移位寄存器单元中悬浮点对输出的影响，提高输出稳定性。

Description

移位寄存器单元、移位寄存器和显示装置

技术领域

本发明涉及液晶显示驱动技术领域，具体涉及一种移位寄存器单元、包括该移位寄存器单元的移位寄存器以及包括该移位寄存器的显示装置。

背景技术

液晶显示器在进行显示时，通过液晶显示器内部的驱动电路输出信号，对液晶显示器的像素单元进行逐行扫描，以显示图像。液晶显示器主要由移位寄存器实现图像的逐行扫描。

现有的移位寄存器单元在工作的某些阶段，控制输出的上拉晶体管的栅极电位可以由存储电容所存储的上一阶段的电压来提供，导致上拉晶体管的栅极处于悬浮状态，从而容易受到周围晶体管的漏电影响而改变上拉晶体管的导通状态，进而影响移位寄存器单元的输出端所输出电压的稳定性。

发明内容

本发明的目的在于提供一种移位寄存器单元、移位寄存器和显示装置，以减少移位寄存器单元中悬空节点对输出的影响，提高输出稳定性。

为了实现上述目的，本发明提供一种移位寄存器单元，包括输入模块，上拉模块和下拉模块，所述上拉模块包括上拉晶体管，所述移位寄存器单元还包括控制电压产生模块，所述控制电压产生模块的第一端与所述输入模块的输出端相连，所述控制电压产生模块的第二端与所述上拉晶体管的栅极相连，其中，所述控制电压产生模块包括第一存储电容、反相子模块和上拉控制子模块，

所述反相子模块的输出端与所述上拉晶体管的栅极相连，当所述第一存储电容在所述移位寄存器单元的第四阶段向所述反相子模块放电时，所述反相子模块能够向所述上拉晶体管输出开启电平，并且所述反向子模块能够在所述移位寄存单元的第一阶段、第三阶段向所述上拉晶体管输出开启电平；

所述上拉控制子模块的输出端与所述第一存储电容的第一端、所述反相子模块的输入端相连，当所述上拉控制子模块输出与所述开启电平反相的控制信号时，所述第一存储电容充电，且所述反相子模块向所述上拉晶体管输出开启电平。

优选地，所述输入模块的控制端与第一时钟信号端相连，所述输入模块的输入端与输入信号端相连，所述输入模块的输出端与所述下拉模块的控制端相连，用于根据第一时钟信号将输入信号选择性地输出至所述下拉模块；所述下拉模块的输入端与第二时钟信号端相连，所述下拉模块的输出端与所述移位寄存器单元的输出端相连，用于存储所述输入模块的输出信号并将第二时钟信号选择性地输出至所述移位寄存器单元的输出端。

优选地，所述反相子模块包括第一晶体管和第二晶体管，

所述第一晶体管的栅极与所述上拉控制子模块的输出端相连，所述第一晶体管的第一极与高电平信号输入端相连；所述第一晶体管的第二极与所述上拉晶体管的栅极相连，所述高电平信号输入端用于提供高电平信号；

所述第二晶体管的栅极和第二极均与低电平信号输入端相连，所述第二晶体管的第一极与所述上拉晶体管的栅极相连，所述低电平信号输入端用于提供低电平信号。

优选地，所述上拉控制子模块包括第三晶体管和第四晶体管，

所述第三晶体管的栅极与所述第一时钟信号端相连，所述第三晶体管的第一极与所述高电平输入端相连，所述第三晶体管的第二极与所述第一晶体管的栅极相连；

所述第四晶体管的栅极与所述输入模块的输出端相连，所述第四晶体管的第一极所述第二时钟信号端相连，所述第四晶体管的第二极与所述第一晶体管的栅极相连。

优选地，所述控制电压产生模块还包括下拉控制子模块，该下拉控制子模块分别与所述反相子模块的输出端以及所述下拉模块的控制端相连，当所述第一存储电容在所述移位寄存器单元的第四阶段向所述反相子模块放电时，所述下拉控制子模块能够向所述下拉模块输出关断信号。

优选地，所述下拉控制子模块包括第五晶体管和第六晶体管，

所述第五晶体管的栅极与所述反相子模块的输出端相连，所述第五晶体管的第一极与高电平输入端相连，所述第五晶体管的第二极与所述第六晶体管的第一极相连；

所述第六晶体管的栅极与所述第二时钟信号端相连，所述第六晶体管的第二极与所述下拉模块相连。

优选地，所述输入模块包括第七晶体管，所述第七晶体管的栅极与所述第一时钟信号端相连，所述第七晶体管的第一极与所述移位寄存器单元的输入端相连，所述第七晶体管的第二极与所述下拉模块的控制端相连。

优选地，所述下拉模块包括第二存储电容和第八晶体管，

所述第二存储电容连接在所述输入模块的输出端和所述移位寄存器单元的输出端之间；

所述第八晶体管的栅极与所述输入模块的输出端相连，所述第八晶体管的第一极与所述第二时钟信号端相连，所述第八晶体管的第二极与所述移位寄存器单元的输出端相连。

相应地，本发明还提供一种移位寄存器，包括本发明所提供的上述移位寄存器单元。

相应地，本发明还提供一种显示装置，包括本发明所提供的上述移位寄存器。

在本发明中，当第一存储电容在第四阶段向反相子模块放电时，反相子模块可以向上拉晶体管输出开启电平，使得上拉晶体管导通，从而使得移位寄存器单元输出高电平。即便与第一存储电容相连的第一晶体管发生漏电，该漏电流对第二晶体管的影响很小，不会影响输出至上拉晶体管的开启电平，从而保证上拉晶体管的导通，进而提高移位寄存器单元的输出稳定性。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1是本发明的实施方式中移位寄存器单元的结构示意图；

图2是本发明的实施方式中移位寄存器单元的电路连接结构示意图；

图3是本发明的实施方式中移位寄存器单元的控制信号时序图。

其中，附图标记为：

1、输入模块；2、上拉模块；3、下拉模块；4、控制电压产生模块；41、反相子模块；42、上拉控制子模块；43、下拉控制子模块；M0、上拉晶体管；M1、第一晶体管；M2、第二晶体管；M3、第三晶体管；M4、第四晶体管；M5、第五晶体管；M6、第六晶体管；M7、第七晶体管；M8、第八晶体管；C1、第一存储电容；C2、第二存储电容；STV、输入信号端；OUTPUT、移位寄存器单元的输出端；CLK1、第一时钟信号端；CLK2、第二时钟信号端；VGH、高电平信号输入端；VGL、低电平信号输入端。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

作为本发明的一方面，提供一种移位寄存器单元，如图1和图2所示，包括输入模块1，上拉模块2，下拉模块3和控制电压产生模块4，上拉模块2包括上拉晶体管M0，控制电压产生模块4的第一端与输入模块1的输出端相连，控制电压产生模块4的第二端与上拉晶体管M0的栅极相连，其中，控制电压产生模块4包括第一存储电容C1、反相子模块41和上拉控制子模块42，当第一存储电容C1向反相子模块41放电时，反相子模块41的输出端与上拉晶体管M0的栅极相连，当第一存储电容C1在所述移位寄存器单元的第四阶段向反相子模块41放电时，反相子模块41可以向上拉晶体管M0输出开启电平，并且反相子模块41可以在所述移位寄存器单元的第一阶段、第三阶段向上拉晶体管M0输出开启电平；

上拉控制子模块42的输出端与第一存储电容的第一端相连，且与反向子模块41的输入端相连，当上拉控制子模块42输出与所述开启电平反相的关断信号时，第一存储电容C1充电，且反相子模块41向上拉晶体管M0输出开启电平。

需要说明的是，本发明的实施方式中的晶体管均为P型薄膜晶体管，相应地，本发明中的“开启电平”是指使得P型薄膜晶体管导通的低电平信号；“关断电平”是指使得P型薄膜晶体管关断的高电平信号。移位寄存器单元的工作阶段可以包括：

第一阶段，即触发信号写入阶段，此时，移位寄存器单元的输出为高电平；第二阶段，即输出阶段，此时，移位寄存器单元的输出为低电平，对该移位寄存器单元相连的栅线进行扫描；第三阶段，第一时钟信号为开启电平，对移位寄存器单元的输出进行复位，输出高电平；第四阶段，第二时钟信号为开启电平，对移位寄存器单元的输出进行复位，输出高电平；之后，移位寄存器单元开始循环第三阶段和第四阶段的工作过程，直至下一个触发信号输入移位寄存器单元。

应当理解的是，所述“第一存储电容充电”是指，向第一存储电容C1写入高电平，所述“第一存储电容在第四阶段向反相子模块41放电”是指上拉控制子模块42没有信号输出时，反相子模块41的输入电压由第一存储电容C1所存储的上一阶段的电平进行保持。

由于当第一存储电容C1放电时，反相子模块41可以向上拉晶体管M0输出开启电平(即，高电平)，使得上拉晶体管M0导通，从而使得移位寄存器单元输出高电平。而现有技术中，第一存储电容C1与上拉晶体管M0相连，使得上拉晶体管M0栅极电位处于悬浮状态，从而影响上拉晶体管M0的导通，因此，和现有技术相比，本发明可以使得上拉晶体管M0放电时，上拉晶体管M0栅极的电位保持稳定，因而可以保证上拉晶体管M0的稳定导通，从而提高移位寄存器单元的输出稳定性。

作为本发明的一种具体实施方式，如图1所示，输入模块1的控制端与第一时钟信号端CLK1相连，输入模块1的输入端与输入信号端STV相连，输入模块1的输出端与下拉模块3的控制端相连，用于根据第一时钟信号将输入信号选择性地输出至下拉模块3。输入模块1的控制端用于控制输入模块1的导通和关断，下拉模块3的控制端用于控制下拉模块3的导通与关断。

具体地，如图2所示，输入模块1包括第七晶体管M7，第七晶体管M7的栅极与第一时钟信号端CLK1相连，第七晶体管M7的第一极与输入信号端STV相连，第七晶体管M7的第二极与下拉模块3的控制端相连。第七晶体管M7的栅极即为输入模块1的控制端。所述“选择性的输出”指：当第一时钟信号端CLK1的第一时钟信号为低电平时，第七晶体管M7导通，输入信号端STV的输入信号通过第七晶体管M7输出至下拉模块3。

下拉模块3的输入端与第二时钟信号端CLK2相连，所述下拉模块的输出端与所述移位寄存器单元的输出端OUTPUT相连，用于存储输入模块2的输出信号并将第二时钟信号选择性地输出至移位寄存器单元的输出端OUTPUT。

具体地，如图2所示，下拉模块3包括第二存储电容C2和第八晶体管M8，第二存储电容C2连接在输入模块1的输出端和移位寄存器单元的输出端OUTPUT之间；第八晶体管M8的栅极与输入模块1的输出端相连，第八晶体管M8的第一极与第二时钟信号端CLK2相连，第八晶体管M8的第二极与移位寄存器单元的输出端OUTPUT相连。第八晶体管M8的栅极即为下拉模块3的控制端。

如图3所示，在第一阶段，输入信号端STV和第一时钟信号端CLK1输入低电平，输入模块1的第七晶体管M7导通，低电平信号通过第七晶体管M7输出至第八晶体管M8的栅极，使得第八晶体管M8导通，并将低电平信号写入第二存储电容C2；

在第二阶段，第一时钟信号端CLK1输入高电平使得第七晶体管M7关断，此时，第二存储电容C2所存储的低电平信号使得第八晶体管M8导通，第二时钟信号端CLK2输入的低电平信号通过第八晶体管M8输出至移位寄存器单元的输出端OUTPUT；

在第三阶段，第一时钟信号端CLK1输入低电平使得第七晶体管M7导通，输入信号端STV输入的高电平信号通过第七晶体管M7输出至第八晶体管M8的栅极，使得第八晶体管M8关断，同时，所述高电平信号写入第二存储电容C2；

在第四阶段，第一时钟信号端CLK1输入高电平使得第七晶体管M7关断，此时，第二存储电容C2所存储的高电平信号使得第八晶体管M8保持关断状态。

在本发明中，反相子模块41可以包括第一晶体管M1和第二晶体管M2，

第一晶体管M1的栅极与上拉控制子模块42的输出端相连，第一晶体管M1的第一极与高电平信号输入端VGH相连；第一晶体管M1的第二极与上拉晶体管M0的栅极相连；

第二晶体管M2的栅极和第二极均与低电平信号输入端VGL相连，第二晶体管M2的第一极与上拉晶体管M0的栅极相连。

当上拉控制子模块42输出高电平时，第一存储电容C1写入高电平，同时，第一晶体管M1关断，第二晶体管M2导通，低电平信号通过第二晶体管M2传输至上拉晶体管M0的栅极，从而使得上拉晶体管M0导通；当上拉控制子模块42输出低电平时，第一晶体管M1导通，高电平信号通过第一晶体管M1传输至上拉晶体管M0的栅极，从而使得上拉晶体管M0关断；当上拉控制子模块42没有信号输出时，第一存储电容C1所存储的高电平信号使得第一晶体管M1关断，第二晶体管M2导通，低电平信号通过第二晶体管M2输出至上拉晶体管M0的栅极，从而使得上拉晶体管M0导通，此时，即便第一晶体管M1发生漏电，由于第二晶体管M2的导通，使得反相子模块41输出的低电平不会受到漏电的影响，从而使得上拉晶体管M0的导通状态不受影响，进而提供移位寄存器单元的输出稳定性。

如图2所示，上拉控制子模块42可以包括第三晶体管M3和第四晶体管M4，第三晶体管M3的栅极与第一时钟信号端CLK1相连，第三晶体管M3的第一极与高电平输入端VGH相连，第三晶体管M3的第二极与第一晶体管M1的栅极相连；第四晶体管M4的栅极与输入模块1的输出端相连，第四晶体管M4的第一极第二时钟信号端CLK2相连，第四晶体管M4的第二极与第一晶体管M1的栅极相连。

在上述第三阶段，第一时钟信号端CLK1输入低电平使得第三晶体管M3导通，高电平信号输入端VGH输入的高电平信号使得第一晶体管M1关断，同时为第一存储电容C1写入高电平，此时，第二晶体管M2导通，低电平信号输入端VGL输入的低电平信号通过第二晶体管M2输出至上拉晶体管M0的栅极，以使上拉晶体管M0导通；

在上述第四阶段，第二存储电容C2所存储的高电平信号使得第四晶体管M4关断，第一时钟信号端CLK1输入高电平信号使得第三晶体管M3关断，此时，第一存储电容C1所存储的高电平使得第一晶体管M1关断，而第二晶体管M2导通，低电平信号输入端VGL通过第二晶体管M2输出低电平信号至上拉晶体管M0的栅极，以使上拉晶体管M0导通。在这一阶段，控制第一晶体管M1的信号是由第二存储电容C2提供，使得第一晶体管M1栅极的电位不稳定，但是，由于反相子模块41的反相作用，即便第一晶体管M1发生漏电，第二晶体管M2的导通状态也不会受到影响，从而输出稳定的低电平信号以使得上拉晶体管M0导通。

更进一步地，控制电压产生模块4还可以包括下拉控制子模块43，下拉控制子模块43分别与反相子模块41的输出端以及下拉模块3的控制端相连，当第一存储电容C1在移位寄存器单元的第四阶段向反相子模块41放电时，下拉控制子模块43可以向下拉模块3输出关断电平，以保证上拉晶体管M0导通时，下拉模块3保持关断，从而使得移位寄存器单元的输出信号保持稳定。

具体地，下拉控制子模块43可以包括第五晶体管M5和第六晶体管M6，第五晶体管M5的栅极与反相子模块41的输出端相连，第五晶体管M5的第一极与高电平输入端VGH相连，第五晶体管M5的第二极与第六晶体管M6的第一极相连；第六晶体管M6的栅极与第二时钟信号端CLK2相连，第六晶体管M6的第二极与下拉模块3相连。

在上述第四阶段，第一存储电容C1向反相子模块41放电，即，第一存储电容C1所存储的高电平输入至反相子模块41，反相子模块41将低电平信号输出至第五晶体管M5的栅极，第五晶体管M5导通，同时，第二时钟信号端CLK2输入的低电平信号使得第六晶体管M6导通，此时，高电平输入端VGH输入的高电平信号通过第五晶体管M5和第六晶体管M6输入至下拉模块3，使得第八晶体管M8关断。可以看出，在所述第四阶段，第八晶体管M8栅极的控制信号由高电平输入端VGH提供，而不需要第二存储电容C2所存储的电位提供，因此，第八晶体管M8的栅极产生电位悬浮现象，从而保证第八晶体管M8在第四阶段保持稳定的关断状态，进而提高移位寄存器单元输出信号的稳定性。

下面结合图2和图3对本发明所提供的移位寄存器单元的工作过程进行说明。

第一阶段，输入信号端STV和第一时钟信号端CLK1输入低电平信号，第二时钟信号端CLK2输入高电平信号，第七晶体管M7和第三晶体管M3导通。由于第七晶体管M7的导通，输入信号端STV的低电平信号控制第八晶体管M8导通，从而使得第二时钟信号端CLK2的高电平信号输出至移位寄存器单元的输出端OUTPUT，同时向第二存储电容C2写入低电平；第四晶体管M4和第三晶体管M3导通，高电平输入端VGH的高电平信号和第二时钟信号端CLK2的高电平信号分别通过第三晶体管M3和第四晶体管M4输入至第一晶体管M1的栅极，使得第一晶体管M1导通，且将所述高电平信号写入第一存储电容，高电平输入端的高电平信号通过第一晶体管M1输出至上拉晶体管M0的栅极，使得上拉晶体管M0和第五晶体管M5均保持关断状态，此时，第六晶体管M6在由于第二时钟信号端CLK2向第六晶体管M6的栅极输入高电平使得第六晶体管M6关断。

第二阶段，输入信号端STV和第一时钟信号端CLK1输入高电平信号，第二时钟信号端CLK2输入低电平信号，因此，第七晶体管M7关断，第二存储电容C2所存储的低电平信号使得第八晶体管M8和第四晶体管M4均导通。第二时钟信号端CLK2的低电平信号通过第四晶体管M4输出至第一晶体管M1的栅极，使得第一晶体管M1导通，高电平信号输入端VGH的高电平信号通过第一晶体管M1输出至上拉晶体管上拉晶体管M0的栅极，使得上拉晶体管M0和第五晶体管M5关断；同时，第二时钟信号端CLK2的低电平信号通过第八晶体管M8输出至移位寄存器单元的输出端OUTPUT。

第三阶段，输入信号端STV和第二时钟信号端CLK2输入高电平信号，第一时钟信号端CLK1输入低电平信号，第七晶体管M7和第三晶体管M3导通。移位寄存器单元的输入端STV的高电平信号通过第七晶体管M7输出至第八晶体管M8和第四晶体管M4的栅极，使得第八晶体管M8和第四晶体管M4关断。高电平信号输入端VGH的高电平信号通过第三晶体管M3输入至第一晶体管M1的栅极，使得第一晶体管M1关断，同时向第一存储电容C1写入高电平；低电平信号输入端VGL输入的低电平信号通过第二晶体管M2输出至上拉晶体管M0的栅极，使得上拉晶体管M0导通，移位寄存器单元的输出端OUTPUT输出高电平信号。

第四阶段，输入信号端STV和第一时钟信号端CLK1输入高电平信号，第二时钟信号端CLK2输入低电平信号，此时，第六晶体管M6导通，第四晶体管M4和第三晶体管M3均关断，第一晶体管M1的栅极处于悬浮状态，第一存储电容C1所存储的高电平使得第一晶体管M1关断，低电平信号输入端VGL的低电平信号通过第二晶体管M2输出至上拉晶体管M0，使得上拉晶体管M0和第五晶体管M5导通，移位寄存器单元的输出端OUTPUT输出高电平信号，高电平输入端VGH的高电平信号通过第五晶体管M5和第六晶体管M6输出至第八晶体管M8，使得第八晶体管M8保持关断。在第四阶段，即便第一晶体管M1发生漏电产生漏电流，该漏电流对第二晶体管M2的影响很小，不会影响输出至上拉晶体管M0的低电平，从而保证上拉晶体管M0的导通，进而使得在第四阶段移位寄存器单元的输出端OUTPUT输出稳定的高电平。

以后各阶段将重复第三阶段和第四阶段，并一直输出高电平，直到移位寄存器单元的输入信号端STV再次接收到低电平信号时，结合各时序信号进行输出。

需要说明的是，本发明的实施方式中以所有的晶体管均为P型薄膜晶体管为例进行说明，但本发明的技术方案可以应用于所有晶体管均为N型或者N型和P型混和设计的移位寄存器单元中，当均为N型薄膜晶体管时，只需将图2中CLK1、CLK2、STV输入的电平反相，高电平信号输入端VGH和低电平信号输入端VGL互换既可；N型和P型混合设计的移位寄存器单元的原理与之类似，这里不再赘述。

作为本发明的另一方面，提供一种移位寄存器，包括上述移位寄存器单元。所述移位寄存器可以包括多个级联上述移位寄存器单元，上一级移位寄存器单元的输出端与下一级移位寄存器单元的输入端相连。

作为本发明的再一方面，提供一种显示装置，包括上述移位寄存器。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种移位寄存器单元，包括输入模块，上拉模块和下拉模块，所述上拉模块包括上拉晶体管，其特征在于，所述移位寄存器单元还包括控制电压产生模块，所述控制电压产生模块的第一端与所述输入模块的输出端相连，所述控制电压产生模块的第二端与所述上拉晶体管的栅极相连，其中，所述控制电压产生模块包括第一存储电容、反相子模块和上拉控制子模块，

所述反相子模块的输出端与所述上拉晶体管的栅极相连，当所述第一存储电容在所述移位寄存器单元的第四阶段向所述反相子模块放电时，所述反相子模块能够向所述上拉晶体管输出开启电平，并且所述反相子模块能够在所述移位寄存单元的第一阶段、第三阶段向所述上拉晶体管输出开启电平；

所述上拉控制子模块的输出端与所述第一存储电容的第一端、所述反相子模块的输入端相连，当所述上拉控制子模块输出与所述开启电平反相的控制信号时，所述第一存储电容充电，且所述反相子模块向所述上拉晶体管输出开启电平；

其中，所述第一阶段为所述移位寄存单元的输出阶段之前的触发信号写入阶段，所述第三阶段和第四阶段为所述移位寄存单元的输出阶段之后的循环的两个阶段，且所述第三阶段和所述第四阶段中与所述输出阶段相邻的为第三阶段。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块的控制端与第一时钟信号端相连，所述输入模块的输入端与输入信号端相连，所述输入模块的输出端与所述下拉模块的控制端相连，用于根据第一时钟信号将输入信号选择性地输出至所述下拉模块；所述下拉模块的输入端与第二时钟信号端相连，所述下拉模块的输出端与所述移位寄存器单元的输出端相连，用于存储所述输入模块的输出信号并将第二时钟信号选择性地输出至所述移位寄存器单元的输出端。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述反相子模块包括第一晶体管和第二晶体管，

所述第一晶体管的栅极与所述上拉控制子模块的输出端相连，所述第一晶体管的第一极与高电平信号输入端相连；所述第一晶体管的第二极与所述上拉晶体管的栅极相连，所述高电平信号输入端用于提供高电平信号；

所述第二晶体管的栅极和第二极均与低电平信号输入端相连，所述第二晶体管的第一极与所述上拉晶体管的栅极相连，所述低电平信号输入端用于提供低电平信号。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述上拉控制子模块包括第三晶体管和第四晶体管，

所述第三晶体管的栅极与所述第一时钟信号端相连，所述第三晶体管的第一极与所述高电平信号输入端相连，所述第三晶体管的第二极与所述第一晶体管的栅极相连；

所述第四晶体管的栅极与所述输入模块的输出端相连，所述第四晶体管的第一极所述第二时钟信号端相连，所述第四晶体管的第二极与所述第一晶体管的栅极相连。

5.根据权利要求2至4中任意一项所述的移位寄存器单元，其特征在于，所述控制电压产生模块还包括下拉控制子模块，该下拉控制子模块分别与所述反相子模块的输出端以及所述下拉模块的控制端相连，当所述第一存储电容在所述移位寄存器单元的第四阶段向所述反相子模块放电时，所述下拉控制子模块能够向所述下拉模块输出关断信号。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述下拉控制子模块包括第五晶体管和第六晶体管，

所述第五晶体管的栅极与所述反相子模块的输出端相连，所述第五晶体管的第一极与高电平信号输入端相连，所述第五晶体管的第二极与所述第六晶体管的第一极相连；

所述第六晶体管的栅极与所述第二时钟信号端相连，所述第六晶体管的第二极与所述下拉模块相连。

7.根据权利要求2至4中任意一项所述的移位寄存器单元，其特征在于，所述输入模块包括第七晶体管，所述第七晶体管的栅极与所述第一时钟信号端相连，所述第七晶体管的第一极与所述移位寄存器单元的输入端相连，所述第七晶体管的第二极与所述下拉模块的控制端相连。

8.根据权利要求2至4中任意一项所述的移位寄存器单元，其特征在于，所述下拉模块包括第二存储电容和第八晶体管，

所述第二存储电容连接在所述输入模块的输出端和所述移位寄存器单元的输出端之间；

所述第八晶体管的栅极与所述输入模块的输出端相连，所述第八晶体管的第一极与所述第二时钟信号端相连，所述第八晶体管的第二极与所述移位寄存器单元的输出端相连。

9.一种移位寄存器，其特征在于，包括权利要求1至8中任意一项所述的移位寄存器单元。

10.一种显示装置，其特征在于，包括权利要求9所述的移位寄存器。