CN203134382U - 一种移位寄存器、栅极驱动电路及显示装置 - Google Patents

Abstract

本实用新型公开了一种移位寄存器、栅极驱动电路及液晶显示器，涉及液晶显示器领域，包括第一时钟电路、第二时钟电路、关闭信号电路、起始信号电路、第三时钟电路和复位开关。本实用新型通过复位开关在移位寄存器的电路正常工作前，先进行复位阶段使电路中各悬浮栅极节点的电位复位，不会对开始工作时写入的信号造成影响，并且本实用新型解决了在工作过程中出现的电位悬浮、输出的信号质量较差等问题。

Description

一种移位寄存器、栅极驱动电路及显示装置

技术领域

本实用新型涉及液晶显示器领域，特别涉及一种移位寄存器、栅极驱动电路及显示装置。 

背景技术

随着液晶显示技术的不断成熟，以及LCD（Liquid Crystal Display，液晶显示器）价格的不断下降，采用液晶显示屏作为生活中多种电子设备的显示屏或者装饰用的电子显示装置，已经逐渐成为一种液晶显示屏消费的发展方向。现有技术的液晶显示屏已被广泛用于各种各样的电器中，如液晶电视、手机等。 

液晶显示器由矩阵形式排列的多个像素所组成，具体是由水平和垂直两个方向的像素矩阵构成的。液晶显示器的驱动主要包括数据驱动器和栅极驱动器，其中，数据驱动器将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到液晶显示面板的数据线，栅极驱动器将输入的时钟信号经过移位寄存器转换，切换成导通/截止电压，顺次施加到液晶显示面板的栅极线上。 

图1为现有技术中一种采用P型晶体管的简单三时钟的移位寄存器的电路结构示意图，P型晶体管的特点是栅极电极输入信号为高压时，晶体管截止；栅极电极输入低压时，晶体管导通。图2为其三阶段的工作时序图，该移位寄存器的工作原理如下： 

第一阶段时，第一时钟信号CLK1和开启信号STV变成开启低平信号后，晶体管M3导通，STV信号通过M3传输到晶体管M1的栅极端，并且通过电容C1保持导通状态。同时由STV信号控制的晶体管M5导通，将高压截止信号Vgh传输到晶体管M2的栅极端，使M2关闭；第二阶段时，第二时钟信号CLK2变成导通低平信号后，晶体管M1通过C1保持的导通状态将CLK2 的低平信号传输到移位寄存器的输出端Output；第三阶段时，第三时钟信号CLK3变成导通低平信号，晶体管M6导通，将低压导通信号Vgl传输到晶体管M2和M4的栅极，使得M2和M4都导通，M2的导通将Vgh信号传输到Output，M4的导通将Vgh信号传输到M1的栅极，使M1栅极电位变高，从而截止M1。 

上述移位寄存器存在以下缺陷，在第二阶段时，M2和M4的栅极信号端信号悬空，无信号控制，导致其电位不稳定，致使M2对M1的信号输出造成了影响；在第一阶段时，此时移位寄存器输出端Output的信号输出效果仅由M1确定，而此时M1输出能力受其栅极电位大小影响，单一输出导致信号质量较差，影响了Output的信号输出效果。 

实用新型内容

本实用新型实施例提供了一种移位寄存器、栅极驱动电路及显示装置，用以解决在工作过程中出现的电位悬浮、输出的信号质量较差等问题。 

本实用新型提供了一种移位寄存器，包括： 

第一时钟电路，与起始信号电路连接，并与第二时钟电路、第三时钟电路、复位电路连接于控制节点A，在第一时钟信号的控制下，将起始信号输入到控制节点A； 

第二时钟电路，在第一时钟信号的控制下，将第二时钟信号输出给信号输出端OUTPUT； 

关闭信号电路，与第三时钟电路连接于控制节点B，接收起始信号电路输出的起始信号，将第一电平信号输出至信号输出端OUTPUT； 

起始信号电路，在第一时钟电路输出的起始信号的控制下，将自身的起始信号输出给控制节点B； 

第三时钟电路，在第三时钟信号的控制下，将第一电平信号输出至控制节点A，将第二电平信号输出至控制节点B。 

上述的移位寄存器，其中，所述第一时钟电路包括第一晶体管M1，所述第一晶体管的栅极连接所述第一时钟信号输入端，第一晶体管的源极连接起始信号输入端，第一晶体管的漏极连接控制节点A。 

上述的移位寄存器，其中，所述第二时钟电路包括第三晶体管M3和第一电容C1，所述第三晶体管的栅极连接控制节点A，第三晶体管的源极连接第二时钟信号，第三晶体管的漏极连接信号输出端OUTPUT，所述第一电容C1连接在第三晶体管M3的栅极与漏极之间。 

上述的移位寄存器，其中，所述关闭信号电路包括第四晶体管M4和第九晶体管M9所述第四晶体管的栅极连接控制节点B，第四晶体管的源极连接第一电平信号，第四晶体管的漏极连接信号输出端OUTPUT，所述第九晶体管的栅极连接信号输入端OUTPUT，第九晶体管的源极与第四晶体管的源极连接，第九晶体管的漏极与第四晶体管的栅极连接；第二电容C2的两端分别连接第四晶体管的源极和栅极。 

上述的移位寄存器，其中，所述起始信号电路包括第二晶体管M2，所述第二晶体管的栅极连接控制节点A，第二晶体管的源极连接起始信号，第二晶体管的漏极连接控制节点B。 

上述的移位寄存器，其中，所述第三时钟电路包括第六晶体管M6和第五晶体管M5，所述第五晶体管的源极连接第一电平信号，第五晶体管的漏极连接控制节点A，所述第六晶体管的源极连接第二电平信号，第六晶体管的漏极连接控制节点B，所述第五晶体管与所述第六晶体管的栅极连接第三时钟信号。 

进一步地，上述的移位寄存器，其中，还包括复位电路，所述复位电路与关闭信号电路和第三时钟电路连接于控制节点B，在复位信号的控制下，将第一电平信号输出至控制节点A，将第二电平信号输出至控制节点B。 

上述的移位寄存器，其中，所述复位电路包括第七晶体管M7和第八晶体管M8，所述第七晶体管的源极连接第二电平信号，第七晶体管的漏极连接控制节点B，第八晶体管的源极连接第一电平信号，第八晶体管的源极连接控制 节点A，所述第七晶体管与所述第八晶体管的栅极连接复位信号。 

上述的移位寄存器，其中，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管均为P型晶体管，所述第一电平信号为高电平，所述第二电平信号为低电平。 

上述的移位寄存器，其中，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管均为N型晶体管，所述第一电平信号为低电平，所述第二电平信号为高电平。 

本实用新型还提供了一种栅极驱动电路，包括上述的移位寄存器。 

本实用新型还提供了一种显示装置，包括上述的栅极驱动电路。 

本实用新型实施例在每阶段工作时，均通过对第四晶体管和第五晶体管的栅极进行控制来避免工作过程中出现悬浮节点，在移位寄存器信号输出时不会有干扰和影响，信号的输出质量好；设置了复位开关，在移位寄存器的电路正常工作前，先进行复位阶段使电路中各悬浮栅极节点的电位复位，不对开始工作时写入的信号造成影响；在第一阶段时，移位寄存器同时输出第二时钟信号和关闭信号，相比现有技术仅使用单一晶体管的输出一路信号，信号更加稳定。 

附图说明

图1为现有技术提供的一种移位寄存器的电路结构图； 

图2为现有技术提供的一种移位寄存器的工作时序图； 

图3为本实用新型实施例提供的一种移位寄存器的电路结构图； 

图4为本实用新型实施例提供的一种移位寄存器的工作时序图。 

具体实施方式

本实用新型实施例提供了一种移位寄存器、栅极驱动电路及液晶显示器，用以解决在工作过程中出现的电位悬浮、输出的信号质量较差等问题。 

由于本实用新型主要是通过移位寄存器来解决上述问题的，故对其进行重 点叙述，本实用新型实施例了一种移位寄存器，该移位寄存器包括： 

第一时钟电路，与起始信号电路连接，并与第二时钟电路、第三时钟电路、复位电路连接于控制节点A，在第一时钟信号的控制下，将起始信号输入到控制节点A； 

第二时钟电路，在第一时钟信号的控制下，将第二时钟信号输出给信号输出端OUTPUT； 

关闭信号电路，与第三时钟电路连接于控制节点B，接收起始信号电路输出的起始信号，将第一电平信号输出至信号输出端OUTPUT； 

起始信号电路，在第一时钟电路输出的起始信号的控制下，将自身的起始信号输出给控制节点B； 

第三时钟电路，在第三时钟信号的控制下，将第一电平信号输出至控制节点A，将第二电平信号输出至控制节点B。 

所述移位寄存器还可包括复位电路，所述复位电路与关闭信号电路和第三时钟电路连接于控制节点B，在复位信号的控制下，将第一电平信号输出至控制节点A，将第二电平信号输出至控制节点B。 

本实用新型实施例所述的移位寄存器的信号输出是通过关闭信号电路的信号输出端和第二时钟电路的信号输出端这两个输出端输出的信号质量来决定的，所以两方输出相比与现有技术的单一输出明显更加稳定。 

而且本实用新型实施例所述的移位寄存器的在每个阶段信号输出不管是通过关闭信号电路还是通过第二时钟电路输出时，这两个电路都会受到来自其他电路的信号对其进行控制，所以本移位寄存器的信号输出是不会受到影响的。 

下面通过将上述各电路细化，配合图3，详细介绍一种本实用新型实施例提供的移位寄存器： 

所述第一时钟电路包括第一晶体管M1，所述第一晶体管的栅极连接所述 第一时钟信号输入端，第一晶体管的源极连接起始信号输入端，第一晶体管的漏极连接控制节点A。 

所述第二时钟电路包括第三晶体管M3和第一电容C1，所述第三晶体管的栅极连接控制节点A，第三晶体管的源极连接第二时钟信号，第三晶体管的漏极连接信号输出端OUTPUT，所述第一电容C1连接在第三晶体管M3的栅极与漏极之间。 

所述关闭信号电路包括第四晶体管M4和第九晶体管M9，所述第四晶体管的栅极连接控制节点B，第四晶体管的源极连接第一电平信号，第四晶体管的漏极连接信号输出端OUTPUT，所述第九晶体管的栅极连接信号输入端OUTPUT，第九晶体管的源极与第四晶体管的源极连接，第九晶体管的漏极与第四晶体管的栅极连接。 

为了更好的保持控制节点B的电位，例如在TFT漏电流较大时，为了保持B点电位，控制节点B不发生电位悬空时，所述关闭信号电路还可以包括第二电容C2，第二电容C2的两端分别连接第四晶体管的源极和栅极。 

所述起始信号电路包括第二晶体管M2，所述第二晶体管的栅极连接控制节点A，第二晶体管的源极连接起始信号，第二晶体管的漏极连接控制节点B。 

所述第三时钟电路包括第六晶体管M6和第五晶体管M5，所述第五晶体管的源极连接第一电平信号，第五晶体管的漏极连接控制节点A，所述第六晶体管的源极连接第二电平信号，第六晶体管的漏极连接控制节点B，所述第五晶体管与所述第六晶体管的栅极连接第三时钟信号。 

本实用新型实施例在每阶段工作时，均通过对第四晶体管和第五晶体管的栅极进行控制来避免工作中出现悬浮节点，在移位寄存器信号输出时不会有干扰和影响，信号的输出质量好。 

需要注意的是，本实用新型实施例中，每个晶体管的源极和漏极不做严格区别，将每个晶体管与信号端相连的一极称为源极，每个晶体管非与信号端相 连的一极称为漏极。 

由于本实用新型实施例中所述的移位寄存器的电路连接结构可以同时应用于N型晶体管和P型晶体管，也可以是由N型晶体管与P型晶体管混搭组成。 

由于在信号充电前，电路中各晶体管的悬浮栅极节点电位不确定，有可能造成最初信号写入时，对写入信号造成干扰，所以本实用新型实施例所述的移位寄存器还可以包括： 

复位电路，用于接收复位信号，且在复位信号的控制下控制第二时钟电路和关闭时钟电路的导通和关闭。所述复位电路包括第七晶体管M7和第八晶体管M8，所述第七晶体管的源极连接第一电平信号，第七晶体管的漏极连接控制节点B，第八晶体管的源极连接第二电平信号，第八晶体管的源极连接控制节点A，所述第七晶体管与所述第八晶体管的栅极连接复位信号。 

本实用新型实施例通过复位信号在电路正式工作前，对第四晶体管和第三晶体管进行了电位恢复，使其在正式工作时可以以正常的电位工作。 

如图3，为了更好的理解本实用新型的技术方案，下面详细介绍了一种本实用新型移位寄存器采用P型晶体管配合图2工作时序时的工作过程： 

如图4所示，此电路结构在信号最初写入时分成4个阶段，在正常工作后分成3个阶段，此3个阶段就是3个时钟信号阶段。在信号最初写入时，首先进行的是复位阶段，将所有电路结构中的栅极悬浮点的信号进行复位，也就是由Reset复位信号控制，将第四晶体管M4和第三晶体管M3的栅极端电位复位，使移位寄存器的信号输出端Output输出高压Vgh的关闭信号。 

此时第一电平信号为高电压信号VGH，第二电平信号为低电压VGL。 

复位阶段结束后，便开始了移位寄存器的正常工作的三个阶段。 

第一阶段：CLK1第一时钟信号和起始信号STV变成低平的导通信号，晶体管M1打开，STV信号通过M1传输到第二晶体管M2和第三晶体管M3的 栅极端使其导通。M3导通后第二时钟信号CLK2的高电平的关闭信号传输到移位寄存器的输出端Output。当M2导通后，起始信号STV传输到节点B，节点B控制着第四晶体管M4，使M4导通，将Vgh的关闭信号传输到Output端。 

第二阶段：CLK1和STV变为高电平，第二时钟信号CLK2变为低电平的导通信号，此时CLK2通过M3传输到Output，并且传输到第九晶体管M9的栅极端，使得M9导通，Vgh关闭信号变通过M9将B点电位拉高至截止，控制M4使其不影响Output输出。 

第三阶段：CLK2变为高电平信号，第三时钟信号CLK3变为低电平导通信号，CLK3通过第五晶体管M5将A点电位拉高，变成Vgh，这样便使M3完全截止，不会影响Output输出信号。同时也使第六晶体管M6导通，将B点电位拉低，将M4导通，使Vgh信号输出到Output端。 

通过上述这三个工作阶段的循环反复，实现了移位寄存器的功能。 

本实用新型实施例还提供了一种栅极驱动电路，包括权利要求上述技术方案中任一所述的移位寄存器。 

本实用新型实施例还提供了一种显示装置，包括上述的栅极驱动电路。 

需要说明的是，上述本实用新型实施例中所述的移位寄存器不仅适用于液晶显示器，还适用于AMOLED有源矩阵有机发光二极体面板。 

综上所述，本实用新型实施例在每阶段工作时，均通过对第四晶体管和第五晶体管的栅极进行控制来避免工作过程中出现悬浮节点，在移位寄存器信号输出时不会有干扰和影响，信号的输出质量好；设置了复位开关，在移位寄存器的电路正常工作前，先进行复位阶段使电路中各悬浮栅极节点的电位复位，不对开始工作时写入的信号造成影响；在第一阶段时，移位寄存器同时输出第二时钟信号和关闭信号，相比现有技术仅使用单一晶体管的输出一路信号，信号更加稳定。 

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离 本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。 

Claims (12)

1.一种移位寄存器，其特征在于，包括： 

第一时钟电路，与起始信号电路连接，并与第二时钟电路、第三时钟电路、复位电路连接于控制节点A，在第一时钟信号的控制下，将起始信号输入到控制节点A； 

第二时钟电路，在第一时钟信号的控制下，将第二时钟信号输出给信号输出端OUTPUT； 

关闭信号电路，与第三时钟电路连接于控制节点B，接收起始信号电路输出的起始信号，将第一电平信号输出至信号输出端OUTPUT； 

起始信号电路，在第一时钟电路输出的起始信号的控制下，将自身的起始信号输出给控制节点B； 

第三时钟电路，在第三时钟信号的控制下，将第一电平信号输出至控制节点A，将第二电平信号输出至控制节点B。 

2.如权利要求1所述的一种移位寄存器，其特征在于，所述第一时钟电路包括第一晶体管M1，所述第一晶体管的栅极连接所述第一时钟信号输入端，第一晶体管的源极连接起始信号输入端，第一晶体管的漏极连接控制节点A。 

3.如权利要求2所述的一种移位寄存器，其特征在于，所述第二时钟电路包括第三晶体管M3和第一电容C1，所述第三晶体管的栅极连接控制节点A，第三晶体管的源极连接第二时钟信号，第三晶体管的漏极连接信号输出端OUTPUT，所述第一电容C1连接在第三晶体管M3的栅极与漏极之间。 

4.如权利要求3所述的一种移位寄存器，其特征在于，所述关闭信号电路包括第四晶体管M4和第九晶体管M9，所述第四晶体管的栅极连接控制节点B，第四晶体管的源极连接第一电平信号，第四晶体管的漏极连接信号输出端OUTPUT，所述第九晶体管的栅极连接信号输入端OUTPUT，第九晶体管的源极与第四晶体管的源极连接，第九晶体管的漏极与第四晶体管的栅极连 接。 

5.如权利要求4所述的一种移位寄存器，其特征在于，所述起始信号电路包括第二晶体管M2，所述第二晶体管的栅极连接控制节点A，第二晶体管的源极连接起始信号，第二晶体管的漏极连接控制节点B。 

6.如权利要求5所述的一种移位寄存器，其特征在于，所述第三时钟电路包括第六晶体管M6和第五晶体管M5，所述第五晶体管的源极连接第一电平信号，第五晶体管的漏极连接控制节点A，所述第六晶体管的源极连接第二电平信号，第六晶体管的漏极连接控制节点B，所述第五晶体管与所述第六晶体管的栅极连接第三时钟信号。 

7.如权利要求6所述的移位寄存器，其特征在于，还包括复位电路，所述复位电路与关闭信号电路和第三时钟电路连接于控制节点B，在复位信号的控制下，将第一电平信号输出至控制节点A，将第二电平信号输出至控制节点B。 

8.如权利要求7所述的移位寄存器，其特征在于，所述复位电路包括第七晶体管M7和第八晶体管M8，所述第七晶体管的源极连接第二电平信号，第七晶体管的漏极连接控制节点B，第八晶体管的源极连接第一电平信号，第八晶体管的源极连接控制节点A，所述第七晶体管与所述第八晶体管的栅极连接复位信号。 

9.如权利要求8所述的移位寄存器，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管均为P型晶体管，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号。 

10.如权利要求8所述的一种移位寄存器，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管均为N型晶体管，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号。 

11.一种栅极驱动电路，其特征在于，包括权利要求1-10中任一所述的移位寄存器。 

12.一种显示装置，其特征在于，包括权利要求11所述的栅极驱动电路。 

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