CN103000155A - 移位寄存器单元、阵列基板栅极驱动装置及显示设备 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、阵列基板栅极驱动装置及显示设备，用以消除移位寄存器单元中存在的悬空节点，提高移位寄存器单元输出的稳定性。本发明实施例提供的一种移位寄存器单元，包括：输入模块，用于将起始信号提供给第一输出控制节点；第一输出控制模块，用于将第二功率电压提供给第一输出控制节点；第一输出模块，响应于第一输出控制节点的信号，用于将第二时钟信号提供给输出端子；第二输出控制模块，响应于第一输出控制节点的信号和第一功率电压，将第三功率电压或者起始信号输出给第二输出控制节点；第二输出模块，响应于第二输出控制节点的信号，用于将第二功率电压提供给输出端子。

Description

移位寄存器单元、阵列基板栅极驱动装置及显示设备

技术领域

本发明涉及液晶技术领域，尤其涉及一种移位寄存器单元、阵列基板栅极驱动装置及显示设备。

背景技术

多数平板显示中要用到移位寄存器，通过将栅极驱动装置整合于液晶面板(gate on array,GOA)方法实现的移位寄存器，即可以省去栅极驱动IC，还能减少一道制作工序，因此不但降低了平板显示器的制作成本，一定程度上还缩短了制作周期。所以近几年来GOA技术被广泛应用于平板显示制造。

目前很多技术方案中的移位寄存器均存在悬空节点的问题，例如，图1是目前存在的一种简单三时钟信号（CLK1、CLK2和CLK3）控制的移位寄存器单元的结构，其中所有薄膜晶体管均为P型薄膜晶体管TFT，且所有P型TFT均为高电平时断开，低电平时开启。图2是图1所示的移位寄存器单元工作的信号时序图。该结构的工作原理如下：

当第一时钟信号CLK1和起始信号STV变成低电平开启时，薄膜晶体管T3开启，STV信号通过T3传输到薄膜晶体管T1的栅极端，并且通过电容C01保持。同时由STV控制的薄膜晶体管T5开启，将高电平断开信号Vgh传输到薄膜晶体管T2的栅极端，使T2关闭，输出端节点电位不稳定。当CLK2变成低电平开启信号后，薄膜晶体管T1通过C01保持的开启电位将CLK2的低电平信号传输到输出端子Output。之后是CLK3信号变成低电平开启信号，薄膜晶体管T6开启，将低电平开启信号Vgl传输到薄膜晶体管T2和T4的栅极，使得T2和T4都开启，T2的开启将Vgh信号传输到Output，T4的开启将Vgh信号传输到T1的栅极，使T1栅极电位变高，从而断开T1。

上述结构中有三个不足之处：

（1）信号充电前，所有悬空节点电位不确定，易造成最初信号写入时，对写入信号的干扰；

（2）当第一阶段CLK1和STV开启时，断开信号Vgh通过T5输入到T2的栅极端，使T2断开，此时移位寄存器输出端子Output信号需由T1的输出来确定，而此时T1输出能力受其栅极电位大小影响，输出信号较差，影响Ouput效果。

（3）在CLK2低压开启时，T2和T4的栅极信号端信号悬空，电位不稳定，影响T2的输出信号。

因此，现有技术中悬空节点的问题，易成为移位寄存器单元工作时不确定不稳定的因素。

发明内容

本发明实施例提供了一种移位寄存器单元、阵列基板栅极驱动装置及显示设备，用以消除移位寄存器单元中存在的悬空节点，提高移位寄存器单元输出的稳定性。

本发明实施例提供的一种移位寄存器单元，包括：输入模块、第一输出控制模块、第一输出模块、第二输出控制模块、第二输出模块；其中，

所述输入模块响应于第一时钟信号，用于将输入信号提供给第一输出控制节点；

所述第一输出控制模块响应于第一输出控制节点的信号和第一功率电压，用于将第二功率电压提供给第一输出控制节点；

所述第一输出模块响应于第一输出控制节点的信号，用于将第二时钟信号提供给输出端子；

所述第二输出控制模块响应于第一输出控制节点的信号和第一功率电压，将第三功率电压或者输入信号输出给连接第二输出控制节点；

所述第二输出模块响应于第二输出控制节点的信号，用于将第二功率电压提供给输出端子。

本发明实施例提供的一种阵列基板栅极驱动装置，包括级联的各级移位寄存器单元，其中，

第一级移位寄存器单元的输入信号端连接起始信号，第一级移位寄存器单元的输出端子连接第二级移位寄存器单元的输入信号端；其余每一级移位寄存器的输入信号端连接上一级移位寄存器单元的输出端子，每一级移位寄存器的输出端子连接下一级移位寄存器单元的输入信号端；其中所有级联的移位寄存器单元均为上述的移位寄存器单元。

本发明实施例提供的一种显示设备，包括上述的阵列基板栅极驱动装置。

本发明实施例提供的一种移位寄存器单元及阵列基板栅极驱动装置，通过第一输出控制模块和第二输出控制模块分别对第一输出模块和第二输出模块的输出控制，消除了移位寄存器单元结构中存在的悬空节点，提高了移位寄存器的稳定性。

附图说明

图1为现有技术中的一种移位寄存器单元的结构示意图；

图2为图1所示的移位寄存器单元的各信号端的时序图；

图3为本发明实施例提供的一种移位寄存器单元的结构示意图；

图4为图3所示的结构各信号端的时序图；

图5为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图6为图5所示的结构各信号端的时序图；

图7为本发明实施例提供的一种阵列基板栅极驱动装置的级联结构示意图。

具体实施方式

本发明实施例提供了一种移位寄存器单元、阵列基板栅极驱动装置及显示设备，用以消除移位寄存器单元中存在的悬空节点，提高移位寄存器单元输出的稳定性。

下面结合附图，对本发明进行说明。

参见图3，本发明实施例提供的一种移位寄存器单元，包括：输入模块11、第一输出控制模块12、第一输出模块13、第二输出控制模块14、第二输出模块15；其中，

所述输入模块响应于第一时钟信号CLK1，用于将输入信号INPUT提供给第一输出控制节点A；

所述第一输出控制模块12响应于第一输出控制节点A的电压信号和第一功率电压，用于将第二功率电压提供给第一输出控制节点A；

所述第一输出模块13响应于第一输出控制节点A的信号，用于将第二时钟信号CLK2提供给输出端子；

所述第二输出控制模块14响应于第一输出控制节点A的信号和第一功率电压，将第三功率电压或者输入信号INPUT输出给连接第二输出控制节点B；

所述第二输出模块15响应于第二输出控制节点B的信号，用于将第二功率电压提供给输出端子OUTPUT。

较佳地，所述输入模块包括第一薄膜晶体管，其栅极连接第一时钟信号，源极连接起始信号，漏极连接第一输出控制节点。

较佳地，所述第一输出控制模块，包括：第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管；其中，

第二薄膜晶体管的栅极连接第一输出控制节点，漏极连接第二功率电压，源极连接第三薄膜晶体管的漏极；

第三薄膜晶体管的栅极和源极连接第一功率电压，漏极连接第四薄膜晶体管的栅极；

第四薄膜晶体管的源极连接第一输出控制节点，漏极连接第二功率电压。

较佳地，所述第一输出模块，包括：

第五薄膜晶体管，其栅极连接第一输出控制节点，源极连接第二时钟信号，漏极连接输出端子；

电容，其第一端连接第一输出控制节点，第二端连接输出端子。

较佳地，所述第二输出控制模块，包括：

第六薄膜晶体管，其栅极连接第一输出控制节点，漏极连接起始信号，源极连接第二输出控制节点B；

第七薄膜晶体管，其栅极和源极连接第一功率电压，漏极连接第二输出控制节点B。

较佳地，所述第二输出模块包括第八薄膜晶体管，其栅极连接第二输出控制节点，源极连接输出端子，漏极连接第二功率电压。

较佳地，若所有薄膜晶体管均为P型薄膜晶体管，第一功率电压低于第二功率电压，第一功率电压为P型薄膜晶体管开启电压VGL，第二功率电压为P型薄膜晶体管关断电压VGH，第三功率电压为VGL+VTH,VTH为P型薄膜晶体管阈值电压，第三功率电压低于第一功率电压，输入信号端INPUT接收的信号为低电平VGL；若所有薄膜晶体管均为N型薄膜晶体管，第一功率电压为N型薄膜晶体管开启电压VGH，第二功率电压为N型薄膜晶体管关断电压VGL，第三功率电压为VGH+VTH,VTH为N型薄膜晶体管阈值电压，第三功率电压高于第一功率电压，输入信号端INPUT接收的信号为高电平VGH。

下面结合附图和具体实施例，对本发明进行详细说明。

实施例1

参见图3，本发明实施例1提供的一种移位寄存器单元，包括：输入模块11、第一输出控制模块12、第一输出模块13、第二输出控制模块14、第二输出模块15；其中，

所述输入模块11响应于第一时钟信号CLK1，用于将输入信号INPUT提供给第一输出控制节点A；该输入模块11包括第一薄膜晶体管M11，其栅极连接第一时钟信号CLK1，源极连接输入信号端INPUT，漏极连接第一输出控制节点A。所有薄膜晶体管TFT均为P型TFT，所有TFT均在高电平时断开，低电平时开启，其余模块也相同，不在赘述。并且，本实施例1中，第一功率电压VGL低于第二功率电压VGH。

所述第一输出控制模块12响应于第一输出控制节点A的电压信号和第一功率电压VGL，用于将第二功率电压VGH提供给第一输出控制节点A；该第一输出控制模块12包括：

第二薄膜晶体管M12，其栅极连接第一输出控制节点A，漏极连接第二功率电压VGH，源极连接第三薄膜晶体管M13的漏极；第三薄膜晶体管M13，其栅极和源极连接第一功率电压VGL，漏极连接第四薄膜晶体管M14的栅极；第四薄膜晶体管M14，源极连接第一输出控制节点A，漏极连接第二功率电压VGH。

其中，M12和M13组成反相器，并且M13的沟道宽长比大于或等于M12的沟道的宽长比，M12的源极和M13的漏极连接作为该反相器的输出端。当M12处于断开状态，由于M13的栅源极相连接，则该反相器输出由M13产生的VGL+VTH的低电平信号到M14的栅极，控制M14开启；此处，VTH为M13的阈值电压，且由于M13为P型TFT，则VTH为负值，因此VGL+VTH为比VGL更低的低电平信号；当M12处于开启状态，该反相器输出通过M12的VGH高电平信号，控制M14关断。

所述第一输出模块13响应于第一输出控制节点A的信号，用于将第二时钟信号CLK2提供给输出端子；该第一输出模块13包括：第五薄膜晶体管M15，其栅极连接第一输出控制节点A，源极连接第二时钟信号CLK2，漏极连接输出端子OUTPUT；

电容C11，其第一端连接第一输出控制节点A，第二端连接输出端子OUTPUT。

所述第二输出控制模块14响应于第一输出控制节点A的信号和第一功率电压VGL，将第三功率电压或者输入信号输出给第二输出控制节点B；该第二输出控制模块14包括：第六薄膜晶体管M16，其栅极连接第一输出控制节点A，漏极连接输入信号端INPUT，源极连接第二输出控制模块的输出端；第七薄膜晶体管M17，其栅极和源极连接第一功率电压VGL，漏极连接第二输出控制模块的输出端。

在第二输出控制模块中，M16和M17组成反相器，且M16的宽长比大于或等于M17的宽长比，其中M16的源极和M17的漏极连接作为该反相器的输出端。当M16处于断开状态，该反相器输出由M17产生的第三功率电压VGL+VTH的低电平信号，此处，VTH为M17的阈值电压，且由于M17为P型TFT，则VTH为负值，因此第三功率电压VGL+VTH为比VGL更低的低电平信号；如果M16一直处于断开状态，则该反相器一直输出VGL+VTH的低电平信号；当M16处于开启状态，由于M16的宽长比大于或等于M17的宽长比，该反相器输出通过M16的输入信号INPUT。

所述第二输出模块15响应于第二输出控制节点B的信号，用于将第二功率电压VGH提供给输出端子OUTPUT。该第二输出模块包括第八薄膜晶体管M18，其栅极连接第二输出控制节点B，源极连接输出端子OUTPUT，漏极连接第二功率电压VGH。

需要说明的是，本发明实施例中是以下述的设定为例进行说明的：当输入信号INPUT、第一时钟信号CLK1和第二时钟信号CLK2输出高电平时，输出的高电平与VGH相同；当输入信号INPUT、第一时钟信号CLK1和第二时钟信号CLK2输出低电平时，输出的低电平与VGL相同。但这些设定仅是为了更清楚的说明本发明，但并不限制发明。其余实施例也相同，不在赘述。

本发明实施例提供的一种阵列基板栅极驱动装置，包括级联的各级移位寄存器单元，参见图4所示的阵列基板栅极驱动装置的级联结构示意图，其中，

第一级移位寄存器单元SR1的输入信号端连接起始信号STV，第一级移位寄存器单元的输出端子OUTPUT 1连接第二级移位寄存器单元的输入信号端；第n级（1<n<N，其中N为栅线的数量）移位寄存器的输入信号端INPUT连接第n-1级移位寄存器单元的输出端子Output n-1，第n级移位寄存器的输出端子Output n连接下一级移位寄存器单元的输入信号端INPUT，其中所有级联的移位寄存器单元均为上述的移位寄存器单元；第N级移位寄存器的输入信号端INPUT连接第N-1级移位寄存器单元的输出端子Output N-1。

下面结合附图，对本实施例1提供的移位寄存器单元的工作原理进行说明。

参见图5，为本发明实施例1提供的移位寄存器单元结构中各信号端的时序图。以第n级移位寄存器单元为例，其驱动过程包括：

第一阶段t1：当第n-1级移位寄存器单元输出Output n-1时，它也是第n行移位寄存器的输入信号INPUT。该阶段中，CLK1和INPUT均为低电平，CLK2为高电平。CLK1的低电平信号将使薄膜晶体管M11开启，当M11开启后，INPUT的低电平通过M11达到节点A，将M16开启；并且通过电容C11将低电平保存在节点A，同时将M15开启，将此时CLK2的高电平信号输出到输出端子Output n；当薄膜晶体管M16开启，INPUT低电平信号通过M16到达节点B，同时将薄膜晶体管M18打开，使VGH信号通过M18到达输出端子Output n。

在该阶段中，A点是低电平开启信号，使得M12开启，由M12和M13组成的反相器输出VGH高电平信号，该信号使M14断开；由M16和M17组成的反相器中，M16开启，向B点输出INPUT低电平信号。

第二阶段t2：CLK1和INPUT均由低电平信号，变成高电平信号，CLK2则由高电平信号变成低电平信号。节点A此时由于电容C11的电荷保持特性以及CLK2的脉冲信号影响，将仍然保持低电平信号，这样M15输出CLK2的低电平信号到Output n，在反相器M12和M13中，由于节点A保持低电平，因此该反相器输出VGH高电平信号，该信号使M14断开。在反相器M16和M17中，由于节点A保持低电平使M16保持导通，但由于INPUT是高电平信号，因此该反相器输出到节点B的就是高电平信号，使得薄膜晶体管M18处于断开状态，以使它不影响Output n的低电平信号的输出。由于Output n同时也是下一行移位寄存器SR n+1的INPUT信号，它使的移位寄存器（SR n+1）完成第一阶段动作。

第三阶段t3：CLK1再次变成低电平信号，将薄膜晶体管M11打开，而此时INPUT已经变成高电平信号，因此通过M11输出的是INPUT的高电平信号，该高电平信号到达节点A，使的反相器M16和M17中的M16断开，该反相器输出VGL+VTH的低电平开启信号到节点B，使得薄膜晶体管M18开启，Outputn变成VGH高电平信号。同时另一反相器M12和M13中，由于M12关闭，使得该反相器也输出VGL+VTH的低电平信号，使得薄膜晶体管M14开启，也向节点A输出VGH的高电平信号，从而保证了Output n高电平输出不受影响。

第四阶段t4：INPUT和CLK1为高电平，CLK2为低电平，在此阶段中，由于M16和M17组成的反相器的作用，使得节点B一直为VGL+VTH的低电平信号，因此M18保持开启状态，由于M12和M13组成的反相器的作用，使得M14保持开启状态，节点A一直处于高电平，使得M15保持断开状态。

因此在整个移位寄存器的工作过程中，均避免了整个结构中有悬空的节点的存在，从而保证了在输出低电平信号之外的时间，移位寄存器单元的输出保持高电平信号，提高了输出稳定性，保证了该结构的使用性能。

实施例2

参见图6，本发明实施例2提供的一种移位寄存器单元，包括：输入模块21、第一输出控制模块22、第一输出模块23、第二输出控制模块24、第二输出模块25；其中，

所述输入模块21响应于第一时钟信号CLK1，用于将输入信号INPUT提供给第一输出控制节点A；该输入模块21包括第一薄膜晶体管M21，其栅极连接第一时钟信号CLK1，源极连接输入信号INPUT，漏极连接第一输出控制节点A。所有薄膜晶体管TFT均为N型TFT，所有TFT均在低电平时断开，高电平时开启，其余模块也相同，不在赘述。并且，本实施例1中，第一功率电压VGH高于第二功率电压VGL。

所述第一输出控制模块22响应于第一输出控制节点A的电压信号和第一功率电压VGH，用于将第二功率电压VGL提供给第一输出控制节点A；该第一输出控制模块22包括：

第二薄膜晶体管M22，其栅极连接第一输出控制节点A，漏极连接第二功率电压VGL，源极连接第三薄膜晶体管M23的漏极；第三薄膜晶体管M23，其栅极和源极连接第一功率电压VGH，漏极连接第四薄膜晶体管M24的栅极；第四薄膜晶体管M24，源极连接第一输出控制节点A，漏极连接第二功率电压VGL。

其中，M22和M23组成反相器，并且M23的沟道宽长比大于或等于M22的沟道的宽长比，M22的源极和M23的漏极连接作为该反相器的输出端。当M22处于断开状态，由于M23的栅源极相连接，则该反相器输出由M23产生的VGH+VTH的高电平信号到M24的栅极，控制M24开启；此处，VTH为M23的阈值电压，且由于M23为N型TFT，则VTH为正值，因此VGH+VTH为比VGH更高的高电平信号；当M22处于开启状态，该反相器输出通过M22的VGL低电平信号，控制M24关断。

所述第一输出模块23响应于第一输出控制节点A的信号，用于将第二时钟信号CLK2提供给输出端子；该第一输出模块23包括：第五薄膜晶体管M25，其栅极连接第一输出控制节点A，源极连接第二时钟信号CLK2，漏极连接输出端子OUTPUT；

电容C21，其第一端连接第一输出控制节点A，第二端连接输出端子OUTPUT。

所述第二输出控制模块24响应于第一输出控制节点A的信号和第一功率电压VGH，将第三功率电压或者输入信号输出给第二输出控制节点B；该第二输出控制模块24包括：第六薄膜晶体管M26，其栅极连接第一输出控制节点A，漏极连接输入信号INPUT，源极连接第二输出控制模块的输出端；第七薄膜晶体管M27，其栅极和源极连接第一功率电压VGH，漏极连接第二输出控制模块的输出端。

在第二输出控制模块中，M26和M27组成反相器，且M26的宽长比大于或等于M27的宽长比，其中M26的源极和M27的漏极连接作为该反相器的输出端。当M26处于断开状态，该反相器输出由M27产生的第三功率电压VGH+VTH的高电平信号，此处，VTH为M27的阈值电压，且由于M27为N型TFT，则VTH为正值，因此第三功率电压VGH+VTH为比VGH更高的高电平信号；如果M26一直处于断开状态，则该反相器一直输出VGH+VTH的高电平信号；当M26处于开启状态，由于M16的宽长比大于或等于M17的宽长比，该反相器输出通过M26的INPUT信号。

所述第二输出模块25响应于第二输出控制节点B的信号，用于将第二功率电压VGL提供给输出端子OUTPUT。该第二输出模块包括第八薄膜晶体管M28，其栅极连接第二输出控制节点B，源极连接输出端子OUTPUT，漏极连接第二功率电压VGL。

同样地，本发明实施例提供的一种阵列基板栅极驱动装置，包括级联的各级移位寄存器单元，参见图4所示的阵列基板栅极驱动装置的级联结构示意图，其中，

第一级移位寄存器单元SR1的输入信号端连接起始信号端STV，第一级移位寄存器单元的输出端子OUTPUT1连接第二级移位寄存器单元的输入信号端；第n级（1<n<N，其中N为栅线的数量）移位寄存器的输入信号端INPUT连接第n-1级移位寄存器单元的输出端子Output n-1，第n级移位寄存器的输出端子Output n连接下一级移位寄存器单元的输入信号端INPUT；其中所有级联的移位寄存器单元均为上述的移位寄存器单元；第N级移位寄存器的输入信号端INPUT连接第N-1级移位寄存器单元的输出端子Output N-1。

下面结合附图，对本实施例2提供的移位寄存器单元的工作原理进行说明。

参见图7，为本发明实施例2提供的移位寄存器单元结构中各信号端的时序图。以第n级移位寄存器单元为例，其驱动过程包括：

第一阶段t1：当第n-1级移位寄存器单元输出Output n-1时，它也是第n行移位寄存器的输入信号INPUT。该阶段中，CLK1和INPUT均为高电平，CLK2为低电平。CLK1的高电平信号将使薄膜晶体管M21开启，当M21开启后，INPUT的高电平通过M21达到节点A，将M26开启；并且通过电容C11将高电平保存在节点A，同时将M25开启，将此时CLK2的低电平信号输出到输出端子Output n；当薄膜晶体管M26开启，INPUT高电平信号通过M26到达节点B，同时将薄膜晶体管M28打开，使VGL信号通过M28到达输出端子Output n。

在该阶段中，A点是高电平开启信号，使得M22开启，由M22和M23组成的反相器输出VGL低电平信号，该信号使M24断开；由M26和M27组成的反相器中，M26开启，向B点输出INPUT高电平信号。

第二阶段t2：CLK1和INPUT均由高电平信号，变成低电平信号，CLK2则由低电平信号变成高电平信号。节点A此时由于电容C21的电荷保持特性以及CLK2的脉冲信号影响，将仍然保持高电平信号，这样M25输出CLK2的高电平信号到Output n，在反相器M22和M23中，由于节点A保持高电平，因此该反相器输出VGH低电平信号，该信号使M24断开。在反相器M26和M27中，由于节点A保持高电平使M26保持导通，但由于INPUT是低电平信号，因此该反相器输出到节点B的就是低电平信号，使的薄膜晶体管M28处于断开状态，以使它不影响Ouput n的高电平信号的输出。由于Output n同时也是下一行移位寄存器SR n+1的INPUT信号，它使的移位寄存器（SR n+1）完成第一阶段动作。

第三阶段t3：CLK1再次变成高电平信号，将薄膜晶体管M21打开，而此时INPUT已经变成低电平信号，因此通过M21输出的是INPUT的低电平信号，该低电平信号到达节点A，使的反相器M26和M27中的M26断开，该反相器输出VGH+VTH的高电平开启信号到节点B，使得薄膜晶体管M28开启，Outputn变成VGL低电平信号。同时使另一反相器M22和M23中，由于M22关闭，使得该反相器也输出VGH+VTH的高电平信号，使得薄膜晶体管M24开启，也向节点A输出VGL的低电平信号，从而保证了Output n低电平输出不受影响。

第四阶段t4：INPUT和CLK1为低电平，CLK2为高电平，在此阶段中，由于M26和M27组成的反相器的作用，使得节点B一直为VGH+VTH的高电平信号，因此M28保持开启状态，由于M22和M23组成的反相器的作用，使得M24保持开启状态，节点A一直处于低电平，使得M25保持断开状态。

因此在整个移位寄存器的工作过程中，均避免了整个结构中有悬空的节点的存在，从而保证了在输出高电平信号之外的时间，移位寄存器单元的输出保持低电平信号，提高了输出稳定性，保证了该结构的使用性能。

需要说明的是，以上实施例所述的移位寄存器单元，是以薄膜晶体管均为P型TFT或者均为N型TFT为例进行说明的，但是并不限制本发明。例如，本发明实施例提供的移位寄存器单元的结构中，薄膜晶体管的类型也可以是混合的，即一个移位寄存器单元中，一部分TFT是P型TFT，另一部分TFT为N型TFT。

本发明实施例提供的一种显示设备，包括上述的阵列基板栅极驱动装置。

综上所述，本发明实施例提供的一种移位寄存器单元及阵列基板栅极驱动装置，通过第一输出控制模块和第二输出控制模块分别对第一输出模块和第二输出模块的输出控制，消除了移位寄存器单元结构中存在的悬空节点，提高了移位寄存器的稳定性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种移位寄存器单元，其特征在于，该移位寄存器单元包括输入模块、第一输出控制模块、第一输出模块、第二输出控制模块、第二输出模块；其中，

所述输入模块响应于第一时钟信号，用于将输入信号提供给第一输出控制节点；

所述第一输出控制模块响应于第一输出控制节点的信号和第一功率电压，用于将第二功率电压提供给第一输出控制节点；

所述第一输出模块响应于第一输出控制节点的信号，用于将第二时钟信号提供给输出端子；

所述第二输出控制模块响应于第一输出控制节点的信号和第一功率电压，将第三功率电压或者输入信号输出给第二输出控制节点；

所述第二输出模块响应于第二输出控制节点的信号，用于将第二功率电压提供给输出端子。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一薄膜晶体管，其栅极连接第一时钟信号，源极连接起始信号，漏极连接第一输出控制节点。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出控制模块，包括：第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管；其中，

第二薄膜晶体管的栅极连接第一输出控制节点，漏极连接第一功率电压，源极连接第三薄膜晶体管的漏极；

第三薄膜晶体管的栅极和源极连接第一功率电压，漏极连接第四薄膜晶体管的栅极；

第四薄膜晶体管的源极连接第一输出控制节点，漏极连接第二功率电压。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出模块，包括：

第五薄膜晶体管，其栅极连接第一输出控制节点，源极连接第二时钟信号，漏极连接输出端子；

电容，其第一端连接第一输出控制节点，第二端连接输出端子。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输出控制模块，包括：

第六薄膜晶体管，其栅极连接第一输出控制节点，漏极连接起始信号，源极连接第二输出控制节点；

第七薄膜晶体管，其栅极和源极连接第一功率电压，漏极连接第二输出控制节点。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输出模块包括第八薄膜晶体管，其栅极连接第二输出控制节点，源极连接输出端子，漏极连接第二功率电压。

7.根据权利要求2~6任一权利要求所述的移位寄存器单元，其特征在于，

所有薄膜晶体管均为P型薄膜晶体管，所述第一功率电压低于所述第二功率电压，所述第三功率电压低于所述第一功率电压；或者，

所有薄膜晶体管均为N型薄膜晶体管，第一功率电压高于第二功率电压，所述第三功率电压高于第一功率电压。

8.一种阵列基板栅极驱动装置，包括级联的各级移位寄存器单元，其中，

第一级移位寄存器单元的输入信号端连接起始信号，第一级移位寄存器单元的输出端子连接第二级移位寄存器单元的输入信号端；其余每一级移位寄存器的输入信号端连接上一级移位寄存器单元的输出端子，每一级移位寄存器的输出端子连接下一级移位寄存器单元的输入信号端；其特征在于，所有级联的移位寄存器单元均为权利要求1~7任一权利要求所述的移位寄存器单元。

9.一种显示设备，其特征在于，所述装置包括如权利要求8所述的阵列基板栅极驱动装置。

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