CN106157867A - 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。移位寄存器单元包括：输入单元；复位单元；第一上拉节点控制单元；第二上拉节点控制单元，当下拉节点的电位为第一电平时控制上拉节点与第二电平输出端连接；第一下拉节点控制单元，在复位阶段控制下拉节点的电位为第一电平；第二下拉节点控制单元，当上拉节点的电位为第一电平时控制下拉节点与第二电平输出端连接；栅极驱动信号输出单元；进位信号输出单元，在上拉节点和下拉节点的控制下控制进位信号输出端输出进位信号。本发明解决现有技术中栅极驱动电路驱动能力低并不能通过设置不同电平值的低电平从而导致栅极驱动信号可能会不能正常输出的问题。

Description

移位寄存器单元、驱动方法、栅极驱动电路和显示装置

技术领域

本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。

背景技术

现有的移位寄存器单元是通过栅极驱动信号输出端直接为相邻级的移位寄存器单元提供输入信号、复位信号，因此驱动能力差。现有的移位寄存器单元不能控制当下拉节点的电位为第一电平时控制上拉节点的电位为第二电平，当上拉节点的电位为第一电平时控制下拉节点的电位为第二电平，不能保证上拉节点的电位在复位阶段和输出截止保持阶段保持为第二电平，也不能保证下拉节点的电位在输入阶段和输出阶段保持为第二电平，因此不能保证栅极驱动信号正常输出。现有的移位寄存器单元控制当上拉节点的电位和下拉节点的电位为低电平时，该低电平值与栅极驱动信号的低电平值相同，有可能会导致栅极驱动信号输出晶体管不能很好的关断，从而影响栅极驱动信号的正常输出。

发明内容

本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中栅极驱动电路驱动能力低并不能通过设置不同电平值的低电平从而导致栅极驱动信号和进位信号可能会不能正常输出的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括栅极驱动信号输出端和进位信号输出端，还包括：

输入单元，分别与输入端、第一电平输出端和上拉节点连接；

复位单元，分别与复位端、第二电平输出端和所述上拉节点连接，用于在复位阶段在由所述复位端接入的复位信号的控制下控制所述上拉节点与所述第二电平输出端连接；

第一上拉节点控制单元，与所述上拉节点连接，用于在输出阶段控制自举拉升所述上拉节点的电位；

第二上拉节点控制单元，分别与所述上拉节点、下拉节点和所述第二电平输出端连接，用于当所述下拉节点的电位为第一电平时控制所述上拉节点与所述第二电平输出端连接；

第一下拉节点控制单元，与所述下拉节点连接，用于在复位阶段控制所述下拉节点的电位为第一电平；

第二下拉节点控制单元，分别与所述下拉节点、所述上拉节点和所述第二电平输出端连接，用于当所述上拉节点的电位为第一电平时控制所述下拉节点与所述第二电平输出端连接；

栅极驱动信号输出单元，分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端和第三电平输出端连接；

进位信号输出单元，分别与所述上拉节点、所述下拉节点、所述进位信号输出端和所述第三电平输出端连接，用于在所述上拉节点和所述下拉节点的控制下控制所述进位信号输出端输出进位信号；

所述输入端与相邻上一级的进位信号输出端连接，所述复位端与相邻下一级的进位信号输出端连接；

当所述栅极驱动信号输出单元包括的晶体管和所述进位信号输出单元包括的晶体管为n型晶体管时，第二电平小于第三电平；

当所述栅极驱动信号输出单元包括的晶体管和所述进位信号输出单元包括的晶体管为p型晶体管时，第二电平大于第三电平。

具体的，所述进位信号和由所述栅极驱动信号输出端输出的栅极驱动信号相同。

具体的，所述第二上拉节点控制单元包括：第一晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第二电平输出端连接；

所述第二下拉节点控制单元包括：第二晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第二电平输出端连接。

具体的，所述进位信号输出单元包括：

第三晶体管，栅极与所述上拉节点连接，第一极与第一时钟信号输出端连接，第二极与所述进位信号输出端连接；以及，

第四晶体管，栅极与所述下拉节点连接，第一极与所述进位信号输出端连接，第二极与所述第三电平输出端连接。

具体的，由所述输入端接入输入信号；

所述输入单元用于在输入阶段在所述输入信号的控制下控制所述上拉节点与所述第一电平输出端连接；

所述栅极驱动信号输出单元，还与第一时钟信号输出端连接，用于在输入阶段和输出阶段在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第一时钟信号输出端连接，在复位阶段和输出截止保持阶段在所述下拉节点的控制下控制所述栅极驱动信号输出端与所述第三电平输出端连接。

具体的，所述第一上拉节点控制单元包括第一存储电容；

所述第一存储电容连接于所述上拉节点和所述进位信号输出端之间；或者，所述第一存储电容连接于所述上拉节点和所述栅极驱动信号输出端之间。

具体的，所述第一下拉节点控制单元包括：第五晶体管，栅极和第一极都与第二时钟信号输出端连接，第二极与所述下拉节点连接；以及，

第二存储电容，第一端与所述下拉节点连接，第二端与所述第三电平输出端连接；

第二时钟信号与第一时钟信号反相。

所述栅极驱动信号输出单元包括：

第六晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输出端连接，第二极与所述栅极驱动信号输出端连接；以及，

第七晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第三电平输出端连接。

具体的，所述栅极驱动信号输出单元，还与第二时钟信号输出端连接，还用于当第二时钟信号为第一电平时控制所述栅极驱动信号输出端与所述第三电平输出端连接。

具体的，当所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管都为n型晶体管时，所述第三电平为第一低电平，所述第二电平为第二低电平，所述第二低电平小于第一低电平，所述第一电平为高电平。

具体的，当所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管都为p型晶体管时，所述第三电平为第一低电平，所述第二电平为第二低电平，所述第二低电平大于第一低电平，所述第一电平为高电平。

本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：

在每一显示周期的输入阶段，输入单元控制上拉节点的电位为第一电平，第二下拉节点控制单元控制下拉节点与第二电平输出端连接，进位信号输出单元控制进位信号输出端输出第三电平，栅极驱动信号输出单元控制栅极驱动信号输出端输出第三电平；

在每一显示周期的输出阶段，第一上拉节点控制单元控制自举拉升所述上拉节点的电位，第二下拉节点控制单元继续控制下拉节点与第二电平输出端连接，进位信号输出单元控制进位信号输出端输出第一电平，栅极驱动信号输出单元控制栅极驱动信号输出端输出第一电平；

在每一显示周期的复位阶段，复位单元在由复位端接入的复位信号的控制下控制所述上拉节点与所述第二电平输出端连接，第一下拉节点控制单元控制所述下拉节点的电位为第一电平，第二上拉节点控制单元控制所述上拉节点与第二电平输出端连接，进位信号输出单元控制进位信号输出端输出第三电平，栅极驱动信号输出单元控制栅极驱动信号输出端输出第三电平；

在每一显示周期的输出截止保持阶段，第一下拉节点控制单元控制所述下拉节点的电位保持为第一电平，第二上拉节点控制单元控制所述上拉节点与第二电平输出端连接，进位信号输出单元控制进位信号输出端继续输出第三电平，栅极驱动信号输出单元控制栅极驱动信号输出端继续输出第三电平。

本发明还提供了一种栅极驱动电路，包括上述的移位寄存器单元；

所述移位寄存器单元的输入端与相邻上一级移位寄存器单元的进位信号输出端连接，所述移位寄存器单元的复位端与相邻下一级移位寄存器单元的进位信号输出端连接。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置通过复位单元在复位阶段控制所述上拉节点与所述第二电平输出端连接，通过第二上拉节点控制单元控制当下拉节点的电位为第一电平时控制上拉节点的电位为第二电平，通过第二下拉节点控制单元控制当上拉节点的电位为第一电平时控制下拉节点的电位为第二电平，以能保证在输入阶段和输出阶段下拉节点的电位保持电位为第二电平，在复位阶段和输出截止保持阶段上拉节点PU的电位保持电位为第二电平，以提升移位寄存器单元的稳定性，并本发明实施例所述的移位寄存器单元通过设置不同的电平值以保证从而导致栅极驱动信号和进位信号能够正常输出，并本发明实施例所述的移位寄存器单元通过进位信号输出端为上一级移位寄存器单元提供复位信号，为下一级移位寄存器单元提供输入信号，提高移位寄存器单元的驱动能力。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明另一实施例所述的移位寄存器单元的结构图；

图3是本发明又一实施例所述的移位寄存器单元的结构图；

图4是本发明再一实施例所述的移位寄存器单元的结构图；

图5是本发明另一实施例所述的移位寄存器单元的结构图；

图6是本发明又一实施例所述的移位寄存器单元的结构图；

图7是本发明所述的移位寄存器单元的一具体实施例的电路图；

图8是本发明所述的移位寄存器单元的该具体实施例的工作时序图；

图9是本发明实施例所述的栅极驱动电路的结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明实施例所述的移位寄存器单元包括栅极驱动信号输出端G_N和进位信号输出端Out_N，还包括：

输入单元11，分别与输入端、第一电平输出端V1和上拉节点PU连接；

复位单元12，分别与复位端、第二电平输出端V2和所述上拉节点PU连接，用于在复位阶段在由所述复位端Reset接入的复位信号的控制下控制所述上拉节点PU与所述第二电平输出端V2连接；

第一上拉节点控制单元13，与所述上拉节点PU连接，用于在输出阶段控制自举拉升所述上拉节点PU的电位；

第二上拉节点控制单元14，分别与所述上拉节点PU、下拉节点PD和所述第二电平输出端V2连接，用于当所述下拉节点PD的电位为第一电平时控制所述上拉节点PU与所述第二电平输出端V2连接；

第一下拉节点控制单元15，与所述下拉节点PD连接，用于在复位阶段控制所述下拉节点PD的电位为第一电平；

第二下拉节点控制单元16，分别与所述下拉节点PD、所述上拉节点PU和所述第二电平输出端V2连接，用于当所述上拉节点PU的电位为第一电平时控制所述下拉节点PD与所述第二电平输出端V2连接；

栅极驱动信号输出单元17，分别与所述上拉节点PU、所述下拉节点PD、所述栅极驱动信号输出端G_N和第三电平输出端V3连接；

进位信号输出单元18，分别与所述上拉节点PU、所述下拉节点PD、所述进位信号输出端Out_N和所述第三电平输出端V3连接，用于在所述上拉节点PU和所述下拉节点PD的控制下控制所述进位信号输出端输出进位信号；

当所述栅极驱动信号输出单元17包括的晶体管和所述进位信号输出单元18包括的晶体管为n型晶体管时，第二电平小于第三电平，以控制该晶体管在相应的阶段能确保关断；

当所述栅极驱动信号输出单元包括的晶体管和所述进位信号输出单元包括的晶体管为p型晶体管时，第二电平大于第三电平，以控制该晶体管在相应的阶段能确保关断；

所述输入端与相邻上一级的进位信号输出端Out_N-1连接，所述复位端与相邻下一级的进位信号输出端Out_N+1连接。

本发明实施例所述的移位寄存器单元通过复位单元在复位阶段控制所述上拉节点与所述第二电平输出端连接，通过第二上拉节点控制单元控制当下拉节点的电位为第一电平时控制上拉节点的电位为第二电平，通过第二下拉节点控制单元控制当上拉节点的电位为第一电平时控制下拉节点的电位为第二电平，以能保证在输入阶段和输出阶段下拉节点PD的电位保持电位为第二电平，在复位阶段和输出截止保持阶段上拉节点PU的电位保持电位为第二电平，以提升移位寄存器单元的稳定性，本发明实施例所述的移位寄存器单元通过设置不同的电平值以保证从而导致栅极驱动信号和进位信号能够正常输出，并本发明实施例所述的移位寄存器单元通过进位信号输出端为上一级移位寄存器单元提供复位信号，为下一级移位寄存器单元提供输入信号，提高移位寄存器单元的驱动能力。

优选的，所述进位信号和由所述栅极驱动信号输出端输出的栅极驱动信号相同，从而可以采用进位信号来替代栅极驱动信号为上一级移位寄存器单元提供复位信号并为下一级移位寄存器单元提供输入信号。

具体的，如图2所示，所述第二上拉节点控制单元14可以包括：第一晶体管M1，栅极与所述下拉节点PD连接，第一极与所述上拉节点PU连接，第二极与所述第二电平输出端V2连接；

所述第二下拉节点控制单元16可以包括：第二晶体管M2，栅极与所述上拉节点PU连接，第一极与所述下拉节点PD连接，第二极与所述第二电平输出端V2连接。

在图2中，M1和M2为n型晶体管，但是在实际操作时，M1和M2也可以为p型晶体管，对晶体管的类型不作限定。

具体的，如图3所示，所述进位信号输出单元18可以包括：

第三晶体管M3，栅极与所述上拉节点PU连接，第一极与第一时钟信号输出端连接，第二极与所述进位信号输出端Out_N连接；以及，

第四晶体管M4，栅极与所述下拉节点PD连接，第一极与所述进位信号输出端Out_N连接，第二极与所述第三电平输出端V3连接；

所述第一时钟信号输出端输出第一时钟信号CLK。

在图3中，M3和M4为n型晶体管，但是在实际操作时，M3和M4也可以为p型晶体管，对晶体管的类型不作限定。

根据一种具体实施方式，由所述输入端接入输入信号；

所述输入单元用于在输入阶段在所述输入信号的控制下控制所述上拉节点与所述第一电平输出端连接；

如图4所示，所述栅极驱动信号输出单元17，还与第一时钟信号输出端(所述第一时钟信号输出端输出第一时钟信号CLK)连接，用于在输入阶段和输出阶段在所述上拉节点PU的控制下控制所述栅极驱动信号输出端G_N与所述第一时钟信号输出端连接，在复位阶段和输出截止保持阶段在所述下拉节点PD的控制下控制所述栅极驱动信号输出端G_N与所述第三电平输出端V3连接。

具体的，所述第一上拉节点控制单元可以包括第一存储电容；

所述第一存储电容连接于所述上拉节点和所述进位信号输出端之间；或者，所述第一存储电容连接于所述上拉节点和所述栅极驱动信号输出端之间。

具体的，如图5所示，所述第一下拉节点控制单元15可以包括：第五晶体管M5，栅极和第一极都与第二时钟信号输出端连接，第二极与所述下拉节点PD连接；以及，

第二存储电容C2，第一端与所述下拉节点PD连接，第二端与所述第三电平输出端V3连接；

所述第二时钟信号输出端输出第二时钟信号CLKB；

第二时钟信号CLKB与第一时钟信号CLK反相。

在图5中，M5为n型晶体管，但是在实际操作时，M5也可以为p型晶体管，对晶体管的类型不作限定。

具体的，所述栅极驱动信号输出单元包括：

第六晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输出端连接，第二极与所述栅极驱动信号输出端连接；以及，

第七晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第三电平输出端连接。

具体的，如图6所示，所述栅极驱动信号输出单元17，还与第二时钟信号输出端(所述第二时钟信号输出端输出第二时钟信号CLKB)连接，还用于当第二时钟信号CLKB为第一电平时控制所述栅极驱动信号输出端G_N与所述第三电平输出端V3连接。

具体的，当所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管都为n型晶体管时，所述第三电平为第一低电平，所述第二电平为第二低电平，所述第二低电平小于第一低电平，所述第一电平为高电平。

具体的，当所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管都为p型晶体管时，所述第三电平为第一低电平，所述第二电平为第二低电平，所述第二低电平大于第一低电平，所述第一电平为高电平。

并且，本发明实施例所述的移位寄存器单元应用于栅极驱动电路时，可以实现双向扫描，即可以正向扫描也可以反向扫描，以下的具体实施例是以能够实现正向扫描的移位寄存器单元来说明的，在实际操作时如果想要实现反向扫描，仅需要将输入端和复位端对调，并将下图7中的VDD改为VSS2，再将下图7中的M12的源极改为接入VDD即可。

下面通过一具体实施例来说明本发明所述的移位寄存器单元。

如图7所示，本发明所述的移位寄存器单元的一具体实施例包括栅极驱动信号输出端G_N、进位信号输出端Out_N、输入单元61、复位单元62、第一上拉节点控制单元63、第二上拉节点控制单元64、第一下拉节点控制单元65、第二下拉节点控制单元66、栅极驱动信号输出单元67和进位信号输出单元68；

所述第二上拉节点控制单元64包括：第一晶体管M1，栅极与下拉节点PD连接，漏极与上拉节点PU连接，源极接入第二低电平VSS2；

所述第二下拉节点控制单元66包括：第二晶体管M2，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，第二极接入所述第二低电平VSS2。

所述进位信号输出单元68包括：

第三晶体管M3，栅极与所述上拉节点PU连接，漏极与输出第一时钟信号CLK的第一时钟信号输出端连接，源极与所述进位信号输出端Out_N连接；以及，

第四晶体管M4，栅极与所述下拉节点PD连接，漏极与所述进位信号输出端Out_N连接，源极接入第一低电平VSS1；

所述第一上拉节点控制单元63包括第一存储电容C1；

所述第一存储电容C1连接于所述上拉节点PU和所述进位信号输出端Out_N之间；

所述第一下拉节点控制单元65包括：第五晶体管M5，栅极和漏极都与输出第二时钟信号CLKB的第二时钟信号输出端连接，漏极与所述下拉节点PD连接；以及，

第二存储电容C2，第一端与所述下拉节点PD连接，第二端接入所述第一低电平VSS1；

第二时钟信号CLKB与第一时钟信号CLK反相；

所述栅极驱动信号输出单元67包括：

第六晶体管M6，栅极与所述上拉节点PU连接，漏极与输出第一时钟信号CLK的第一时钟信号输出端连接，源极与所述栅极驱动信号输出端G_N连接；

第七晶体管M7，栅极与所述下拉节点PD连接，漏极与所述栅极驱动信号输出端G_N连接，源极接入第一低电平VSS1；以及，

第八晶体管M8，栅极与输出第二时钟信号CLKB的第二时钟信号输出端连接，漏极与所述栅极驱动信号输出端G_N连接，源极接入第一低电平VSS1；

所述输入单元61包括：

第九晶体管M9，栅极与相邻上一级的进位信号输出端Out_N-1连接，漏极接入高电平VDD；以及，

第十晶体管M10，栅极与相邻上一级的进位信号输出端Out_N-1连接，漏极与所述第九晶体管M9的源极连接，源极与所述上拉节点PU连接；

所述复位单元62包括：

第十一晶体管M11，栅极与相邻下一级的进位信号输出端Out_N+1连接，漏极与所述上拉节点PU连接；以及，

第十二晶体管M12，栅极与相邻下一级的进位信号输出端Out_N+1连接，漏极与所述第十一晶体管M11的源极连接，源极接入第二低电平VSS2；

VSS2<VSS1<0。

在图7中，所有晶体管都为n型晶体管，但是实际操作时，各晶体管也可以被替换为p型晶体管，对晶体管的类型不作限定。

如图8所示，本发明如图7所示的移位寄存器单元的具体实施例在工作时，

在一显示周期的输入阶段T1，Out_N-1输出高电平，Out_N+1输出低电平，CLK为低电平，CLKB为高电平，M9和M10都导通，PU接入VDD，以对C1进行预充电，使得M3和M6都导通，但是由于此时CLK为低电平，因此Out_N和G_N都输出低电平；并此时M2导通，对C2放电，以使得PD的电位被拉低为VSS2，M1断开，并由于VSS2小于VSS1，因此可以保证M4和M7断开，由于将M4的栅极电位设置为小于M4的源极电位，并将M7的栅极电位设置为小于M7的源极电位，也可以保证M4和M7关断，保证栅极驱动信号和进位信号正常输出，并由于此时CLKB为高电平，因此M8导通，进一步将G_N输出的栅极驱动信号的电位拉低为VSS1；

在一显示周期的输出阶段T2，Out_N-1和Out_N+1都输出低电平，CLK为高电平，CLKB为低电平，PU的电位被C1自举拉升而进一步升高，Out_N和G_N都输出高电平，此时PD的电位被导通的M2保持拉低为VSS2，从而M1断开，并由于M4的源极和M7的源极都接入VSS1，由于将M4的栅极电位设置为小于M4的源极电位，并将M7的栅极电位设置为小于M7的源极电位，也可以保证M4和M7关断，保证栅极驱动信号和进位信号正常输出；

在一显示周期的复位阶段T3，Out_N-1输出低电平，Out_N+1输出高电平，CLK为低电平，CLKB为高电平，M11和M12都导通，以控制PU接入VSS2，M8也导通，以控制G_N接入VSS1，M5也导通，以将PD的电位拉高为高电平，对C2充电，从而使得M1导通，从而控制PU的电位被拉低为VSS2，并且此时M4和M7都导通，以使得Out_N和G_N都输出VSS1，则M3的栅极电位VSS2小于M3的源极电位VSS1，可以确保M3此时关断，并M6的栅极电位VSS2小于M6的源极电位VSS1，可以确保M6此时关断，以保证栅极驱动信号和进位正常输出；

在一显示周期的输出截止保持阶段T4，Out_N-1和Out_N+1都输出低电平，CLK间隔输出高电平和低电平，CLKB间隔输出低电平和高电平，当CLKB为高电平时，继续将PD的电位拉高为高电平，当CLKB为低电平时C2维持PD的电位为高电平，M1导通，从而控制PU的电位被拉低为VSS2，并且此时M4和M7都导通，以使得Out_N和G_N都输出VSS1，则M3的栅极电位VSS2小于M3的源极电位VSS1，可以确保M3此时关断，并M6的栅极电位VSS2小于M6的源极电位VSS1，可以确保M6此时关断，以保证栅极驱动信号和进位正常输出，直至下一个显示周期的输入阶段开始。

与现有技术相比，本发明所述的移位寄存器单元的该具体实施例增加了M3和M4，以控制进位信号输出，并通过进位信号输出端为上一级移位寄存器单元和下一级移位寄存器单元提供输入信号、复位信号，以增强驱动能力。

本发明所述的移位寄存器单元的该具体实施例通过采用两个电平值不同的低电平信号，以在复位阶段T3和输出截止保持阶段T4将PU的电位拉低为VSS2，在输入阶段T1和输出阶段T2将PU的电位拉低为VSS2，而M4的源极和M7的源极都接入VSS1，从而在复位阶段T3和输出截止保持阶段T4进位信号的电位和栅极驱动信号的电位都为VSS1，则可以保证在输出阶段T3和输出截止保持阶段T4可以保证M3和M6断开，在输入阶段T1和输出阶段T2保证M4和M7断开，以保证移位寄存器单元正常输出进位信号和栅极驱动信号。

本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：

在每一显示周期的输入阶段，输入单元控制上拉节点的电位为第一电平，第二下拉节点控制单元控制下拉节点与第二电平输出端连接，进位信号输出单元控制进位信号输出端输出第三电平，栅极驱动信号输出单元控制栅极驱动信号输出端输出第三电平；

在每一显示周期的输出阶段，第一上拉节点控制单元控制自举拉升所述上拉节点的电位，第二下拉节点控制单元继续控制下拉节点与第二电平输出端连接，进位信号输出单元控制进位信号输出端输出第一电平，栅极驱动信号输出单元控制栅极驱动信号输出端输出第一电平；

在每一显示周期的复位阶段，复位单元在由复位端接入的复位信号的控制下控制所述上拉节点与所述第二电平输出端连接，第一下拉节点控制单元控制所述下拉节点的电位为第一电平，第二上拉节点控制单元控制所述上拉节点与第二电平输出端连接，进位信号输出单元控制进位信号输出端输出第三电平，栅极驱动信号输出单元控制栅极驱动信号输出端输出第三电平；

在每一显示周期的输出截止保持阶段，第一下拉节点控制单元控制所述下拉节点的电位保持为第一电平，第二上拉节点控制单元控制所述上拉节点与第二电平输出端连接，进位信号输出单元控制进位信号输出端继续输出第三电平，栅极驱动信号输出单元控制栅极驱动信号输出端继续输出第三电平。

本发明实施例所述的栅极驱动电路包括上述的移位寄存器单元；

所述移位寄存器单元的输入端与相邻上一级移位寄存器单元的进位信号输出端连接，所述移位寄存器单元的复位端与相邻下一级移位寄存器单元的进位信号输出端连接。

如图9所示，本发明实施例所述的栅极驱动电路包括多级移位寄存器单元；

图9中示出的为第一级移位寄存器单元S1和第二级移位寄存器S2；

第一级移位寄存器单元S1的输入端Input接入起始信号STV；

第一级移位寄存器单元S1的复位端Reset与第二级移位寄存器单元S2的进位信号输出端连接；

第二级移位寄存器单元S2的输入端Input与第一级移位寄存器单元S1的进位信号输出端连接；

第二级移位寄存器单元S2的复位端Reset与第三级移位寄存器单元的进位信号输出端连接(图9中未示出第三级移位寄存器单元)。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (13)

1.一种移位寄存器单元，其特征在于，包括栅极驱动信号输出端和进位信号输出端，还包括：

输入单元，分别与输入端、第一电平输出端和上拉节点连接；

复位单元，分别与复位端、第二电平输出端和所述上拉节点连接，用于在复位阶段在由所述复位端接入的复位信号的控制下控制所述上拉节点与所述第二电平输出端连接；

第一上拉节点控制单元，与所述上拉节点连接，用于在输出阶段控制自举拉升所述上拉节点的电位；

第二上拉节点控制单元，分别与所述上拉节点、下拉节点和所述第二电平输出端连接，用于当所述下拉节点的电位为第一电平时控制所述上拉节点与所述第二电平输出端连接；

第一下拉节点控制单元，与所述下拉节点连接，用于在复位阶段控制所述下拉节点的电位为第一电平；

第二下拉节点控制单元，分别与所述下拉节点、所述上拉节点和所述第二电平输出端连接，用于当所述上拉节点的电位为第一电平时控制所述下拉节点与所述第二电平输出端连接；

栅极驱动信号输出单元，分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端和第三电平输出端连接；

进位信号输出单元，分别与所述上拉节点、所述下拉节点、所述进位信号输出端和所述第三电平输出端连接，用于在所述上拉节点和所述下拉节点的控制下控制所述进位信号输出端输出进位信号；

所述输入端与相邻上一级的进位信号输出端连接，所述复位端与相邻下一级的进位信号输出端连接；

当所述栅极驱动信号输出单元包括的晶体管和所述进位信号输出单元包括的晶体管为n型晶体管时，第二电平小于第三电平；

当所述栅极驱动信号输出单元包括的晶体管和所述进位信号输出单元包括的晶体管为p型晶体管时，第二电平大于第三电平。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述进位信号和由所述栅极驱动信号输出端输出的栅极驱动信号相同。

3.如权利要求2所述的移位寄存器单元，其特征在于，所述第二上拉节点控制单元包括：第一晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第二电平输出端连接；

所述第二下拉节点控制单元包括：第二晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第二电平输出端连接。

4.如权利要求3所述的移位寄存器单元，其特征在于，所述进位信号输出单元包括：

第三晶体管，栅极与所述上拉节点连接，第一极与第一时钟信号输出端连接，第二极与所述进位信号输出端连接；以及，

第四晶体管，栅极与所述下拉节点连接，第一极与所述进位信号输出端连接，第二极与所述第三电平输出端连接。

5.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，由所述输入端接入输入信号；

所述输入单元用于在输入阶段在所述输入信号的控制下控制所述上拉节点与所述第一电平输出端连接；

所述栅极驱动信号输出单元，还与第一时钟信号输出端连接，用于在输入阶段和输出阶段在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第一时钟信号输出端连接，在复位阶段和输出截止保持阶段在所述下拉节点的控制下控制所述栅极驱动信号输出端与所述第三电平输出端连接。

6.如权利要求1至4中任一权利要求所述的移位寄存器单元，其特征在于，所述第一上拉节点控制单元包括第一存储电容；

所述第一存储电容连接于所述上拉节点和所述进位信号输出端之间；或者，所述第一存储电容连接于所述上拉节点和所述栅极驱动信号输出端之间。

7.如权利要求5所述的移位寄存器单元，其特征在于，所述第一下拉节点控制单元包括：第五晶体管，栅极和第一极都与第二时钟信号输出端连接，第二极与所述下拉节点连接；以及，

第二存储电容，第一端与所述下拉节点连接，第二端与所述第三电平输出端连接；

第二时钟信号与第一时钟信号反相。

所述栅极驱动信号输出单元包括：

第六晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输出端连接，第二极与所述栅极驱动信号输出端连接；以及，

第七晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第三电平输出端连接。

8.如权利要求7所述的移位寄存器单元，其特征在于，所述栅极驱动信号输出单元，还与第二时钟信号输出端连接，还用于当第二时钟信号为第一电平时控制所述栅极驱动信号输出端与所述第三电平输出端连接。

9.如权利要求7所述的移位寄存器单元，其特征在于，当所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管都为n型晶体管时，所述第三电平为第一低电平，所述第二电平为第二低电平，所述第二低电平小于第一低电平，所述第一电平为高电平。

10.如权利要求7所述的移位寄存器单元，其特征在于，当所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管都为p型晶体管时，所述第三电平为第一低电平，所述第二电平为第二低电平，所述第二低电平大于第一低电平，所述第一电平为高电平。

11.一种移位寄存器单元的驱动方法，应用于如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：

在每一显示周期的输入阶段，输入单元控制上拉节点的电位为第一电平，第二下拉节点控制单元控制下拉节点与第二电平输出端连接，进位信号输出单元控制进位信号输出端输出第三电平，栅极驱动信号输出单元控制栅极驱动信号输出端输出第三电平；

在每一显示周期的输出阶段，第一上拉节点控制单元控制自举拉升所述上拉节点的电位，第二下拉节点控制单元继续控制下拉节点与第二电平输出端连接，进位信号输出单元控制进位信号输出端输出第一电平，栅极驱动信号输出单元控制栅极驱动信号输出端输出第一电平；

在每一显示周期的复位阶段，复位单元在由复位端接入的复位信号的控制下控制所述上拉节点与所述第二电平输出端连接，第一下拉节点控制单元控制所述下拉节点的电位为第一电平，第二上拉节点控制单元控制所述上拉节点与第二电平输出端连接，进位信号输出单元控制进位信号输出端输出第三电平，栅极驱动信号输出单元控制栅极驱动信号输出端输出第三电平；

在每一显示周期的输出截止保持阶段，第一下拉节点控制单元控制所述下拉节点的电位保持为第一电平，第二上拉节点控制单元控制所述上拉节点与第二电平输出端连接，进位信号输出单元控制进位信号输出端继续输出第三电平，栅极驱动信号输出单元控制栅极驱动信号输出端继续输出第三电平。

12.一种栅极驱动电路，其特征在于，包括如权利要求1至10中任一权利要求所述的移位寄存器单元；

所述移位寄存器单元的输入端与相邻上一级移位寄存器单元的进位信号输出端连接，所述移位寄存器单元的复位端与相邻下一级移位寄存器单元的进位信号输出端连接。

13.一种显示装置，其特征在于，包括如权利要求12所述的栅极驱动电路。