CN110534048A - 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。所述移位寄存器单元包括输入端、栅极驱动信号输出端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、输入模块、上拉节点控制模块、下拉节点控制模块、栅极驱动输出模块和进位信号输出模块；输入模块分别与所述输入端、第二时钟信号输入端和上拉节点连接；上拉节点控制模块分别与上拉节点、下拉节点、第一时钟信号输入端和所述第一电压输入端连接；所述下拉节点控制模块分别与下拉节点、上拉节点、第一时钟信号输入端、第一电压输入端和第二电压输入端连接。本发明利于实现窄边框并能提升栅极驱动信号稳定性。

Description

移位寄存器单元、驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
背景技术
目前显示面板分辨率越来越高，显示器的栅极驱动电路的输出端和源极驱动电路的输出端较多，驱动电路长度的增加会增加Bonding(绑定)。为了解决以上问题，显示面板厂商越来越多采用GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)技术，这样不仅可以省去Gate COF(Chip On Flex,or,Chip On Film覆晶薄膜)Bonding，还可以实现显示面板窄边框设计。然而目前现有GOA电路设计较复杂(采用的时钟信号的个数多，并采用的晶体管的个数多)，噪声明显。并现有的栅极驱动电路中的移位寄存器单元直接通过其栅极驱动信号输出端为相邻下一级移位寄存器单元提供输入信号，从而产生栅极驱动信号输出端需要为相邻下一级移位寄存器单元提供输入信号而导致驱动能力不足的问题，进而导致会栅极驱动信号输出稳定性低。
发明内容
本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有的栅极驱动电路采用的时钟信号线的个数以及采用的晶体管的个数多，从而不利于实现窄边框，并栅极驱动信号输出稳定性低的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括输入端、栅极驱动信号输出端、进位信号输出端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、输入模块、上拉节点控制模块、下拉节点控制模块、栅极驱动输出模块和进位信号输出模块，其中，
所述输入模块分别与所述输入端、第二时钟信号输入端和上拉节点连接，用于在输入阶段，在所述第二时钟信号输入端的控制下，将由所述输入端接入的输入信号写入所述上拉节点；
所述上拉节点控制模块分别与所述上拉节点、下拉节点、第一时钟信号输入端和第一电压输入端连接，用于在复位阶段，在所述第一时钟信号输入端和所述下拉节点的控制下，将第一电压写入所述上拉节点；所述第一电压输入端用于输入所述第一电压；
所述下拉节点控制模块分别与下拉节点、上拉节点、第一时钟信号输入端、第一电压输入端和第二电压输入端连接，用于在输入阶段和输出阶段，在所述上拉节点的控制下，将所述第一电压写入所述下拉节点，并在复位阶段，在所述第一时钟信号输入端的控制下，将第二电压写入所述下拉节点；所述第二电压输入端用于输入所述第二电压；
所述栅极驱动输出模块分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第三时钟信号输入端和第三电压输入端连接，用于在输入阶段和输出阶段，在所述上拉节点的控制下，通过所述栅极驱动信号输出端输出第三时钟信号，并在复位阶段，在所述下拉节点的控制下，通过所述栅极驱动信号输出端输出第三电压；所述第三时钟信号输入端用于输入所述第三时钟信号，所述第三电压输入端用于输入所述第三电压；
所述进位信号输出模块分别与所述上拉节点、所述下拉节点、所述进位信号输出端、所述第三时钟信号输入端和所述第三电压输入端连接，用于控制所述上拉节点的电位，并在所述输入阶段和所述输出阶段，在所述上拉节点的控制下，通过所述进位信号输出端输出所述第三时钟信号，在所述复位阶段，在所述下拉节点的控制下，通过所述进位信号输出端输出所述第三电压。
实施时，所述下拉节点控制模块还用于在设置于所述输入阶段之前的重置阶段，在所述第一时钟信号输入端的控制下，将所述第二电压写入所述下拉节点。
实施时，所述下拉节点控制模块包括：第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一电压输入端连接；以及，
第二下拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第二电压输入端连接，第二极与所述下拉节点连接。
实施时，所述下拉节点控制模块还用于在所述输入阶段和所述输出阶段，在所述上拉节点的控制下，将第一时钟信号写入所述下拉节点；
所述第一时钟信号输入端用于输入所述第一时钟信号。
实施时，所述下拉节点控制模块还包括：第三下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一时钟信号输入端连接。
实施时，所述上拉节点控制模块还用于在所述重置阶段，在所述第一时钟信号输入端和所述下拉节点的控制下，将所述第一电压写入所述上拉节点。
实施时，所述上拉节点控制模块包括：第一上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉节点连接；以及，
第二上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述第一上拉节点控制晶体管的第二极连接，第二极与所述第一电压输入端连接。
实施时，所述栅极驱动输出模块包括：第一栅极驱动输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
第二栅极驱动输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第三电压输入端连接；
所述进位信号输出模块包括：第一进位信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述进位信号输出端连接；
第二进位信号输出晶体管，栅极与所述下拉节点连接，第一极与所述进位信号输出端连接，第二极与所述第三电压输入端连接，以及，
存储电容，第一端与所述上拉节点连接，第二端与所述进位信号输出端连接。
实施时，所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管都为n型晶体管，所述第一电压输入端输入的第一电压小于所述第三电压输入端输入的第三电压；或者，
所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管都为p型晶体管，所述第一电压输入端输入的第一电压大于所述第三电压输入端输入的第三电压。
实施时，所述输入模块包括：输入晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述输入端连接。
本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，每一显示周期包括依次设置的输入阶段、输出阶段和复位阶段，所述移位寄存器单元的驱动方法包括：
在所述输入阶段，输入端接入输入信号，输入模块在第二时钟信号输入端的控制下，将所述输入信号写入上拉节点，以使得所述上拉节点的电位为有效电平；
在所述输出阶段，进位信号输出模块控制所述上拉节点的电位仍为有效电平；
在所述输入阶段和所述输出阶段，下拉节点控制模块在所述上拉节点的控制下将第一电压写入下拉节点，栅极驱动输出模块在所述上拉节点的控制下，通过栅极驱动信号输出端输出第三时钟信号；进位信号输出模块在所述上拉节点的控制下，通过进位信号输出端输出第三时钟信号；
在所述复位阶段，上拉节点控制模块在第一时钟信号输入端和所述下拉节点的控制下，将第一电压写入所述上拉节点；栅极驱动输出模块在所述上拉节点的控制下，停止通过所述栅极驱动信号输出端输出所述第三时钟信号，所述进位信号输出模块在所述上拉节点的控制下，停止通过所述进位信号输出端输出第三时钟信号；所述下拉节点控制模块在所述上拉节点的控制下，停止写入所述第一电压至所述下拉节点，所述下拉节点控制模块在所述第一时钟信号输入端的控制下，将第二电压写入所述下拉节点，栅极驱动输出模块在所述下拉节点的控制下，通过所述栅极驱动信号输出端输出第三电压，所述进位信号输出模块在所述下拉节点的控制下，通过所述进位信号输出端输出第三电压。
实施时，本发明所述的移位寄存器单元的驱动方法还包括：
在所述输入阶段和所述输出阶段，所述下拉节点控制模块在所述上拉节点的控制下，将第一时钟信号写入所述下拉节点；
在所述复位阶段，所述下拉节点控制模块在所述上拉节点的控制下，停止将所述第一时钟信号写入所述下拉节点。
实施时，所述显示周期还包括设置于所述输入阶段之前的重置阶段；所述移位寄存器单元的驱动方法还包括：
在所述重置阶段，所述下拉节点控制模块在所述第一时钟信号输入端的控制下，将第二电压写入所述下拉节点，所述上拉节点控制模块在所述第一时钟信号输入端和所述下拉节点的控制下，将第一电压写入所述上拉节点。
实施时，所述栅极驱动输出模块包括第一栅极驱动输出晶体管和第二栅极驱动输出晶体管；所述进位信号输出模块包括第一进位信号输出晶体管、第二进位信号输出晶体管和存储电容；
所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管都为n型晶体管，所述第一电压输入端输入的第一电压小于所述第三电压输入端输入的第三电压，以使得在所述输出阶段，所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管能够处于截止状态；或者，
所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管都为p型晶体管，所述第一电压输入端输入的第一电压大于所述第三电压输入端输入的第三电压，以使得在所述输出阶段，所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管能够处于截止状态。
本发明还提供了一种栅极驱动电路，包括多个级联的上述的移位寄存器单元；
除了最后一级移位寄存器单元之外，每一级所述移位寄存器单元包括的进位信号输出端与相邻下一级移位寄存器单元包括的输入端连接。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
本发明还提供了一种显示装置，其特征在于，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置采用的晶体管的个数和时钟信号线的个数少，结构简单，使得时序控制简洁方便，并且能够实现窄边框。并本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置采用进位信号输出模块提供进位信号，通过进位信号输出端为相邻下一级移位寄存器单元提供输入信号，以避免栅极驱动信号输出端需要为相邻下一级移位寄存器单元提供输入信号而导致驱动能力不足的问题，提升栅极驱动信号输出稳定性。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明所述的移位寄存器单元的一具体实施例的电路图；
图3是本发明所述的移位寄存器单元的该具体实施例的工作时序图；
图4是本发明实施例所述的栅极驱动电路包括的前四级移位寄存器单元之间的级联关系示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本发明实施例所述的移位寄存器单元，包括输入端STU、栅极驱动信号输出端GN_OUT、进位信号输出端CR、第一时钟信号输入端CLK1、第二时钟信号输入端CLK2、第三时钟信号输入端CLK3、输入模块11、上拉节点控制模块12、下拉节点控制模块13、栅极驱动输出模块15和进位信号输出模块16，其中，
所述输入模块11分别与所述输入端STU、第二时钟信号输入端CLK2和上拉节点Q连接，用于在输入阶段，在所述第二时钟信号输入端CLK2的控制下，将由所述输入端STU接入的输入信号写入所述上拉节点PU；
所述上拉节点控制模块12分别与所述上拉节点Q、下拉节点QB、第一时钟信号输入端CLK1和第一电压输入端连接，用于在复位阶段，在所述第一时钟信号输入端CLK1和所述下拉节点QB的控制下，将第一电压V1写入所述上拉节点Q；所述第一电压输入端用于输入所述第一电压V1；
所述下拉节点控制模块13分别与下拉节点QB、上拉节点Q、第一时钟信号输入端CLK1、第一电压输入端和第二电压输入端连接，用于在输入阶段和输出阶段，在所述上拉节点Q的控制下，将所述第一电压V1写入所述下拉节点QB，并在复位阶段，在所述第一时钟信号输入端CLK1的控制下，将第二电压V2写入所述下拉节点QB；所述第二电压输入端用于输入所述第二电压V2；
所述栅极驱动输出模块15分别与所述上拉节点Q、所述下拉节点QB、所述栅极驱动信号输出端GN_OUT、第三时钟信号输入端CLK3和第三电压输入端连接，用于在输入阶段和输出阶段，在所述上拉节点Q的控制下，通过所述栅极驱动信号输出端GN_OUT输出第三时钟信号，并在复位阶段，在所述下拉节点QB的控制下，通过所述栅极驱动信号输出端GN_OUT输出第三电压V3；所述第三时钟信号输入端CLK3用于输入所述第三时钟信号，所述第三电压输入端用于输入所述第三电压V3；
所述进位信号输出模块16分别与所述上拉节点Q、所述下拉节点QB、所述进位信号输出端CR、所述第三时钟信号输入端CLK3和所述第三电压输入端连接，用于控制所述上拉节点Q的电位，并在所述输入阶段和所述输出阶段，在所述上拉节点Q的控制下，通过所述进位信号输出端CR输出所述第三时钟信号，在所述复位阶段，在所述下拉节点QB的控制下，通过所述进位信号输出端CR输出所述第三电压V3。
本发明实施例所述的移位寄存器单元采用的晶体管的个数和时钟信号线的个数少，结构简单，使得时序控制简洁方便，并且能够实现窄边框。并本发明实施例所述的移位寄存器单元采用进位信号输出模块提供进位信号，通过进位信号输出端为相邻下一级移位寄存器单元提供输入信号，以避免栅极驱动信号输出端需要为相邻下一级移位寄存器单元提供输入信号而导致驱动能力不足的问题，提升栅极驱动信号输出稳定性。
本发明如图1所示的移位寄存器单元的实施例在工作时，每一显示周期包括依次设置的重置阶段、输入阶段、输出阶段和复位阶段；
在所述重置阶段，所述下拉节点控制模块13在所述第一时钟信号输入端CLK1的控制下，将第二电压V2写入所述下拉节点QB，所述上拉节点控制模块12在所述第一时钟信号输入端CLK1和所述下拉节点QB的控制下，将第一电压V1写入所述上拉节点Q；
在所述输入阶段，输入端STU接入输入信号，输入模块11在第二时钟信号输入端CLK2的控制下，将所述输入信号写入上拉节点Q，以使得所述上拉节点Q的电位为有效电平(所述有效电平即为能够使得栅极驱动输出模块15包括的栅极与所述上拉节点连接的第一栅极驱动晶体管(图1中未示出)导通的电平)，下拉节点控制模块13在所述上拉节点Q的控制下将第一电压V1写入下拉节点QB，栅极驱动输出模块15在所述上拉节点Q的控制下，通过栅极驱动信号输出端GN_OUT输出第三时钟信号；进位信号输出模块16在所述上拉节点Q的控制下，通过进位信号输出端CR输出第三时钟信号；
在所述输出阶段，进位信号输出模块16控制所述上拉节点Q的电位仍为有效电平，下拉节点控制模块13在所述上拉节点QB的控制下将第一电压V1写入下拉节点，栅极驱动输出模块15在所述上拉节点Q的控制下，通过栅极驱动信号输出端GN_OUT输出第三时钟信号；进位信号输出模块16在所述上拉节点Q的控制下，通过进位信号输出端CR输出第三时钟信号；
在所述复位阶段，上拉节点控制模块12在第一时钟信号输入端CLK1和所述下拉节点QB的控制下，将第一电压V1写入所述上拉节点Q；栅极驱动输出模块15在所述上拉节点Q的控制下，停止通过所述栅极驱动信号输出端GN_OUT输出所述第三时钟信号，所述进位信号输出模块16在所述上拉节点Q的控制下，停止通过所述进位信号输出端CR输出第三时钟信号；所述下拉节点控制模块13在所述上拉节点Q的控制下，停止写入所述第一电压V1至所述下拉节点QB，所述下拉节点控制模块13在所述第一时钟信号输入端CLK1的控制下，将第二电压V2写入所述下拉节点QB，栅极驱动输出模块15在所述下拉节点QB的控制下，通过所述栅极驱动信号输出端GN_OUT输出第三电压V3，所述进位信号输出模块16在所述下拉节点QB的控制下，通过所述进位信号输出端CR输出第三电压V3。
在具体实施时，V1可以为第一低电平，V2可以为高电平，V3可以为第二低电平，但不以此为限。
在具体实施时，在输入阶段之前还设有重置阶段，所述下拉节点控制模块还用于在所述重置阶段，在所述第一时钟信号输入端的控制下，将所述第二电压写入所述下拉节点，以对所述下拉节点的电位进行重置，便于在重置阶段上拉节点控制模块在第一时钟信号输入端和下拉节点的控制下，将第一电压写入所述上拉节点(上拉节点控制模块在重置阶段的功能将在下面介绍)，以清除上一显示周期残留于上拉节点的电荷，提升栅极驱动信号输出的稳定性。
具体的，所述下拉节点控制模块可以包括：第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一电压输入端连接；以及，
第二下拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第二电压输入端连接，第二极与所述下拉节点连接。
在优选情况下，所述下拉节点控制模块还用于在所述输入阶段和所述输出阶段，在所述上拉节点的控制下，将第一时钟信号写入所述下拉节点；
所述第一时钟信号输入端用于输入所述第一时钟信号。
在优选情况下，下拉节点控制模块还在输入阶段和所述输出阶段将第一时钟信号写入下拉节点，以能够更好的在输入阶段和输出阶段控制下拉节点的电位为第一电平，并且即使上拉节点的电位在复位阶段不能及时降低，也能够控制下拉节点的电位为第二电平。
在本发明实施例中，所述第一电平可以为低电平，所述第二电平可以为高电平，但不以此为限。当所述下拉节点的电位为第一电平时，栅极驱动输出模块包括的栅极与下拉节点连接的第二栅极驱动输出晶体管关断，当所述下拉节点的电位为第二电平时，所述第二栅极驱动信号输出端开启。
优选的，所述下拉节点控制模块还可以包括：第三下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一时钟信号输入端连接。
在优选情况下，所述上拉节点控制模块还用于在所述重置阶段，在所述第一时钟信号输入端和所述下拉节点的控制下，将所述第一电压写入所述上拉节点，以清除上一显示周期残留于上拉节点的电荷，避免残留于上拉节点的电荷对当前显示周期的栅极驱动信号输出的影响，保证在输入阶段开始时上拉节点的电位为第一电压，提升栅极驱动信号输出的稳定性。当所述上拉节点的电位为所述第一电压时，所述栅极驱动输出模块包括的栅极与上拉节点连接的第一栅极驱动输出晶体管关断。
在具体实施时，所述第一电压可以为第一低电压，但不以此为限。
具体的，所述上拉节点控制模块可以包括：第一上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉节点连接；以及，
第二上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述第一上拉节点控制晶体管的第二极连接，第二极与所述第一电压输入端连接。
具体的，所述栅极驱动输出模块可以包括：第一栅极驱动输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
第二栅极驱动输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第三电压输入端连接；
所述进位信号输出模块可以包括：第一进位信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述进位信号输出端连接；
第二进位信号输出晶体管，栅极与所述下拉节点连接，第一极与所述进位信号输出端连接，第二极与所述第三电压输入端连接；以及，
存储电容，第一端与所述上拉节点连接，第二端与所述进位信号输出端连接。
在优选情况下，当所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管都为n型晶体管时，所述第一电压输入端输入的第一电压小于所述第三电压输入端输入的第三电压，以使得在输出阶段，所述第二栅极驱动晶体管和第二进位信号输出晶体管能够截止，减小漏电流，以降低栅极驱动信号的噪声；或者，
当所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管都为p型晶体管时，所述第一电压输入端输入的第一电压大于所述第三电压输入端输入的第三电压，以使得在输出阶段，所述第二栅极驱动晶体管和第二进位信号输出晶体管能够截止，减小漏电流，以降低栅极驱动信号的噪声。
具体的，所述输入模块可以包括：输入晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述输入端连接。
下面通过一具体实施例来说明本发明所述的移位寄存器单元。
如图2所示，本发明所述的移位寄存器单元的一具体实施例，包括输入端STU、栅极驱动信号输出端GN_OUT、进位信号输出端CR、输入模块11、上拉节点控制模块12、下拉节点控制模块13、栅极驱动输出模块15和进位信号输出模块16，其中，
所述输入模块11包括：输入晶体管M1，栅极与所述第二时钟信号输入端CLK2连接，漏极与上拉节点Q连接，源极与所述输入端STU连接；
所述上拉节点控制模块12包括：第一上拉节点控制晶体管M4，栅极与所述第一时钟信号输入端CLK1连接，漏极与所述上拉节点Q连接；以及，
第二上拉节点控制晶体管M6，栅极与所述下拉节点QB连接，漏极与所述第一上拉节点控制晶体管M4的源极连接，源极接入所述第一电压V1；
所述下拉节点控制模块13包括：第一下拉节点控制晶体管M5，栅极与所述上拉节点Q连接，漏极与下拉节点QB连接，源极接入第一电压V1；以及，
第二下拉节点控制晶体管M3，栅极与所述第一时钟信号输入端CLK1连接，漏极接入第二电压V2，源极与所述下拉节点QB连接；以及，
第三下拉节点控制晶体管M2，栅极与所述上拉节点PU连接，漏极与所述下拉节点QB连接，源极与所述第一时钟信号输入端CLK1连接；
所述栅极驱动输出模块包括15：第一栅极驱动输出晶体管M7_2，栅极与所述上拉节点Q连接，漏极与所述第三时钟信号输入端CLK3连接，源极与所述栅极驱动信号输出端GN_OUT连接；以及，
第二栅极驱动输出晶体管M8_2，栅极与所述下拉节点QB连接，漏极与所述栅极驱动信号输出端GN_OUT连接，源极接入第三电压V3；
所述进位信号输出模块16包括：第一进位信号输出晶体管M7_1，栅极与所述上拉节点Q连接，漏极与所述第三时钟信号输入端CLK3连接，源极与所述进位信号输出端CR连接；
第二进位信号输出晶体管M8_1，栅极与所述下拉节点Q连接，漏极与所述进位信号输出端CR连接，第二极接入所述第三电压V3；以及，
存储电容C1，第一端与所述上拉节点Q连接，第二端与所述进位信号输出端连接。
在本发明如图2所示的移位寄存器单元的具体实施例中，所述第一电压V1为第一低电压VGL1，所述第二电压V2为高电压VGH，所述第三电压V3为第二低电压VGL2。
本发明如图2所示的移位寄存器单元的具体实施例采用三时钟控制技术以及两阶低电压设计，包括1个电容和10个晶体管，并采用双级输出，能够提高栅极驱动信号输出的稳定性，CR为相邻下一级移位寄存器单元提供输入信号，GN_OUT为相应行栅线提供相应的栅极驱动信号，本发明所述的移位寄存器单元的该具体实施例整体结构简单，可以很好降低输出的栅极驱动信号的噪声。
在图2所示的移位寄存器单元的具体实施例中，C1的第二端与CR连接；但是在实际操作时，C1的第二端也可以改为与GN_OUT连接，或者，C1的第二端可以分别与GN_OUT和CR连接。
在图2所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型晶体管，但不以此为限，在实际操作时，如上晶体管也可以为p型晶体管。
本发明如图2所示的移位寄存器单元的具体实施例在工作时，如图3所示，一显示周期包括依次设置的重置阶段S1、输入阶段S2、输出阶段S3和复位阶段S4；
在所述重置阶段S1，STU接入的输入信号为低电平，CLK1输入高电平，CLK2和CLK3都输入低电平，M3打开，以使得QB的电位为VGH，M4和M6都打开，以将Q点的电位重置为VGL1，保证在输入阶段开始之前，这个栅极驱动电路的各级移位寄存器单元中的上拉节点的电位一致，均为低电压，保证栅极驱动电路的稳定性；
在所述输入阶段S2，所述输入信号为高电平，CLK2输入高电平，CLK1和CLK3都输入低电平，M1都打开，输入信号写入上拉节点Q，以使得Q的电位为高电平，M7_1和M8_1都打开，以使得CR和GN_OUT都输出VGL1；并M2和M5都打开，以使得QB的电位为VGL1，将VGL1设置为小于VGL2，则使得M8_1和M8_2彻底关闭(由于VGL1低于VGL2，所以M8_1的栅源电压小于M8_1的阈值电压，M8_2的栅源电压小于M8_2的阈值电压，M8_1和M8_2处于截止状态)，从而可以减小流过M8_1和M8_2的漏电流，保证GN_OUT输出稳定；
在所述输出阶段S3，所述输入信号为低电平，CLK3输入高电平，CLK1和CLK2都输入低电平，C1自举拉升上拉节点Q的电位，M7_1和M7_2都开启，M8_1和M8_2都关断，以使得CR输出高电平，GN_OUT输出高电平；
在所述复位阶段S4，所述输入信号为低电平，CLK1输入高电平，CLK2和CLK3都输入低电平，M3和M4都打开，QB的电位变为高电平，M6打开，以将Q的电位复位为VGL1，M7_1和M7_2都关断，M8_1和M8_2都开启，以使得CR输出VGL2，GN_OUT输出VGL2。
由图3可知，第一时钟信号的占空比、第二时钟信号的占空比和第三时钟信号的占空比都为1/3，第一时钟信号的周期、第二时钟信号的周期和第三时钟信号的周期都为T，CLK2比CLK1推迟T/3，CLK3比CLK2推迟T/3。
本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，每一显示周期包括依次设置的输入阶段、输出阶段和复位阶段，所述移位寄存器单元的驱动方法包括：
在所述输入阶段，输入端接入输入信号，输入模块在第二时钟信号输入端的控制下，将所述输入信号写入上拉节点，以使得所述上拉节点的电位为有效电平；
在所述输出阶段，进位信号输出模块控制所述上拉节点的电位仍为有效电平；
在所述输入阶段和所述输出阶段，下拉节点控制模块在所述上拉节点的控制下将第一电压写入下拉节点，栅极驱动输出模块在所述上拉节点的控制下，通过栅极驱动信号输出端输出第三时钟信号；进位信号输出模块在所述上拉节点的控制下，通过进位信号输出端输出第三时钟信号；
在所述复位阶段，上拉节点控制模块在第一时钟信号输入端和所述下拉节点的控制下，将第一电压写入所述上拉节点；栅极驱动输出模块在所述上拉节点的控制下，停止通过所述栅极驱动信号输出端输出所述第三时钟信号，所述进位信号输出模块在所述上拉节点的控制下，停止通过所述进位信号输出端输出第三时钟信号；所述下拉节点控制模块在所述上拉节点的控制下，停止写入所述第一电压至所述下拉节点，所述下拉节点控制模块在所述第一时钟信号输入端的控制下，将第二电压写入所述下拉节点，栅极驱动输出模块在所述下拉节点的控制下，通过所述栅极驱动信号输出端输出第三电压，所述进位信号输出模块在所述下拉节点的控制下，通过所述进位信号输出端输出第三电压。
本发明实施例的移位寄存器单元的驱动方法采用进位信号输出模块提供进位信号，通过进位信号输出端为相邻下一级移位寄存器单元提供输入信号，以避免栅极驱动信号输出端需要为相邻下一级移位寄存器单元提供输入信号而导致驱动能力不足的问题，提升栅极驱动信号输出稳定性。
具体的，本发明实施例所述的移位寄存器单元的驱动方法还包括：
在所述输入阶段和所述输出阶段，所述下拉节点控制模块在所述上拉节点的控制下，将第一时钟信号写入所述下拉节点；
在所述复位阶段，所述下拉节点控制模块在所述上拉节点的控制下，停止将所述第一时钟信号写入所述下拉节点。
优选的，所述显示周期还包括设置于所述输入阶段之前的重置阶段；所述移位寄存器单元的驱动方法还包括：
在所述重置阶段，所述下拉节点控制模块在所述第一时钟信号输入端的控制下，将第二电压写入所述下拉节点，所述上拉节点控制模块在所述第一时钟信号输入端和所述下拉节点的控制下，将第一电压写入所述上拉节点。
在具体实施时，在输入阶段之前还可以设置有重置阶段，在重置阶段，将上拉节点的电位进行重置，保证栅极驱动电路稳定性。
具体的，所述栅极驱动输出模块可以包括第一栅极驱动输出晶体管和第二栅极驱动输出晶体管；所述进位信号输出模块可以包括第一进位信号输出晶体管、第二进位信号输出晶体管和存储电容；
当所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管都为n型晶体管时，所述第一电压输入端输入的第一电压小于所述第三电压输入端输入的第三电压，以使得在所述输出阶段，所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管能够处于截止状态，以降低栅极驱动信号的噪声；或者，
当所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管都为p型晶体管时，所述第一电压输入端输入的第一电压大于所述第三电压输入端输入的第三电压，以使得在所述输出阶段，所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管能够处于截止状态，以降低栅极驱动信号的噪声。
本发明实施例所述的栅极驱动电路，包括多个级联的上述的移位寄存器单元；
除了最后一级移位寄存器单元之外，每一级所述移位寄存器单元包括的进位信号输出端与相邻下一级移位寄存器单元包括的输入端连接。
图4是本发明实施例所述的栅极驱动电路包括的前四级移位寄存器单元之间的级联关系示意图。
在图4中，标号为GOA1的为本发明实施例所述的栅极驱动电路的第一级移位寄存器单元，标号为GOA2的为所述栅极驱动电路包括的第二级移位寄存器单元，标号为GOA3的为所述栅极驱动电路包括的第三级移位寄存器单元，标号为GOA4的为所述栅极驱动电路包括的第四级移位寄存器单元；
在图4中，标号为STV的为起始信号，标号为GN_OUT1的为第一级栅极驱动信号输出端，标号为CR1的为第一级进位信号输出端，标号为GN_OUT2的为第二级栅极驱动信号输出端，标号为CR2的为第二级进位信号输出端，标号为GN_OUT3的为第三级栅极驱动信号输出端，标号为CR3的为第三级进位信号输出端，标号为GN_OUT4的为第四级栅极驱动信号输出端，标号为CR4的为第四级进位信号输出端。
在图4中，标号为STU的为输入端，标号为CLK1的为第一时钟信号输入端，标号为CLK2的为第二时钟信号输入端，标号为CLK3的为第三时钟信号输入端，标号为GN_OUT的为栅极驱动信号输出端，标号为CR的为进位信号输出端。
如图4所示，CR1与GOA2包括的输入端连接，CR2与GOA3包括的输入端连接，CR3与GOA4包括的输入端连接。
在图4中，CKI1为第一时钟信号线，CKI2为第二时钟信号线，CKI3为第三时钟信号线；GOA1的第一时钟信号输入端与CKI1连接，GOA1的第二时钟信号输入端与CKI2连接，GOA1的第三时钟信号输入端与CKI3连接；GOA2的第一时钟信号输入端与CKI2连接，GOA2的第二时钟信号输入端与CKI3连接，GOA2的第三时钟信号输入端与CKI1连接；GOA3的第一时钟信号输入端与CKI3连接，GOA3的第二时钟信号输入端与CKI1连接，GOA3的第三时钟信号输入端与CKI2连接；GOA4的第一时钟信号输入端与CKI1连接，GOA4的第二时钟信号输入端与CKI2连接，GOA4的第三时钟信号输入端与CKI3连接，依次类推。
经过对本发明实施例所述的栅极驱动电路进行仿真可以得到GN_OFUT几乎全摆幅输出，实现了轨到轨。
本发明实施例所述的显示装置，包括上述的栅极驱动电路。
所述显示装置例如可以为：电子纸、OLED(Organic Light-Emitting Diode，有机发光二极管)显示装置、手机、平板电脑、电视机、显示器、笔记本电脑、数码向框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (16)

1.一种移位寄存器单元，其特征在于，包括输入端、栅极驱动信号输出端、进位信号输出端、第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、输入模块、上拉节点控制模块、下拉节点控制模块、栅极驱动输出模块和进位信号输出模块，其中，
所述输入模块分别与所述输入端、第二时钟信号输入端和上拉节点连接，用于在输入阶段，在所述第二时钟信号输入端的控制下，将由所述输入端接入的输入信号写入所述上拉节点；
所述上拉节点控制模块分别与所述上拉节点、下拉节点、第一时钟信号输入端和第一电压输入端连接，用于在复位阶段，在所述第一时钟信号输入端和所述下拉节点的控制下，将第一电压写入所述上拉节点；所述第一电压输入端用于输入所述第一电压；
所述下拉节点控制模块分别与下拉节点、上拉节点、第一时钟信号输入端、第一电压输入端和第二电压输入端连接，用于在输入阶段和输出阶段，在所述上拉节点的控制下，将所述第一电压写入所述下拉节点，并在复位阶段，在所述第一时钟信号输入端的控制下，将第二电压写入所述下拉节点；所述第二电压输入端用于输入所述第二电压；
所述栅极驱动输出模块分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、第三时钟信号输入端和第三电压输入端连接，用于在输入阶段和输出阶段，在所述上拉节点的控制下，通过所述栅极驱动信号输出端输出第三时钟信号，并在复位阶段，在所述下拉节点的控制下，通过所述栅极驱动信号输出端输出第三电压；所述第三时钟信号输入端用于输入所述第三时钟信号，所述第三电压输入端用于输入所述第三电压；
所述进位信号输出模块分别与所述上拉节点、所述下拉节点、所述进位信号输出端、所述第三时钟信号输入端和所述第三电压输入端连接，用于控制所述上拉节点的电位，并在所述输入阶段和所述输出阶段，在所述上拉节点的控制下，通过所述进位信号输出端输出所述第三时钟信号，在所述复位阶段，在所述下拉节点的控制下，通过所述进位信号输出端输出所述第三电压。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉节点控制模块还用于在设置于所述输入阶段之前的重置阶段，在所述第一时钟信号输入端的控制下，将所述第二电压写入所述下拉节点。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述下拉节点控制模块包括：第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一电压输入端连接；以及，
第二下拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述第二电压输入端连接，第二极与所述下拉节点连接。
4.如权利要求2所述的移位寄存器单元，其特征在于，所述下拉节点控制模块还用于在所述输入阶段和所述输出阶段，在所述上拉节点的控制下，将第一时钟信号写入所述下拉节点；
所述第一时钟信号输入端用于输入所述第一时钟信号。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述下拉节点控制模块还包括：第三下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一时钟信号输入端连接。
6.如权利要求2所述的移位寄存器单元，其特征在于，所述上拉节点控制模块还用于在所述重置阶段，在所述第一时钟信号输入端和所述下拉节点的控制下，将所述第一电压写入所述上拉节点。
7.如权利要求6所述的移位寄存器单元，其特征在于，所述上拉节点控制模块包括：第一上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述上拉节点连接；以及，
第二上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述第一上拉节点控制晶体管的第二极连接，第二极与所述第一电压输入端连接。
8.如权利要求1至7中任一权利要求所述的移位寄存器单元，其特征在于，所述栅极驱动输出模块包括：第一栅极驱动输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；以及，
第二栅极驱动输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第三电压输入端连接；
所述进位信号输出模块包括：第一进位信号输出晶体管，栅极与所述上拉节点连接，第一极与所述第三时钟信号输入端连接，第二极与所述进位信号输出端连接；
第二进位信号输出晶体管，栅极与所述下拉节点连接，第一极与所述进位信号输出端连接，第二极与所述第三电压输入端连接，以及，
存储电容，第一端与所述上拉节点连接，第二端与所述进位信号输出端连接。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管都为n型晶体管，所述第一电压输入端输入的第一电压小于所述第三电压输入端输入的第三电压；或者，
所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管都为p型晶体管，所述第一电压输入端输入的第一电压大于所述第三电压输入端输入的第三电压。
10.如权利要求1至7中任一权利要求所述的移位寄存器单元，其特征在于，所述输入模块包括：输入晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述上拉节点连接，第二极与所述输入端连接。
11.一种移位寄存器单元的驱动方法，应用于如权利要求1至10中任一权利要求所述的移位寄存器单元，其特征在于，每一显示周期包括依次设置的输入阶段、输出阶段和复位阶段，所述移位寄存器单元的驱动方法包括：
在所述输入阶段，输入端接入输入信号，输入模块在第二时钟信号输入端的控制下，将所述输入信号写入上拉节点，以使得所述上拉节点的电位为有效电平；
在所述输出阶段，进位信号输出模块控制所述上拉节点的电位仍为有效电平；
在所述输入阶段和所述输出阶段，下拉节点控制模块在所述上拉节点的控制下将第一电压写入下拉节点，栅极驱动输出模块在所述上拉节点的控制下，通过栅极驱动信号输出端输出第三时钟信号；进位信号输出模块在所述上拉节点的控制下，通过进位信号输出端输出第三时钟信号；
在所述复位阶段，上拉节点控制模块在第一时钟信号输入端和所述下拉节点的控制下，将第一电压写入所述上拉节点；栅极驱动输出模块在所述上拉节点的控制下，停止通过所述栅极驱动信号输出端输出所述第三时钟信号，所述进位信号输出模块在所述上拉节点的控制下，停止通过所述进位信号输出端输出第三时钟信号；所述下拉节点控制模块在所述上拉节点的控制下，停止写入所述第一电压至所述下拉节点，所述下拉节点控制模块在所述第一时钟信号输入端的控制下，将第二电压写入所述下拉节点，栅极驱动输出模块在所述下拉节点的控制下，通过所述栅极驱动信号输出端输出第三电压，所述进位信号输出模块在所述下拉节点的控制下，通过所述进位信号输出端输出第三电压。
12.如权利要求11所述的移位寄存器单元的驱动方法，其特征在于，还包括：
在所述输入阶段和所述输出阶段，所述下拉节点控制模块在所述上拉节点的控制下，将第一时钟信号写入所述下拉节点；
在所述复位阶段，所述下拉节点控制模块在所述上拉节点的控制下，停止将所述第一时钟信号写入所述下拉节点。
13.如权利要求11所述的移位寄存器单元的驱动方法，其特征在于，所述显示周期还包括设置于所述输入阶段之前的重置阶段；所述移位寄存器单元的驱动方法还包括：
在所述重置阶段，所述下拉节点控制模块在所述第一时钟信号输入端的控制下，将第二电压写入所述下拉节点，所述上拉节点控制模块在所述第一时钟信号输入端和所述下拉节点的控制下，将第一电压写入所述上拉节点。
14.如权利要求11至13中任一权利要求所述的移位寄存器单元的驱动方法，其特征在于，所述栅极驱动输出模块包括第一栅极驱动输出晶体管和第二栅极驱动输出晶体管；所述进位信号输出模块包括第一进位信号输出晶体管、第二进位信号输出晶体管和存储电容；
所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管都为n型晶体管，所述第一电压输入端输入的第一电压小于所述第三电压输入端输入的第三电压，以使得在所述输出阶段，所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管能够处于截止状态；或者，
所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管都为p型晶体管，所述第一电压输入端输入的第一电压大于所述第三电压输入端输入的第三电压，以使得在所述输出阶段，所述第二栅极驱动输出晶体管和所述第二进位信号输出晶体管能够处于截止状态。
15.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1至10中任一权利要求所述的移位寄存器单元；
除了最后一级移位寄存器单元之外，每一级所述移位寄存器单元包括的进位信号输出端与相邻下一级移位寄存器单元包括的输入端连接。
16.一种显示装置，其特征在于，包括如权利要求15所述的栅极驱动电路。
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