CN110189681B - 移位寄存器单元及驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器单元及驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括第一节点控制电路、下拉控制电路、上拉控制电路、输出电路、下拉电路和复位电路。本发明实施例通过设置下拉控制电路，且下拉控制电路能够在输出复位阶段，控制下拉节点的电位为有效电压，在显示周期包括的除了输出复位阶段之外的其他阶段，控制所述下拉节点的电位为无效电压，从而避免下拉模块的长期处于高压应力状态，降低了下拉模块中开关元件正漂的可能性，从而降低了造成显示异常的可能性，有利于提高显示稳定性。

Description

移位寄存器单元及驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及驱动方法、栅极驱动电路及显示装置。

背景技术

在显示行业中，为了降低了显示面板的制作成本，越来越多的栅极驱动电路采用阵列基板行驱动（Gate Driver on Array，简称GOA）技术，即将栅极开关电路集成在显示面板的阵列基板上，采用GOA技术的栅极驱动电路中。

现有GOA电路通过下拉模块实现输出电平的下拉，然而下拉模块处于高电平的时间过长，会造成下拉管模块的下拉管一直处于正向电压应力状态（正向Stress），容易造成阈值电压Vth正漂，造成下拉模块下拉不彻底，导致显示异常。

发明内容

本发明实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路及显示装置，以解决现有移位寄存器单元下拉不彻底可能导致显示异常的问题。

第一方面，本发明实施例提供了一种移位寄存器单元，包括：

第一节点控制电路，分别与输入端、第一节点、进位输出端、第一电压端和复位端电连接，用于在输入信号、进位输出信号和复位信号的控制下，控制所述第一节点的电位；

下拉控制电路，分别与所述进位输出端、所述第一节点、第三节点、进位复位端、下拉节点、第一时钟信号端和第一电压端连接，用于在所述第一节点的电位、所述进位输出信号和第一时钟信号的控制下，控制所述第三节点的电位，并在所述第三节点的电位的控制下，控制所述下拉节点与所述进位复位端之间连通，在所述第一时钟信号的控制下，控制所述下拉节点与所述第一电压端之间连通，并根据所述第三节点的电位控制所述下拉节点的电位，以控制在复位阶段，所述下拉节点的电位为有效电压，在显示周期包括的除了所述复位阶段之外的其他阶段，控制所述下拉节点的电位为无效电压；所述输入端用于提供所述输入信号，所述进位输出端用于输出所述进位输出信号，所述第一时钟信号端用于提供所述第一时钟信号；

上拉控制电路，分别与所述第一节点、第一时钟信号端和所述上拉节点电连接，用于根据所述第一节点的电位控制所述上拉节点的电位；

输出电路，分别与所述上拉节点、第二时钟信号端、栅极信号输出端以及所述进位输出端电连接，用于在所述上拉节点的电位的控制下，控制将第二时钟信号传输至所述栅极信号输出端和所述进位输出端；

下拉电路，分别与所述下拉节点、所述第一电压端、所述栅极信号输出端以及所述进位输出端电连接，用于在所述下拉节点的电位控制下，控制所述栅极驱动信号输出端和所述进位输出端与所述第一电压端之间连通；以及，

复位电路，用于在所述下拉节点的电位和复位信号的控制下，对所述上拉节点进行复位。

可选的，所述下拉控制电路包括第三节点控制子电路、下拉节点控制子电路和下拉存储电容子电路，其中，

所述第三节点控制子电路分别与所述第一节点、所述第三节点、所述进位输出端、所述第一时钟信号端和所述第一电压端电连接，用于在所述第一节点的电位和/或所述第一时钟信号的控制下，控制所述第三节点与所述第一电压端之间连通，并在所述进位输出信号的控制下，控制所述第三节点与所述进位输出端之间连通；

所述下拉节点控制子电路分别与所述第三节点、所述第一时钟信号端、所述进位复位端和所述第一电压端电连接，在所述第三节点的电位的控制下，控制所述下拉节点与所述进位复位端之间连通，在所述第一时钟信号的控制下，控制所述下拉节点与所述第一电压端之间连通；

所述下拉存储电容子电路的第一端与所述第三节点电连接，所述下拉存储电容子电路的第二端与所述下拉节点电连接。

可选的，所述第三节点控制子电路包括第一控制晶体管、第二控制晶体管以及第三控制晶体管；

所述第一控制晶体管的控制极与所述进位输出端电连接，所述第一控制晶体管的第一极与所述进位输出端电连接，所述第一控制晶体管的第二极与所述第三节点电连接；

所述第二控制晶体管的控制极与所述第一节点电连接，所述第二控制晶体管的第一极与所述第三节点电连接，所述第二控制晶体管的第二极与所述第一电压端电连接；

所述第三控制晶体管的控制极与所述第一时钟信号端电连接，所述第三控制晶体管的第一极与所述第三节点电连接，所述第三控制晶体管的第二极与所述第一电压端电连接；所述下拉节点控制子电路包括第四控制晶体管以及第五控制晶体管；

所述第四控制晶体管的控制极与所述第三节点电连接，所述第四控制晶体管的第一极与所述进位复位端电连接，所述第四控制晶体管的第二极与所述下拉节点电连接；

所述第五控制晶体管的控制极与所述第一时钟信号端电连接，所述第五控制晶体管的第一极与所述下拉节点电连接，所述第五控制晶体管的第二极与所述第一电压端电连接；

所述下拉存储电容子电路包括第一电容，所述第一电容的第一端与所述第三节点电连接，所述第一电容的第二端与所述下拉节点电连接。

可选的，所述第一节点控制电路包括第六控制晶体管、第七控制晶体管以及第八控制晶体管；

所述第六控制晶体管的控制极与所述输入端电连接，所述第六控制晶体管的第一极与所述输入端电连接，所述第六控制晶体管的第二极与所述第一节点电连接；

所述第七控制晶体管的控制极与所述进位输出端电连接，所述第七控制晶体管的第一极与所述第一节点电连接，所述第七控制晶体管的第二极与所述第一电压端电连接；

所述第八控制晶体管的控制极与所述复位端电连接，所述第八控制晶体管的第一极与所述第一电压端电连接，所述第八控制晶体管的第二极与所述第一节点电连接。

可选的，所述上拉控制电路用于在第一节点的电位的控制下，控制第二节点与第一时钟信号端之间连通，并在第一节点的电位的控制下，控制第二节点的电位，并在第一节点的电位的控制下，控制所述第二节点与所述上拉节点之间连通。

可选的，所述上拉控制电路包括第九控制晶体管、第十控制晶体管以及第二电容;

所述第九控制晶体管的控制极与所述第一节点电连接，所述第九控制晶体管的第一极与所述第一时钟信号端电连接，所述第九控制晶体管的第二极与所述第二节点电连接；

所述第十控制晶体管的控制极与所述第一节点电连接，所述第十控制晶体管的第一极与所述第二节点电连接，所述第十控制晶体管的第二极与所述上拉节点电连接；

所述第二电容的第一端与所述第一节点电连接，所述第二电容的第二端与所述第二节点电连接。

可选的，所述复位电路包括第十一控制晶体管以及第十二控制晶体管

所述第十一控制晶体管的控制极与所述下拉节点电连接，所述第十一控制晶体管的第一极与所述上拉节点电连接，所述第十一控制晶体管的第二极与所述第一电压端电连接；

所述第十二控制晶体管的控制极与所述复位端电连接，所述第十二控制晶体管的第一极与所述上拉节点电连接，所述第十二控制晶体管的第二极与所述第一电压端电连接。

可选的，所述输出电路包括第十三控制晶体管、第十四控制晶体管以及第三电容;

所述第十三控制晶体管的控制极与所述上拉节点电连接，所述第十三控制晶体管的第一极与所述第二时钟信号端电连接，所述第十三控制晶体管的第二极与所述进位输出端电连接；

所述第十四控制晶体管的控制极与所述上拉节点电连接，所述第十四控制晶体管的第一极与所述第二时钟信号端电连接，所述第十四控制晶体管的第二极与所述栅极驱动信号输出端电连接；

所述第三电容的第一端与所述上拉节点电连接，所述第三电容的第二端与所述进位输出端电连接；

所述下拉电路包括第十五控制晶体管以及第十六控制晶体管；

所述第十五控制晶体管的控制极与所述下拉节点电连接，所述第十五控制晶体管的第一极与所述进位输出端电连接，所述第十五控制晶体管的第二极与所述第一电压端电连接；

所述第十六控制晶体管的控制极与所述下拉节点电连接，所述第十六控制晶体管的第一极与所述栅极驱动信号输出端电连接，所述第十六控制晶体管的第二极与所述第一电压端电连接。

第二方面，本发明实施例还提供了一种驱动方法，应用于以上任一项所述的移位寄存器单元，所述驱动方法包括以下步骤：

在复位阶段，通过所述下拉控制电路控制所述下拉节点的电位为有效电压；

在显示周期包括的除了所述复位阶段之外的其他阶段，通过所述下拉控制电路控制所述下拉节点的电位为无效电压。

可选的，在所述驱动方法应用于上述下拉节点控制子电路包括第四控制晶体管以及第五控制晶体管的移位寄存器单元的情况下，所述驱动方法包括：

在复位阶段，通过第一时钟信号端提供的第一时钟信号控制所述第五控制晶体管关闭，通过进位输出端提供的进位输出信号控制所述第四控制晶体管打开，并通过所述进位复位信号端提供的进位复位信号控制所述下拉节点的电位为有效电压；

在显示周期包括的除了所述复位阶段之外的其他阶段，通过所述第一时钟信号端提供的第一时钟信号控制所述第五控制晶体管打开，以控制所述下拉节点的电位为无效电压。

第三方面，本发明实施例还提供了一种栅极驱动电路，包括多级如以上任一项所述的移位寄存器单元；其中

第一级移位寄存器单元的输入端连接第一信号端，所述第一信号端用于提供所述第一级移位寄存器单元的输入信号；

第二级移位寄存器单元的输入端连接第二信号端，所述第二信号端用于提供所述第二级移位寄存器单元的输入信号；

第N级移位寄存器单元的输入端连接第N-2级移位寄存器单元的进位输出端，所述第N-2级移位寄存器单元的进位输出端用于提供所述第N级移位寄存器单元的输入信号，N为大于2的整数；

除第一级移位寄存器单元外，每一级移位寄存器单元的进位输出端连接前一级移位寄存器单元的进位复位端。

第四方面，本发明实施例还提供了一种显示装置，包括以上所述的栅极驱动电路。

本发明实施例通过设置下拉控制电路，且下拉控制电路能够在复位阶段，控制下拉节点的电位为有效电压，在显示周期包括的除了复位阶段之外的其他阶段，控制所述下拉节点的电位为无效电压，从而避免下拉模块的长期处于高压stress状态，降低了下拉模块中开关元件正漂的可能性，从而降低了造成显示异常的可能性，有利于提高显示稳定性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获取其他的附图。

图1是本发明一实施例提供的移位寄存器单元的电路图；

图2是本发明一实施例中栅极驱动电路的输出仿真图；

图3是本发明一实施例中栅极驱动电路的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获取的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

本发明实施例提供了一种移位寄存器单元。

如图1所示，该移位寄存器单元包括第一节点N1控制电路110、下拉控制电路120、上拉控制电路130、输出电路140、下拉电路150和复位电路160。

第一节点N1控制电路110分别与输入端CR<N-2>、第一节点N1、进位输出端CR<N>、第一电压端VGL和复位端T_RST电连接。

该第一节点N1控制电路110用于在输入信号、进位输出信号和复位信号的控制下，控制第一节点N1的电位。其中，输入端CR<N-2>用于提供输入信号，进位输出端CR<N>用于提供或输出进位输出信号，在该第一节点N1控制电路110中，该进位输出端CR<N>具体用于提供进位输出信号，第一电压端VGL与电源相连，并用于提供第一电压信号，复位端T_RST则用于提供复位信号。

下拉控制电路120分别与进位输出端CR<N>、第一节点N1、第三节点N3、进位复位端CR<N+1>、下拉节点QB（N4）、第一时钟信号端CLK1和第一电压端VGL连接。其中，进位复位端CR<N+1>用于提供进位复位信号，第一时钟信号端CLK1用于提供第一时钟信号。

该下拉控制电路120用于在第一节点N1的电位、进位输出信号和第一时钟信号的控制下，控制第三节点N3的电位。

进一步的，在第三节点N3的电位的控制下，控制下拉节点QB与进位复位端CR<N+1>之间连通，在第一时钟信号的控制下，控制下拉节点QB与第一电压端VGL之间连通，并根据第三节点N3的电位控制下拉节点QB的电位，以控制在复位阶段，下拉节点QB的电位为有效电压，在显示周期包括的除了复位阶段之外的其他阶段，控制下拉节点QB的电位为无效电压。

在具体实施时，所述有效电压可以为能够使得栅极与下拉节点QB电连接的晶体管打开的电压，所述无效电压可以为能够使得栅极与下拉节点QB电连接的晶体管关断的电压，但不以此为限。

上拉控制电路130分别与第一节点N1、第一时钟信号端CLK1和上拉节点Q电连接，该上拉控制电路130用于根据第一节点N1的电位控制上拉节点Q的电位。

输出电路140分别与上拉节点Q、第二时钟信号端GLK2、栅极信号输出端OUT<N>以及进位输出端CR<N>电连接。输出电路140用于在上拉节点Q的电位的控制下，控制将第二时钟信号传输至栅极信号输出端OUT<N>和进位输出端CR<N>。

下拉电路150分别与下拉节点QB、第一电压端VGL、栅极信号输出端OUT<N>以及进位输出端CR<N>电连接。

该下拉电路用于在下拉节点QB的电位控制下，控制栅极驱动信号输出端OUT<N>和进位输出端CR<N>与第一电压端VGL之间连通。

复位电路160用于在下拉节点QB的电位和复位信号的控制下，对上拉节点Q进行复位。

本发明实施例通过设置下拉控制电路120，且下拉控制电路120能够在输出复位阶段，控制下拉节点QB的电位为有效电压，在显示周期包括的除了输出复位阶段之外的其他阶段，控制所述下拉节点QB的电位为无效电压，从而避免下拉电路150的长期处于高压stress状态，降低了下拉电路150中开关元件正漂的可能性，从而降低了造成显示异常的可能性，有利于提高显示稳定性。

可选的，下拉控制电路120包括第三节点N3控制子电路121、下拉节点控制子电路122和下拉存储电容子电路123。

第三节点N3控制子电路121分别与第一节点N1、第三节点N3、进位输出端CR<N>、第一时钟信号端CLK1和第一电压端VGL电连接。

该第三节点N3控制子电路121用于在第一节点N1的电位和/或第一时钟信号的控制下，控制第三节点N3与第一电压端VGL之间连通，并在进位输出信号的控制下，控制第三节点N3与进位输出端CR<N>之间连通。

下拉节点控制子电路122分别与第三节点N3、第一时钟信号端CLK1、进位复位端CR<N+1>和第一电压端VGL电连接，在第三节点N3的电位的控制下，控制下拉节点QB与进位复位端CR<N+1>之间连通，在第一时钟信号的控制下，控制下拉节点QB与第一电压端VGL之间连通。

下拉存储电容子电路123的第一端与第三节点N3电连接，下拉存储电容子电路123的第二端与下拉节点QB电连接。

可选的，第三节点N3控制子电路121包括第一控制晶体管M8、第二控制晶体管M10以及第三控制晶体管M11。

第一控制晶体管M8的控制极与进位输出端CR<N>电连接，第一控制晶体管M8的第一极与进位输出端CR<N>电连接，第一控制晶体管M8的第二极与第三节点N3电连接。

第一控制晶体管M8的控制极接收到进位输出端CR<N>提供的进位输出信号的情况下，第一控制晶体管M8打开，此时，该第一控制晶体管M8能够实现进位输出端CR<N>和第三节点N3连通，实现将来自进位输出端CR<N>的进位输出信号传递至第三节点N3。

第二控制晶体管M10的控制极与第一节点N1电连接，第二控制晶体管M10的第一极与第三节点N3电连接，第二控制晶体管M10的第二极与第一电压端VGL电连接。

第三控制晶体管M11的控制极与第一时钟信号端CLK1电连接，第三控制晶体管M11的第一极与第三节点N3电连接，第三控制晶体管M11的第二极与第一电压端VGL电连接。

当第二控制晶体管M10在第一节点N1的电位信号的控制下打开时，或者第三控制晶体管M11在第一时钟信号的控制下打开时，能够实现第三节点N3与第一电压端VGL的连通，实现将第三节点N3的电平调节为该第一电压端VGL提供的电位。

下拉节点控制子电路122包括第四控制晶体管M9以及第五控制晶体管M12。

第四控制晶体管M9的控制极与第三节点N3电连接，第四控制晶体管M9的第一极与进位复位端CR<N+1>电连接，第四控制晶体管M9的第二极与下拉节点QB电连接。

该第四控制晶体管M9根据第三节点N3的电位信号控制打开或关闭，在该第四控制晶体管M9打开的情况下，能够实现进位复位端CR<N+1>和下拉节点QB的导通，从而实现对下拉节点QB的电位调节。

第五控制晶体管M12的控制极与第一时钟信号端CLK1电连接，第五控制晶体管M12的第一极与下拉节点QB电连接，第五控制晶体管M12的第二极与第一电压端VGL电连接。

第五控制晶体管M12在第一时钟信号的控制下开启或关闭，当第一时钟信号控制第五控制晶体管M12开启时，能够实现第一电压端VGL和下拉节点QB导通，从而将下拉节点QB的电位调节为该第一电压端VGL提供的电位。

下拉存储电容子电路包括第一电容C3，第一电容C3的第一端与第三节点N3电连接，第一电容C3的第二端与下拉节点QB电连接。

当第四控制晶体管M9打开时，由于该第一电容C3耦合作用，能够实现调节第三节点N3的电压，也就是调节第四控制晶体管M9控制极的电压，从而使第四控制晶体管M9完全打开，确保进位复位端CR<N+1>的电压完整的输出到下拉节点QB，进行下拉操作。

可选的，第一节点N1控制电路110用于控制第一节点N1的电位。该第一节点N1控制电路110包括第六控制晶体管M1、第七控制晶体管M4以及第八控制晶体管M5。

第六控制晶体管M1的控制极与输入端CR<N-2>电连接，第六控制晶体管M1的第一极与输入端CR<N-2>电连接，第六控制晶体管M1的第二极与第一节点N1电连接。

当第六控制晶体管M1在输入端CR<N-2>提供的输入信号的控制下打开时，能够实现输入端CR<N-2>和第一节点N1的导通，从而实现将输入信号传递至第一节点N1。

第七控制晶体管M4的控制极与进位输出端CR<N>电连接，第七控制晶体管M4的第一极与第一节点N1电连接，第七控制晶体管M4的第二极与第一电压端VGL电连接。

当第七控制晶体管M4在进位输出端CR<N>的提供的进位输出信号的控制下打开时，能够实现第一节点N1和第一电压端VGL的导通，试下能对第一节点N1电位的调节。

第八控制晶体管M5的控制极与复位端T_RST电连接，第八控制晶体管M5的第一极与第一电压端VGL电连接，第八控制晶体管M5的第二极与第一节点N1电连接。

当第八控制晶体管M5在复位端T_RST提供的复位信号的控制下打开时，能够实现第一节点N1和第一电压端VGL的导通，试下能对第一节点N1电位的调节。

上拉控制电路130用于在第一节点N1的电位的控制下，控制第二节点N2与第一时钟信号端之间连通，并在第一节点N1的电位的控制下，控制第二节点N2的电位，并在第一节点N1的电位的控制下，控制第二节点N2与上拉节点之间连通。

上拉控制电路130包括第九控制晶体管M2、第十控制晶体管M3以及第二电容C1。

第九控制晶体管M2的控制极与第一节点N1电连接，第九控制晶体管M2的第一极与第一时钟信号端CLK1电连接，第九控制晶体管M2的第二极与第二节点N2电连接。

当第九控制晶体管M2在第一节点N1的电位的控制下打开时，第一时钟信号端CLK1和第二节点N2导通，能够实现对第二节点N2电位的控制。

第十控制晶体管M3的控制极与第一节点N1电连接，第十控制晶体管M3的第一极与第二节点N2电连接，第十控制晶体管M3的第二极与上拉节点Q电连接。

当第十控制晶体管M3在第一节点N1的电位的控制下打开时，第二节点N2和上拉节点Q导通。由于第九控制晶体管M2的控制极和第十控制晶体管M3的控制极均与第一节点N1电连接，所以两者同时打开时，也就实现了第一时钟信号端CLK1和上拉节点Q导通。

第二电容C1的第一端与第一节点N1电连接，第二电容C1的第二端与第二节点N2电连接。

在第一时钟信号端CLK1、第二节点N2和上拉节点Q导通时，由于第二电容C1耦合作用能够实现调节第二节点N2的电位，从而能够使第九控制晶体管M2和第十控制晶体管M3完全打开，确保将第一时钟信号端CLK1提供的第一时钟信号完整的输入到上拉节点Q。

复位电路160包括第十一控制晶体管M13以及第十二控制晶体管M14。

第十一控制晶体管M13的控制极与下拉节点QB电连接，第十一控制晶体管M13的第一极与上拉节点Q电连接，第十一控制晶体管M13的第二极与第一电压端VGL电连接。

第十二控制晶体管M14的控制极与复位端T_RST电连接，第十二控制晶体管M14的第一极与上拉节点Q电连接，第十二控制晶体管M14的第二极与第一电压端VGL电连接。

该复位电路160用于实现复位功能，当第十一控制晶体管M13在下拉节点QB的电位信号的控制下打开时，或者第十二控制晶体管M14在复位端T_RST提供的复位信号的控制下打开时，能够实现第一电压端VGL和上拉节点Q的导通，从而实现对上拉节点Q的电位的重置。

输出电路140包括第十三控制晶体管M6、第十四控制晶体管M7以及第三电容C2。

第十三控制晶体管M6的控制极与上拉节点Q电连接，第十三控制晶体管M6的第一极与第二时钟信号端CLK2电连接，第十三控制晶体管M6的第二极与进位输出端CR<N>电连接。与第十三控制晶体管M6的第二极电连接的进位输出端CR<N>用于实现仅为输出信号的输出。

第十四控制晶体管M7的控制极与上拉节点Q电连接，第十四控制晶体管M7的第一极与第二时钟信号端CLK2电连接，第十四控制晶体管M7的第二极与栅极驱动信号输出端OUT<N>电连接。

当第十三控制晶体管M6和第十四控制晶体管M7在上拉节点Q的电位信号的控制下打开时，分别能够实现第二时钟信号端CLK2和进位输出端CR<N>的导通，以及第二时钟信号端CLK2和栅极驱动信号输出端OUT<N>的导通，从而实现通过进位输出端CR<N>提供进位输出信号，通过栅极驱动信号输出端OUT<N>提供栅极驱动信号。

第三电容C2的第一端与上拉节点Q电连接，第三电容C2的第二端与进位输出端CR<N>电连接。

当第十三控制晶体管M6和第十四控制晶体管M7在上拉节点Q的电位信号的控制下打开时，由于第三电容C2耦合作用能够实现调节上拉节点Q的电位，从而确保第十三控制晶体管M6和第十四控制晶体管M7完全打开，实现将第二时钟信号端CLK2提供的第二时钟信号无阈值损失的输出到进位输出端CR<N>和栅极驱动信号输出端OUT<N>。

下拉电路150包括第十五控制晶体管M15以及第十六控制晶体管M16。

第十五控制晶体管M15的控制极与下拉节点QB电连接，第十五控制晶体管M15的第一极与进位输出端CR<N>电连接，第十五控制晶体管M15的第二极与第一电压端VGL电连接。

第十六控制晶体管M16的控制极与下拉节点QB电连接，第十六控制晶体管M16的第一极与栅极驱动信号输出端OUT<N>电连接，第十六控制晶体管M16的第二极与第一电压端VGL电连接。

当第十五控制晶体管M15M6和第十六控制晶体管M16M7在下拉节点QB的电位控制下打开的情况下，能够实现进位输出端CR<N>电连接和第一电压端VGL的导通以及栅极驱动信号输出端OUT<N>和第一电压端VGL的导通，从而实现拉低进位输出端CR<N>和栅极驱动信号输出端OUT<N>的电压。

本发明实施例还提供了一种驱动方法，应用于以上任一项所述的移位寄存器单元，该驱动方法包括以下步骤：

在复位阶段，通过所述下拉控制电路控制所述下拉节点的电位为有效电压；

在显示周期包括的除了所述复位阶段之外的其他阶段，通过所述下拉控制电路控制所述下拉节点的电位为无效电压。

请参阅图2和图3，下面结合时序图对该移位寄存器单元的驱动方法做进一步说明。

图2中，T_RST代表复位端T_RST的复位信号，STU1为第一级移位寄存器单元S1的输入信号，STU2为第二级移位寄存器单元S2的输入信号。

CLK1、CLK2和CLK3分别为第一时钟信号线、第二时钟信号线和第三时钟信号线提供的时钟信号。N1、N2、N3、N4（QB）、Q则分别代表这些点的电位，OUT<1>至OUT<9>分别代表第一级移位寄存器单元至第九级移位寄存器单元的栅极驱动信号输出端OUT<N>的输出信号。

在初始时段T0，复位端T_RST提供一高电平的复位信号，此时，第八控制晶体管M5和第十二控制晶体管M14打开，第一节点N1和上拉节点Q与第一电压端VGL导通，分别实现对第一节点N1和上拉节点Q的重置。

在第一时段T1，或称输入时段，输入端提供一高电平的输入信号，对于第一级移位寄存器单元和第二级移位寄存器单元来说，该输入信号分别由第一信号端STU1和第二信号端STU2提供，对于第N级移位寄存器单元来说（N为大于2的整数），则由第N-2级移位寄存器单元提供。例如，对于第五级移位寄存器单元来说，由第三级移位寄存器单元提供该输入信号。如图2所示，本实施例中以高电平为20V，低电平为-10V为例说明。

此时，第六控制晶体管M1在输入信号的控制下打开，并将输入信号传递至第一节点N1，使第一节点N1的电平为高电平，并进一步控制第二控制晶体管M10、第九控制晶体管M2和第十控制晶体管M3打开。

第九控制晶体管M2和第十控制晶体管M3打开后，第一时钟信号端GLK1与第二节点N2通过第九控制晶体管M2导通，第二节点N2和上拉节点Q通过第十控制晶体管M3导通，由于第一时钟信号端CLK1提供的第一时钟信号为低电平，所以第二节点N2和上拉节点Q均为低电平。

第二控制晶体管M10打开后，第三节点N3与第一电压端VGL导通，第三节点N3的电位也为低电平，实现对第三节点N3置低。

在第二时段T2，第一时钟信号端CLK1提供的第一时钟信号为高电平，该第一时钟信号能够控制第三控制晶体管M11和第五控制晶体管M12打开，此时，第二控制晶体管M10、第九控制晶体管M2和第十控制晶体管M3仍保持打开状态。

这一阶段，N1节点由于C1电容耦合作用抬升到第二高电平，如图2所示，本实施例中以第二高电平为40V为例说明，该第二高电平能够使M2、M3完全打开，从而确保第一时钟信号端CLK1提供的第一时钟信号能够完全输入到第二节点N2，并进一步输送到上拉节点Q。

在第三时段T3，或称输出阶段，由于第三电容C2耦合作用自举拉升使上拉节点Q处于第二高电平，从而使第十三控制晶体管M6和第十四控制晶体管M7完全打开，并控制第二时钟信号端CLK2提供的第二时钟信号完整的输入到进位输出端CR<N>和栅极驱动信号输出端OUT<N>。

在第四时段T4，或称复位阶段，进位复位端CR<N+1>提供的来自下一行的进位复位信号为高电平，此时，第四控制晶体管M9处于打开状态，由于第一电容C3耦合作用使得第四控制晶体管M9完全打开，进位复位信号传递至下拉节点QB，进一步控制第十五控制晶体管M15和第十六控制晶体管M16打开，从而实现拉低进位输出端CR<N>和栅极驱动信号输出端OUT<N>的电位。

在第五时段T5，第一时钟信号为高电平，并控制第三控制晶体管M11和第五控制晶体管M12打开，实现拉低第三节点N3和下拉节点QB的电平。

本发明实施例还提供了一种栅极驱动电路，包括以上任一项的移位寄存器单元。

如图3所示，各级移位寄存器单元的STU端为输入端，用于获取输入信号；OUT<N>为栅极驱动信号输出端，CR<N>为进位输出端，分别用于输出栅极驱动信号和进位输出信号；CR<N+1>为进位复位端，与下一级移位寄存器单元的进位输出端CR<N>电连接。

具体的，第一级移位寄存器单元S1的输入端CR<N-2>（STU）连接第一信号端STU1，第二级移位寄存器单元S2的输入端CR<N-2>（STU）连接第二信号端STU2；第三级移位寄存器单元S3的输入端CR<N-2>（STU）连接第一级移位寄存器单元的进位输出端CR<N>，第四级移位寄存器单元S4的输入端连接第二级移位寄存器单元的进位输出端CR<N>，各级移位寄存器单元依此类推连接。

图中左侧的CK1、CK2、CK3代表时钟信号线，各移位寄存器单元中的CLK1、CLK2、CLK3代表时钟信号端。

各级移位寄存器单元的时钟信号端CLK1、CLK2、CLK3连接提供时钟信号的时钟信号线CK1、CK2和CK3。具体的，第3K+1级移位寄存器单元的第一时钟信号端CLK1连接第一时钟信号线CK1，第二时钟信号端CLK2连接第二时钟信号线CK2，第三时钟信号端CLK3连接第三时钟信号线CK3；第3K+2级移位寄存器单元的第一时钟信号端CLK1连接第二时钟信号线CK2，第二时钟信号端CLK2连接第三时钟信号线CK3，第三时钟信号端CLK3连接第一时钟信号线CK1；第3K+3级移位寄存器单元的第一时钟信号端CLK1连接第三时钟信号线CK3，第二时钟信号端CLK2连接第一时钟信号线CK1，第三时钟信号端CLK3连接第二时钟信号线CK2；其中，K为非负整数。

例如，第一级移位寄存器单元S1的第一时钟信号端CLK1连接第一时钟信号线CK1，第二时钟信号端CLK2连接第二时钟信号线CK2，第三时钟信号端CLK3连接第三时钟信号线CK3；第二级移位寄存器单元S2的第一时钟信号端CLK1连接第二时钟信号线CK2，第二时钟信号端CLK2连接第三时钟信号线CK3，第三时钟信号端CLK3连接第一时钟信号线CK1；第三级移位寄存器单元S3的第一时钟信号端CLK1连接第三时钟信号线CK3，第二时钟信号端CLK2连接第一时钟信号线CK1，第三时钟信号端CLK3连接第二时钟信号线CK2；第四级移位寄存器单元S4的第一时钟信号端CLK1连接第一时钟信号线CK1，第二时钟信号端CLK2连接第二时钟信号线CK2，第三时钟信号端CLK3连接第三时钟信号线CK3，依此类推。

在具体实施时，第N级移位寄存器单元的输入端CR<N-2>（STU）连接第N-2级移位寄存器单元的进位输出端CR<N>。

可以理解为，本实施例中，第一级移位寄存器单元S1的输入信号由第一信号端STU1提供，第二级移位寄存器单元S2的输入信号由第二信号端STU2提供，而第N-2级移位寄存器单元的进位输出端CR<N>用于提供第N级移位寄存器单元的输入信号，N为大于2的整数。

除第一级移位寄存器单元S1外，每一级移位寄存器单元的进位输出端CR<N>连接前一级移位寄存器单元的进位复位端CR<N+1>，也就是说，除第一级移位寄存器单元S1外，每一级移位寄存器单元还为前一级移位寄存器单元提供进位复位信号。

此外，每一级移位寄存器单元还分别与图中未示出的第一电压端VGL和第二电压端VGH电连接。

请继续参阅图2，图2中还包括本实施例中栅极驱动电路的9级输出仿真图。

由于本实施例的技术方案包括了上述实施例的全部技术方案，因此至少能实现上述全部技术效果，此处不再赘述。

本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路。

显示装置可以包括：手机、平板电脑、电子书阅读器、数码相机、膝上型便携计算机、车载电脑、台式计算机、智能电视机、可穿戴设备中的至少一项。由于本实施例的技术方案包括了上述实施例的全部技术方案，因此至少能实现上述全部技术效果，此处不再赘述。

以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (11)

1.一种移位寄存器单元，其特征在于，包括：

第一节点控制电路，分别与输入端、第一节点、进位输出端、第一电压端和复位端电连接，用于在输入信号的控制下，控制所述第一节点与输入端之间的连接与断开，在进位输出信号和复位信号的控制下，控制所述第一节点和所述第一电压端之间的连接和断开，以控制所述第一节点的电位；

下拉控制电路，分别与所述进位输出端、所述第一节点、第三节点、进位复位端、下拉节点、第一时钟信号端和第一电压端连接，用于在所述第一节点的电位、所述进位输出信号和第一时钟信号的控制下，控制所述第三节点的电位，并在所述第三节点的电位的控制下，控制所述下拉节点与所述进位复位端之间连通，在所述第一时钟信号的控制下，控制所述下拉节点与所述第一电压端之间连通，并根据所述第三节点的电位控制所述下拉节点的电位，以控制在复位阶段，所述下拉节点的电位为有效电压，在显示周期包括的除了所述复位阶段之外的其他阶段，控制所述下拉节点的电位为无效电压；所述输入端用于提供所述输入信号，所述进位输出端用于输出所述进位输出信号，所述第一时钟信号端用于提供所述第一时钟信号；

上拉控制电路，分别与所述第一节点、第一时钟信号端和所述上拉节点电连接，用于根据所述第一节点的电位控制所述上拉节点的电位；

输出电路，分别与所述上拉节点、第二时钟信号端、栅极信号输出端以及所述进位输出端电连接，用于在所述上拉节点的电位的控制下，控制将第二时钟信号传输至所述栅极信号输出端和所述进位输出端；

下拉电路，分别与所述下拉节点、所述第一电压端、所述栅极信号输出端以及所述进位输出端电连接，用于在所述下拉节点的电位控制下，控制所述栅极驱动信号输出端和所述进位输出端与所述第一电压端之间连通；以及，

复位电路，用于在所述下拉节点的电位和复位信号的控制下，对所述上拉节点进行复位；

所述下拉控制电路包括第三节点控制子电路、下拉节点控制子电路和下拉存储电容子电路，其中，

所述第三节点控制子电路分别与所述第一节点、所述第三节点、所述进位输出端、所述第一时钟信号端和所述第一电压端电连接，用于在所述第一节点的电位和/或所述第一时钟信号的控制下，控制所述第三节点与所述第一电压端之间连通，并在所述进位输出信号的控制下，控制所述第三节点与所述进位输出端之间连通；

所述下拉节点控制子电路分别与所述第三节点、所述第一时钟信号端、所述进位复位端和所述第一电压端电连接，在所述第三节点的电位的控制下，控制所述下拉节点与所述进位复位端之间连通，在所述第一时钟信号的控制下，控制所述下拉节点与所述第一电压端之间连通；

所述下拉存储电容子电路的第一端与所述第三节点电连接，所述下拉存储电容子电路的第二端与所述下拉节点电连接。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述第三节点控制子电路包括第一控制晶体管、第二控制晶体管以及第三控制晶体管；

所述第一控制晶体管的控制极与所述进位输出端电连接，所述第一控制晶体管的第一极与所述进位输出端电连接，所述第一控制晶体管的第二极与所述第三节点电连接；

所述第二控制晶体管的控制极与所述第一节点电连接，所述第二控制晶体管的第一极与所述第三节点电连接，所述第二控制晶体管的第二极与所述第一电压端电连接；

所述第三控制晶体管的控制极与所述第一时钟信号端电连接，所述第三控制晶体管的第一极与所述第三节点电连接，所述第三控制晶体管的第二极与所述第一电压端电连接；所述下拉节点控制子电路包括第四控制晶体管以及第五控制晶体管；

所述第四控制晶体管的控制极与所述第三节点电连接，所述第四控制晶体管的第一极与所述进位复位端电连接，所述第四控制晶体管的第二极与所述下拉节点电连接；

所述第五控制晶体管的控制极与所述第一时钟信号端电连接，所述第五控制晶体管的第一极与所述下拉节点电连接，所述第五控制晶体管的第二极与所述第一电压端电连接；

所述下拉存储电容子电路包括第一电容，所述第一电容的第一端与所述第三节点电连接，所述第一电容的第二端与所述下拉节点电连接。

3.如权利要求1所述的移位寄存器单元，其特征在于，所述第一节点控制电路包括第六控制晶体管、第七控制晶体管以及第八控制晶体管；

所述第六控制晶体管的控制极与所述输入端电连接，所述第六控制晶体管的第一极与所述输入端电连接，所述第六控制晶体管的第二极与所述第一节点电连接；

所述第七控制晶体管的控制极与所述进位输出端电连接，所述第七控制晶体管的第一极与所述第一节点电连接，所述第七控制晶体管的第二极与所述第一电压端电连接；

所述第八控制晶体管的控制极与所述复位端电连接，所述第八控制晶体管的第一极与所述第一电压端电连接，所述第八控制晶体管的第二极与所述第一节点电连接。

4.如权利要求1所述的移位寄存器单元，其特征在于，所述上拉控制电路用于在第一节点的电位的控制下，控制第二节点与第一时钟信号端之间连通，并在第一节点的电位的控制下，控制第二节点的电位，并在第一节点的电位的控制下，控制所述第二节点与所述上拉节点之间连通。

5.如权利要求4所述的移位寄存器单元，其特征在于，所述上拉控制电路包括第九控制晶体管、第十控制晶体管以及第二电容;

所述第九控制晶体管的控制极与所述第一节点电连接，所述第九控制晶体管的第一极与所述第一时钟信号端电连接，所述第九控制晶体管的第二极与所述第二节点电连接；

所述第十控制晶体管的控制极与所述第一节点电连接，所述第十控制晶体管的第一极与所述第二节点电连接，所述第十控制晶体管的第二极与所述上拉节点电连接；

所述第二电容的第一端与所述第一节点电连接，所述第二电容的第二端与所述第二节点电连接。

6.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，所述复位电路包括第十一控制晶体管以及第十二控制晶体管

所述第十一控制晶体管的控制极与所述下拉节点电连接，所述第十一控制晶体管的第一极与所述上拉节点电连接，所述第十一控制晶体管的第二极与所述第一电压端电连接；

所述第十二控制晶体管的控制极与所述复位端电连接，所述第十二控制晶体管的第一极与所述上拉节点电连接，所述第十二控制晶体管的第二极与所述第一电压端电连接。

7.如权利要求1至5中任一权利要求所述的移位寄存器单元，其特征在于，所述输出电路包括第十三控制晶体管、第十四控制晶体管以及第三电容;

所述第十三控制晶体管的控制极与所述上拉节点电连接，所述第十三控制晶体管的第一极与所述第二时钟信号端电连接，所述第十三控制晶体管的第二极与所述进位输出端电连接；

所述第十四控制晶体管的控制极与所述上拉节点电连接，所述第十四控制晶体管的第一极与所述第二时钟信号端电连接，所述第十四控制晶体管的第二极与所述栅极驱动信号输出端电连接；

所述第三电容的第一端与所述上拉节点电连接，所述第三电容的第二端与所述进位输出端电连接；

所述下拉电路包括第十五控制晶体管以及第十六控制晶体管；

所述第十五控制晶体管的控制极与所述下拉节点电连接，所述第十五控制晶体管的第一极与所述进位输出端电连接，所述第十五控制晶体管的第二极与所述第一电压端电连接；

所述第十六控制晶体管的控制极与所述下拉节点电连接，所述第十六控制晶体管的第一极与所述栅极驱动信号输出端电连接，所述第十六控制晶体管的第二极与所述第一电压端电连接。

8.一种驱动方法，应用于如权利要求1至7中任一权利要求所述的移位寄存器单元，所述驱动方法包括以下步骤：

在复位阶段，通过所述下拉控制电路控制所述下拉节点的电位为有效电压；

在显示周期包括的除了所述复位阶段之外的其他阶段，通过所述下拉控制电路控制所述下拉节点的电位为无效电压。

9.如权利要求8所述的驱动方法，其特征在于，在所述驱动方法应用于权利要求2所述的移位寄存器单元的情况下，所述驱动方法包括：

在复位阶段，通过第一时钟信号端提供的第一时钟信号控制所述第五控制晶体管关闭，通过进位输出端提供的进位输出信号控制所述第四控制晶体管打开，并通过所述进位复位信号端提供的进位复位信号控制所述下拉节点的电位为有效电压；

在显示周期包括的除了所述复位阶段之外的其他阶段，通过所述第一时钟信号端提供的第一时钟信号控制所述第五控制晶体管打开，以控制所述下拉节点的电位为无效电压。

10.一种栅极驱动电路，其特征在于，包括多级如权利要求1至7中任一权利要求所述的移位寄存器单元；其中

第一级移位寄存器单元的输入端连接第一信号端，所述第一信号端用于提供所述第一级移位寄存器单元的输入信号；

第二级移位寄存器单元的输入端连接第二信号端，所述第二信号端用于提供所述第二级移位寄存器单元的输入信号；

第N级移位寄存器单元的输入端连接第N-2级移位寄存器单元的进位输出端，所述第N-2级移位寄存器单元的进位输出端用于提供所述第N级移位寄存器单元的输入信号，N为大于2的整数；

除第一级移位寄存器单元外，每一级移位寄存器单元的进位输出端连接前一级移位寄存器单元的进位复位端。

11.一种显示装置，其特征在于，包括如权利要求10所述的栅极驱动电路。

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