CN108172165A - 移位寄存器电路、驱动方法和显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器电路、驱动方法和显示装置。所述移位寄存器电路包括放噪子电路，所述放噪子电路的控制端与下拉节点连接；所述移位寄存器电路还包括下拉节点控制子电路；所述下拉节点控制子电路包括：第一下拉节点控制子电路；以及，第二下拉节点控制子电路，用于在第一时钟信号输入端输入第一电平时控制下拉控制节点与第一时钟信号输入端之间连通，并当下拉控制节点的电位为第一电平时控制下拉节点与第一时钟信号输入端之间连通，以使得下拉节点的电位为第一电平，以控制放噪子电路包括的放噪晶体管关闭。本发明解决移位寄存器电路中栅极与下拉节点连接的放噪晶体管的阈值电压容易产生漂移，从而导致栅极驱动信号输出不稳定的问题。

Description

移位寄存器电路、驱动方法和显示装置

技术领域

本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器电路、驱动方法和显示装置。

背景技术

GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)设计由于其具有低成本、窄边框、简单加工工艺等优点，近年来在显示行业受到广泛的研究与关注，并在一系列产品中应用。在现有的GOA中，除了第一级移位寄存器电路的输入端与起始端连接之外，每一级移位寄存器电路的输入端与相邻上一级移位寄存器电路的栅极驱动信号输出端连接，则一旦一行栅极驱动信号出现不稳定的情况，其就会逐级传递下去，并且产生异常信号放大的可能，从而造成GOA提供的栅极驱动信号失真，从而造成显示面板显示异常。而在所述移位寄存器电路中，栅极与下拉节点连接的放噪晶体管由于下拉节点的电位大部分时间为高电平(当所述放噪晶体管为n型晶体管时),以使得所述放噪晶体管在一显示周期的大部分时间(除了输入阶段和输出阶段)开启，从而造成所述放噪晶体管的阈值电压漂移最为严重，从而影响栅极驱动电路的稳定性。

发明内容

本发明的主要目的在于提供一种移位寄存器电路、驱动方法和显示装置，解决现有技术中移位寄存器电路中栅极与下拉节点连接的放噪晶体管的阈值电压容易产生漂移，从而导致栅极驱动信号输出不稳定的问题。

为了达到上述目的，本发明提供了一种移位寄存器电路，包括放噪子电路，所述放噪子电路的控制端与下拉节点连接；

所述移位寄存器电路还包括下拉节点控制子电路；所述下拉节点控制子电路包括：

第一下拉节点控制子电路，与下拉控制节点、下拉节点、上拉节点、第一时钟信号输入端和第一电压输入端连接；以及，

第二下拉节点控制子电路，与所述第一时钟信号输入端、所述下拉控制节点和所述下拉节点连接，用于在所述第一时钟信号输入端输入第一电平时控制所述下拉控制节点与所述第一时钟信号输入端之间连通，并当所述下拉控制节点的电位为第一电平时控制所述下拉节点与所述第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，以控制所述放噪子电路包括的放噪晶体管关闭。实施时，所述第一下拉节点控制子电路用于当所述第一时钟信号输入端输入第二电平并所述上拉节点的电位为第一电平时控制所述下拉控制节点的电位和所述下拉节点的电位都为第二电平，以控制所述放噪子电路包括的放噪晶体管打开；所述第一下拉节点控制子电路还用于当所述第一时钟信号输入端输入第二电平并所述上拉节点的电位为第二电平时控制所述下拉控制节点的电位为第一电平；

所述第二下拉节点控制子电路还用于当所述下拉控制节点的电位为第二电平时控制断开所述下拉节点与所述第一时钟信号输入端之间的连接。

实施时，所述第二下拉节点控制子电路包括：

第一下拉控制子模块，与所述第一时钟信号输入端和所述下拉控制节点连接，用于当所述第一时钟信号输入端输入第一电平时控制所述下拉控制节点与所述第一时钟信号输入端之间连通；以及，

第二下拉控制子模块，与所述下拉控制节点、所述第一时钟信号输入端和所述下拉节点连接，用于当所述下拉控制节点的电位为第一电平时控制所述下拉节点与所述第一时钟信号输入端之间连通。

实施时，所述第一下拉控制子模块包括：第一下拉控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述下拉控制节点连接，第二极与所述第一时钟信号输入端连接。

实施时，所述第一下拉节点控制子电路包括的晶体管都为n型晶体管，所述第一下拉控制晶体管为p型晶体管；或者，

所述第一下拉节点控制子电路包括的晶体管都为p型晶体管，所述第一下拉控制晶体管为n型晶体管。

实施时，所述第二下拉控制子模块包括：第二下拉控制晶体管，栅极与所述下拉控制节点连接，第一极与所述下拉节点连接，第二极与所述第一时钟信号输入端连接。

实施时，所述第一下拉节点控制子电路包括的晶体管都为n型晶体管，所述第二下拉控制晶体管为p型晶体管；或者，

所述第一下拉节点控制子电路包括的晶体管都为p型晶体管，所述第二下拉控制晶体管为n型晶体管。

实施时，所述放噪子电路还与所述上拉节点、栅极驱动信号输出端和所述第一电压输入端连接；所述放噪子电路用于当所述下拉节点的电位为第二电平时，控制所述上拉节点和所述栅极驱动信号输出端与所述第一电压输入端连接，以对所述上拉节点和所述栅极驱动信号输出端进行放噪；所述放噪子电路还用于当所述下拉节点的电位为第一电平时，控制断开所述上拉节点与所述第一电压输入端之间的连接，并控制断开所述栅极驱动信号输出端与所述第一电压输入端之间的连接。

实施时，所述放噪子电路包括：第一放噪晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；以及，

第二放噪晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电压输入端连接；

所述第一下拉节点控制子电路包括：

第一下拉控制节点控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点连接；

第二下拉控制节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与第一电压输入端连接；

第一下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述下拉节点连接；以及，

第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一电压输入端连接。

实施时，本发明所述的移位寄存器电路还包括：

上拉节点控制子电路，与输入端、所述第一时钟信号输入端、复位端、上拉节点和所述第一电压输入端连接，用于在所述输入端、所述第一时钟信号输入端和所述复位端的控制下控制所述上拉节点的电位；

存储电容子电路，第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接；

输出上拉子电路，与所述上拉节点、栅极驱动信号输出端和第二时钟信号输入端连接，用于在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输入端之间是否连通；以及，

输出下拉子电路，与所述复位端、所述第一时钟信号输入端、所述第一电压输入端和所述栅极驱动信号输出端连接，用于在所述复位端和所述第一时钟信号输入端的控制下控制所述栅极驱动信号输出端输出的栅极驱动信号的电位。

本发明还提供了一种移位寄存器电路的驱动方法，应用于上述的移位寄存器电路，所述移位寄存器电路的驱动方法包括：

当第一时钟信号输入端输入第一电平时，第二下拉节点控制子电路控制下拉控制节点与所述第一时钟信号输入端之间连通；当所述下拉控制节点的电位为第一电平时，所述第二下拉节点控制子电路控制下拉节点与所述第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，以控制放噪子电路包括的放噪晶体管关闭。

实施时，本发明所述的移位寄存器电路的驱动方法还包括：当所述第一时钟信号输入端输入第二电平并所述上拉节点的电位为第一电平时，第一下拉节点控制子电路控制所述下拉控制节点的电位和所述下拉节点的电位都为第二电平，以控制所述放噪子电路包括的放噪晶体管打开；当所述第一时钟信号输入端输入第二电平并所述上拉节点的电位为第二电平时，所述第一下拉节点控制子电路控制所述下拉控制节点的电位为第一电平；

当所述下拉控制节点的电位为第二电平时，所述第二下拉节点控制子电路控制断开所述下拉节点与所述第一时钟信号输入端之间的连接。

实施时，在一显示周期内，移位寄存器电路的驱动方法具体包括：

输入步骤：在输入阶段，第一时钟信号输入端输入第二电平，上拉节点的电位为第二电平，所述第一下拉节点控制子电路控制所述下拉控制节点的电位为第一电平，所述第二下拉节点控制子电路控制所述下拉节点与所述第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，从而控制所述放噪子电路包括的放噪晶体管关闭；

输出步骤：在输出阶段，所述第一时钟信号输入端输入第一电平，所述上拉节点的电位为第二电平，所述第二下拉节点控制子电路控制下拉控制节点与所述第一时钟信号输入端之间连通，以使得所述下拉控制节点的电位为第一电平，所述第二下拉节点控制子电路控制所述下拉节点与第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，从而控制所述放噪子电路包括的放噪晶体管关闭；

放噪步骤：在放噪阶段，所述第一时钟信号输入端输入第二电平，所述上拉节点的电位为第一电平，所述第一下拉节点控制子电路控制所述下拉控制节点的电位为第二电平，所述第二下拉节点控制子电路控制断开所述下拉节点与所述第一时钟信号输入端之间的连接，所述第一下拉节点控制子电路控制所述下拉节点的电位为第二电平，从而控制所述放噪子电路包括的放噪晶体管打开；

阈值电压校正步骤：在阈值电压校正阶段，所述第一时钟信号输入端输入第一电平，所述上拉节点的电位为第一电平，所述第二下拉节点控制子电路控制所述下拉控制节点与所述第一时钟信号输入端之间连通，以使得所述下拉控制节点的电位为第一电平，所述第二下拉节点控制子电路控制所述下拉节点与所述第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，从而控制所述放噪子电路包括的放噪晶体管关闭。

实施时，本发明所述的移位寄存器电路的驱动方法还包括：

在一所述显示周期内，重复执行所述放噪步骤和所述阈值电压校正步骤，直至相邻下一显示周期开始。

本发明还提供了一种显示装置，包括上述的移位寄存器电路。

与现有技术相比，本发明所述的移位寄存器电路、驱动方法和显示装置新增了第二下拉节点控制子电路，以能够改善放噪子电路包括的栅极与下拉节点连接的放噪晶体管的阈值漂移问题，从而提高栅极驱动电路的稳定性，实现稳定的栅极驱动信号输出。

附图说明

图1是本发明所述的移位寄存器电路中的下拉节点控制子电路10的一实施例的结构图；

图2是本发明实施例所述的移位寄存器电路的结构图；

图3是本发明另一实施例所述的移位寄存器电路的结构图；

图4是本发明又一实施例所述的移位寄存器电路的电路图；

图5是本发明再一实施例所述的移位寄存器电路的结构图；

图6是本发明所述的移位寄存器电路的一具体实施例的电路图；

图7是本发明所述的移位寄存器电路的该具体实施例的工作时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。

如图1所示，本发明实施例所述的移位寄存器电路包括放噪子电路50和下拉节点控制子电路10；

所述放噪子电路50的控制端与下拉节点PD连接；

所述下拉节点控制子电路10包括：

第一下拉节点控制子电路101，与下拉控制节点NET1、下拉节点PD、上拉节点PU、第一时钟信号输入端和第一电压输入端连接，所述第一时钟信号输入端用于输入第一时钟信号CLK1；所述第一电压输入端用于输入第一电压V1；以及，

第二下拉节点控制子电路102，与所述第一时钟信号输入端、所述下拉控制节点NET1和所述下拉节点PD连接，用于在所述第一时钟信号输入端输入第一电平时控制所述下拉控制节点NET1与所述第一时钟信号输入端之间连通，并当所述下拉控制节点NET1的电位为第一电平时控制所述下拉节点PD与所述第一时钟信号输入端之间连通，以使得所述下拉节点PD的电位为第一电平，以控制所述放噪子电路50包括的放噪晶体管关闭。

图1仅示出了本发明实施例所述的移位寄存器电路中的放噪子电路50，和与该放噪子电路50包括的放噪晶体管的阈值电压补偿有关的下拉节点控制子电路10，在实际操作时，本发明实施例所述的移位寄存器电路还可以包括上拉节点控制子电路、存储电容子电路、输出上拉子电路和输出下拉子电路，以生成相应的栅极驱动信号。

在实际操作时，所述放噪子电路50可以包括至少一个放噪晶体管，所述放噪晶体管的栅极即为所述放噪子电路50的控制端，所述放噪晶体管的栅极与所述下拉节点连接。

本发明实施例所述的移位寄存器电路在工作时，当CLK1的电位为第一电平时，所述第二下拉节点控制子电路102控制所述下拉控制节点NET1与所述第一时钟信号输入端之间连通，从而使得所述下拉控制节点NET1的电位为第一电平，并控制所述下拉节点PD与所述第一时钟信号输入端连接，从而使得所述下拉节点PD的电位为第一电平，控制所述放噪子电路50包括的放噪晶体管关闭，对该放噪晶体管的阈值电压漂移进行补偿。

本发明实施例所述的移位寄存器电路中的下拉节点控制子电路新增了第二下拉节点控制子电路，以能够使得下拉节点的电位在每一显示周期内输出阶段结束后不会如现有技术般持续为第二电平，而是间隔为第二电平、第一电平，从而改善所述放噪子电路包括的栅极与下拉节点连接的放噪晶体管的阈值漂移问题，从而提高栅极驱动电路的稳定性，实现稳定的栅极驱动信号输出。

在本发明实施例所述的移位寄存器电路工作时，当所述下拉节点的电位为第二电平时，栅极与所述下拉节点连接的放噪晶体管打开；当所述下拉节点的电位为第一电平时，栅极与所述下拉节点连接的放噪晶体管关闭，此时通过添加反向电压对所述放噪晶体管的阈值电压漂移进行补偿，通过对所述放噪晶体管的栅极电压进行反向偏置，从而实现对所述放噪晶体管的阈值电压的实时校正。

当所述放噪晶体管为n型晶体管时，所述第二电平为高电平，所述第一电平为低电平；当所述放噪晶体管为p型晶体管时，所述第二电平为低电平，所述第一电平为高电平。

在实际操作时，当所述第二下拉节点控制子电路包括的晶体管都为p型晶体管，所述第一下拉节点控制子电路包括的晶体管都为n型晶体管时，第一电平为低电平；当述第二下拉节点控制子电路包括的晶体管都为n型晶体管，所述第一下拉节点控制子电路包括的晶体管都为p型晶体管时，第一电平为高电平。

具体的，所述第一下拉节点控制子电路101用于当所述第一时钟信号输入端输入第二电平并且所述上拉节点PU的电位为第一电平时控制所述下拉控制节点NET1的电位和所述下拉节点PD的电位都为第二电平，以控制所述放噪子电路包括的放噪晶体管打开；所述第一下拉节点控制子电路101还用于当所述第一时钟信号输入端输入第二电平并且所述上拉节点PU的电位为第二电平时控制所述下拉控制节点NET1的电位为第一电平；

所述第二下拉节点控制子电路102还用于当所述下拉控制节点NET1的电位为第二电平时控制断开所述下拉节点PD与所述第一时钟信号输入端之间的连接。

在具体实施时，当所述第一时钟信号输入端输入第二电平并所述上拉节点PU的电位为第一电平时，所述第一下拉节点控制子电路101控制所述下拉控制节点NET1的电位和所述下拉节点PD的电位都为第二电平，此时所述第二下拉节点控制子电路102不会影响所述下拉节点PD的电位，栅极与所述下拉节点PD连接的放噪晶体管打开。

根据一种具体实施方式，所述放噪子电路还可以与所述上拉节点、栅极驱动信号输出端和所述第一电压输入端连接；所述放噪子电路用于当所述下拉节点的电位为第二电平时，控制所述上拉节点和所述栅极驱动信号输出端与所述第一电压输入端连接，以对所述上拉节点和所述栅极驱动信号输出端进行放噪；

所述放噪子电路还用于当所述下拉节点的电位为第一电平时，控制断开所述上拉节点与所述第一电压输入端之间的连接，并控制断开所述栅极驱动信号输出端与所述第一电压输入端之间的连接。

具体的，所述放噪子电路可以包括：

第一放噪晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；以及，

第二放噪晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电压输入端连接。

如图2所示，在图1所示的移位寄存器电路的实施例的基础上，

所述放噪子电路50还可以与上拉节点PU、栅极驱动信号输出端Output和第一电压输入端连接，用于当所述下拉节点PD的电位为第二电平时，控制所述上拉节点PU和所述栅极驱动信号输出端Output与所述第一电压输入端连接，以对所述上拉节点和所述栅极驱动信号输出端进行放噪，所述放噪子电路50还用于当所述下拉节点PD的电位为第一电平时，控制断开所述上拉节点PU与所述第一电压输入端之间的连接，并控制断开所述栅极驱动信号输出端Output与所述第一电压输入端之间的连接；其中，所述第一电压输入端用于输入第一电压V1；

如图2所示，本发明实施例所述的移位寄存器电路还可以包括：

上拉节点控制子电路51，与输入端Input、第一时钟信号输入端、复位端Reset、上拉节点PU和第一电压输入端连接，用于在所述输入端Input、所述第一时钟信号输入端和所述复位端Reset的控制下控制所述上拉节点PU的电位，其中，所述第一时钟信号输入端用于输入第一时钟信号CLK1，所述第一电压输入端用于输入第一电压V1；

存储电容子电路52，第一端与所述上拉节点PU连接，第二端与栅极驱动信号输出端Output连接；

输出上拉子电路53，与所述上拉节点PU、栅极驱动信号输出端Output和第二时钟信号输入端连接，用于在所述上拉节点PU的控制下控制所述栅极驱动信号输出端Output与所述第二时钟信号输入端之间的连通或断开，其中，所述第二时钟信号输入端用于输入第二时钟信号CLK2；以及，

输出下拉子电路54，与所述复位端Reset、所述第一时钟信号输入端、所述第一电压输入端和所述栅极驱动信号输出端Output连接，用于在所述复位端Reset和所述第一时钟信号输入端的控制下控制所述栅极驱动信号输出端Output输出的栅极驱动信号的电位。

根据一种具体实施方式，如图3所示，所述第二下拉节点控制子电路102可以包括：

第一下拉控制子电路1021，与所述第一时钟信号输入端和所述下拉控制节点NET1连接，用于当所述第一时钟信号输入端输入第一电平时控制所述下拉控制节点NET1与所述第一时钟信号输入端之间连通；以及，

第二下拉控制子电路1022，与所述下拉控制节点NET1、所述第一时钟信号输入端和所述下拉节点PD连接，用于当所述下拉控制节点NET1的电位为第一电平时控制所述下拉节点PD与所述第一时钟信号输入端之间连通。

在具体实施时，所述第二下拉节点控制子电路102可以包括第一下拉控制子电路1021和第二下拉控制子电路1022，所述第一下拉控制子电路1021在第一时钟信号输入端输入第一电平时控制所述下拉控制节点NET1的电位为第一电平，所述第二下拉控制子电路1022当所述下拉控制节点NET1的电位为第一电平时控制所述下拉节点PD的电位为第一电平。

具体的，所述第一下拉控制子电路可以包括：第一下拉控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述下拉控制节点连接，第二极与所述第一时钟信号输入端连接。

在具体实施时，所述第一下拉节点控制子电路包括的晶体管都为n型晶体管，所述第一下拉控制晶体管为p型晶体管；或者，

所述第一下拉节点控制子电路包括的晶体管都为p型晶体管，所述第一下拉控制晶体管为n型晶体管。

在实际操作时，所述第一下拉节点控制子电路包括的晶体管的类型与所述第一下拉控制晶体管的类型相反，使得所述第一下拉控制晶体管在第一时钟信号输入端输入第一电平时控制所述下拉控制节点的电位为第一电平。

具体的，所述第二下拉控制子电路可以包括：第二下拉控制晶体管，栅极与所述下拉控制节点连接，第一极与所述下拉节点连接，第二极与所述第一时钟信号输入端连接。

在具体实施时，所述第一下拉节点控制子电路包括的晶体管都为n型晶体管，所述第二下拉控制晶体管为p型晶体管；或者，

所述第一下拉节点控制子电路包括的晶体管都为p型晶体管，所述第二下拉控制晶体管为n型晶体管。

在实际操作时，所述第一下拉节点控制子电路包括的晶体管的类型与所述第二下拉控制晶体管的类型相反，使得所述第二下拉控制晶体管在所述下拉控制节点的电位为第一电平时控制所述下拉节点的电位为第一电平。

如图4所示，在图3所示的移位寄存器电路的实施例的基础上，所述第一下拉控制子电路1021包括：第一下拉控制晶体管M13，栅极与所述第一时钟信号输入端连接，漏极与所述下拉控制节点NET1连接，源极与所述第一时钟信号输入端连接；其中，所述第一时钟信号输入端用于输入第一时钟信号CLK1；

所述第二下拉控制子电路1022包括：第二下拉控制晶体管M16，栅极与所述下拉控制节点NET1连接，漏极与所述下拉节点PD连接，源极与所述第一时钟信号输入端连接。

在图4所示的移位寄存器单元的实施例中，M13和M16为p型晶体管，所述第一电平为低电平，所述放噪子电路50包括的放噪晶体管都为n型晶体管；在实际操作时，M13和M16也可以被替换为n型晶体管，所述第一电平也可以为高电平，所述放噪晶体管也可以被替换为p型晶体管，在此对M13的类型、M16的类型、第一电平的取值和所述放噪晶体管的类型不作限定。

本发明如图4所示的移位寄存器单元的实施例在工作时，当CLK1为低电平时，M13打开，以使得NET1的电位为低电平，M16打开，从而使得PD的电位为低电平，进而使得所述放噪子电路50包括的放噪晶体管都关闭，对该放噪晶体管的阈值电压漂移进行补偿。

具体的，所述第一下拉节点控制子电路可以包括：

第一下拉控制节点控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点连接；

第二下拉控制节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与第一电压输入端连接；

第一下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述下拉节点连接；以及，

第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一电压输入端连接。

根据一种具体实施方式，在图5所示的移位寄存器单元的实施例的基础上，所述第一下拉节点控制子电路101可以包括：

第一下拉控制节点控制晶体管M9，栅极和漏极都与所述第一时钟信号输入端连接，源极与所述下拉控制节点NET1连接；以及，

第二下拉控制节点控制晶体管M8，栅极与所述上拉节点PU连接，漏极与所述下拉控制节点NET1连接，源极与第一电压输入端连接；

第一下拉节点控制晶体管M6，栅极与所述下拉控制节点NET1连接，漏极与所述第一时钟信号输入端连接，源极与所述下拉节点PD连接；以及，

第二下拉节点控制晶体管M5，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极与所述第一电压输入端连接。

在图5所示的实施例中，M9、M8、M6和M5都为n型晶体管，但是在实际操作时，以上晶体管也可以为p型晶体管，在此对晶体管的类型不作限定。

在图5所示的实施例中，示例性的，所述第一电压可以为低电压VSS。

本发明如图5所示的实施例在工作时，

当CLK1的电位为高电平，并且PU的电位为低电平时，M9打开，M8关断，NET1的电位为高电平；

当CLK1的电位为高电平，并PU的电位也为高电平时，M9和M8都打开，通过将M9的宽长比设置成不小于M8的宽长比(一般情况下，M9的宽长比与M8的宽长比相等)，以使得NET1的电位为高电平；此时当PU的电位为低电平时，M6打开，M5关断，PD的电位为高电平；此时当PU的电位也为高电平时，M6和M5都打开，通过将M6的宽长比设置为小于M5的宽长比，使得PD的电位为低电平。

在具体实施时，所述放噪子电路50可以包括：

第一放噪晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；以及，

第二放噪晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电压输入端连接；

所述上拉节点控制子电路51可以包括：

输入晶体管，栅极和第一极都与所述输入端连接，第二极与所述上拉节点连接；

上拉节点复位晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述第一电压输入端连接；以及，

上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述输入端连接，第二极与所述上拉节点连接；

所述存储电容子电路52可以包括：存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接；

所述输出上拉子电路53可以包括：上拉晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；

所述输出下拉子电路54可以包括：

输出复位晶体管，栅极与所述复位端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；以及，

下拉晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电压输入端连接。

在实际操作时，所述第一下拉晶体管和所述第二上拉节点控制晶体管即为上述的栅极与下拉节点连接的放噪晶体管。

下面通过一具体实施例来说明本发明至少一实施例所述的移位寄存器电路。

如图6所示，本发明所述的移位寄存器电路的至少一具体实施例包括下拉节点控制子电路、放噪子电路50、上拉节点控制子电路51、存储电容子电路52、输出上拉子电路53和输出下拉子电路54；

所述下拉节点控制子电路10包括第一下拉节点控制子电路101和第二下拉节点控制子电路102；

所述第二下拉节点控制子电路102包括第一下拉控制子电路1021和第二下拉控制子电路1022；

所述第一下拉控制子电路1021包括：第一下拉控制晶体管M13，栅极与输入第一时钟信号CLK1的第一时钟信号输入端连接，漏极与下拉控制节点NET1连接，源极与所述第一时钟信号输入端连接；

所述第二下拉控制子电路1022包括：第二下拉控制晶体管M16，栅极与所述下拉控制节点NET1连接，漏极与所述下拉节点PD连接，源极与第一时钟信号输入端连接；所述第一时钟信号输入端用于输入第一时钟信号CLK1；

所述第一下拉节点控制子电路101包括：

第一下拉控制节点控制晶体管M9，栅极和漏极都与所述第一时钟信号输入端连接，源极与所述下拉控制节点NET1连接；以及，

第二下拉控制节点控制晶体管M8，栅极与所述上拉节点PU连接，漏极与所述下拉控制节点NET1连接，源极与低电压输入端连接；所述低电压输入端用于输入低电压VSS；

第一下拉节点控制晶体管M6，栅极与所述下拉控制节点NET1连接，漏极与所述第一时钟信号输入端连接，源极与所述下拉节点PD连接；以及，

第二下拉节点控制晶体管M5，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极与所述低电压输入端连接；

所述放噪子电路50包括：

第一放噪晶体管M2，栅极与所述下拉节点PD连接，漏极与栅极驱动信号输出端Output连接，源极与所述低电压输入端连接；以及，

第二放噪晶体管M7，栅极与所述下拉节点PD连接，漏极与所述上拉节点PU连接，源极与所述低电压输入端连接；

所述上拉节点控制子电路51包括：

输入晶体管M11，栅极和漏极都与输入端Input连接，源极与所述上拉节点PU连接；

上拉节点复位晶体管M12，栅极与所述复位端Reset连接，漏极与所述上拉节点PU连接，源极与所述输入低电压VSS的低电压输入端连接；以及，

上拉节点控制晶体管M10，栅极与所述输入第一时钟信号CLK1的第一时钟信号输入端连接，漏极与所述输入端Input连接，源极与所述上拉节点PU连接；

所述存储电容子电路52可以包括：存储电容C1，第一端与所述上拉节点PU连接，第二端与所述栅极驱动信号输出端Output连接；

所述输出上拉子电路53包括：

上拉晶体管M3，栅极与所述上拉节点PU连接，漏极与输入第二时钟信号CLK2的第二时钟信号输入端连接，源极与所述栅极驱动信号输出端Output连接；

所述输出下拉子电路54可以包括：

输出复位晶体管M4，栅极与所述复位端Reset连接，漏极与所述栅极驱动信号输出端Output连接，源极与所述输入低电压VSS的低电压输入端连接；以及，

下拉晶体管M1，栅极与所述输入第一时钟信号CLK1的第一时钟信号输入端连接，漏极与所述栅极驱动信号输出端Output连接，源极与所述低电压输入端连接。

在图6所示的具体实施例中，M13和M16都为p型晶体管，其余的晶体管都为n型晶体管。在实际操作时，如上各晶体管的类型可以根据实际情况选定，并不以以上类型为限。

如图7所示，本发明如图6所示的移位寄存器电路的具体实施例在工作时，

在第一阶段T1，Input输入低电平，CLK1的电位为低电平，CLK2的电位为高电平，PU的电位为低电平(图7中未示出PU的电位)，M9关闭，M8关闭，M13开启，从而使得NET1的电位为低电平，M16开启，以使得PD的电位为低电平，从而控制M2和M7都关闭；

在第二阶段T2(T2也即输入阶段)，Input输入高电平，CLK1的电位为高电平，CLK2的电位为低电平，M9和M8都开启，通过将M9的宽长比设置为不小于M8的宽长比(一般情况下，M9的宽长比与M8的宽长比相等)，以使得NET1的电位为高电平，M13关闭，M16关闭，M5开启，M6开启，通过将M6的宽长比设置为小于M5的宽长比，以使得此时PD的电位为低电平，从而控制M2和M7都关闭；

在第三阶段T3(T3也即输出阶段)，Input输入低电平，CLK1的电位为低电平，CLK2的电位为高电平，PU的电位为高电平，M9关闭，M8开启，M13开启，NET1的电位为低电平，M6关闭，M5开启，M16开启，从而使得PD的电位为低电平，以控制M2和M7都关闭；

在第四阶段T4(T4也即放噪阶段),Input输入低电平,CLK1的电位为高电平，CLK2的电位为低电平，PU的电位为低电平，M5和M8都关闭，M9开启，M13关闭，NET1的电位为高电平，M6开启，M16关闭，以使得PD的电位为高电平，从而使得M2和M7都开启，实现对Output和PU的放噪功能；

在第五阶段T5(T5也即阈值电压校正阶段)，Input输入低电平，CLK1的电位为低电平，CLK2的电位为高电平，PU的电位为低电平，M9、M8和M5都关闭，M13开启，以使得NET1的电位为低电平，M6关闭，M16开启，以使得PD的电位为低电平，此时M2和M7都关闭，M2的栅极电压和M7的栅极电压都为低电平，对M2的阈值电压和M7的阈值电压进行校正；

在一显示周期内接下来的其他时间内，持续依次进入放噪阶段、阈值电压校正阶段，也即不停反复在放噪阶段和阈值电压校正阶段之间切换，直至该显示周期结束，从而实现了不断放噪以及补偿放噪晶体管的阈值电压，实现了稳定显示。

一所述显示周期即扫描完一栅极驱动电路包括的所有级移位寄存器电路所需的时间周期。

所述栅极驱动电路包括多级相互级联的移位寄存器电路。在所述栅极驱动电路中，除了第一级移位寄存器电路之外，每一级移位寄存器电路的输入端与相邻上一级移位寄存器电路的栅极驱动信号输出端连接；除了最后一级移位寄存器电路之外，每一级移位寄存器电路的复位端与相邻下一级移位寄存器电路的栅极驱动信号输出端连接。

在图7中，CLK1的波形与横向虚线的交叉处的电压可以为地电压Vgnd。

本发明如图6所示的移位寄存器电路的具体实施例通过添加两个p型TFT(薄膜晶体管)：M13和M16，与由M5、M6、M8和M9组成的下拉控制节点控制子模块一起，通过调整CLK1的时序，利用低电压信号对M2的栅极电压和M7的栅极电压进行反向偏置，从而实现对M2的阈值电压和M7的阈值电压进行实时校正，以稳定的输出相应的栅极驱动信号。

本发明实施例所述的移位寄存器电路的驱动方法，应用于上述的移位寄存器电路，所述移位寄存器电路的驱动方法包括：

当第一时钟信号输入端输入第一电平时，第二下拉节点控制子电路控制下拉控制节点与所述第一时钟信号输入端之间连通；当所述下拉控制节点的电位为第一电平时，所述第二下拉节点控制子电路控制下拉节点与所述第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，以控制放噪子电路包括的放噪晶体管关闭。

本发明实施例所述的移位寄存器电路的驱动方法通过下拉节点控制子电路中新增的第二下拉节点控制子电路，以使得下拉节点的电位在每一显示周期内输出阶段结束后不会如现有技术般持续为第二电平，而是间隔为第二电平、第一电平，从而改善栅极与下拉节点连接的放噪晶体管的阈值漂移问题，从而提高栅极驱动电路的稳定性，实现稳定的栅极驱动信号输出。

具体的，本发明实施例所述的移位寄存器电路的驱动方法还可以包括：

当所述第一时钟信号输入端输入第二电平并所述上拉节点的电位为第一电平时，第一下拉节点控制子电路控制所述下拉控制节点的电位和所述下拉节点的电位都为第二电平，以控制所述放噪子电路包括的放噪晶体管打开；当所述第一时钟信号输入端输入第二电平并所述上拉节点的电位为第二电平时，所述第一下拉节点控制子电路控制所述下拉控制节点的电位为第一电平；

当所述下拉控制节点的电位为第二电平时，所述第二下拉节点控制子电路控制断开所述下拉节点与所述第一时钟信号输入端之间的连接。

根据一种具体实施方式，在一显示周期内，所述移位寄存器电路的驱动方可以具体包括：

输入步骤：在输入阶段，第一时钟信号输入端输入第二电平，上拉节点的电位为第二电平，所述第一下拉节点控制子电路控制所述下拉控制节点的电位为第一电平，所述第二下拉节点控制子电路控制所述下拉节点与所述第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，从而控制所述放噪子电路包括的放噪晶体管关闭；

输出步骤：在输出阶段，所述第一时钟信号输入端输入第一电平，所述上拉节点的电位为第二电平，所述第二下拉节点控制子电路控制下拉控制节点与所述第一时钟信号输入端之间连通，以使得所述下拉控制节点的电位为第一电平，所述第二下拉节点控制子电路控制所述下拉节点与第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，从而控制所述放噪子电路包括的放噪晶体管关闭；

放噪步骤：在放噪阶段，所述第一时钟信号输入端输入第二电平，所述上拉节点的电位为第一电平，所述第一下拉节点控制子电路控制所述下拉控制节点的电位为第二电平，所述第二下拉节点控制子电路控制断开所述下拉节点与所述第一时钟信号输入端之间的连接，所述第一下拉节点控制子电路控制所述下拉节点的电位为第二电平，从而控制所述放噪子电路包括的放噪晶体管打开；

阈值电压校正步骤：在阈值电压校正阶段，所述第一时钟信号输入端输入第一电平，所述上拉节点的电位为第一电平，所述第二下拉节点控制子电路控制所述下拉控制节点与所述第一时钟信号输入端之间连通，以使得所述下拉控制节点的电位为第一电平，所述第二下拉节点控制子电路控制所述下拉节点与所述第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，从而控制所述放噪子电路包括的放噪晶体管关闭。

具体的，本发明实施例所述的移位寄存器电路的驱动方法还可以包括：

在一所述显示周期内，重复执行所述放噪步骤和所述阈值电压校正步骤，直至相邻下一显示周期开始，从而实现了不断放噪以及补偿放噪晶体管的阈值电压，实现了稳定显示。

本发明实施例所述的显示装置包括上述的移位寄存器电路。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (15)

1.一种移位寄存器电路，包括放噪子电路，所述放噪子电路的控制端与下拉节点连接；其特征在于，所述移位寄存器电路还包括下拉节点控制子电路；所述下拉节点控制子电路包括：

第一下拉节点控制子电路，与下拉控制节点、下拉节点、上拉节点、第一时钟信号输入端和第一电压输入端连接；以及，

第二下拉节点控制子电路，与所述第一时钟信号输入端、所述下拉控制节点和所述下拉节点连接，用于在所述第一时钟信号输入端输入第一电平时控制所述下拉控制节点与所述第一时钟信号输入端之间连通，并当所述下拉控制节点的电位为第一电平时控制所述下拉节点与所述第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，以使得所述放噪子电路包括的放噪晶体管关闭。

2.如权利要求1所述的移位寄存器电路，其特征在于，所述第一下拉节点控制子电路用于当所述第一时钟信号输入端输入第二电平并所述上拉节点的电位为第一电平时控制所述下拉控制节点的电位和所述下拉节点的电位都为第二电平，以控制所述放噪子电路包括的放噪晶体管打开；所述第一下拉节点控制子电路还用于当所述第一时钟信号输入端输入第二电平并所述上拉节点的电位为第二电平时控制所述下拉控制节点的电位为第一电平；

所述第二下拉节点控制子电路还用于当所述下拉控制节点的电位为第二电平时控制断开所述下拉节点与所述第一时钟信号输入端之间的连接。

3.如权利要求2所述的移位寄存器电路，其特征在于，所述第二下拉节点控制子电路包括：

第一下拉控制子模块，与所述第一时钟信号输入端和所述下拉控制节点连接，用于当所述第一时钟信号输入端输入第一电平时控制所述下拉控制节点与所述第一时钟信号输入端之间连通；以及，

第二下拉控制子模块，与所述下拉控制节点、所述第一时钟信号输入端和所述下拉节点连接，用于当所述下拉控制节点的电位为第一电平时控制所述下拉节点与所述第一时钟信号输入端之间连通。

4.如权利要求3所述的移位寄存器电路，其特征在于，所述第一下拉控制子模块包括：第一下拉控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述下拉控制节点连接，第二极与所述第一时钟信号输入端连接。

5.如权利要求4所述的移位寄存器电路，其特征在于，所述第一下拉节点控制子电路包括的晶体管都为n型晶体管，所述第一下拉控制晶体管为p型晶体管；或者，

所述第一下拉节点控制子电路包括的晶体管都为p型晶体管，所述第一下拉控制晶体管为n型晶体管。

6.如权利要求3所述的移位寄存器电路，其特征在于，所述第二下拉控制子模块包括：第二下拉控制晶体管，栅极与所述下拉控制节点连接，第一极与所述下拉节点连接，第二极与所述第一时钟信号输入端连接。

7.如权利要求6所述的移位寄存器电路，其特征在于，所述第一下拉节点控制子电路包括的晶体管都为n型晶体管，所述第二下拉控制晶体管为p型晶体管；或者，

所述第一下拉节点控制子电路包括的晶体管都为p型晶体管，所述第二下拉控制晶体管为n型晶体管。

8.如权利要求2至7中任一权利要求所述的移位寄存器电路，其特征在于，所述放噪子电路还与所述上拉节点、栅极驱动信号输出端和所述第一电压输入端连接；所述放噪子电路用于当所述下拉节点的电位为第二电平时，控制所述上拉节点和所述栅极驱动信号输出端与所述第一电压输入端连接，以对所述上拉节点和所述栅极驱动信号输出端进行放噪；所述放噪子电路还用于当所述下拉节点的电位为第一电平时，控制断开所述上拉节点与所述第一电压输入端之间的连接，并控制断开所述栅极驱动信号输出端与所述第一电压输入端之间的连接。

9.如权利要求8所述的移位寄存器电路，其特征在于，所述放噪子电路包括：第一放噪晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电压输入端连接；以及，

第二放噪晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电压输入端连接；

所述第一下拉节点控制子电路包括：

第一下拉控制节点控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点连接；

第二下拉控制节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与第一电压输入端连接；

第一下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述下拉节点连接；以及，

第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一电压输入端连接。

10.如权利要求1至7中任一权利要求所述的移位寄存器电路，其特征在于，还包括：

上拉节点控制子电路，与输入端、所述第一时钟信号输入端、复位端、上拉节点和所述第一电压输入端连接，用于在所述输入端、所述第一时钟信号输入端和所述复位端的控制下控制所述上拉节点的电位；

存储电容子电路，第一端与所述上拉节点连接，第二端与栅极驱动信号输出端连接；

输出上拉子电路，与所述上拉节点、栅极驱动信号输出端和第二时钟信号输入端连接，用于在所述上拉节点的控制下控制所述栅极驱动信号输出端与所述第二时钟信号输入端之间是否连通；以及，

输出下拉子电路，与所述复位端、所述第一时钟信号输入端、所述第一电压输入端和所述栅极驱动信号输出端连接，用于在所述复位端和所述第一时钟信号输入端的控制下控制所述栅极驱动信号输出端输出的栅极驱动信号的电位。

11.一种移位寄存器电路的驱动方法，应用于如权利要求1至10中任一权利要求所述的移位寄存器电路，其特征在于，所述移位寄存器电路的驱动方法包括：

当第一时钟信号输入端输入第一电平时，第二下拉节点控制子电路控制下拉控制节点与所述第一时钟信号输入端之间连通；当所述下拉控制节点的电位为第一电平时，所述第二下拉节点控制子电路控制下拉节点与所述第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，以控制放噪子电路包括的放噪晶体管关闭。

12.如权利要求11所述的移位寄存器电路的驱动方法，其特征在于，还包括：当所述第一时钟信号输入端输入第二电平并所述上拉节点的电位为第一电平时，第一下拉节点控制子电路控制所述下拉控制节点的电位和所述下拉节点的电位都为第二电平，以控制所述放噪子电路包括的放噪晶体管打开；当所述第一时钟信号输入端输入第二电平并所述上拉节点的电位为第二电平时，所述第一下拉节点控制子电路控制所述下拉控制节点的电位为第一电平；

当所述下拉控制节点的电位为第二电平时，所述第二下拉节点控制子电路控制断开所述下拉节点与所述第一时钟信号输入端之间的连接。

13.如权利要求12所述的移位寄存器电路的驱动方法，其特征在于，在一显示周期内，移位寄存器电路的驱动方法具体包括：

输入步骤：在输入阶段，第一时钟信号输入端输入第二电平，上拉节点的电位为第二电平，所述第一下拉节点控制子电路控制所述下拉控制节点的电位为第一电平，所述第二下拉节点控制子电路控制所述下拉节点与所述第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，从而控制所述放噪子电路包括的放噪晶体管关闭；

输出步骤：在输出阶段，所述第一时钟信号输入端输入第一电平，所述上拉节点的电位为第二电平，所述第二下拉节点控制子电路控制下拉控制节点与所述第一时钟信号输入端之间连通，以使得所述下拉控制节点的电位为第一电平，所述第二下拉节点控制子电路控制所述下拉节点与第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，从而控制所述放噪子电路包括的放噪晶体管关闭；

放噪步骤：在放噪阶段，所述第一时钟信号输入端输入第二电平，所述上拉节点的电位为第一电平，所述第一下拉节点控制子电路控制所述下拉控制节点的电位为第二电平，所述第二下拉节点控制子电路控制断开所述下拉节点与所述第一时钟信号输入端之间的连接，所述第一下拉节点控制子电路控制所述下拉节点的电位为第二电平，从而控制所述放噪子电路包括的放噪晶体管打开；

阈值电压校正步骤：在阈值电压校正阶段，所述第一时钟信号输入端输入第一电平，所述上拉节点的电位为第一电平，所述第二下拉节点控制子电路控制所述下拉控制节点与所述第一时钟信号输入端之间连通，以使得所述下拉控制节点的电位为第一电平，所述第二下拉节点控制子电路控制所述下拉节点与所述第一时钟信号输入端之间连通，以使得所述下拉节点的电位为第一电平，从而控制所述放噪子电路包括的放噪晶体管关闭。

14.如权利要求13所述的移位寄存器电路的驱动方法，其特征在于，还包括：

在一所述显示周期内，重复执行所述放噪步骤和所述阈值电压校正步骤，直至相邻下一显示周期开始。

15.一种显示装置，其特征在于，包括如权利要求1至10中任一权利要求所述的移位寄存器电路。