CN105551421A - 移位寄存器单元、驱动方法、栅极驱动电路和显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路和显示装置 Download PDF

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CN105551421A CN201610118018.0A CN201610118018A CN105551421A CN 105551421 A CN105551421 A CN 105551421A CN 201610118018 A CN201610118018 A CN 201610118018A CN 105551421 A CN105551421 A CN 105551421A
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Abstract

本发明提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。移位寄存器单元包括：上拉节点控制单元；下拉控制节点控制单元；第一下拉节点控制单元；上拉单元；以及第一下拉单元；移位寄存器单元还包括：第二下拉节点控制单元，在下拉控制节点的控制下，在输入阶段和输出阶段控制第二下拉节点的电位为第二电平，在输出截止保持阶段控制第二下拉节点的电位和第一下拉节点的电位反相；以及，第二下拉单元，当第二下拉节点的电位为第一电平时控制栅极驱动信号输出端输出第二电平。本发明解决现有技术中在输出截止保持阶段上拉节点和栅极驱动信号输出端会受到时钟信号输入端输入的高电平的影响而不能很好的降噪的问题。

Description

移位寄存器单元、驱动方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。
背景技术
在GOA(GateOnArray，阵列基板行驱动)产品的驱动过程中，在输出截止保持阶段，由于第一时钟信号输入端与上拉节点之间的耦合电容Cp的存在，当第一时钟信号为高电平时，上拉节点的电位和栅极驱动信号输出端输出的栅极驱动信号的电位会受到第一时钟信号输入端输入的高电平信号的影响，特别是在高温工作条件下，由于上拉晶体管的阈值电压漂移，上拉节点和栅极驱动信号输出端受到第一时钟信号输入端输入的高电平的影响更严重。
发明内容
本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中在输出截止保持阶段上拉节点和栅极驱动信号输出端会受到时钟信号输入端输入的高电平的影响而不能很好的降噪的问题。
为了达到上述目的，本发明提供了一种移位寄存器单元，包括：上拉节点控制单元，分别与上拉节点和第一下拉节点连接；下拉控制节点控制单元，分别与所述下拉控制节点和所述上拉节点连接；第一下拉节点控制单元，分别与上拉节点、第一下拉节点和下拉控制节点连接；上拉单元，分别与所述上拉节点、第一时钟信号输入端和栅极驱动信号输出端连接，用于当所述上拉节点的电位为第一电平时控制所述栅极驱动信号输出端接入第一时钟信号；以及，第一下拉单元，分别与第一下拉节点和所述栅极驱动信号输出端连接，用于当第一下拉节点的电位为第一电平时控制所述栅极驱动信号输出端接入第二电平；
所述移位寄存器单元还包括：
第二下拉节点控制单元，分别与所述第二下拉节点和所述下拉控制节点连接，用于在所述下拉控制节点的控制下，在输入阶段和输出阶段控制所述第二下拉节点的电位为第二电平，在输出截止保持阶段控制所述第二下拉节点的电位和所述第一下拉节点的电位反相；以及，
第二下拉单元，分别与所述第二下拉节点和栅极驱动信号输出端连接，用于当所述第二下拉节点的电位为第一电平时控制所述栅极驱动信号输出端输出第二电平；
所述上拉节点控制单元，还与第二下拉节点连接，用于当所述第二下拉节点的电位为第一电平时控制所述上拉节点的电位为第二电平。
实施时，所述上拉节点控制单元还用于在输入阶段和输出阶段控制所述上拉节点的电位为第一电平，在输出截止保持阶段控制所述上拉节点的电位为第二电平，所述上拉节点控制单元还用于当所述第一下拉节点的电位为第一电平时控制所述上拉节点的电位为第二电平；
所述第一下拉节点控制单元，还与第二时钟信号输入端连接，用于当所述上拉节点的电位为第一电平时控制所述第一下拉节点的电位为第二电平，当所述下拉控制节点的电位为第一电平时控制所述第一下拉节点与所述第二时钟信号输入端连接。
实施时，所述下拉控制节点控制单元用于当所述上拉节点的电位为第一电平时控制所述下拉控制节点的电位为第二电平，当所述上拉节点的电位为第二电平时控制所述下拉控制节点的电位为第一电平；
所述第二下拉节点控制单元还与第一时钟信号输入端连接；所述第一时钟信号与第二时钟信号反相；
所述第二下拉节点控制单元，具体用于当所述下拉控制节点的电位为第一电平时控制所述第二下拉节点接入所述第一时钟信号，当所述下拉控制节点的电位为第二电平时控制所述第二下拉节点的电位为第二电平。
实施时，所述第二下拉节点控制单元包括：第一晶体管，栅极与所述下拉控制节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述第二下拉节点连接。
实施时，所述第二下拉单元包括：第二晶体管，栅极与所述第二下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入所述第二电平；
所述上拉节点控制单元包括：第三晶体管，栅极与所述第二下拉节点连接，第一极与所述上拉节点连接，第二极接入所述第二电平。
实施时，所述下拉控制节点控制单元包括：
第四晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极接入所述第二电平；以及，
第五晶体管，栅极和第一极都与所述第二时钟信号输入端连接，第二极与所述下拉控制节点连接；
所述第一下拉节点控制单元包括：
第六晶体管，栅极与所述上拉节点连接，第一极与所述第一下拉节点连接，第二极接入所述第二电平；以及，
第七晶体管，栅极与所述下拉控制节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述第一下拉节点连接。
实施时，所述上拉单元包括：第八晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；
所述第一下拉单元包括：第九晶体管，栅极与所述第一下拉节点连接，第一极与栅极驱动信号输出端连接，第二极接入所述第二电平。
实施时，本发明所述的移位寄存器单元还包括复位单元，分别与复位信号输入端、所述上拉节点和所述栅极驱动信号输出端连接，用于当复位信号的电位为第一电平时控制所述上拉节点和所述栅极驱动信号输出端都接入所述第二电平；
所述移位寄存器单元还包括：输出下拉单元，分别与所述第二时钟信号输入端和所述栅极驱动信号输出端连接，用于当所述第二时钟信号的电位为第一电平时控制所述栅极驱动信号输出端输出所述第二电平。
实施时，所述复位单元包括：第十晶体管，栅极接入所述复位信号，第一极与所述上拉节点连接，第二极接入所述第二电平；以及，第十一晶体管，栅极接入所述复位信号，第一极与所述栅极驱动信号输出端连接，第二极接入所述第二电平；
所述输出下拉单元包括：第十二晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述栅极驱动信号输出端连接，第二极接入所述第二电平；
所述上拉节点控制单元还包括：第十三晶体管，栅极和第一极都接入起始信号，第二极与所述上拉节点连接；第十四晶体管，栅极与所述第二时钟信号输入端连接，第一极接入所述起始信号，第二极与所述上拉节点连接；第十五晶体管，栅极与所述第一下拉节点连接，第一极与所述上拉节点连接，第二极接入所述第二电平；以及，存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。
本发明提供了一种移位寄存器的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
在输出截止保持阶段，第二下拉节点控制单元在下拉控制节点的控制下控制控制第二下拉节点的电位和第一下拉节点的电位反相，当第一下拉节点的电位为第一电平时第一下拉单元控制栅极驱动信号输出端输出第二电平，当第二下拉节点的电位为第一电平时上拉节点控制单元控制上拉节点的电位为第二电平并第二下拉单元控制栅极驱动信号输出端输出第二电平。
本发明提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。
本发明提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明增加了第二下拉节点，并设置了第二下拉节点控制单元在输出截止保持阶段控制第一下拉节点的电位和第二下拉节点的电位反相，以控制当第一下拉节点的电位为第二电平时，第二下拉节点的电位为第一电平，此时通过上拉节点控制单元将上拉节点的电位设置为第二电平，通过第二下拉单元控制栅极驱动信号输出端输出第二电平，以使得在输出截止保持阶段能够控制上拉节点的电位和栅极驱动信号的电位都为第二电平，从而能够在输出截止保持阶段持续对上拉节点和栅极驱动信号输出端进行降噪。
附图说明
图1是本发明实施例所述的移位寄存器单元的结构图；
图2是本发明另一实施例所述的移位寄存器单元的结构图；
图3是本发明又一实施例所述的移位寄存器单元的结构图；
图4是本发明再一实施例所述的移位寄存器单元的结构图；
图5是本发明另一实施例所述的移位寄存器单元的结构图；
图6是本发明又一实施例所述的移位寄存器单元的结构图；
图7是本发明所述的移位寄存器单元的一具体实施例的电路图；
图8是本发明所述的移位寄存器单元的该具体实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例所述的移位寄存器单元包括：
上拉节点控制单元11，分别与上拉节点PU和第一下拉节点PD1连接；
下拉控制节点控制单元12，分别与所述下拉控制节点PDCN和所述上拉节点PU连接；
第一下拉节点控制单元13，分别与上拉节点PU、第一下拉节点PD1和下拉控制节点PDCN连接；
上拉单元14，分别与所述上拉节点PU、第一时钟信号输入端CLK和栅极驱动信号输出端OUT连接，用于当所述上拉节点PU的电位为第一电平时控制所述栅极驱动信号输出端OUT接入第一时钟信号CLK；以及，
第一下拉单元15，分别与第一下拉节点PD1和所述栅极驱动信号输出端OUT连接，用于当第一下拉节点PD1的电位为第一电平时控制所述栅极驱动信号输出端OUT接入第二电平；
本发明实施例所述的移位寄存器单元还包括：
第二下拉节点控制单元16，分别与所述第二下拉节点PD2和所述下拉控制节点PDCN连接，用于在所述下拉控制节点PDCN的控制下，在输入阶段和输出阶段控制所述第二下拉节点PD2的电位为第二电平，在输出截止保持阶段控制所述第二下拉节点PD2的电位和所述第一下拉节点PD1的电位反相；以及，
第二下拉单元17，分别与所述第二下拉节点PD2和栅极驱动信号输出端OUT连接，用于当所述第二下拉节点PD2的电位为第一电平时控制所述栅极驱动信号输出端OUT输出第二电平；
所述上拉节点控制单元11，还与第二下拉节点PD2连接，用于当所述第二下拉节点PD2的电位为第一电平时控制所述上拉节点PU的电位为第二电平。
本发明实施例所述的移位寄存器单元增加了第二下拉节点PD2，并设置了第二下拉节点控制单元16在输出截止保持阶段控制PD1的电位和PD2的电位反相，以控制当第一下拉节点PD1的电位为第二电平时，第二下拉节点PD2的电位为第一电平，此时通过上拉节点控制单元11将上拉节点PU的电位设置为第二电平，通过第二下拉单元控制栅极驱动信号输出端输出第二电平，以使得在输出截止保持阶段能够控制上拉节点PU的电位和栅极驱动信号的电位都为第二电平，从而能够在输出截止保持阶段持续对上拉节点PU和栅极驱动信号输出端OUT进行降噪。
具体的，当所述上拉单元14包括的上拉晶体管为n型晶体管时，所述第一电平可以为高电平，所述第二电平可以为低电平。但是第一电平的取值和第二电平的取值并不限于以上电平值，随着上拉单元采用的上拉晶体管的类型的改变和/或本发明实施例所述的移位寄存器单元输出的栅极驱动信号变为低电平有效时，第一电平的取值、第二电平的取值也会相应变化，以上变化为本领域技术人员所公知，在此不再赘述。
具体的，所述上拉节点控制单元11还用于在输入阶段和输出阶段控制所述上拉节点PU的电位为第一电平，在输出截止保持阶段控制所述上拉节点PU的电位为第二电平；
所述上拉节点控制单元11还用于当所述第一下拉节点PD1的电位为第一电平时控制所述上拉节点PU的电位为第二电平，以控制当PD1的电位有效(PD1的电位有效即指能够控制相应的下拉晶体管导通)时PU的电位无效(PU的电位无效即指此时控制相应的上拉晶体管关断)；
根据一种具体实施方式，如图2所示，所述第一下拉节点控制单元13，还与第二时钟信号输入端CLKB连接，用于当所述上拉节点PU的电位为第一电平时控制所述第一下拉节点PD1的电位为第二电平，当所述下拉控制节点PDCN的电位为第一电平时控制所述第一下拉节点PD1与所述第二时钟信号输入端CLKB连接。
具体的，所述下拉控制节点控制单元12用于当所述上拉节点PU的电位为第一电平时控制所述下拉控制节点PDCN的电位为第二电平，当所述上拉节点PU的电位为第二电平时控制所述下拉控制节点PDCN的电位为第一电平；
根据一种具体实施方式，如图3所示，所述下拉控制节点控制单元12，还与所述第二时钟信号输入端CLKB连接，还用于当所述上拉节点PU的电位为第二电平并第二时钟信号输入端CLKB输入第一电平时，控制下拉控制节点PDCN与第二时钟信号输入端CLKB连接；
所述第二下拉节点控制单元16还与第一时钟信号输入端CLK连接；
由CLK输入的第一时钟信号和由CLKB输入的第二时钟信号相互反相；
所述第二下拉节点控制单元16具体用于当所述下拉控制节点PDCN的电位为第一电平时控制所述第二下拉节点PD2接入所述第一时钟信号，当所述下拉控制节点PDCN的电位为第二电平时控制所述第二下拉节点PD2的电位为第二电平。
具体的，如图4所示，所述第二下拉节点控制单元16可以包括：第一晶体管T1，栅极与所述下拉控制节点PDCN连接，第一极与所述第一时钟信号输入端CLK连接，第二极与所述第二下拉节点PD2连接。
在图4中，T1为n型晶体管，当PDCN的电位为高电平时，T1导通，以使得PD2与CLK连接；但是在实际操作时，T1也可以为p型晶体管，当PDCN的电位为低电平时T2导通。
具体的，如图5所示，所述第二下拉单元17可以包括：第二晶体管T2，栅极与所述第二下拉节点PD2连接，第一极与所述栅极驱动信号输出端OUT连接，第二极接入第二电平V2；
所述上拉节点控制单元11可以包括：第三晶体管T3，栅极与所述第二下拉节点PD2连接，第一极与所述上拉节点PU连接，第二极接入所述第二电平V2；
所述上拉节点控制单元11除了第三晶体管T3之外还包括其他的晶体管，在之后的具体实施例中将详细介绍。
在图5中，T2和T3都为n型晶体管；当PD2的电位为高电平时，T2导通，使得OUT输出第二电平V2；当PD2为高电平时，T3也导通，以使得PU接入第二电平V2，此时V2为低电平。在实际操作时，T2、T3也可以为p型晶体管，当PD2的电位为低电平时T2和T3导通。
具体的，所述下拉控制节点控制单元包括：
第四晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极接入所述第二电平；以及，
第五晶体管，栅极和第一极都与所述第二时钟信号输入端连接，第二极与所述下拉控制节点连接；
所述第一下拉节点控制单元包括：
第六晶体管，栅极与所述上拉节点连接，第一极与所述第一下拉节点连接，第二极接入所述第二电平；以及，
第七晶体管，栅极与所述下拉控制节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述第一下拉节点连接。
具体的，所述上拉单元包括：第八晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；
所述第一下拉单元包括：第九晶体管，栅极与所述第一下拉节点连接，第一极与栅极驱动信号输出端连接，第二极接入所述第二电平。
如图6所示，本发明实施例所述的移位寄存器单元还可以包括复位单元18，分别与复位信号输入端RESET、所述上拉节点PU和所述栅极驱动信号输出端OUT连接，用于当复位信号的电位为第一电平时控制所述上拉节点PU和所述栅极驱动信号输出端OUT都接入所述第二电平；
所述移位寄存器单元还包括：输出下拉单元19，分别与所述第二时钟信号输入端CLKB和所述栅极驱动信号输出端OUT连接，用于当所述第二时钟信号的电位为第一电平时控制所述栅极驱动信号输出端OUT输出所述第二电平。
在图6所示的实施例中，复位单元18用于在复位信号的电位为第一电平时控制对PU和OUIT进行复位，输出下拉单元19在第二时钟信号输入端输入第一电平时控制OUT输出第二电平。
具体的，所述复位单元可以包括：第十晶体管，栅极接入所述复位信号，第一极与所述上拉节点连接，第二极接入所述第二电平；以及，第十一晶体管，栅极接入所述复位信号，第一极与所述栅极驱动信号输出端连接，第二极接入所述第二电平；
所述输出下拉单元可以包括：第十二晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述栅极驱动信号输出端连接，第二极接入所述第二电平；
所述上拉节点控制单元可以包括：第十三晶体管，栅极和第一极都接入起始信号，第二极与所述上拉节点连接；第十四晶体管，栅极与所述第二时钟信号输入端连接，第一极接入所述起始信号，第二极与所述上拉节点连接；第十五晶体管，栅极与所述第一下拉节点连接，第一极与所述上拉节点连接，第二极接入所述第二电平；以及，存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为n型晶体管或p型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以n型晶体管为例进行的说明，可以想到的是在采用p型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。
下面通过一具体实施例来说明本发明所述的移位寄存器单元。
如图7所示，本发明所述的移位寄存器单元的一具体实施例包括上拉节点控制单元71、下拉控制节点控制单元72、第一下拉节点控制单元73、上拉单元74、第一下拉单元75、第二下拉节点控制单元76、第二下拉单元77、复位单元78和输出下拉单元79；其中，
所述第二下拉节点控制单元76包括：第一晶体管M1，栅极与所述下拉控制节点连接，漏极与所述第一时钟信号输入端CLK连接，源极与第二下拉节点PD2连接；
所述第二下拉单元77包括：第二晶体管M2，栅极与所述第二下拉节点PD2连接，漏极与栅极驱动信号输出端OUT连接，源极接入低电平VSS；
所述上拉节点控制单元71包括：第三晶体管M3，栅极与所述第二下拉节点PD2连接，漏极与上拉节点PU连接，源极接入低电平VSS；
所述下拉控制节点控制单元72包括：
第四晶体管M4，栅极与所述上拉节点PU连接，漏极与所述下拉控制节点PDCN连接，源极接入低电平VSS；以及，
第五晶体管M5，栅极和漏极都与第二时钟信号输入端CLKB连接，源极与所述下拉控制节点PDCN连接；
所述第一下拉节点控制单元73包括：
第六晶体管M6，栅极与所述上拉节点PU连接，漏极与所述第一下拉节点PD1连接，源极接入低电平VSS；以及，
第七晶体管M7，栅极与所述下拉控制节点PDCN连接，漏极与所述第二时钟信号输入端CLKB连接，源极与所述第一下拉节点PD1连接；
所述上拉单元74包括：第八晶体管M8，栅极与所述上拉节点PU连接，漏极与所述第一时钟信号输入端CLK连接，源极与所述栅极驱动信号输出端OUT连接；
所述第一下拉单元75包括：第九晶体管M9，栅极与所述第一下拉节点PD1连接，漏极与栅极驱动信号输出端OUT连接，源极接入低电平VSS；
所述复位单元78包括：第十晶体管M10，栅极接入由复位信号输入端RESET输入的复位信号，漏极与所述上拉节点PU连接，源极接入低电平VSS；以及，
第十一晶体管M11，栅极接入所述复位信号，漏极与所述栅极驱动信号输出端OUT连接，源极接入低电平VSS；
所述输出下拉单元79包括：第十二晶体管M12，栅极与所述第二时钟信号输入端CLKB连接，漏极与所述栅极驱动信号输出端OUT连接，源极接入低电平VSS；
所述上拉节点控制单元71还包括：
第十三晶体管M13，栅极和漏极都接入起始信号STV，源极与所述上拉节点PU连接；
第十四晶体管M14，栅极与所述第二时钟信号输入端CLKB连接，漏极接入所述起始信号STV，源极与所述上拉节点PU连接；
第十五晶体管M15，栅极与所述第一下拉节点PD1连接，漏极与所述上拉节点PU连接，源极接入低电平VSS；以及，
存储电容C，第一端与所述上拉节点PU连接，第二端与所述栅极驱动信号输出端OUT连接。
在如图7所示的具体实施例中，所有的晶体管都为n型晶体管。但是在实际操作时，以上的晶体管也可以为p型晶体管，只需相应改变以上晶体管的栅极电位即可控制其开启或关断，晶体管类型的选择为本领域技术人员所公知，在此不再赘述。
如图8所示，本发明如图7所示的移位寄存器单元的该具体实施例在工作时，
在每一显示周期的输入阶段S1，起始信号STV为高电平，M13导通，将上拉节点PU的电位拉高为高电平，M8导通，但是由于此时CLK输入低电平，因此OUT输出低电平；并且，由于PU的电位为高电平，因此M4和M6都导通，PDCN的电位和PD1的电位都为低电平VSS；由于PDCN的电位为低电平，所有此时M1不导通，PD2的电位也为低电平；
在每一显示周期的输出阶段S2，CLKB输入低电平，CLK输入高电平，存储电容C将PU的电位自举拉升，PU的电位持续为高电平，M8导通，由于此时CLK输入高电平，因此OUT输出高电平；而由于PU的电位仍然为高电平，因此M4和M6持续导通，PDCN的电位和PD1的电位都为低电平VSS；由于PDCN的电位为低电平，所有此时M1不导通，PD2的电位也为低电平；
在每一显示周期的输出截止保持阶段S3，在最开始的一个时钟周期内，RESET输入高电平，M10和M11都导通，从而PU的电位和OUT的电位被拉低为低电平VSS；
由图8可知，在输出截止保持阶段S3，PDCN的电位被M5拉高为高电平，M7导通，从而PD1与CLKB连接，使得PD1的电位的波形与由CLKB输入的第二时钟信号的波形相同，并由于PDCN的电位在S3为高电平，因此M1导通，从而使得PD2与CLK连接，使得PD2的电位的波形与由CLK输入的第一时钟信号的波形相同，第一时钟信号和第二时钟信号反相，即在输出截止保持阶段，当PD1的电位为低电平时，PD2的电位为高电平，此时M2导通从而控制OUT输出低电平VSS，M3导通，从而控制PU接入VSS，也即当PD1的电位为低电平时，PD2对PU和OUT进行降噪；当PD2的电位为低电平时，PD1的电位为高电平，此时M15和M9都导通，以对PU和OUT进行降噪。
本发明实施例所述的移位寄存器的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括：
在输出截止保持阶段，第二下拉节点控制单元在下拉控制节点的控制下控制控制第二下拉节点的电位和第一下拉节点的电位反相，当第一下拉节点的电位为第一电平时第一下拉单元控制栅极驱动信号输出端输出第二电平，当第二下拉节点的电位为第一电平时上拉节点控制单元控制上拉节点的电位为第二电平并第二下拉单元控制栅极驱动信号输出端输出第二电平。
本发明实施例所述的移位寄存器单元的驱动方法通过第二下拉节点控制单元在输出截止保持阶段控制第一下拉节点的电位和第二下拉节点的电位反相，以控制当第一下拉节点的电位为第二电平时，第二下拉节点的电位为第一电平，此时通过上拉节点控制单元将上拉节点的电位设置为第二电平，通过第二下拉单元控制栅极驱动信号输出端输出第二电平，以使得在输出截止保持阶段能够控制上拉节点的电位和栅极驱动信号的电位都为第二电平，从而能够在输出截止保持阶段持续对上拉节点和栅极驱动信号输出端进行降噪。
具体的，所述驱动方法还包括：
当所述上拉节点的电位为第一电平时所述第一下拉节点控制单元控制所述第一下拉节点的电位为第二电平，当所述上拉节点的电位为第二电平时所述第一下拉节点控制单元控制所述第一下拉节点与第二时钟信号输入端连接；
当所述第一下拉节点的电位为第一电平时所述上拉节点控制单元控制所述上拉节点的电位为第二电平。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种移位寄存器单元，包括：上拉节点控制单元，分别与上拉节点和第一下拉节点连接；下拉控制节点控制单元，分别与所述下拉控制节点和所述上拉节点连接；第一下拉节点控制单元，分别与上拉节点、第一下拉节点和下拉控制节点连接；上拉单元，分别与所述上拉节点、第一时钟信号输入端和栅极驱动信号输出端连接，用于当所述上拉节点的电位为第一电平时控制所述栅极驱动信号输出端接入第一时钟信号；以及，第一下拉单元，分别与第一下拉节点和所述栅极驱动信号输出端连接，用于当第一下拉节点的电位为第一电平时控制所述栅极驱动信号输出端接入第二电平；其特征在于，所述移位寄存器单元还包括：
第二下拉节点控制单元，分别与所述第二下拉节点和所述下拉控制节点连接，用于在所述下拉控制节点的控制下，在输入阶段和输出阶段控制所述第二下拉节点的电位为第二电平，在输出截止保持阶段控制所述第二下拉节点的电位和所述第一下拉节点的电位反相；以及，
第二下拉单元，分别与所述第二下拉节点和栅极驱动信号输出端连接，用于当所述第二下拉节点的电位为第一电平时控制所述栅极驱动信号输出端输出第二电平；
所述上拉节点控制单元，还与第二下拉节点连接，用于当所述第二下拉节点的电位为第一电平时控制所述上拉节点的电位为第二电平。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述上拉节点控制单元还用于在输入阶段和输出阶段控制所述上拉节点的电位为第一电平，在输出截止保持阶段控制所述上拉节点的电位为第二电平，所述上拉节点控制单元还用于当所述第一下拉节点的电位为第一电平时控制所述上拉节点的电位为第二电平；
所述第一下拉节点控制单元，还与第二时钟信号输入端连接，用于当所述上拉节点的电位为第一电平时控制所述第一下拉节点的电位为第二电平，当所述下拉控制节点的电位为第一电平时控制所述第一下拉节点与所述第二时钟信号输入端连接。
3.如权利要求2所述的移位寄存器单元，其特征在于，所述下拉控制节点控制单元用于当所述上拉节点的电位为第一电平时控制所述下拉控制节点的电位为第二电平，当所述上拉节点的电位为第二电平时控制所述下拉控制节点的电位为第一电平；
所述第二下拉节点控制单元还与第一时钟信号输入端连接；所述第一时钟信号与第二时钟信号反相；
所述第二下拉节点控制单元，具体用于当所述下拉控制节点的电位为第一电平时控制所述第二下拉节点接入所述第一时钟信号，当所述下拉控制节点的电位为第二电平时控制所述第二下拉节点的电位为第二电平。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述第二下拉节点控制单元包括：第一晶体管，栅极与所述下拉控制节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述第二下拉节点连接。
5.如权利要求4所述的移位寄存器单元，其特征在于，所述第二下拉单元包括：第二晶体管，栅极与所述第二下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极接入所述第二电平；
所述上拉节点控制单元包括：第三晶体管，栅极与所述第二下拉节点连接，第一极与所述上拉节点连接，第二极接入所述第二电平。
6.如权利要求5中任一权利要求述的移位寄存器单元，其特征在于，所述下拉控制节点控制单元包括：
第四晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极接入所述第二电平；以及，
第五晶体管，栅极和第一极都与所述第二时钟信号输入端连接，第二极与所述下拉控制节点连接；
所述第一下拉节点控制单元包括：
第六晶体管，栅极与所述上拉节点连接，第一极与所述第一下拉节点连接，第二极接入所述第二电平；以及，
第七晶体管，栅极与所述下拉控制节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述第一下拉节点连接。
7.如权利要求1至6中任一权利要求所述的移位寄存器单元，其特征在于，所述上拉单元包括：第八晶体管，栅极与所述上拉节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；
所述第一下拉单元包括：第九晶体管，栅极与所述第一下拉节点连接，第一极与栅极驱动信号输出端连接，第二极接入所述第二电平。
8.如权利要求2至6中任一权利要求所述的移位寄存器单元，其特征在于，还包括复位单元，分别与复位信号输入端、所述上拉节点和所述栅极驱动信号输出端连接，用于当复位信号的电位为第一电平时控制所述上拉节点和所述栅极驱动信号输出端都接入所述第二电平；
所述移位寄存器单元还包括：输出下拉单元，分别与所述第二时钟信号输入端和所述栅极驱动信号输出端连接，用于当所述第二时钟信号的电位为第一电平时控制所述栅极驱动信号输出端输出所述第二电平。
9.如权利要求8所述的移位寄存器单元，其特征在于，所述复位单元包括：第十晶体管，栅极接入所述复位信号，第一极与所述上拉节点连接，第二极接入所述第二电平；以及，第十一晶体管，栅极接入所述复位信号，第一极与所述栅极驱动信号输出端连接，第二极接入所述第二电平；
所述输出下拉单元包括：第十二晶体管，栅极与所述第二时钟信号输入端连接，第一极与所述栅极驱动信号输出端连接，第二极接入所述第二电平；
所述上拉节点控制单元还包括：第十三晶体管，栅极和第一极都接入起始信号，第二极与所述上拉节点连接；第十四晶体管，栅极与所述第二时钟信号输入端连接，第一极接入所述起始信号，第二极与所述上拉节点连接；第十五晶体管，栅极与所述第一下拉节点连接，第一极与所述上拉节点连接，第二极接入所述第二电平；以及，存储电容，第一端与所述上拉节点连接，第二端与所述栅极驱动信号输出端连接。
10.一种移位寄存器的驱动方法，应用于如权利要求1至9中任一权利要求所述的移位寄存器单元，其特征在于，所述驱动方法包括：
在输出截止保持阶段，第二下拉节点控制单元在下拉控制节点的控制下控制控制第二下拉节点的电位和第一下拉节点的电位反相，当第一下拉节点的电位为第一电平时第一下拉单元控制栅极驱动信号输出端输出第二电平，当第二下拉节点的电位为第一电平时上拉节点控制单元控制上拉节点的电位为第二电平并第二下拉单元控制栅极驱动信号输出端输出第二电平。
11.一种栅极驱动电路，其特征在于，包括多级如权利要求1至9中任一权利要求所述的移位寄存器单元。
12.一种显示装置，其特征在于，包括如权利要求11所述的栅极驱动电路。
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