CN109389927B - 移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路 Download PDF

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Abstract

本发明公开了一种移位寄存器及其驱动方法、栅极驱动电路，其中该移位寄存器包括：第一输入单元、第二输入单元、上拉控制单元、下拉控制单元、输出控制单元和输出复位单元，其中，第一输入单元、第二输入单元、上拉控制单元、下拉控制单元和输出控制单元连接于第一节点，上拉控制单元、下拉控制单元和输出复位单元连接于第二节点。本发明技术方案通过设置两个输入单元来分别为第一节点提供正扫输入信号和反扫输入信号，以使得该移位寄存器实现双向扫描功能，可支持栅极驱动电路的正向扫描和反向扫描。

Description

移位寄存器及其驱动方法、栅极驱动电路
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器及其驱动方法、栅极驱动电路。
背景技术
现有技术中采用阵列基板行驱动(Gate Driver on Array，简称GOA)技术将薄膜场效应晶体管(Thin Film Transistor，简称TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动IC的部分。其中，GOA电路由多个级联的移位寄存器(Shift Register)构成，每一级移位寄存器的输出端连接各行像素单元中的开关晶体管的栅极，以驱动对应行的像素单元。
然而，现有GOA电路中的移位寄存器只能支持单向扫描(正向扫描或者反向扫描)，无法实现双向扫描功能，具有一定的局限性。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器及其驱动方法、栅极驱动电路。
为实现上述目的，本发明提供了一种移位寄存器，包括：第一输入单元、第二输入单元、上拉控制单元、下拉控制单元、输出控制单元和输出复位单元，其中，所述第一输入单元、所述第二输入单元、所述上拉控制单元、所述下拉控制单元和所述输出控制单元连接于第一节点，所述上拉控制单元、所述下拉控制单元和所述输出复位单元连接于第二节点；
所述第一输入单元用于在第一控制信号输入端所提供的控制信号的控制下将正扫输入信号端所提供的正扫输入信号输入至所述第一节点；
所述第二输入单元用于在第三控制信号输入端所提供的控制信号的控制下将反扫输入信号端所提供的反扫输入信号输入至所述第一节点；
所述上拉控制单元用于在第一节点的电位的控制下将第四控制信号输入端所提供的控制信号输入至所述第二节点，或在第四控制信号输入端所提供的控制信号的控制下将第一电源端提供的第一电压输入至所述第二节点；
所述下拉控制单元用于在所述第二节点的电位的控制下将第二电源端所提供的第二电压输入至所述第一节点；
所述输出控制单元用于在所述第一节点的电位的控制下将第二控制信号输入端所提供的控制信号输入至信号输出端，以供所述信号输出端输出扫描信号；
所述输出复位单元用于在所述第二节点的电位的控制下，将第三电源端提供的第三电压输入至所述信号输出端，以对所述信号输出端进行复位。
可选地，所述第一输入单元包括：第一晶体管；
所述第一晶体管的控制极与所述第一控制信号输入端连接，第一极与所述正扫输入信号端连接，第二极与所述第一节点连接。
可选地，所述第二输入单元包括：第二晶体管：
所述第二晶体管的控制极与所述第三控制信号输入端连接，第一极与所述反扫输入信号端连接，第二极与所述第一节点连接。
可选地，所述上拉控制单元包括：第三晶体管和第四晶体管；
所述第三晶体管的控制极与所述第一节点连接，第一极与所述第四控制信号输入端连接，第二极与所述第二节点连接；
所述第四晶体管的控制极与所述第四控制信号输入端连接，第一极与所述第第一电源端连接，第二极与所述第二节点连接。
可选地，所述下拉控制单元包括：第五晶体管；
所述第五晶体管的控制极与所述第二节点连接，第一极与所述第二电源端连接，第二极与所述第一节点连接。
可选地，所述输出控制单元包括：第六晶体管和第一电容；
所述第六晶体管的控制极与所述第一节点连接，第一极与所述第二控制信号输入端连接，第二极与所述信号输出端连接；
所述第一电容的第一端与所述第一节点连接，第二端与所述信号输出端连接。
可选地，所述输出复位单元包括：第七晶体管和第二电容；
所述第七晶体管的控制极与所述第二节点连接，第一极与所述第三电源端连接，第二极与所述信号输出端连接；
第二电容的第一端与所述第二节点连接，第二端与所述第七晶体管的第一极连接。
可选地，还包括：第一电流截断单元；
所述第一电流截断单元设置于所述第一输入单元与所述第一节点之间以及所述第二输入单元与所述第一节点之间；
所述第一电流截断单元用于当所述输出控制单元在第一节点的电位的控制下将第二控制信号输入端所提供的控制信号输入至信号输出端时，使得所述第一输入单元与所述第一节点之间以及所述第二输入单元与所述第一节点之间断路，以避免所述第一输入单元和所述第二输入单元中的漏电流对所述第一节点电位造成影响。
可选地，所述第一电流截断单元包括：第八晶体管、第九晶体管和第十晶体管；
所述第八晶体管的控制极与所述信号输出端连接，第一极与所述第二控制信号输入端连接，第二极与所述第一输入单元和所述第二输入单元均连接；
所述第九晶体管的控制极与所述第一控制信号输入端连接，第一极与所述第一输入单元和所述第八晶体管的第二极均连接，第二极与所述第一节点连接；
所述第十晶体管的控制极与所述第三控制信号输入端连接，第一极与所述第二输入单元与所述第八晶体管的第二极均连接，第二极与所述第一节点连接。
可选地，还包括：第二电流截断单元；
所述第二电流截断单元设置于所述下拉控制单元与所述第一节点之间；
所述第二电流截断单元用于当所述输出控制单元在第一节点的电位的控制下将第二控制信号输入端所提供的控制信号输入至信号输出端时，使得所述下拉控制单元与所述第一节点之间断路，以避免所述下拉控制单元中的漏电流对所述第一节点电位造成影响。
可选地，所述第二电流截断单元包括：第十一晶体管和第十二晶体管；
所述第十一晶体管的控制极与所述第二节点连接，第一极与所述下拉控制单元连接，第二极与所述第一节点连接；
所述第十二晶体管的控制极与所述第一节点连接，第一极与所述第四电源端，第二极与所述下拉控制单元和所述第十一晶体管的第一极均连接。
为实现上述目的，本发明还提供了一种栅极驱动电路，包括：若干个级联的移位寄存器，所述移位寄存器采用上述权利要求1-11中任一所述的移位寄存器；
其中，除第一级移位寄存器和最后一级移位寄存器之外，本级移位寄存器的所述信号输出端与前一级移位寄存器的所述反扫输入信号端、后一级移位寄存器的所述正扫输入信号端均连接；
所述第4n-3级移位寄存器对应的第一控制信号输入端与第一时钟信号线连接，对应的第二控制信号输入端与第二时钟信号线连接，对应的第三控制信号输入端与第三时钟信号线连接，对应的第四控制信号输入端与第四时钟信号线连接；
所述第4n-2级移位寄存器对应的第一控制信号输入端与第二时钟信号线连接，对应的第二控制信号输入端与第三时钟信号线连接，对应的第三控制信号输入端与第四时钟信号线连接，对应的第四控制信号输入端与第一时钟信号线连接；
所述第4n-1级移位寄存器对应的第一控制信号输入端与第三时钟信号线连接，对应的第二控制信号输入端与第四时钟信号线连接，对应的第三控制信号输入端与第一时钟信号线连接，对应的第四控制信号输入端与第二时钟信号线连接；
所述第4n级移位寄存器对应的第一控制信号输入端与第四时钟信号线连接，对应的第二控制信号输入端与第一时钟信号线连接，对应的第三控制信号输入端与第二时钟信号线连接，对应的第四控制信号输入端与第三时钟信号线连接；
n为正整数。
为实现上述目的，本发明还提供了一种移位寄存器的正向驱动方法，所述移位寄存器采用上述的移位寄存器，所述正向驱动方法包括：
在输入阶段，所述第一输入单元在第一控制信号输入端所提供的控制信号的控制下将正扫输入信号端所提供的正扫输入信号输入至所述第一节点；所述上拉控制单元用于在第一节点的电位的控制下将第四控制信号输入端所提供的控制信号输入至所述第二节点；
在输出阶段，所述输出控制单元在所述第一节点的电位的控制下，将所述第二控制信号输入端中的控制信号发送至所述信号输出端，以供所述信号输出端输出扫描信号；
在复位阶段，所述上拉控制单元在所述第四控制信号输入端所提供的控制信号的控制下将第一电源端提供的第一电压输入至所述第二节点；所述输出复位单元在所述第二节点的电位的控制下，将第三电源端提供的第三电压输入至所述信号输出端，以对所述信号输出端进行复位。
为实现上述目的，本发明还提供了一种移位寄存器的反向驱动方法，所述移位寄存器采用上述的移位寄存器，所述反向驱动方法包括：
在输入阶段，所述第二输入单元在第三控制信号输入端所提供的控制信号的控制下将反扫输入信号端所提供的反扫输入信号输入至所述第一节点；所述上拉控制单元用于在第一节点的电位的控制下将第四控制信号输入端所提供的控制信号输入至所述第二节点；
在输出阶段，所述输出控制单元在所述第一节点的电位的控制下，将所述第二控制信号输入端中的控制信号发送至所述信号输出端，以供所述信号输出端输出扫描信号；
在复位阶段，所述上拉控制单元在所述第四控制信号输入端所提供的控制信号的控制下将第一电源端提供的第一电压输入至所述第二节点；所述输出复位单元在所述第二节点的电位的控制下，将第三电源端提供的第三电压输入至所述信号输出端，以对所述信号输出端进行复位。
本发明具有以下有益效果：
本发明提供了一种移位寄存器及其驱动方法、栅极驱动电路，其中该移位寄存器包括：第一输入单元、第二输入单元、上拉控制单元、下拉控制单元、输出控制单元和输出复位单元，其中，第一输入单元、第二输入单元、上拉控制单元、下拉控制单元和输出控制单元连接于第一节点，上拉控制单元、下拉控制单元和输出复位单元连接于第二节点。本发明技术方案通过设置两个输入单元来分别为第一节点提供正扫输入信号和反扫输入信号，以使得该移位寄存器实现双向扫描功能，可支持栅极驱动电路的正向扫描和反向扫描。
附图说明
图1为本发明实施例一提供的一种移位寄存器的电路结构示意图；
图2为本发明实施例二提供的一种移位寄存器的电路结构示意图；
图3为进行正向扫描时图2所示移位寄存器的工作时序图；
图4为进行反向扫描时图2所示移位寄存器的工作时序图；
图5为本发明实施例三提供的一种移位寄存器的电路结构示意图；
图6为本发明实施例四提供的一种栅极驱动电路的结构示意图；
图7为图6所示栅极驱动电路进行正向扫描时的时序图；
图8为图6所示栅极驱动电路进行反向扫描时的时序图；
图9为本发明实施例五提供的一种移位寄存器的正向驱动方法的流程图；
图10为本发明实施例六提供的一种移位寄存器的反向驱动方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器及其驱动方法、栅极驱动电路进行详细描述。
图1为本发明实施例一提供的移位寄存器的电路结构示意图，如图1所示，包括：第一输入单元1、第二输入单元2、上拉控制单元3、下拉控制单元4、输出控制单元5和输出复位单元6，其中，第一输入单元1、第二输入单元2、上拉控制单元3、下拉控制单元4和输出控制单元5连接于第一节点N1，上拉控制单元3、下拉控制单元4和输出复位单元6连接于第二节点N2。
第一输入单元1用于在第一控制信号输入端CL1所提供的控制信号的控制下将正扫输入信号端GSTVF所提供的正扫输入信号输入至第一节点N1；
第二输入单元2用于在第三控制信号输入端CL3所提供的控制信号的控制下将反扫输入信号端GSTVB所提供的反扫输入信号输入至第一节点N1；
上拉控制单元3用于在第一节点N1的电位的控制下将第四控制信号输入端CL4所提供的控制信号输入至第二节点N2，或在第四控制信号输入端CL4所提供的控制信号的控制下将第一电源端提供的第一电压输入至第二节点N2；
下拉控制单元4用于在第二节点N2的电位的控制下将第二电源端所提供的第二电压输入至第一节点N1；
输出控制单元5用于在第一节点N1的电位的控制下将第二控制信号输入端CL2所提供的控制信号输入至信号输出端OUTPUT，以供信号输出端OUTPUT输出扫描信号；
输出复位单元6用于在第二节点N2的电位的控制下，将第三电源端提供的第三电压输入至信号输出端OUTPUT，以对信号输出端OUTPUT进行复位。
在本实施例中，当栅极驱动电路进行正向扫描(由第一条栅线至最后一条栅线逐一进行驱动)时，该移位寄存器的工作过程包括三个阶段：输入阶段、输出阶段和复位阶段。
在输入阶段，第一输入单元1在第一控制信号输入端CL1所提供的控制信号的控制下将正扫输入信号端GSTVF所提供的正扫输入信号输入至第一节点N1；上拉控制单元3用于在第一节点N1的电位的控制下将第四控制信号输入端CL4所提供的控制信号输入至第二节点N2；
在输出阶段，输出控制单元5在第一节点N1的电位的控制下，将第二控制信号输入端CL2中的控制信号发送至信号输出端OUTPUT，以供信号输出端OUTPUT输出扫描信号；
在复位阶段，上拉控制单元3在第四控制信号输入端CL4所提供的控制信号的控制下将第一电源端提供的第一电压输入至第二节点N2；输出复位单元6在第二节点N2的电位的控制下，将第三电源端提供的第三电压输入至信号输出端OUTPUT，以对信号输出端OUTPUT进行复位。
当栅极驱动电路进行反向扫描(由最后一条栅线至第一条栅线逐一进行驱动)时，该移位寄存器的工作过程也包括三个阶段：输入阶段、输出阶段和复位阶段。
在输入阶段，第二输入单元2在第三控制信号输入端CL3所提供的控制信号的控制下将反扫输入信号端GSTVB所提供的反扫输入信号输入至第一节点N1；上拉控制单元3用于在第一节点N1的电位的控制下将第四控制信号输入端CL4所提供的控制信号输入至第二节点N2；
在输出阶段T2，输出控制单元5在第一节点N1的电位的控制下，将第二控制信号输入端CL2中的控制信号发送至信号输出端OUTPUT，以供信号输出端OUTPUT输出扫描信号；
在复位阶段T3，上拉控制单元3在第四控制信号输入端CL4所提供的控制信号的控制下将第一电源端提供的第一电压输入至第二节点N2；输出复位单元6在第二节点N2的电位的控制下，将第三电源端提供的第三电压输入至信号输出端OUTPUT，以对信号输出端OUTPUT进行复位。
对于上述各单元的具体工作过程，将在后续结合具体实例进行描述。
通过上述内容可见，本发明的技术方案通过设置两个输入单元来分别为第一节点N1提供正扫输入信号和反扫输入信号，以使得该移位寄存器可支持栅极驱动电路的正向扫描和反向扫描。
图2为本发明实施例二提供的一种移位寄存器的电路结构示意图，如图2所示，图2所示移位寄存器为基于图1所示移位寄存器的一种具体化实例。
其中，第一输入单元1包括：第一晶体管M1；第一晶体管M1的控制极与第一控制信号输入端CL1连接，第一极与正扫输入信号端GSTVF连接，第二极与第一节点N1连接。
第二输入单元2包括：第二晶体管M2：第二晶体管M2的控制极与第三控制信号输入端CL3连接，第一极与反扫输入信号端GSTVB连接，第二极与第一节点N1连接。
在本实施例中，两个输入单元分别为两个独立的晶体管，用于在对应的控制信号输入端提供的控制信号的控制下，将正扫输入信号或反扫信号输入至第一节点N1。
可选地，上拉控制单元3包括：第三晶体管M3和第四晶体管M4；
第三晶体管M3的控制极与第一节点N1连接，第一极与第四控制信号输入端CL4连接，第二极与第二节点N2连接；
第四晶体管M4的控制极与第四控制信号输入端CL4连接，第一极与第一电源端连接，第二极与第二节点N2连接。
可选地，下拉控制单元4包括：第五晶体管M5；
第五晶体管M5的控制极与第二节点N2连接，第一极与第二电源端连接，第二极与第一节点N1连接。
可选地，输出控制单元5包括：第六晶体管M6和第一电容C1；
第六晶体管M6的控制极与第一节点N1连接，第一极与第二控制信号输入端CL2连接，第二极与信号输出端OUTPUT连接；
第一电容C1的第一端与第一节点N1连接，第二端与信号输出端OUTPUT连接。
可选地，输出复位单元6包括：第七晶体管M7和第二电容C2；
第七晶体管M7的控制极与第二节点N2连接，第一极与第三电源端连接，第二极与信号输出端OUTPUT连接；
第二电容C2的第一端与第二节点N2连接，第二端与第七晶体管M7的第一极连接。
需要说明的是，本发明中的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换的。在本发明中，控制极是指晶体管的栅极，第一极和第二极中的一者为源极，另一者为漏极。
此外，按照晶体管特性，可将晶体管分为N型晶体管和P型晶体管；当晶体管为N型晶体管时，其导通电压为高电平电压，截止电压为低电平电压；当晶体管为P型晶体管时，其导通电压为低电平电压，截止电压为高电平电压；本发明实施例中将以各晶体管均为P型晶体管为例进行示例性说明。相应地，第一电源端提供低电平工作电压，第二电源端和第三电源端提供高电平工作电压。
为方便描述，本实施例中高电平电压的大小记为VH，低电平电压的大小记为VL，P型晶体管的阈值电压记为Vth(为负值，且略微小于0V)。
图3为进行正向扫描时图2所示移位寄存器的工作时序图，如图3所示，在栅极驱动电路进行正向扫描时，第一控制信号输入端CL1、第二控制信号输入端CL2、第三控制信号输入端CL3和第四控制信号输入端CL4提供周期相同、占空比(在一个周期内有效电位的持续时间与周期的比值，本实施例中晶体管为P型晶体管，则有效电位是指低电平)为25％的时钟信号(即以时钟信号作为控制信号)，且以第一控制信号输入端CL1提供的时钟信号为参考，第二控制信号输入端CL2提供的时钟信号相较于第一控制信号输入端CL1提供的时钟信号延后(输出有效电位的起始时间延后)
Figure BDA0001576328370000111
个周期，第三控制信号输入端CL3提供的时钟信号相较于第一控制信号输入端CL1提供的时钟信号延后
Figure BDA0001576328370000112
个周期，第四控制信号输入端CL4提供的时钟信号相较于第一控制信号输入端CL1提供的时钟信号延后
Figure BDA0001576328370000113
个周期。
在输入阶段T1时，正扫输入信号端GSTVF提供的正扫输入信号处于低电平，反扫输入信号端GSTVB提供的反扫输入信号处于高电平，第一控制信号输入端CL1提供的控制信号处于低电平，第二控制信号输入端CL2提供的控制信号处于高电平，第三控制信号输入端CL3提供的控制信号处于高电平，第四控制信号输入端CL4提供的控制信号处于高电平。
由于第一控制信号输入端CL1提供的控制信号处于低电平，第三控制信号输入端CL3提供的控制信号处于高电平，则第一晶体管M1导通，第二晶体管M2截止。此时，正扫输入信号端GSTVF提供的正扫输入信号通过第一晶体管M1写入至第一节点N1。由于正扫输入信号处于低电平，处于低电平的正扫输入信号通过P型晶体管时会出现阈值损失，此时第一节点N1的电压为VL+|Vth|，VL+|Vth|仍为一个低电平电压。
又因为第一节点N1的电压为低电平电压，因此第三晶体管M3和第六晶体管M6均导通。由于第三晶体管M3导通，则第四控制信号输入端CL4提供的处于高电平的控制信号通过第三晶体管M3写入至第二节点N2，相应地，第五晶体管M5和第七晶体管M7截止；与此同时，由于第六晶体管M6导通，则第二控制信号输入端CL2提供的处于高电平的控制信号通过第六晶体管M6传输至信号输出端OUTPUT，信号输出端OUTPUT输出高电平电压。
此时，第一电容C1的第一端的电压为VL+|Vth|，第二端的电压为VH，两端电压差为VH-VL-|Vth|。
在输出阶段T2时，正扫输入信号端GSTVF提供的正扫输入信号处于高电平，反扫输入信号端GSTVB提供的反扫输入信号处于高电平，第一控制信号输入端CL1提供的控制信号处于高电平，第二控制信号输入端CL2提供的控制信号处于低电平，第三控制信号输入端CL3提供的控制信号处于高电平，第四控制信号输入端CL4提供的控制信号处于高电平。
由于第一控制信号输入端CL1提供的控制信号处于高电平，则第一晶体管M1截止；由于第三控制信号输入端CL3提供的控制信号处于高电平，则第二晶体管M2截止；此时，第一节点N1处于浮接(floating)状态。
由于第二控制信号输入端CL2提供的控制信号处于低电平，则信号输出端OUTPUT输出低电平，其电压大小为VL，即电容的第二端的电压由VH下降为VL，在第一电容C1的自举作用(维持两端电压差不变)下，电容的第一端的电压下降至2VL-VH+|Vth|(更低的电位)，即第一节点N1的电压为2VL-VH+|Vth|，以维持第六晶体管M6更好的导通。
第三晶体管M3维持导通，第四晶体管M4、第五晶体管M5和第七晶体管M7继续维持截止状态。
在复位阶段T3时，其具体包括第一复位子阶段t1和第二复位子阶段t2。
在第一复位子阶段t 1时，正扫输入信号端GSTVF提供的正扫输入信号处于高电平，反扫输入信号端GSTVB提供的反扫输入信号处于低电平，第一控制信号输入端CL1提供的控制信号处于高电平，第二控制信号输入端CL2提供的控制信号处于高电平，第三控制信号输入端CL3提供的控制信号处于低电平，第四控制信号输入端CL4提供的控制信号处于高电平。
由于第一控制信号输入端CL1提供的控制信号处于高电平，第三控制信号输入端CL3提供的控制信号处于低电平，则第一晶体管M1截止，第二晶体管M2导通，此时反扫输入信号端GSTVB提供的反扫输入信号通过第二晶体管M2写入至第一节点N1。由于反扫输入信号处于低电平，处于低电平的反扫输入信号通过P型晶体管时会出现阈值损失，此时第一节点N1的电压为VL+|Vth|，VL+|Vth|仍为一个低电平电压，第三晶体管M3和第六晶体管M6均维持导通，第二控制信号输入端CL2提供的处于高电平的控制信号通过第六晶体管M6传输至信号输出端OUTPUT，信号输出端OUTPUT输出高电平电压，以对信号输出端OUTPUT进行复位。
第三晶体管M3维持导通状态，第四晶体管M4、第五晶体管M5和第七晶体管M7继续维持截止状态。
然而在采用控制信号的高电位来对信号输出端OUTPUT进行复位时，由于电流小、充电时间短，因此难以使得信号输出端OUTPUT的电压真正达到VH。因此，需要利用一个输出高电平电压的电源来对信号输出端OUTPUT进行真正复位。
在第二复位子阶段t2时，正扫输入信号端GSTVF提供的正扫输入信号处于高电平，反扫输入信号端GSTVB提供的反扫输入信号处于高电平，第一控制信号输入端CL1提供的控制信号处于高电平，第二控制信号输入端CL2提供的控制信号处于高电平，第三控制信号输入端CL3提供的控制信号处于高电平，第四控制信号输入端CL4提供的控制信号处于低电平。
由于第一控制信号输入端CL1提供的控制信号处于高电平，第三控制信号输入端CL3提供的控制信号处于高电平，因此第一晶体管M1和第二晶体管M2均截止。
由于第四控制信号输入端CL4提供的控制信号处于低电平，则第四晶体管M4导通，第一电源端提供的低电平工作电压通过第四晶体管M4写入至第二节点N2，第二节点N2的电压为VL，此时第五晶体管M5和第七晶体管M7均导通。
由于第五晶体管M5导通，则第二电源端提供的高电平工作电压通过第五晶体管M5写入至第一节点N1，第一节点N1的电压变为VH，此时第六晶体管M6截止。
由于第七晶体管M7导通，则第三电源端提供的高电平工作电压通过第七晶体管M7写入至信号输出端OUTPUT，以达到对信号输出端OUTPUT进行真正复位处理。此时，第一电容C1的第一端和第二端的电压均为VH。
在栅极驱动电路进行正向扫描时，通过上述过程，本发明提供的移位寄存器可完成输入、输出和复位的步骤。
需要说明的是，本实施例中，在复位阶段T3之后还包括：维持阶段T4，在维持阶段T4时，移位寄存器持续输出高电平。
维持阶段T4其具体包括四种不同的工作状态：(1)第一控制信号输入端CL1提供的控制信号处于低电平，其他控制信号输入端提供的控制信号处于高电平；(2)第二控制信号输入端CL2提供的控制信号处于低电平，其他控制信号输入端提供的控制信号处于高电平；(3)第三控制信号输入端CL3提供的控制信号处于低电平，其他控制信号输入端提供的控制信号处于高电平；(4)第四控制信号输入端CL4提供的控制信号处于低电平，其他控制信号输入端提供的控制信号处于高电平。在上述四种不同的工作状态中，正扫输入信号端GSTVF提供的正扫输入信号始终处于高电平，反扫输入信号端GSTVB提供的反扫输入信号始终处于高电平。
在工作状态(1)时，第一晶体管M1导通，处于高电平的正扫输入信号通过第一晶体管M1写入至第一节点N1，以维持第一节点N1的电压处于VH(第六晶体管M6维持截止)，在第一电容C1的作用下，可维持信号输出端OUTPUT的电压维持在VH。
在工作状态(2)时，由于第六晶体管M6截止，因此第二控制信号输入端CL2提供的控制信号的变化不会对信号输出端OUTPUT的电压造成影响。
在工作状态(3)时，第二晶体管M2导通，处于高电平的反扫输入信号通过第二晶体管M2写入至第一节点N1，以维持第一节点N1的电压处于VH，在第一电容C1的作用下，可维持信号输出端OUTPUT的电压维持在VH。
在工作状态(4)时，第四晶体管M4导通，第一电源端提供的低电平工作电压通过第四晶体管M4写入至第二节点N2，相应地，第五晶体管M5导通，第二电源端提供的高电平工作电压通过第五晶体管M5写入至第一节点N1，以维持第一节点N1的电压处于VH，在第一电容C1的作用下，可维持信号输出端OUTPUT的电压维持在VH。
由此可见，在维持阶段T4中，分别通过正扫输入信号、反扫输入信号和第二电源端提供的高电平工作电压以维持第一节点N1的电压为VH，与此同时在第一电容C1的作用下，可维持信号输出端OUTPUT的电压维持在VH。
通过重复进行维持阶段T4，可使得信号输出端OUTPUT持续稳定输出高电平电压，直至正扫输入信号变为低电平状态，则再次进行上述输入阶段T1。
图4为进行反向扫描时图2所示移位寄存器的工作时序图，如图4所示，在栅极驱动电路进行反向扫描时，第一控制信号输入端CL1、第二控制信号输入端CL2、第三控制信号输入端CL3和第四控制信号输入端CL4提供周期相同、占空比为25％的时钟信号(即以时钟信号作为控制信号)，且以第三控制信号输入端CL3提供的时钟信号为参考，第二控制信号输入端CL2提供的时钟信号相较于第三控制信号输入端CL3提供的时钟信号延后
Figure BDA0001576328370000151
个周期，第一控制信号输入端CL1提供的时钟信号相较于第三控制信号输入端CL3提供的时钟信号延后
Figure BDA0001576328370000152
个周期，第四控制信号输入端CL4提供的时钟信号相较于第三控制信号输入端CL3提供的时钟信号延后
Figure BDA0001576328370000153
个周期。
在输入阶段T1时，正扫输入信号端GSTVF提供的正扫输入信号处于高电平，反扫输入信号端GSTVB提供的反扫输入信号处于低电平，第一控制信号输入端CL1提供的控制信号处于高电平，第二控制信号输入端CL2提供的控制信号处于高电平，第三控制信号输入端CL3提供的控制信号处于低电平，第四控制信号输入端CL4提供的控制信号处于高电平。
由于第一控制信号输入端CL1提供的控制信号处于高电平，第三控制信号输入端CL3提供的控制信号处于低电平，则第一晶体管M1截止，第二晶体管M2导通，此时反扫输入信号端GSTVB提供的反扫输入信号通过第二晶体管M2写入至第一节点N1。由于反扫输入信号处于低电平，处于低电平的反扫输入信号通过P型晶体管时会出现阈值损失，此时第一节点N1的电压为VL+|Vth|，VL+|Vth|仍为一个低电平电压。
又因为第一节点N1的电压为低电平电压，因此第三晶体管M3和第六晶体管M6均导通。由于第三晶体管M3导通，则第四控制信号输入端CL4提供的处于高电平的控制信号通过第三晶体管M3写入至第二节点N2，相应地，第五晶体管M5和第七晶体管M7截止；与此同时，由于第六晶体管M6导通，则第二控制信号输入端CL2提供的处于高电平的控制信号通过第六晶体管M6传输至信号输出端OUTPUT，信号输出端OUTPUT输出高电平电压。
此时，第一电容C1的第一端的电压为VL+|Vth|，第二端的电压为VH，两端电压差为VH-VL-|Vth|。
在输出阶段T2时，正扫输入信号端GSTVF提供的正扫输入信号处于高电平，反扫输入信号端GSTVB提供的反扫输入信号处于高电平，第一控制信号输入端CL1提供的控制信号处于高电平，第二控制信号输入端CL2提供的控制信号处于低电平，第三控制信号输入端CL3提供的控制信号处于高电平，第四控制信号输入端CL4提供的控制信号处于高电平。
由于第一控制信号输入端CL1提供的控制信号处于高电平，则第一晶体管M1截止；由于第三控制信号输入端CL3提供的控制信号处于高电平，则第二晶体管M2截止；此时，第一节点N1处于浮接(floating)状态。
由于第二控制信号输入端CL2提供的控制信号处于低电平，则信号输出端OUTPUT输出低电平，其电压大小为VL，即电容的第二端的电压由VH下降为VL，在第一电容C1的自举作用(维持两端电压差不变)下，电容的第一端的电压下降至2VL-VH+|Vth|，即第一节点N1的电压为2VL-VH+|Vth|，以维持第六晶体管M6更好的导通。
第三晶体管M3维持导通状态，第四晶体管M4、第五晶体管M5和第七晶体管M7继续维持截止状态。
在复位阶段T3时，其具体包括第一复位子阶段t1和第二复位子阶段t2。
在第一复位子阶段t1时，正扫输入信号端GSTVF提供的正扫输入信号处于低电平，反扫输入信号端GSTVB提供的反扫输入信号处于高电平，第一控制信号输入端CL1提供的控制信号处于低电平，第二控制信号输入端CL2提供的控制信号处于高电平，第三控制信号输入端CL3提供的控制信号处于高电平，第四控制信号输入端CL4提供的控制信号处于高电平。
由于第一控制信号输入端CL1提供的控制信号处于低电平，第三控制信号输入端CL3提供的控制信号处于高电平，则第一晶体管M1导通，第二晶体管M2截止，此时正扫输入信号端GSTVF提供的正扫输入信号通过第二晶体管M2写入至第一节点N1。由于正扫输入信号处于低电平，处于低电平的正扫输入信号通过P型晶体管时会出现阈值损失，此时第一节点N1的电压为VL+|Vth|，VL+|Vth|仍为一个低电平电压，第三晶体管M3和第六晶体管M6均维持导通，第二控制信号输入端CL2提供的处于高电平的控制信号通过第六晶体管M6传输至信号输出端OUTPUT，以对信号输出端OUTPUT进行复位。
第三晶体管M3维持导通状态，第四晶体管M4、第五晶体管M5和第七晶体管M7继续维持截止状态。
在第二复位子阶段t2时，正扫输入信号端GSTVF提供的正扫输入信号处于高电平，反扫输入信号端GSTVB提供的反扫输入信号处于高电平，第一控制信号输入端CL1提供的控制信号处于高电平，第二控制信号输入端CL2提供的控制信号处于高电平，第三控制信号输入端CL3提供的控制信号处于高电平，第四控制信号输入端CL4提供的控制信号处于低电平。
由于第一控制信号输入端CL1提供的控制信号处于高电平，第三控制信号输入端CL3提供的控制信号处于高电平，因此第一晶体管M1和第二晶体管M2均截止。
由于第四控制信号输入端CL4提供的控制信号处于低电平，则第四晶体管M4导通，第一电源端提供的低电平工作电压通过第四晶体管M4写入至第二节点N2，第二节点N2的电压为VL，此时第五晶体管M5和第七晶体管M7均导通。
由于第五晶体管M5导通，则第二电源端提供的高电平工作电压通过第五晶体管M5写入至第一节点N1，第一节点N1的电压变为VH，此时第六晶体管M6截止。
由于第七晶体管M7导通，则第三电源端提供的高电平工作电压通过第七晶体管M7写入至信号输出端OUTPUT，以达到对信号输出端OUTPUT进行真正复位处理。此时，第一电容C1的第一端和第二端的电压均为VH。
在栅极驱动电路进行反向扫描时，通过上述过程，本发明提供的移位寄存器可完成输入、输出和复位的步骤。当然，在复位阶段T3之后也可包括：维持阶段T4，在维持阶段T4时，移位寄存器持续输出高电平。在进行反向扫描时移位寄存器在维持阶段T4的具体工作过程与前述在进行正向扫描时移位寄存器在维持阶段T4的具体工作过程相同，此处不再赘述。
在本实施例中，各控制信号输入端中所提供的信号均为时钟信号，无需额外的高压控制信号，因而可有效降低功耗。此外，通过对各时钟信号的相位关系进行调整，可对栅极驱动电路进行正向扫描或进行反向扫描进行控制，具体过程可参见后续描述。
图5为本发明实施例三提供的一种移位寄存器的电路结构示意图，如图5所示，与上述实施例一和实施例二中不同的是，本实施例提供的移位寄存器中还包括：第一电流截断单元7和第二电流截断单元8。
其中，第一电流截断单元7设置于第一输入单元1与第一节点N1之间以及第二输入单元2与第一节点N1之间,第一电流截断单元7用于当输出控制单元5在第一节点N1的电位的控制下将第二控制信号输入端CL2所提供的处于有效电位的控制信号输入至信号输出端OUTPUT时(即输出阶段T2)，使得第一输入单元1与第一节点N1之间以及第二输入单元2与第一节点N1之间断路，以避免第一输入单元1和第二输入单元2中的漏电流对第一节点N1电位造成影响。
第二电流截断单元8设置于下拉控制单元4与第一节点N1之间，第二电流截断单元8用于当输出控制单元5在第一节点N1的电位的控制下将第二控制信号输入端CL2所提供的处于有效电位的控制信号输入至信号输出端OUTPUT时(即输出阶段T2)，使得输出下拉控制单元4与第一节点N1之间断路，以避免下拉控制单元4中的漏电流对第一节点N1电位造成影响。
可选地，第一电流截断单元7包括：第八晶体管M8、第九晶体管M9和第十晶体管M10。
第八晶体管M8的控制极与信号输出端OUTPUT连接，第一极与第二控制信号输入端CL2连接，第二极与第一输入单元1和第二输入单元2均连接；
第九晶体管M9的控制极与第一控制信号输入端CL1连接，第一极与第一输入单元1和第八晶体管M8的第二极均连接，第二极与第一节点N1连接；
第十晶体管M10的控制极与第三控制信号输入端CL3连接，第一极与第二输入单元2与第八晶体管M8的第二极均连接，第二极与第一节点N1连接。
可选地，第二电流截断单元8包括：第十一晶体管M11和第十二晶体管M12；
第十一晶体管M11的控制极与第二节点N2连接，第一极与下拉控制单元4连接，第二极与第一节点N1连接；
第十二晶体管M12的控制极与第一节点N1连接，第一极与第四电源端，第二极与下拉控制单元4和第十一晶体管M11的第一极均连接。
下面仅对第一电流截断单元7和第二电流截断单元8在各阶段的工作过程进行详细描述。其中第四电源端提供低电平工作电压VL。
以栅极驱动电路进行正向扫描过程为例。
在输入阶段T1时，由于信号输出端OUTPUT输出高电平，则第八晶体管M8截止；又由于第一控制信号输入端CL1提供的控制信号处于低电平，第三控制信号输入端CL3提供的控制信号处于高电平，则第九晶体管M9导通，第十晶体管M10截止，正扫输入信号可依次通过第一晶体管M1和第九晶体管M9写入至第一节点N1。
由于第一节点N1处于低电平，因此第十二晶体管M12导通，第四电源端提供的低电平工作电压通过第十二晶体管M12写入至第十一晶体管M11的第一极；又由于在输入阶段T1时第二节点N2处于高电平，因此第十一晶体管M11截止，下拉控制单元4与第一节点N1之间断路，从而可避免下拉控制单元4中的漏电流对第一节点N1的电位造成影响。此外，又因为第十一晶体管M11的第一极和第二极均低电平电压，因此第一节点N1也不会通过第十一晶体管M11进行放电。
在输出阶段T2时，由于信号输出端OUTPUT输出低电平，则第八晶体管M8导通，低电平通过第八晶体管M8写入至第九晶体管M9的第一极以及第十晶体管M10的第一极；与此同时，由于第一控制信号输入端CL1提供的控制信号处于高电平，第三控制信号输入端CL3提供的控制信号处于高电平，因此第九晶体管M9和第十晶体管M10均截止，第一输入单元1与第一节点N1之间断路且第二输入单元2与第一节点N1之间断路，从而可避免第一输入单元1和第二输入单元2中的漏电流对第一节点N1电位造成影响。此外，又因为第九晶体管M9的第一极和第二极均为低电平电压，第十晶体管M10的第一极和第二极均为低电平电压，因此第一节点N1也不会通过第九晶体管M9或第十晶体管M10进行放电。
与此同时，第十二晶体管M12维持导通，第十一晶体管M11维持截止，且第十一晶体管M11的第一极和第二极均低电平电压，下拉控制单元4与第一节点N1之间断路，第一节点N1也不会通过第十一晶体管M11进行放电。
在输出阶段T2中，与第一节点N1连接的各晶体管均处于截止状态，且不会进行放电，从而能维持第一节点N1电压的稳定。
在复位阶段T3时，由于信号输出端OUTPUT输出高电平，则第八晶体管M8截止；又由于第一控制信号输入端CL1提供的控制信号处于高电平，第三控制信号输入端CL3提供的控制信号处于高电平，则第九晶体管M9和第十晶体管M10均截止。
与此同时，由于第一节点N1处于低电平，因此第十二晶体管M12维持导通；由于第二节点N2处于高电平，因此第十一晶体管M11维持截止。
在栅极驱动电路进行反向扫描过程时，第一电流截断单元7和第二电流截断单元8也能在输出阶段T2实现第一节点N1与第一输入单元1、第二输入单元2、下拉控制单元4之间均断路，从而维持第一节点N1电压的稳定，具体过程此处不再赘述。
图6为本发明实施例四提供的一种栅极驱动电路的结构示意图，如图6所示，该栅极驱动电路包括若干个级联的移位寄存器，其中各移位寄存器采用上述实施例一～实施例三中提供的移位寄存器，对于移位寄存器的具体结构，此处不再赘述。
在本实施例中，假定移位寄存器的数量为4N个，N为一个预设正整数。除第一级移位寄存器和最后一级移位寄存器之外，本级移位寄存器的信号输出端OUTPUT与前一级移位寄存器的反扫输入信号端GSTVB、后一级移位寄存器的正扫输入信号端GSTVF均连接；
第4n-3级移位寄存器SR_4n-3对应的第一控制信号输入端CL1与第一时钟信号线CK1连接，对应的第二控制信号输入端CL2与第二时钟信号线CK2连接，对应的第三控制信号输入端CL3与第三时钟信号线CK3连接，对应的第四控制信号输入端CL4与第四时钟信号线CK4连接；
第4n-2级移位寄存器SR_4n-2对应的第一控制信号输入端CL1与第二时钟信号线CK2连接，对应的第二控制信号输入端CL2与第三时钟信号线CK3连接，对应的第三控制信号输入端CL3与第四时钟信号线CK4连接，对应的第四控制信号输入端CL4与第一时钟信号线CK1连接；
第4n-1级移位寄存器SR_4n-1对应的第一控制信号输入端CL1与第三时钟信号线CK3连接，对应的第二控制信号输入端CL2与第四时钟信号线CK4连接，对应的第三控制信号输入端CL3与第一时钟信号线CK1连接，对应的第四控制信号输入端CL4与第二时钟信号线CK2连接；
第4n级移位寄存器SR_4n对应的第一控制信号输入端CL1与第四时钟信号线CK4连接，对应的第二控制信号输入端CL2与第一时钟信号线CK1连接，对应的第三控制信号输入端CL3与第二时钟信号线CK2连接，对应的第四控制信号输入端CL4与第三时钟信号线CK3连接；
其中，n取值为[1,N]且为正整数。
图7为图6所示移位寄存器进行正向扫描时的时序图，如图7所示，在栅极驱动电路进行正向扫描时，第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3、第四时钟信号线CK4提供相同、占空比(本实施例中晶体管为P型晶体管，则有效电位是指低电平电压)为25％的时钟信号(即以时钟信号作为控制信号)，且以第一时钟信号线CK1提供的时钟信号为参考，第二时钟信号线CK2提供的时钟信号相较于第一时钟信号线CK1提供的时钟信号延后
Figure BDA0001576328370000221
个周期，第三时钟信号线CK3提供的时钟信号相较于第一时钟信号线CK1提供的时钟信号延后
Figure BDA0001576328370000222
个周期，第四时钟信号线CK4提供的时钟信号相较于第一时钟信号线CK1提供的时钟信号延后
Figure BDA0001576328370000223
个周期。
在该栅极驱动电路进行正向扫描时，通过前述内容可见，各级移位寄存器在其对应的正扫输入信号端GSTVF输入有效电位之后，且在对应的第二控制信号输入端CL2提供的控制信号处于有效电位(以低电平作为有效电位为例)时，移位寄存器信号输出端OUTPUT输出有效电位。
在各级移位寄存器处于对应的输出阶段时，以第1～4级移位寄存器为例。第1级移位寄存器SR_1的信号输出端OUTPUT_1将第二时钟信号线CK2提供的处于有效电位的时钟信号进行输出，并为第2级移位寄存器SR_2提供正扫输入信号；第2级移位寄存器SR_2的信号输出端OUTPUT_2将第三时钟信号线CK3提供的处于有效电位的时钟信号进行输出，并为第3级移位寄存器SR_3提供正扫输入信号；第3级移位寄存器SR_3的信号输出端OUTPUT_3将第四时钟信号线CK4提供的处于有效电位的时钟信号进行输出，并为第4级移位寄存器SR_4提供正扫输入信号；第4级移位寄存器SR_4的信号输出端OUTPUT_4将第一时钟信号线CK1提供的处于有效电位的时钟信号进行输出；并为第5级移位寄存器提供正扫输入信号。
以此类推，第4n-3级移位寄存器SR_4n-3的第二控制信号输入端CL2与第二时钟信号线CK2连接，并为第4n-2级移位寄存器SR_4n-2提供正扫输入信号；第4n-2级移位寄存器SR_4n-2的第二控制信号输入端CL2与第三时钟信号线CK3连接，并为第4n-1级移位寄存器SR_4n-1提供正扫输入信号；第4n-1级移位寄存器SR_4n-1的第二控制信号输入端CL2与第四时钟信号线CK4连接，并为第4n级移位寄存器SR_4n提供正扫输入信号；第4n级移位寄存器SR_4n的第二控制信号输入端CL2与第一时钟信号线CK1连接，并为第4n+1级移位寄存器SR_4n+1提供正扫输入信号。由于第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3、第四时钟信号线CK4提供的时钟信号依次延后
Figure BDA0001576328370000232
个周期，因此第4n-3级移位寄存器SR_4n-3、第4n-2级移位寄存器SR_4n-2、第4n-1级移位寄存器SR_4n-1、第4n级移位寄存器SR_4n的信号输出端将依次输出有效电位，即进行正向扫描。
图8为图6所示移位寄存器进行反向扫描时的时序图，如图8所示，在栅极驱动电路进行反向扫描时，第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3、第四时钟信号线CK4提供相同、占空比(本实施例中晶体管为P型晶体管，则有效电位是指低电平电压)为25％的时钟信号(即以时钟信号作为控制信号)，且以第二时钟信号线CK2提供的时钟信号为参考，第一时钟信号线CK1提供的时钟信号相较于第二时钟信号线CK2提供的时钟信号延后
Figure BDA0001576328370000231
个周期，第四时钟信号线CK4提供的时钟信号相较于第二时钟信号线CK2提供的时钟信号延后
Figure BDA0001576328370000241
个周期，第三时钟信号线CK3提供的时钟信号相较于第二时钟信号线CK2提供的时钟信号延后
Figure BDA0001576328370000242
个周期。
在该栅极驱动电路进行反向扫描时，通过前述内容可见，各级移位寄存器在其对应的反扫输入信号端GSTVB输入有效电位之后，且在对应的第二控制信号输入端CL2提供的控制信号处于有效电位(以低电平作为有效电位为例)时，移位寄存器信号输出端OUTPUT输出有效电位。
在各级移位寄存器处于对应的输出阶段时，以第4N～4N-3级移位寄存器为例。第4N级移位寄存器的信号输出端OUTPUT_4N将第一时钟信号线CK1提供的处于有效电位的时钟信号进行输出，并为第4N-1级移位寄存器提供反扫输入信号；第4N-1级移位寄存器的信号输出端OUTPUT_4N-1将第四时钟信号线CK4提供的处于有效电位的时钟信号进行输出，并为第4N-2级移位寄存器提供反扫输入信号；第4N-2级移位寄存器的信号输出端OUTPUT_4N-2将第三时钟信号线CK3提供的处于有效电位的时钟信号进行输出，并为第4N-3级移位寄存器提供反扫输入信号；第4N-3级移位寄存器的信号输出端OUTPUT_4N-3将第二时钟信号线CK2提供的处于有效电位的时钟信号进行输出，并为第4N-4级移位寄存器提供反扫输入信号。
以此类推，第4n级移位寄存器SR_4n将第一时钟信号线CK1提供的处于有效电位的时钟信号进行输出，并为第4n-1级移位寄存器SR_4n-1提供反扫输入信号；第4n-1级移位寄存器SR_4n-1将第四时钟信号线CK4提供的处于有效电位的时钟信号进行输出，并为第4n-2级移位寄存器SR_4n-2提供反扫输入信号；第4n-2级移位寄存器SR_4n-2将第三时钟信号线CK3提供的处于有效电位的时钟信号进行输出，并为第4n-3级移位寄存器SR_4n-3提供反扫输入信号；第4n-3级移位寄存器SR_4n-3将第二时钟信号线CK2提供的处于有效电位的时钟信号进行输出，并为第4n-4级移位寄存器SR_4n-4提供反扫输入信号，由于第二时钟信号线CK2、第一时钟信号线CK1、第四时钟信号线CK4、第三时钟信号线CK3提供的时钟信号依次延后
Figure BDA0001576328370000251
个周期，因此第4n级移位寄存器SR_4n、第4n-1级移位寄存器SR_4n-1、第4n-2级移位寄存器SR_4n-2、第4n-3级移位寄存器SR_4n-3将依次输出有效电位，即进行反向扫描。
本发明提供的栅极驱动电路，通过控制第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK3、第四时钟信号线CK4依次输出有效电位，即可实现正向扫描；通过控制第二时钟信号线CK2、第一时钟信号线CK1、第四时钟信号线CK4、第三时钟信号线CK3依次输出有效电位，即可实现反向扫描。由此可见，本发明提供的栅极驱动电路可支持双向扫描功能。
图9为本发明实施例五提供的一种移位寄存器的正向驱动方法的流程图，如图9所示，其中该移位寄存器采用上述实施例一～实施例三中的移位寄存器，该正向驱动方法包括：
步骤S101、在输入阶段，第一输入单元在第一控制信号输入端所提供的控制信号的控制下将正扫输入信号端所提供的正扫输入信号输入至第一节点；上拉控制单元用于在第一节点的电位的控制下将第四控制信号输入端所提供的控制信号输入至第二节点。
步骤S102、在输出阶段，输出控制单元在第一节点的电位的控制下，将第二控制信号输入端中的控制信号发送至信号输出端，以供信号输出端输出扫描信号。
步骤S103、在复位阶段，上拉控制单元在第四控制信号输入端所提供的控制信号的控制下将第一电源端提供的第一电压输入至第二节点；输出复位单元在第二节点的电位的控制下，将第三电源端提供的第三电压输入至信号输出端，以对信号输出端进行复位。
对于上述步骤S101～步骤S103的具体描述，可参见前述实施例中相应内容，此处不再赘述。
图10为本发明实施例六提供的一种移位寄存器的反向驱动方法的流程图，如图10所示，其中该移位寄存器采用上述实施例一～实施例三中的移位寄存器，该反向驱动方法包括：
步骤S201、在输入阶段，第二输入单元在第三控制信号输入端所提供的控制信号的控制下将反扫输入信号端所提供的反扫输入信号输入至第一节点；上拉控制单元用于在第一节点的电位的控制下将第四控制信号输入端所提供的控制信号输入至第二节点。
步骤S202、在输出阶段，输出控制单元在第一节点的电位的控制下，将第二控制信号输入端中的控制信号发送至信号输出端，以供信号输出端输出扫描信号。
步骤S203、在复位阶段，上拉控制单元在第四控制信号输入端所提供的控制信号的控制下将第一电源端提供的第一电压输入至第二节点；输出复位单元在第二节点的电位的控制下，将第三电源端提供的第三电压输入至信号输出端，以对信号输出端进行复位。
对于上述步骤S201～步骤S203的具体描述，可参见前述实施例中相应内容，此处不再赘述。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种移位寄存器，其特征在于，包括：第一输入单元、第二输入单元、上拉控制单元、下拉控制单元、输出控制单元和输出复位单元，其中，所述第一输入单元、所述第二输入单元、所述上拉控制单元、所述下拉控制单元和所述输出控制单元连接于第一节点，所述上拉控制单元、所述下拉控制单元和所述输出复位单元连接于第二节点；
所述第一输入单元用于在第一控制信号输入端所提供的控制信号的控制下将正扫输入信号端所提供的正扫输入信号输入至所述第一节点；
所述第二输入单元用于在第三控制信号输入端所提供的控制信号的控制下将反扫输入信号端所提供的反扫输入信号输入至所述第一节点；
所述上拉控制单元用于在第一节点的电位的控制下将第四控制信号输入端所提供的控制信号输入至所述第二节点，或在第四控制信号输入端所提供的控制信号的控制下将第一电源端提供的第一电压输入至所述第二节点；
所述下拉控制单元用于在所述第二节点的电位的控制下将第二电源端所提供的第二电压输入至所述第一节点；
所述输出控制单元用于在所述第一节点的电位的控制下将第二控制信号输入端所提供的控制信号输入至信号输出端，以供所述信号输出端输出扫描信号；
所述输出复位单元用于在所述第二节点的电位的控制下，将第三电源端提供的第三电压输入至所述信号输出端，以对所述信号输出端进行复位；
所述移位寄存器还包括：第一电流截断单元；
所述第一电流截断单元设置于所述第一输入单元与所述第一节点之间以及所述第二输入单元与所述第一节点之间；
所述第一电流截断单元用于当所述输出控制单元在第一节点的电位的控制下将第二控制信号输入端所提供的控制信号输入至信号输出端时，使得所述第一输入单元与所述第一节点之间以及所述第二输入单元与所述第一节点之间断路，以避免所述第一输入单元和所述第二输入单元中的漏电流对所述第一节点电位造成影响；
所述第一电流截断单元包括：第八晶体管、第九晶体管和第十晶体管；
所述第八晶体管的控制极与所述信号输出端连接，第一极与所述第二控制信号输入端连接，第二极与所述第一输入单元和所述第二输入单元均连接；
所述第九晶体管的控制极与所述第一控制信号输入端连接，第一极与所述第一输入单元和所述第八晶体管的第二极均连接，第二极与所述第一节点连接；
所述第十晶体管的控制极与所述第三控制信号输入端连接，第一极与所述第二输入单元与所述第八晶体管的第二极均连接，第二极与所述第一节点连接。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入单元包括：第一晶体管；
所述第一晶体管的控制极与所述第一控制信号输入端连接，第一极与所述正扫输入信号端连接，第二极与所述第一节点连接。
3.根据权利要求1所述的移位寄存器，其特征在于，所述第二输入单元包括：第二晶体管：
所述第二晶体管的控制极与所述第三控制信号输入端连接，第一极与所述反扫输入信号端连接，第二极与所述第一节点连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述上拉控制单元包括：第三晶体管和第四晶体管；
所述第三晶体管的控制极与所述第一节点连接，第一极与所述第四控制信号输入端连接，第二极与所述第二节点连接；
所述第四晶体管的控制极与所述第四控制信号输入端连接，第一极与所述第一电源端连接，第二极与所述第二节点连接。
5.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制单元包括：第五晶体管；
所述第五晶体管的控制极与所述第二节点连接，第一极与所述第二电源端连接，第二极与所述第一节点连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述输出控制单元包括：第六晶体管和第一电容；
所述第六晶体管的控制极与所述第一节点连接，第一极与所述第二控制信号输入端连接，第二极与所述信号输出端连接；
所述第一电容的第一端与所述第一节点连接，第二端与所述信号输出端连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述输出复位单元包括：第七晶体管和第二电容；
所述第七晶体管的控制极与所述第二节点连接，第一极与所述第三电源端连接，第二极与所述信号输出端连接；
第二电容的第一端与所述第二节点连接，第二端与所述第七晶体管的第一极连接。
8.根据权利要求1-7任一项所述的移位寄存器，其特征在于，还包括：第二电流截断单元；
所述第二电流截断单元设置于所述下拉控制单元与所述第一节点之间；
所述第二电流截断单元用于当所述输出控制单元在第一节点的电位的控制下将第二控制信号输入端所提供的控制信号输入至信号输出端时，使得所述下拉控制单元与所述第一节点之间断路，以避免所述下拉控制单元中的漏电流对所述第一节点电位造成影响。
9.根据权利要求8所述的移位寄存器，其特征在于，所述第二电流截断单元包括：第十一晶体管和第十二晶体管；
所述第十一晶体管的控制极与所述第二节点连接，第一极与所述下拉控制单元连接，第二极与所述第一节点连接；
所述第十二晶体管的控制极与所述第一节点连接，第一极与第四电源端，第二极与所述下拉控制单元和所述第十一晶体管的第一极均连接。
10.一种栅极驱动电路，其特征在于，包括：若干个级联的移位寄存器，所述移位寄存器采用上述权利要求1-9中任一所述的移位寄存器；
其中，除第一级移位寄存器和最后一级移位寄存器之外，本级移位寄存器的所述信号输出端与前一级移位寄存器的所述反扫输入信号端、后一级移位寄存器的所述正扫输入信号端均连接；
第4n-3级移位寄存器对应的第一控制信号输入端与第一时钟信号线连接，对应的第二控制信号输入端与第二时钟信号线连接，对应的第三控制信号输入端与第三时钟信号线连接，对应的第四控制信号输入端与第四时钟信号线连接；
第4n-2级移位寄存器对应的第一控制信号输入端与第二时钟信号线连接，对应的第二控制信号输入端与第三时钟信号线连接，对应的第三控制信号输入端与第四时钟信号线连接，对应的第四控制信号输入端与第一时钟信号线连接；
第4n-1级移位寄存器对应的第一控制信号输入端与第三时钟信号线连接，对应的第二控制信号输入端与第四时钟信号线连接，对应的第三控制信号输入端与第一时钟信号线连接，对应的第四控制信号输入端与第二时钟信号线连接；
第4n级移位寄存器对应的第一控制信号输入端与第四时钟信号线连接，对应的第二控制信号输入端与第一时钟信号线连接，对应的第三控制信号输入端与第二时钟信号线连接，对应的第四控制信号输入端与第三时钟信号线连接；
n为正整数。
11.一种移位寄存器的正向驱动方法，其特征在于，所述移位寄存器采用上述权利要求1-9中任一所述的移位寄存器，所述正向驱动方法包括：
在输入阶段，所述第一输入单元在第一控制信号输入端所提供的控制信号的控制下将正扫输入信号端所提供的正扫输入信号输入至所述第一节点；所述上拉控制单元用于在第一节点的电位的控制下将第四控制信号输入端所提供的控制信号输入至所述第二节点；
在输出阶段，所述输出控制单元在所述第一节点的电位的控制下，将所述第二控制信号输入端中的控制信号发送至所述信号输出端，以供所述信号输出端输出扫描信号；
在复位阶段，所述上拉控制单元在所述第四控制信号输入端所提供的控制信号的控制下将第一电源端提供的第一电压输入至所述第二节点；所述输出复位单元在所述第二节点的电位的控制下，将第三电源端提供的第三电压输入至所述信号输出端，以对所述信号输出端进行复位。
12.一种移位寄存器的反向驱动方法，其特征在于，所述移位寄存器采用上述权利要求1-9中任一所述的移位寄存器，所述反向驱动方法包括：
在输入阶段，所述第二输入单元在第三控制信号输入端所提供的控制信号的控制下将反扫输入信号端所提供的反扫输入信号输入至所述第一节点；所述上拉控制单元用于在第一节点的电位的控制下将第四控制信号输入端所提供的控制信号输入至所述第二节点；
在输出阶段，所述输出控制单元在所述第一节点的电位的控制下，将所述第二控制信号输入端中的控制信号发送至所述信号输出端，以供所述信号输出端输出扫描信号；
在复位阶段，所述上拉控制单元在所述第四控制信号输入端所提供的控制信号的控制下将第一电源端提供的第一电压输入至所述第二节点；所述输出复位单元在所述第二节点的电位的控制下，将第三电源端提供的第三电压输入至所述信号输出端，以对所述信号输出端进行复位。
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