CN110491329B - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

Abstract

本公开提供了一种移位寄存器，包括：预充电路、下拉控制电路、复位电路和至少一个输出控制电路；其中，下拉控制电路，与第一时钟信号端、第三时钟信号端、第二电源端和第三电源端连接，配置为在第一时钟信号端的控制下，将将第二电源端提供的第二工作电压写入至下拉节点；以及，在第三时钟信号端的控制下，将第三电源端提供的第三工作电压写入至下拉节点；复位电路，与第三时钟信号端和第二电源端连接，配置为在第三时钟信号端的控制下，将第二工作电压写入至上拉节点。本公开还提供了一种移位寄存器的驱动方法、栅极驱动电路和显示装置。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置

技术领域

本发明涉及显示领域，特别涉及一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。

背景技术

移位寄存器为栅极驱动电路中的重要单元；目前，为保证在移位寄存器输出处于有效电平状态的驱动信号后至下一次输出处于有效电平状态的驱动信号的时间段内，移位寄存器能够稳定输出处于非有效电平状态的驱动信号；相关技术，在移位寄存器内设置下拉控制电路，该下拉控制电路可控制下拉节点的电压在上述时间段内始终处于有效电平状态，以使得输出控制电路内用于提供处于非有效电平状态的工作电压的晶体管始终处于导通状态。

由此可见，各移位寄存器中用于为信号输出端提供处于非有效电平状态的工作电压的晶体管会长时间处于高压(Stress)状态，该晶体管的电学特性产生漂移，影响使用寿命。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。

第一方面，本公开实施例提供了一种移位寄存器，包括：预充电路、下拉控制电路、复位电路和至少一个输出控制电路，其中所述预充电路、所述复位电路、所述输出控制电路连接于上拉节点，所述下拉控制电路、所述输出控制电路连接于下拉节点；

所述预充电路，与信号输入端、第一时钟信号端连接，配置为在第一时钟信号端的控制下，将所述信号输入端提供的输入信号写入至所述上拉节点；

所述输出控制电路，与第二时钟信号端、第一电源端以及对应的信号输出端连接，配置为在所述上拉节点的电位的控制下，将第二时钟信号端提供的第二时钟信号写入对应的信号输出端；以及，在所述下拉节点的电位的控制下，将第一电源端提供的第一工作电压写入至对应的信号输出端；

所述下拉控制电路，与所述第一时钟信号端、第三时钟信号端、第二电源端和第三电源端连接，配置为在第一时钟信号端的控制下，将将第二电源端提供的第二工作电压写入至下拉节点；以及，在第三时钟信号端的控制下，将第三电源端提供的第三工作电压写入至下拉节点；

所述复位电路，与所述第三时钟信号端和第二电源端连接，配置为在所述第三时钟信号端的控制下，将所述第二工作电压写入至所述上拉节点。

在一些实施例中，所述预充电路包括：第一晶体管；

所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接。

在一些实施例中，所述下拉控制电路包括：第二晶体管、第三晶体管、第四晶体管和第五晶体管。

所述第二晶体管的控制极与所述第三电源端连接，所述第二晶体管的第一极与所述第三电源端连接，所述第二晶体管的第二极与所述第三晶体管的第一极、所述第四晶体管的第一极连接；

所述第三晶体管的控制极与所述第三时钟信号端连接，所述第三晶体管的第二极与所述下拉节点连接；

所述第四晶体管的控制极与所述第一时钟信号端连接，所述第四晶体管的第二极与所述第二电源端连接；

所述第五晶体管的控制极与所述第一时钟信号端连接，所述第五晶体管的第一极与所述第二电源端连接，所述第五晶体管的第二极与所述下拉节点连接。

在一些实施例中，所述复位电路包括：第六晶体管；

所述第六晶体管的控制极与所述第三时钟信号端连接，所述第六晶体管的第一极与所述上拉节点连接，所述第六晶体管的第二极与所述第二电源端连接。

在一些实施例中，所述输出控制电路包括：第七晶体管和第八晶体管；

所述第七晶体管的控制极与所述上拉节点连接，所述第七晶体管的第一极与所述第二时钟信号端连接，所述第七晶体管的第二极与对应的所述信号输出端连接；

所述第八晶体管的控制极与所述下拉节点连接，所述第八晶体管的第一极与所述信号输出端连接，所述第八晶体管的第二极与所述第一电源端连接。

在一些实施例中，所述输出控制电路还包括：电容；

所述电容的第一端与所述上拉节点连接，所述电容的第二端与对应的所述信号输出端连接。

在一些实施例中，还包括：第一防漏电晶体管、第二防漏电晶体管和第三防漏电晶体管；

所述预充电路通过所述第一防漏电晶体管与所述上拉节点连接，所述第一防漏电晶体管的控制极与所述第一时钟信号端连接，所述第一防漏电晶体管的第一极与所述预充电路连接，所述第一防漏电晶体管的第二极与所述上拉节点连接；

所述复位电路通过所述第二防漏电晶体管与所述第二电源端连接，所述第二防漏电晶体管的控制极与所述第三时钟信号端连接，所述第二防漏电晶体管的第一极与所述复位电路连接，所述第二防漏电晶体管的第二极与所述第二电源端连接；

所述第三防漏电晶体管的控制极与所述上拉节点连接，所述第三防漏电晶体管的第一极与所述第一电源端连接，所述第三防漏电晶体管的第二极与所述第一防漏电晶体管的第一极以及所述第二防漏电晶体管的第一极连接。

第二方面，本公开实施例还提供了一种栅极驱动电路，包括：若干个级联的移位寄存器，所述移位寄存器采用前述移位寄存器；

除最后一级移位寄存器外，其他每一级的移位寄存器的一个信号输出端，与位于该移位寄存器后一级的移位寄存器的信号输入端连接。

第二方面，本公开实施例还提供了一种显示装置，包括：如前述实施例提供的栅极驱动电路。

第三方面，本公开实施例还提供了一种移位寄存器的驱动方法，所述移位寄存器采用前述实施例提供的移位寄存器，所述驱动方法包括：

在预充阶段，所述预充电路在第一时钟信号端的控制下，将所述信号输入端提供的输入信号写入至所述上拉节点；

在上拉输出阶段，所述输出控制电路在所述上拉节点的电位的控制下，将第二时钟信号端提供的第二时钟信号写入对应的信号输出端；

在复位阶段，所述复位电路在所述第三时钟信号端的控制下，将所述第二工作电压写入至所述上拉节点；所述下拉控制电路在第三时钟信号端的控制下，将第三电源端提供的第三工作电压写入至所述下拉节点；所述输出控制电路在所述下拉节点的电位的控制下，将所述第一工作电压写入至对应的信号输出端；

在持续阶段，包括交替进行的第一子阶段和第二子阶段；

在第一子阶段，所述下拉控制电路在第一时钟信号端的控制下，将第二电源端提供的第二工作电压写入至所述下拉节点；

在第二子阶段，所述下拉控制电路在第三时钟信号端的控制下，将第三电源端提供的第三工作电压写入至所述下拉节点。

附图说明

图1为相关技术中涉及的一种移位寄存器的电路结构示意图；

图2为图1所示移位寄存器的工作时序图；

图3为本公开实施例提供的一种移位寄存器的电路结构示意图；

图4为本公开实施例提供的另一种移位寄存器的电路结构示意图；

图5为图4所示移位寄存器的工作时序图；

图6为本公开实施例提供的又一种移位寄存器的电路结构示意图；

图7为本公开实施例提供的再一种移位寄存器的电路结构示意图；

图8为本公开实施例提供的一种移位寄存器的驱动方法的流程图；

图9为本公开实施例提供的一种栅极驱动电路的电路结构示意图；

图10为图9所示栅极驱动电路的驱动时序图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器及其驱动方法、栅极驱动电路和显示装置进行详细描述。

需要说明的是，在本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他具有相同、类似特性的器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。

另外，本公开中“有效电平”是指能够控制相应晶体管的导通的电平，“非有效电平”是指能够控制相应晶体管截止的电平；以N型晶体管为例，有效电平是指高电平，非有效电平是指低电平；以P型晶体管为例，有效电平是指低电平，非有效电平是指高电平。

图1为相关技术中涉及的一种移位寄存器的电路结构示意图，图2为图1所示移位寄存器的工作时序图，如图1和图2所示，该移位寄存器为5T1C结构(5个晶体管T1～T5和1个电容C所构成的结构)，其中晶体管T4和晶体管T5构成下拉控制电路。

该移位寄存器的工作过程包括四个阶段：预充阶段、上拉输出阶段、复位阶段和稳定阶段；其中，在上拉输出阶段(信号输出端输出处于)结束后，下拉控制电路可将下拉节点处的电压始终维持于高电平状态，输出控制电路内的晶体管T3的控制极的电压始终处于高电平。此时，由于晶体管T3长时间处于高压状态，则晶体管T3的电学特性极其容易发生漂移，影响晶体管T3的使用寿命。

为解决上述技术问题，本公开的技术方案提供的一种移位寄存器及其驱动方法、栅极驱动电路和显示装置。

图3为本公开实施例提供的一种移位寄存器的电路结构示意图，如图3所示，该移位寄存器包括：预充电路1、下拉控制电路2、复位电路3和至少一个输出控制电路4；其中，预充电路1、复位电路3、输出控制电路4连接于上拉节点PU，下拉控制电路2、输出控制电路4连接于下拉节点PD。

其中，预充电路1与信号输入端INPUT、第一时钟信号端CLK1连接；预充电路1配置为在第一时钟信号端CLK1的控制下，将信号输入端INPUT提供的输入信号写入至上拉节点PU。

输出控制电路4与第二时钟信号端CLK2、第一电源端以及对应的信号输出端OUTPUT连接；输出控制电路4配置为在上拉节点PU的电位的控制下，将第二时钟信号端CLK2提供的第二时钟信号写入对应的信号输出端OUTPUT；以及，在下拉节点PD的电位的控制下，将第一电源端提供的第一工作电压写入至对应的信号输出端OUTPUT。需要说明的是，附图1中仅示例性画出了1个输出控制电路4和1个信号输出端OUTPUT。

下拉控制电路2与第一时钟信号端CLK1、第三时钟信号端CLK3、第二电源端和第三电源端连接，下拉控制电路2配置为在第一时钟信号端CLK1的控制下，将将第二电源端提供的第二工作电压写入至下拉节点PD；以及，在第三时钟信号端CLK3的控制下，将第三电源端提供的第三工作电压写入至下拉节点PD。

复位电路3与第三时钟信号端CLK3和第二电源端连接，复位电路3配置为在第三时钟信号端CLK3的控制下，将第二工作电压写入至上拉节点PU。

需要说明的是，在实际驱动过程中，第一电源端和第二电源端均提供处于非有效电平状态的工作电压，第三电源端提供处于有效电平状态的工作电压。第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3所提供的时钟信号处于有效电平状态的时间错开。

下拉控制电路2分别响应于第一时钟信号端CLK1和第三时钟信号端CLK3的控制，交替向下拉节点PD写入第二工作电压和第三工作电压。其中，第二工作电压为处于非有效电平状态的工作电压，第三工作电压为处于有效电平状态的工作电压，因此下拉节点PD处的电压在整个持续阶段过程中会发生跳变(由高电平变为低电平，以及由低电平变为高电平)，此时输出控制电路4中控制极与下拉节点PD连接的晶体管不会长时间处于高压状态，从而能有效避免该晶体管的电学特性发生漂移，有利于延长使用寿命。

图4为本公开实施例提供的另一种移位寄存器的电路结构示意图，如图4所示，该移位寄存器为基于图3所示移位寄存器的一种具体化可选方案。

在一些实施例中，预充电路1包括：第一晶体管M1；第一晶体管M1的控制极与第一时钟信号端CLK1连接，第一晶体管M1的第一极与信号输入端INPUT连接，第一晶体管M1的第二极与上拉节点PU连接。

在一些实施例中，下拉控制电路2包括：第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5。

其中，第二晶体管M2的控制极与第三电源端连接，第二晶体管M2的第一极与第三电源端连接，第二晶体管M2的第二极与第三晶体管M3的第一极、第四晶体管M4的第一极连接；第三晶体管M3的控制极与第三时钟信号端CLK3连接，第三晶体管M3的第二极与下拉节点PD连接；第四晶体管M4的控制极与第一时钟信号端CLK1连接，第四晶体管M4的第二极与第二电源端连接；第五晶体管M5的控制极与第一时钟信号端CLK1连接，第五晶体管M5的第一极与第二电源端连接，第五晶体管M5的第二极与下拉节点PD连接。

在一些实施例中，复位电路3包括：第六晶体管M6；第六晶体管M6的控制极与第三时钟信号端CLK3连接，第六晶体管M6的第一极与上拉节点PU连接，第六晶体管M6的第二极与第二电源端连接。

在一些实施例中，输出控制电路4包括：第七晶体管M7和第八晶体管M8。

其中，第七晶体管M7的控制极与上拉节点PU连接，第七晶体管M7的第一极与第二时钟信号端CLK2连接，第七晶体管M7的第二极与对应的信号输出端OUTPUT连接；第八晶体管M8的控制极与下拉节点PD连接，第八晶体管M8的第一极与信号输出端OUTPUT连接，第八晶体管M8的第二极与第一电源端连接。

在一些实施例中，输出控制电路4还包括：电容C；电容C的第一端与上拉节点PU连接，电容C的第二端与对应的信号输出端OUTPUT连接。

为便于本领域技术人员更好的理解本公开的发明原理,下面将结合附图来对本公开的技术方案进行详细描述。在一些实施例中，第一电源端提供的第一工作电压为低电平电压VGL1，第二电源端提供的第二工作电压为低电平电压VGL2，第三电源端提供的第三工作电压为高电平电压VGH。第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3提供的时钟信号的占空比(1个周期内，高电平的持续时间与周期时间的比值)均近似为33％，且第一时钟信号端CLK1、第二时钟信号端CLK2和第三时钟信号端CLK3提供的时钟信号处于高电平的时刻依次错开。

图5为图4所示移位寄存器的工作时序图，如图5所示，该移位寄存器的工作过程包括如下几个阶段：

在预充阶段，信号输入端INPUT提供的输入信号处于高电平状态，第一时钟信号端CLK1提供的第一时钟信号处于高电平状态，第二时钟信号端CLK2提供的第二时钟信号处于低电平状态，第三时钟信号端CLK3提供的第三时钟信号处于低电平状态。

由于第一时钟信号处于高电平状态，因此第一晶体管M1、第四晶体管M4和第五晶体管M5均导通；由于第三始终信号处于低电平状态，因此第三晶体管M3和第六晶体管M6均截止。

处于高电平状态的输入信号通过第一晶体管M1写入至上拉节点PU，此时第七晶体管M7导通，处于低电平状态的第二时钟信号通过第七晶体管M7写入至信号输出端OUTPUT，即信号输出端OUTPUT输出低电平。与此同时，低电平电压VGL2通过第四晶体管M4写入至节点N1，低电平电压VGL2通过第五晶体管M5写入至下拉节点PD，第八晶体管M8处于截止状态。

在上拉输出阶段，信号输入端INPUT提供的输入信号处于低电平状态，第一时钟信号端CLK1提供的第一时钟信号处于低电平状态，第二时钟信号端CLK2提供的第二时钟信号处于高电平状态，第三时钟信号端CLK3提供的第三时钟信号处于低电平状态。

由于第一时钟信号处于低电平状态，因此第一晶体管M1、第四晶体管M4和第五晶体管M5均截止；由于第三始终信号处于低电平状态，因此第三晶体管M3和第六晶体管M6均截止。

第一晶体管M1和第六晶体管M6均截止，上拉节点PU处于浮接状态(floating)，第七晶体管M7维持前一阶段的导通状态，处于高电平状态的第二时钟信号通过第七晶体管M7写入至信号输出端OUTPUT，信号输出端OUTPUT输出高电平。又由于上拉节点PU处于浮接状态，因此在电容C的自举作用下，上拉节点PU的电压被上拉至更高水平。

需要说明的是，由于第四晶体管M4截止，因此高电平电压VGH可通过第二晶体管M2写入至节点N1，但是由于第三晶体管M3截止，因此节点N1的电压无法写入至下拉节点PD。又由于第三晶体管M3和第五晶体管M5均截止，因此下拉节点PD处于浮接状态，下拉节点PD的电压会维持前一阶段的低电平状态，第八晶体管M8维持截止状态。

在复位输出阶段，信号输入端INPUT提供的输入信号处于低电平状态，第一时钟信号端CLK1提供的第一时钟信号处于低电平状态，第二时钟信号端CLK2提供的第二时钟信号处于高电平状态，第三时钟信号端CLK3提供的第三时钟信号处于高电平状态。

由于第一时钟信号处于低电平状态，因此第一晶体管M1、第四晶体管M4和

第五晶体管M5均截止；由于第三始终信号处于高电平状态，因此第三晶体管M3和第六晶体管M6均导通。

第六晶体管M6导通，低电平电压VGL2通过第六晶体管M6写入至上拉节点PU，上拉节点PU处的电压处于低电平状态，第七晶体管M7截止。与此同时，第四晶体管M4截止，高电平电压VGH通过第二晶体管M2写入至节点N1，又由于第三晶体管M3导通，因此高电平电压VGH也可通过第三晶体管M3写入至下拉节点PD，此时第八晶体管M8导通，低电平电压VGL1通过第八晶体管M8写入至信号输出端OUTPUT，即信号输出端OUTPUT输出低电平。

在持续阶段，其包括重复进行的第一子阶段、中间子阶段和第二子阶段。

在第一子阶段，信号输入端INPUT提供的输入信号处于低电平状态，第一时钟信号端CLK1提供的第一时钟信号处于高电平状态，第二时钟信号端CLK2提供的第二时钟信号处于低电平状态，第三时钟信号端CLK3提供的第三时钟信号处于低电平状态。

由于第一时钟信号处于高电平状态，因此第一晶体管M1、第四晶体管M4和第五晶体管M5均导通；由于第三始终信号处于低电平状态，因此第三晶体管M3和第六晶体管M6均截止。

第一晶体管M1导通，处于低电平状态的输入信号写入至上拉节点PU，上拉节点PU处的电压处于低电平状态，第七晶体管M7截止。第五晶体管M5导通，低电平电压VGL2通过第四晶体管M4写入至下拉节点PD，下拉节点PD处的电压处于低电平状态，第八晶体管M8也截止。此时，信号输出端OUTPUT处维持前一阶段的低电平状态，即信号输出端OUTPUT输出低电平。

在中间子阶段，信号输入端INPUT提供的输入信号处于低电平状态，第一时钟信号端CLK1提供的第一时钟信号处于低电平状态，第二时钟信号端CLK2提供的第二时钟信号处于高电平状态，第三时钟信号端CLK3提供的第三时钟信号处于低电平状态。

由于第一时钟信号处于低电平状态，因此第一晶体管M1、第四晶体管M4和第五晶体管M5均截止；由于第三始终信号处于低电平状态，因此第三晶体管M3和第六晶体管M6均截止。

第三晶体管M3和第四晶体管M4均截止，高电平电压VGH通过第二晶体管M2写入至节点N1。上拉节点PU和下拉节点PD处的电压均维持前一阶段的低电平状态，第七晶体管M7和第八晶体管M8均维持截止状态。此时，信号输出端OUTPUT处维持前一阶段的低电平状态，即信号输出端OUTPUT输出低电平。

在第二子阶段，信号输入端INPUT提供的输入信号处于低电平状态，第一时钟信号端CLK1提供的第一时钟信号处于低电平状态，第二时钟信号端CLK2提供的第二时钟信号处于低电平状态，第三时钟信号端CLK3提供的第三时钟信号处于高电平状态。

由于第一时钟信号处于低电平状态，因此第一晶体管M1、第四晶体管M4和第五晶体管M5均截止；由于第三始终信号处于高电平状态，因此第三晶体管M3和第六晶体管M6均导通。

第六晶体管M6导通，低电平电压VGH2通过第六晶体管M6写入至上拉节点PU(进行降噪)，上拉节点PU处的电压处于低电平状态，第七晶体管M7维持截止状态。与此同时，第三晶体管M3导通且第五晶体管M5截止，高电平电压VGH可通过第二晶体管M2、第三晶体管M3写入至下拉节点PD，下拉节点PD处的电压处于高电平状态，此时第八晶体管M8导通。

由此可见，在整个持续阶段过程中，在进入第二子阶段时，下拉节点PD处的电压会由低电平状态跳变至高电平状态，而在第二子阶段结束时，下拉节点PD处的电压会由低电平状态跳变至低电平状态，因此第八晶体管M8不会长时间处于高压状态，从而可避免第八晶体管M8的电学特性产生漂移，可有效延长第八晶体管M8的使用寿命。

需要说明的是，在一些实施例中，VGL2小于VGL1，可有效保证在无需第八晶体管M8进行下拉工作时第八晶体管的栅源电压小于其自身阈值电压。

图6为本公开实施例提供的又一种移位寄存器的电路结构示意图，如图6所示，与前述实施例中不同的是，图6所示移位寄存器具有2个信号输出端OUTPUT和OUTPUT’，该移位寄存器对应包括2个输出控制电路4，每个输出控制电路4对应1个信号输出端OUTPUT/OUTPUT’。

在一些实施例中，在该2个信号输出端OUTPUT和OUTPUT’中，其中1个信号输出端OUTPUT’与位于该移位寄存器的下一级移位寄存器的信号输入端INPUT相连(为下一级移位寄存器提供信号输入信号)，另1个信号输出端OUTPUT与对应行栅线相连(为对应行栅线提供栅极驱动信号)。此时，可有效减少各信号输出端OUTPUT/OUTPUT’上的负载，从而保证信号输出端OUTPUT/OUTPUT’输出信号的稳定性。

在一些实施例中，该2个输出控制电路4中均包括有第七晶体管M7/M7’和第八晶体管M8/M8’。当然，该2个输出控制电路4也可以同时设置电容C(图6仅示意出在1个输出控制电路4内存在电容C的情况)。

需要说明的是，本公开中还可以根据需要来设置多个信号输出端OUTPUT以及对应的多个输出控制电路4，此处不再一一举例。

根据前述内容可见，在上拉输出阶段时，由于上拉节点PU处的电压会被上拉至较高的状态，此时上拉节点PU处的电压可能会通过预充电路1中的晶体管以及复位电路3中的晶体管进行放电，即预充电路1中的晶体管和复位电路3中的晶体管会存在漏电流。为解决上述技术问题，本公开提供的一种改进方案。

图7为本公开实施例提供的再一种移位寄存器的电路结构示意图，如图7所示，与前述实施例中不同的是，本实施例提供的移位寄存器不但包括：预充电路1、下拉控制电路2、复位电路3和输出控制电路4，还包括：第一防漏电晶体管M1’、第二防漏电晶体管M2’和第三防漏电晶体管M3’。

预充电路1通过第一防漏电晶体管M1’与上拉节点PU连接，第一防漏电晶体管M1’的控制极与第一时钟信号端CLK1连接，第一防漏电晶体管M1’的第一极与预充电路1连接，第一防漏电晶体管M1’的第二极与上拉节点PU连接；

复位电路3通过第二防漏电晶体管M2’与第二电源端连接，第二防漏电晶体管M2’的控制极与第三时钟信号端CLK3连接，第二防漏电晶体管M2’的第一极与复位电路3连接，第二防漏电晶体管M2’的第二极与第二电源端连接；

第三防漏电晶体管M3’的控制极与上拉节点PU连接，第三防漏电晶体管M3’的第一极与第一电源端连接，第三防漏电晶体管M3’的第二极与第一防漏电晶体管M1’的第一极以及第二防漏电晶体管M2’的第一极连接。

图7所示移位寄存器的驱动时序可采用图5中所示，具体驱动过程与图4所示移位寄存器的驱动过程相同，此处不再赘述。此处仅对在上拉输出阶段时，第一防漏电晶体管M1’～第三防漏电晶体管M3’实现防漏电的原理进行详细描述。

为方便描述，假定信号输入端INPUT提供的输入信号处于高电平状态时的电压为VGH，处于低电平状态时的电压为VGL，时钟信号端提供的时钟信号处于高电平状态时的电压为VGH，处于低电平状态时的电压为VGL。

当未设置上述第一防漏电晶体管M1’～第三防漏电晶体管M3’时，参见图4中所示，在上拉输出阶段时，上拉节点PU处的电压为2VGH，第一晶体管M1的源漏电压(源极与漏极的电压差)为2VGH-VGL，第六晶体管M6的源漏电压为2VGH-VGL，由于源漏电压过大，第一晶体管M1和第六晶体管M6处容易产生漏电流，导致上拉节点PU处的电压产生明显漂移。

当设置有第一防漏电晶体管M1’～第三防漏电晶体管M3’时，参见图7中所示，在上拉输出阶段时，上拉节点PU处的电压为2VGH，第三防漏电晶体管M3’导通，此时节点N2和节点N3处的电压均为VGH，此时第一晶体管M1中的源漏电压为VGH-VGL，第六晶体管M6中的源漏电压为VGH，第一晶体管M1和第六晶体管M6中的源漏电压均处于合适状态，不会产生漏电流。

图8为本公开实施例提供的一种移位寄存器的驱动方法的流程图，如图8所示，该移位寄存器采用前述实施例提供的移位寄存器，该驱动方法包括：

步骤S101、在预充阶段，预充电路在第一时钟信号端的控制下，将信号输入端提供的输入信号写入至上拉节点。

步骤S102、在上拉输出阶段，输出控制电路在上拉节点的电位的控制下，将第二时钟信号端提供的第二时钟信号写入对应的信号输出端。

步骤S103、在复位阶段，复位电路在第三时钟信号端的控制下，将第二工作电压写入至上拉节点；下拉控制电路在第三时钟信号端的控制下，将第三电源端提供的第三工作电压写入至下拉节点；输出控制电路在下拉节点的电位的控制下，将第一工作电压写入至对应的信号输出端。

在持续阶段，其包括交替进行的第一子阶段和第二子阶段。

步骤S104a、在第一子阶段，下拉控制电路在第一时钟信号端的控制下，将第二电源端提供的第二工作电压写入至下拉节点。

步骤S104b、在第二子阶段，下拉控制电路在第三时钟信号端的控制下，将第三电源端提供的第三工作电压写入至下拉节点。

需要说明的是，图7所示流程图中仅示例性画出了执行一次步骤S104a和步骤S104b的情况。

对于上述各阶段的具体描述，可参见前述实施例中相应内容，此处不再赘述。

图9为本公开实施例提供的一种栅极驱动电路的电路结构示意图，图10为图9所示栅极驱动电路的驱动时序图，如图9和图10所示，该栅极驱动电路包括：级联的若干个移位寄存器SR1～SR6，移位寄存器SR1～SR6采用前述实施例提供的移位寄存器。

其中，位于第一级的移位寄存器SR1的信号输入端INPUT与帧起始信号端STV连接；除最后一级移位寄存器外，其他每一级的移位寄存器的一个信号输出端OUTPUT，与位于该移位寄存器后一级的移位寄存器的信号输入端INPUT连接针对该栅极驱动电路，可配置6条时钟信号线：第一时钟信号线CK1～第六时钟信号线CK6，第一时钟信号线CK1～第六时钟信号线CK6占空比相等(例如，近似取值为33％)，以第一时钟信号线CK1所提供的时钟信号由非有效电平状态切换至有效电平状态的时刻作为参考时刻，第二时钟信号线CK2～第六时钟信号线CK6所提供的时钟信号由非有效电平切换至有效电平状态的时刻依次向后延迟T/6,T为时钟信号的周期。

位于第6n+1级的移位寄存器，其第一时钟信号端CLK1与第一时钟信号线CK1连接，其第二时钟信号端CLK2与第三时钟信号线CK3连接，其第三时钟信号端CLK3与第五时钟信号线CK5连接。

位于第6n+2级的移位寄存器，其第一时钟信号端CLK1与第二时钟信号线CK2连接，其第二时钟信号端CLK2与第四时钟信号线CK4连接，其第三时钟信号端CLK3与第六时钟信号线CK6连接。

位于第6n+3级的移位寄存器，其第一时钟信号端CLK1与第三时钟信号线CK3连接，其第二时钟信号端CLK2与第五时钟信号线CK5连接，其第三时钟信号端CLK3与第一时钟信号线CK1连接。

位于第6n+4级的移位寄存器，其第一时钟信号端CLK1与第四时钟信号线CK4连接，其第二时钟信号端CLK2与第六时钟信号线CK6连接，其第三时钟信号端CLK3与第二时钟信号线CK2连接。

位于第6n+5级的移位寄存器，其第一时钟信号端CLK1与第五时钟信号线CK5连接，其第二时钟信号端CLK2与第一时钟信号线CK1连接，其第三时钟信号端CLK3与第三时钟信号线CK3连接。

位于第6n+6级的移位寄存器，其第一时钟信号端CLK1与第六时钟信号线CK6连接，其第二时钟信号端CLK2与第二时钟信号线CK2连接，其第三时钟信号端CLK3与第四时钟信号线CK4连接。

其中，n为非负整数。需要说明的是，附图中仅示例性画出了第1级～第6级的移位寄存器SR1～SR6。

图9所示栅极驱动电路示意性画出了各移位寄存器具有两个信号输出端OUTPUT和OUTPUT’(其中，一个信号输出端OUTPUT与栅线GATE1/GATE2/GATE3/GATE4/GATE5/GATE6连接，另一个信号输出端OUTPUT’与下一级移位寄存器的信号输出端INPUT连接)的情况，其不会对本公开的技术方案产生限制。需要说明的是，当各移位寄存器仅具有1个信号输出端OUTPUT时，该1信号输出端可同时连接栅线以及下一级移位寄存器的信号输出端。

本公开实施例还提供了一种显示装置，包括栅极驱动电路，该栅极驱动电路采用前述实施例提供的栅极驱动电路，具体内容可参见前述实施例四中相应内容，此处不再赘述。

本公开中的显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (9)

1.一种移位寄存器，其特征在于，包括：预充电路、下拉控制电路、复位电路和至少一个输出控制电路，所述预充电路、所述复位电路、所述输出控制电路连接于上拉节点，所述下拉控制电路、所述输出控制电路连接于下拉节点；

所述预充电路，与信号输入端、第一时钟信号端连接，配置为在第一时钟信号端的控制下，将所述信号输入端提供的输入信号写入至所述上拉节点；

所述输出控制电路，与第二时钟信号端、第一电源端以及对应的信号输出端连接，配置为在所述上拉节点的电位的控制下，将第二时钟信号端提供的第二时钟信号写入对应的信号输出端；以及，在所述下拉节点的电位的控制下，将第一电源端提供的第一工作电压写入至对应的信号输出端；

所述下拉控制电路，与所述第一时钟信号端、第三时钟信号端、第二电源端和第三电源端连接，配置为在第一时钟信号端的控制下，将第二电源端提供的第二工作电压写入至下拉节点；以及，在第三时钟信号端的控制下，将第三电源端提供的第三工作电压写入至下拉节点；

所述复位电路，与所述第三时钟信号端和第二电源端连接，配置为在所述第三时钟信号端的控制下，将所述第二工作电压写入至所述上拉节点；

所述下拉控制电路包括：第二晶体管、第三晶体管、第四晶体管和第五晶体管；

所述第二晶体管的控制极与所述第三电源端连接，所述第二晶体管的第一极与所述第三电源端连接，所述第二晶体管的第二极与所述第三晶体管的第一极、所述第四晶体管的第一极连接；

所述第三晶体管的控制极与所述第三时钟信号端连接，所述第三晶体管的第二极与所述下拉节点连接；

所述第四晶体管的控制极与所述第一时钟信号端连接，所述第四晶体管的第二极与所述第二电源端连接；

所述第五晶体管的控制极与所述第一时钟信号端连接，所述第五晶体管的第一极与所述第二电源端连接，所述第五晶体管的第二极与所述下拉节点连接。

2.根据权利要求1所述的移位寄存器，其特征在于，所述预充电路包括：第一晶体管；

所述第一晶体管的控制极与所述第一时钟信号端连接，所述第一晶体管的第一极与所述信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接。

3.根据权利要求1所述的移位寄存器，其特征在于，所述复位电路包括：第六晶体管；

所述第六晶体管的控制极与所述第三时钟信号端连接，所述第六晶体管的第一极与所述上拉节点连接，所述第六晶体管的第二极与所述第二电源端连接。

4.根据权利要求1所述的移位寄存器，其特征在于，所述输出控制电路包括：第七晶体管和第八晶体管；

所述第七晶体管的控制极与所述上拉节点连接，所述第七晶体管的第一极与所述第二时钟信号端连接，所述第七晶体管的第二极与对应的所述信号输出端连接；

所述第八晶体管的控制极与所述下拉节点连接，所述第八晶体管的第一极与所述信号输出端连接，所述第八晶体管的第二极与所述第一电源端连接。

5.根据权利要求4所述的移位寄存器，其特征在于，所述输出控制电路还包括：电容；

所述电容的第一端与所述上拉节点连接，所述电容的第二端与对应的所述信号输出端连接。

6.根据权利要求1-5中任一所述的移位寄存器，其特征在于，还包括：第一防漏电晶体管、第二防漏电晶体管和第三防漏电晶体管；

所述预充电路通过所述第一防漏电晶体管与所述上拉节点连接，所述第一防漏电晶体管的控制极与所述第一时钟信号端连接，所述第一防漏电晶体管的第一极与所述预充电路连接，所述第一防漏电晶体管的第二极与所述上拉节点连接；

所述复位电路通过所述第二防漏电晶体管与所述第二电源端连接，所述第二防漏电晶体管的控制极与所述第三时钟信号端连接，所述第二防漏电晶体管的第一极与所述复位电路连接，所述第二防漏电晶体管的第二极与所述第二电源端连接；

所述第三防漏电晶体管的控制极与所述上拉节点连接，所述第三防漏电晶体管的第一极与所述第一电源端连接，所述第三防漏电晶体管的第二极与所述第一防漏电晶体管的第一极以及所述第二防漏电晶体管的第一极连接。

7.一种栅极驱动电路，其特征在于，包括：若干个级联的移位寄存器，所述移位寄存器采用上述权利要求1-6中任一所述移位寄存器；

除最后一级移位寄存器外，其他每一级的移位寄存器的一个信号输出端，与位于该移位寄存器后一级的移位寄存器的信号输入端连接。

8.一种显示装置，其特征在于，包括：如上述权利要求7中所述的栅极驱动电路。

9.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器采用上述权利要求1-6中任一所述移位寄存器，所述驱动方法包括：

在预充阶段，所述预充电路在第一时钟信号端的控制下，将所述信号输入端提供的输入信号写入至所述上拉节点；

在上拉输出阶段，所述输出控制电路在所述上拉节点的电位的控制下，将第二时钟信号端提供的第二时钟信号写入对应的信号输出端；

在复位阶段，所述复位电路在所述第三时钟信号端的控制下，将所述第二工作电压写入至所述上拉节点；所述下拉控制电路在第三时钟信号端的控制下，将第三电源端提供的第三工作电压写入至所述下拉节点；所述输出控制电路在所述下拉节点的电位的控制下，将所述第一工作电压写入至对应的信号输出端；

在持续阶段，包括交替进行的第一子阶段和第二子阶段；

在第一子阶段，所述下拉控制电路在第一时钟信号端的控制下，将第二电源端提供的第二工作电压写入至所述下拉节点；

在第二子阶段，所述下拉控制电路在第三时钟信号端的控制下，将第三电源端提供的第三工作电压写入至所述下拉节点。

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