CN108735142B - 移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

Abstract

本发明公开了一种移位寄存器及其驱动方法、栅极驱动电路，包括：第一输入电路、第二输入电路、第一信号提供电路、第二信号提供电路和输出控制电路；其中第一信号提供电路用于在进行正向扫描时将第二时钟信号输入端所提供的第二时钟信号输入至第一输入电路，以及在进行反向扫描时将第一时钟信号输入端所提供的第一时钟信号输入至第一输入电路；第二信号提供电路用于在进行正向扫描时将第一时钟信号输入端所提供的第一时钟信号输入至第二输入电路，以及在进行反向扫描时将第二时钟信号输入端所提供的第二时钟信号输入至第二输入电路；本发明的技术方案可有效避免第一输入电路和第二输入电路中的晶体管的阈值电压发生偏移。

Description

移位寄存器及其驱动方法、栅极驱动电路

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器及其驱动方法、栅极驱动电路。

背景技术

阵列基板行驱动(Gate Driver on Array，简称GOA)技术，通过将薄膜晶体管集成于阵列基板的周边区域，以替代栅极驱动IC的部分，从而可有效减小周边区域的尺寸，有利于窄边框实现。随着GOA技术发展，对GOA电路的要求也越来越高，其中GOA电路能够进行双向扫描(正向扫描和反向扫描)已经成为普遍要求。

图1是现有技术中能够支持双向扫描的移位寄存器的电路结构示意图，如图1所示，包括：第一输入电路1、第二输入电路2和输出控制电路3，其中第一输入电路1与正扫控制信号输入端FW和第一控制信号输入端Input1连接，第二输入电路2与反扫控制信号输入端BW和第二控制信号输入端Input连接。以第一输入电路1和第二输入电路2中的晶体管T1/T2均为N型晶体管为例。在进行正向扫描时，正扫控制信号输入端FW提供持续处于高电平状态的信号，反扫控制信号输入端BW提供持续处于低电平状态的信号；此时，第二输入电路2中的晶体管T2的源极始终处于负向压力状态，从而导致晶体管T2的阈值电压向左偏移(阈值电压减小)。在进行反向扫描时，正扫控制信号输入端FW提供持续处于低电平状态的信号，反扫控制信号输入端BW提供持续处于高电平状态的信号，此时，第一输入电路1中的晶体管T1的源极始终处于负向压力状态，从而导致晶体管T1的阈值电压向左偏移。

当晶体管T1/T2的阈值电压向左偏移较大时(例如，阈值电压变为负值)，会导致晶体管T1/T2在低电平控制信号作用下出现误导通，从而导致移位寄存器出现工作异常。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器及其驱动方法、栅极驱动电路。

为实现上述目的，本发明提供了一种移位寄存器，包括：第一输入电路、第二输入电路、第一信号提供电路、第二信号提供电路和输出控制电路；其中，所述第一输入电路、所述第二输入电路和所述输出控制电路连接于上拉节点；

所述第一信号提供电路，与第一时钟信号输入端、第二时钟信号输入端、所述第一输入电路连接，用于在进行正向扫描时将所述第二时钟信号输入端所提供的第二时钟信号输入至所述第一输入电路，以及在进行反向扫描时将所述第一时钟信号输入端所提供的第一时钟信号输入至所述第一输入电路；

所述第二信号提供电路，与所述第一时钟信号输入端、所述第二时钟信号输入端、所述第二输入电路连接，用于在进行正向扫描时将所述第一时钟信号输入端所提供的第一时钟信号输入至所述第二输入电路，以及在进行反向扫描时将所述第二时钟信号输入端所提供的第二时钟信号输入至所述第二输入电路；

所述第一输入电路，与第一控制信号输入端连接，用于在所述第一控制信号输入端所提供的第一控制信号的控制下，将所述第一信号提供电路所提供的时钟信号输入至所述上拉节点；

所述第二输入电路，与第二控制信号输入端连接，用于在所述第二控制信号输入端所提供的第二控制信号的控制下，将所述第二信号提供电路所提供的时钟信号输入至所述上拉节点；

所述输出控制电路，与所述第一时钟信号输入端、第一电源端、信号输出端连接，响应于所述上拉节点的电压的控制，用于在所述上拉节点的电压处于有效电平状态时将所述第一时钟信号输入端所提供的第一时钟信号输入至所述信号输出端，以及在所述上拉节点的电压处于非有效电平状态时将所述第一电源端提供的第一工作电压输入至所述信号输出端。

可选地，所述第一信号提供电路包括：第一晶体管和第二晶体管；

所述第一晶体管的控制极与反扫控制信号输入端连接，所述第一晶体管的第一极与所述第一时钟信号输入端连接，所述第一晶体管的第二极与所述第一输入电路连接；

所述第二晶体管的控制极与正扫控制信号输入端连接，所述第二晶体管的第一极与所述第二时钟信号输入端连接，所述第二晶体管的第二极与所述第一输入电路连接。

可选地，所述第二信号提供电路包括：第三晶体管和第四晶体管；

所述第三晶体管的控制极与正扫控制信号输入端连接，所述第三晶体管的第一极与所述第二输入电路连接，所述第三晶体管的第二极与所述第一时钟信号输入端连接；

所述第四晶体管的控制极与反扫控制信号输入端连接，所述第四晶体管的第一极与所述第二输入电路连接，所述第四晶体管的第二极与所述第二时钟信号输入端连接。

可选地，所述第一输入电路包括：第五晶体管；

所述第五晶体管的控制极与所述第一控制信号输入端连接，所述第五晶体管的第一极与所述第一信号提供电路连接，所述第五晶体管的第二极与所述上拉节点连接；

所述第二输入电路包括：第六晶体管；

所述第六晶体管的控制极与所述第二控制信号输入端连接，所述第六晶体管的第一极与所述上拉节点连接，所述第五晶体管的第二极与所述第二信号提供电路连接。

可选地，所述输出控制电路包括：上拉子电路、第一下拉控制子电路和第一下拉子电路，所述第一下拉控制子电路与所述第一下拉子电路连接于第一下拉节点；

所述上拉子电路，与所述上拉节点和所述信号输出端连接，响应于所述上拉节点的电压的控制，用于在所述上拉节点的电压处于有效电平状态时将所述第一时钟信号输入端所提供的第一时钟信号输入至所述信号输出端；

所述第一下拉控制子电路，与所述上拉节点、所述第一下拉节点、所述第一电源端、第二电源端连接，响应于所述上拉节点的电压的控制，用于在所述上拉节点的电压处于有效电平状态时将所述第一电源端提供的第一工作电压输入至所述第一下拉节点，以及在所述上拉节点的电压处于非有效电平状态时将所述第二电源端提供的第二工作电压输入至所述第一下拉节点；

所述第一下拉子电路，与所述第一下拉节点、所述信号输出端、所述第一电源端连接，响应所述第一下拉节点的电压的控制，用于在所述第一下拉节点的电压处于有效电平状态时将所述第一电源端提供的第一工作电压输入至所述信号输出端。

可选地，所述上拉子电路包括：第七晶体管和电容；

所述第七晶体管的控制与所述上拉节点连接，所述第七晶体管的第一极与所述第一时钟信号输入端连接，所述第七晶体管的第二极与所述信号输出端连接；

所述电容的第一端与所述上拉节点连接，所述电容的第二端与所述信号输出端连接；

所述第一下拉控制子电路包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管；

所述第八晶体管的控制极与所述第二电源端连接，所述第八晶体管的第一极与所述第二电源端连接，所述第八晶体管的第二极与所述第九晶体管的控制极和所述第十晶体管的第一极连接；

所述第九晶体管的第一极与所述第二电源端连接，所述第九晶体管的第二极与所述第一下拉节点连接；

所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第二极与所述第一电源端连接；

所述第十一晶体管的控制极与所述上拉节点连接，所述第十一晶体管的第一极与所述第一下拉节点连接，所述第十一晶体管的第二极与所述第一电源端连接；

所述第一下拉子电路包括：第十二晶体管；

所述第十二晶体管的控制极与所述第一下拉节点连接，所述第十二晶体管的第一极与所述信号输出端连接，所述第十二晶体管的第二极与所述第一电源端连接。

可选地，所述输出控制电路还包括：第二下拉子电路和第二下拉控制子电路，所述第二下拉子控制子电路与所述第二下拉子电路连接于第二下拉节点；

所述第二下拉控制子电路，与所述上拉节点、所述第二下拉节点、所述第一电源端、第三电源端连接，响应于所述上拉节点的电压的控制，用于在所述上拉节点的电压处于有效电平状态时将所述第一电源端提供的第一工作电压输入至所述第二下拉节点，以及在所述上拉节点的电压处于非有效电平状态时将所述第三电源端提供的第三工作电压输入至所述第二下拉节点；

所述第二下拉子电路，与所述第二下拉节点、所述信号输出端、所述第一电源端连接，响应所述第二下拉节点的电压的控制，用于在所述第二下拉节点的电压处于有效电平状态时将所述第一电源端提供的第一工作电压输入至所述信号输出端；

所述第二工作电压每隔预设时长在有效电平状态和非有效电平状态之间进行一次切换，所述第三工作电压每隔预设时长在有效电平状态和非有效电平状态之间进行一次切换；在任意时刻，所述第二工作电压和所述第三工作电压中的一者处于有效电平状态，另一者处于非有效电平状态。

可选地，所述第二下拉控制子电路包括：第十四晶体管、第十五晶体管、第十六晶体管和第十七晶体管；

所述第十四晶体管的控制极与所述第三电源端连接，所述第十四晶体管的第一极与所述第三电源端连接，所述第十四晶体管的第二极与所述第十五晶体管的控制极和所述第十六晶体管的第一极连接；

所述第十五晶体管的第一极与所述第三电源端连接，所述第十五晶体管的第二极与所述第二下拉节点连接；

所述第十六晶体管的控制极与所述上拉节点连接，所述第十六晶体管的第二极与所述第一电源端连接；

所述第十七晶体管的控制极与所述上拉节点连接，所述第十七晶体管的第一极与所述第二下拉节点连接，所述第十七晶体管的第二极与所述第一电源端连接；

所述第二下拉子电路包括：第十八晶体管；

所述第十八晶体管的控制极与所述第二下拉节点连接，所述第十八晶体管的第一极与所述信号输出端连接，所述第十八晶体管的第二极与所述第一电源端连接。

可选地，所述输出控制电路还包括：第一降噪子电路和第二降噪子电路；

所述第一降噪子电路包括：第十三晶体管；

所述第十三晶体管的控制极与所述第一下拉节点连接，所述第十三晶体管的第一极与所述上拉节点连接，所述第十三晶体管的第二极与所述第一电源端连接。

所述第二降噪子电路包括：第十九晶体管；

所述第十九晶体管的控制极与所述第二下拉节点连接，所述第十九晶体管的第一极与所述上拉节点连接，所述第十九晶体管的第二极与所述第一电源端连接。

为实现上述目的，本发明还提供了一种栅极驱动电路，包括：若干个级联的移位寄存器，所述移位寄存器采用上述的移位寄存器；

其中，除最后一级移位寄存器外，其他各级移位寄存器的信号输出端与对应的后一级移位寄存器的第一控制信号输入端连接；

除第一级移位寄存器外，其他各级移位寄存器的信号输出端与对应的前一级移位寄存器的第二控制信号输入端连接。

为实现上述目的，本发明还提供了一种移位寄存器的正向驱动方法，所述移位寄存器采用上述的移位寄存器，所述第一信号提供电路将所述第二时钟信号输入端所提供的第二时钟信号输入至所述第一输入电路，所述第二信号提供电路将所述第一时钟信号输入端所提供的第一时钟信号输入至所述第二输入电路，所述正向驱动方法包括：

在预充阶段，所述第一输入电路在所述第一控制信号的控制下，将所述第一信号提供电路所提供的处于有效电平状态的所述第二时钟信号输入至所述上拉节点；

在输出阶段，所述输出控制电路响应于所述上拉节点的电压的控制，将所述第一时钟信号输入端所提供的第一时钟信号输入至信号输出端；

在复位阶段，所述第二输入电路在所述第二控制信号的控制下，将所述第二信号提供电路所提供的处于非有效电平状态的所述第一时钟信号输入至所述上拉节点，所述输出控制电路响应于所述上拉节点的电压的控制，将所述第一电源端提供的第一工作电压输入至所述信号输出端。

为实现上述目的，本发明还提供了一种移位寄存器的反向驱动方法，所述移位寄存器采用上述的移位寄存器，所述第一信号提供电路将所述第一时钟信号输入端所提供的第一时钟信号输入至所述第一输入电路，所述第二信号提供电路将所述第二时钟信号输入端所提供的第二时钟信号输入至所述第二输入电路，所述反向驱动方法包括：

在预充阶段，所述第二输入电路在所述第二控制信号的控制下，将所述第二信号提供电路所提供的处于有效电平状态的所述第二时钟信号输入至所述上拉节点；

在输出阶段，所述输出控制电路响应于所述上拉节点的电压的控制，将所述第一时钟信号输入端所提供的第一时钟信号输入至信号输出端；

在复位阶段，所述第一输入电路在所述第一控制信号的控制下，将所述第一信号提供电路所提供的处于非有效电平状态的所述第一时钟信号输入至所述上拉节点，所述输出控制电路响应于所述上拉节点的电压的控制，将所述第一电源端提供的第一工作电压输入至所述信号输出端。

附图说明

图1是现有技术中能够支持双向扫描的移位寄存器的电路结构示意图；

图2为本发明实施例一提供的一种移位寄存器的电路结构示意图；

图3为本发明实施例二提供的一种移位寄存器的电路结构示意图；

图4为本发明实施例三提供的一种移位寄存器的电路结构示意图；

图5为本发明中第二工作电压和第三工作电压的时序图；

图6a为在正向扫描时图4所示移位寄存器的工作时序图；

图6b为在反向扫描时图4所示移位寄存器的工作时序图；

图7为本发明实施例四提供的一种栅极驱动电路的电路结构示意图；

图8为图7中钟控制信号线所加载信号的示意图；

图9为本发明实施例五提供的一种移位寄存器的正向驱动方法的流程图；

图10为本发明实施例六提供的一种移位寄存器的反向驱动方法的流程图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器及其驱动方法、栅极驱动电路进行详细描述。

需要说明的是，本发明中的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换的。在本发明中，控制极是指晶体管的栅极，第一极和第二极中的一者为源极，另一者为漏极。

此外，按照晶体管特性，可将晶体管分为N型晶体管和P型晶体管；当晶体管为N型晶体管时，其导通电压为高电平电压，截止电压为低电平电压；当晶体管为P型晶体管时，其导通电压为低电平电压，截止电压为高电平电压。本发明中的“有效电平”是指能够控制相应晶体管导通的电压，“非有效电平”是指能够控制相应晶体管截止的电压；因此，当晶体管为N型晶体管时，有效电平是指高电平，非有效电平是指低电平；当晶体管为P型晶体管时，有效电平是指低电平，非有效电平是指高电平。

在下面各实施例的描述中，以各晶体管均为N型晶体管为例进行示例性说明。此时，有效电平是指高电平，非有效电平是指低电平。

图2为本发明实施例一提供的一种移位寄存器的电路结构示意图，如图2所示，该移位寄存器包括：第一输入电路1、第二输入电路2、第一信号提供电路4、第二信号提供电路5和输出控制电路3，第一输入电路1、第二输入电路2和输出控制电路3连接于上拉节点。

其中，第一信号提供电路4与第一时钟信号输入端CLK、第二时钟信号输入端CLKB、第一输入电路1连接，用于在进行正向扫描时将第二时钟信号输入端CLKB所提供的第二时钟信号输入至第一输入电路1，以及在进行反向扫描时将第一时钟信号输入端CLK所提供的第一时钟信号输入至第一输入电路1。

第二信号提供电路5与第一时钟信号输入端CLK、第二时钟信号输入端CLKB、第二输入电路2连接，用于在进行正向扫描时将第一时钟信号输入端CLK所提供的第一时钟信号输入至第二输入电路2，以及在进行反向扫描时将第二时钟信号输入端CLKB所提供的第二时钟信号输入至第二输入电路2。

第一输入电路1与第一控制信号输入端Input1连接，用于在第一控制信号输入端Input1所提供的第一控制信号的控制下，将第一信号提供电路4所提供的时钟信号输入至上拉节点PU。

第二输入电路2与第二控制信号输入端Input2连接，用于在第二控制信号输入端Input2所提供的第二控制信号的控制下，将第二信号提供电路5所提供的时钟信号输入至上拉节点PU。

输出控制电路3与第一时钟信号输入端CLK、第一电源端、信号输出端Output连接，响应于上拉节点PU的电压的控制，用于在上拉节点PU的电压处于有效电平状态时将第一时钟信号输入端所提供的第一时钟信号输入至信号输出端Output，以及在上拉节点PU的电压处于非有效电平状态时将第一电源端提供的第一工作电压V1输入至信号输出端Output。

在本发明中，当GOA电路进行正向扫描时，第一信号提供电路4为第一输入电路1提供第二时钟信号，第二信号提供电路5为第二输入电路2提供第一时钟信号，此时第一输入电路1内接收第一信号提供电路4所提供时钟信号的晶体管的源极不再一直处于恒压状态，第二输入电路2内接收第二信号提供电路5所提供时钟信号的晶体管的源极不再一直处于恒压状态，因此可避免晶体管的阈值电压发生偏移。

当GOA电路进行反向扫描时，第一信号提供电路4为第一输入电路1提供第一时钟信号，第二信号提供电路5为第二输入电路2提供第二时钟信号，此时第一输入电路1内接收第一信号提供电路4所提供时钟信号的晶体管的源极不再一直处于恒压状态，第二输入电路2内接收第二信号提供电路5所提供时钟信号的晶体管的源极不再一直处于恒压状态，因此可避免晶体管的阈值电压发生偏移。

通过上述内容可见，本发明的技术方案可有效避免第一输入电路1和第二输入电路2中的晶体管的阈值电压发生偏移。

图3为本发明实施例二提供的一种移位寄存器的电路结构示意图，如图3所示，图3所示移位寄存器为基于图2所示移位寄存器的一种具体化方案。可选地，第一信号提供电路4包括：第一晶体管M1和第二晶体管M2；第一晶体管M1的控制极与反扫控制信号输入端BW连接，第一晶体管M1的第一极与第一时钟信号输入端CLK连接，第一晶体管M1的第二极与第一输入电路1连接；第二晶体管M2的控制极与正扫控制信号输入端FW连接，第二晶体管M2的第一极与第二时钟信号输入端CLKB连接，第二晶体管M2的第二极与第一输入电路1连接。

可选地，第二信号提供电路5包括：第三晶体管M3和第四晶体管M4；第三晶体管M3的控制极与正扫控制信号输入端FW连接，第三晶体管M3的第一极与第二输入电路2连接，第三晶体管M3的第二极与第一时钟信号输入端CLK连接；第四晶体管M4的控制极与反扫控制信号输入端BW连接，第四晶体管M4的第一极与第二输入电路2连接，第四晶体管M4的第二极与第二时钟信号输入端CLKB连接。

可选地，第一输入电路1包括：第五晶体管M5；第五晶体管M5的控制极与第一控制信号输入端Input1连接，第五晶体管M5的第一极与第一信号提供电路4连接，第五晶体管M5的第二极与上拉节点PU连接；

第二输入电路2包括：第六晶体管M6；第六晶体管M6的控制极与第二控制信号输入端Input2连接，第六晶体管M6的第一极与上拉节点PU连接，第五晶体管M5的第二极与第二信号提供电路5连接。

当GOA电路进行正向扫描时，正扫控制信号输入端FW提供的正扫控制信号始终处于高电平状态，反扫控制信号输入端BW提供的反扫控制信号始终处于低电平状态。此时，第一信号提供电路4中的第一晶体管M1截止且第二晶体管M2导通，第二信号提供电路5中的第三晶体管M3导通且第四晶体管M4截止。

第二时钟信号输入端CLKB提供的第二时钟信号通过第二晶体管M2输入至第五晶体管M5的第一极；由于第五晶体管M5的第一极接收到的电压不再为恒定电压，因此可避免第五晶体管M5的阈值电压发生偏移。

第一时钟信号输入端CLK提供的第一时钟信号通过第三晶体管M3输入至第六晶体管M6的第二极。由于第六晶体管M6的第二极接收到的电压不再为恒定电压，因此可避免第六晶体管M6的阈值电压发生偏移。

同理，当GOA电路进行反向扫描时，正扫控制信号输入端FW提供的正扫控制信号始终处于低电平状态，反扫控制信号输入端BW提供的反扫控制信号始终处于高电平状态。第一信号提供电路4中的第一晶体管M1导通且第二晶体管M2截止，第二信号提供电路5中的第三晶体管M3截止且第四晶体管M4导通。第五晶体管M5的第一极接收到第一时钟信号，第六晶体管M6的第二极接收到第二时钟信号，第五晶体管M5的第一极和第六晶体管M6的第二极接收到的电压不再为恒定电压，因此可避免第五晶体管M5和第六晶体管M6的阈值电压发生偏移。

图4为本发明实施例三提供的一种移位寄存器的电路结构示意图，如图4所示，图4所示移位寄存器为基于图3所示移位寄存器的一种具体化方案，可选地，输出控制电路3包括：上拉子电路6、第一下拉控制子电路7和第一下拉子电路8，第一下拉控制子电路7与第一下拉子电路8连接于第一下拉节点PD1。

上拉子电路6与上拉节点PU和信号输出端Output连接，响应于上拉节点PU的电压的控制，用于在上拉节点PU的电压处于有效电平状态时将第一时钟信号输入端所提供的第一时钟信号输入至信号输出端Output。

第一下拉控制子电路7与上拉节点PU、第一下拉节点PD1、第一电源端、第二电源端连接，响应于上拉节点PU的电压的控制，用于在上拉节点PU的电压处于有效电平状态时将第一电源端提供的第一工作电压V1输入至第一下拉节点PD1，以及在上拉节点PU的电压处于非有效电平状态时将第二电源端提供的第二工作电压V2输入至第一下拉节点PD1。

第一下拉子电路8与第一下拉节点PD1、信号输出端Output、第一电源端连接，响应第一下拉节点PD1的电压的控制，用于在第一下拉节点PD1的电压处于有效电平状态时将第一电源端提供的第一工作电压V1输入至信号输出端Output。

可选地，上拉子电路6包括：第七晶体管M7和电容C。

第七晶体管M7的控制与上拉节点PU连接，第七晶体管M7的第一极与第一时钟信号输入端CLK连接，第七晶体管M7的第二极与信号输出端Output连接。

电容C的第一端与上拉节点PU连接，电容C的第二端与信号输出端Output连接。

第一下拉控制子电路7包括：第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11。

第八晶体管M8的控制极与第二电源端连接，第八晶体管M8的第一极与第二电源端连接，第八晶体管M8的第二极与第九晶体管M9的控制极和第十晶体管M10的第一极连接。

第九晶体管M9的第一极与第二电源端连接，第九晶体管M9的第二极与第一下拉节点PD1连接。

第十晶体管M10的控制极与上拉节点PU连接，第十晶体管M10的第二极与第一电源端连接。

第十一晶体管M11的控制极与上拉节点PU连接，第十一晶体管M11的第一极与第一下拉节点PD1连接，第十一晶体管M11的第二极与第一电源端连接；

第一下拉子电路8包括：第十二晶体管M12。

第十二晶体管M12的控制极与第一下拉节点PD1连接，第十二晶体管M12的第一极与信号输出端Output连接，第十二晶体管M12的第二极与第一电源端连接。

可选地，输出控制电路3还包括：第二下拉子电路11和第二下拉控制子电路10，第二下拉子控制子电路与第二下拉子电路11连接于第二下拉节点PD2。

第二下拉控制子电路10与上拉节点PU、第二下拉节点PD2、第一电源端、第三电源端连接，响应于上拉节点PU的电压的控制，用于在上拉节点PU的电压处于有效电平状态时将第一电源端提供的第一工作电压V1输入至第二下拉节点PD2，以及在上拉节点PU的电压处于非有效电平状态时将第三电源端提供的第三工作电压V3输入至第二下拉节点PD2。

第二下拉子电路11与第二下拉节点PD2、信号输出端Output、第一电源端连接，响应第二下拉节点PD2的电压的控制，用于在第二下拉节点PD2的电压处于有效电平状态时将第一电源端提供的第一工作电压V1输入至信号输出端Output。

图5为本发明中第二工作电压和第三工作电压的时序图，如图5所示，第二工作电压V2每隔预设时长在有效电平状态和非有效电平状态之间进行一次切换，第三工作电压V3每隔预设时长在有效电平状态和非有效电平状态之间进行一次切换；在任意时刻，第二工作电压V2和第三工作电压V3中的一者处于有效电平状态，另一者处于非有效电平状态。

其中，预设时长的范围包括：1s～3s，当然可根据实际需要来对预设时长的取值进行设计、调整。

可选地，第二下拉控制子电路10包括：第十四晶体管M14、第十五晶体管M15、第十六晶体管M16和第十七晶体管M17。

第十四晶体管M14的控制极与第三电源端连接，第十四晶体管M14的第一极与第三电源端连接，第十四晶体管M14的第二极与第十五晶体管M15的控制极和第十六晶体管M16的第一极连接。

第十五晶体管M15的第一极与第三电源端连接，第十五晶体管M15的第二极与第二下拉节点PD2连接。

第十六晶体管M16的控制极与上拉节点PU连接，第十六晶体管M16的第二极与第一电源端连接。

第十七晶体管M17的控制极与上拉节点PU连接，第十七晶体管M17的第一极与第二下拉节点PD2连接，第十七晶体管M17的第二极与第一电源端连接；

第二下拉子电路11包括：第十八晶体管M18；第十八晶体管M18的控制极与第二下拉节点PD2连接，第十八晶体管M18的第一极与信号输出端Output连接，第十八晶体管M18的第二极与第一电源端连接。

在本发明中，第二电源端为第一下拉控制子电路7提供工作电压，第三电源端为第二下拉控制子电路10提供工作电压。当第二工作电压V2处于有效电平状态，第三工作电压V3处于非有效电平状态时，则第一下拉控制子电路7工作，第二下拉控制子电路10不工作；当第二工作电压V2处于非有效电平状态，第三工作电压V3处于有效电平状态时，则第一下拉控制子电路7不工作，第二下拉控制子电路10工作。具体工作过程，可参见后续描述。

在本发明中，通过设置两个下拉控制子电路(两个下拉子电路)，且两个下拉控制子电路切换进行工作，可避免第一下拉控制子电路7中与第二电源端连接的晶体管(第八晶体管M8)、第二下拉控制子电路10中与第三电源端(第十四晶体管M14)连接的晶体管始终处于恒压状态，从而避免晶体管(第八晶体管M8和第十四晶体管M14)的阈值电压发生偏移。

图6a为在正向扫描时图4所示移位寄存器的工作时序图，如图6a所示，当GOA电路进行正向扫描时，正扫控制信号输入端FW提供的正扫控制信号始终处于高电平状态，反扫控制信号输入端BW提供的反扫控制信号始终处于低电平状态，第一信号提供电路4中的第一晶体管M1截止且第二晶体管M2导通，第二信号提供电路5中的第三晶体管M3导通且第四晶体管M4截止。第二时钟信号输入端CLKB提供的第二时钟信号通过第二晶体管M2输入至第五晶体管M5的第一极，第一时钟信号输入端CLK提供的第一时钟信号通过第三晶体管M3输入至第六晶体管M6的第二极。

其中，第一电源端提供的第一工作电压V1为低电平工作电压。假定第二电源端提供的第二工作电压V2为高电平工作电压(第二下拉控制子电路10工作)，第三电源端提供的第三工作电压V3为低电平工作电压(第三下拉控制子电路不工作)。

该移位寄存器的工作过程包括如下几个阶段：

在预充阶段，第一时钟信号输入端CLK提供的第一时钟信号处于低电平状态，第二时钟信号输入端CLKB提供的第二时钟信号处于高电平状态，第一控制信号输入端Input1提供的第一控制信号处于高电平状态，第二控制信号输入端Input2提供的第二控制信号处于低电平状态。

由于第一控制信号处于高电平状态，第二控制信号处于低电平状态，因此第五晶体管M5导通且第六晶体管M6截止，处于高电平状态的第二时钟信号通过第五晶体管M5对上拉节点PU进行充电，上拉节点PU的电压处于高电平状态。

由于上拉节点PU处于高电平状态，则第十晶体管M10、第十一晶体管M11、第十六晶体管M16、第十七晶体管M17均导通。第一工作电压V1通过第十晶体管M10输入至第九晶体管M9的控制极，第九晶体管M9截止；第一工作电压V1通过第十一晶体管M11输入至第一下拉节点PD1，第十二晶体管M12截止；第一工作电压V1通过第十六晶体管M16输入至第十五晶体管M15的控制极，第十五晶体管M15截止；第一工作电压V1通过第十七晶体管M17输入至第二下拉节点PD2，第十八晶体管M18截止。

与此同时，由于上拉节点PU处于高电平状态，则第七晶体管M7导通，处于低电平状态的第一时钟信号通过第七晶体管M7输入至信号输出端Output，即信号输出端Output输出低电平信号。

在输出阶段时，第二时钟信号输入端CLKB提供的第二时钟信号处于低电平状态，第一控制信号输入端Input1提供的第一控制信号处于低电平状态，第二控制信号输入端Input2提供的第二控制信号处于低电平状态。

由于第一控制信号和第二控制信号均处于低电平状态，因此第五晶体管M5和第六晶体管M6均截止，此时上拉节点PU处于浮接(floating)状态，输出控制电路3中各晶体管均维持预充阶段时的状态。

由于第七晶体管M7维持导通，则第一时钟信号继续通过第七晶体管M7输入至信号输出端Output。其中，当第一时钟信号由低电平跳变为高电平时，在电容C的自举作用下，上拉节点PU的电位会跳变至更高电位，此时信号输出端Output也会输出高电平，当第一时钟信号由高电平跳变为低电平时，在电容C的自举作用下，上拉节点PU的电位会跳变至在输出阶段初始时刻时的状态。

需要说明的是，在本发明中，第一时钟信号也可以在整个输出阶段均处于高电平状态(第一时钟信号在输出阶段的初始时刻时完成由高电平跳变为低电平，在输出阶段的结束时刻时完成由低电平跳变为高电平)，此情况也属于本发明的保护范围。

在复位阶段，第一时钟信号输入端CLK提供的第一时钟信号处于低电平状态，第二时钟信号输入端CLKB提供的第二时钟信号处于高电平状态，第一控制信号输入端Input1提供的第一控制信号处于低电平状态，第二控制信号输入端Input2提供的第二控制信号处于高电平状态。

由于第一控制信号处于低电平状态，第二控制信号处于高电平状态，因此第五晶体管M5截止且第六晶体管M6导通，处于低电平状态的第一时钟信号通过第六晶体管M6对上拉节点PU进行充电，上拉节点PU的电压复位至低电平状态。

由于上拉节点PU处于低电平状态，则第十晶体管M10、第十一晶体管M11、第十六晶体管M16、第十七晶体管M17均截止。此时第八晶体管M8和第十四晶体管M14相当于大电阻，第二工作电压V2通过第八晶体管M8输入至第九晶体管M9的控制极，第九晶体管M9导通，第二工作电压V2通过第九晶体管M9输入至第一下拉节点PD1，第十二晶体管M12导通。

由于第三工作电压V3为低电平工作电压，因此第十五晶体管M15的控制极为低电平，第十五晶体管M15截止，第二下拉节点PD2的电压维持前一阶段的低电平状态，第十八晶体管M18截止。

由于第十二晶体管M12导通，则第一工作电压V1通过第十二晶体管M12输入至信号输出端Output，即信号输出端Output输出低电平。

需要说明的是，在复位阶段结束至下一周期的预充阶段开始所对应的时间段内，第一控制信号输入端Input1提供的第一控制信号处于低电平状态，第二控制信号输入端Input2提供的第二控制信号处于低电平状态，此时第五晶体管M5和第六晶体管M6均截止，上拉节点PU维持低电平状态。其中，若第二工作电压V2为高电平工作电压，第三工作电压V3为低电平工作电压，则第一下拉节点PD1处于高电平状态，第二下拉节点PD2处于低电平状态，第十二晶体管M12导通，第十八晶体管M18截止；若第二工作电压V2为低电平工作电压，第三工作电压V3为高电平工作电压，则第一下拉节点PD1处于低电平状态，第二下拉节点PD2处于高电平状态，第十二晶体管M12截止，第十八晶体管M18打通。由此可见，在复位阶段结束至下一周期的预充阶段开始所对应的时间段内的任意时刻，第十二晶体管M12和第十八晶体管M18中始终存在一个晶体管处于导通状态，第一工作电压V1可通过处于导通状态的第十二晶体管M12或第十八晶体管M18输入至信号输出端Output，以维持信号输出端Output输出低电平。

优选地，可选地，输出控制电路3还包括：第一降噪子电路9和第二降噪子电路12；其中，第一降噪子电路9响应第一下拉节点PD1的电压的控制，用于在第一下拉节点PD1的电压处于有效电平状态时，将第一电源端提供的第一工作电压V1输入至上拉节点PU；第二降噪子电路12响应第二下拉节点PD2的电压的控制，用于在第二下拉节点PD2的电压处于有效电平状态时，将第一电源端提供的第一工作电压V1输入至上拉节点PU。

可选地，第一降噪子电路9包括：第十三晶体管M13；第十三晶体管M13的控制极与第一下拉节点PD1连接，第十三晶体管M13的第一极与上拉节点PU连接，第十三晶体管M13的第二极与第一电源端连接。

第二降噪子电路12包括：第十九晶体管M19；第十九晶体管M19的控制极与第二下拉节点PD2连接，第十九晶体管M19的第一极与上拉节点PU连接，第十九晶体管M19的第二极与第一电源端连接。

通过前述内容可见，在复位阶段结束至下一周期的预充阶段开始所对应的时间段内的任意时刻，第一下拉节点PD1和第二下拉节点PD2中的一个处于高电平状态，第十三晶体管M13和第十九晶体管M19中始终存在一个晶体管处于导通状态，第一工作电压V1可通过处于导通状态的第十三晶体管M13或第十九晶体管M19输入至上拉节点PU，以维持上拉节点PU的电压处于低电平状态，从而达到降噪的目的。

图6b为在反向扫描时图4所示移位寄存器的工作时序图，如图6b所示，当GOA电路进行反向扫描时，正扫控制信号输入端FW提供的正扫控制信号始终处于低电平状态，反扫控制信号输入端BW提供的反扫控制信号始终处于高电平状态，第一信号提供电路4中的第一晶体管M1导通且第二晶体管M2截止，第二信号提供电路5中的第三晶体管M3截止且第四晶体管M4导通。第一时钟信号输入端CLK提供的第一时钟信号通过第一晶体管M1输入至第五晶体管M5的第一极，第二时钟信号输入端CLKB提供的第二时钟信号通过第四晶体管M4输入至第六晶体管M6的第二极。

其中，第一电源端提供的第一工作电压V1为低电平工作电压。假定第二电源端提供的第二工作电压V2为高电平工作电压，第三电源端提供的第三工作电压V3为低电平工作电压。

该移位寄存器的工作过程包括如下几个阶段：

在预充阶段，第一时钟信号输入端CLK提供的第一时钟信号处于低电平状态，第二时钟信号输入端CLKB提供的第二时钟信号处于高电平状态，第一控制信号输入端Input1提供的第一控制信号处于低电平状态，第二控制信号输入端Input2提供的第二控制信号处于高电平状态。

由于第一控制信号处于低电平状态，第二控制信号处于高电平状态，因此第五晶体管M5截止且第六晶体管M6导通，处于高电平状态的第二时钟信号通过第六晶体管M6对上拉节点PU进行充电，上拉节点PU的电压处于高电平状态。

由于上拉节点PU处于高电平状态，则第十晶体管M10、第十一晶体管M11、第十六晶体管M16、第十七晶体管M17均导通。第一工作电压V1通过第十晶体管M10输入至第九晶体管M9的控制极，第九晶体管M9截止；第一工作电压V1通过第十一晶体管M11输入至第一下拉节点PD1，第十二晶体管M12截止；第一工作电压V1通过第十六晶体管M16输入至第十五晶体管M15的控制极，第十五晶体管M15截止；第一工作电压V1通过第十七晶体管M17输入至第二下拉节点PD2，第十八晶体管M18截止。

与此同时，由于上拉节点PU处于高电平状态，则第七晶体管M7导通，处于低电平状态的第一时钟信号通过第七晶体管M7输入至信号输出端Output，即信号输出端Output输出低电平信号。

在输出阶段时，第二时钟信号输入端CLKB提供的第二时钟信号处于低电平状态，第一控制信号输入端Input1提供的第一控制信号处于低电平状态，第二控制信号输入端Input2提供的第二控制信号处于低电平状态。

由于第一控制信号和第二控制信号均处于低电平状态，因此第五晶体管M5和第六晶体管M6均截止，此时上拉节点PU处于浮接状态，输出控制电路3中各晶体管均维持预充阶段时的状态。

由于第七晶体管M7维持导通，则第一时钟信号继续通过第七晶体管M7输入至信号输出端Output。其中，当第一时钟信号由低电平跳变为高电平时，在电容的自举作用下，上拉节点PU的电位会跳变至更高电位，此时信号输出端Output也会输出高电平，当第一时钟信号由高电平跳变为低电平时，在电容的自举作用下，上拉节点PU的电位会跳变至在输出阶段初始时刻时的状态。

需要说明的是，在本发明中，第一时钟信号也可以在整个输出阶段均处于高电平状态(第一时钟信号在输出阶段的初始时刻时完成由高电平跳变为低电平，在输出阶段的结束时刻时完成由低电平跳变为高电平)，此情况也属于本发明的保护范围。

在复位阶段，第一时钟信号输入端CLK提供的第一时钟信号处于低电平状态，第二时钟信号输入端CLKB提供的第二时钟信号处于高电平状态，第一控制信号输入端Input1提供的第一控制信号处于高电平状态，第二控制信号输入端Input2提供的第二控制信号处于低电平状态。

由于第一控制信号处于高电平状态，第二控制信号处于低电平状态，因此第五晶体管M5导通且第六晶体管M6截止，处于低电平状态的第一时钟信号通过第五晶体管M5对上拉节点PU进行充电，上拉节点PU的电压复位至低电平状态。

由于上拉节点PU处于低电平状态，则第十晶体管M10、第十一晶体管M11、第十六晶体管M16、第十七晶体管M17均截止。此时第八晶体管M8和第十四晶体管M14相当于大电阻，第二工作电压V2通过第八晶体管M8输入至第九晶体管M9的控制极，第九晶体管M9导通，第二工作电压V2通过第九晶体管M9输入至第一下拉节点PD1，第十二晶体管M12导通。

由于第三工作电压V3为低电平电压，因此第十五晶体管M15的控制极为低电平，第十五晶体管M15截止，第二下拉节点PD2的电压维持前一阶段的低电平状态，第十八晶体管M18截止。

由于第十二晶体管M12导通，则第一工作电压V1通过第十二晶体管M12输入至信号输出端Output，即信号输出端Output输出低电平。

需要说明的是，通过前述内容可见，在复位阶段结束至下一周期的预充阶段开始所对应的时间段内的任意时刻，第一下拉节点PD1和第二下拉节点PD2中的一个处于高电平状态，另一个处于低电平状态，因此第十二晶体管M12和第十八晶体管M18中始终存在一个晶体管处于导通状态，第一工作电压V1可通过处于导通状态的第十二晶体管M12或第十八晶体管M18输入至信号输出端Output，以维持信号输出端Output输出低电平。与此同时，第十三晶体管M13和第十九晶体管M19中始终存在一个晶体管处于导通状态，第一工作电压V1可通过处于导通状态的第十三晶体管M13或第十九晶体管M19输入至上拉节点PU，以维持上拉节点PU的电压处于低电平状态，从而达到降噪的目的。

图7为本发明实施例四提供的一种栅极驱动电路的电路结构示意图，如图7所示，该栅极驱动电路包括若干个级联的移位寄存器SR_1、SR_2、SR_3、SR_4…，其中各移位寄存器采用上述实施例一～实施例三中提供的移位寄存器，对于移位寄存器的具体描述，可参见前述内容。

在该栅极驱动电路中，除最后一级移位寄存器外，其他各级移位寄存器的信号输出端Output与对应的后一级移位寄存器的第一控制信号输入端Input1连接；除第一级移位寄存器SR_1外，其他各级移位寄存器的信号输出端Output与对应的前一级移位寄存器的第二控制信号输入端Input2连接。

图8为图7中钟控制信号线所加载信号的示意图，如图8所示，该栅极驱动电路对应四根时钟信号线CK1、CK2、CK3、CK4，其中4n+1级的栅极驱动电路的第一时钟信号信号输入端CLK与第一时钟信号线CK1连接，4n+1级的栅极驱动电路的第二时钟信号信号输入端CLKB与第二时钟信号线CK2连接；4n+2级的栅极驱动电路的第一时钟信号信号输入端CLK与第三时钟信号线CK3连接，4n+2级的栅极驱动电路的第二时钟信号信号输入端CLKB与第四时钟信号线CK4连接；4n+3级的栅极驱动电路的第一时钟信号信号输入端CLK与第二时钟信号线CK2连接，4n+3级的栅极驱动电路的第二时钟信号信号输入端CLKB与第一时钟信号线CK1连接；4n+4级的栅极驱动电路的第一时钟信号信号输入端CLK与第四时钟信号线CK4连接，4n+4级的栅极驱动电路的第二时钟信号信号输入端CLKB与第三时钟信号线CK3连接，其中n≥0且n为整数。

其中，第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK4、第四时钟信号线CK4所提供的时钟信号的占空比均为3/8。假定时钟信号的周期为8H，在本实施例中，第一时钟信号线CK1、第二时钟信号线CK2、第三时钟信号线CK4、第四时钟信号线CK4所提供的时钟信号依次延迟2H。

此时，栅极驱动电路中相邻的移位寄存器输出有效电平的时间有交叠，即显示面板中各栅线充电的时间相对较长，从而保证了现在对像素单元进行驱动过程中，数据信号可完全写入。

图9为本发明实施例五提供的一种移位寄存器的正向驱动方法的流程图，如图9所示，该移位寄存器采用上述实施例一～实施例三中提供的移位寄存器；其中，第一信号提供电路将第二时钟信号输入端所提供的第二时钟信号输入至第一输入电路，第二信号提供电路将第一时钟信号输入端所提供的第一时钟信号输入至第二输入电路，该移位寄存器的正向驱动方法包括：

步骤S101、在预充阶段，第一输入电路在第一控制信号的控制下，将第一信号提供电路所提供的处于有效电平状态的第二时钟信号输入至上拉节点。

步骤S102、在输出阶段，输出控制电路响应于上拉节点的电压的控制，将第一时钟信号输入端所提供的第一时钟信号输入至信号输出端。

步骤S103、在复位阶段，第二输入电路在第二控制信号的控制下，将第二信号提供电路所提供的处于非有效电平状态的第一时钟信号输入至上拉节点，输出控制电路响应于上拉节点的电压的控制，将第一电源端提供的第一工作电压输入至信号输出端。

对于上述步骤S101～步骤S103的描述，可参见前述内容，此处不再赘述。

图10为本发明实施例六提供的一种移位寄存器的反向驱动方法的流程图，如图10所示，该移位寄存器采用上述实施例一～实施例三中提供的移位寄存器；其中，第一信号提供电路将第一时钟信号输入端所提供的第一时钟信号输入至第一输入电路，第二信号提供电路将第二时钟信号输入端所提供的第二时钟信号输入至第二输入电路，该移位寄存器的反向驱动方法包括

步骤S201、在预充阶段，第二输入电路在第二控制信号的控制下，将第二信号提供电路所提供的处于有效电平状态的第二时钟信号输入至上拉节点。

步骤S202、在输出阶段，输出控制电路响应于上拉节点的电压的控制，将第一时钟信号输入端所提供的第一时钟信号输入至信号输出端。

步骤S203、在复位阶段，第一输入电路在第一控制信号的控制下，将第一信号提供电路所提供的处于非有效电平状态的第一时钟信号输入至上拉节点，输出控制电路响应于上拉节点的电压的控制，将第一电源端提供的第一工作电压输入至信号输出端。

对于上述步骤S201～步骤S203的描述，可参见前述内容，此处不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种移位寄存器，其特征在于，包括：第一输入电路、第二输入电路、第一信号提供电路、第二信号提供电路和输出控制电路；其中，所述第一输入电路、所述第二输入电路和所述输出控制电路连接于上拉节点；

所述第一信号提供电路，与第一时钟信号输入端、第二时钟信号输入端、所述第一输入电路连接，用于在进行正向扫描时将所述第二时钟信号输入端所提供的第二时钟信号输入至所述第一输入电路，以及在进行反向扫描时将所述第一时钟信号输入端所提供的第一时钟信号输入至所述第一输入电路；

所述第二信号提供电路，与所述第一时钟信号输入端、所述第二时钟信号输入端、所述第二输入电路连接，用于在进行正向扫描时将所述第一时钟信号输入端所提供的第一时钟信号输入至所述第二输入电路，以及在进行反向扫描时将所述第二时钟信号输入端所提供的第二时钟信号输入至所述第二输入电路；

所述第一输入电路，与第一控制信号输入端连接，用于在所述第一控制信号输入端所提供的第一控制信号的控制下，将所述第一信号提供电路所提供的时钟信号输入至所述上拉节点；

所述第二输入电路，与第二控制信号输入端连接，用于在所述第二控制信号输入端所提供的第二控制信号的控制下，将所述第二信号提供电路所提供的时钟信号输入至所述上拉节点；

所述输出控制电路，与所述第一时钟信号输入端、第一电源端、信号输出端连接，响应于所述上拉节点的电压的控制，用于在所述上拉节点的电压处于有效电平状态时将所述第一时钟信号输入端所提供的第一时钟信号输入至所述信号输出端，以及在所述上拉节点的电压处于非有效电平状态时将所述第一电源端提供的第一工作电压输入至所述信号输出端。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一信号提供电路包括：第一晶体管和第二晶体管；

所述第一晶体管的控制极与反扫控制信号输入端连接，所述第一晶体管的第一极与所述第一时钟信号输入端连接，所述第一晶体管的第二极与所述第一输入电路连接；

所述第二晶体管的控制极与正扫控制信号输入端连接，所述第二晶体管的第一极与所述第二时钟信号输入端连接，所述第二晶体管的第二极与所述第一输入电路连接。

3.根据权利要求1所述的移位寄存器，其特征在于，所述第二信号提供电路包括：第三晶体管和第四晶体管；

所述第三晶体管的控制极与正扫控制信号输入端连接，所述第三晶体管的第一极与所述第二输入电路连接，所述第三晶体管的第二极与所述第一时钟信号输入端连接；

所述第四晶体管的控制极与反扫控制信号输入端连接，所述第四晶体管的第一极与所述第二输入电路连接，所述第四晶体管的第二极与所述第二时钟信号输入端连接。

4.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入电路包括：第五晶体管；

所述第五晶体管的控制极与所述第一控制信号输入端连接，所述第五晶体管的第一极与所述第一信号提供电路连接，所述第五晶体管的第二极与所述上拉节点连接；

所述第二输入电路包括：第六晶体管；

所述第六晶体管的控制极与所述第二控制信号输入端连接，所述第六晶体管的第一极与所述上拉节点连接，所述第五晶体管的第二极与所述第二信号提供电路连接。

5.根据权利要求1所述的移位寄存器，其特征在于，所述输出控制电路包括：上拉子电路、第一下拉控制子电路和第一下拉子电路，所述第一下拉控制子电路与所述第一下拉子电路连接于第一下拉节点；

所述上拉子电路，与所述上拉节点和所述信号输出端连接，响应于所述上拉节点的电压的控制，用于在所述上拉节点的电压处于有效电平状态时将所述第一时钟信号输入端所提供的第一时钟信号输入至所述信号输出端；

所述第一下拉控制子电路，与所述上拉节点、所述第一下拉节点、所述第一电源端、第二电源端连接，响应于所述上拉节点的电压的控制，用于在所述上拉节点的电压处于有效电平状态时将所述第一电源端提供的第一工作电压输入至所述第一下拉节点，以及在所述上拉节点的电压处于非有效电平状态时将所述第二电源端提供的第二工作电压输入至所述第一下拉节点；

所述第一下拉子电路，与所述第一下拉节点、所述信号输出端、所述第一电源端连接，响应所述第一下拉节点的电压的控制，用于在所述第一下拉节点的电压处于有效电平状态时将所述第一电源端提供的第一工作电压输入至所述信号输出端。

6.根据权利要求5所述的移位寄存器，其特征在于，所述上拉子电路包括：第七晶体管和电容；

所述第七晶体管的控制与所述上拉节点连接，所述第七晶体管的第一极与所述第一时钟信号输入端连接，所述第七晶体管的第二极与所述信号输出端连接；

所述电容的第一端与所述上拉节点连接，所述电容的第二端与所述信号输出端连接；

所述第一下拉控制子电路包括：第八晶体管、第九晶体管、第十晶体管和第十一晶体管；

所述第八晶体管的控制极与所述第二电源端连接，所述第八晶体管的第一极与所述第二电源端连接，所述第八晶体管的第二极与所述第九晶体管的控制极和所述第十晶体管的第一极连接；

所述第九晶体管的第一极与所述第二电源端连接，所述第九晶体管的第二极与所述第一下拉节点连接；

所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第二极与所述第一电源端连接；

所述第十一晶体管的控制极与所述上拉节点连接，所述第十一晶体管的第一极与所述第一下拉节点连接，所述第十一晶体管的第二极与所述第一电源端连接；

所述第一下拉子电路包括：第十二晶体管；

所述第十二晶体管的控制极与所述第一下拉节点连接，所述第十二晶体管的第一极与所述信号输出端连接，所述第十二晶体管的第二极与所述第一电源端连接。

7.根据权利要求5所述的移位寄存器，其特征在于，所述输出控制电路还包括：第二下拉子电路和第二下拉控制子电路，所述第二下拉控制子电路与所述第二下拉子电路连接于第二下拉节点；

所述第二下拉控制子电路，与所述上拉节点、所述第二下拉节点、所述第一电源端、第三电源端连接，响应于所述上拉节点的电压的控制，用于在所述上拉节点的电压处于有效电平状态时将所述第一电源端提供的第一工作电压输入至所述第二下拉节点，以及在所述上拉节点的电压处于非有效电平状态时将所述第三电源端提供的第三工作电压输入至所述第二下拉节点；

所述第二下拉子电路，与所述第二下拉节点、所述信号输出端、所述第一电源端连接，响应所述第二下拉节点的电压的控制，用于在所述第二下拉节点的电压处于有效电平状态时将所述第一电源端提供的第一工作电压输入至所述信号输出端；

所述第二工作电压每隔预设时长在有效电平状态和非有效电平状态之间进行一次切换，所述第三工作电压每隔预设时长在有效电平状态和非有效电平状态之间进行一次切换；在任意时刻，所述第二工作电压和所述第三工作电压中的一者处于有效电平状态，另一者处于非有效电平状态。

8.根据权利要求7所述的移位寄存器，其特征在于，所述第二下拉控制子电路包括：第十四晶体管、第十五晶体管、第十六晶体管和第十七晶体管；

所述第十四晶体管的控制极与所述第三电源端连接，所述第十四晶体管的第一极与所述第三电源端连接，所述第十四晶体管的第二极与所述第十五晶体管的控制极和所述第十六晶体管的第一极连接；

所述第十五晶体管的第一极与所述第三电源端连接，所述第十五晶体管的第二极与所述第二下拉节点连接；

所述第十六晶体管的控制极与所述上拉节点连接，所述第十六晶体管的第二极与所述第一电源端连接；

所述第十七晶体管的控制极与所述上拉节点连接，所述第十七晶体管的第一极与所述第二下拉节点连接，所述第十七晶体管的第二极与所述第一电源端连接；

所述第二下拉子电路包括：第十八晶体管；

所述第十八晶体管的控制极与所述第二下拉节点连接，所述第十八晶体管的第一极与所述信号输出端连接，所述第十八晶体管的第二极与所述第一电源端连接。

9.根据权利要求7所述的移位寄存器，其特征在于，所述输出控制电路还包括：第一降噪子电路和第二降噪子电路；

所述第一降噪子电路包括：第十三晶体管；

所述第十三晶体管的控制极与所述第一下拉节点连接，所述第十三晶体管的第一极与所述上拉节点连接，所述第十三晶体管的第二极与所述第一电源端连接；

所述第二降噪子电路包括：第十九晶体管；

所述第十九晶体管的控制极与所述第二下拉节点连接，所述第十九晶体管的第一极与所述上拉节点连接，所述第十九晶体管的第二极与所述第一电源端连接。

10.一种栅极驱动电路，其特征在于，包括：若干个级联的移位寄存器，所述移位寄存器采用上述权利要求1-9中任一所述的移位寄存器；

其中，除最后一级移位寄存器外，其他各级移位寄存器的信号输出端与对应的后一级移位寄存器的第一控制信号输入端连接；

除第一级移位寄存器外，其他各级移位寄存器的信号输出端与对应的前一级移位寄存器的第二控制信号输入端连接。

11.一种移位寄存器的正向驱动方法，其特征在于，所述移位寄存器采用上述权利要求1-9中任一所述的移位寄存器，所述第一信号提供电路将所述第二时钟信号输入端所提供的第二时钟信号输入至所述第一输入电路，所述第二信号提供电路将所述第一时钟信号输入端所提供的第一时钟信号输入至所述第二输入电路，所述正向驱动方法包括：

在预充阶段，所述第一输入电路在所述第一控制信号的控制下，将所述第一信号提供电路所提供的处于有效电平状态的所述第二时钟信号输入至所述上拉节点；

在输出阶段，所述输出控制电路响应于所述上拉节点的电压的控制，将所述第一时钟信号输入端所提供的第一时钟信号输入至信号输出端；

在复位阶段，所述第二输入电路在所述第二控制信号的控制下，将所述第二信号提供电路所提供的处于非有效电平状态的所述第一时钟信号输入至所述上拉节点，所述输出控制电路将所述第一电源端提供的第一工作电压输入至所述信号输出端。

12.一种移位寄存器的反向驱动方法，其特征在于，所述移位寄存器采用上述权利要求1-9中任一所述的移位寄存器，所述第一信号提供电路将所述第一时钟信号输入端所提供的第一时钟信号输入至所述第一输入电路，所述第二信号提供电路将所述第二时钟信号输入端所提供的第二时钟信号输入至所述第二输入电路，所述反向驱动方法包括：

在预充阶段，所述第二输入电路在所述第二控制信号的控制下，将所述第二信号提供电路所提供的处于有效电平状态的所述第二时钟信号输入至所述上拉节点；

在输出阶段，所述输出控制电路响应于所述上拉节点的电压的控制，将所述第一时钟信号输入端所提供的第一时钟信号输入至信号输出端；

在复位阶段，所述第一输入电路在所述第一控制信号的控制下，将所述第一信号提供电路所提供的处于非有效电平状态的所述第一时钟信号输入至所述上拉节点，所述输出控制电路将所述第一电源端提供的第一工作电压输入至所述信号输出端。

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