CN111768741A - 一种移位寄存器、栅极驱动电路及显示面板 - Google Patents

一种移位寄存器、栅极驱动电路及显示面板 Download PDF

Info

Publication number
CN111768741A
CN111768741A CN202010589629.XA CN202010589629A CN111768741A CN 111768741 A CN111768741 A CN 111768741A CN 202010589629 A CN202010589629 A CN 202010589629A CN 111768741 A CN111768741 A CN 111768741A
Authority
CN
China
Prior art keywords
transistor
node
pole
reference signal
signal terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202010589629.XA
Other languages
English (en)
Inventor
谢勇贤
王慧
杨通
邵贤杰
马睿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei Xinsheng Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202010589629.XA priority Critical patent/CN111768741A/zh
Publication of CN111768741A publication Critical patent/CN111768741A/zh
Priority to PCT/CN2021/093347 priority patent/WO2021258888A1/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本申请公开了一种移位寄存器、栅极驱动电路及显示面板。其中，在移位寄存器中，正向输入模块用于在正向输入端的控制下将正向电源电压端的信号依次通过第一晶体管和第二晶体管提供给第一节点；反向输入模块用于在反向输入端的控制下将反向电源电压端的信号依次通过第三晶体管和第四晶体管提供给第一节点输出模块用于在第一节点的控制下将时钟信号端的信号提供给输出端，或者在第二节点的控制下将第一参考信号端的信号提供给输出端；节点控制模块用于控制第一节点和第二节点的电位相反；防漏电模块用于在时钟信号端的控制下将第一参考信号端的信号分别传输至第一晶体管和第二晶体管之间以及第三晶体管和第四晶体管之间。

Description

一种移位寄存器、栅极驱动电路及显示面板
技术领域
本申请涉及显示技术领域，尤指一种移位寄存器、栅极驱动电路及显示面板。
背景技术
随着显示技术的飞速发展，显示器越来越向着高集成度和低成本的方向发展。其中，GOA(Gate Driver on Array，阵列基板行驱动)技术将TFT(Thin Film Transistor，薄膜晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制作工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
一般的栅极驱动电路均是由多个级联的移位寄存器组成，通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号。但是为了能够检查栅极驱动电路的不良具体出现在第几行或者在不改变显示面板中数据信号传输顺序的情况下实现图像的反转，需要栅极驱动电路能够实现反向扫描的功能。
发明内容
本申请实施例提供一种移位寄存器、栅极驱动电路及显示面板，具体方案如下：
本申请实施例提供的一种移位寄存器，包括：正向输入模块、反向输入模块、节点控制模块、输出模块和防漏电模块；其中：
所述正向输入模块包括：第一晶体管和第二晶体管；所述正向输入模块用于在正向输入端的控制下将正向电源电压端的信号依次通过所述第一晶体管和所述第二晶体管提供给第一节点；
所述反向输入模块包括：第三晶体管和第四晶体管；所述反向输入模块用于在反向输入端的控制下将反向电源电压端的信号依次通过所述第三晶体管和所述第四晶体管提供给所述第一节点；
所述输出模块用于在所述第一节点的控制下将时钟信号端的信号提供给输出端，或者在第二节点的控制下将第一参考信号端的信号提供给所述输出端；
所述节点控制模块用于控制所述第一节点和所述第二节点的电位相反；
所述防漏电模块用于在所述时钟信号端的控制下将所述第一参考信号端的信号分别传输至所述第一晶体管和所述第二晶体管之间以及所述第三晶体管和所述第四晶体管之间。
可选地，在本申请实施例中，所述防漏电模块包括第五晶体管和第六晶体管；其中：
所述第五晶体管的栅极与所述时钟信号端连接，所述第五晶体管的第一极与所述第一参考信号端连接，所述第五晶体管的第二极分别与所述第一晶体管的第二极和所述第二晶体管的第一极连接；
所述第六晶体管的栅极与所述时钟信号端连接，所述第六晶体管的第一极与所述第一参考信号端连接，所述第六晶体管的第二极分别与所述第三晶体管的第二极和所述第四晶体管的第一极连接。
可选地，在本申请实施例中，所述正向输入模块中：
所述第一晶体管的栅极与所述正向输入端连接，所述第一晶体管的第一极与所述正向电源电压端连接，所述第一晶体管的第二极与所述第二晶体管的第一极连接；
所述第二晶体管的栅极与所述正向输入端连接，所述第二晶体管的第二极与所述第一节点连接。
可选地，在本申请实施例中，所述反向输入模块中：
所述第三晶体管的栅极与所述反向输入端连接，所述第三晶体管的第一极与所述反向电源电压端连接，所述第三晶体管的第二极与所述第四晶体管的第一极连接；
所述第四晶体管的栅极与所述反向输入端连接，所述第四晶体管的第二极与所述第一节点连接。
可选地，在本申请实施例中，所述输出模块包括：第七晶体管、第八晶体管和第一电容；其中：
所述第七晶体管的栅极与所述第一节点连接，所述第七晶体管的第一极与所述时钟信号端连接，所述第七晶体管的第二极与所述输出端连接；
所述第八晶体管的栅极与所述第二节点连接，所述第八晶体管的第一极与所述第一参考信号端连接，所述第八晶体管的第二极与所述输出端连接；
所述第一电容的第一极与所述第一节点连接，所述第一电容的第二极与所述输出端连接。
可选地，在本申请实施例中，所述节点控制模块包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；其中：
所述第九晶体管的栅极与第二参考信号端连接，所述第九晶体管的第一极与所述第二参考信号端连接，所述第九晶体管的第二极与所述第十晶体管的栅极连接；
所述第十晶体管的第一极与所述第二参考信号端连接，所述第十晶体管的第二极与所述第二节点连接；
所述第十一晶体管的栅极与所述第一节点连接，所述第十一晶体管的第一极与所述第一参考信号端连接；
所述第十二晶体管的栅极与所述第一节点连接，所述第十二晶体管的第一极与所述第一参考信号端连接，所述第十二晶体管的第二极与所述第二节点连接；
所述第十三晶体管的栅极与所述第二节点连接，所述第十三晶体管的第一极与所述第一参考信号端连接，所述第十三晶体管的第二极与所述第一节点连接。
可选地，在本申请实施例中，还包括复位模块；
所述复位模块用于在复位信号端的控制下将所述第一参考信号端的信号提供给所述输出端。
可选地，在本申请实施例中，所述复位模块包括第十四晶体管；
所述第十四晶体管的栅极与所述复位信号端连接，所述第十四晶体管的第一极与所述第一参考信号端连接，所述第十四晶体管的第二极与所述输出端连接。
相应地，本申请实施例还提供了一种栅极驱动电路，包括级联的多个本申请实施例提供的上述移位寄存器。
相应地，本申请实施例还提供了一种显示面板，包括本申请实施例提供的上述栅极驱动电路。
附图说明
图1为相关技术中移位寄存器的结构示意图；
图2为本申请实施例提供的一种移位寄存器的结构示意图；
图3为本申请实施例提供的另一种移位寄存器的结构示意图；
图4为本申请实施例提供的又一种移位寄存器的结构示意图；
图5a为图3所示的移位寄存器在正向扫描时对应的电路时序图；
图5b为图3所示的移位寄存器在反向扫描时对应的电路时序图；
图6a为图4所示的移位寄存器在正向扫描时对应的电路时序图；
图6b为图4所示的移位寄存器在反向扫描时对应的电路时序图。
具体实施方式
图1为一种常见的具有双向扫描功能的移位寄存器的结构，在正向扫描时，VNN为高电位电压，晶体管M1导通时为节点PU充电为高电位，VBB为低电位电压，晶体管M2导通时使节点PU点复位至低电位，之后节点PU一直保持低电位以保证移位寄存器的稳定性。然而，正向扫描时，正向输入端INPUT的电压为脉冲信号，晶体管M1源漏极分别接VNN和节点PU，但在节点PU充电完成后，晶体管M1的漏极仍长期保持高电压VNN，此时晶体管M1的Vgs＝0V，而Vds＝VNN-VBB(电压较大，通常为28V～38V)，因此，通过晶体管M1的漏电流较大，节点PU会出现较大的噪声。反向扫描时，在节点PU的非工作时间，VBB通过晶体管M2向节点PU漏电，存在同样的问题。尤其在信赖性之后，由于晶体管的阈值电压Vth的漂移，降噪能力下降，噪声增加到一定程度，出现显示异常。
有鉴于此，本申请实施例提供了一种移位寄存器、栅极驱动电路及显示面板，用于提高移位寄存器的输出稳定性。
为使本申请的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本申请做进一步说明。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本申请更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本申请。但是本申请能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广。因此本申请不受下面公开的具体实施方式的限制。说明书后续描述为实施本申请的较佳实施方式，然所述描述乃以说明本申请的一般原则为目的，并非用以限定本申请的范围。本申请的保护范围当视所附权利要求所界定者为准。
下面结合附图，对本申请实施例提供的移位寄存器、栅极驱动电路及显示面板进行具体说明。
本申请实施例提供的一种移位寄存器，如图2所示，包括：正向输入模块1、反向输入模块2、节点控制模块3、输出模块4和防漏电模块5；其中：
正向输入模块1包括：第一晶体管M1和第二晶体管M2；正向输入模块1用于在正向输入端INPUT的控制下将正向电源电压端VNN的信号依次通过第一晶体管M1和第二晶体管M2提供给第一节点PU；
反向输入模块2包括：第三晶体管M3和第四晶体管M4；反向输入模块2用于在反向输入端RESET的控制下将反向电源电压端VBB的信号依次通过第三晶体管M3和第四晶体管M4提供给第一节点PU；
输出模块4用于在第一节点PU的控制下将时钟信号端CLK的信号提供给输出端OUT，或者在第二节点PD的控制下将第一参考信号端VGL的信号提供给输出端OUT；
节点控制模块3用于控制第一节点PU和第二节点PD的电位相反；
防漏电模块5用于在时钟信号端CLK的控制下将第一参考信号端VGL的信号分别传输至第一晶体管M1和第二晶体管M2之间以及第三晶体管M3和第四晶体管M4之间。
本申请实施例提供的上述移位寄存器中，包括：正向输入模块1、反向输入模块2、节点控制模块3、输出模块4和防漏电模块5；其中，正向输入模块1用于在正向输入端INPUT的控制下将正向电源电压端VNN的信号依次通过第一晶体管M1和第二晶体管M2提供给第一节点PU；反向输入模块2用于在反向输入端RESET的控制下将反向电源电压端VBB的信号依次通过第三晶体管M3和第四晶体管M4提供给第一节点PU；在正向扫描时，防漏电模块5在时钟信号端CLK的控制下将第一参考信号端VGL的信号分别传输至第一晶体管M1和第二晶体管M2之间，使正向电源电压端VNN原本通过第二晶体管M2流向第一节点PU漏电被防漏电模块5导向第一参考信号端VGL，从而降低第一节点PU的噪声。同时，对于反向输入模块2来说，防漏电模块5提供至第三晶体管M3和第四晶体管M4之间的第一参考信号端VGL的信号与反向电源电压端VBB的信号的电位是一样的，从而不会影响反向输入模块2对第一节点PU的复位。在反向扫描时，防漏电模块5使反向电源电压端VBB原本通过第四晶体管M4流向第一节点PU漏电被防漏电模块5导向第一参考信号端VGL，从而降低第一节点PU的噪声。同时，对于正向输入模块1来说，防漏电模块5提供至第一晶体管M1和第二晶体管M2之间的第一参考信号端VGL的信号与正向电源电压端VNN的信号的电位是一样的，从而不会影响正向输入模块1对第一节点PU的复位。因此，本申请实施例提供的上述移位寄存器，能够有效降低第一节点PU的噪声，提供移位寄存器的稳定性。
在具体实施时，在本申请实施例中，当正向输入端INPUT的有效脉冲信号为高电位信号时，第一参考信号端VGL的电位为低电位；在正向扫描时，正向电源电压端VNN的电位为高电位，反向电源电压端VBB的电位为低电位；在反向扫描时，正向电源电压端VNN的电位为低电位，反向电源电压端VBB的电位为高电位。当正向输入端INPUT的有效脉冲信号为低电位信号时，第一参考信号端VGL的电位为高电位。在正向扫描时，正向电源电压端VNN的电位为低电位，反向电源电压端VBB的电位为高电位。在反向扫描时，正向电源电压端VNN的电位为高电位，反向电源电压端VBB的电位为低电位。
下面结合具体实施例，对本申请进行详细说明。需要说明的是，本实施例中是为了更好的解释本申请，但不限制本申请。
可选地，在本申请实施例提供的移位寄存器中，如图3和图4所示，正向输入模块1中：
第一晶体管M1的栅极与正向输入端INPUT连接，第一晶体管M1的第一极与正向电源电压端VNN连接，第一晶体管M1的第二极与第二晶体管M2的第一极连接；
第二晶体管M2的栅极与正向输入端INPUT连接，第二晶体管M2的第二极与第一节点PU连接。
在具体实施时，当正向输入端INPUT控制第一晶体管M1和第二晶体管M2导通状态时，正向电源电压端VNN的信号依次通过导通第一晶体管M1和第二晶体管M2传输至第一节点PU，在正向扫描时对第一节点PU进行充电，在反向扫描时对第一节点PU进行复位。
可选地，在本申请实施例提供的上述移位寄存器中，第一晶体管M1和第二晶体管M2构成双栅晶体管。
可选地，在本申请实施例提供的移位寄存器中，如图3和图4所示，反向输入模块2中：
第三晶体管M3的栅极与反向输入端RESET连接，第三晶体管M3的第一极与反向电源电压端VBB连接，第三晶体管M3的第二极与第四晶体管M4的第一极连接；
第四晶体管M4的栅极与反向输入端RESET连接，第四晶体管M4的第二极与第一节点PU连接。
在具体实施时，当反向输入端RESET控制第三晶体管M3和第四晶体管M4导通状态时，反向电源电压端VBB的信号依次通过导通第三晶体管M3和第四晶体管M4传输至第一节点PU，在反向扫描时对第一节点PU进行充电，在正向扫描时对第一节点PU进行复位。
可选地，在本申请实施例提供的上述移位寄存器中，第三晶体管M3和第四晶体管M4构成双栅晶体管。
可选地，在本申请实施例提供的移位寄存器中，如图3和图4所示，防漏电模块5包括第五晶体管M5和第六晶体管M6；其中：
第五晶体管M5的栅极与时钟信号端CLK连接，第五晶体管M5的第一极与第一参考信号端VGL连接，第五晶体管M5的第二极分别与第一晶体管M1的第二极和第二晶体管M2的第一极连接；
第六晶体管M6的栅极与时钟信号端CLK连接，第六晶体管M6的第一极与第一参考信号端VGL连接，第六晶体管M6的第二极分别与第三晶体管M3的第二极和第四晶体管M4的第一极连接。
在具体实施时，时钟信号端CLK控制第五晶体管M5和第六晶体管M6导通，当正向扫描时，导通的第五晶体管M5使正向电源电压端VNN原本通过第二晶体管M2流向第一节点PU漏电导向第一参考信号端VGL，从而降低第一节点PU的噪声。同时，导通的第六晶体管M6将第一参考信号端VGL的信号提供至第三晶体管M3和第四晶体管M4之间，由于第一参考信号端VGL的电位与反向电源电压端VBB的电位相同，因此不会影响对第一节点PU的复位。同理，当反向扫描时，导通的第六晶体管M6使反向电源电压端VBB原本通过第四晶体管M4流向第一节点PU漏电导向第一参考信号端VGL，从而降低第一节点PU的噪声。同时，导通的第五晶体管M5将第一参考信号端VGL的信号提供至第一晶体管M1和第二晶体管M2之间，由于第一参考信号端VGL的电位与正向电源电压端VNN的电位相同，因此不会影响对第一节点PU的复位。
以上仅是举例说明移位寄存器中防漏电模块5的具体结构，在具体实施时，防漏电模块5的具体结构不限于本申请实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
可选地，在本申请实施例提供的移位寄存器中，如图3和图4所示，输出模块4包括：第七晶体管M7、第八晶体管M8和第一电容C1；其中：
第七晶体管M7的栅极与第一节点PU连接，第七晶体管M7的第一极与时钟信号端CLK连接，第七晶体管M7的第二极与输出端OUT连接；
第八晶体管M8的栅极与第二节点PD连接，第八晶体管M8的第一极与第一参考信号端VGL连接，第八晶体管M8的第二极与输出端OUT连接；
第一电容C1的第一极与第一节点PU连接，第一电容C1的第二极与输出端OUT连接。
在具体实施时，当第一节点PU控制第七晶体管M7导通时，时钟信号端CLK的信号通过导通的第七晶体管M7传输至输出端OUT；当第二节点PD控制第八晶体管M8导通时，第一参考信号端VGL的信号传输至输出端OUT，第一电容C1用于保持第一节点PU电位稳定。
以上仅是举例说明移位寄存器中输出模块4的具体结构，在具体实施时，输出模块4的具体结构不限于本申请实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
可选地，在本申请实施例提供的移位寄存器中，如图3和图4所示，节点控制模块3包括：第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13；其中：
第九晶体管M9的栅极与第二参考信号端VDD连接，第九晶体管M9的第一极与第二参考信号端VDD连接，第九晶体管M9的第二极与第十晶体管M10的栅极连接；
第十晶体管M10的第一极与第二参考信号端VDD连接，第十晶体管M10的第二极与第二节点PD连接；
第十一晶体管M11的栅极与第一节点PU连接，第十一晶体管M11的第一极与第一参考信号端VGL连接；
第十二晶体管M12的栅极与第一节点PU连接，第十二晶体管M12的第一极与第一参考信号端VGL连接，第十二晶体管M12的第二极与第二节点PD连接；
第十三晶体管M13的栅极与第二节点PD连接，第十三晶体管M13的第一极与第一参考信号端VGL连接，第十三晶体管M13的第二极与第一节点PU连接。
在具体实施时，第二参考信号端VDD控制第九晶体管M9处于导通状态；当第一节点PU控制第十一晶体管M11和第十二晶体管M12导通时，第一参考信号端VGL的信号通过导通的第十二晶体管M12传输至第二节点PD，使第二节点PD的电位与第一节点PU的电位相反；第一参考信号端VGL的信号通过导通的第十一晶体管M11传输至第十晶体管M10的栅极，同时第二参考信号端VDD的信号通过导通的第九晶体管M9传输第十晶体管M10的栅极，在第九晶体管M9和第十晶体管M10的共同作用下，第十晶体管M10截止，避免第二参考信号端VDD的信号传输至第二节点PD，保证第二节点PD电位稳定。当第二节点PD控制第十三晶体管M13导通时，第一参考信号端VGL的信号通过导通的第十三晶体管M13传输至第一节点PU，使第一节点PU的电位与第二节点PD的电位相反，同时，导通的第九晶体管M9控制第十晶体管M10导通，第二参考信号端VDD的信号通过导通的第十晶体管M10传输至第二节点PD，保证第二节点PD电位稳定。
以上仅是举例说明移位寄存器中节点控制模块3的具体结构，在具体实施时，节点控制模块3的具体结构不限于本申请实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
可选地，在本申请实施例提供的移位寄存器中，如图4所示，还包括复位模块6；
复位模块6用于在复位信号端RES的控制下将第一参考信号端VGL的信号提供给输出端OUT，对输出端OUT进行复位，进一步提高移位寄存器的输出稳定性。
可选地，在本申请实施例提供的移位寄存器中，如图4所示，复位模块6包括第十四晶体管M14；
第十四晶体管M14的栅极与复位信号端RES连接，第十四晶体管M14的第一极与第一参考信号端VGL连接，第十四晶体管M14的第二极与输出端OUT连接。
在具体实施时，当复位信号端RES控制第十四晶体管M14导通时，第一参考信号端VGL的信号通过导通的第十四晶体管M14传输至输出端OUT，从而对输出端OUT进行复位。
以上仅是举例说明移位寄存器中复位模块6的具体结构，在具体实施时，复位模块6的具体结构不限于本申请实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
可选地，在本申请实施例提供的移位寄存器中，所有晶体管均为N型晶体管，或者所有晶体管均为P型晶体管，在此不作限定。当所有晶体管均为N型晶体管时，正向输入端INPUT和反向输入端RESET的有效脉冲信号均为高电位信号；当所有晶体管均为P型晶体管时，正向输入端INPUT和反向输入端RESET的有效脉冲信号均为低电位信号。
具体地，N型晶体管在其栅极电位为高电位时处于导通状态，在其栅极电位为低电位时处于截止状态；P型晶体管在其栅极电位为低电位时处于导通状态，在其栅极电位为高电位时处于截止状态。
需要说明的是本申请上述实施例中提到的晶体管可以是薄膜晶体管(TFT，ThinFilm Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideSemiconductor)，在此不做限定。
在具体实施中，这些晶体管的第一极和第二极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
下面结合电路时序图对本申请实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号，其中，1和0代表其逻辑电位，仅是为了更好的解释本申请实施例提供的上述移位寄存器的工作过程，而不是在具体实施时施加在各开关晶体管的栅极上的电位。
具体地，以图3所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图3所示的移位寄存器中，所有开关晶体管均为N型开关晶体管；第一参考信号端VGL的电位为低电位，第二参考信号端VDD的电位为高电位。当正向扫描时，对应的输入输出时序图如图5a所示，当反向扫描时，对应的输入输出时序图如图5b所示。
当正向扫描时，如图5a所示，在第一阶段T1，INPUT＝1，CLK＝0，RESET＝0。
第一晶体管M1和第二晶体管M2导通，正向电源电压端VNN的高电位信号依次通过导通的第一晶体管M1和第二晶体管M2传输第一节点PU，第一节点PU的电位为高电位。第一节点PU控制第十一晶体管M11和第十二晶体管M12导通，第一参考信号端VGL的信号通过导通的第十二晶体管M12传输至第二节点PD，使第二节点PD的电位为低电位；第一参考信号端VGL的信号通过导通的第十一晶体管M11传输至第十晶体管M10的栅极，同时第二参考信号端VDD的信号通过导通的第九晶体管M9传输第十晶体管M10的栅极，在第九晶体管M9和第十晶体管M10的共同作用下，第十晶体管M10截止，避免第二参考信号端VDD的信号传输至第二节点PD，保证第二节点PD电位稳定。在第一节点PU的控制下，第七晶体管M7导通，时钟信号端CLK的信号通过导通的第七晶体管M7传输至输出端OUT，输出端OUT的电位为低电位。
在第二阶段T2，INPUT＝0，CLK＝1，RESET＝0。
在第一电容C1的作用，第一节点PU的电位保持高电位，第一节点PU控制第十一晶体管M11和第十二晶体管M12导通，第一参考信号端VGL的信号通过导通的第十二晶体管M12传输至第二节点PD，使第二节点PD的电位为低电位；第一参考信号端VGL的信号通过导通的第十一晶体管M11传输至第十晶体管M10的栅极，同时第二参考信号端VDD的信号通过导通的第九晶体管M9传输第十晶体管M10的栅极，在第九晶体管M9和第十晶体管M10的共同作用下，第十晶体管M10截止，避免第二参考信号端VDD的信号传输至第二节点PD，保证第二节点PD电位稳定。在第一节点PU的控制下，第七晶体管M7导通，时钟信号端CLK的信号通过导通的第七晶体管M7传输至输出端OUT，输出端OUT的电位变为高电位。由于输出端OUT的电位由低电位变为高电位，第一电容C1的自举作用使第一节点PU的电位被进一步拉高，从而保证输出的稳定性。
该阶段中，时钟信号端CLK控制第五晶体管M5和第六晶体管M6导通，导通的第五晶体管M5使第一参考信号端VGL的信号传输至第一晶体管M1和第二晶体管M2之间；但是在该阶段第二晶体管M2是处于截止状态的，虽然第二晶体管M2会向第一节点PU漏电，但是由于该阶段中第一节点PU的电位是被进一步拉高的，因此这种漏电对第一节点PU电位造成的影响不会影响到输出端OUT的输出。同时，导通的第六晶体管M6将第一参考信号端VGL的信号提供至第三晶体管M3和第四晶体管M4之间，由于第一参考信号端VGL的电位与反向电源电压端VBB的电位相同，因此不会对第一节点PU的电位造成影响。
在第三阶段T3，INPUT＝0，CLK＝0，RESET＝0。
在第一电容C1的作用，第一节点PU的电位保持高电位，第一节点PU控制第十一晶体管M11和第十二晶体管M12导通，第一参考信号端VGL的信号通过导通的第十二晶体管M12传输至第二节点PD，使第二节点PD的电位为低电位；第一参考信号端VGL的信号通过导通的第十一晶体管M11传输至第十晶体管M10的栅极，同时第二参考信号端VDD的信号通过导通的第九晶体管M9传输第十晶体管M10的栅极，在第九晶体管M9和第十晶体管M10的共同作用下，第十晶体管M10截止，避免第二参考信号端VDD的信号传输至第二节点PD，保证第二节点PD电位稳定。在第一节点PU的控制下，第七晶体管M7导通，时钟信号端CLK的信号通过导通的第七晶体管M7传输至输出端OUT，输出端OUT的电位变为低电位。由于输出端OUT的电位由高电位变为低电位，第一电容C1的自举作用使第一节点PU的电位被拉低，但是第一节点PU的电位仍为高电位。
在第四阶段T4，INPUT＝0，CLK＝1，RESET＝1。
反向输入端RESET控制第三晶体管M3和第四晶体管M4导通，反向电源电压端VBB的信号依次通过第三晶体管M3和第四晶体管M4提供给第一节点PU，第一节点PU的电位变为低电位。同时，第二参考信号端VDD控制第九晶体管M9处于导通状态，导通的第九晶体管M9控制第十晶体管M10导通，第二参考信号端VDD的信号通过导通的第十晶体管M10传输至第二节点PD，第二节点PD的电位变为高电位。第二节点PD控制第十三晶体管M13导通，第一参考信号端VGL的信号通过导通的第十三晶体管M13传输至第一节点PU，进一步保证第一节点PU的电位稳定。第二节点PD控制第八晶体管M8导通，第一参考信号端VGL的信号通过导通的第八晶体管M8传输至输出端OUT，输出端OUT的电位恢复低电位。
该阶段中，时钟信号端CLK控制第五晶体管M5和第六晶体管M6导通，导通的第五晶体管M5使正向电源电压端VNN原本通过第二晶体管M2流向第一节点PU漏电导向第一参考信号端VGL，从而降低第一节点PU的噪声。同时，导通的第六晶体管M6将第一参考信号端VGL的信号提供至第三晶体管M3和第四晶体管M4之间，由于第一参考信号端VGL的电位与反向电源电压端VBB的电位相同，因此不会对第一节点PU的复位造成影响。
在第五阶段T5，INPUT＝0，CLK＝0，RESET＝0。
第二参考信号端VDD控制第九晶体管M9处于导通状态，导通的第九晶体管M9控制第十晶体管M10导通，第二参考信号端VDD的信号通过导通的第十晶体管M10传输至第二节点PD，第二节点PD的电位继续保持高电位。第二节点PD控制第十三晶体管M13导通，第一参考信号端VGL的信号通过导通的第十三晶体管M13传输至第一节点PU，第一节点PU的电位继续保持低电位。第二节点PD控制第八晶体管M8导通，第一参考信号端VGL的信号通过导通的第八晶体管M8传输至输出端OUT，输出端OUT的电位继续保持低电位。
在第六阶段T6，INPUT＝0，CLK＝1，RESET＝0。
第二参考信号端VDD控制第九晶体管M9处于导通状态，导通的第九晶体管M9控制第十晶体管M10导通，第二参考信号端VDD的信号通过导通的第十晶体管M10传输至第二节点PD，第二节点PD的电位继续保持高电位。第二节点PD控制第十三晶体管M13导通，第一参考信号端VGL的信号通过导通的第十三晶体管M13传输至第一节点PU，第一节点PU的电位继续保持低电位。第二节点PD控制第八晶体管M8导通，第一参考信号端VGL的信号通过导通的第八晶体管M8传输至输出端OUT，输出端OUT的电位继续保持低电位。
该阶段中，时钟信号端CLK控制第五晶体管M5和第六晶体管M6导通，导通的第五晶体管M5使正向电源电压端VNN原本通过第二晶体管M2流向第一节点PU漏电导向第一参考信号端VGL，从而降低第一节点PU的噪声。同时，导通的第六晶体管M6将第一参考信号端VGL的信号提供至第三晶体管M3和第四晶体管M4之间，由于第一参考信号端VGL的电位与反向电源电压端VBB的电位相同，因此不会对第一节点PU的复位造成影响。
在本申请实施例提供的上述移位寄存器中，在第六阶段之后，一直重复执行第五阶段和第六阶段的工作过程，第五晶体管M5周期性的导通，防止正向电源电压端VNN通过第二晶体管M2向第一节点PU漏电，从而提高移位寄存器的输出稳定性。
当反向扫描时，如图5b所示，移位寄存器的工作原理与正向扫描相似，在此不作赘述。主要区别在于，在T1阶段，第一晶体管M1和第二晶体管M2截止，第三晶体管M3和第四晶体管M4导通；在T4阶段，第一晶体管M1和第二晶体管M2导通，第三晶体管M3和第四晶体管M4截止。
具体地，以图4所示的移位寄存器的结构为例对其工作过程作以描述，其中，在图4所示的移位寄存器中，所有开关晶体管均为N型开关晶体管；第一参考信号端VGL的电位为低电位，第二参考信号端VDD的电位为高电位。当正向扫描时，对应的输入输出时序图如图6a所示，当反向扫描时，对应的输入输出时序图如图6b所示。
当正向扫描时，如图6a所示，在第一阶段T1，INPUT＝1，CLK＝0，RESET＝0，RES＝0。
第一晶体管M1和第二晶体管M2导通，正向电源电压端VNN的高电位信号依次通过导通的第一晶体管M1和第二晶体管M2传输第一节点PU，第一节点PU的电位为高电位。第一节点PU控制第十一晶体管M11和第十二晶体管M12导通，第一参考信号端VGL的信号通过导通的第十二晶体管M12传输至第二节点PD，使第二节点PD的电位为低电位；第一参考信号端VGL的信号通过导通的第十一晶体管M11传输至第十晶体管M10的栅极，同时第二参考信号端VDD的信号通过导通的第九晶体管M9传输第十晶体管M10的栅极，在第九晶体管M9和第十晶体管M10的共同作用下，第十晶体管M10截止，避免第二参考信号端VDD的信号传输至第二节点PD，保证第二节点PD电位稳定。在第一节点PU的控制下，第七晶体管M7导通，时钟信号端CLK的信号通过导通的第七晶体管M7传输至输出端OUT，输出端OUT的电位为低电位。
在第二阶段T2，INPUT＝0，CLK＝1，RESET＝0，RES＝0。
在第一电容C1的作用，第一节点PU的电位保持高电位，第一节点PU控制第十一晶体管M11和第十二晶体管M12导通，第一参考信号端VGL的信号通过导通的第十二晶体管M12传输至第二节点PD，使第二节点PD的电位为低电位；第一参考信号端VGL的信号通过导通的第十一晶体管M11传输至第十晶体管M10的栅极，同时第二参考信号端VDD的信号通过导通的第九晶体管M9传输第十晶体管M10的栅极，在第九晶体管M9和第十晶体管M10的共同作用下，第十晶体管M10截止，避免第二参考信号端VDD的信号传输至第二节点PD，保证第二节点PD电位稳定。在第一节点PU的控制下，第七晶体管M7导通，时钟信号端CLK的信号通过导通的第七晶体管M7传输至输出端OUT，输出端OUT的电位变为高电位。由于输出端OUT的电位由低电位变为高电位，第一电容C1的自举作用使第一节点PU的电位被进一步拉高，从而保证输出的稳定性。
该阶段中，时钟信号端CLK控制第五晶体管M5和第六晶体管M6导通，导通的第五晶体管M5使第一参考信号端VGL的信号传输至第一晶体管M1和第二晶体管M2之间；但是在该阶段第二晶体管M2是处于截止状态的，虽然第二晶体管M2会向第一节点PU漏电，但是由于该阶段中第一节点PU的电位是被进一步拉高的，因此这种漏电对第一节点PU电位造成的影响不会影响到输出端OUT的输出。同时，导通的第六晶体管M6将第一参考信号端VGL的信号提供至第三晶体管M3和第四晶体管M4之间，由于第一参考信号端VGL的电位与反向电源电压端VBB的电位相同，因此不会对第一节点PU的电位造成影响。
在第三阶段T3，INPUT＝0，CLK＝0，RESET＝1，RES＝1。
反向输入端RESET控制第三晶体管M3和第四晶体管M4导通，反向电源电压端VBB的信号依次通过第三晶体管M3和第四晶体管M4提供给第一节点PU，第一节点PU的电位变为低电位。同时，第二参考信号端VDD控制第九晶体管M9处于导通状态，导通的第九晶体管M9控制第十晶体管M10导通，第二参考信号端VDD的信号通过导通的第十晶体管M10传输至第二节点PD，第二节点PD的电位变为高电位。第二节点PD控制第十三晶体管M13导通，第一参考信号端VGL的信号通过导通的第十三晶体管M13传输至第一节点PU，进一步保证第一节点PU的电位稳定。第二节点PD控制第八晶体管M8导通，第一参考信号端VGL的信号通过导通的第八晶体管M8传输至输出端OUT，输出端OUT的电位恢复低电位。同时，复位信号端RES控制第十四晶体管M14导通，第一参考信号端VGL的信号通过导通的第十四晶体管M14传输至输出端OUT，对输出端OUT进行复位，进一步提高移位寄存器的输出稳定性。
在第四阶段T4，INPUT＝0，CLK＝1，RESET＝0，RES＝0。
第二参考信号端VDD控制第九晶体管M9处于导通状态，导通的第九晶体管M9控制第十晶体管M10导通，第二参考信号端VDD的信号通过导通的第十晶体管M10传输至第二节点PD，第二节点PD的电位继续保持高电位。第二节点PD控制第十三晶体管M13导通，第一参考信号端VGL的信号通过导通的第十三晶体管M13传输至第一节点PU，第一节点PU的电位继续保持低电位。第二节点PD控制第八晶体管M8导通，第一参考信号端VGL的信号通过导通的第八晶体管M8传输至输出端OUT，输出端OUT的电位继续保持低电位。
该阶段中，时钟信号端CLK控制第五晶体管M5和第六晶体管M6导通，导通的第五晶体管M5使正向电源电压端VNN原本通过第二晶体管M2流向第一节点PU漏电导向第一参考信号端VGL，从而降低第一节点PU的噪声。同时，导通的第六晶体管M6将第一参考信号端VGL的信号提供至第三晶体管M3和第四晶体管M4之间，由于第一参考信号端VGL的电位与反向电源电压端VBB的电位相同，因此不会对第一节点PU的电位造成影响。
在第五阶段T5，INPUT＝0，CLK＝0，RESET＝0，RES＝0。
第二参考信号端VDD控制第九晶体管M9处于导通状态，导通的第九晶体管M9控制第十晶体管M10导通，第二参考信号端VDD的信号通过导通的第十晶体管M10传输至第二节点PD，第二节点PD的电位继续保持高电位。第二节点PD控制第十三晶体管M13导通，第一参考信号端VGL的信号通过导通的第十三晶体管M13传输至第一节点PU，第一节点PU的电位继续保持低电位。第二节点PD控制第八晶体管M8导通，第一参考信号端VGL的信号通过导通的第八晶体管M8传输至输出端OUT，输出端OUT的电位继续保持低电位。
在本申请实施例提供的上述移位寄存器中，在第五阶段之后，一直重复执行第四阶段和第五阶段的工作过程，第五晶体管M5周期性的导通，防止正向电源电压端VNN通过第二晶体管M2向第一节点PU漏电，从而提高移位寄存器的输出稳定性。
当反向扫描时，如图6b所示，移位寄存器的工作原理与正向扫描相似，在此不作赘述。主要区别在于，在T1阶段，第一晶体管M1和第二晶体管M2截止，第三晶体管M3和第四晶体管M4导通；在T3阶段，第一晶体管M1和第二晶体管M2导通，第三晶体管M3和第四晶体管M4截止。
在本申请的上述实施例中，图6a与图5a的主要区别在第一节点PU的复位时间不同，不管第一节点PU采用任何复位方式，均为本申请的保护范围。本申请的主要优势在于不管第一节点PU采用何种方式进行复位，当第一节点PU复位后，防漏电模块5均可以周期性的对第一节点进行降噪处理。
基于同一发明构思，本申请实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器。由于该栅极驱动电路解决问题的原理与前述一种移位寄存器相似，因此该栅极驱动电路的实施可以参见前述移位寄存器的实施，重复之处不再赘述。
基于同一发明构思，本申请实施例还提供了一种显示面板，包括本申请实施例提供的上述栅极驱动电路。该显示面板可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示面板的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本申请的限制。
在具体实施时，本申请实施例提供的上述显示面板可以是液晶显示面板，也可以是有机电致发光显示面板，在此不作限定。
本申请实施例提供的上述移位寄存器、栅极驱动电路及显示面板，其中，在移位寄存器中包括：正向输入模块、反向输入模块、节点控制模块、输出模块和防漏电模块；正向输入模块用于在正向输入端的控制下将正向电源电压端的信号依次通过第一晶体管和第二晶体管提供给第一节点；反向输入模块用于在反向输入端的控制下将反向电源电压端的信号依次通过第三晶体管和第四晶体管提供给第一节点；在正向扫描时，防漏电模块在时钟信号端的控制下将第一参考信号端的信号分别传输至第一晶体管和第二晶体管之间，使正向电源电压端原本通过第二晶体管流向第一节点漏电被防漏电模块导向第一参考信号端，从而降低第一节点的噪声。同时，对于反向输入模块来说，防漏电模块提供至第三晶体管和第四晶体管之间的第一参考信号端的信号与反向电源电压端的信号的电位是一样的，从而不会影响反向输入模块对第一节点的复位。在反向扫描时，防漏电模块使反向电源电压端原本通过第四晶体管流向第一节点漏电被防漏电模块导向第一参考信号端，从而降低第一节点的噪声。同时，对于正向输入模块来说，防漏电模块提供至第一晶体管和第二晶体管之间的第一参考信号端的信号与正向电源电压端的信号的电位是一样的，从而不会影响正向输入模块对第一节点的复位。因此，本申请实施例提供的上述移位寄存器，能够有效降低第一节点的噪声，提供移位寄存器的稳定性。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种移位寄存器，其中，包括：正向输入模块、反向输入模块、节点控制模块、输出模块和防漏电模块；其中：
所述正向输入模块包括：第一晶体管和第二晶体管；所述正向输入模块用于在正向输入端的控制下将正向电源电压端的信号依次通过所述第一晶体管和所述第二晶体管提供给第一节点；
所述反向输入模块包括：第三晶体管和第四晶体管；所述反向输入模块用于在反向输入端的控制下将反向电源电压端的信号依次通过所述第三晶体管和所述第四晶体管提供给所述第一节点；
所述输出模块用于在所述第一节点的控制下将时钟信号端的信号提供给输出端，或者在第二节点的控制下将第一参考信号端的信号提供给所述输出端；
所述节点控制模块用于控制所述第一节点和所述第二节点的电位相反；
所述防漏电模块用于在所述时钟信号端的控制下将所述第一参考信号端的信号分别传输至所述第一晶体管和所述第二晶体管之间以及所述第三晶体管和所述第四晶体管之间。
2.如权利要求1所述的移位寄存器，其中，所述防漏电模块包括第五晶体管和第六晶体管；其中：
所述第五晶体管的栅极与所述时钟信号端连接，所述第五晶体管的第一极与所述第一参考信号端连接，所述第五晶体管的第二极分别与所述第一晶体管的第二极和所述第二晶体管的第一极连接；
所述第六晶体管的栅极与所述时钟信号端连接，所述第六晶体管的第一极与所述第一参考信号端连接，所述第六晶体管的第二极分别与所述第三晶体管的第二极和所述第四晶体管的第一极连接。
3.如权利要求1所述的移位寄存器，其中，所述正向输入模块中：
所述第一晶体管的栅极与所述正向输入端连接，所述第一晶体管的第一极与所述正向电源电压端连接，所述第一晶体管的第二极与所述第二晶体管的第一极连接；
所述第二晶体管的栅极与所述正向输入端连接，所述第二晶体管的第二极与所述第一节点连接。
4.如权利要求1所述的移位寄存器，其中，所述反向输入模块中：
所述第三晶体管的栅极与所述反向输入端连接，所述第三晶体管的第一极与所述反向电源电压端连接，所述第三晶体管的第二极与所述第四晶体管的第一极连接；
所述第四晶体管的栅极与所述反向输入端连接，所述第四晶体管的第二极与所述第一节点连接。
5.如权利要求1所述的移位寄存器，其中，所述输出模块包括：第七晶体管、第八晶体管和第一电容；其中：
所述第七晶体管的栅极与所述第一节点连接，所述第七晶体管的第一极与所述时钟信号端连接，所述第七晶体管的第二极与所述输出端连接；
所述第八晶体管的栅极与所述第二节点连接，所述第八晶体管的第一极与所述第一参考信号端连接，所述第八晶体管的第二极与所述输出端连接；
所述第一电容的第一极与所述第一节点连接，所述第一电容的第二极与所述输出端连接。
6.如权利要求1所述的移位寄存器，其中，所述节点控制模块包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；其中：
所述第九晶体管的栅极与第二参考信号端连接，所述第九晶体管的第一极与所述第二参考信号端连接，所述第九晶体管的第二极与所述第十晶体管的栅极连接；
所述第十晶体管的第一极与所述第二参考信号端连接，所述第十晶体管的第二极与所述第二节点连接；
所述第十一晶体管的栅极与所述第一节点连接，所述第十一晶体管的第一极与所述第一参考信号端连接；
所述第十二晶体管的栅极与所述第一节点连接，所述第十二晶体管的第一极与所述第一参考信号端连接，所述第十二晶体管的第二极与所述第二节点连接；
所述第十三晶体管的栅极与所述第二节点连接，所述第十三晶体管的第一极与所述第一参考信号端连接，所述第十三晶体管的第二极与所述第一节点连接。
7.如权利要求1所述的移位寄存器，其中，还包括复位模块；
所述复位模块用于在复位信号端的控制下将所述第一参考信号端的信号提供给所述输出端。
8.如权利要求1所述的移位寄存器，其中，所述复位模块包括第十四晶体管；
所述第十四晶体管的栅极与所述复位信号端连接，所述第十四晶体管的第一极与所述第一参考信号端连接，所述第十四晶体管的第二极与所述输出端连接。
9.一种栅极驱动电路，其中，包括级联的多个如权利要求1-8任一项所述的移位寄存器。
10.一种显示面板，其中，包括如权利要求9所述的栅极驱动电路。
CN202010589629.XA 2020-06-24 2020-06-24 一种移位寄存器、栅极驱动电路及显示面板 Withdrawn CN111768741A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010589629.XA CN111768741A (zh) 2020-06-24 2020-06-24 一种移位寄存器、栅极驱动电路及显示面板
PCT/CN2021/093347 WO2021258888A1 (zh) 2020-06-24 2021-05-12 一种移位寄存器、栅极驱动电路及显示面板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010589629.XA CN111768741A (zh) 2020-06-24 2020-06-24 一种移位寄存器、栅极驱动电路及显示面板

Publications (1)

Publication Number Publication Date
CN111768741A true CN111768741A (zh) 2020-10-13

Family

ID=72721869

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010589629.XA Withdrawn CN111768741A (zh) 2020-06-24 2020-06-24 一种移位寄存器、栅极驱动电路及显示面板

Country Status (2)

Country Link
CN (1) CN111768741A (zh)
WO (1) WO2021258888A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021258888A1 (zh) * 2020-06-24 2021-12-30 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示面板

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070100545A (ko) * 2006-04-07 2007-10-11 엘지.필립스 엘시디 주식회사 유기발광다이오드 표시소자 및 그의 구동 방법
CN103854587A (zh) * 2014-02-21 2014-06-11 北京大学深圳研究生院 栅极驱动电路及其单元和一种显示器
CN104575430A (zh) * 2015-02-02 2015-04-29 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN104637430A (zh) * 2015-01-05 2015-05-20 昆山龙腾光电有限公司 栅极驱动电路及显示装置
CN107657983A (zh) * 2017-11-09 2018-02-02 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN107689217A (zh) * 2016-08-05 2018-02-13 瀚宇彩晶股份有限公司 栅极驱动电路和显示装置
CN107845403A (zh) * 2017-11-07 2018-03-27 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN108281123A (zh) * 2018-03-30 2018-07-13 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN109147637A (zh) * 2017-06-15 2019-01-04 乐金显示有限公司 移位寄存器及包括其的显示装置
CN109389927A (zh) * 2018-02-09 2019-02-26 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路
CN110875002A (zh) * 2018-08-30 2020-03-10 合肥鑫晟光电科技有限公司 栅极驱动单元及其驱动方法、栅极驱动电路、显示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103226981B (zh) * 2013-04-10 2015-09-16 京东方科技集团股份有限公司 一种移位寄存器单元及栅极驱动电路
CN104485086A (zh) * 2015-01-04 2015-04-01 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路及显示器件
CN109166600B (zh) * 2018-10-26 2021-01-15 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN111768741A (zh) * 2020-06-24 2020-10-13 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示面板

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070100545A (ko) * 2006-04-07 2007-10-11 엘지.필립스 엘시디 주식회사 유기발광다이오드 표시소자 및 그의 구동 방법
CN103854587A (zh) * 2014-02-21 2014-06-11 北京大学深圳研究生院 栅极驱动电路及其单元和一种显示器
CN104637430A (zh) * 2015-01-05 2015-05-20 昆山龙腾光电有限公司 栅极驱动电路及显示装置
CN104575430A (zh) * 2015-02-02 2015-04-29 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN107689217A (zh) * 2016-08-05 2018-02-13 瀚宇彩晶股份有限公司 栅极驱动电路和显示装置
CN109147637A (zh) * 2017-06-15 2019-01-04 乐金显示有限公司 移位寄存器及包括其的显示装置
CN107845403A (zh) * 2017-11-07 2018-03-27 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN107657983A (zh) * 2017-11-09 2018-02-02 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN109389927A (zh) * 2018-02-09 2019-02-26 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路
CN108281123A (zh) * 2018-03-30 2018-07-13 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN110875002A (zh) * 2018-08-30 2020-03-10 合肥鑫晟光电科技有限公司 栅极驱动单元及其驱动方法、栅极驱动电路、显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021258888A1 (zh) * 2020-06-24 2021-12-30 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示面板

Also Published As

Publication number Publication date
WO2021258888A1 (zh) 2021-12-30

Similar Documents

Publication Publication Date Title
US10685616B2 (en) Shift register circuit, method for driving the same, gate drive circuit, and display panel
US10170069B2 (en) Shift register, driving method thereof and gate driving device having stable output
EP3309968B1 (en) Nor gate circuit, shift register, array substrate and display device
US11094239B2 (en) Shift register and driving method thereof, gate driving circuit and display device
US7764264B2 (en) Display device with bidirectional shift register and set-reset flip flops with capacitors that use scanning direction control signals as setting and resetting potentials
CN112419953B (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN107093414B (zh) 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
US11069274B2 (en) Shift register unit, gate driving circuit, driving method and display apparatus
US11107381B2 (en) Shift register and method for driving the same, gate driving circuit and display device
CN110930942B (zh) 移位寄存器及其控制方法、显示面板
CN105702297B (zh) 移位寄存器及驱动方法、驱动电路、阵列基板及显示装置
US11107382B2 (en) Shift register and method for driving the same, gate driving circuit and display device
US11749189B2 (en) Charge sharing circuit with two clock signal generation units, charge sharing method, display driving module and display device
CN113327537B (zh) 移位寄存器、栅极驱动电路及显示装置
US20200135135A1 (en) Voltage supply unit and method, display driving circuit and display device
CN110111720A (zh) 移位寄存器、栅极驱动电路、显示面板及显示装置
CN109686332B (zh) 补偿模块及逻辑门电路、栅极驱动电路和显示装置
CN108877696B (zh) 像素电路及其驱动方法、显示面板及显示装置
CN107909960B (zh) 移位寄存器单元、移位寄存器电路及显示面板
WO2021258888A1 (zh) 一种移位寄存器、栅极驱动电路及显示面板
US11011246B2 (en) Shift register, gate driving circuit, display device, and driving method of node sustaining circuit
JP7311427B2 (ja) シフトレジスタ、ゲート駆動回路および表示装置
CN113421518B (zh) 移位寄存器单元、驱动方法、驱动电路和显示装置
CN115798414A (zh) 栅极驱动电路及其驱动方法、面板驱动电路以及面板
CN112037727B (zh) 一种移位寄存单元及栅极驱动电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20201013