CN104575430A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，属于显示技术领域，其可解决现有的移位寄存器单元占用面积较大等的问题。发明的移位寄存器单元，其包括：预充复位模块，连接正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端，以及上拉控制节点；上拉模块，连接上拉控制节点、第一时钟信号输入端、信号输出端；第一下拉控制模块，连接下拉控制节点、正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端，以及第二信号输入端；第二下拉控制模块，连接下拉控制节点、时钟控制信号输入端；下拉模块，连接下拉控制节点、上拉控制节点，以及信号输出端。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明属于显示技术领域，具体涉及一种移位寄存器单元及其制备方法、栅极驱动电路、显示装置。
背景技术
TFT-LCD(Thin Film Transistor-Liquid Crystal Display，薄膜晶体管液晶显示装置)实现一帧画面显示的基本原理是通过栅极(gate)驱动从上到下依次对每一行像素输入一定宽度的方波进行选通，再通过源极(source)驱动每一行像素所需的信号依次从上往下输出。目前制造这样一种结构的显示器件通常是栅极驱动电路和源极驱动电路通过COF(Chip On Film，覆晶薄膜)或COG(Chip On Glass，芯片直接固定在玻璃上)工艺制作在玻璃面板上的，但是当分辨率较高时，栅极驱动电路和源极驱动电路的输出均较多，驱动电路的长度也将增大，这将不利于模组驱动电路的压焊(Bonding)工艺。
为了克服以上问题，现有显示器件的制造采用GOA(GateDrive On array)电路的设计，相比现有的COF或COG工艺，其不仅节约了成本，而且可以做到面板两边对称的美观设计，同时也可省去栅极驱动电路的Bonding区域以及外围布线空间，从而实现了显示装置窄边框的设计，提高了显示装置的产能和良率。但是现有的GOA电路的设计也存在着一定的问题，如图1所示，现有的GOA电路中的每个移位寄存器的薄膜晶体管(TFT)(M1～M6，M8～M14)的个数较多，且每个移位寄存器只能用于驱动一行栅线，故占用空间较大，所以进一步减小GOA电路的占用空间，才可以实现真正意义上的窄边框设计。
发明内容
本发明所要解决的技术问题包括，针对现有的栅极驱动电路存在的上述问题，提供一种结构简单、易于控制的移位寄存器单元及其制备方法、栅极驱动电路、显示装置。
解决本发明技术问题所采用的技术方案是一种移位寄存器单元，其包括：预充复位模块、上拉模块、下拉模块、第一下拉控制模块，以及第二下拉控制模块；其中，
所述预充复位模块，连接正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端，以及上拉控制节点，用于根据正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端所输入的信号将上拉控制节点的电位进行充电或复位；
所述上拉模块，连接上拉控制节点、第一时钟信号输入端、信号输出端，用于根据上拉控制节点的电位和第一时钟信号输入端所输入的信号将信号输出端的电位上拉；
所述第一下拉控制模块，连接下拉控制节点、正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端，以及第二信号输入端，用于根据正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端所输入的信号将控制下拉控制节点的电位；
所述第二下拉控制模块，连接下拉控制节点、时钟控制信号输入端，用于根据时钟控制信号输入端所输入的信号控制下拉控制节点的电位；
所述下拉模块，连接下拉控制节点、上拉控制节点，以及信号输出端，用于根据下拉控制节点的电位将上拉控制节点的电位和信号输出端的电位下拉。
优选的是，所述预充复位模块包括：第一晶体管和第二晶体管；其中，
所述第一晶体管的第一极连接正向扫描控制信号输入端，第二极连接上拉控制节点，控制极连接第一信号输入端；
所述第二晶体管的第一极连接上拉控制节点，第二极连接反向扫描控制信号输入端，控制极连接第二信号输入端。
优选的是，所述上拉模块包括：第三晶体管和第一存储电容；其中，
所述第三晶体管的第一极连接第一时钟信号输入端，第二极连接信号输出端，控制极连接上拉控制节点；
所述第一存储电容的第一端连接上拉控制节点，第二端连接信号输出端。
优选的是，所述第一下拉控制模块包括：第四晶体管和第五晶体管；其中，
所述第四晶体管的第一极连接下拉控制节点，第二极连接反向扫描控制信号输入端，控制极连接第一信号输入端；
所述第五晶体管的第一极连接下拉控制节点，第二极连接正向扫描控制信号输入端，控制极连接第二信号输入端。
优选的是，所述时钟控制信号输入端为：第二时钟信号输入端，所述第二下拉控制模块包括：第六晶体管，
所述第六晶体管的第一端连接高电位端，第二端连接下拉控制节点，控制极连接第二时钟信号输入端。
优选的是，所述时钟控制信号输入端包括：第三时钟信号输入端和第四时钟信号输入端，所述第二下拉控制模块包括：第十晶体管、第十一晶体管、第十二晶体管，以及第十三晶体管；其中，
所述第十晶体管的第一极连接第三时钟信号输入端，第二极连接第十二晶体管的控制极，控制极连接正向扫描控制信号输入端；
第十一晶体管的第一极连接正向扫描控制信号输入端，第二极连接下拉控制节点；
所述第十二晶体管的第一极连接第四时钟信号输入端，第二极连接第十三晶体管的控制极，控制极连接反向扫描控制信号输入端；
所述第十三晶体管的第一极连接反向扫描控制信号输入端，第二极连接下拉控制节点。
优选的是，所述时钟控制信号输入端包括：第三时钟信号输入端和第四时钟信号输入端，所述第二下拉控制模块包括：第十晶体管、第十二晶体管，以及第十四晶体管；其中，
所述第十晶体管的第一极连接第三时钟信号输入端，第二极连接第十四晶体管的控制极，控制极连接正向扫描控制信号输入端；
所述第十二晶体管的第一极连接第四时钟信号输入端，第二极连接第十四晶体管的控制极，控制极连接反向扫描控制信号输入端；
所述第十四晶体管的第一极连接高电位端，第二极连接下拉控制节点。
优选的是，所述下拉模块包括：第七晶体管、第八晶体管，以及第二存储电容；其中，
所述第七晶体管的第一极连接上拉控制节点，第二极连接低电位端，控制极连接下拉控制节点；
所述第八晶体管的第一极连接信号输入端，第二极连接低电位端，控制极连接下拉控制节点；
所述第二存储电容的第一端连接下拉控制节点，第二端连接低电位端。
优选的是，所述下拉模块还包括：第九晶体管，
所述第九晶体管的第一极连接下拉控制节点，第二极连接低电位端，控制极连接信号输出端。
进一步优选的是，所述下拉模块还包括：第十五晶体管；
所述第十五晶体管的第一极连接所述预充复位模块，第二极连接上拉控制节点，控制极连接高电位端。
解决本发明技术问题所采用的技术方案是一种移位寄存器单元的驱动方法，其包括：
预充阶段：预充复位模块根据正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端所输入的信号给上拉控制节点充电；
输出上拉阶段：上拉模块根据上拉控制节点的电位和第一时钟信号输入端所输入的信号将信号输出端输出的信号拉高；
输出复位阶段：第一下拉控制模块用于根据正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端所输入的信号将下拉控制节点的电位拉高，并通过下拉控制模块将信号输出端的电位拉低；
输出下拉阶段，第二下拉控制模块根据时钟控制信号输入端所输入的信号将下拉控制节点的电位上拉，并通过下拉控制节点的电位控制下拉模块将信号输出端的输出持续拉低。
解决本发明技术问题所采用的技术方案是一种栅极驱动电路，其包括多个级联的移位寄存器单元，所述移位寄存器单元为上述中任意一项所述的移位寄存器单元。
解决本发明技术问题所采用的技术方案是一种显示装置，其包括上述的栅极驱动电路。
本发明具有如下有益效果：
本发明的移位寄存器包括预充复位模块、上拉模块、下拉模块、第一下拉控制模块，以及第二下拉控制模块，将其应用到栅极驱动电路中可实现双向扫描，其结构简单，从而可以实现显示面板的窄边框设计；而且本发明的移位寄存器中的可以通过第一下拉控制模块和第二下拉控制模块对下拉控制节点的电位进行控制，特别的是第一下拉控制模块根据正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端所输入的信号，可实现对下拉控制节点的电位灵活控制，以使下拉模块将信号输出的输出拉低，降低信号输出端所输出信号的噪声，而且本发明的移位寄存器单元结构简单，将其应用至显示装置中，显示装置的边框可以实现窄边化。
而且本发明的栅极驱动电路包括四个时钟信号，因此可以使显示面板显示更高的分辨率。
附图说明
图1为现有的移位寄存器单元的示意图；
图2为本发明的实施例1的移位寄存器单元的结构示意图；
图3为本发明的实施例1的移位寄存器单元的电路示意图；
图4为图3的移位寄存器正向扫描时的时序图；
图5为图3的移位寄存器反向扫描时的时序图；
图6为本发明的实施例1的移位寄存器单元的另一种电路示意图；
图7为本发明的实施例1的移位寄存器单元的再一种电路示意图；
图8为本发明的实施例2的栅极驱动电路的示意图。
图9为图8的栅极驱动电路正向扫描时的时序图；
图10为图8的栅极驱动电路反向扫描时的时序图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。
实施例1：
结合图2所示，本实施例提供一种移位寄存器单元，其包括：预充复位模块、上拉模块、下拉模块、第一下拉控制模块，以及第二下拉控制模块；其中，所述预充复位模块，连接正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端，以及上拉控制节点，用于根据正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端所输入的信号将上拉控制节点的电位进行充电或复位；所述上拉模块，连接上拉控制节点、第一时钟信号输入端、信号输出端，用于根据上拉控制节点的电位和第一时钟信号输入端所输入的信号将信号输出的电位上拉；所述第一下拉控制模块，连接下拉控制节点、正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端，以及第二信号输入端，用于根据正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端所输入的信号将下拉控制节点的电位下拉；所述第二下拉控制模块，连接下拉控制节点、时钟控制信号输入端，用于根据时钟控制信号输入端所输入的信号将下拉控制节点的电位上拉；所述下拉模块，连接下拉控制节点、上拉控制节点，以及信号输出端，用于根据下拉控制节点的电位将上拉控制节点的电位和信号输出端的电位下拉。
本实施例的移位寄存器包括预充复位模块、上拉模块、下拉模块、第一下拉控制模块，以及第二下拉控制模块，将其应用到栅极驱动电路中可实现双向扫描，其结构简单，从而可以实现显示面板的窄边框设计；而且本实施例的移位寄存器可以通过第一下拉控制模块和第二下拉控制模块对下拉控制节点的电位进行控制，特别的是第一下拉控制模块根据正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端所输入的信号，可实现对下拉控制节点的电位灵活控制，以使下拉模块将信号输出的输出拉低，降低信号输出端所输出信号的噪声，而且本实施例的移位寄存器单元结构简单，将其应用至显示装置中，显示装置的边框可以实现窄边化。
如图3所示，作为本实施例的一种具体实现方式，其中，预充复位模块包括：第一晶体管T1和第二晶体管T2；其中，所述第一晶体管T1的第一极连接正向扫描控制信号输入端CN，第二极连接上拉控制节点PU，控制极连接第一信号输入端IN-PUT1；所述第二晶体管T2的第一极连接上拉控制节点PU，第二极连接反向扫描控制信号输入端CNB，控制极连接第二信号输入端IN-PUT2。
预充复位模块用于在正向扫描控制信号输入端CN与反向扫描信号输入端CNB，以及第一信号输入端IN-PUT1与第二信号输入端IN-PUT2所输入的高、低电平信号不同，以实现栅极驱动电路的双向扫描。
具体的，第一信号输入端IN-PUT1可以输入上一级移位寄存器单元的输出信号，第二信号输入端IN-PUT2可以输入其下一级移位寄存器单元的输出信号，此时可以使得应用该移位寄存器单元的栅极驱动电路布线简单，且时序容易控制，不占用布线空间。
当上一级移位寄存器单元输出端OUT-PUT(N-1)输出高电平信号时，第一晶体管T1打开，正向扫描控制信号输入端CN输入高电平，对上拉控制节点PU进行预充；当下一级移位寄存器单输出端OUT-PUT(N+1)输出高电平信号时，第二晶体管T2打开，对上拉控制节点PU进行复位。
当下一级移位寄存器单元输出端OUT-PUT(N+1)输出高电平信号时，第二晶体管T2打开，反向扫描控制信号输入端CNB输入高电平，对上拉控制节点PU进行预充；当上一级移位寄存器单输出端OUT-PUT(N-1)输出高电平信号时，第一晶体管T1打开，对上拉控制节点PU进行复位。
也就是说，当栅极驱动电路从上至下进行扫描时，第一晶体管T1为预充部分，第二晶体管T2为复位部分；当栅极驱动电路从下至上进行扫描时，第二晶体管T2为预充部分，第一晶体管T1为复位部分。
其中，本实施例中的上拉模块包括：第三晶体管T3和第一存储电容C1；其中，所述第三晶体管T3的第一极连接第一时钟信号输入端CK1，第二极连接信号输出端OUT-PUT，控制极连接上拉控制节点PU；所述第一存储电容C1的第一端连接上拉控制节点PU，第二端连接信号输出端OUT-PUT。
上拉模块用于在进行预充之后，也就是上拉控制节点PU的电位被上拉至高电平，且在第一时钟信号输入端CK1所输入的信号为高电平时，使本级移位寄存单元的信号输出端OUT-PUT输出高电平信号，以驱动与该信号输出端OUT-PUT连接的栅线。
其中，本实施例中的第一下拉控制模块包括：第四晶体管T4和第五晶体管T5；其中，所述第四晶体管T4的第一极连接下拉控制节点PD，第二极连接反向扫描控制信号输入端CNB，控制极连接第一信号输入端IN-PUT1；所述第五晶体管T5的第一极连接下拉控制节点PD，第二极连接正向扫描控制信号输入端CN，控制极连接第二信号输入端IN-PUT2。
第一下拉控制模块用于在上拉控制节点PU进行预充时，也就是上一级移位寄存器单元输出端OUT-PUT(N-1)输出高电平时，将第四晶体管T4打开，反向扫描信号输入端CNB输入低电平，将下拉控制节点PD的电位拉低，以避免对上拉控制节点PU的充电造成影响；以及在对上拉控制节点PU进行复位之后，也就是下一级移位寄存器单元输出端OUT-PUT(N+1)输出高电平时，第五晶体管T5打开，正向扫描控制信号输入端CN输入高电平，将下拉控制节点PD拉高，并通过下拉模块将信号输出端OUT-PUT的电位拉低。
其中，在本实施例中时钟控制信号输入端为：第二时钟信号输入端CK2，所述第二下拉控制模块包括：第六晶体管T6，所述第六晶体管T6的第一端连接高电位端VGH，第二端连接下拉控制节点PD，控制极连接第二时钟信号输入端CK2。
第二下拉控制模块用于在第二时钟信号输入端CK2输入高电平信号时，第六晶体管T6打开，通过高电位端VGH输入的高电平信号将下拉控制节点PD电位拉高，通过下拉模块使信号输出端OUT-PUT能够持续输出低电平，直到下一帧扫描时刻的到来。
其中，在本实施例中下拉模块包括：第七晶体管T7、第八晶体管T8，以及第二存储电容C2；其中，所述第七晶体管T7的第一极连接上拉控制节点PU，第二极连接低电位端VSS，控制极连接下拉控制节点PD；所述第八晶体管T8的第一极连接信号输出端OUT-PUT，第二极连接低电位端VSS，控制极连接下拉控制节点PD；所述第二存储电容C2的第一端连接下拉控制节点PD，第二端连接低电位端VSS。
下拉模块用于在上拉控制节点PU为低电平，下拉控制节点PD输出高电平时，将上拉控制节点PU的电位进一步拉低进行降噪，以及在信号输出端OUT-PUT输出低电平时，对信号输出端OUT-PUT输出进行降噪。
进一步地，该下拉模块还包括：第九晶体管T9，所述第九晶体管T9的第一极连接下拉控制节点PD，第二极连接低电位端VSS，控制极连接信号输出端OUT-PUT，用于在信号输出端OUT-PUT输出高电平时，开启第九晶体管T9，此时由于第九晶体管T9的开启，因此第七晶体管T7和第八晶体管T8关闭，从而可以防止第八晶体管T8的输出影响信号输出端OUT-PUT的输出。
进一步的，该下拉模块还包括：第十五晶体管T15(图3中未示，在图7中可见)，所述第十五晶体管T15的第一极连接所述预充复位模块，第二极连接上拉控制节点PU，控制极连接高电位端VGH，用于在上拉控制节点PU为低电平，下拉控制节点PD输出高电平时，第七晶体管T7打开，降低第七晶体管T7的漏电流，以防止对上拉控制节点PU的电位造成影响，也即对上拉控制节点PU的电位进行输出降噪。
相应的还提供了一种移位寄存器单元的驱动方法，其包括：
预充阶段：预充复位模块根据正向扫描控制信号输入端CN、反向扫描信号输入端、第一信号输入端IN-PUT1、第二信号输入端IN-PUT2所输入的信号给上拉控制节点PU充电；
输出上拉阶段：上拉模块根据上拉控制节点PU的电位和第一时钟信号输入端CK1所输入的信号将信号输出端OUT-PUT输出的信号拉高；
输出复位阶段：第一下拉控制模块用于根据正向扫描控制信号输入端CN、反向扫描信号输入端、第一信号输入端IN-PUT1、第二信号输入端IN-PUT2所输入的信号将下拉控制节点PD的电位拉高，并通过下拉模块将信号输出端OUT-PUT的电位拉低；
输出下拉阶段，第二拉控制模块根据时钟控制信号输入端所输入的信号将下拉控制节点PD的电位上拉，并通过下拉控制节点PD的电位控制下拉模块将信号输出端OUT-PUT的输出持续拉低。
具体的，结合图4正向扫描时的时序图，对上述实施方式图3所示的移位寄存器单元驱动方法及工作状态进行详细的描述。
预充阶段(a)：正向扫描控制信号输入端CN所输入的信号为高电平，反向扫描控制信号输入端CNB所输入的信号为低电平，第一信号输入端IN-PUT1输入其上一级移位寄存器单元的信号输出端OUT-PUT(N-1)的输出的信号，第二信号输入端IN-PUT2输入其下一级移位寄存器单元的信号输出端OUT-PUT(N+1)的输出的信号，第一时钟信号输入端CK1所输入的信号为低电平，第二时钟信号输入端CK2所输入的信号为低电平；此时其上一级移位寄存器单元的信号输出端OUT-PUT(N-1)的输出的信号为高电平，其下一级移位寄存器单元的信号输出端OUT-PUT(N+1)的输出的信号为低电平；故第一晶体管T1打开，第二晶体管T2关闭，上拉控制节点PU的电位被充电至高电位；同时，第四晶体管T4打开，第五晶体管T5、第六晶体管T6关闭，因此下拉控制节点PD的电位为低电位；由于上拉控制节点PU的电位为高电位，第三晶体管T3打开，信号输出端OUT-PUT输出低电位，第一存储电容C1两端的电压差为VGH-VGL。
输出上拉阶段(b)：本级移位寄存器单元的上一级移位寄存器单元的信号输出端OUT-PUT(N-1)的输出的信号为低电平，下一级移位寄存器单元的信号输出端OUT-PUT(N+1)的输出的信号为低电平，也即第一信号输入端IN-PUT1和第二信号输入端IN-PUT2所输入的信号均为低电平，第一时钟信号输入端CK1输入高电平，第二时钟信号输入端CK2输入低电平；此时第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5及第六晶体管T6均关闭，第三晶体管T3开启，因此信号输出端OUT-PUT输出高电平信号，也即信号输出端OUT-PUT的电位被拉高，同时由于输出端输出高电平信号，因此第九晶体管T9开启，故下拉控制节点PD的电位被低，而由于下拉控制节点PD的被拉低，第七晶体管T7和第八晶体管T8均处于关闭状态，因此不会影响信号输出的输出，与此同时由于第一电容的自举作用，上拉控制节点PU的电位被耦合至更高的电位，即2VGH-VGL。
输出复位阶段(c)：本级移位寄存器单元的上一级移位寄存器单元的信号输出端OUT-PUT(N-1)的输出的信号为低电平，下一级移位寄存器单元的信号输出端OUT-PUT(N+1)的输出的信号为高电平，也即第一信号输入端IN-PUT1所输入的信号均低电平，第二信号输入端IN-PUT2所输入的信号为高电平，第一时钟信号输入端CK1输入的信号由高电平变为低电平，第二时钟信号输入端CK2输入的信号仍为低电平，此时第五晶体管T5打开，下拉控制节点PD的电位被拉高，因此，第七晶体管T7和第八晶体管T8被打开，此时上拉控制节点PU和信号输出端OUT-PUT的电位被拉低，实现对下拉控制节点PD和信号输出端OUT-PUT的输出的复位。
输出下拉阶段(d)：本级移位寄存器单元的上一级移位寄存器单元的信号输出端OUT-PUT(N-1)的输出的信号为低电平，下一级移位寄存器单元的信号输出端OUT-PUT(N+1)的输出的信号为低电平，也即第一信号输入端IN-PUT1和第二信号输入端IN-PUT2所输入的信号均为低电平，第一时钟信号输入端CK1输入低电平，第二时钟信号输入端CK2输入低电平；此时第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5及第六晶体管T6均关闭；第九晶体管T9被打开，因此下拉控制节点PD被充电至高电位，故第七晶体管T7和第八晶体管T8被打开，同时上拉控制节点PU和信号输出端OUT-PUT的电位持续被拉低。
在以后的时刻中，由于第二存储电容C2的存在将持续维持下拉控制节点PD的电位，直至下一帧画面时刻的到来，因此上拉控制节点PU和信号输出端OUT-PUT持续输出点电平信号。
同理，结合图5反向扫描的时序图，对上述图3所示的实施方式的移位寄存器单元的驱动方法及工作状态进行详细的描述。
预充阶段(a)：正向扫描控制信号输入端CN所输入的信号为低电平，反向扫描控制信号输入端CNB所输入的信号为高电平，第一信号输入端IN-PUT1输入其上一级移位寄存器单元的信号输出端OUT-PUT(N-1)的输出的信号，第二信号输入端IN-PUT2输入其下一级移位寄存器单元的信号输出端OUT-PUT(N+1)的输出的信号，第一时钟信号输入端CK1和第二时钟信号输入端CK2所输入的信号均为低电平；此时由于其上一级移位寄存器单元的信号输出端OUT-PUT(N-1)的输出的信号为低电平，其下一级移位寄存器单元的信号输出端OUT-PUT(N+1)的输出的信号为高电平；故第二晶体管T2打开，第一晶体管T1关闭，上拉控制节点PU的电位被充电至高电位；同时，第五晶体管T5打开，第四晶体管T4、第六晶体管T6关闭，因此下拉控制节点PD的电位为低电位；由于上拉控制节点PU的电位为高电位，第三晶体管T3打开，信号输出端OUT-PUT输出低电位，第一存储电容C1两端的电压差为VGH-VGL。
输出上拉阶段(b)：本级移位寄存器单元的上一级移位寄存器单元的信号输出端OUT-PUT(N-1)的输出的信号为低电平，下一级移位寄存器单元的信号输出端OUT-PUT(N+1)的输出的信号为低电平，也即第一信号输入端IN-PUT1和第二信号输入端IN-PUT2所输入的信号均为低电平，第一时钟信号输入端CK1输入高电平，第二时钟信号输入端CK2输入低电平；此时第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5及第六晶体管T6均关闭，由于第一存储电容C1放电，第三晶体管T3开启，因此信号输出端OUT-PUT输出高电平信号，也即信号输出端OUT-PUT的电位被拉高，同时由于信号输出端OUT-PUT输出高电平信号，因此第六晶体管T6开启，故下拉控制节点PD的电位被低，而由于下拉控制节点PD的被拉低，第七晶体管T7和第八晶体管T8均处于关闭状态，因此不会影响信号输出端OUT-PUT的输出，与此同时由于第一电容C1的自举作用，上拉控制节点PU的电位被耦合至更高的电位，即2VGH-VGL。
输出复位阶段(c)：本级移位寄存器单元的上一级移位寄存器单元的信号输出端OUT-PUT(N-1)的输出的信号为高电平，下一级移位寄存器单元的信号输出端OUT-PUT(N+1)的输出的信号为低电平，也即第一信号输入端IN-PUT1所输入的信号均高电平，第二信号输入端IN-PUT2所输入的信号为低电平，第一时钟信号输入端CK1输入的信号由高电平变为低电平，第二时钟信号输入端CK2输入的信号仍为低电平，此时第四晶体管T4打开，下拉控制节点PD的电位被拉高，因此，第七晶体管T7和第八晶体管T8被打开，此时上拉控制节点PU和信号输出端OUT-PUT的电位被拉低，实现对下拉控制节点PD和信号输出端OUT-PUT的输出的复位。
输出下拉阶段(d)：本级移位寄存器单元的上一级移位寄存器单元的信号输出端OUT-PUT(N-1)的输出的信号为低电平，下一级移位寄存器单元的信号输出端OUT-PUT(N+1)的输出的信号为低电平，也即第一信号输入端IN-PUT1和第二信号输入端IN-PUT2所输入的信号均为低电平，第一时钟信号输入端CK1输入低电平，第二时钟信号输入端CK2输入低电平；此时第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5及第六晶体管T6均关闭；第九晶体管T9被打开，因此下拉控制节点PD被充电至高电位，故第七晶体管T7和第八晶体管T8被打开，因此上拉控制节点PU和信号输出端OUT-PUT的电位持续被拉低。
在以后的时刻中，由于第二存储电容C2的存在将持续维持下拉控制节点PD的电位，直至下一帧画面时刻的到来，因此上拉控制节点PU和信号输出端OUT-PUT持续输出点电平信号。
如图6所示，作为本实施例的另一优选实施方式，与上述实施方式大致相同，区别仅在于第二下拉控制模块的组成是不同。其中，所述时钟控制信号输入端包括：第三时钟信号输入端CK3和第四时钟信号输入端CK4，所述第二下拉控制模块包括：第十晶体管T10、第十一晶体管T11、第十二晶体管T12，以及第十三晶体管T13；其中，所述第十晶体管T10的第一极连接第三时钟信号输入端CK3，第二极连接第十二晶体管T12的控制极，控制极连接正向扫描控制信号输入端CN；第十一晶体管T11的第一极连接正向扫描控制信号输入端CN，第二极连接下拉控制节点PD；所述第十二晶体管T12的第一极连接第四时钟信号输入端CK4，第二极连接第十三晶体管T13的控制极，控制极连接反向扫描控制信号输入端CNB；所述第十三晶体管T13的第一极连接反向扫描控制信号输入端CNB，第二极连接下拉控制节点PD。
如图7所示，作为本实施例的再一优选实施方式，与上述实施方式大致相同，区别也仅在于第二下拉控制模块的组成是不同。所述时钟控制信号输入端包括：第三时钟信号输入端CK3和第四时钟信号输入端CK4，所述第二下拉控制模块包括：第十晶体管T10、第十二晶体管T12，以及第十四晶体管T14；其中，所述第十晶体管T10的第一极连接第三时钟信号输入端CK3，第二极连接第十四晶体管T14的控制极，控制极连接正向扫描控制信号输入端CN；所述第十二晶体管T12的第一极连接第四时钟信号输入端CK4，第二极连接第十四晶体管T14的控制极，控制极连接反向扫描控制信号输入端CNB；所述第十四晶体管T14的第一极连接高电位端VGH，第二极连接下拉控制节点PD。
上述的两种实现方式，与上述的第一种实施方式大致相同，原理相似，因此不再详细阐述。
实施例2：
本实施例提供一种栅极驱动电路，其多个级联包括实施例1中所述的移位寄存器单元。其中，每一级移位寄存器单元的第一信号输入端IN-PUT1连接其上一级移位寄存器单元的信号输出端OUT-PUT(N-1)，第二信号输入端IN-PUT2连接其下一级移位寄存器单元的信号输出端OUT-PUT(N-1)。
其中，第一极移位寄存器单元的第一信号输入端IN-PUT1和最后一级移位寄存器单元的第二信号输入端IN-PUT1所输入的信号为帧开启信号STV。
如图8所示的栅极驱动电路，图9和图10分别为该栅极驱动电路正向扫描和反向扫描时的时序图，且从图中可以得知，该栅极驱动电路采用四个时钟控制信号进行控制，其中任意两相邻的移位寄存器单元中的一者的第一时钟信号输入端CK1和第二时钟信号输入端CK2分别输入第一时钟信号CK1'和第三时钟信号CK3'，另一者的第一时钟信号输入端CK1和第二时钟信号输入端CK2分别输入第二时钟信号CK2'和第四时钟信号CK4'。由于该栅极驱动线路采用四个时钟信号来控制，因此可以提高显示面板的分辨率。
需要说明的是，图8中，每个移位寄存器的信号输出端OUTPUT_m所输出的信号分别用于驱动与其对应的栅线Gn，因此图9和图10中的每个栅线的时序也就是与其对应的信号输出端所输出的信号的时序。且移位寄存器单元的级联方式并不限于上述一种。
实施例3：
本实施例中还提供了一种显示装置，其包括上述的栅极驱动电路。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
由于本实施例的显示装置包括上述的栅极驱动电路，故可以实现超窄边框设计。
当然，本实施例的显示装置中还可以包括其他常规结构，如显示驱动单元等。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (13)

1.一种移位寄存器单元，其特征在于，包括：预充复位模块、上拉模块、下拉模块、第一下拉控制模块，以及第二下拉控制模块；其中，
所述预充复位模块，连接正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端，以及上拉控制节点，用于根据正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端所输入的信号将上拉控制节点的电位进行充电或复位；
所述上拉模块，连接上拉控制节点、第一时钟信号输入端、信号输出端，用于根据上拉控制节点的电位和第一时钟信号输入端所输入的信号将信号输出端的电位上拉；
所述第一下拉控制模块，连接下拉控制节点、正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端，以及第二信号输入端，用于根据正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端所输入的信号将控制下拉控制节点的电位；
所述第二下拉控制模块，连接下拉控制节点、时钟控制信号输入端，用于根据时钟控制信号输入端所输入的信号控制下拉控制节点的电位；
所述下拉模块，连接下拉控制节点、上拉控制节点，以及信号输出端，用于根据下拉控制节点的电位将上拉控制节点的电位和信号输出端的电位下拉。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述预充复位模块包括：第一晶体管和第二晶体管；其中，
所述第一晶体管的第一极连接正向扫描控制信号输入端，第二极连接上拉控制节点，控制极连接第一信号输入端；
所述第二晶体管的第一极连接上拉控制节点，第二极连接反向扫描控制信号输入端，控制极连接第二信号输入端。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括：第三晶体管和第一存储电容；其中，
所述第三晶体管的第一极连接第一时钟信号输入端，第二极连接信号输出端，控制极连接上拉控制节点；
所述第一存储电容的第一端连接上拉控制节点，第二端连接信号输出端。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉控制模块包括：第四晶体管和第五晶体管；其中，
所述第四晶体管的第一极连接下拉控制节点，第二极连接反向扫描控制信号输入端，控制极连接第一信号输入端；
所述第五晶体管的第一极连接下拉控制节点，第二极连接正向扫描控制信号输入端，控制极连接第二信号输入端。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述时钟控制信号输入端为：第二时钟信号输入端，所述第二下拉控制模块包括：第六晶体管，
所述第六晶体管的第一端连接高电位端，第二端连接下拉控制节点，控制极连接第二时钟信号输入端。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述时钟控制信号输入端包括：第三时钟信号输入端和第四时钟信号输入端，所述第二下拉控制模块包括：第十晶体管、第十一晶体管、第十二晶体管，以及第十三晶体管；其中，
所述第十晶体管的第一极连接第三时钟信号输入端，第二极连接第十二晶体管的控制极，控制极连接正向扫描控制信号输入端；
第十一晶体管的第一极连接正向扫描控制信号输入端，第二极连接下拉控制节点；
所述第十二晶体管的第一极连接第四时钟信号输入端，第二极连接第十三晶体管的控制极，控制极连接反向扫描控制信号输入端；
所述第十三晶体管的第一极连接反向扫描控制信号输入端，第二极连接下拉控制节点。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述时钟控制信号输入端包括：第三时钟信号输入端和第四时钟信号输入端，所述第二下拉控制模块包括：第十晶体管、第十二晶体管，以及第十四晶体管；其中，
所述第十晶体管的第一极连接第三时钟信号输入端，第二极连接第十四晶体管的控制极，控制极连接正向扫描控制信号输入端；
所述第十二晶体管的第一极连接第四时钟信号输入端，第二极连接第十四晶体管的控制极，控制极连接反向扫描控制信号输入端；
所述第十四晶体管的第一极连接高电位端，第二极连接下拉控制节点。
8.根据权利要1所述的移位寄存器单元，其特征在于，所述下拉模块包括：第七晶体管、第八晶体管，以及第二存储电容；其中，
所述第七晶体管的第一极连接上拉控制节点，第二极连接低电位端，控制极连接下拉控制节点；
所述第八晶体管的第一极连接信号输入端，第二极连接低电位端，控制极连接下拉控制节点；
所述第二存储电容的第一端连接下拉控制节点，第二端连接低电位端。
9.根据权利要求8所述的移位寄存器单元，其特征在于，所述下拉模块还包括：第九晶体管，
所述第九晶体管的第一极连接下拉控制节点，第二极连接低电位端，控制极连接信号输出端。
10.根据权利要求8或9所述的寄存器单元，其特征在于，所述下拉模块还包括：第十五晶体管；
所述第十五晶体管的第一极连接所述预充复位模块，第二极连接上拉控制节点，控制极连接高电位端。
11.一种移位寄存器单元的驱动方法，其特征在于，包括：
预充阶段：预充复位模块根据正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端所输入的信号给上拉控制节点充电；
输出上拉阶段：上拉模块根据上拉控制节点的电位和第一时钟信号输入端所输入的信号将信号输出端输出的信号拉高；
输出复位阶段：第一下拉控制模块用于根据正向扫描控制信号输入端、反向扫描信号输入端、第一信号输入端、第二信号输入端所输入的信号将下拉控制节点的电位拉高，并通过下拉控制模块将信号输出端的电位拉低；
输出下拉阶段，第二下拉控制模块根据时钟控制信号输入端所输入的信号将下拉控制节点的电位上拉，并通过下拉控制节点的电位控制下拉模块将信号输出端的输出持续拉低。
12.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括多个级联的移位寄存器单元，所述移位寄存器单元为权利要求1-10中任意一项所述的移位寄存器单元。
13.一种显示装置，其特征在于，所述显示装置包括权利要求12所述的栅极驱动电路。
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