CN109147637A - 移位寄存器及包括其的显示装置 - Google Patents

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Abstract

公开了一种稳定地输出信号的移位寄存器和包括该移位寄存器的显示装置。该移位寄存器可以包括多个级，每个级包括基于第一输入信号至第三输入信号和晶体管偏移电压来控制第一节点的电压的第一节点控制器。第一节点控制器可以包括被提供有晶体管偏移电压和第二输入信号中的至少之一的连接节点，并且该连接节点根据第三输入信号预先充载有晶体管偏移电压。

Description

移位寄存器及包括其的显示装置
相关申请的交叉引用
本申请要求于2017年6月15日提交的韩国专利申请No.10-2017-0075724的权益，通过引用将其如同在本文中完全阐述的那样并入本文。
技术领域
本公开涉及一种移位寄存器以及包括该移位寄存器的显示装置。
背景技术
近来，随着多媒体的发展，显示装置的重要性日益增加。因此，诸如液晶显示(LCD)装置、有机发光显示装置和发光二极管显示装置的平板显示装置正被实际使用。平板显示装置中的LCD装置和有机发光显示装置具有良好的特性，例如薄、轻且低功耗，因此正被广泛用作电视(TV)、笔记本计算机、监视器以及诸如电子笔记本、电子书、便携式多媒体播放器(PMP)、导航设备、超级移动个人计算机(PC)、移动电话、智能手机、智能手表、平板个人计算机(PC)、手表电话和移动通信终端的便携式电子设备的显示屏。
LCD装置和有机发光显示装置均包括：显示面板，该显示面板包括多条数据线、多条扫描线以及连接至相应的数据线和相应的栅极线的多个像素；数据驱动电路，其向数据线提供数据信号；以及扫描驱动电路，其包括向扫描线提供扫描脉冲的移位寄存器。
与从扫描驱动电路通过相应的扫描线提供的扫描脉冲同步地从数据驱动电路通过相应的数据线向多个像素中的每个像素提供数据信号，并且多个像素中的每个像素显示与数据信号对应的图像。
图1是示意性地示出相关技术的移位寄存器中的一个级的电路图。
参照图1，相关技术的级包括充载单元10、重置单元30、反相器单元50和输出单元70。
充载单元10包括基于启动信号VST将电压充载到第一节点Q的第1-1至第1-3晶体管T11至T13。
第1-1晶体管T11和第1-2晶体管T12串联连接至第一节点Q。第1-1晶体管T11和第1-2晶体管T12根据启动信号VST同时导通，并且将启动信号VST充载至第一节点Q。
第1-3晶体管T13基于第一节点Q的电压而导通，并且将晶体管偏移电压Vd提供给在第1-1晶体管T11和第1-2晶体管T12之间的连接节点Nc。
重置单元30配置有第二晶体管T2，第二晶体管T2根据重置信号RST导通并将第一节点Q的电压重置到第一低电平电源VSS1的电压电平。
反相器单元50连接在第一节点Q与第二低电平电源VSS2之间。反相器单元50基于第一节点Q的电压将第二节点QB的电压控制为与第一节点Q的电压相反的电压。
输出单元70包括上拉晶体管Tu和下拉晶体管Td，上拉晶体管Tu根据第一节点Q的电压输出时钟信号CLK作为扫描信号SS的高电平电压，下拉晶体管Td根据第二节点QB的电压输出第三低电平电压VSS3的电压电平作为扫描信号SS的低电平电压。
在该级中，下面将描述由启动信号VST引起的第一节点Q的电压的变化。
首先，在启动信号VST的高时段(或高电平时段)期间，第一节点Q被充载有通过第1-1晶体管T11和第1-2晶体管T12提供的启动信号VST的高电平电压。此时，连接节点Nc被充载有与在饱和区中工作的第1-1晶体管T11的栅极电压与阈值电压之间的电压差对应的电压，并且第一节点Q的电压基于第1-2晶体管T12的阈值电压的影响被设定为低于连接节点Nc的电压的电压。例如，当第1-1晶体管T11的阈值电压是5V，晶体管偏移电压Vd和启动信号VST的高电平电压二者都是25V，并且启动信号VST的高时段非常短时，连接节点Nc的电压可以被设定为18V(理论上，20V)，并且第一节点Q的电压可以通过连接节点Nc的电压被限制到18V。
随后，如果启动信号VST变为低时段(或低电平时段)，则第1-2晶体管T12通过启动信号VST的低电平电压而截止。此时，第1-3晶体管T13基于第一节点Q的电压而导通，并将晶体管偏移电压Vd提供给连接节点Nc。因此，因启动信号VST的低电平电压而截止的第1-2晶体管T12被置于完全截止状态，因为第1-2晶体管T12的栅极电压与第一节点Q和连接节点Nc中的每个的电压相比相对较低，由此防止第一节点Q的电压泄漏。
在该级中，由于防止了第一节点Q的电压泄漏，所以扫描信号更稳定地输出。
然而，设置在该级中的第一节点Q的电压受到设置在充载单元10中的连接节点Nc的电压的限制，并且连接节点Nc的电压受到设置在充载单元10中的第1-1晶体管T11的阈值电压的限制。因此，如果第1-1晶体管T11的阈值电压高，则第一节点Q的充载电压降低，由此，扫描信号的输出特性降低，因此扫描信号不能稳定地输出。
因此，在相关技术的移位寄存器中，如果设置在各级的充载单元10中的第1-1晶体管T11的阈值电压增加，则第一节点Q的电压充载特性降低，由此，扫描信号的输出特性降低。出于该原因，扫描信号不能稳定输出。
此外，在相关技术的移位寄存器中，与充载单元10类似，各级的重置单元30配置有第1-1至第1-3晶体管，因此提供使因重置信号RST的低电平电压而截止的第1-2晶体管完全截止，来另外防止第一节点Q的电压通过重置单元30泄漏。然而，在这种情况下，为了防止第一节点Q的电压泄漏，由于将第1-3晶体管添加到各级的充载单元10和重置单元30中的每个，因此各级的晶体管的数量增加，并且电路变得复杂。
发明内容
因此，本公开旨在提供一种移位寄存器和包括该移位寄存器的显示装置，其基本上消除了由于相关技术的限制和缺点而导致的一个或多个问题。
本公开的一方面旨在提供一种稳定地输出信号的移位寄存器以及包括该移位寄存器的显示装置。
本公开的其他优点和特征将部分地在下面的描述中阐述，并且对于本领域普通技术人员，在研究以下内容时将部分地变得明显，或者可以从本公开的实践中获知。本公开的目的和其他优点可以通过所撰写的说明书及其权利要求书以及附图中具体指出的结构来实现和获得。
为了实现这些和其他优点并且根据本公开的目的，如在本文中实施和广泛描述的，提供了一种包括多个级的移位寄存器，每个级包括基于第一输入信号至第三输入信号和晶体管偏移电压控制第一节点的电压的第一节点控制器，其中，第一节点控制器可以包括连接节点，该连接节点被提供有晶体管偏移电压和第二输入信号中的至少之一，并且根据第三输入信号预先充载有晶体管偏移电压。
在本公开的另一方面，提供了一种包括多个级的移位寄存器，每个级包括控制第一节点的电压的第一节点控制器，其中，第一节点控制器可以包括连接节点和传输晶体管，传输晶体管包括双栅极结构并在连接节点与第一节点之间形成电流路径。
在本公开的另一方面中，提供了一种显示装置，其包括：扫描驱动电路，其包括移位寄存器，用于向设置在包括多个像素的像素阵列部分中的多条扫描线中的每条扫描线提供扫描信号，其中，移位寄存器可以包括多个级，每个级包括基于第一输入信号至第三输入信号和晶体管偏移电压来控制第一节点的电压的第一节点控制器，并且第一节点控制器可以包括连接节点，该连接节点被提供有晶体管偏移电压和第二输入信号中的至少之一，并且根据第三输入信号预先充载有晶体管偏移电压。
在本公开的另一方面中，提供了一种显示装置，其包括：扫描驱动电路，其包括移位寄存器，用于将扫描信号提供给设置在包括多个像素的像素阵列部分中的多条扫描线中的每条扫描线，其中，移位寄存器可以包括多个级，每个级包括控制第一节点的电压的第一节点控制器，并且第一节点控制器可以包括连接节点和传输晶体管，传输晶体管包括双栅极结构并且在连接节点与第一个节点之间形成电流路径。
应当理解，本公开的前述一般描述和以下详细描述都是示例性和说明性的，并且旨在提供对所要求保护的本公开的进一步说明。
附图说明
所包括的附图用于提供对本公开的进一步理解并且被并入本申请且构成本申请的一部分，附图示出了本公开的实施方式，并且与说明书一起用于说明本公开的原理。在附图中：
图1是示意性示出相关技术的移位寄存器中的一个级的电路图；
图2是示意性地示出根据本公开的实施方式的移位寄存器的图；
图3是用于描述根据图2中所示的实施方式的级的电路图；
图4A和图4B是用于描述图3中所示的第二节点控制器的配置的电路图；
图5是图3中所示的级的驱动波形图；
图6是用于描述根据图2中所示的实施方式的级的电路图；
图7A至图7C是用于描述图6中所示的噪声去除单元的配置的电路图；
图8至图10是用于描述根据图2中所示的实施方式的级的电路图；
图11是用于描述图10中所示的级的修改实施方式的电路图；
图12是用于描述根据图2中所示的实施方式的级的电路图；
图13是用于描述图12中所示的级的修改实施方式的电路图；
图14是示意性地示出图12或13中所示的传输晶体管的结构的截面图；以及
图15是示意性地示出根据本公开的实施方式的显示装置的图。
具体实施方式
现在将详细参考本公开的示例性实施方式，其示例在附图中示出。在可能的情况下，在附图通篇中将使用相同的附图标记来表示相同或相似的部分。
通过参照附图描述的以下实施方式将阐明本公开的优点和特征及其实现方法。然而，本公开可以以不同形式来实施，并且不应该被解释为限于在此阐述的实施方式。相反，提供这些实施方式是为了使本公开是全面和完整的，并且将本公开的范围充分地传达给本领域技术人员。此外，本公开仅由权利要求的范围限定。
用于描述本公开的实施方式的附图中公开的形状、尺寸、比率、角度和数值仅仅是示例，因此，本公开不限于所示出的细节。相同的附图标记通篇表示相同的元件。在以下描述中，当相关的已知技术的详细描述被确定为不必要地模糊本公开的重点时，将省略详细描述。
在使用本说明书中描述的“包括”，“具有”和“包含”的情况下，除非使用“仅”，否则可以添加另外的部分。单数形式的术语可以包括复数形式，除非另有所指。
在解释要素时，尽管没有明确的描述，但是该要素被解释为包括误差范围。
在描述位置关系时，例如，当两个部分之间的位置关系被描述为“在...上”，“在...上方”，“在...下”和“紧接”时，除非使用“刚好”'或“直接”，否则在两部分之间可以设置有一个或更多个其他部分。
在描述时间关系时，例如，当时间顺序被描述为“在...之后”，“随后”，“接下来”和“在…前”时，除非使用“刚好”'或“直接”，否则可以包括不连续的情况。
应该理解，虽然在本文中可以使用术语“第一”，“第二”等来描述各个元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件进行区分。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
术语“至少一个”应理解为包括相关联的所列项中的一个或更多个的任何和所有组合。例如，“第一项、第二项和第三项中的至少一个”的含义表示从第一项、第二项和第三项中的两个或更多个提出的所有项的组合以及第一项、第二项或第三项。
如本领域技术人员可以充分理解的，本公开的各种实施方式的特征可以部分地或全部地结合或彼此组合，并且可以以多种方式彼此互操作并且在技术上驱动。本公开的实施方式可以彼此独立地实施，或者可以以相互依赖的关系一起实施。
在下文中，将参考附图详细描述根据本公开的移位寄存器和包括其的显示装置的示例性实施方式。在说明书中，在为每个附图中的元件添加附图标记时，应该注意的是，在可能的情况下，对于元件使用已被用于表示其他附图中的相同元件的相同附图标记。
图2是示意性示出根据本公开的实施方式的移位寄存器710的图。
参照图2，根据本公开的实施方式的移位寄存器710可以包括级电路单元711、时钟线部分713和电力线部分715。
级电路单元711可以包括分别连接至多个输出端子Vout的多个级ST1至STm。
多个级ST1至STm中的每个可以响应于从前级中的一个级提供的输出信号而被使能，并且可以响应于从后级中的一个级提供的输出信号而被重置。在这种情况下，第一级ST1可以被提供有来自外部的启动信号，而非来自前级的中的一个级的输出信号。最后的级STm可以被提供有来自外部的重置信号，而非来自后级中的一个级的输出信号。可选地，启动信号可以被依次提供给第一级至第三级，并且在这种情况下，重置信号可以被依次提供给第m级至第m-2级。结果，启动信号和重置信号中的每个可以基于移位寄存器的驱动方式被依次提供给两个或更多个级。
根据实施方式的多个级ST1至STm均可以包括多个晶体管。在此，多个晶体管均可以包括诸如氧化锌(ZnO)、氧化铟锌(InZnO)、氧化铟镓锌(InGaZnO4)等的氧化物半导体层，但是不限于此，除了氧化物半导体层之外，多个晶体管均可以包括硅或本领域技术人员公知的有机材料。另外，多个晶体管均可以是薄膜晶体管(TFT)。
时钟线部分713可以包括多条时钟信号线，将来自外部控制电路或时钟发生器的、具有依次延迟的相位的多个时钟信号提供给所述多条时钟信号线。多条时钟信号线可以选择性地连接至多个级ST1至STm中的每个，并且可以向多个级ST1至STm中的每个提供至少一个时钟信号，以匹配移位寄存器的驱动方式。
根据实施方式的时钟线部分713可以包括多条扫描时钟信号线，所述多条扫描时钟信号线分别接收从外部控制电路或时钟发生器提供的多个扫描时钟信号。
多个扫描时钟信号中的每个可以包括以特定间隔重复的第一时段和第二时段。在此，第一时段可以具有用于使晶体管导通的电压电平，并且第二时段可以具有用于使晶体管截止的电压电平。多个扫描时钟信号的第一时段可以依次移位，并且相邻的扫描时钟信号中的至少一些可以交叠。例如，多个扫描时钟信号中的每个的第一时段可以以显示面板的一个水平时段为单位移位，但是可以以多种方式设置而不限于此。另外，相邻扫描时钟信号中的第一时段可以交叠其三分之一(1/3)，但是也可以交叠其一半(1/2)到四分之一(1/4)而不限于此。
根据实施方式的时钟线部分713还可以包括多条进位时钟信号线，所述多条进位时钟信号线分别接收从外部控制电路或时钟发生器提供的多个进位时钟信号。
根据实施方式的多个进位时钟信号中的每个可以具有与多个扫描时钟信号中的每个的相位相同的相位。
根据实施方式的多个进位时钟信号中的每个可以以一对一关系与多个扫描时钟信号中的相应扫描时钟信号的第一时段交叠，并且第一时段的时长可以比交叠的扫描时钟信号的第一时段长。
电力线部分715可以向多个级提供在多个级中的每个级中选择性地输出扫描时钟信号和栅极截止电压所需的各种电力。根据实施方式的电力线部分715可以包括多条电力线，将来自外部控制电路或电源电路的至少一个晶体管偏移电压、至少一个驱动电压(或驱动电源)、至少一个重置电压(或重置电源)、以及至少一个栅极截止电压(或栅极截止电源)提供给所述多条电力线。
图3是用于描述根据图2中所示的实施方式的级的电路图，并且示出了多个级中的第n级的配置。在图3中，示出了每个晶体管被配置为N型沟道晶体管，但是根据本公开的晶体管不限于N型沟道晶体管。在其他实施方式中，每个晶体管可以被配置为P型沟道晶体管。
参照图3，根据本实施方式的级STn可以包括输出部OP、第一节点控制器NC1和第二节点控制器NC2。
输出部OP可以基于第一节点Q的电压和第二节点QB的电压将扫描时钟信号sCLK或栅极截止电压Voff输出到输出端子Vout。
根据实施方式的输出部OP可以包括上拉晶体管Tu和下拉晶体管Td。
上拉晶体管Tu可以根据第一节点Q的电压将通过多条扫描时钟信号线之一提供的扫描时钟信号sCLK输出到输出端子Vout。根据实施方式的上拉晶体管Tu可以包括连接至第一节点Q的栅电极，连接至输出节点No的源电极以及连接至扫描时钟信号线的漏电极。上拉晶体管Tu可以基于第一节点Q的电压而导通，并且可以通过输出节点No将扫描时钟信号sCLK输出到输出端子Vout，作为扫描信号的栅极导通电压。扫描信号的栅极导通电压可以被提供至显示装置的扫描线，并且同时可以作为启动信号被提供给后级中的一个级。
下拉晶体管Td可以根据第二节点QB的电压将通过与栅极截止电压对应的输入端子提供的栅极截止电压Voff输出到输出端子Vout。可选地，下拉晶体管Td可以被限定为用于根据第二节点QB的电压将输出端子Vout的电压释放至栅极截止电压的电压电平的元件。根据实施方式的下拉晶体管Td可以包括连接至第二节点QB的栅电极、连接至输出节点No的源电极和连接至与栅极截止电压对应的输入端子的漏电极。下拉晶体管Td可以基于第二节点QB的电压而导通，并且可以通过输出节点No将栅极截止电压Voff输出到输出端子Vout，作为扫描信号的栅极截止电压。
第一节点控制器NC1可以基于第一输入信号IS1至第三输入信号IS3和晶体管偏移电压Vd1来设定第一节点Q的电压，并且可以基于第四输入信号IS4来重置第一节点Q的电压。在这种情况下，根据本公开的第一节点控制器NC1可以包括连接节点Nc，连接节点Nc被提供有晶体管偏移电压Vd1和第二输入信号IS2中的至少之一，并且根据第三输入信号IS3被预先充载有晶体管偏移电压Vd1。
根据实施方式的第一输入信号IS1可以是相对于第n级的第n-2级的输出信号，第二输入信号IS2可以是与第一输入信号IS1相同的第n-2级的输出信号，第三输入信号IS3可以是包括在相对于第n级的第n-1级中的第一节点Q的电压，并且第四输入信号IS4可以是相对于第n级的第n+3级的输出信号。也就是说，第一输入信号IS1和第二输入信号IS2中的每个可以是相对于第n级的第二前级的输出信号，并且在这种情况下，与第一输入信号IS1对应的输入端子和与第二输入信号IS2对应的输入端子可以彼此电连接并且可以通过一条连接线电连接至第二前级的输出端子Vout。第三输入信号IS3可以是相对于第n级的第一前级中设置的第一节点Q的电压，并且在这种情况下，与第三输入信号IS3对应的输入端子可以电连接至第一前级的第一节点Q。第四输入信号IS4可以是相对于第n级的第三后级(第n+3级)的输出信号，并且在这种情况下，与第四输入信号IS4对应的输入端子可以电连接至第n+3级的输出端子Vout。
根据实施方式的晶体管偏移电压Vd1可以具有等于或高于第二输入信号IS2的电压电平的电压电平。也就是说，晶体管偏移电压Vd1可以具有等于或高于第二输入信号IS2的第一时段的电压电平的电压电平。
根据实施方式的第三输入信号IS3可以包括递增变化的第一电压时段至第三电压时段。连接节点Nc的电压可以基于第三输入信号IS3的第一电压时段至第三电压时段以三步移位。也就是说，连接节点Nc可以在被充载第二输入信号IS2之前的时段期间根据第三输入信号IS3预先充载有晶体管偏移电压Vd1，然后，可以基于第三输入信号IS3递增充载有与第二输入信号IS2对应的电压和与晶体管偏移电压Vd1对应的电压中的每个。
例如，在本实施方式中，连接节点Nc的电压可以在第三输入信号IS3的第一电压时段期间从参考电压电平(或浮置电压电平)移位到低于晶体管偏移电压Vd1的第一电压电平。也就是说，连接节点Nc的电压可以在第三输入信号IS3的第一电压时段期间与第二输入信号IS2无关地预先充载有晶体管偏移电压Vd1。随后，连接节点Nc的电压可以在第三输入信号IS3的第二电压时段期间从第一电压电平移位到与第二输入信号IS2对应的电压电平的第二电压电平，并且在第三电压在第三输入信号IS3的第三电压时段期间，连接节点Nc的电压可以从第二电压电平移位到与第二输入信号IS2的电压电平对应的第三电压电平。在此，第一电压电平可以被限定为预充载电压(或第一步充载电压)，第二电压电平可以被限定为第二步充载电压，并且第三电压电平可以被限定为第三步充载电压。
在本实施方式中，由于连接节点Nc的电压以三步移位，所以第一节点Q的电压充载特性得到改善，因此，多个级ST1至STm中的每个可以稳定地输出信号。为此，提供给多个级ST1至STm中的每个的第一输入信号IS1至第三输入信号IS3以及它们之间的定时关系可以如下设置。
第三输入信号IS3可以包括与扫描时钟信号的第一时段所对应的第一输入信号IS1和第二输入信号IS2中的每个的第一时段交叠的时段。
第三输入信号IS3的第一电压时段可以与扫描时钟信号的第二时段所对应的第一输入信号IS1和第二输入信号IS2中的每个的第二时段交叠，并且可以不与第一输入信号IS1和第二输入信号IS2中的每个的第一时段交叠。
第三输入信号IS3的第二电压时段可以与第一输入信号IS1和第二输入信号IS2中的每个的第一时段交叠。
第三输入信号IS3的第三电压时段可以与第一输入信号IS1和第二输入信号IS2中的每个的第二时段以及第一时段的一部分交叠。也就是说，第三输入信号IS3的第三电压时段可以与提供给第n-1级(或第一前级)的输出部OP的扫描时钟信号sCLK交叠。另外，第三输入信号IS3的第三电压时段的一部分可以与从输出部OP输出的扫描时钟信号交叠。也就是说，从输出部OP输出的扫描时钟信号sCLK的第一时段可以与第三输入信号IS3的第三电压时段的一部分交叠。
此外，具有栅极导通电压电平的第三输入信号IS3可被设置为包括从输出部OP输出的扫描时钟信号(即，扫描时钟信号sCLK)的第一时段。另外，第一输入信号IS1和第二输入信号IS2中的每个可以被设置为不与从输出部OP输出的扫描时钟信号(即，扫描时钟信号sCLK)的第一时段交叠。
根据实施方式的第一节点控制器NC1可以包括用于设置第一节点Q的电压的电压设定单元NC1a和用于重置第一节点Q的电压的电压重置单元NC1b。
电压设定单元NC1a可以基于第一输入信号IS1至第三输入信号IS3以及晶体管偏移电压Vd1来设定第一节点Q的电压。电压设定单元NC1a可以包括第1-1晶体管T11、第1-2晶体管T12和第1-3晶体管T13。
第1-1晶体管T11可以响应于第一输入信号IS1在与第二输入信号IS2对应的输入端子与连接节点Nc之间形成电流路径。也就是说，第1-1晶体管T11可以响应于第一输入信号IS1将第二输入信号IS2提供至连接节点Nc。例如，第1-1晶体管T11可以包括连接至与第一输入信号IS1对应的输入端子的栅电极，连接至与第二输入信号IS2对应的输入端子的第一源/漏电极，以及连接至连接节点Nc的第二源/漏电极。在此，基于电流的方向，第1-1晶体管T11的第一源/漏电极和第二源/漏电极中的每个可以是源电极或漏电极。
第1-2晶体管T12可以响应于第一输入信号IS1在连接节点Nc与第一节点Q之间形成电流路径。也就是说，第1-2晶体管T12可以将连接节点Nc的电压提供至第一节点Q。例如，第1-2晶体管T12可以包括连接至与第一输入信号IS1对应的输入端子的栅电极，连接至连接节点Nc的第一源/漏电极，以及连接至第一节点Q的第二源/漏电极。在此，基于电流的方向，第1-2晶体管T12的第一源/漏电极和第二源/漏电极中的每个可以是源电极或漏电极。
第1-3晶体管T13可以响应于第三输入信号IS3在与晶体管偏移电压Vd1对应的输入端子与连接节点Nc之间形成电流路径，并且基于第三输入信号IS3可以在线性区域而不是常规饱和区域工作。例如，第1-3晶体管T13可以包括连接至与第三输入信号IS3对应的输入端子的栅电极，连接至与晶体管偏移电压Vd1对应的输入端子的第一源/漏电极，以及连接至连接节点Nc的第二源/漏电极。在此，基于电流的方向，第1-3晶体管T13的第一源/漏电极和第二源/漏电极中的每个可以是源电极或漏电极。第1-3晶体管T13可以响应于第三输入信号IS3将晶体管偏移电压Vd1提供至连接节点Nc，并因此防止第一节点Q的电压充载特性由于第1-1晶体管T11的阈值电压而降低，并且使截止的第1-2晶体管T12完全截止以防止第一节点Q的电压泄漏，由此稳定地维持由电压设定单元NC1a设定的第一节点Q的电压。
根据实施方式的第1-1晶体管T11和第1-2晶体管T12中的每个可以将用于设置第一节点1的电压的第二输入信号IS2传输到第一节点Q，因而，可以具有相对大的沟道尺寸。在这种情况下，第1-1晶体管T11和第1-2晶体管T12可以具有相同的沟道尺寸。第1-3晶体管T13可以增加第1-2晶体管T12的栅极电压与第一源/漏极电压之间的电压差，以使截止的第1-2晶体管T12完全截止，并且因此可以将晶体管偏移电压Vd1传输至连接节点Nc以用于防止第一节点Q的电压泄漏，从而第1-3晶体管T13可以具有与第1-1晶体管T11的沟道尺寸相比相对较小的沟道尺寸。
下面将描述电压设定单元NC1a的操作。
首先，如果第三输入信号IS3处于第一电压时段并且第一输入信号IS1和第二输入信号IS2中的每个都是栅极截止电压，则连接节点Nc可以被预先充载到第一电压电平，该第一电压电平低于通过因第三输入信号IS3而导通的第1-3晶体管T13提供的晶体管偏移电压Vd1。此时，通过基于第1-3晶体管T13的分压，连接节点Nc的电压可以具有比晶体管偏移电压Vd1低的第一电压电平。
随后，如果第三输入信号IS3处于第二电压时段并且第一输入信号IS1和第二输入信号IS2中的每个是栅极导通电压，则连接节点Nc的电压可以另外地充载有通过因第一输入信号IS1而导通的第1-1晶体管T11和第1-2晶体管T12提供的第二输入信号IS2所对应的电压，并且可以被移位(或增加)到第二电压电平，并且因此第一节点Q可以被移位(或增加)到连接节点Nc的电压。此时，由于连接节点Nc的预充载电压，第二输入信号IS2可以在相对短的时间内充载到连接节点Nc中。此外，连接节点Nc的电压可以具有与第1-1晶体管T11的栅极电压和阈值电压之间的电压差对应的电压电平，并且第一节点Q的电压可以受连接节点Nc的电压的限制。
随后，如果第三输入信号IS3处于第三电压时段中并且第一输入信号IS1和第二输入信号IS2中的每个在特定时段期间从栅极导通电压移位到栅极截止电压，则连接节点Nc的电压可以另外充载有通过因第三输入信号IS3而在一定程度上导通(或上拉)的第1-3晶体管T13提供的晶体管偏移电压Vd1，并且可以被移位(或增加)到第三电压电平，因此，第一节点Q可以被充载有与连接节点Nc的电压(第三电压电平)对应的电压。理论上，由于第1-3晶体管T13根据第三输入信号IS3在线性区域中操作，所以连接节点Nc的电压可以偏移(或增加)到晶体管偏移电压Vd1。
随后，如果第三输入信号IS3处于第三电压时段中，并且第一输入信号IS1和第二输入信号IS2中的每个都是栅极截止电压，则第1-1晶体管T11至第1-2晶体管T22中的每个可以通过第一输入信号IS1截止，并且因此连接节点Nc的电压可以浮置并保持在第三电压电平处。由于基于扫描时钟信号sCLK的自举，第一节点Q的电压可以改变(或增加)扫描时钟信号sCLK的电压电平。
随后，如果第三输入信号IS3处于第二电压时段并且第一输入信号IS1和第二输入信号IS2中的每个是栅极截止电压，则可以认为连接节点Nc的电压由于基于第三输入信号IS3的电压变化的耦合而略微移位(或减小)，但基本上保持在先前的电压电平处。另外，第一节点Q的电压可以保持在先前的电压电平处。
随后，如果第三输入信号IS3是栅极截止电压并且第一输入信号IS1和第二输入信号IS2中的每个是栅极截止电压，则第1-3晶体管T13因第三输入信号IS3而截止，并且因此，连接节点Nc的电压浮置并且被移位(或减小)到由于基于第三输入信号IS3的电压变化的耦合而引起的第三输入信号IS3的电压变化所对应的电压电平。另外，第一节点Q的电压可以保持在先前的电压电平处。
随后，基于电压重置单元NC1b的工作，连接节点Nc的电压和第一节点Q的电压可以被重置到第一重置电源VSS1的电压电平。
根据本实施方式的电压设定单元NC1a可以基于第三输入信号IS3通过使用在线性区域中工作的第1-3晶体管T13以三步来移位连接节点Nc的电压，并且因此，防止第一节点Q的电压充载特性由于第1-1晶体管T11的阈值电压而降低，并且使截止的第1-2晶体管T12完全截止以防止第一节点Q的电压泄漏，从而稳定地维持第一节点Q的电压。
电压重置单元NC1b可以响应于第四输入信号IS4在第一节点Q与第一重置电源VSS1之间形成电流路径(或释放路径)。根据实施方式的电压重置单元NC1b可以包括第二晶体管T2。
第二晶体管T2可以包括连接至与第四输入信号IS4对应的输入端子的栅电极，连接至第一节点Q的第一源/漏电极，以及连接至第一重置电源VSS1的第二源/漏电极。在此，基于电流的方向，第二晶体管T2的第一源/漏电极和第二源/漏电极均可以是源电极或漏电极。第二晶体管T2可以基于第四输入信号IS4导通，并且可以将第一节点Q连接至第一重置电源VSS1以重置(或初始化)第一节点Q的电压。在此，第一重置电源VSS1的电压电平可以是用于使晶体管截止的栅极截止电压电平或第一低电压电平，因此，第一重置电源VSS1可以被称为第一栅极截止电源或第一低电平电源。
根据实施方式的第二节点控制器NC2可以基于驱动电源VH和第二重置电源VSS2根据第一节点Q的电压来设置第二节点QB的电压，并且因此，可以将第二节点QB的电压控制为与第一节点Q的电压相反的电压。也就是说，第二节点控制器NC2可以基于第一节点Q的电压，将第二节点QB充载到驱动电源VH的电压电平，或者可以将第二节点QB的电压释放至第二重置电源VSS2。例如，当第一节点Q的电压由第一节点控制器NC1设定时，第二节点控制器NC2可以将第二节点QB的电压设置到第二重置电源VSS2的电压电平(栅极截止电压电平)。另一方面，当第一节点Q的电压被第一节点控制器NC1重置时，第二节点控制器NC2可以将第二节点QB的电压设置为驱动电源VH的电压电平(栅极导通电压电平)。在此，驱动电源VH的电压电平可以是用于使晶体管导通的栅极导通电压电平或高电压电平，并且因此，驱动电源VH可以被称为第一栅极导通电源或第一高电平电源。另外，第二重置电源VSS2的电压电平可以是用于使晶体管截止的栅极截止电压电平或第二低电压电平，因此，第二重置电源VSS2可以被称为第二栅极截止电源或第二低电平电源。
根据实施方式的第二节点控制器NC2可以配置有反相器电路，该反相器电路包括连接至第一节点Q的控制端子，连接至驱动电源VH的第一电力输入端子，连接至第二重置电源VSS2的第二电力输入端子，以及连接至第二节点QB的输出端子。
图4A和图4B是用于描述图3中所示的第二节点控制器的配置的电路图。
参照图3和图4A，根据实施方式的第二节点控制器NC2可以包括以二极管方式连接在驱动电源VH和第二节点QB之间的第一晶体管M1、以及根据第一节点Q的电压将第二重置电源VSS2连接至第二节点QB的第二晶体管M2。
第一晶体管M1可以通过从驱动电源VH提供的驱动电压而导通并且可以将驱动电压传输至第二节点QB，由此将第二节点QB的电压设置为驱动电源VH的电压电平(或者栅极导通电压电平)。
第二晶体管M2可以基于设置在第一节点控制器NC1中的第一节点Q的电压而导通或截止，并且当第二晶体管M2导通时，第二晶体管M2可以将第二节点QB的电压释放至第二重置电源VSS2，由此将第二节点QB的电压设置为第二重置电源VSS2的电压电平(或栅极截止电压电平)。
当第二晶体管M2基于第一节点Q的电压截止时，根据实施方式的第二节点控制器NC2可以通过因驱动电源VH而导通的第一晶体管M1将驱动电源VH的驱动电压充载到第二节点QB中，由此将第二节点QB的电压设置为驱动电源VH的电压电平(或栅极导通电压电平)。另一方面，当第二晶体管M2基于第一节点Q的电压而导通时，根据实施方式的第二节点控制器NC2可以通过导通的第二晶体管M2将第二节点QB的电压释放至第二重置电源VSS2，由此将第二节点QB的电压设置为第二重置电源VSS2的电压电平(或栅极截止电压电平)。此时，即使在驱动电源VH的驱动电压通过因驱动电源VH而导通的第一晶体管M1被提供至第二节点QB时，第二节点QB的电压也可以通过导通的第二晶体管M2被释放至第二重置电源VSS2。为此，第二晶体管M2可以具有相对大于第一晶体管M1的沟道尺寸的沟道尺寸。
参照图3和图4B，根据另一实施方式的第二节点控制器NC2可以包括以二极管方式连接在驱动电源VH和内部节点Ni之间的第一晶体管M1、利用第一节点Q的电压将第2-1重置电源VSS2-1连接至内部节点Ni的第二晶体管M2、利用内部节点Ni的电压将驱动电源VH连接至第二节点QB的第三晶体管M3、以及利用第一节点Q的电压将第2-2重置电源VSS2-2连接至第二节点QB的第四晶体管M4。在此，第2-1重置电源VSS2-1和第2-2重置电源VSS2-2的电压电平可以是相同的电压电平或不同的电压电平，并且如果第2-1重置电源VSS2-1和第2-2重置电源VSS2-2具有相同的电压电平，则第2-1重置电源VSS2-1和第2-2重置电源VSS2-2可以被配置为一个第二重置电源VSS2。
第一晶体管M1可以通过从驱动电源VH提供的驱动电压而导通并且可以将驱动电压提供至内部节点Ni，由此将内部节点Ni的电压设置为驱动电源VH的电压电平(或者栅极导通电压电平)。
第二晶体管M2可以基于设置在第一节点控制器NC1中的第一节点Q的电压而导通或截止，并且当第二晶体管M2导通时，第二晶体管M2可以将内部节点Ni的电压释放至第2-1重置电源VSS2-1，由此将内部节点Ni的电压设置为第2-1重置电源VSS2-1的电压电平(或栅极截止电压电平)。
第三晶体管M3可以基于内部节点Ni的电压而导通或截止，并且当第三晶体管M3导通时，第三晶体管M3可以将从驱动电源VH提供的驱动电压传输至第二节点QB，以将第二节点QB的电压设置为驱动电源VH的电压电平(或栅极导通电压电平)。
第四晶体管M4可以基于设置在第一节点控制器NC1中的第一节点Q的电压而导通或截止，并且当第四晶体管M4导通时，第四晶体管M4可以将第二节点QB的电压释放至第2-2重置电源VSS2-2，由此将第二节点QB的电压设置为第2-2重置电源VSS2-2的电压电平(或栅极截止电压电平)。
当第二晶体管M2基于第一节点Q的电压截止时，根据另一实施方式的第二节点控制器NC2可以通过因驱动电源VH而导通的第一晶体管M1将驱动电源VH的驱动电压充载到内部节点Ni中，并且可以通过因内部节点Ni的电压而导通的第三晶体管M3将驱动电压充载到第二节点QB中，由此将第二节点QB的电压设置为驱动电源VH的电压电平(或栅极导通电压电平)。另一方面，当第二晶体管M2基于第一节点Q的电压而导通时，根据另一实施方式的第二节点控制器NC2可以通过导通的第二晶体管M2将内部节点Ni的电压释放至第2-1重置电源VSS2-1，并且可以同时通过因第一节点Q的电压而导通的第四晶体管M4将第二节点QB的电压释放至第2-2重置电源VSS2-2，由此将第二节点QB的电压设置为第2-2重置电源VSS2-2的电压电平(或栅极截止电压电平)。此时，即使在驱动电源VH的驱动电压通过因驱动电源VH而导通的第一晶体管M1被提供至内部节点Ni时，内部节点Ni的电压也可以通过导通的第二晶体管M2被释放至第2-1重置电源VSS2-1，因此，连接至内部节点Ni的第二晶体管M2可以截止。为此，第二晶体管M2可以具有相对大于第一晶体管M1的沟道尺寸的沟道尺寸。
可选地，根据另一实施方式的第二节点控制器NC2可以配置有韩国专利公开第10-2014-0032792号中的图29至图32中公开的反相器之一。
图5是图3所示的级的驱动波形图。
以下将参照图5描述图3中所示的第n级的操作。
首先，在第一时段t1到第七时段t7期间，第n级STn可以向输出端子Vout输出扫描时钟信号sCLK2。
第一时段t1可以被限定为连接节点Nc的预充载时段。在第一时段t1中，第一输入信号IS1、第二输入信号IS2和第四输入信号IS4中的每一个具有栅极截止电压Voff，并且第三输入信号IS3具有根据第一前级的操作充载到第一节点Q(n-1)中的第一充载电压V1的第一电压时段。因此，连接节点Nc的电压被预充载至比通过第一节点控制器NC1的基于第三输入信号IS3的第一电压时段而导通的第1-3晶体管T13提供的晶体管偏移电压Vd1低的第一电压电平Vcn1。
在第二时段t2中，第一输入信号IS1和第二输入信号IS2中的每一个具有栅极导通电压Von，第三输入信号IS3具有根据第n-1级的操作被充载到第一节点Q(n-1)中的第二充载电压V2的第二电压时段，并且第四输入信号IS4具有栅极截止电压Voff。因此，连接节点Nc的电压被附加地充载有与通过因第一输入信号IS1而导通的第1-1晶体管T11和第1-2晶体管T12提供的第二输入信号IS2对应的电压，并且被移位(或者增加)至第二电压电平Vcn2，并且第一节点Q受连接节点Nc的电压限制并被充载到第二电压电平Vcn2。
在第三时段t3中，第一输入信号IS1和第二输入信号IS2在特定时段期间从栅极导通电压Von移位至栅极截止电压Voff，第三输入信号IS3具有根据第n-1级的自举操作被充载到第一节点Q(n-1)中的第三充载电压V3的第三电压时段，并且第四输入信号IS4具有栅极截止电压Voff。因此，连接节点Nc的电压被附加地充载有通过因具有第三电压时段并且移位(或增加)至第三电压电平Vcn3的第三输入信号IS3而可靠地导通(或上拉)的第1-3晶体管T13提供的晶体管偏移电压Vd1，并且第一节点Q的电压被移位(或增加)至与连接节点Nc的电压(或第三电压电平)对应的电压。理论上，由于第1-3晶体管T13根据第三输入信号IS3的第三电压时段在线性区域中操作，所以连接节点Nc的电压可以移位(或增加)至晶体管偏移电压Vd1。
在第四时段t4中，第一输入信号IS1和第二输入信号IS2中的每一个具有栅极截止电压Voff，第三输入信号IS3在特定时段期间具有先前的第三电压时段，并且然后由于基于第n-1级的操作的第一节点Q(n-1)的电压变化而具有第二充载电压V2的第二电压时段，第四输入信号IS4具有栅极截止电压Voff，并且扫描时钟信号sCLK2具有栅极导通电压Von的第一时段。因此，由于第1-1晶体管T11和第1-2晶体管T12因第一输入信号IS1而截止，所以连接节点Nc的电压浮置并保持在第三电压电平，但是由于基于第三输入信号IS3的电压变化的耦合而稍微移位(或减少)。由于基于扫描时钟信号sCLK2的自举，第一节点Q的电压可以因扫描时钟信号sCLK2的电压电平而变化。输出部OP的上拉晶体管Tu基于第一节点Q的电压而导通，并且因此，扫描时钟信号sCLK2的第一时段通过输出端子VOUT作为输出信号OUT(n)输出。
在第五时段t5中，第一输入信号IS1和第二输入信号IS2中的每一个具有栅极截止电压Voff，第三输入信号IS3具有先前的第二电压时段，第四输入信号IS4具有栅极截止电压Voff，并且扫描时钟信号sCLK2在特定时段期间具有栅极导通电压Von的第一时段，并且然后具有栅极截止电压Voff的第二时段。因此，连接节点Nc的电压保持先前的电压电平。由于基于扫描时钟信号sCLK2的自举，第一节点Q的电压可以因扫描时钟信号sCLK2的电压电平而变化。尽管第一节点Q的电压变化，但输出部OP的上拉晶体管Tu保持导通状态，并且因此，扫描输出信号sCLK2的第二时段通过输出端子Vout作为输出信号OUT(n)输出。
在第六时段t6中，第一输入信号IS1和第二输入信号IS2中的每一个具有栅极截止电压Voff，第三输入信号IS3由于基于第一前级的重置操作的第一节点Q(n-1)的电压变化而具有栅极截止电压，并且第四输入信号IS4仍具有栅极截止电压Voff。因此，连接节点Nc的电压和第一节点Q的电压保持先前的第五时段t5的状态。
在第七时段t7中，第一输入信号IS1和第二输入信号IS2中的每一个具有栅极截止电压Voff，第三输入信号IS3由于基于第一前级的重置操作的第一节点Q(n-1)的电压变化而具有栅极截止电压，并且第四输入信号IS4具有从第n+3级提供的输出信号OUT(n+3)的栅极导通电压Von。因此，基于电压重置单元NC1b的操作，连接节点Nc的电压和第一节点Q的电压被释放至第一重置电源VSS1并且具有栅极截止电压Voff。
如上所述，根据本实施方式，在通过使用设置在级ST1至STm中的每一个的第一节点控制器NC1来设置第一节点Q的电压的处理中，设置在电压设定单元NC1a的每一个中的连接节点Nc的电压可以以三步移位。因此，防止第一节点Q的电压充载特性降低，并且通过使截止的第1-2晶体管T12完全截止，防止了第一节点Q的电压泄漏，由此稳定地保持第一节点Q的电压。因此，级ST1至STm中的每一个的输出信号被更稳定地输出。另外，根据本实施方式，即使在设置在级ST1至STm中的每一个的第一节点控制器NC1中的第1-1晶体管T11的阈值电压增加时，也防止了第一节点Q的电压充载特性降低，因此，级ST1至STm中的每一个的输出信号更稳定地输出。因此，根据本实施方式，执行移位寄存器的正常操作的阈值电压的范围增加。
在根据本实施方式的移位寄存器710中，可以通过第一输入信号IS1，即第n-2级的输出信号，来使能级ST1至STm中的每一个。因此，可以从外部控制电路或第一虚拟级和第二虚拟级向第一级ST1和第二级ST2中的每一个提供第一输入信号IS1。另外，可以从外部控制电路或第二虚拟级向第一级ST1提供第三输入信号IS3。可选地，第一级ST1可以设置成与时钟输入单元相邻，因此具有相对好于其他级的输出特性。因此，第一级ST1可以接收其第一节点Q的电压作为第三输入信号IS3，而不是接收来自第二虚拟级的第三输入信号IS3，并且在这种情况下，第一级ST1的电路被容易地设置。出于相同的原因，第一级ST1至第j级STj中的每一个可以接收其第一节点Q的电压作为第三输入信号IS3，而不是接收来自第一前级的第三输入信号IS3。
在根据本实施方式的移位寄存器710中，可以通过第四输入信号IS4(即，第n+3级的输出信号)来重置级ST1至STm中的每一个。因此，可以从外部控制电路或第m+1虚拟级和第m+4虚拟级向两个最后级STm-1和STm中的每一个提供第四输入信号IS4。
图6是用于描述根据图2所示的实施方式的级的电路图，并且示出了多个级中的第n级的配置。
参照图6，根据本实施方式的级STn可以包括输出部OP、第一节点控制器NC1、第二节点控制器NC2和噪声去除单元NR。除了额外设置噪声去除单元NR之外，具有这种配置的级STn具有与图3至图5中所示的级相同的配置。因此，在下文中，将仅描述噪声去除单元NR和与其相关的元件，并且省略其他元件的重复描述。
在本实施方式中，噪声去除单元NR可以响应于第二节点QB的电压来重置第一节点Q的电压。也就是说，响应于第二节点QB的电压，噪声去除单元NR可以在第一节点Q和第三重置电源VSS3之间形成电流路径(或释放路径)以将第一节点Q的电压重置(或释放)至第三重置电源VSS3，由此去除在第一节点Q中出现的噪声分量。在此，当输出部OP的上拉晶体管Tu保持截止状态时，无论何时提供至上拉晶体管Tu的扫描时钟信号sCLK从第二时段移位至第一时段，由于上拉晶体管Tu的栅电极和源电极之间的耦合而在第一节点Q中出现噪声分量。因此，噪声去除单元NR可以响应于通过第二节点控制器NC2保持为栅极导通电压的第二节点QB的电压将第一节点Q的电压重置(或释放)至第三重置电源VSS3，由此消除由于扫描时钟信号sCLK的相移而在第一节点Q中出现的噪声分量。
第三重置电源VSS3的电压电平可以是用于使晶体管截止的栅极截止电压电平或第三低电压电平，并且因此，第三重置电源VSS3可以被称为噪声释放电源、第三栅极截止电源或第三低电平电源。
在本实施方式中，为了防止通过电压重置单元NC1b和噪声去除单元NR发生第一节点Q的电流泄漏，第一重置电源VSS1的电压的电压电平可以低于第三重置电源VSS3的电压电平，并且第三重置电源VSS3的电压的电压电平可以与提供至第二节点控制器NC2的第二重置电源VSS2的电压的电压电平相同。
如果第三重置电源VSS3的电压电平低于第一重置电源VSS1的电压电平，则噪声去除单元NR可以将第一节点Q的电压释放至低于电压重置单元NC1b的电压的电压。也就是说，第一节点Q的电压可以通过电压重置单元NC1b被释放至第一重置电源VSS1，并且然后，可以附加地被释放至电压电平低于第一重置电源VSS1的电压电平的第三重置电源VSS3。因此，在本实施方式中，通过在级STn输出栅极截止电压Voff时去除由于因提供至输出部OP的扫描时钟信号sCLK的相移引起的时钟耦合而在第一节点Q中出现的噪声分量，第一节点Q的重置状态被更稳定地保持，并且因此，栅极截止电压Voff被更稳定地输出。
如上所述，根据本实施方式，获得与图2至图5所示的移位寄存器相同的效果，并且通过去除在第一节点Q中出现的噪声分量，第一节点Q的重置状态被更稳定地保持，由此栅极截止电压Voff被更稳定地输出。
图7A至图7C是用于描述图6所示的噪声去除单元的配置的电路图。
参照图7A和图6，根据实施方式的噪声去除单元NR可以包括第三晶体管T3。
第三晶体管T3可以包括连接至第二节点QB的栅电极、连接至第一节点Q的第一源/漏电极和连接至第三重置电源VSS3的第二源/漏电极。在此，基于电流的方向，第三晶体管T3的第一源/漏电极和第二源/漏电极均可以为源电极或漏电极。第三晶体管T3可以基于具有栅极导通电压的电压电平的第二节点Q的电压而导通，并且可以重置(或释放)第一节点Q的电压。
如上所述，根据实施方式的噪声去除单元NR可以通过因第二节点Q的电压而导通的第三晶体管T3对第一节点Q的电压进行重置(或释放)，因此，去除在第一节点Q中出现的噪声分量，由此更稳定地保持第一节点Q的重置状态。
参照图7B和图6，根据另一实施方式的噪声去除单元NR可以包括第3-1晶体管T31至第3-3晶体管T33，用于响应于第二节点QB的电压来将第一节点Q的电压重置(或释放)至第三重置电源VSS3。
第3-1晶体管T31可以响应于第二节点QB的电压在第一节点Q和中间节点Nm之间形成电流路径。例如，第3-1晶体管T31可以包括连接至第二节点QB的栅电极、连接至第一节点Q的第一源/漏电极、以及连接至中间节点Nm的第二源/漏电极。在此，基于电流的方向，第3-1晶体管T31的第一源/漏电极和第二源/漏电极均可以为源电极或漏电极。
第3-2晶体管T32可以响应于第二节点QB的电压而在中间节点Nm和第三重置电源VSS3之间形成电流路径。例如，第3-2晶体管T32可以包括连接至第二节点QB的栅电极、连接至中间节点Nm的第一源/漏电极、以及连接至第三重置电源VSS3的第二源/漏电极。在此，基于电流的方向，第3-2晶体管T32的第一源/漏电极和第二源/漏电极均可以为源电极或漏电极。
第3-3晶体管T33可以响应于第一节点Q的电压在中间节点Nm与对应于次级晶体管偏移电压Vd2的输入端子之间形成电流路径。例如，第3-3晶体管T33可以包括连接至第一节点Q的栅电极、连接至对应于次级晶体管偏移电压Vd2的输入端子的第一源/漏电极、以及连接至中间节点Nm的第二源/漏电极。在此，基于电流的方向，第3-3晶体管T33的第一源/漏电极和第二源/漏电极均可以为源电极或漏电极。第3-3晶体管T33可以响应于第一节点Q的电压而将次级晶体管偏移电压Vd2提供至中间节点Nm以使由于第3-1晶体管T31的阈值电压而已因第二节点QB的电压截止的第3-1晶体管T31完全截止，由此防止第一节点Q的电压泄漏。
如上所述，根据本实施方式的噪声去除单元NR可以通过因第二节点Q的电压导通的第3-1晶体管T31和第3-2晶体管T32将第一节点Q的电压重置(或释放)至第三重置电源VSS3，由此去除在第一节点Q中出现的噪声分量，由此更加稳定地保持第一节点Q的重置状态。另外，根据本实施方式的噪声去除单元NR可以通过因第一节点Q的电压而导通的第3-3晶体管T33将次级晶体管偏移电压Vd2提供至中间节点Nm，并且因此可以设置低于因第二节点QB的电压而截止的第3-1晶体管T31的阈值电压的栅极-源极电压，以使第3-1晶体管T31完全截止，由此防止第一节点Q的电压泄漏。此时，当第3-1晶体管T31的阈值电压移位至负电压时，第3-1晶体管T31的栅极-源极电压由于通过第3-3晶体管T33提供至中间节点Nm的次级晶体管偏移电压Vd2而可以具有低于阈值电压的负电压，因此第3-1晶体管T31可以处于完全截止状态。
参照图7C和图6，根据另一实施方式的噪声去除单元NR可以包括：第3-1晶体管T31和第3-2晶体管T32，它们设置在第一节点Q和第三重置电源VSS3之间并且响应于第二节点QB的电压将第一节点Q的电压重置(或释放)至第三重置电源VSS3；以及中间节点Nm，其设置在第3-1晶体管T31和第3-2晶体管T32之间并且连接至第一节点控制器NC1的连接节点Nc。在根据本实施方式的噪声去除单元NR中，图7B中所示的噪声去除单元NR的第3-3晶体管T33被省略，并且第3-1晶体管T31和第3-2晶体管T32之间的中间节点Nm可以连接至设置在第一节点控制器NC1的电压设定单元NC1a中的连接节点Nc。即，在本实施方式中，电压设定单元NC1a的连接节点Nc可以由噪声去除单元NR共享，并且电压设定单元NC1a的第3-1晶体管T31可以基于第三输入信号IS3导通，并且可以同时向连接节点Nc和噪声去除单元NR的中间节点Nm提供晶体管偏移电压Vd1。另外，当中间节点Nm的电压被重置时，连接节点Nc的电压可以与中间节点Nm一起被重置。
如上所述，根据本实施方式，由于电压设定单元NC1a的连接节点Nc由噪声去除单元NR共享，所以在第一节点Q中出现的噪声分量可以与图7B中所示的噪声去除单位NR相同地被去除，因此，第一节点Q的重置状态被更加稳定地保持。另外，根据本实施方式，由于第3-1晶体管T31完全截止，所以防止了第一节点Q的电压泄漏，并且减少了噪声去除单元NR的晶体管数量，由此简化了噪声去除单元NR的电路配置以减小每个级的尺寸。
图8是用于描述根据图2所示的实施方式的级的电路图并且示出了多个级中的第n级的配置。
参照图8，根据本实施方式的级STn可以包括输出部OP、第一节点控制器NC1和第二节点控制器NC2。除了输出部OP的配置之外，根据本实施方式的级STn具有与图3至图5中所示的级相同的配置。因此，在下文中，将仅描述输出部OP和与其相关的元件，并且省略其他元件的重复描述。
根据本实施方式的输出部OP可以包括扫描输出部OP1和进位输出部OP2。
扫描输出部OP1可以基于第一节点Q的电压和第二节点QB的电压将扫描时钟信号sCLK或第一栅极截止电压Voff1输出至扫描输出端子Vout。根据实施方式的扫描输出部OP1可以包括第一上拉晶体管Tu1和第一下拉晶体管Td1。除了图3所示的输出部、上拉晶体管、下拉晶体管和输出端子分别替换为扫描输出部、第一上拉晶体管Tu1、第一下拉晶体管Td1和扫描输出端子Vout之外，根据本实施方式的扫描输出部OP1与图3所示的输出部相同。因此，省略其详细描述。
进位输出部OP2可以基于第一节点Q的电压和第二节点QB的电压将进位时钟信号cCLK或第二栅极截止电压Voff2输出至进位输出端子Cout。根据实施方式的进位输出部OP2可以包括第二上拉晶体管Tu2和第二下拉晶体管Td2。
进位时钟信号cCLK可以具有与扫描时钟信号sCLK的第一时段以一对一关系交叠的第一时段，并且其第一时段的时长可以比扫描时钟信号sCLK的交叠的第一时段长。
第二上拉晶体管Tu2可以根据第一节点Q的电压将通过多条进位时钟信号线中的相应进位时钟信号线提供的进位时钟信号cCLK输出至进位输出端子Cout。根据实施方式的第二上拉晶体管Tu2可以包括连接至第一节点Q的栅电极、连接至进位输出节点cNo的源电极以及连接至进位时钟信号线的漏电极。第二上拉晶体管Tu2可以基于第一节点Q的电压而导通，并且可以通过进位输出节点cNo将进位时钟信号cCLK输出至进位输出端子Cout，作为进位信号的栅极导通电压。进位信号的栅极导通电压可以作为启动信号(或第一输入信号)被提供至显示装置的后级中的一个。
第二下拉晶体管Td2可以根据第二节点QB的电压将通过与第二栅极截止电压Voff2对应的输入端子提供的第二栅极截止电压Voff2输出至进位输出端子Cout。可选地，第二下拉晶体管Td2可以被限定为用于根据第二节点QB的电压将进位输出端子Cout的电压释放到第二栅极截止电压Voff2的电压电平的元件。根据实施方式的第二下拉晶体管Td2可以包括连接至第二节点QB的栅电极、连接至进位输出节点cNo的源电极以及连接至与第二栅极截止电压Voff2对应的输入端子的漏电极。第二下拉晶体管Td2可以基于第二节点QB的电压而导通，并且可以通过进位输出节点cNo将第二栅极截止电压Voff2输出至进位输出端子Cout，作为进位信号的栅极截止电压。
可选地，第二上拉晶体管Tu2可以将启动信号(或第一输入信号)提供至移位寄存器中的后级，并且因此可以具有相对小于扫描输出部OP1的第一上拉晶体管Tu1的沟道尺寸的沟道尺寸。类似地，第二下拉晶体管Td2可以具有相对小于扫描输出部OP1的第一下拉晶体管Td1的沟道尺寸的沟道尺寸。
第一栅极截止电压Voff1和第二栅极截止电压Voff2可以具有相同的电压电平或不同的电压电平，并且如果第一栅极截止电压Voff1和第二栅极截止电压Voff2具有相同的电压电平，则第一栅极截止电压Voff1和第二栅极截止电压Voff2可以被配置为一个栅极截止电压Voff。
在本实施方式中，提供至第一节点控制器NC1的第一输入信号IS1可以是相对于第n级的第n-2级的进位输出信号或扫描输出信号。另外，提供至第一节点控制器NC1的第二输入信号IS2可以是与第一输入信号IS1相同的第n-2级的进位输出信号或扫描输出信号。例如，如果第一输入信号IS1是进位输出信号，则第二输入信号IS2可以是第n-2级的扫描输出信号。提供至第一节点控制器NC1的第四输入信号IS4可以是第n+3级的进位输出信号或扫描输出信号。
除了基于第一输入信号IS1、第二输入信号IS2和第四输入信号IS4根据第一节点Q的电压和第二节点QB的电压分别从前级和后级输出进位输出信号和扫描输出信号之一输出作为扫描时钟信号或进位时钟信号之外，根据本实施方式的级STn可以与图3至图5中所示的级相同地操作，因此省略其详细描述。
另外，根据本实施方式的级STn还可以包括噪声去除单元NR。噪声去除单元NR可以具有图7A至图7C中所示的电路配置之一，因此省略其详细描述。
根据本实施方式，如果进位输出信号被用作第一输入信号IS1、第二输入信号IS2或第四输入信号IS4，则扫描输出信号被更稳定地输出。
图9是用于描述根据图2所示的实施方式的级的电路图并且示出了多个级中的第n级的配置。
参照图9，根据本实施方式的级STn可以包括输出部OP、第一节点控制器NC1和第二节点控制器NC2。除了输出部OP的配置之外，根据本实施方式的级STn具有与图8中所示的级的配置相同的配置。因此，在下文中，将仅描述输出部OP和与其相关的元件，并且省略其他元件的交叠描述。
根据本实施方式的输出部OP可以包括扫描输出部OP1、进位输出部OP2和第四晶体管T4。除了输出部OP还包括第四晶体管T4之外，根据本实施方式的输出部OP具有与图8中所示的输出部的配置相同的配置。因此，在下文中，将仅描述第四晶体管T4和与其相关的元件。
根据本实施方式的第四晶体管T4可以连接在第一节点Q和第二上拉晶体管Tu2的栅电极之间。根据实施方式的第四晶体管T4可以包括连接至第一节点Q的栅电极、连接至第一节点Q的第一源/漏电极以及连接至第二上拉晶体管Tu2的栅电极的第二源/漏电极。此处，第一源/漏电极可以是漏电极，并且第二源/漏电极可以是源电极。也就是说，第四晶体管T4可以是二极管型晶体管，其以二极管方式连接在第一节点Q和第二上拉晶体管Tu2的栅电极之间。
第四晶体管T4可以分离第一节点Q与第二上拉晶体管Tu2的栅电极之间的负载，并且因此可以在第二上拉晶体管Tu2的栅电极中引起基于进位时钟信号cCLK的自举。详细地，进位输出部OP2的第二上拉晶体管Tu2可以具有比扫描输出部OP1的第一上拉晶体管Tu1的沟道尺寸小的沟道尺寸，并且因此当由于在进位时钟信号cCLK和第二上拉晶体管Tu2的电容器(或寄生电容)之间的耦合而发生自举时，第二上拉晶体管Tu2的栅极电压可能不随进位时钟信号cCLK的电压电平而变化。因此，第四晶体管T4可以分离第一节点Q与第二上拉晶体管Tu2的栅电极之间的负载，并且可以用作第二上拉晶体管Tu2的电容器，使得第二上拉晶体管Tu2的栅极电压在由于进位时钟信号cCLK引起自举时因进位时钟信号cCLK的电压电平而变化。
因此，由于根据本实施方式的输出部OP包括第四晶体管T4，该第四晶体管T4分离第一节点Q与第二上拉晶体管Tu2的栅电极之间的负载并用作第二上拉晶体管Tu2的电容器，由扫描时钟信号sCLK引起的自举和由进位时钟信号cCLK引起的自举独立地发生，因此，扫描时钟信号sCLK和进位时钟信号cCLK中的每一个的输出特性被增强。
如上所述，根据本实施方式的级STn具有与图8中所示的级相同的效果。并且具有增强扫描时钟信号sCLK和进位时钟信号cCLK中的每一个的输出特性的效果。
图10是用于描述根据图2所示的实施方式的级的电路图并且示出了多个级中的第n级的配置。
参照图10，根据本实施方式的级STn可以包括输出部OP、第一节点控制器NC1和第二节点控制器NC2。除了第一节点控制器NC1的配置之外，根据本实施方式的级STn具有与图3中所示的级的配置相同的配置。因此，在下文中，将仅描述第一节点控制器NC1及其相关元件，并且省略其他元件的交叠描述。
根据本实施方式的第一节点控制器NC1可以包括用于设定第一节点Q的电压的电压设定单元NC1a和用于重置第一节点Q的电压的电压重置单元NC1b。
电压设定单元NC1a可以基于第一输入信号IS1至第三输入信号IS1和晶体管偏移电压Vd1来设定第一节点Q的电压。根据实施方式的电压设定单元NC1a可以包括：第1-1晶体管T11，其根据第一输入信号IS1将第二输入信号IS2提供至连接节点Nc；第1-2晶体管T12，其根据第一输入信号IS1将连接节点Nc的电压提供至第一节点Q；以及第1-3晶体管T13，其根据第三输入信号IS3将晶体管偏移电压Vd1提供至连接节点Nc。根据本实施方式的电压设定单元NC1a具有与图3中所示的电压设定单元的配置相同的配置，因此，将省略其交叠描述。
电压重置单元NC1b可以响应于第四输入信号IS4在第一节点Q和第一重置电源VSS1之间形成电流路径(或释放路径)。根据实施方式的电压重置单元NC1b可以包括：第2-1晶体管T21，其根据第四输入信号IS4在第一节点Q和重置连接节点rNc之间形成电流路径；第2-2晶体管T22，其根据第四输入信号IS4在重置连接节点rNc和第一重置电源VSS1之间形成电流路径；以及第2-3晶体管T23，其根据第三输入信号IS3将晶体管偏移电压Vd1提供至重置连接节点rNc。此处，第三输入信号IS3可以由电压设定单元NC1a和电压重置单元NC1b共享。
第2-1晶体管T21可以包括连接至与第四输入信号IS4对应的输入端子的栅电极、连接至第一节点Q的第一源/漏电极和连接至重置连接节点rNc的第二源/漏电极。此处，基于电流的方向，第2-1晶体管T21的第一源/漏电极和第二源/漏电极中的每一个可以是源电极或漏电极。
第2-2晶体管T22可以包括连接至与第四输入信号IS4对应的输入端子的栅电极、连接至重置连接节点rNc的第一源/漏电极、以及连接至第一重置电源VSS1的第二源/漏电极。此处，基于电流的方向，第2-2晶体管T22的第一源/漏电极和第二源/漏电极中的每一个可以是源电极或漏电极。
第2-3晶体管T23可以包括连接至与第三输入信号IS3对应的输入端子的栅电极、连接至与晶体管偏移电压Vd1对应的输入端子的第一源/漏电极、以及连接至重置连接节点rNc第二源/漏电极。此处，基于电流的方向，第2-3晶体管T23的第一源/漏电极和第二源/漏电极中的每一个可以是源电极或漏电极。第2-3晶体管T23可以响应于第三输入信号IS3将晶体管偏移电压Vd1提供至重置连接节点rNc，并且因此使由于第2-1晶体管T21的阈值电压引起的因第四输入信号IS4而截止的第2-1晶体管T21完全截止以防止第一节点Q的电压泄漏，由此稳定地保持由电压设定单元NC1a设定的第一节点Q的电压。
根据实施方式的第2-1晶体管T21和第2-2晶体管T22中的每一个可以将第一节点Q的电压传输到第一重置电源VSS1，并且因此可以具有相对较大的沟道尺寸。在这种情况下，第2-1晶体管T21和第2-2晶体管T22可以具有相同的沟道尺寸。第2-3晶体管T23可以增加第2-2晶体管T22的栅极电压和第一源极/漏极电压之间的电压差，以使截止的第2-1晶体管T21完全截止，并且因此可以将晶体管偏移电压Vd1传输到重置连接节点rNc用于防止第一节点Q的电压泄漏，从而第2-3晶体管T23可以具有相对小于第2-1晶体管T21的沟道尺寸的沟道尺寸。
电压重置单元NC1b可以与电压设定单元NC1a相同地操作，因此，将省略其详细描述。
根据本实施方式的电压重置单元NC1b可以通过因第四输入信号IS4而导通的第2-1晶体管T21和第2-2晶体管T22将第一节点Q的电压重置(或释放)到第一重置电源VSS1。此外，根据本实施方式的电压重置单元NC1b可以通过因第三输入信号IS3而导通的第2-3晶体管T23将晶体管偏移电压Vd1提供至重置连接节点rNc，并且因此可以设置因第四输入信号IS4而截止的第2-1晶体管T21的栅极-源极电压，其低于阈值电压，从而使第2-1晶体管T21完全截止，由此防止第一节点Q的电压泄漏。此时，当第2-1晶体管T21的阈值电压移位到负电压时，由于通过第2-3晶体管T23提供至重置连接节点rNc的晶体管偏移电压Vd1，第2-1晶体管T21的栅极-源极电压可以具有比阈值电压低的负电压，因此，第2-1晶体管T21可以处于完全截止状态。
具体地，根据本实施方式的电压重置单元NC1b可以基于第三输入信号IS3通过使用在线性区域中操作的第2-3晶体管T23以三步来移位重置连接节点rNc的电压，并由此防止第一节点Q的电压充载特性由于第2-1晶体管T21的阈值电压而降低，并且使被截止的第2-1晶体管T21完全截止以防止第一节点Q的电压泄漏，从而稳定地保持第一节点Q的电压。
另外，在根据本实施方式的移位寄存器的每个级中，第二节点控制器NC2和输出部OP中的每一个的电路配置可以用图4至图9中所示的电路配置替代。另外，根据本实施方式的移位寄存器的每个级还可以包括图7A至图7C中所示的噪声去除单元。
如上所述，根据本实施方式，电压重置单元NC1b另外防止第一节点Q的电压泄漏，并且因此更加改善了第一节点Q的电压充载特性，由此多个级ST1至STm中的每个级可以更稳定地输出信号。
如图11所示，根据另一实施方式的电压重置单元NC1b可以包括与设置在电压设定单元NC1a中的连接节点Nc连接的重置连接节点rNc、根据第四输入信号IS4在第一节点Q和重置连接节点rNc之间形成电流路径的第2-1晶体管T21、以及根据第四输入信号IS4在重置连接节点rNc和第一重置电源VSS1之间形成电流路径的第2-2晶体管T22。在根据本实施方式的电压重置单元NC1b中，将省略图10中所示的电压重置单元的第2-3晶体管T23，并且第2-1晶体管T21和第2-2晶体管T22之间的重置连接节点rNc可以直接连接至设置在电压设定单元NC1a中的连接节点Nc。即，在本实施方式中，电压设定单元NC1a的连接节点Nc可以由电压重置单元NC1b共享，并且电压设定单元NC1a的第1-3晶体管T13可以基于第三输入信号IS3而导通并且可以将晶体管偏移电压Vd1同时提供至连接节点Nc和重置连接节点rNc。
如上所述，根据本实施方式，由于电压设定单元NC1a的连接节点Nc由电压重置单元NC1b共享，所以与图10中所示的电压重置单元NC1b相同地另外防止第一节点Q的电压泄漏，并且因此，第一节点Q的电压充载特性被进一步改善，由此多个级ST1至STm中的每个级可以更稳定地输出信号。另外，根据本实施方式，电压重置单元NC1b的晶体管的数目减少，并且因此电压重置单元NC1b的电路配置被简化，由此减小每一级的尺寸。
图12是用于描述根据图2所示的实施方式的级的电路图并且示出了多个级中的第n级的配置。
参照图12，根据本实施方式的级STn可以包括输出部OP、第一节点控制器NC1和第二节点控制器NC2。除了第一节点控制器NC1的配置之外，根据本实施方式的级STn具有与图3中所示的级相同的配置。因此，在下文中，将仅描述第一节点控制器NC1及其相关元件，并且省略其他元件的交叠描述。
根据本实施方式的第一节点控制器NC1可以包括：第1-1晶体管T11，其根据第一输入信号IS1将第二输入信号IS2提供至连接节点Nc；第1-2晶体管T12，其根据第四输入信号IS4在连接节点Nc和第一重置电源VSS1之间形成电流路径；第1-3晶体管T13，其根据第三输入信号IS3将晶体管偏移电压Vd1提供至连接节点Nc；以及传输晶体管Tps，其根据第一输入信号IS1和第四输入信号IS4在连接节点Nc和第一节点Q之间形成电流路径。
第1-1晶体管T11可以响应于第一输入信号IS1在连接节点Nc和与第二输入信号IS2对应的输入端子之间形成电流路径。例如，第1-1晶体管T11可以包括连接至与第一输入信号IS1对应的输入端子的栅电极、连接至与第二输入信号IS2对应的输入端子的第一源/漏电极、以及连接至连接节点Nc的第二源/漏电极。此处，基于电流的方向，第1-1晶体管T11的第一源/漏电极和第二源/漏电极均可以是源电极或漏电极。
第1-2晶体管T12可以响应于第四输入信号IS4将第一重置电源VSS1的电压提供至连接节点Nc。例如，第1-2晶体管T12可以包括连接至与第四输入信号IS4对应的输入端子的栅电极、连接至连接节点Nc的第一源/漏电极、以及连接至第一重置电源VSS1的第二源/漏电极。此处，基于电流的方向，第1-2晶体管T12的第一源/漏电极和第二源/漏电极均可以为源电极或漏电极。
第1-3晶体管T13可以响应于第三输入信号IS3在与晶体管偏移电压Vd1对应的输入端子和连接节点Nc之间形成电流路径，并且可以在线性区域而不是常规饱和区域基于第三输入信号IS3进行操作。例如，第1-3晶体管T13可以包括连接至与第三输入信号IS3对应的输入端子的栅电极、连接至与晶体管偏移电压Vd1对应的输入端子的第一源/漏电极、以及连接至连接节点Nc的第二源/漏电极。此处，基于电流的方向，第1-3晶体管T13的第一源/漏电极和第二源/漏电极中的每一个可以是源电极或漏电极。第1-3晶体管T13可以响应于第三输入信号IS3以三步移位连接节点Nc的电压，并且因此防止第一节点Q的电压充载特性由于第1-1晶体管T11和第1-2晶体管T12各自的阈值电压而降低，并且使被截止的第1-2晶体管T12完全截止以防止第一节点Q的电压泄漏，从而稳定地设置第一节点Q的电压。
传输晶体管Tps可以是具有双栅极结构的晶体管，其响应于第一输入信号IS1将连接节点Nc的电压提供至第一节点Q，并且响应于第四输入信号IS4将第一节点Q的电压释放到第一重置电源VSS1。例如，传输晶体管Tps可以包括连接至与第一输入信号IS1对应的输入端子的底栅电极、连接至与第四输入信号IS4对应的输入端子的顶栅电极、连接至连接节点Nc的第一源/漏电极、以及连接至第一节点Q的第二源/漏电极。
可选地，在传输晶体管Tps中，底栅电极可以连接至与第四输入信号IS4对应的输入端子，并且顶栅电极可以连接至与第一输入信号IS1对应的输入端子。也就是说，在传输晶体管Tps中，底栅电极可以连接至与第一输入信号IS1对应的输入端子和与第四输入信号IS4对应的输入端子中的一个，并且顶栅电极可以连接至与第一输入信号IS1对应的输入端子和与第四输入信号IS4对应的输入端子中的另一个。
除了具有双栅极结构的传输晶体管Tps在连接节点Nc和第一节点Q之间形成电流路径之外，根据本实施方式的第一节点控制器NC1与图11中所示的第一节点控制器NC1相同。因此，将省略其详细描述。
另外，在根据本实施方式的移位寄存器的每个级中，第二节点控制器NC2和输出部OP中的每一个的电路配置可以用图4至图9中所示的电路配置来替代。另外，根据本实施方式的移位寄存器的每个级还可以包括图7A至图7C中所示的噪声去除单元。
如上所述，根据本实施方式，与图11中所示的移位寄存器相同地防止第一节点Q的电压泄漏，并且第一节点Q的电压充载特性被进一步改善，由此多个级ST1至STm中的每个级可以更稳定地输出信号。另外，根据本实施方式，通过使用具有双栅极结构的传输晶体管Tps，第一节点控制器NC1的电路配置被简化，并且由电路占据的面积减小，由此减小每个级的尺寸。
在根据本实施方式的移位寄存器中，如图13所示，提供至多个级中的每个级的第一节点控制器NC1的第三输入信号IS3可以是第一节点Q的电压。也就是说，在多个级中的每个级中，第一节点Q可以电连接至在第一节点控制器NC1中包括的第1-3晶体管T13的栅电极。换句话说，在第n级STn的第一节点控制器NC1中包括的第1-3晶体管T13可以响应于第n级STn的第一节点Q的电压而不是第n-1级的第一节点Q的电压而导通或截止。在这种情况下，如在相关技术中那样，根据本实施方式的移位寄存器具有如下问题，当设置在第一节点控制器NC1中的第1-1晶体管T11的阈值电压增加时，第一节点Q的电压充载特性降低。然而，在根据本实施方式的移位寄存器中，通过使用具有双栅极结构的传输晶体管Tps，第一节点控制器NC1的电路配置被简化，并且电路占据的面积减小。此外，在根据本实施方式的移位寄存器中，可以在具有有限尺寸的基板上提供相对多的级，因此，根据本实施方式的移位寄存器可以应用于在相关技术的移位寄存器的电路面积中设置有更大数目的级的情况。
在图13所示的级中，第一输入信号IS1和第二输入信号IS2中的每个可以是来自前级中的一个级的输出信号，第四输入信号IS4可以是来自后级中的一个级的输出信号。例如，第一输入信号IS1和第二输入信号IS2中的每个可以是第n-1级的输出信号。另外，第四输入信号IS4可以是第n+1级的输出信号。作为另一示例，为了使设置在第一节点控制器NC1中的第1-1晶体管T11的阈值电压增加时的第一节点Q的电压充载特性的降低最小化，第一输入信号IS1和第二输入信号IS2中的每个可以是第n-2级的输出信号。另外，第四输入信号IS4可以是第n+3级的输出信号。此处，在输出部OP包括扫描输出部和进位输出部的情况下，第一输入信号IS1可以是进位输出部的输出信号，第二输入信号IS2可以是扫描输出部或进位输出部的输出信号，并且第四输入信号IS4可以是扫描输出部的输出信号。
图14是示意性地示出图12或图13所示的传输晶体管的结构的截面图。
参照图14和图12或图13，根据实施方式的传输晶体管Tps可以包括：设置在基板701上的底栅电极GE1；设置在基板701上以覆盖底栅电极GE1的缓冲层703；半导体层SCL，其与底栅电极GE1交叠并且包括沟道区、第一源极/漏极区和第二源极/漏极区；栅极绝缘层705，其设置在半导体层SCL的沟道区中；顶栅电极GE2，其层叠在栅极绝缘层705上；层间绝缘层707，其设置在缓冲层703上以覆盖半导体层SCL和顶栅电极GE2；第一源/漏电极SD1，其通过形成在层间绝缘层707中的第一接触孔CH1电连接至半导体层SCL的第一源极/漏极区；第二源/漏电极SD2，其通过形成在层间绝缘层707中的第二接触孔CH2电连接至半导体层SCL的第二源极/漏极区；以及钝化层709，其设置在层间绝缘层707上以覆盖第一源/漏电极SD1和第二源/漏电极SD2。
半导体层SCL可以包括诸如ZnO、InZnO、InGaZnO4等的氧化物半导体材料，但是不限于此。在其他实施方式中，除氧化物半导体材料之外，半导体层SCL可以包括硅或本领域技术人员公知的有机材料。
底栅电极GE1可以连接至与第一输入信号IS1对应的输入端子和与第四输入信号IS4对应的输入端子中的一个。例如，底栅电极GE1可以连接至与第一输入信号IS1对应的输入端子。
顶栅电极GE2可以连接至与第一输入信号IS1对应的输入端子和与第四输入信号IS4对应的输入端子中的一个，即可以连接至不与底栅电极GE1连接的另一个输入端子。例如，顶栅电极GE2可以连接至与第四输入信号IS4对应的输入端子。
底栅电极GE1和顶栅电极GE2可以具有相同的尺寸。然而，在传输晶体管Tps包括半导体层SCL的情况下，底栅电极GE1可以形成为具有等于或大于半导体层SCL的尺寸的尺寸，以阻挡入射到半导体层SCL上的光，从而防止由入射光引起的半导体层SCL的漏光电流。
第一源/漏电极SD1可以电连接至连接节点Nc，并且第二源/漏电极SD2可以电连接至第一节点Q。另一方面，第一源/漏电极SD1可以电连接至第一节点Q，并且第二源/漏电极SD2可以电连接至连接节点Nc。
根据实施方式的传输晶体管Tps可以响应于提供至底栅电极GE1的第一输入信号IS1或提供至顶栅电极GE2的第四输入信号IS4而在连接节点Nc和第一节点Q之间形成电流路径。
如上所述，由于根据本实施方式的传输晶体管Tps具有双栅极结构，所以第一节点控制器NC1的晶体管的数目减少，并且因此第一节点控制器NC1的电路面积减小。
另外，在根据图1至图14所示的本公开的每个级中，为了增加输出信号的输出时段(或者晶体管导通电压电平时段)的宽度，可以将第一输入信号IS1和第二输入信号IS2中的每个设置为第n-2级的前级STn-3、STn-4、……中每个的输出信号，并且第四输入信号IS4可以设置为第n+3级之后的级STn+4、STn+5、……中每个的输出信号。结果，第一输入信号IS1和第二输入信号IS2中的每个可以被设置为第n-i(其中，i是等于或大于2的自然数)级的输出信号，并且第四输入信号IS4可以被设置为第n+j(其中j是等于或大于3的自然数)级的输出信号。
图15是示意性地示出根据本公开的实施方式的显示装置的图。
参照图15，根据本实施方式的显示装置可以包括像素阵列部分100、控制电路300、数据驱动电路500和扫描驱动电路700。
像素阵列部分100可以包括设置在基板上的多条扫描线SL和多条数据线DL以及分别设置在由多条扫描线SL和多条数据线DL的交叉限定的多个像素区域中的多个像素P。
基于通过相邻扫描线SL提供的扫描信号和通过相邻数据线DL提供的数据信号，多个像素P中的每一个可以包括显示图像的像素单元。在这种情况下，像素单元可以包括至少一个TFT和至少一个电容器，并且可以是根据基于数据信号的电场来驱动液晶以显示图像的液晶单元，或者可以是基于数据信号自发光以显示图像的自发光单元。此处，自发光单元可以包括等离子体释放元件、量子点发光元件、有机发光元件、无机发光元件或微发光二极管。
控制电路300可以基于图像信号生成与多个像素P中的每一个相对应的像素数据。控制电路300可以基于定时同步信号生成数据控制信号，并且可以将数据控制信号提供至数据驱动电路500。控制电路300可以基于定时同步信号生成包括多个扫描时钟信号和启动信号的扫描控制信号，并且可以将扫描控制信号提供至扫描驱动电路700。控制电路300可以基于扫描驱动电路700的驱动方式附加地生成多个进位时钟信号以将多个进位时钟信号提供至扫描驱动电路700。
数据驱动电路500可以连接至设置在像素阵列部分100中的多条数据线DL。数据驱动电路500可以接收从控制电路300提供的像素数据和数据控制信号，并且可以接收从电源电路提供的多个参考伽马电压。数据驱动电路500可以通过使用数据控制信号和多个参考伽马电压将像素数据转换为基于像素的模拟数据信号，并且可以将基于像素的数据信号提供至对应的数据线DL。
扫描驱动电路700可以连接至设置在像素阵列部分100中的多条扫描线。扫描驱动电路700可以基于从控制电路300提供的扫描控制信号生成扫描信号并且可以以预定顺序将扫描信号提供至对应的扫描线SL。扫描驱动电路700可以包括图2至图14中包括的移位寄存器，因此将省略其详细描述。
根据实施方式的扫描驱动电路700可以集成在基板的一个边缘或两个边缘中，并且可以通过制造TFT的工艺以一对一关系连接至多条扫描线SL。根据实施方式的扫描驱动电路700可以设置在IC中、安装在基板上或柔性电路膜上，并且以一对一的关系连接至多条扫描线SL。
如上所述，由于根据本实施方式的显示设备包括根据本公开的移位寄存器，所以扫描驱动电路700的输出特性得到改善，并且因此提供至多条扫描线的扫描信号的稳定性得到改善。
如上所述，根据本公开的实施方式，包括在移位寄存器中的每个级的输出信号被更稳定地输出，并且移位寄存器可以增加使得移位寄存器能够正常操作的阈值电压的范围。
另外，根据本公开的实施方式，包括在移位寄存器中的每个级的尺寸被减小。
对于本领域技术人员来说显而易见的是，在不脱离本公开的精神或范围的情况下，可以在本公开中进行各种修改和变化。因此，本公开旨在覆盖本公开的修改和变化，只要它们落入所附权利要求及其等同物的范围内即可。

Claims (25)

1.一种包括多个级的移位寄存器，所述多个级中的每个级包括：
输出部，其基于第一节点的电压和第二节点的电压来输出扫描时钟信号或栅极截止电压；
第一节点控制器，其基于第一输入信号、第二输入信号和第三输入信号以及晶体管偏移电压来设置所述第一节点的电压，并且基于第四输入信号重置所述第一节点的电压；以及
第二节点控制器，其基于所述第一节点的电压来控制所述第二节点的电压，
其中，所述第一节点控制器包括连接节点，所述连接节点被提供有所述晶体管偏移电压和所述第二输入信号中的至少之一，并且根据所述第三输入信号预先充载有所述晶体管偏移电压。
2.根据权利要求1所述的移位寄存器，其中，所述第三输入信号是第n-1级中包括的第一节点的电压。
3.根据权利要求2所述的移位寄存器，其中，
所述第一输入信号和所述第二输入信号中的每个是第n-i级的输出信号，其中，i是等于或大于2的自然数，以及
第四输入信号是第n+j级的输出信号，其中j是等于或大于3的自然数。
4.根据权利要求1所述的移位寄存器，其中，
所述第三输入信号包括递增移位的第一电压时段、第二电压时段和第三电压时段，以及
所述连接节点的电压在所述第三输入信号的所述第一电压时段、所述第二电压时段和所述第三电压时段期间以三步移位。
5.根据权利要求4所述的移位寄存器，其中，
在所述第三输入信号的所述第一电压时段期间，所述连接节点的电压从参考电压电平移位到低于所述晶体管偏移电压的电压电平的第一电压电平，
在所述第三输入信号的所述第二电压时段期间，所述连接节点的电压从所述第一电压电平移位到与所述第二输入信号的电压电平相对应的第二电压电平，以及
在所述第三输入信号的所述第三电压时段期间，所述连接节点的电压从所述第二电压电平移位到与所述晶体管偏移电压的电压电平对应的第三电压电平。
6.根据权利要求5所述的移位寄存器，其中，所述第三输入信号的所述第三电压时段的一部分与从所述输出部输出的所述扫描时钟信号交叠。
7.根据权利要求1所述的移位寄存器，其中，所述第一输入信号与从所述输出部输出的所述扫描时钟信号不交叠。
8.根据权利要求1所述的移位寄存器，其中，
所述第一节点控制器包括：
电压设定单元，其设定所述第一节点的电压；和
电压重置单元，其重置所述第一节点的电压，以及
所述电压设定单元包括：
第1-1晶体管，包括连接至与所述第一输入信号对应的输入端子的栅电极，连接至与所述第二输入信号对应的输入端子的第一源/漏电极，以及连接至所述连接节点的第二源/漏电极；
第1-2晶体管，包括连接至与所述第一输入信号对应的输入端子的栅电极，连接至所述连接节点的第一源/漏电极，以及连接至所述第一节点的第二源/漏电极；和
第1-3晶体管，包括连接至与所述第三输入信号对应的输入端子的栅电极，连接至与所述晶体管偏移电压对应的输入端子的第一源/漏电极，以及连接至所述连接节点的第二源/漏电极。
9.根据权利要求8所述的移位寄存器，其中，所述电压重置单元包括：
第2-1晶体管，包括连接至与所述第四输入信号对应的输入端子的栅电极，连接至所述第一节点的第一源/漏电极，以及连接至重置连接节点的第二源/漏电极；
第2-2晶体管，包括连接至与所述第四输入信号对应的输入端子的栅电极，连接至所述重置连接节点的第一源/漏电极，以及连接至第一重置电源的第二源/漏电极；和
第2-3晶体管，包括连接至与所述第三输入信号对应的输入端子的栅电极，连接至与所述晶体管偏移电压对应的输入端子的第一源/漏电极，以及连接至所述重置连接节点的第二源/漏电极。
10.根据权利要求8所述的移位寄存器，其中，所述电压重置单元包括：
重置连接节点，其连接至所述电压设定单元的连接节点；
第2-1晶体管，包括连接至与所述第四输入信号对应的输入端子的栅电极，连接至所述第一节点的第一源/漏电极，以及连接至所述重置连接节点的第二源/漏电极；和
第2-2晶体管，包括连接至与所述第四输入信号对应的输入端子的栅电极，连接至所述重置连接节点的第一源/漏电极，以及连接至所述第一重置电源的第二源/漏电极。
11.根据权利要求1所述的移位寄存器，其中，
所述第一节点控制器包括：
第1-1晶体管，包括连接至与所述第一输入信号对应的输入端子的栅电极，连接至与所述第二输入信号对应的输入端子的第一源/漏电极，以及连接至所述连接节点的第二源/漏电极；
第1-2晶体管，包括连接至与所述第四输入信号对应的输入端子的栅电极，连接至所述连接节点的第一源/漏电极，以及连接至第一重置电源的第二源/漏电极；
第1-3晶体管，包括连接至与所述第三输入信号对应的输入端子的栅电极，连接至与所述晶体管偏移电压对应的输入端子的第一源/漏电极，以及连接至所述连接节点的第二源/漏电极；以及
传输晶体管，包括底栅电极、顶栅电极，连接至所述连接节点的第一源/漏电极、以及连接至所述第一节点的第二源/漏电极，以及
其中，在所述传输晶体管中，所述底栅电极连接至与所述第一输入信号对应的输入端子和与所述第四输入信号对应的输入端子中的一个，并且所述顶栅电极连接至与所述第一输入信号对应的输入端子和与所述第四输入信号对应的输入端子中的另一个。
12.根据权利要求1所述的移位寄存器，还包括噪声去除单元，所述噪声去除单元基于所述第二节点的电压形成噪声释放电源和所述第一节点之间的电流路径。
13.一种包括多个级的移位寄存器，所述多个级中的每个级包括：
输出部，其基于第一节点的电压和第二节点的电压来输出扫描时钟信号或栅极截止电压；
第一节点控制器，其控制所述第一节点的电压；以及
第二节点控制器，基于所述第一节点的电压来控制所述第二节点的电压，
其中，
所述第一节点控制器包括
连接节点；
第1-1晶体管，其响应于第一输入信号形成与第二输入信号对应的输入端子和所述连接节点之间的电流路径；
第1-2晶体管，其响应于第四输入信号形成重置电源和所述连接节点之间的电流路径；
第1-3晶体管，其响应于第三输入信号形成与晶体管偏移电压对应的输入端子和所述连接节点之间的电流路径；以及
传输晶体管，包括双栅极结构并且形成所述连接节点和所述第一节点之间的电流路径。
14.根据权利要求13所述的移位寄存器，其中，所述传输晶体管包括：
底栅电极，其连接至与所述第一输入信号对应的输入端子和与所述第四输入信号对应的输入端子中的一个；
与所述底栅电极交叠的半导体层；
顶栅电极，所述顶栅电极被设置成与所述半导体层交叠并连接至与所述第一输入信号对应的输入端子和与所述第四输入信号对应的输入端子中的另一个；
连接至所述连接节点的第一源/漏电极；以及
连接至所述第一节点的第二源/漏电极。
15.根据权利要求14所述的移位寄存器，其中，所述第三输入信号是第n-1级中包括的第一节点的电压。
16.根据权利要求14所述的移位寄存器，其中
所述第一输入信号和所述第二输入信号中的每个是第n-i级的输出信号，其中，i是等于或大于2的自然数，以及
所述第四输入信号是第n+j级的输出信号，其中，j是等于或大于3的自然数。
17.根据权利要求14所述的移位寄存器，其中，所述第三输入信号是所述第一节点的电压。
18.根据权利要求17所述的移位寄存器，其中
所述第一输入信号和所述第二输入信号中的每个是前级的输出信号，
所述第四输入信号是后级的输出信号。
19.根据权利要求14所述的移位寄存器，还包括噪声去除单元，所述噪声去除单元基于所述第二节点的电压形成噪声释放电源和所述第一节点之间的电流路径。
20.根据权利要求12或19所述的移位寄存器，其中所述噪声去除单元包括：
第3-1晶体管，包括连接至所述第二节点的栅电极，连接至所述第一节点的第一源/漏电极，以及连接至中间节点的第二源/漏电极；
第3-2晶体管，包括连接至所述第二节点的栅电极，连接至所述中间节点的第一源/漏电极，以及连接至所述噪声释放电源的第二源/漏电极；和
第3-3晶体管，包括连接至所述第一节点的栅电极，连接至与次级晶体管偏移电压对应的输入端子的第一源/漏电极，以及连接至所述中间节点的第二源/漏电极。
21.根据权利要求12或19所述的移位寄存器，其中，所述噪声去除单元包括：
连接至所述连接节点的中间节点；
第3-1晶体管，包括连接至所述第二节点的栅电极，连接至所述第一节点的第一源/漏电极，以及连接至所述中间节点的第二源/漏电极；和
第3-2晶体管，包括连接至所述第二节点的栅电极，连接至所述中间节点的第一源/漏电极，以及连接至所述噪声释放电源的第二源/漏电极。
22.一种显示装置，包括：
像素阵列部分，包括分别设置在由多条扫描线和多条数据线限定的多个区域中的多个像素；
数据驱动电路，向所述多条数据线中的每条数据线提供数据信号；和
扫描驱动电路，向所述多条扫描线中的每条扫描线提供扫描信号，
其中，所述扫描驱动电路包括根据权利要求1至21中任一项所述的移位寄存器。
23.根据权利要求22所述的显示装置，其中所述输出部包括：
扫描输出部，包括根据所述第一节点的电压输出所述扫描时钟信号的第一上拉晶体管和根据所述第二节点的电压输出所述栅极截止电压的第一下拉晶体管；和
进位输出部，包括根据所述第一节点的电压输出进位时钟信号的第二上拉晶体管和根据所述第二节点的电压输出所述栅极截止电压的第二下拉晶体管。
24.根据权利要求23所述的显示装置，其中，
第一输入信号是从第n-i级的进位输出部输出的输出信号，其中，i是等于或大于2的自然数，
第二输入信号是从第n-i级的扫描输出部或所述进位输出部输出的输出信号，
第四输入信号是从第n+j级的扫描输出部输出的输出信号，其中，j是等于或大于3的自然数。
25.根据权利要求23所述的显示装置，其中，所述输出部还包括以二极管方式连接在所述第一节点和所述第二上拉晶体管之间的第四晶体管。
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