CN110517622A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 Download PDF

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CN110517622A CN201910837935.8A CN201910837935A CN110517622A CN 110517622 A CN110517622 A CN 110517622A CN 201910837935 A CN201910837935 A CN 201910837935A CN 110517622 A CN110517622 A CN 110517622A
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刘强
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Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，可避免因GOA单元的降噪效果不佳而导致工作异常。一种移位寄存器单元，包括：第一信号输出子电路，用于将来自上拉节点的信号进行存储，并在来自上拉节点的信号的控制下，将来自第一时钟信号端的第一时钟信号传输至第一信号输出端；第二信号输出子电路，用于在来自上拉节点的信号的控制下，将来自第一时钟信号端的第一时钟信号传输至第二信号输出端；第一降噪子电路，用于在来自第一时钟信号端的第一时钟信号的控制下，将来自与其电连接的第二信号输出端的信号传输至上拉节点，或者将来自与其电连接的第一信号输出端的信号传输至上拉节点。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
由于显示产品的结构或组装的需要，会在边缘区域留下无法进行显示的边框，该边框的存在会降低显示产品的视觉效果。因此，窄边框甚至无边框的显示产品已成为追求高品质显示效果的主流趋势。
其中，GOA(Gate Driver on Array，集成栅极驱动电路)技术可以将栅极驱动电路集成在显示面板的阵列基板上，替代由外接硅片制作的驱动芯片，可以省掉栅极驱动集成电路部分，以简化显示产品的结构。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路，其中该栅极开关电路中的每个移位寄存器也称GOA单元。
在GOA单元的结构中，例如由4个薄膜晶体管(Thin Film Transistor，简称TFT)和1个寄生电容(Capacitance，简称C)组成的4T1C结构的GOA单元，其上拉节点和信号输出端仅在复位阶段被下拉至低电位，并在下一图像帧到来之前的时间内，再无信号传输至上拉节点和信号输出端，导致上拉节点和信号输出端的信号无法持续被拉低。此时，在GOA单元中的寄生电容的影响下，上拉节点很容易产生噪音信号，而导致GOA单元工作异常，很容易影响显示产品品质。
发明内容
本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，可避免因GOA单元的降噪效果不佳而导致工作异常。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种移位寄存器单元，包括：第一降噪子电路、第一信号输出子电路以及第二信号输出子电路；所述第一信号输出子电路，与上拉节点、第一时钟信号端以及第一信号输出端电连接；所述第一信号输出子电路被配置为将来自所述上拉节点的信号进行存储，并在来自所述上拉节点的信号的控制下，将来自所述第一时钟信号端的第一时钟信号传输至所述第一信号输出端；所述第二信号输出子电路，与所述上拉节点、所述第一时钟信号端以及第二信号输出端电连接；所述第二信号输出子电路被配置为在来自所述上拉节点的信号的控制下，将来自所述第一时钟信号端的第一时钟信号传输至所述第二信号输出端；所述第一降噪子电路，与所述上拉节点、所述第一时钟信号端、以及所述第二信号输出端或者所述第一信号输出端电连接；所述第一降噪子电路被配置为在来自所述第一时钟信号端的第一时钟信号的控制下，将来自与其电连接的所述第二信号输出端的信号传输至所述上拉节点，或者，将来自与其电连接的所述第一信号输出端的信号传输至所述上拉节点。
可选的，所述移位寄存器单元还包括第二降噪子电路；所述第二降噪子电路，与所述上拉节点、下拉节点、以及第一电压端电连接；所述第二降噪子电路被配置为在来自所述下拉节点的信号的控制下，将来自所述第一电压端的信号传输至所述上拉节点。
在此基础上，可选的，所述移位寄存器单元还包括第一信号输入子电路；所述第一信号输入子电路，与第一信号输入端和所述上拉节点电连接；所述第一信号输入子电路被配置为在来自所述第一信号输入端的信号的控制下，将来自所述第一信号输入端的信号传输至所述上拉节点。
和/或，所述移位寄存器单元还包括第二信号输入子电路；所述第二信号输入子电路，与第二信号输入端、所述上拉节点、所述第一信号输出端、所述第二信号输出端、以及第一电压端电连接；所述第二信号输入子电路被配置为在来自所述第二信号输入端的信号的控制下，将来自所述第一电压端的信号传输至所述上拉节点、所述第一信号输出端和所述第二信号输出端。
和/或，所述移位寄存器单元还包括下拉控制子电路；所述下拉控制子电路，与第二时钟信号端、所述上拉节点、所述下拉节点以及第一电压端电连接；所述下拉控制子电路被配置为在来自所述第二时钟信号端的第二时钟信号和来自所述上拉节点的信号的共同控制下，分别在不同的时间段，将来自所述第一电压端的信号传输至所述下拉节点，将来自所述第二时钟信号端的第二时钟信号传输至所述下拉节点。
和/或，所述移位寄存器单元还包括下拉子电路；所述下拉子电路，与所述下拉节点、所述第一信号输出端、所述第二信号输出端、以及第一电压端电连接；所述下拉子电路被配置为在来自所述下拉节点的信号的控制下，将来自所述第一电压端的信号传输至所述第一信号输出端和所述第二信号输出端。
可选的，所述第一降噪子电路包括第一晶体管；在所述第一降噪子电路与所述第二信号输出端电连接的情况下，所述第一晶体管的栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第二信号输出端电连接，所述第一晶体管的第二极与所述上拉节点电连接；在所述第一降噪子电路与所述第一信号输出端电连接的情况下，所述第一晶体管的栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第一信号输出端电连接，所述第一晶体管的第二极与所述上拉节点电连接。
可选的，所述第一信号输出子电路包括第二晶体管和存储电容；所述第二晶体管的栅极与所述上拉节点电连接，所述第二晶体管的第一极与所述第一时钟信号端电连接，所述第二晶体管的第二极与所述第一信号输出端电连接；所述存储电容的第一极与所述上拉节点电连接，所述存储电容的第二极与所述第一信号输出端电连接；和/或，所述第二信号输出子电路包括第三晶体管；所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一极与所述第一时钟信号端电连接，所述第三晶体管的第二极与所述第二信号输出端电连接。
可选的，所述第二降噪子电路包括第四晶体管；所述第四晶体管的栅极与所述下拉节点电连接，所述第四晶体管的第一极与所述上拉节点电连接，所述第四晶体管的第二极与所述第一电压端电连接。
可选的，在所述移位寄存器单元包括第一信号输入子电路的情况下，所述第一信号输入子电路包括第五晶体管；所述第五晶体管的栅极和第一极均与所述第一信号输入端电连接，所述第五晶体管的第二极与所述上拉节点电连接。
和/或，在所述移位寄存器单元包括第二信号输入子电路的情况下，所述第二信号输入子电路包括第六晶体管、第七晶体管以及第八晶体管；所述第六晶体管的栅极与所述第二信号输入端电连接，所述第六晶体管的第一极与所述上拉节点电连接，所述第六晶体管的第二极与所述第一电压端电连接；所述第七晶体管的栅极与所述第二信号输入端电连接，所述第七晶体管的第一极与所述第二信号输出端电连接，所述第七晶体管的第二极与所述第一电压端电连接；所述第八晶体管的栅极与所述第二信号输入端电连接，所述第八晶体管的第一极与所述第一信号输出端电连接，所述第八晶体管的第二极与所述第一电压端电连接。
和/或，在所述移位寄存器单元包括下拉控制子电路的情况下，所述下拉控制子电路包括第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；所述第九晶体管的栅极和第一极均与所述第二时钟信号端电连接，所述第九晶体管的第二极与所述第十晶体管的第一极电连接；所述第十晶体管的栅极与所述上拉节点电连接，所述第十晶体管的第二极与所述第一电压端电连接；所述第十一晶体管的栅极与所述第九晶体管的第二极和所述第十晶体管的第一极电连接，所述第十一晶体管的第一极与所述第二时钟信号端电连接，所述第十一晶体管的第二极与所述下拉节点电连接；所述第十二晶体管的栅极与所述上拉节点电连接，所述第十二晶体管的第一极与所述下拉节点电连接，所述第十二晶体管的第二极与所述第一电压端电连接。
和/或，在所述移位寄存器单元包括下拉子电路的情况下，所述下拉子电路包括第十三晶体管和第十四晶体管；所述第十三晶体管的栅极和所述下拉节点电连接，所述第十三晶体管的第一极与所述第一信号输出端电连接，所述第十三晶体管的第二极与所述第一电压端电连接；所述第十四晶体管的栅极与所述下拉节点电连接，所述第十四晶体管的第一极与所述第二信号输出端电连接，所述第十四晶体管的第二极与所述第一电压端电连接。
第二方面，提供一种移位寄存器单元，包括：第一降噪子电路和第一信号输出子电路；所述第一信号输出子电路，与上拉节点、第一时钟信号端以及第一信号输出端电连接；所述第一信号输出子电路被配置为将来自所述上拉节点的信号进行存储，并在来自所述上拉节点的信号的控制下，将来自所述第一时钟信号端的第一时钟信号传输至所述第一信号输出端；所述第一降噪子电路，与所述上拉节点、所述第一时钟信号端以及所述第一信号输出端电连接；所述第一降噪子电路被配置为在来自所述第一时钟信号端的第一时钟信号的控制下，将来自所述第一信号输出端的信号传输至所述上拉节点。
在此基础上，可选的，所述第一降噪子电路包括第一晶体管；所述第一晶体管的栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第一信号输出端电连接，所述第一晶体管的第二极与所述上拉节点电连接。
可选的，所述第一信号输出子电路包括第二晶体管和存储电容；所述第二晶体管的栅极与所述上拉节点电连接，所述第二晶体管的第一极与所述第一时钟信号端电连接，所述第二晶体管的第二极与所述第一信号输出端电连接；所述存储电容的第一极与所述上拉节点电连接，所述存储电容的第二极与所述第一信号输出端电连接。
第三方面，提供一种栅极驱动电路，包括多个级联的如上述的移位寄存器单元；每级的所述移位寄存器单元的第一信号输出端与一根栅线电连接。
在此基础上，可选的，在所述移位寄存器单元包括第二信号输出子电路的情况下，除了第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端与其上一级移位寄存器单元的第二信号输出端相连接；除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输入端与其下一级移位寄存器单元的第二信号输出端相连接。
第四方面，提供一种显示装置，包括上述的栅极驱动电路。
第五方面，提供一种移位寄存器单元的驱动方法，所述移位寄存器单元包括第一降噪子电路、第一信号输出子电路、第二信号输出子电路、第二降噪子电路、第一信号输入子电路、以及下拉控制子电路；所述第一降噪子电路与上拉节点、第一时钟信号端、以及第一信号输出端或者第二信号输出端电连接；所述第一信号输出子电路与所述上拉节点、所述第一时钟信号端以及所述第一信号输出端电连接；所述第二信号输出子电路与所述上拉节点、所述第一时钟信号端以及所述第二信号输出端电连接；所述第二降噪子电路与所述上拉节点、下拉节点、以及第一电压端电连接；所述第一信号输入子电路，与第一信号输入端和所述上拉节点电连接；所述下拉控制子电路与第二时钟信号端、所述上拉节点、所述下拉节点以及所述第一电压端电连接；所述移位寄存器单元的驱动方法包括：在图像帧的输入阶段：在来自所述第一信号输入端的信号的控制下，所述第一信号输入子电路将来自所述第一信号输入端的信号传输至所述上拉节点；在所述图像帧的输出阶段：在来自所述上拉节点的信号的控制下，所述第一信号输出子电路将来自所述第一时钟信号端的第一时钟信号传输至所述第一信号输出端，所述第二信号输出子电路将来自所述第一时钟信号端的第一时钟信号传输至所述第二信号输出端；在所述图像帧的降噪阶段：在来自所述第一时钟信号端的第一时钟信号的控制下，所述第一降噪子电路将来自与其电连接的所述第二信号输出端的信号传输至所述上拉节点，或者，将来自与其电连接的所述第一信号输出端的信号传输至所述上拉节点；并且，在来自所述第二时钟信号端的第二时钟信号和来自所述上拉节点的信号的共同控制下，所述下拉控制子电路将来自所述第二时钟信号端的第二时钟信号传输至下拉节点，以使所述第二降噪子电路将来自所述第一电压端的信号传输至所述上拉节点。
本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，包括第一降噪子电路、第一信号输出子电路以及第二信号输出子电路。第一降噪子电路，与上拉节点、第一时钟信号端、以及第二信号输出端或者第一信号输出端电连接。第一信号输出子电路，与上拉节点、第一时钟信号端以及第一信号输出端电连接。第二信号输出子电路，与上拉节点、第一时钟信号端以及第二信号输出端电连接。第一降噪子电路用于在来自第一时钟信号端的第一时钟信号的控制下，将来自与其电连接的第二信号输出端的信号传输至上拉节点，或者，将来自与其电连接的第一信号输出端的信号传输至上拉节点。第一信号输出子电路用于将来自上拉节点的信号进行存储，并在来自上拉节点的信号的控制下，将来自第一时钟信号端的第一时钟信号传输至第一信号输出端。第二信号输出子电路用于在来自上拉节点的信号的控制下，将来自第一时钟信号端的第一时钟信号传输至第二信号输出端。因此，在图像帧的非有效输出阶段，第一时钟信号端的第一时钟信号的控制下，第一降噪子电路开启，将第二信号输出端或者第一信号输出端的信号传输至上拉节点，使得上拉节点的信号的电位为低电位，实现对上拉节点进行降噪，从而提高移位寄存器单元在图像帧的非有效输出阶段的降噪效果，避免因上拉节点产生的噪音信号，导致移位寄存器单元工作异常，降低显示产品质量的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种显示装置的结构示意图；
图2为本发明实施例提供的一种栅极驱动电路的结构示意图；
图3为本发明实施例提供的另一种栅极驱动电路的结构示意图；
图4为本发明实施例提供的一种移位寄存器单元的结构示意图；
图5为图4中的移位寄存器单元的具体结构示意图；
图6为本发明实施例提供的另一种移位寄存器单元的结构示意图；
图7为图6中的移位寄存器单元的具体结构示意图；
图8为用于控制如图5和图7所示的移位寄存器单元的信号时序图；
图9为本发明实施例提供的又一种移位寄存器单元的结构示意图；
图10为图9中的移位寄存器单元的具体结构示意图；
图11为用于控制如图10所示的移位寄存器单元的信号时序图；
图12为现有技术提供的一种移位寄存器单元的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种显示装置，包括显示面板10。
如图1所示，该显示面板10包括显示区(active area，AA区)和周边区S，周边区S例如围绕AA区一圈设置。上述AA区包括多个亚像素P。
图1中以上述多个亚像素P呈阵列形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素，沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。亚像素P内设置有用于控制亚像素P进行显示的像素电路。该像素电路包括多个晶体管。
在此基础上，如图1所示，显示面板10还包括多根栅线(G1、G2……Gn)。可选的，同一行亚像素可以与一根栅线电连接。
基于此，在本发明的一些实施例中，如图1所示，上述的显示装置还包括设置于周边区S的栅极驱动电路20。
如图2所示，该栅极驱动电路20包括多个移位寄存器(SR1、SR2……SRn)。
每个移位寄存器的第一信号输出端Output1与一根栅线连接，通过栅线向一行亚像素的每个亚像素中的至少一个晶体管的栅极提供栅极扫描信号。
在本发明的一些实施例中，移位寄存器单元包括与第一信号输出端Output1电连接的第一信号输出子电路。
在此情况下，可选的，如图3所示，当多个移位寄存器依次级联时，除了第一级移位寄存器单元SR1以外，每一级移位寄存器单元的第一信号输入端IN1与其上一级移位寄存器单元的第一信号输出端Output1相连接。除了最后一级移位寄存器单元SRn以外，每一级移位寄存器单元的第二信号输入端IN2与其下一级移位寄存器单元的第一信号输出端Output1相连接。
在本发明的另一些实施例中，移位寄存器单元除了包括与第一信号输出端Output1电连接的第一信号输出子电路之外，还包括与第二信号输出端Output2电连接的第二信号输出子电路。
在此情况下，可选的，如图2所示，当多个移位寄存器依次级联时，除了第一级移位寄存器单元SR1以外，每一级移位寄存器单元的第一信号输入端IN1与其上一级移位寄存器单元的第二信号输出端Output2相连接。并且，除了最后一级移位寄存器单元SRn以外，每一级移位寄存器单元的第二信号输入端IN2连接下一级移位寄存器单元的第二信号输出端Output2。
需要说明的是，上述第一级移位寄存器单元SR1和最后一级移位寄存器单元SRn是相对的，根据栅极驱动电路20正向扫描和反向扫描而定。该栅极驱动电路20用于对栅线进行正向扫描时，根据栅线的扫描顺序，用于向第一根栅线提供扫描信号的移位寄存器单元，为第一级移位寄存器单元SR1；用于向最后一根栅线提供扫描信号的移位寄存器单元，为最后一级移位寄存器单元SRn。该栅极驱动电路20用于对栅线进行反向扫描时，根据栅线的扫描顺序，最后一根栅线先被输入扫描信号，因而，用于向最后一根栅线提供扫描信号的移位寄存器单元，为第一级移位寄存器单元SR1；用于向第一根栅线提供扫描信号的移位寄存器单元，为最后一级移位寄存器单元SRn。
在上述的基础上，可选的，如图2和图3所示，第一级移位寄存器单元SR1的第一信号输入端IN1可以连接起始信号端STV，最后一级移位寄存器单元SRn的第二信号输入端IN2可以连接上述起始信号端STV。
其中，起始信号端STV用于输出起始信号，该栅极驱动电路20的第一级移位寄存器单元SR1在接收到上述起始信号后开始对栅线进行逐行扫描。
在此情况下，当起始信号端STV的起始信号输入第一级移位寄存器单元SR1的第一信号输入端IN1时，最后一级移位寄存器单元SRn的第二信号输入端IN2可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元SRn的进行复位。
此处，最后一级移位寄存器单元SRn的第二信号输入端IN2也可以单独设置初始化信号端，该初始化信号端可以向最后一级移位寄存器单元SRn的第二信号输入端IN2传输复位信号。
基于上述的描述，如图4和图6所示，本发明实施例提供一种移位寄存器单元，包括：第一降噪子电路21、第一信号输出子电路22以及第二信号输出子电路23。
其中，如图4所示，第一降噪子电路21，与上拉节点PU、第一时钟信号端CLK以及第二信号输出端Output2电连接；或者，如图6所示，第一降噪子电路21，与上拉节点PU、第一时钟信号端CLK以及第一信号输出端Output1电连接。
第一信号输出子电路22，与上拉节点PU、第一时钟信号端CLK以及第一信号输出端Output1电连接。
第二信号输出子电路23，与上拉节点PU、第一时钟信号端CLK以及第二信号输出端Output2电连接。
第一降噪子电路21用于在来自第一时钟信号端CLK的第一时钟信号的控制下，将来自与其电连接的第二信号输出端Output2的信号传输至上拉节点PU，或者，将来自与其电连接的第一信号输出端Output1的信号传输至上拉节点PU。
可以理解的是，在移位寄存器单元包括第一信号输出子电路22和第二信号输出子电路23的情况下，如图4所示，当第一降噪子电路21与第二信号输出端Output2电连接时，在来自第一时钟信号端CLK的第一时钟信号的控制下，第一降噪子电路21将来自与其电连接的第二信号输出端Output2的信号传输至上拉节点PU。或者，如图6所示，当第一降噪子电路21与第一信号输出端Output1电连接时，在来自第一时钟信号端CLK的第一时钟信号的控制下，第一降噪子电路21将来自与其电连接的第一信号输出端Output1的信号传输至上拉节点PU。
第一信号输出子电路22用于将来自上拉节点PU的信号进行存储，并在来自上拉节点PU的信号的控制下，将来自第一时钟信号端CLK的第一时钟信号传输至第一信号输出端Output1。
第二信号输出子电路23用于在来自上拉节点PU的信号的控制下，将来自第一时钟信号端CLK的第一时钟信号传输至第二信号输出端Output2。
由于在图像帧的非有效输出阶段(即，除有效输出阶段外的其余时间)，第一信号输出端Output1和第二信号输出端Output2均为低电位，因此，当第一降噪子电路21与第二信号输出端Output2电连接时，第一降噪子电路21在第一时钟信号端CLK的第一时钟信号控制下开启，将第二信号输出端Output2的信号传输至上拉节点PU，使得上拉节点PU的电位为低电位，从而可以对上拉节点PU进行降噪。或者，当第一降噪子电路21与第一信号输出端Output1电连接时，第一降噪子电路21在第一时钟信号端CLK的第一时钟信号控制下开启，将第一信号输出端Output1的信号传输至上拉节点PU，使得上拉节点PU的电位为低电位，从而可以对上拉节点PU进行降噪。
综上所述，本发明实施例提供的一种移位寄存器单元，包括第一降噪子电路21、第一信号输出子电路22以及第二信号输出子电路23。第一降噪子电路21，与上拉节点PU、第一时钟信号端CLK、以及第二信号输出端Output2或者第一信号输出端Output1电连接。第一信号输出子电路22，与上拉节点PU、第一时钟信号端CLK以及第一信号输出端Output1电连接。第二信号输出子电路23，与上拉节点PU、第一时钟信号端CLK以及第二信号输出端Output2电连接。第一降噪子电路21用于在来自第一时钟信号端CLK的第一时钟信号的控制下，将来自与其电连接的第二信号输出端Output2的信号传输至上拉节点PU，或者，将来自与其电连接的第一信号输出端Output1的信号传输至上拉节点PU。第一信号输出子电路22用于将来自上拉节点PU的信号进行存储，并在来自上拉节点PU的信号的控制下，将来自第一时钟信号端CLK的第一时钟信号传输至第一信号输出端Output1。第二信号输出子电路23用于在来自上拉节点PU的信号的控制下，将来自第一时钟信号端CLK的第一时钟信号传输至第二信号输出端Output2。因此，在图像帧的非有效输出阶段，第一时钟信号端CLK的第一时钟信号的控制下，第一降噪子电路21开启，将第二信号输出端Output2或者第一信号输出端Output1的信号传输至上拉节点PU，使得上拉节点PU的信号的电位为低电位，实现对上拉节点PU进行降噪，从而提高移位寄存器单元在图像帧的非有效输出阶段的降噪效果，避免因上拉节点PU产生的噪音信号，导致移位寄存器单元工作异常，降低显示产品质量的问题。
在本发明的一些实施例中，如图4和图6所示，移位寄存器单元还包括第二降噪子电路24。
第二降噪子电路24与上拉节点PU、下拉节点PD、以及第一电压端电VGL连接。
第二降噪子电路24用于在来自下拉节点PD的信号的控制下，将来自第一电压端VGL的信号传输至上拉节点PU。
其中，在一图像帧内，第一电压端VGL为低电平信号。
可以理解的是，在下拉节点PD的信号的控制下，第二降噪子电路24开启，将第一电压端VGL的低电平信号传输至上拉节点PU，使得上拉节点PU的电位为低电位，从而对上拉节点PU进行降噪。
在此基础上，在图像帧的非有效输出阶段，第一降噪子电路21和第二降噪子电路24均可以对上拉节点PU进行降噪，从而提高移位寄存器单元的降噪效果。
在本发明的一些实施例中，如图4和图6所示，移位寄存器单元还包括第一信号输入子电路25。
第一信号输入子电路25与第一信号输入端IN1和上拉节点PU电连接。
第一信号输入子电路25用于在来自第一信号输入端IN1的信号的控制下，将来自第一信号输入端IN1的信号传输至上拉节点PU。
在本发明的一些实施例中，如图4和图6所示，移位寄存器单元还包括第二信号输入子电路26。
第二信号输入子电路26与第二信号输入端IN2、上拉节点PU、
第一信号输出端Output1、第二信号输出端Output2、以及述第一电压端VGL电连接。
第二信号输入子电路26用于在来自第二信号输入端IN2的信号的控制下，将来自第一电压端VGL的信号传输至上拉节点PU、第一信号输出端Output1和第二信号输出端Output2。
在本发明的一些实施例中，如图4和图6所示，移位寄存器单元还包括下拉控制子电路27。
下拉控制子电路27与第二时钟信号端CLKB、上拉节点PU、下拉节点PD以及第一电压端VGL电连接。
下拉控制子电路27用于在来自第二时钟信号端CLKB的第二时钟信号和来自上拉节点PU的信号的共同控制下，分别在不同的时间段，将来自第一电压端VGL的信号传输至下拉节点PD，将来自第二时钟信号端CLKB的第二时钟信号传输至下拉节点PD。
需要说明的是，第一时钟信号端CLK的第一时钟信号与第二时钟信号端CLKB的第二时钟信号的占空比相同，且第一时钟信号端CLK的第一时钟信号与第二时钟信号端CLKB的第二时钟信号的相位差为180度。
在此基础上，在本发明的一些实施例中，上述的显示装置还包括与栅极驱动电路电连接的时序控制IC(Integrated Circuit，集成电路)和电平转换IC。其中，时序控制IC可以控制时钟信号的占空比和周期，电平转换IC可以控制时钟信号的电位的高低。在此情况下，通过时序控制IC和电平转换IC可以向栅极驱动电路中的每个移位寄存器单元的相应的时钟信号。
需要说明的是，本发明实施例均以通过2个时钟信号端(第一时钟信号端CLK和第二时钟信号端CLKB)向各个级联的移位寄存器单元传输时钟信号的情况进行说明。此外，本领域技术人员可以根据实际情况，在保证移位寄存器单元正常工作状态的情况下，对时钟信号端的个数进行设计，例如，通过4个时钟信号端或者6个时钟信号端或者8个时钟信号端等，向各个级联的移位寄存器单元传输的时钟信号。
在本发明的一些实施例中，如图4和图6所示，移位寄存器单元还包括下拉子电路28。
下拉子电路28与下拉节点PD、第一信号输出端Output1、第二信号输出端Output2、以及第一电压端VGL电连接。
下拉子电路28用于在来自下拉节点PD的信号的控制下，将来自第一电压端VGL的信号传输至第一信号输出端Output1和第二信号输出端Output2。
以下对图4和图6所示的移位寄存器单元中各个子电路的结构进行详细的举例说明。
具体地，在本发明的一些实施例中，如图5和图7所示，第一降噪子电路21包括第一晶体管M1。
其中，如图5所示，第一晶体管M1的栅极与第一时钟信号端CLK电连接，第一晶体管M1的第一极与第二信号输出端Output2，第一晶体管M1的第二极与上拉节点PU电连接；或者，如图7所示，第一晶体管M1的栅极与第一时钟信号端CLK电连接，第一晶体管M1的第一极与第一信号输出端Output1电连接，第一晶体管M1的第二极与上拉节点PU电连接。
在本发明的一些实施例中，如图5和图7所示，第一信号输出子电路22包括第二晶体管M2和存储电容C。
第二晶体管M2的栅极与上拉节点PU电连接，第二晶体管M2的第一极与第一时钟信号端CLK电连接，第二晶体管M2的第二极与第一信号输出端Output1电连接。
存储电容C的第一极与上拉节点PU电连接，存储电容C的第二极与第一信号输出端Output1电连接。
和/或，
在本发明的一些实施例中，如图5和图7所示，第二信号输出子电路23包括第三晶体管M3。
第三晶体管M3的栅极与上拉节点PU电连接，第三晶体管M3的第一极与第一时钟信号端CLK电连接，第三晶体管M3的第二极与第二信号输出端Output2电连接。
在本发明的一些实施例中，如图5和图7所示，第二降噪子电路24包括第四晶体管M4。
第四晶体管M4的栅极与下拉节点PD电连接，第四晶体管M4的第一极与上拉节点PU电连接，第四晶体管M4的第二极与第一电压端VGL电连接。
在本发明的一些实施例中，如图5和图7所示，在移位寄存器单元包括第一信号输入子电路25的情况下，第一信号输入子电路25包括第五晶体管M5。
第五晶体管M5的栅极和第一极均与第一信号输入端Output1电连接，第五晶体管M5的第二极与上拉节点PU电连接。
和/或，
在本发明的一些实施例中，如图5和图7所示，在移位寄存器单元包括第二信号输入子电路26的情况下，第二信号输入子电路26包括第六晶体管M6、第七晶体管M7以及第八晶体管M8。
第六晶体管M6的栅极与第二信号输入端IN2电连接，第六晶体管M6的第一极与上拉节点PU电连接，第六晶体管M6的第二极与第一电压端VGL电连接。
第七晶体管M7的栅极与第二信号输入端IN2电连接，第七晶体管M7的第一极与第二信号输出端Output2电连接，第七晶体管M7的第二极与第一电压端VGL电连接。
第八晶体管M8的栅极与第二信号输入端IN2电连接，第八晶体管M8的第一极与第一信号输出端Output1电连接，第八晶体管M8的第二极与第一电压端VGL电连接。
和/或，
在本发明的一些实施例中，如图5和图7所示，在移位寄存器单元包括下拉控制子电路27的情况下，下拉控制子电路27包括第九晶体管M9、第十晶体管M10、第十一晶体管M11以及第十二晶体管M12。
第九晶体管M9的栅极和第一极均与第二时钟信号端CLK电连接，第九晶体管M9的第二极与第十晶体管M10的第一极电连接。
第十晶体管M10的栅极与上拉节点PU电连接，第十晶体管M10的第二极与第一电压端VGL电连接。
第十一晶体管M11的栅极与第九晶体管M9的第二极和第十晶体管M10的第一极电连接，第十一晶体管M11的第一极与第二时钟信号端CLKB电连接，第十一晶体管M11的第二极与下拉节点PD电连接。
第十二晶体管M12的栅极与上拉节点PU电连接，第十二晶体管M12的第一极与下拉节点PD电连接，第十二晶体管M12的第二极与第一电压端VGL电连接。
和/或，
在本发明的一些实施例中，如图5和图7所示，在移位寄存器单元包括下拉子电路28的情况下，下拉子电路28包括第十三晶体管M13和第十四晶体管M14。
第十三晶体管M13的栅极和下拉节点PD电连接，第十三晶体管M13的第一极与第一信号输出端Output1电连接，第十三晶体管M13的第二极与第一电压端VGL电连接。
第十四晶体管M14的栅极与下拉节点PD电连接，第十四晶体管M14的第一极与第二信号输出端Output2电连接，第十四晶体管M14的第二极与第一电压端VGL电连接。
需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。
此外，本发明均以上述晶体管均为N型晶体管为例进行说明。并且，第一电压端VGL恒定输出低电平，第一信号输入端IN1接收输入信号INPUT，第二信号输入端IN2接收复位信号RESET。其中“0”表示低电平，“1”表示高电平。
在本发明的一些实施例中，第一降噪子电路21与上拉节点PU、第一时钟信号端CLK、以及第二信号输出端Output2电连接。
在此情况下，结合图8所示的信号时序图，对图5所示的移位寄存器单元在不同的阶段(P1～P4)的工作情况进行详细的举例说明。
在输入阶段P1，INPUT＝1，RESET＝0，CLK＝0，CLKB＝1。
在此情况下，由于来自第一信号输入端IN1的信号为高电平，因此，第五晶体管M5导通，从而将第一信号输入端IN1的高电平传输至上拉节点PU，从而对上拉节点PU进行充电，使得该上拉节点PU的电位升高。
此时，存储电容C对传输至上拉节点PU的电压进行存储。并且，随着上拉节点PU的电位逐渐升高，使得第二晶体管M2在上拉节点PU高电位的控制下导通，从而将第一时钟信号端CLK的低电平信号传输至第一信号输出端Output1。
同时，在上拉节点PU高电位的控制下，第三晶体管M3也导通，将第一时钟信号端CLK的低电平传输至第二信号输出端Output2。
并且，第一时钟信号端CLK的低电平信号的控制，第一晶体管M1截止。从而不会影响对上拉节点PU进行充电。
此外，如图5所示，在上拉节点PU高电位的控制下，第十晶体管M10和第十二晶体管M12导通，在第二时钟信号端CKLB高电平的控制下，第九晶体管M9导通，但由于第十晶体管M10沟道的宽长比大于第九晶体管M9沟道的宽长比，使得第十一晶体管M11的栅极为低电平，控制第十一晶体管M11截止，使得下拉节点PD的电位仍会通过第十二晶体管M12下拉至第一电压端VGL的低电平。此时，在下拉节点PD低电位的控制下，第四晶体管M4、第十三晶体管M13和第十四晶体管M14均处于截止状态。
综上所述，在输入阶段P1，第一信号输出端Output1和第二信号输出端Output2均输出低电平。
在输出阶段P2，INPUT＝0，RESET＝0，CLK＝1，CLKB＝0。
在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。电容C将输入阶段P1存储的高电平进行释放，以对上拉节点PU进行充电，从而使得第二晶体管M2保持开启状态。此时，第一时钟信号端CLK的高电平通过第二晶体管M2传输至第一信号输出端Output1。
并且，在上拉节点PU高电位的控制下，第三晶体管M3保持开启状态，使得第一时钟信号端CLK的高电平通过第三晶体管M3传输至第二信号输出端Output2。
此时，在第一时钟信号端CLK的高电平信号的控制下，第一晶体管M1导通，使得上拉节点PU的高电平信号传输至第二信号输出端Output2，从而缩短第二信号输出端Output2电位上升的时间。
在此基础上，在存储电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第二晶体管M2和第三晶体管M3均处于导通的状态，从而使得第一时钟信号端CLK的高电平能够持续稳定的传输至第一信号输出端Output1和第二信号输出端Output2。
此外，在第二时钟信号端CLKB的低电平信号的控制下，第九晶体管M9截止，在上拉节点PU高电位的控制下，第十晶体管M10导通，并将第一电压端VGL的低电平信号传输至第十一晶体M11，控制第十一晶体管M11截止。此时，在上拉节点PU高电位的控制下，第十二晶体管M12导通，第十二晶体管M12将第一电压端VGL的低电平信号传输至下拉节点PD。在此情况下，第四晶体管M4、第十三晶体管M13以及第十四晶体管M14均在下拉节点PD低电位的控制下处于截止状态。
综上所述，在输出阶段P2，第一信号输出端Output1和第二信号输出端Output2均输出高电平。
在复位阶段P3，INPUT＝0，RESET＝1，CLK＝0，CLKB＝1。
在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。在来自第二信号输入端IN2的高电平信号的控制下，第六晶体管M6、第七晶体管M7以及第八晶体管M8导通。通过第六晶体管M6将上拉节点PU的电位下拉至第一电压端LVGL的低电平，以对上拉节点PU进行复位。通过第七晶体管M7将第二信号输出端Output2的电位下拉至第一电压端VGL，以对第二信号输出端Output2进行复位。通过第八晶体管M8将第一信号输出端Output1的电位下拉至第一电压端VGL，以对第一信号输出端Output1进行复位。
此时，在上拉节点PU低电位的控制下，第二晶体管M2和第三晶体管M3处于截止状态。
并且，在上拉节点PU低电位的控制下，第十晶体管M10和第十二晶体管M12也均截止。在此基础上，由于来自第二时钟信号端CLKB的高电平信号控制，使得第九晶体管M9导通，并将第二时钟信号端CLKB的高电平传输至第十一晶体管M11，控制第十一晶体管M11导通，第十一晶体管M11将第二时钟信号端CLKB的高电平传输至下拉节点PD。此时，在下拉节点PD的高电平信号的控制下，第四晶体管M4导通，通过第四晶体管M4将上拉节点PU的电位下拉至第一电压端VGL。同样的，在下拉节点PD的高电平信号的控制下，第十三晶体管M13和第十四晶体管M14导通，通过第十三晶体管M13将第一信号输出端Output1的电位下拉至第一电压端VGL，通过第十四晶体管M14将第二信号输出端Output2的电位下拉至第一电压端VGL。
综上所述，在复位阶段P3，第一信号输出端Output1和第二信号输出端Output2均输出低电平信号。
在降噪阶段P4，INPUT＝0，RESET＝0。
在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。并且，在来自第二信号输入端IN2的低电平信号的控制下，第六晶体管M6、第七晶体管M7和第八晶体管M8均截止。
在此基础上，当CLK＝1，CLKB＝0时，上拉节点PU的电位将保持上一时刻的低电位。
在上拉节点PU低电位的控制下，第十晶体管M10和第十二晶体管M12均处于截止状态，在第二时钟信号端CLKB低电位的控制下，第九晶体管M9截止，第十一晶体管M11也截止。此时，第十一晶体管M11和第十二晶体管M12均会存在漏电流。因此，通过第十一晶体管M11可以将第二时钟信号端CLKB的低电平信号传输至下拉节点PD，通过第十二晶体管M12可以将第一电压端VGL的低电平信号传输至下拉节点PD，从而使得下拉节点PD为低电位。此时，在下拉节点PD低电位的控制下，第四晶体管M4截止。
在此基础上，在上拉节点PU低电位的控制下，第二晶体管M2和第三晶体管M3均处于截止状态，并在下拉节点PD低电位的控制下，第十三晶体管M13以及第十四晶体管M14均截止。此时，第一信号输出端Output1和第二信号输出端Output2均无信号输入，因此，第一信号输出端Output1和第二信号输出端Output2将保持低电平信号。
在此基础上，第一晶体管M1在第一时钟信号端CLK高电位的控制下导通，并通过第一晶体管M1，将第二信号输出端Output2的低电平信号传输至上拉节点PU，以使上拉节点PU进行降噪。
当CLK＝0，CLKB＝1时，在第一时钟信号端CLK低电位的控制下，第一晶体管M1截止。
并且，由于上拉节点PU的电位将保持低电位，使得第十晶体管M10和第十二晶体管M12在上拉节点PU低电位的控制下均处于截止状态。此时，在第二时钟信号端CLKB高电平信号的控制下，第九晶体管M9导通，将第二时钟信号端CLKB的高电平信号传输至第十一晶体管M11，使得第十一晶体管M11导通。第十一晶体管M11将第二时钟信号端CLKB高电平信号传输至下拉节点PD，使得下拉节点PD为高电位。
在此基础上，下拉节点PD高电位控制第四晶体管M4导通，通过第四晶体管M4将第一电压端VGL的低电平信号传输至上拉节点PU，以使上拉节点PU进行降噪。
此外，在下拉节点PD高电位的控制下，第十三晶体管M13和第十四晶体管M14均导通。通过第十三晶体管M13将第一电压端VGL的低电平信号传输至第一信号输出端Output1，通过第十四晶体管M14将第一电压端VGL的低电平信号传输至第二信号输出端Output2，从而使得第二信号输出端Output2和第一信号输出端Output1的信号均为低电平信号。
综上所述，在降噪阶段P4，第一信号输出端Output1和第二信号输出端Output2均输出低电平信号。
需要说明的是，由于第一时钟信号端CLK的第一时钟信号与第二时钟信号端CLKB的第二时钟信号的占空比相同，且第一时钟信号端CLK的第一时钟信号与第二时钟信号端CLKB的第二时钟信号的相位相反。
基于上述的描述，在降噪阶段P4，第一晶体管M1和第四晶体管M4可以交替对上拉节点PU进行降噪，即，在降噪阶段P4中的第一时钟信号端CLK为高电平信号的时间内，上拉节点PU通过第一晶体管M1进行降噪，在降噪阶段P4中的第二时钟信号端CLKB为高电平信号的时间内，上拉节点PU通过第四晶体管M4进行降噪。从而可以保证在下一帧到来之前，上拉节点PU可以一直进行降噪，提高移位寄存器单元在图像帧的非有效输出阶段的降噪效果。
相比于如图12所示的移位寄存器单元，第二电压端VDD1或者第三电压端VDD2的信号为第二时钟信号输入端CLKB的第二时钟信号的情况下，由于第二时钟信号输入端CLKB的第二时钟信号的占空比为50％，使得上拉节点PU只在图像帧的非有效输出阶段的50％时间内进行降噪，导致上拉节点PU的降噪效果不稳定，移位寄存器单元内仍有噪音信号存在，很容易发生工作异常，而降低产品质量。并且，即使在第二电压端VDD1或者第三电压端VDD2的信号一直为高电平信号的情况下，在图像帧的非有效输出阶段第一电压端VGL的低电平信号可以一直传输至上拉节点PU，实现对上拉节点PU持续降噪，但是移位寄存器单元内的晶体管数量相对较多，电路结构较为复杂，在实际应用中，不利于减小显示装置的边框宽度，很难实现全屏显示。
而本发明中的移位寄存器单元，在第一时钟信号端CLK的第一时钟信号有效的情况下，第一晶体管M1在第一时钟信号端CLK的第一时钟信号的控制下导通，将第二信号输出端Output2的低电平信号传输至上拉节点PU，以使上拉节点PU进行降噪。在第二时钟信号端CLKB的第二时钟信号有效的情况下，下拉节点PD的信号控制第四晶体管M4导通，通过第四晶体管M4将第一电压端VGL的低电平信号传输至上拉节点PU，以使上拉节点PU进行降噪。在此基础上，由于第一时钟信号端CLK的第一时钟信号和第二时钟信号端CLKB的第二时钟信号的频率相等、相位相反，因此，在降噪阶段P4，第一晶体管M1和第四晶体管M4可以交替对上拉节点PU进行降噪。相比于如图12所示的移位寄存器单元，本发明的移位寄存器单元在输出阶段之后下一帧到来之前，上拉节点PU可以一直进行降噪，提高移位寄存器单元在图像帧的非有效输出阶段的降噪效果。并且，本发明的移位寄存器单元中的晶体管数量相对较少，电路结构相对简单，在实际应用中，可以减小显示装置的边框宽度，便于实现全屏显示。
在本发明的一些实施例中，第一降噪子电路21与上拉节点PU、第一时钟信号端CLK、以及第一信号输出端Output1电连接。
在此情况下，结合图8所示的信号时序图，对图7所示的移位寄存器单元在不同的阶段(P1～P4)的工作情况进行详细的举例说明。
在输入阶段P1，INPUT＝1，RESET＝0，CLK＝0，CLKB＝1。
在此情况下，由于来自第一信号输入端IN1的信号为高电平，因此，第五晶体管M5导通，从而将第一信号输入端IN1的高电平传输至上拉节点PU，从而对上拉节点PU进行充电，使得该上拉节点PU的电位升高。
此时，存储电容C对传输至上拉节点PU的电压进行存储。并且，随着上拉节点PU的电位逐渐升高，使得第二晶体管M2在上拉节点PU高电位的控制下导通，从而将第一时钟信号端CLK的低电平信号传输至第一信号输出端Output1。
同时，在上拉节点PU高电位的控制下，第三晶体管M3也导通，将第一时钟信号端CLK的低电平传输至第二信号输出端Output2。
并且，在第一时钟信号端CLK的低电平信号的控制下，第一晶体管M1截止。从而不会影响对上拉节点PU进行充电。
此外，如图7所示，在上拉节点PU高电位的控制下，第十晶体管M10和第十二晶体管M12导通，在第二时钟信号端CKLB高电平的控制下，第九晶体管M9导通，但由于第十晶体管M10沟道的宽长比大于第九晶体管M9沟道的宽长比，使得第十一晶体管M11的栅极为低电平，控制第十一晶体管M11截止，使得下拉节点PD的电位仍会通过第十二晶体管M12下拉至第一电压端VGL的低电平。此时，在下拉节点PD低电位的控制下，第四晶体管M4、第十三晶体管M13和第十四晶体管M14均处于截止状态。
综上所述，在输入阶段P1，第一信号输出端Output1和第二信号输出端Output2均输出低电平。
在输出阶段P2，INPUT＝0，RESET＝0，CLK＝1，CLKB＝0。
在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。电容C将输入阶段P1存储的高电平进行释放，以对上拉节点PU进行充电，从而使得第二晶体管M2保持开启状态。此时，第一时钟信号端CLK的高电平通过第二晶体管M2传输至第一信号输出端Output1。
并且，在上拉节点PU高电位的控制下，第三晶体管M3保持开启状态，使得第一时钟信号端CLK的高电平通过第三晶体管M3传输至第二信号输出端Output2。
此时，在第一时钟信号端CLK的高电平信号的控制下，第一晶体管M1导通，可以将上拉节点PU的高电平信号传输至第一信号输出端Output1，从而缩短第一信号输出端Output1电位上升的时间。
在此基础上，在存储电容C的自举作用下，上拉节点PU的电位进一步升高，以维持第二晶体管M2和第三晶体管M3均处于导通的状态，从而使得第一时钟信号端CLK的高电平能够持续稳定的传输至第一信号输出端Output1和第二信号输出端Output2。
此外，在第二时钟信号端CLKB的低电平信号的控制下，第九晶体管M9截止，在上拉节点PU高电位的控制下，第十晶体管M10导通，并将第一电压端VGL的低电平信号传输至第十一晶体M11，控制第十一晶体管M11截止。此时，在上拉节点PU高电位的控制下，第十二晶体管M12导通，第十二晶体管M12将第一电压端VGL的低电平信号传输至下拉节点PD。在此情况下，第四晶体管M4、第十三晶体管M13以及第十四晶体管M14均在下拉节点PD低电位的控制下处于截止状态。
综上所述，在输出阶段P2，第一信号输出端Output1和第二信号输出端Output2均输出高电平。
在复位阶段P3，INPUT＝0，RESET＝1，CLK＝0，CLKB＝1。
在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。在来自第二信号输入端IN2的高电平信号的控制下，第六晶体管M6、第七晶体管M7以及第八晶体管M8导通。通过第六晶体管M6将上拉节点PU的电位下拉至第一电压端LVGL的低电平，以对上拉节点PU进行复位。通过第七晶体管M7将第二信号输出端Output2的电位下拉至第一电压端VGL，以对第二信号输出端Output2进行复位。通过第八晶体管M8将第一信号输出端Output1的电位下拉至第一电压端VGL，以对第一信号输出端Output1进行复位。
此时，在上拉节点PU低电位的控制下，第二晶体管M2和第三晶体管M3处于截止状态。
并且，在上拉节点PU低电位的控制下，第十晶体管M10和第十二晶体管M12也均截止。在此基础上，由于来自第二时钟信号端CLKB的高电平信号控制，使得第九晶体管M9导通，并将第二时钟信号端CLKB的高电平传输至第十一晶体管M11，控制第十一晶体管M11导通，第十一晶体管M11将第二时钟信号端CLKB的高电平传输至下拉节点PD。此时，在下拉节点PD的高电平信号的控制下，第四晶体管M4导通，通过第四晶体管M4将上拉节点PU的电位下拉至第一电压端VGL。同样的，在下拉节点PD的高电平信号的控制下，第十三晶体管M13和第十四晶体管M14导通，通过第十三晶体管M13将第一信号输出端Output1的电位下拉至第一电压端VGL，通过第十四晶体管M14将第二信号输出端Output2的电位下拉至第一电压端VGL。
综上所述，在复位阶段P3，第一信号输出端Output1和第二信号输出端Output2均输出低电平信号。
在降噪阶段P4，INPUT＝0，RESET＝0。
在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。并且，在来自第二信号输入端IN2的低电平信号的控制下，第六晶体管M6、第七晶体管M7和第八晶体管M8均截止。
在此基础上，当CLK＝1，CLKB＝0时，上拉节点PU的电位将保持上一时刻的低电位。
在上拉节点PU低电位的控制下，第十晶体管M10和第十二晶体管M12均处于截止状态，在第二时钟信号端CLKB低电位的控制下，第九晶体管M9截止，第十一晶体管M11也截止。此时，第十一晶体管M11和第十二晶体管M12均会存在漏电流。因此，通过第十一晶体管M11可以将第二时钟信号端CLKB的低电平信号传输至下拉节点PD，通过第十二晶体管M12可以将第一电压端VGL的低电平信号传输至下拉节点PD，从而使得下拉节点PD为低电位。此时，在下拉节点PD低电位的控制下，第四晶体管M4截止。
在此基础上，在上拉节点PU低电位的控制下，第二晶体管M2和第三晶体管M3均处于截止状态，并在下拉节点PD低电位的控制下，第十三晶体管M13以及第十四晶体管M14均截止。此时，第一信号输出端Output1和第二信号输出端Output2均无信号输入，因此，第一信号输出端Output1和第二信号输出端Output2将保持低电平信号。
在此基础上，第一晶体管M1在第一时钟信号端CLK高电位的控制下导通，并通过第一晶体管M1，将第一信号输出端Output1的低电平信号传输至上拉节点PU，以使上拉节点PU进行降噪。
当CLK＝0，CLKB＝1时，在第一时钟信号端CLK低电位的控制下，第一晶体管M1截止。
并且，由于上拉节点PU的电位将保持低电位，使得第十晶体管M10和第十二晶体管M12在上拉节点PU低电位的控制下均处于截止状态。此时，在第二时钟信号端CLKB高电平信号的控制下，第九晶体管M9导通，将第二时钟信号端CLKB的高电平信号传输至第十一晶体管M11，使得第十一晶体管M11导通。第十一晶体管M11将第二时钟信号端CLKB高电平信号传输至下拉节点PD，使得下拉节点PD为高电位。
在此基础上，下拉节点PD高电位控制第四晶体管M4导通，通过第四晶体管M4将第一电压端VGL的低电平信号传输至上拉节点PU，以使上拉节点PU进行降噪。
此外，在下拉节点PD高电位的控制下，第十三晶体管M13和第十四晶体管M14均导通。通过第十三晶体管M13将第一电压端VGL的低电平信号传输至第二信号输出端Output2，通过第十四晶体管M14将第一电压端VGL的低电平信号传输至第一信号输出端Output1，从而使得第二信号输出端Output2和第一信号输出端Output1的信号均为低电平信号。
综上所述，在降噪阶段P4，第一信号输出端Output1和第二信号输出端Output2均输出低电平信号。并且，第一晶体管M1和第四晶体管M4可以交替对上拉节点PU进行降噪，从而可以保证在下一帧到来之前，上拉节点PU可以一直进行降噪，提高移位寄存器单元在图像帧的非有效输出阶段的降噪效果。
在上述的基础上，如图9所示，本发明还提供一种移位寄存器单元，包括：第一降噪子电路21和第一信号输出子电路22。
第一信号输出子电路22与上拉节点PU、第一时钟信号端CLK以及第一信号输出端Output1电连接。
第一降噪子电路22与上拉节点PU、第一时钟信号端CLK以及第一信号输出端Output1电连接。
第一信号输出子电路22用于将来自上拉节点PU的信号进行存储，并在来自上拉节点PU的信号的控制下，将来自第一时钟信号端CLK的第一时钟信号传输至第一信号输出端Output1。
第一降噪子电路22用于在来自第一时钟信号端CLK的第一时钟信号的控制下，将来自第一信号输出端Output1的信号传输至上拉节点PU。
因此，在图像帧的非有效输出阶段，第一时钟信号端CLK的第一时钟信号的控制下，第一降噪子电路21开启，将第一信号输出端Output1的信号传输至上拉节点PU，使得上拉节点PU的信号的电位为低电位，实现对上拉节点PU进行降噪，从而提高移位寄存器单元在图像帧的非有效输出阶段的降噪效果，避免因上拉节点PU产生的噪音信号，导致移位寄存器单元工作异常，降低显示产品质量的问题。
在此基础上，可选的，如图10所示，第一降噪子电路21包括第一晶体管M1。
第一晶体管M1的栅极与第一时钟信号端CLK电连接，第一晶体管M1的第一极与第一信号输出端Output1电连接，第一晶体管M1的第二极与上拉节点PU电连接。
在此基础上，可选的，如图10所示，第一信号输出子电路22包括第二晶体管M2和存储电容C。
第二晶体管M2的栅极与上拉节点PU电连接，第二晶体管M2的第一极与第一时钟信号端CLK电连接，第二晶体管M2的第二极与第一信号输出端Output1电连接。
存储电容C的第一极与上拉节点PU电连接，存储电容C的第二极与第一信号输出端Output1电连接。
在本发明的一些实施例中，如图10所示，移位寄存器单元还包括第二信号输入子电路26，与第二信号输入端IN2、上拉节点PU、第一信号输出端Output1以及第一电压端VGL电连接。第二信号输入子电路26用于在来自第二信号输入端IN2的信号的控制下，将来自第一电压端VGL的信号传输至上拉节点PU和第一信号输出端Output1。
可选的，第二信号输入子电路26包括第六晶体管M6和第八晶体管M8。其中，第六晶体管M6的栅极与第二信号输入端IN2电连接，第六晶体管M6的第一极与上拉节点PU电连接，第六晶体管M6的第二极与第一电压端VGL电连接。第八晶体管M8的栅极与第二信号输入端IN2电连接，第八晶体管M8的第一极与第一信号输出端Output1电连接，第八晶体管M8的第二极与第一电压端VGL电连接。
在本发明的一些实施例中，如图10所示，移位寄存器单元还包括下拉子电路28，与下拉节点PD、第一信号输出端Output1以及第一电压端VGL电连接。下拉子电路28用于在来自下拉节点PD的信号的控制下，将来自第一电压端VGL的信号传输至第一信号输出端Output1。
可选的，下拉子电路28包括第十三晶体管M13。第十三晶体管M13的栅极和下拉节点PD电连接，第十三晶体管M13的第一极与第一信号输出端Output1电连接，第十三晶体管M13的第二极与第一电压端VGL电连接。
此外，如图10所示，移位寄存器单元还包括第二降噪子电路24、下拉控制子电路27以及第一信号输入子电路25。
需要说明的是，第二降噪子电路24、下拉控制子电路27以及第一信号输入子电路25，与上述的移位寄存器单元中的第二降噪子电路24、下拉控制子电路27以及第一信号输入子电路25具有相同的结构、功能以及效果，在此不再赘述。
在此基础上，结合图11所示的信号时序图，对图10所示的移位寄存器单元在不同的阶段(P1～P4)的工作情况进行详细的举例说明。
在输入阶段P1，INPUT＝1，RESET＝0，CLK＝0，CLKB＝1。
在此情况下，由于来自第一信号输入端IN1的信号为高电平，因此，第五晶体管M5导通，从而将第一信号输入端IN1的高电平传输至上拉节点PU，从而对上拉节点PU进行充电，使得该上拉节点PU的电位升高。
此时，存储电容C对传输至上拉节点PU的电压进行存储。并且，随着上拉节点PU的电位逐渐升高，使得第二晶体管M2在上拉节点PU高电位的控制下导通，从而将第一时钟信号端CLK的低电平信号传输至第一信号输出端Output1。
并且，在第一时钟信号端CLK的低电平信号的控制下，第一晶体管M1截止。从而不会影响对上拉节点PU进行充电。
此外，如图10所示，在上拉节点PU高电位的控制下，第十晶体管M10和第十二晶体管M12导通，在第二时钟信号端CKLB高电平的控制下，第九晶体管M9导通，但由于第十晶体管M10沟道的宽长比大于第九晶体管M9沟道的宽长比，使得第十一晶体管M11的栅极为低电平，控制第十一晶体管M11截止，使得下拉节点PD的电位仍会通过第十二晶体管M12下拉至第一电压端VGL的低电平。此时，在下拉节点PD低电位的控制下，第四晶体管M4和第十三晶体管M13均处于截止状态。
综上所述，在输入阶段P1，第一信号输出端Output1输出低电平。
在输出阶段P2，INPUT＝0，RESET＝0，CLK＝1，CLKB＝0。
在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。电容C将输入阶段P1存储的高电平进行释放，以对上拉节点PU进行充电，从而使得第二晶体管M2保持开启状态。此时，第一时钟信号端CLK的高电平通过第二晶体管M2传输至第一信号输出端Output1。
此时，在第一时钟信号端CLK的高电平信号的控制下，第一晶体管M1导通，可以将上拉节点PU的高电平信号传输至第一信号输出端Output1，从而缩短第一信号输出端Output1电位上升的时间。
在此基础上，在存储电容C的自举作用下，上拉节点PU的电位进一步升高，以维持第二晶体管M2处于导通的状态，从而使得第一时钟信号端CLK的高电平能够持续稳定的传输至第一信号输出端Output1。
此外，在第二时钟信号端CLKB的低电平信号的控制下，第九晶体管M9截止，在上拉节点PU高电位的控制下，第十晶体管M10导通，并将第一电压端VGL的低电平信号传输至第十一晶体M11，控制第十一晶体管M11截止。此时，在上拉节点PU高电位的控制下，第十二晶体管M12导通，第十二晶体管M12将第一电压端VGL的低电平信号传输至下拉节点PD。在此情况下，第四晶体管M4和第十三晶体管M13均在下拉节点PD低电位的控制下处于截止状态。
综上所述，在输出阶段P2，第一信号输出端Output1输出高电平。
在复位阶段P3，INPUT＝0，RESET＝1，CLK＝0，CLKB＝1。
在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。在来自第二信号输入端IN2的高电平信号的控制下，第六晶体管M6和第八晶体管M8导通。通过第六晶体管M6将上拉节点PU的电位下拉至第一电压端LVGL的低电平，以对上拉节点PU进行复位。通过第八晶体管M8将第一信号输出端Output1的电位下拉至第一电压端VGL，以对第一信号输出端Output1进行复位。
此时，在上拉节点PU低电位的控制下，第二晶体管M2处于截止状态。
并且，在上拉节点PU低电位的控制下，第十晶体管M10和第十二晶体管M12也均截止。在此基础上，由于来自第二时钟信号端CLKB的高电平信号控制，使得第九晶体管M9导通，并将第二时钟信号端CLKB的高电平传输至第十一晶体管M11，控制第十一晶体管M11导通，第十一晶体管M11将第二时钟信号端CLKB的高电平传输至下拉节点PD。此时，在下拉节点PD的高电平信号的控制下，第四晶体管M4导通，通过第四晶体管M4将上拉节点PU的电位下拉至第一电压端VGL。同样的，在下拉节点PD的高电平信号的控制下，第十三晶体管M13导通，通过第十三晶体管M13将第一信号输出端Output1的电位下拉至第一电压端VGL。
综上所述，在复位阶段P3，第一信号输出端Output1输出低电平信号。
在降噪阶段P4，INPUT＝0，RESET＝0。
在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第五晶体管M5处于截止状态。并且，在来自第二信号输入端IN2的低电平信号的控制下，第六晶体管M6和第八晶体管M8均截止。
在此基础上，当CLK＝1，CLKB＝0时，上拉节点PU的电位将保持上一时刻的低电位。
在上拉节点PU低电位的控制下，第十晶体管M10和第十二晶体管M12均处于截止状态，在第二时钟信号端CLKB低电位的控制下，第九晶体管M9截止，第十一晶体管M11也截止。此时，第十一晶体管M11和第十二晶体管M12均会存在漏电流。因此，通过第十一晶体管M11可以将第二时钟信号端CLKB的低电平信号传输至下拉节点PD，通过第十二晶体管M12可以将第一电压端VGL的低电平信号传输至下拉节点PD，从而使得下拉节点PD为低电位。此时，在下拉节点PD低电位的控制下，第四晶体管M4截止。
在此基础上，在上拉节点PU低电位的控制下，第二晶体管M2和第三晶体管M3均处于截止状态，并在下拉节点PD低电位的控制下，第十三晶体管M13截止。此时，第一信号输出端Output1无信号输入，因此，第一信号输出端Output1将保持低电平信号。
在此基础上，第一晶体管M1在第一时钟信号端CLK高电位的控制下导通，并通过第一晶体管M1，将第一信号输出端Output1的低电平信号传输至上拉节点PU，以使上拉节点PU进行降噪。
当CLK＝0，CLKB＝1时，在第一时钟信号端CLK低电位的控制下，第一晶体管M1截止。
并且，由于上拉节点PU的电位将保持低电位，使得第十晶体管M10和第十二晶体管M12在上拉节点PU低电位的控制下均处于截止状态。此时，在第二时钟信号端CLKB高电平信号的控制下，第九晶体管M9导通，将第二时钟信号端CLKB的高电平信号传输至第十一晶体管M11，使得第十一晶体管M11导通。第十一晶体管M11将第二时钟信号端CLKB高电平信号传输至下拉节点PD，使得下拉节点PD为高电位。
在此基础上，下拉节点PD高电位控制第四晶体管M4导通，通过第四晶体管M4将第一电压端VGL的低电平信号传输至上拉节点PU，以使上拉节点PU进行降噪。
此外，在下拉节点PD高电位的控制下，第十三晶体管M13导通。通过第十三晶体管M13将第一电压端VGL的低电平信号传输至第一信号输出端Output1，从而使得第一信号输出端Output1的信号为低电平信号。
综上所述，在降噪阶段P4，第一信号输出端Output1输出低电平信号。并且，第一晶体管M1和第四晶体管M4可以交替对上拉节点PU进行降噪，从而可以保证在下一帧到来之前，上拉节点PU可以一直进行降噪，提高移位寄存器单元在图像帧的非有效输出阶段的降噪效果。
在上述的基础上，本发明实施例还提供一种移位寄存器单元的驱动方法，如图4和图6所示，移位寄存器单元包括第一降噪子电路21、第一信号输出子电路22、第二信号输出子电路23、第二降噪子电路24、第一信号输入子电路25、以及下拉控制子电路27。
第一降噪子电路21与上拉节点PU、第一时钟信号端CLK、以及第一信号输出端Output1或者第二信号输出端Output2电连接。
第一信号输出子电路22与上拉节点PU、第一时钟信号端CLK以及第一信号输出端Output1电连接。
第二信号输出子电路23与上拉节点PU、第一时钟信号端CLK以及第二信号输出端Output2电连接。
第二降噪子电路24与上拉节点PU、下拉节点PD、以及第一电压端VGL电连接。
第一信号输入子电路25与第一信号输入端IN1和上拉节点PD电连接。
下拉控制子电路27与第二时钟信号端CLKB、上拉节点PD、下拉节点PD以及第一电压端VGL电连接。
移位寄存器单元的驱动方法包括：
在如图8所示的图像帧的输入阶段P1：
在来自第一信号输入端IN1的信号的控制下，第一信号输入子电路25将来自第一信号输入端IN1的信号传输至上拉节点PU。
在如图8所示的图像帧的输出阶段P2：
在来自上拉节点PU的信号的控制下，第一信号输出子电路22将来自第一时钟信号端CLK的第一时钟信号传输至第一信号输出端Output1，第二信号输出子电路23将来自第一时钟信号端CLK的第一时钟信号传输至第二信号输出端Output2。
在如图8所示的图像帧的降噪阶段P4：
在来自第一时钟信号端CLK的第一时钟信号的控制下，第一降噪子电路21将来自与其电连接的第二信号输出端Output2的信号传输至上拉节点PU，或者，将来自与其电连接的第一信号输出端Output1的信号传输至上拉节点PU。
并且，在来自第二时钟信号端CLKB的第二时钟信号和来自上拉节点PU的信号的共同控制下，下拉控制子电路27将来自第二时钟信号端CLKB的第二时钟信号传输至下拉节点PD，以使第二降噪子电路24将来自第一电压端VGL的信号传输至上拉节点PU。
上述的移位寄存器单元的驱动方法具有与上述的移位寄存器单元相同的有益效果，因此不再赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种移位寄存器单元，其特征在于，包括：第一降噪子电路、第一信号输出子电路以及第二信号输出子电路；
所述第一信号输出子电路，与上拉节点、第一时钟信号端以及第一信号输出端电连接；所述第一信号输出子电路被配置为将来自所述上拉节点的信号进行存储，并在来自所述上拉节点的信号的控制下，将来自所述第一时钟信号端的第一时钟信号传输至所述第一信号输出端；
所述第二信号输出子电路，与所述上拉节点、所述第一时钟信号端以及第二信号输出端电连接；所述第二信号输出子电路被配置为在来自所述上拉节点的信号的控制下，将来自所述第一时钟信号端的第一时钟信号传输至所述第二信号输出端；
所述第一降噪子电路，与所述上拉节点、所述第一时钟信号端、以及所述第二信号输出端或者所述第一信号输出端电连接；所述第一降噪子电路被配置为在来自所述第一时钟信号端的第一时钟信号的控制下，将来自与其电连接的所述第二信号输出端的信号传输至所述上拉节点，或者，将来自与其电连接的所述第一信号输出端的信号传输至所述上拉节点。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二降噪子电路；
所述第二降噪子电路，与所述上拉节点、下拉节点、以及第一电压端电连接；所述第二降噪子电路被配置为在来自所述下拉节点的信号的控制下，将来自所述第一电压端的信号传输至所述上拉节点。
3.根据权利要求1或2所述的移位寄存器单元，其特征在于，
所述移位寄存器单元还包括第一信号输入子电路；所述第一信号输入子电路，与第一信号输入端和所述上拉节点电连接；所述第一信号输入子电路被配置为在来自所述第一信号输入端的信号的控制下，将来自所述第一信号输入端的信号传输至所述上拉节点；
和/或，
所述移位寄存器单元还包括第二信号输入子电路；所述第二信号输入子电路，与第二信号输入端、所述上拉节点、所述第一信号输出端、所述第二信号输出端、以及第一电压端电连接；所述第二信号输入子电路被配置为在来自所述第二信号输入端的信号的控制下，将来自所述第一电压端的信号传输至所述上拉节点、所述第一信号输出端和所述第二信号输出端；
和/或，
所述移位寄存器单元还包括下拉控制子电路；所述下拉控制子电路，与第二时钟信号端、所述上拉节点、所述下拉节点以及第一电压端电连接；所述下拉控制子电路被配置为在来自所述第二时钟信号端的第二时钟信号和来自所述上拉节点的信号的共同控制下，分别在不同的时间段，将来自所述第一电压端的信号传输至所述下拉节点，将来自所述第二时钟信号端的第二时钟信号传输至所述下拉节点；
和/或，
所述移位寄存器单元还包括下拉子电路；所述下拉子电路，与所述下拉节点、所述第一信号输出端、所述第二信号输出端、以及第一电压端电连接；所述下拉子电路被配置为在来自所述下拉节点的信号的控制下，将来自所述第一电压端的信号传输至所述第一信号输出端和所述第二信号输出端。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一降噪子电路包括第一晶体管；
在所述第一降噪子电路与所述第二信号输出端电连接的情况下，所述第一晶体管的栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第二信号输出端电连接，所述第一晶体管的第二极与所述上拉节点电连接；
在所述第一降噪子电路与所述第一信号输出端电连接的情况下，所述第一晶体管的栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第一信号输出端电连接，所述第一晶体管的第二极与所述上拉节点电连接。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一信号输出子电路包括第二晶体管和存储电容；
所述第二晶体管的栅极与所述上拉节点电连接，所述第二晶体管的第一极与所述第一时钟信号端电连接，所述第二晶体管的第二极与所述第一信号输出端电连接；
所述存储电容的第一极与所述上拉节点电连接，所述存储电容的第二极与所述第一信号输出端电连接；
和/或，
所述第二信号输出子电路包括第三晶体管；
所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一极与所述第一时钟信号端电连接，所述第三晶体管的第二极与所述第二信号输出端电连接。
6.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二降噪子电路包括第四晶体管；
所述第四晶体管的栅极与所述下拉节点电连接，所述第四晶体管的第一极与所述上拉节点电连接，所述第四晶体管的第二极与所述第一电压端电连接。
7.根据权利要求3所述的移位寄存器单元，其特征在于，在所述移位寄存器单元包括第一信号输入子电路的情况下，所述第一信号输入子电路包括第五晶体管；
所述第五晶体管的栅极和第一极均与所述第一信号输入端电连接，所述第五晶体管的第二极与所述上拉节点电连接；
和/或，
在所述移位寄存器单元包括第二信号输入子电路的情况下，所述第二信号输入子电路包括第六晶体管、第七晶体管以及第八晶体管；
所述第六晶体管的栅极与所述第二信号输入端电连接，所述第六晶体管的第一极与所述上拉节点电连接，所述第六晶体管的第二极与所述第一电压端电连接；
所述第七晶体管的栅极与所述第二信号输入端电连接，所述第七晶体管的第一极与所述第二信号输出端电连接，所述第七晶体管的第二极与所述第一电压端电连接；
所述第八晶体管的栅极与所述第二信号输入端电连接，所述第八晶体管的第一极与所述第一信号输出端电连接，所述第八晶体管的第二极与所述第一电压端电连接；
和/或，
在所述移位寄存器单元包括下拉控制子电路的情况下，所述下拉控制子电路包括第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；
所述第九晶体管的栅极和第一极均与所述第二时钟信号端电连接，所述第九晶体管的第二极与所述第十晶体管的第一极电连接；
所述第十晶体管的栅极与所述上拉节点电连接，所述第十晶体管的第二极与所述第一电压端电连接；
所述第十一晶体管的栅极与所述第九晶体管的第二极和所述第十晶体管的第一极电连接，所述第十一晶体管的第一极与所述第二时钟信号端电连接，所述第十一晶体管的第二极与所述下拉节点电连接；
所述第十二晶体管的栅极与所述上拉节点电连接，所述第十二晶体管的第一极与所述下拉节点电连接，所述第十二晶体管的第二极与所述第一电压端电连接；
和/或，
在所述移位寄存器单元包括下拉子电路的情况下，所述下拉子电路包括第十三晶体管和第十四晶体管；
所述第十三晶体管的栅极和所述下拉节点电连接，所述第十三晶体管的第一极与所述第一信号输出端电连接，所述第十三晶体管的第二极与所述第一电压端电连接；
所述第十四晶体管的栅极与所述下拉节点电连接，所述第十四晶体管的第一极与所述第二信号输出端电连接，所述第十四晶体管的第二极与所述第一电压端电连接。
8.一种移位寄存器单元，其特征在于，包括：第一降噪子电路和第一信号输出子电路；
所述第一信号输出子电路，与上拉节点、第一时钟信号端以及第一信号输出端电连接；所述第一信号输出子电路被配置为将来自所述上拉节点的信号进行存储，并在来自所述上拉节点的信号的控制下，将来自所述第一时钟信号端的第一时钟信号传输至所述第一信号输出端；
所述第一降噪子电路，与所述上拉节点、所述第一时钟信号端以及所述第一信号输出端电连接；所述第一降噪子电路被配置为在来自所述第一时钟信号端的第一时钟信号的控制下，将来自所述第一信号输出端的信号传输至所述上拉节点。
9.根据权利要求8所述的移位寄存器单元，其特征在于，所述第一降噪子电路包括第一晶体管；
所述第一晶体管的栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述第一信号输出端电连接，所述第一晶体管的第二极与所述上拉节点电连接。
10.根据权利要求8所述的移位寄存器单元，其特征在于，所述第一信号输出子电路包括第二晶体管和存储电容；
所述第二晶体管的栅极与所述上拉节点电连接，所述第二晶体管的第一极与所述第一时钟信号端电连接，所述第二晶体管的第二极与所述第一信号输出端电连接；
所述存储电容的第一极与所述上拉节点电连接，所述存储电容的第二极与所述第一信号输出端电连接。
11.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-7任一项或者如权利要求8-10任一项所述的移位寄存器单元；
每级的所述移位寄存器单元的第一信号输出端与一根栅线电连接。
12.根据权利要求11所述的栅极驱动电路，其特征在于，在所述移位寄存器单元包括第二信号输出子电路的情况下，
除了第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端与其上一级移位寄存器单元的第二信号输出端相连接；
除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输入端与其下一级移位寄存器单元的第二信号输出端相连接。
13.一种显示装置，其特征在于，包括如权利要求11或12所述的栅极驱动电路。
14.一种移位寄存器单元的驱动方法，其特征在于，
所述移位寄存器单元包括第一降噪子电路、第一信号输出子电路、第二信号输出子电路、第二降噪子电路、第一信号输入子电路、以及下拉控制子电路；
所述第一降噪子电路与上拉节点、第一时钟信号端、以及第一信号输出端或者第二信号输出端电连接；
所述第一信号输出子电路与所述上拉节点、所述第一时钟信号端以及所述第一信号输出端电连接；
所述第二信号输出子电路与所述上拉节点、所述第一时钟信号端以及所述第二信号输出端电连接；
所述第二降噪子电路与所述上拉节点、下拉节点、以及第一电压端电连接；
所述第一信号输入子电路，与第一信号输入端和所述上拉节点电连接；
所述下拉控制子电路与第二时钟信号端、所述上拉节点、所述下拉节点以及所述第一电压端电连接；
所述移位寄存器单元的驱动方法包括：
在图像帧的输入阶段：
在来自所述第一信号输入端的信号的控制下，所述第一信号输入子电路将来自所述第一信号输入端的信号传输至所述上拉节点；
在所述图像帧的输出阶段：
在来自所述上拉节点的信号的控制下，所述第一信号输出子电路将来自所述第一时钟信号端的第一时钟信号传输至所述第一信号输出端，所述第二信号输出子电路将来自所述第一时钟信号端的第一时钟信号传输至所述第二信号输出端；
在所述图像帧的降噪阶段：
在来自所述第一时钟信号端的第一时钟信号的控制下，所述第一降噪子电路将来自与其电连接的所述第二信号输出端的信号传输至所述上拉节点，或者，将来自与其电连接的所述第一信号输出端的信号传输至所述上拉节点；
并且，在来自所述第二时钟信号端的第二时钟信号和来自所述上拉节点的信号的共同控制下，所述下拉控制子电路将来自所述第二时钟信号端的第二时钟信号传输至下拉节点，以使所述第二降噪子电路将来自所述第一电压端的信号传输至所述上拉节点。
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