CN109147704A - 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 - Google Patents

移位寄存器单元、栅极驱动电路、显示装置及驱动方法 Download PDF

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Abstract

本发明提供一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法，涉及显示技术领域，用于减小移位寄存器单元输出信号的突变量。移位寄存器单元，包括：上拉节点；第一输出子电路，连接上拉节点、时钟信号端以及第一信号输出端，用于在上拉节点的控制下，将时钟信号端的信号传输至第一信号输出端；第二输出子电路，连接上拉节点、时钟信号端以及第二信号输出端，用于在上拉节点的控制下，将时钟信号端的信号传输至第二信号输出端；调压子电路，连接第一信号输入端、第一电压端以及第一信号输出端，用于在第一信号输入端的控制下，将第一电压端的信号传输至第一信号输出端，以拉低第一信号输出端输出的信号。

Description

移位寄存器单元、栅极驱动电路、显示装置及驱动方法
技术领域
本发明涉及显示技术领域，尤其涉及移位寄存器单元、栅极驱动电路、显示装置及驱动方法。
背景技术
TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
目前的TFT-LCD产品，包括栅极开关结构，受制作工艺和结构的显示，产品中不可避免的会存在寄生电容，寄生电容例如可以是存储电容Cst(像素电极和公共电极线交叠产生的电容)、液晶电容Clc(像素电极和公共电极交叠产生的电容)、交叠电容Cgs(栅极和源极交叠产生的电容)等，而寄生电容的存在，使得栅线上信号的突变会影响像素电极上信号的大小。现有技术中的移位寄存器单元向栅线输入的栅极扫描信号突然截止后，由于寄生电容耦合效应会引起像素电压的跳变，导致像素电极上的信号会出现拉动，导致像素电极上的信号受到影响。由于产品的显示亮度直接与加在像素电极上的电压有关，因此像素电极上的拉动会直接导致显示亮度发生改变，导致产品产生闪烁等不良，影响显示品质。
发明内容
本发明的实施例提供一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法，用于减小移位寄存器单元输出信号的突变量。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种移位寄存器单元，包括：上拉节点、第一输出子电路、第二输出子电路以及调压子电路；所述第一输出子电路，连接所述上拉节点、时钟信号端以及第一信号输出端，用于在所述上拉节点的控制下，将所述时钟信号端的信号传输至所述第一信号输出端；所述第二输出子电路，连接所述上拉节点、所述时钟信号端以及第二信号输出端，用于在所述上拉节点的控制下，将所述时钟信号端的信号传输至所述第二信号输出端；所述调压子电路，连接第一信号输入端、第一电压端以及所述第一信号输出端，用于在所述第一信号输入端的控制下，将所述第一电压端的信号传输至所述第一信号输出端，以拉低所述第一信号输出端输出的信号。
可选的，所述移位寄存器单元还包括第一输入子电路；所述第一输入子电路连接第二信号输入端以及所述上拉节点，用于在所述第二信号输入端的控制下，将所述第二信号输入端的信号传输至所述上拉节点。
可选的，所述移位寄存器单元还包括第二输入子电路；所述第二输入子电路，连接所述第三信号输入端、第二电压端以及所述上拉节点，用于在所述第三信号输入端的控制下，将所述第二电压端的信号传输至所述上拉节点。
可选的，所述移位寄存器单元还包括初始化子电路；所述初始化子电路连接初始化信号端、第二电压端以及所述上拉节点，用于在所述初始化信号端的控制下，将所述第二电压端的信号传输至所述上拉节点。
可选的，所述移位寄存器单元还包括复位子电路；所述复位子电路连接第三信号输入端、所述第一电压端以及所述第一信号输出端，用于在所述第三信号输入端的控制下，将所述第一电压端的信号传输至所述第一信号输出端。
可选的，所述移位寄存器单元还包括第一下拉控制子电路；所述第一下拉控制子电路，连接所述上拉节点、第三电压端、第二电压端以及第一下拉节点，用于对所述第一下拉节点的电位进行控制。
可选的，所述移位寄存器单元还包括第一下拉子电路和第二下拉子电路；所述第一下拉子电路，连接第一下拉节点、所述第一信号输出端以及所述第一电压端，用于在所述第一下拉节点的控制下，将所述第一电压端的信号传输至所述第一信号输出端；所述第二下拉子电路，连接所述第一下拉节点、所述第二信号输出端及第二电压端，用于在所述第一下拉节点的控制下，将所述第二电压端的信号传输至所述第二信号输出端。
可选的，所述移位寄存器单元还包括第一降噪子电路；所述第一降噪子电路，连接第一下拉节点、所述上拉节点以及第二电压端，用于在所述第一下拉节点的控制下，将所述第二电压端的信号传输至所述上拉节点。
可选的，所述移位寄存器单元包括第一下拉控制子电路的情况下，还包括第二下拉控制子电路；所述第二下拉控制子电路，连接所述上拉节点、第四电压端、所述第二电压端以及第二下拉节点，用于对所述第二下拉节点的电位进行控制。
可选的，所述移位寄存器单元包括第一下拉子电路和第二下拉子电路的情况下，还包括第三下拉子电路和第四下拉子电路；所述第三下拉子电路，连接第二下拉节点、所述第一信号输出端以及所述第一电压端，用于在所述第二下拉节点的控制下，将所述第一电压端的信号传输至所述第一信号输出端；所述第四下拉子电路，连接所述第二下拉节点、所述第二信号输出端及所述第二电压端，用于在所述第二下拉节点的控制下，将所述第二电压端的信号传输至所述第二信号输出端。
可选的，所述移位寄存器单元包括第一降噪子电路的情况下，还包括第二降噪子电路；所述第二降噪子电路，连接第二下拉节点、所述上拉节点以及所述第二电压端，用于在所述第二下拉节点的控制下，将所述第二电压端的信号传输至所述上拉节点。
可选的，所述第一输出子电路包括第一晶体管和存储电容；所述第一晶体管的栅极连接所述上拉节点，所述第一晶体管的第一极连接所述时钟信号端，所述第一晶体管的第二极连接所述第一信号输出端；所述存储电容的第一端连接所述上拉节点和所述第一晶体管的栅极，所述存储电容的第二端连接所述第一晶体管的第二极和所述第一信号输出端；所述第二输出子电路包括第二晶体管，所述第二晶体管的栅极连接所述上拉节点和所述存储电容的第一端，所述第二晶体管的第一极连接所述时钟信号端，所述第二晶体管的第二极连接所述第二信号输出端；所述调压子电路包括第三晶体管、第四晶体管和第五晶体管；所述第三晶体管的栅极连接所述第一信号输入端，所述第三晶体管的第一极连接所述第四晶体管的栅极，所述第三晶体管的第二极连接所述第一信号输入端；所述第四晶体管的第一极连接所述第五晶体管的栅极，所述第四晶体管的第二极连接所述第一信号输入端；所述第五晶体管的第一极连接所述第一信号输出端，所述第五晶体管的第二极连接所述第一电压端。
可选的，所述移位寄存器单元包括第一输入子电路的情况下，所述第一输入子电路包括第六晶体管，所述第六晶体管的栅极连接所述第二信号输入端，所述第六晶体管的第一极连接所述第二信号输入端，所述第六晶体管的第二极连接所述上拉节点。
可选的，所述移位寄存器单元包括第二输入子电路的情况下，所述第二输入子电路包括第七晶体管，所述第七晶体管的栅极连接所述第三信号输入端，所述第七晶体管的第一极连接所述上拉节点，所述第六晶体管的第二极连接所述第二电压端。
可选的，所述移位寄存器单元包括初始化子电路的情况下，所述初始化子电路包括第八晶体管，所述第八晶体管的栅极连接所述初始化信号端，所述第八晶体管的第一极连接所述上拉节点，所述第八晶体管的第二极连接所述第二电压端。
可选的，所述移位寄存器单元包括复位子电路的情况下，所述复位子电路包括第九晶体管，所述第九晶体管的栅极连接所述第三信号输入端，所述第九晶体管的第一极连接所述第一信号输出端，所述第九晶体管的第二极连接所述第一电压端。
可选的，所述移位寄存器单元包括第一下拉控制子电路的情况下，所述第一下拉子电路包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管；所述第十晶体管的栅极连接所述第三电压端，所述第十晶体管的第一极连接所述第三电压端，所述第十晶体管的第二极连接所述第十一晶体管的栅极和所述第十二晶体管的第一极；所述第十一晶体管的第一极连接所述第三电压端，所述第十一晶体管的第二极连接所述第一下拉节点；所述第十二晶体管的栅极连接所述上拉节点，所述第十二晶体管的第二极连接所述第二电压端；所述第十三晶体管的栅极连接所述上拉节点，所述第十三晶体管的第一极连接所述第一下拉节点，所述第十三晶体管的第二极连接所述第二电压端。
可选的，所述移位寄存器单元包括第一下拉子电路和第二下拉子电路的情况下，所述第一下拉子电路包括第十四晶体管，所述第二下拉子电路包括第十五晶体管；所述第十四晶体管的栅极连接所述第一下拉节点，所述第十四晶体管的第一极连接所述第一信号输出端，所述第十四晶体管的第二极连接所述第一电压端；所述第十五晶体管的栅极连接所述第一下拉节点，所述第十五晶体管的第一极连接所述第二信号输出端，所述第十五晶体管的第二极连接所述第二电压端。
可选的，所述移位寄存器单元包括第一降噪子电路的情况下，所述第一降噪子电路包括第十六晶体管；所述第十六晶体管的栅极连接所述第一下拉节点，所述第十六晶体管的第一极连接所述上拉节点，所述第十六晶体管的第二极连接所述第二电压端。
可选的，所述移位寄存器单元包括第二下拉控制子电路的情况下，所述第二下拉控制子电路包括第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管；所述第十七晶体管的栅极连接所述第四电压端，所述第十七晶体管的第一极连接所述第四电压端，所述第十七晶体管的第二极连接所述第十八晶体管的栅极和所述第十九晶体管的第一极；所述第十八晶体管的第一极连接所述第四电压端，所述第十八晶体管的第二极连接所述第二下拉节点；所述第十九晶体管的栅极连接所述上拉节点，所述第十九晶体管的第二极连接所述第二电压端；所述第二十晶体管的栅极连接所述上拉节点，所述第二十晶体管的第一极连接所述第二下拉节点，所述第二十晶体管的第二极连接所述第二电压端。
可选的，所述移位寄存器单元包括第三下拉子电路和第四下拉子电路的情况下，所述第三下拉子电路包括第二十一晶体管，所述第四下拉子电路包括第二十二晶体管；所述第二十一晶体管的栅极连接所述第二下拉节点，所述第二十一晶体管的第一极连接所述第一信号输出端，所述第二十一晶体管的第二极连接所述第一电压端；所述第二十二晶体管的栅极连接所述第二下拉节点，所述第二十二晶体管的第一极连接所述第二信号输出端，所述第二十二晶体管的第二极连接所述第二电压端。
可选的，所述移位寄存器单元包括第二降噪子电路的情况下，所述第二降噪子电路包括第二十三晶体管；所述第二十三晶体管的栅极连接所述第二下拉节点，所述第二十三晶体管的第一极连接所述上拉节点，所述第二十三晶体管的第二极连接所述第二电压端。
第二方面，提供一种栅极驱动电路，包括至少两级级联的如第一方面所述的移位寄存器单元；第一级移位寄存器单元的第二信号输入端与第一起始信号端相连接；除了所述第一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输出端与其上一级移位寄存器单元的第三信号输入端相连接；除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输出端与其下一级移位寄存器单元的第二信号输入端相连接；所述最后一级移位寄存器单元的第三信号输入端连接所述第一起始信号端或者第二起始信号端。
第三方面，提供一种显示装置，包括多条栅线，还包括n个如第二方面所述的栅极驱动电路，所述栅线与移位寄存器单元的第一信号输出端连接；前n条栅线分别连接n个所述栅极驱动电路的第一级移位寄存器单元，每个所述栅极驱动电路中，除了所述第一级移位寄存器单元以外，每一级移位寄存器单元连接的所述栅线和与其上一级移位寄存器单元连接的所述栅线之间相隔n-1条所述栅线；与第m条所述栅线连接的所述移位寄存器单元的第二信号输出端连接与第m-1条栅线连接的所述移位寄存器单元的第一信号输入端；其中，n和m均为大于1的整数。
第四方面，提供一种用于驱动第一方面所述的移位寄存器单元的驱动方法，包括：输出阶段包括第一阶段和第二阶段；第一阶段：在上拉节点的控制下，时钟信号端的时钟信号，经第一输出子电路传输至第一信号输出端，经第二输出子电路传输至第二信号输出端；第二阶段：在上拉节点的控制下，时钟信号端的时钟信号，经第一输出子电路传输至第一信号输出端，经第二输出子电路传输至第二信号输出端；在第一信号输入端的控制下，调压子电路将第一电压端的信号传输至所述第一信号输出端，以拉低所述第一信号输出端输出的信号。
第五方面，提供一种用于驱动第三方面所述的显示装置的驱动方法，包括：输出阶段包括第一阶段和第二阶段；第一阶段：与第m-1条栅线连接的移位寄存器单元，在上拉节点的控制下，时钟信号端的时钟信号，经第一输出子电路传输至第一信号输出端，经第二输出子电路传输至第二信号输出端；第二阶段：与第m条栅线连接的移位寄存器单元，在上拉节点的控制下，时钟信号端的时钟信号，经第一输出子电路传输至第一信号输出端，经第二输出子电路传输至第二信号输出端，以传输至与第m-1条栅线连接的移位寄存器单元的第一信号输入端；与第m-1条栅线连接的移位寄存器单元，在第一信号输入端的控制下，调压子电路将第一电压端的信号传输至所述第一信号输出端，以拉低所述第一信号输出端输出的信号。
本发明提供一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法，通过在移位寄存器单元中设置调压子电路，并且调压子电路与第一信号输出端连接，不与第二信号输出端连接。这样一来，调压子电路不会影响第二信号输出端的信号，即，当将移位寄存器单元应用于栅极驱动电路时，不会影响下一级移位寄存器单元的开启。而通过控制第一信号输入端输入开启信号的时间，可使得在第一信号输出端停止输出栅极扫描信号之前，调压子电路在第一信号输入端的控制下，将第一电压端的信号传输至第一信号输出端，以拉低第一信号输出端输出的栅极扫描信号，从信号的波形上来看，对栅极扫描信号进行了削角，先有轻微的拉低，然后变为扫描截止信号。
此外，通过设置第一输出子电路和第二输出子电路，第一输出子电路输出栅极扫描信号，第二输出子电路输出的信号控制下一级移位寄存器单元的开启。这样一来，当移位寄存器单元应用于显示装置时，可以避免显示区出现时Loading(输入故障)，影响下一级移位寄存器单元的开启。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种对栅极扫描信号进行削角处理前后的像素电极上的电压示意图；
图2为本发明实施例提供的一种移位寄存器单元的结构示意图一；
图3为本发明实施例提供的一种移位寄存器单元的结构示意图二；
图4为本发明实施例提供的一种移位寄存器单元的结构示意图三；
图5为图2中各模块的结构示意图；
图6为图3中各模块的结构示意图；
图7为图4中各模块的结构示意图；
图8为图7所示的移位寄存器单元的驱动时序图一；
图9为图7所示的移位寄存器单元的驱动时序图二；
图10为本发明实施例提供的栅极驱动电路的结构示意图；
图11为本发明实施例提供的一种显示装置的驱动时序图。
附图标记
10-第一输出子电路；20-第二输出子电路；30-调压子电路；40-第一输入子电路；50-第二输入子电路；60-初始化子电路；70-复位子电路；80-第一下拉控制子电路；90-第一下拉子电路；100-第二下拉子电路；110-第一降噪子电路；120-第二下拉控制子电路；130-第三下拉子电路；140-第四下拉子电路；150-第二降噪子电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
相关技术中栅线上的信号由IC(Integrated Circuit，集成电路)控制，未对向栅线上输入的信号进行处理时，像素电极上的信号如图1中的(a)所示，像素电极上的拉动Vgh和Vgl互为高低电源电压，Vcom为公共电极上的电压，Vgate为栅线上的电压，Vdata为像素电极上的电压。采用一种多阶栅驱动电路对向栅线上输入的信号进行削角处理后，像素电极上的信号如图1中的(b)所示，像素电极上的拉动：像素电极上的拉动主要与ΔVpiexl2有关(Vmlg-Vgl较大)，Vmlg为削角后向栅线输出的信号，在一定程度上可减小像素电极上的拉动。然而，GOA(Gate Driver on Array，阵列基板行驱动)产品因其节约成本、便于实现窄边框的优点得到了广泛的应用，但采用GOA架构的TFT-LCD产品，由于未对向栅线上输入的信号进行削角处理，导致产品存在闪烁等不良，影响了产品的品质。
本发明实施例提供一种移位寄存器单元，如图2所示，包括上拉节点PU、第一输出子电路10、第二输出子电路20以及调压子电路30。
具体的，第一输出子电路10，连接上拉节点PU、时钟信号端CLK以及第一信号输出端OUT1，用于在上拉节点PU的控制下，将时钟信号端CLK的信号传输至第一信号输出端OUT1。
第二输出子电路20，连接上拉节点PU、时钟信号端CLK以及第二信号输出端OUT2，用于在上拉节点PU的控制下，将时钟信号端CLK的信号传输至第二信号输出端OUT2。
调压子电路30，连接第一信号输入端IN1、第一电压端V1以及第一信号输出端OUT1，用于在第一信号输入端IN1的控制下，将第一电压端V1的信号传输至第一信号输出端OUT1，以拉低第一信号输出端OUT1输出的信号。
以上，通过在移位寄存器单元中设置调压子电路30，并且调压子电路30与第一信号输出端OUT1连接，不与第二信号输出端OUT2连接。这样一来，调压子电路30不会影响第二信号输出端OUT2的信号，即，当将移位寄存器单元应用于栅极驱动电路时，不会影响下一级移位寄存器单元的开启。而通过控制第一信号输入端IN1输入开启信号的时间，可使得在第一信号输出端OUT1停止输出栅极扫描信号之前，调压子电路30在第一信号输入端IN1的控制下，将第一电压端V1的信号传输至第一信号输出端OUT1，以拉低第一信号输出端OUT1输出的栅极扫描信号，从信号的波形上来看，对栅极扫描信号进行了削角，先有轻微的拉低，然后变为扫描截止信号。
此外，通过设置第一输出子电路10和第二输出子电路20，第一输出子电路10输出栅极扫描信号，第二输出子电路20输出的信号控制下一级移位寄存器单元的开启。这样一来，当移位寄存器单元应用于显示装置时，可以避免显示区出现时Loading(输入故障)，影响下一级移位寄存器单元的开启。
在一些实施例中，如图3所示，移位寄存器单元还包括第一输入子电路40；第一输入子电路40连接第二信号输入端IN2以及上拉节点PU，用于在第二信号输入端IN2的控制下，将第二信号输入端IN2的信号传输至上拉节点PU。
在一些实施例中，如图3所示，移位寄存器单元还包括第二输入子电路50；第二输入子电路50，连接第三信号输入端IN3、第二电压端V2以及上拉节点PU，用于在第三信号输入端IN3的控制下，将第二电压端V2的信号传输至上拉节点PU。
在一些实施例中，如图3所示，移位寄存器单元还包括初始化子电路60；初始化子电路60连接初始化信号端STV0、第二电压端V2以及上拉节点PU，用于在初始化信号端STV0的控制下，将第二电压端V2的信号传输至上拉节点PU。
在一些实施例中，如图3所示，移位寄存器单元还包括复位子电路70；复位子电路70连接第三信号输入端IN3、第一电压端V1以及第一信号输出端OUT1，用于在第三信号输入端IN3的控制下，将第一电压端V1的信号传输至第一信号输出端OUT1。
在一些实施例中，如图3所示，移位寄存器单元还包括第一下拉控制子电路80；第一下拉控制子电路80，连接上拉节点PU、第三电压端V3、第二电压端V2以及第一下拉节点PD1，用于对第一下拉节点PD1的电位进行控制。
在一些实施例中，如图3所示，移位寄存器单元还包括第一下拉子电路90和第二下拉子电路100。
第一下拉子电路90，连接第一下拉节点PD1、第一信号输出端OUT1以及第一电压端V1，用于在第一下拉节点PD1的控制下，将第一电压端V1的信号传输至第一信号输出端OUT1。
第二下拉子电路100，连接第一下拉节点PD1、第二信号输出端OUT2及第二电压端V2，用于在第一下拉节点PD1的控制下，将第二电压端V2的信号传输至第二信号输出端OUT2。
在一些实施例中，如图3所示，移位寄存器单元还包括第一降噪子电路110；第一降噪子电路110，连接第一下拉节点PD1、上拉节点PU以及第二电压端V2，用于在第一下拉节点PD1的控制下，将第二电压端V2的信号传输至上拉节点PU。
在一些实施例中，如图4所示，移位寄存器单元还包括第二下拉控制子电路120；第二下拉控制子电路120，连接上拉节点PU、第四电压端V4、第二电压端V2以及第二下拉节点PD2，用于对第二下拉节点PD2的电位进行控制。
在一些实施例中，如图4所示，移位寄存器单元还包括第三下拉子电路130和第四下拉子电路140。
第三下拉子电路130，连接第二下拉节点PD2、第一信号输出端OUT1以及第一电压端V1，用于在第二下拉节点PD2的控制下，将第一电压端V1的信号传输至第一信号输出端OUT1。
第四下拉子电路140，连接第二下拉节点PD2、第二信号输出端OUT2及第二电压端V2，用于在第二下拉节点PD2的控制下，将第二电压端V2的信号传输至第二信号输出端OUT2。
在一些实施例中，如图4所示，移位寄存器单元还包括第二降噪子电路150；第二降噪子电路150，连接第二下拉节点PD2、上拉节点PU以及第二电压端V2，用于在第二下拉节点PD2的控制下，将第二电压端V2的信号传输至上拉节点PU。
本发明提供的移位寄存器单元的工作原理为：在移位寄存器单元输出栅极扫描信号之前，初始化信号端STV0输入开启信号，控制初始化子电路60将第二电压端V2的信号传输至上拉节点PU，对上拉节点PU进行初始化。第一输入子电路40在第二信号输入端IN2的控制下将第二信号输入端IN2的信号传输至上拉节点PU，对上拉节点PU进行充电。当上拉节点PU被充电后，第一输出子电路10在上拉节点PU的控制下，可以将时钟信号端CLK的时钟信号输出至第一信号输出端OUT1，以使得第一信号输出端OUT1在输出阶段能够对与该第一信号输出端OUT1相连接的栅线输出栅极扫描信号。第二输出子电路20在上拉节点PU的控制下，可以将时钟信号端CLK的时钟信号输出至第二信号输出端OUT2，以使得下一级移位寄存器单元开启。
第二输入子电路50在第三信号输入端IN3的控制下，将第二电压端V2的信号传输至上拉节点PU，以控制第一输出子电路10和第二输出子电路20关闭。复位子电路70在第三信号输入端IN3的控制下将第一信号输出端OUT1的电位下拉至第一电压端V1的电位，以对第一信号输出端OUT1进行降噪。
通过第一下拉控制子电路80控制第一下拉节点PD1的电位，以使第一下拉子电路90在第一下拉节点PD1的控制下，将第一信号输出端OUT1的电位下拉至第一电压端V1的电位，控制第一信号输出端OUT1输出扫描截止信号。使第二下拉子电路100在第一下拉节点PD1的控制下，将第二信号输出端OUT2的电位下拉至第二电压端V2的电位，以控制第二信号输出端OUT2输出截止信号，控制下一级移位寄存器单元的第一输入子电路40截止。第一降噪子电路110在第一下拉节点PD1的控制下，将第二电压端V2的信号传输至上拉节点PU，将上拉节点PU的电位下拉至第二电压端V2的电位，以对上拉节点PU进行降噪。
或者，通过第二下拉控制子电路120控制第二下拉节点PD2的电位，以使第三下拉子电路130在第二下拉节点PD2的控制下，将第一信号输出端OUT1的电位下拉至第一电压端V1的电位，控制第一信号输出端OUT1输出扫描截止信号。使第四下拉子电路140在第二下拉节点PD2的控制下，将第二信号输出端OUT2的电位下拉至第二电压端V2的电位，以控制第二信号输出端OUT2输出截止信号，控制下一级移位寄存器单元的第一输入子电路40截止。第二降噪子电路150在第二下拉节点PD2的控制下，将第二电压端V2的信号传输至上拉节点PU，将上拉节点PU的电位下拉至第二电压端V2的电位，以对上拉节点PU进行降噪。
以下对本发明图2中各个电路的具体结构进行详细的说明。
如图5所示，第一输出子电路10包括第一晶体管M1和存储电容C。
第一晶体管M1的栅极连接上拉节点PU，第一晶体管M1的第一极连接时钟信号端CLK，第一晶体管M1的第二极连接第一信号输出端OUT1。
存储电容C的第一端连接上拉节点PU和第一晶体管M1的栅极，存储电容C的第二端连接第一晶体管M1的第二极和第一信号输出端OUT1。
如图5所示，第二输出子电路20包括第二晶体管M2，第二晶体管M2的栅极连接上拉节点PU和存储电容C的第一端，第二晶体管M2的第一极连接时钟信号端CLK，第二晶体管M2的第二极连接第二信号输出端OUT2。
如图5所示，调压子电路30包括第三晶体管M3、第四晶体管M4和第五晶体管M5。
第三晶体管M3的栅极连接第一信号输入端IN1，第三晶体管M3的第一极连接第四晶体管M4的栅极，第三晶体管M3的第二极连接第一信号输入端IN1。
第四晶体管M4的第一极连接第五晶体管M5的栅极，第四晶体管M4的第二极连接第一信号输入端IN1。
第五晶体管M5的第一极连接第一信号输出端OUT1，第五晶体管M5的第二极连接第一电压端V1。
此处，调压子电路30包括第三晶体管M3、第四晶体管M4以及第五晶体管M5，第三晶体管M3在第一信号输入端IN1的控制下开启，为第四晶体管M4的栅极充电，充电到一定电压时控制第四晶体管M4开启，第四晶体管M4开启后为第五晶体管M5的栅极充电，第五晶体管M5的栅极充电到一定电压时才能开启，将第一电压端V1的信号传输至第一信号输出端OUT1，对第一信号输出端OUT1输出的信号进行削角，通过合理设计第三晶体管M3、第四晶体管M4以及第五晶体管M5的长宽比，可控制第五晶体管M5的开启时间，以选择对第一信号输出端OUT1输出的信号进行削角的时间，避免削角太早影响栅极充电不足，削角太晚影响削角效果。
以下，以具体的实施例对本发明实施例提供的移位寄存单元进行举例说明。
实施例一
如图6所示，移位寄存器单元包括第一输入子电路40、第二输入子电路50、第一输出子电路10、第二输出子电路20、调压子电路30、初始化子电路60，复位子电路70、第一下拉控制子电路80、第一下拉子电路90、第二下拉子电路100、第一降噪子电路110。
第一输出子电路10包括第一晶体管M1和存储电容C。
第一晶体管M1的栅极连接上拉节点PU，第一晶体管M1的第一极连接时钟信号端CLK，第一晶体管M1的第二极连接第一信号输出端OUT1。
存储电容C的第一端连接上拉节点PU和第一晶体管M1的栅极，存储电容C的第二端连接第一晶体管M1的第二极和第一信号输出端OUT1。
第二输出子电路20包括第二晶体管M2。
第二晶体管M2的栅极连接上拉节点PU和存储电容C的第一端，第二晶体管M2的第一极连接时钟信号端CLK，第二晶体管M2的第二极连接第二信号输出端OUT2。
调压子电路30包括第三晶体管M3、第四晶体管M4和第五晶体管M5。
第三晶体管M3的栅极连接第一信号输入端IN1，第三晶体管M3的第一极连接第四晶体管M4的栅极，第三晶体管M3的第二极连接第一信号输入端IN1。
第四晶体管M4的第一极连接第五晶体管M5的栅极，第四晶体管M4的第二极连接第一信号输入端IN1。
第五晶体管M5的第一极连接第一信号输出端OUT1，第五晶体管M5的第二极连接第一电压端V1。
第一输入子电路40包括第六晶体管M6。
第六晶体管M6的栅极连接第二信号输入端IN2，第六晶体管M6的第一极连接第二信号输入端IN2，第六晶体管M6的第二极连接上拉节点PU。
第二输入子电路50包括第七晶体管M7。
第七晶体管M7的栅极连接第三信号输入端IN3，第七晶体管M7的第一极连接上拉节点PU，第六晶体管M6的第二极连接第二电压端V2。
初始化子电路60包括第八晶体管M8。
第八晶体管M8的栅极连接初始化信号端STV0，第八晶体管M8的第一极连接上拉节点PU，第八晶体管M8的第二极连接第二电压端V2。
复位子电路70包括第九晶体管M9。
第九晶体管M9的栅极连接第三信号输入端IN3，第九晶体管M9的第一极连接第一信号输出端OUT1，第九晶体管M9的第二极连接第一电压端V1。
第一下拉子电路90包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13。
第十晶体管M10的栅极连接第三电压端V3，第十晶体管M10的第一极连接第三电压端V3，第十晶体管M10的第二极连接第十一晶体管M11的栅极和第十二晶体管M12的第一极。
第十一晶体管M11的第一极连接第三电压端V3，第十一晶体管M11的第二极连接第一下拉节点PD1。
第十二晶体管M12的栅极连接上拉节点PU，第十二晶体管M12的第二极连接第二电压端V2。
第十三晶体管M13的栅极连接上拉节点PU，第十三晶体管M13的第一极连接第一下拉节点PD1，第十三晶体管M13的第二极连接第二电压端V2。
第一下拉子电路90包括第十四晶体管M14。
第十四晶体管M14的栅极连接第一下拉节点PD1，第十四晶体管M14的第一极连接第一信号输出端OUT1，第十四晶体管M14的第二极连接第一电压端V1。
第二下拉子电路100包括第十五晶体管M15。
第十五晶体管M15的栅极连接第一下拉节点PD1，第十五晶体管M15的第一极连接第二信号输出端OUT2，第十五晶体管M15的第二极连接第二电压端V2。
第一降噪子电路110包括第十六晶体管M16。
第十六晶体管M16的栅极连接第一下拉节点PD1，第十六晶体管M16的第一极连接上拉节点PU，第十六晶体管M16的第二极连接第二电压端V2。
其中，本发明提供的移位寄存器单元例如可以适用于交流模型，第三电压端V3输入的信号可以为高频信号，第三电压端V3的信号和时钟信号端CLK的信号极性相反，使得移位寄存器单元中的晶体管数量较少。
实施例二
如图7所示，移位寄存器单元包括第一输入子电路40、第二输入子电路50、第一输出子电路10、第二输出子电路20、调压子电路30、初始化子电路60，复位子电路70、第一下拉控制子电路80、第一下拉子电路90、第二下拉子电路100、第一降噪子电路110、第二下拉控制子电路120、第三下拉子电路130、第四下拉子电路140、第二降噪子电路150。
第一输出子电路10包括第一晶体管M1和存储电容C。
第一晶体管M1的栅极连接上拉节点PU，第一晶体管M1的第一极连接时钟信号端CLK，第一晶体管M1的第二极连接第一信号输出端OUT1。
存储电容C的第一端连接上拉节点PU和第一晶体管M1的栅极，存储电容C的第二端连接第一晶体管M1的第二极和第一信号输出端OUT1。
第二输出子电路20包括第二晶体管M2。
第二晶体管M2的栅极连接上拉节点PU和存储电容C的第一端，第二晶体管M2的第一极连接时钟信号端CLK，第二晶体管M2的第二极连接第二信号输出端OUT2。
调压子电路30包括第三晶体管M3、第四晶体管M4和第五晶体管M5。
第三晶体管M3的栅极连接第一信号输入端IN1，第三晶体管M3的第一极连接第四晶体管M4的栅极，第三晶体管M3的第二极连接第一信号输入端IN1。
第四晶体管M4的第一极连接第五晶体管M5的栅极，第四晶体管M4的第二极连接第一信号输入端IN1。
第五晶体管M5的第一极连接第一信号输出端OUT1，第五晶体管M5的第二极连接第一电压端V1。
第一输入子电路40包括第六晶体管M6。
第六晶体管M6的栅极连接第二信号输入端IN2，第六晶体管M6的第一极连接第二信号输入端IN2，第六晶体管M6的第二极连接上拉节点PU。
第二输入子电路50包括第七晶体管M7。
第七晶体管M7的栅极连接第三信号输入端IN3，第七晶体管M7的第一极连接上拉节点PU，第六晶体管M6的第二极连接第二电压端V2。
初始化子电路60包括第八晶体管M8。
第八晶体管M8的栅极连接初始化信号端STV0，第八晶体管M8的第一极连接上拉节点PU，第八晶体管M8的第二极连接第二电压端V2。
复位子电路70包括第九晶体管M9。
第九晶体管M9的栅极连接第三信号输入端IN3，第九晶体管M9的第一极连接第一信号输出端OUT1，第九晶体管M9的第二极连接第一电压端V1。
第一下拉子电路90包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13。
第十晶体管M10的栅极连接第三电压端V3，第十晶体管M10的第一极连接第三电压端V3，第十晶体管M10的第二极连接第十一晶体管M11的栅极和第十二晶体管M12的第一极。
第十一晶体管M11的第一极连接第三电压端V3，第十一晶体管M11的第二极连接第一下拉节点PD1。
第十二晶体管M12的栅极连接上拉节点PU，第十二晶体管M12的第二极连接第二电压端V2。
第十三晶体管M13的栅极连接上拉节点PU，第十三晶体管M13的第一极连接第一下拉节点PD1，第十三晶体管M13的第二极连接第二电压端V2。
第一下拉子电路90包括第十四晶体管M14。
第十四晶体管M14的栅极连接第一下拉节点PD1，第十四晶体管M14的第一极连接第一信号输出端OUT1，第十四晶体管M14的第二极连接第一电压端V1。
第二下拉子电路100包括第十五晶体管M15。
第十五晶体管M15的栅极连接第一下拉节点PD1，第十五晶体管M15的第一极连接第二信号输出端OUT2，第十五晶体管M15的第二极连接第二电压端V2。
第一降噪子电路110包括第十六晶体管M16。
第十六晶体管M16的栅极连接第一下拉节点PD1，第十六晶体管M16的第一极连接上拉节点PU，第十六晶体管M16的第二极连接第二电压端V2。
第二下拉控制子电路120包括第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20。
第十七晶体管M17的栅极连接第四电压端V4，第十七晶体管M17的第一极连接第四电压端V4，第十七晶体管M17的第二极连接第十八晶体管M18的栅极和第十九晶体管M19的第一极。
第十八晶体管M18的第一极连接第四电压端V4，第十八晶体管M18的第二极连接第二下拉节点PD2。
第十九晶体管M19的栅极连接上拉节点PU，第十九晶体管M19的第二极连接第二电压端V2。
第二十晶体管M20的栅极连接上拉节点PU，第二十晶体管M20的第一极连接第二下拉节点PD2，第二十晶体管M20的第二极连接第二电压端V2。
第三下拉子电路130包括第二十一晶体管M21。
第二十一晶体管M21的栅极连接第二下拉节点PD2，第二十一晶体管M21的第一极连接第一信号输出端OUT1，第二十一晶体管M21的第二极连接第一电压端V1。
第四下拉子电路140包括第二十二晶体管M22。
第二十二晶体管M22的栅极连接第二下拉节点PD2，第二十二晶体管M22的第一极连接第二信号输出端OUT2，第二十二晶体管M22的第二极连接第二电压端V2。
第二降噪子电路150包括第二十三晶体管M23。
第二十三晶体管M23的栅极连接第二下拉节点PD2，第二十三晶体管M23的第一极连接上拉节点PU，第二十三晶体管M23的第二极连接第二电压端V2。
其中，本发明提供的移位寄存器单元可适用于直流模型，第三电压端V3和第四电压端V4两秒高，两秒低，第三电压端V3的信号和第四电压端V4的信号极性相反，两秒内为恒压。这样一来，只要第三电压端V3和第四电压端V4中有一个保持高电平即可保证显示的正常进行，可降低第一下拉控制子电路80和第二下拉控制子电路120中晶体管的栅极偏压占空比，可减小阈值电压的漂移。
需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。
此外，上述第一电压端V1和第二电压端V2可以是同一电压端，也可以是不同电压端。
以下，以上述晶体管均为N型晶体管为例，结合图8所示的信号时序图对图7所示的移位寄存器单元在不同的阶段(P0～P3)的通断情况进行详细的举例说明。其中，本发明实施例中是以第一电压端V1和第二电压端V2恒定输出低电平，第三电压端V3和第四电压端V4交替输出短时间内恒定的高电平为例进行的说明。
在初始阶段P0，STV0＝1，其他信号均为0；其中“0”表示低电平，“1”表示高电平。
第八晶体管M8在初始化信号端STV0的控制下，将第二电压端V2的信号传输至上拉节点PU，对上拉节点PU进行初始化。
在第一阶段P1，IN2＝1，IN3＝0，STV0＝0，CLK＝0，IN1＝0。
第六晶体管M6在第二信号端输出的高电平的控制下开启，将第二信号端的高电平传输至上拉节点PU，对存储电容C进行充电。在上拉节点PU高电位的控制下，第一晶体管M1开启，将时钟信号端CLK的低电平传输至第一信号输出端OUT1；第二晶体管M2开启，将时钟信号端CLK的低电平传输至第二信号输出端OUT2。
在V3＝1，V4＝0的情况下，在上拉节点PU高电位的控制下，第十二晶体管M12开启，将第二电压端V2的低电平传输至第十一晶体管M11的栅极。在第三电压端V3高电平的控制下，第十晶体管M10开启，将第三电压端V3的高电平传输至第十一晶体管M11的栅极。但由于第十二晶体管M12沟道的宽长比大于第十晶体管M10沟道的宽长比，使得第十一晶体管M11开启的程度比较小。第十三晶体管M13在上拉节点PU的控制下开启，将第二电压端V2的低电平传输至第一下拉节点PD1，第十一晶体管将第三电压端V3的高电平传输至第一下拉节点PD1，但由于十三晶体管M13沟道的宽长比大于第十一晶体管M11沟道的宽长比，可将第一下拉节点PD1的电位下拉至低电平。第十七晶体管M17在第四电压端V4的控制下截止，第十九晶体管M19在上拉节点PU的控制下将第二电压端V2的低电平传输至第十八晶体管M18的栅极，控制第十八晶体管M18截止，第二十晶体管M20在上拉节点PU的控制下将第二电压端V2的信号传输至第二下拉节点PD2，控制第二下拉节点PD2的电位为低电平。在此情况下，第三晶体管M3、第四晶体管M4、第五晶体管M5、第七晶体管M7、第九晶体管M9、第十四晶体管M14、第十五晶体管M15以及第十六晶体管M16均处于截止状态。
在V3＝0，V4＝1的情况下，在上拉节点PU高电位的控制下，第十九晶体管M19开启，将第二电压端V2的低电平传输至第十八晶体管M18的栅极。在第三电压端V3高电平的控制下，第十七晶体管M17开启，将第三电压端V3的高电平传输至第十八晶体管M18的栅极。但由于第十九晶体管M19沟道的宽长比大于第十七晶体管M17沟道的宽长比，使得第十八晶体管M18的开启程度较小。第二十晶体管M20在上拉节点PU的控制下开启，将第二电压端V2的低电平传输至第二下拉节点PD2，由于第二十晶体管M20沟道的宽长比大于第十八晶体管M18沟道的宽长比，可将第二下拉节点PD2的电位下拉至低电平。第十晶体管M10在第三电压端V3的控制下截止，第十二晶体管M12在上拉节点PU的控制下将第二电压端V2的信号传输至第十一晶体管M11的栅极，控制第十一晶体管M11截止，第十三晶体管M13的上拉节点PU的控制下，将第二电压端V2的低电平传输至第一下拉节点PD1，控制第一下拉节点PD1的电位为低电平。在此情况下，第三晶体管M3、第四晶体管M4、第五晶体管M5、第七晶体管M7、第九晶体管M9、第二十一晶体管M21、第二十二晶体管M22以及第二十三晶体管M23均处于截止状态。
综上，第一信号输出端OUT1和第二信号输出端OUT2在上述第一阶段P1输出低电平。
第二阶段P2，IN2＝0，IN3＝0，STV0＝0，CLK＝1。
输出栅极扫描信号段：
由于第二信号端输出低电平，因此第六晶体管M6处于截止状态。存储电容C对上拉节点PU进行充电，从而使得第一晶体管M1和第二晶体管M2保持开启状态。在此情况下，时钟信号端CLK的高电平通过第一晶体管M1输出至第一信号输出端OUT1，时钟信号端CLK的高电平通过第二晶体管M2输出至第二信号输出端OUT2。此外，在存储电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高(存储电容C与第一信号输出端OUT1连接的一端的电位由0跳变为1，在存储电容C对上拉节点PU进行充电时，上拉节点PU的电位在1的基础上再向高电位跳变1)，以维持第一晶体管M1和第二晶体管M2处于开启状态，从而使得时钟信号端CLK的高电平能够作为栅极扫描信号输出至与第一信号输出端OUT1相连接的栅线上。并使时钟信号端CLK的高电平能够作为开启信号传输至与第二信号输出端OUT2连接的下一级移位寄存器单元上。
栅极扫描信号削角段：
在第一信号输入端IN1的控制下，调压子电路30将第一电压端V1的低电平信号传输至第一信号输出端OUT1，以拉低第一信号输出端OUT1输出的栅极扫描信号，达到对栅极扫描信号进行削角的目的。根据调压子电路30中晶体管的大小不同，第一信号输入端IN1输入开启信号的时间不同，例如可以在输出栅极扫描信号段就输入开启信号。
示例性的，在输出栅极扫描信号段时，第一信号输入端IN1输入高电平开启信号，控制第三晶体管M3开启，对第四晶体管M4的栅极进行充电，充到一定程度控制第四晶体管M4开启，对第五晶体管M5的栅极进行充电，充到一定程度进入栅极扫描信号削角段，此时第五晶体管M5开启，将第一电压端V1的低电平信号传输至第一信号输出端OUT1，使第一信号输出端OUT1的高电平信号进行放电，以拉低第一信号输出端OUT1输出的栅极扫描信号，达到对栅极扫描信号进行削角的目的。在此过程中，第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9处于截止状态，剩余其他晶体管的开关状态与第一阶段P1相同。
综上，在第二阶段P2结束，第一信号输出端OUT1输出的高电平有一定程度的削角(下拉)，第二信号输出端OUT2输出高电平。
第三阶段P3，IN2＝0，IN3＝1，STV0＝0，CLK＝1，IN1可以等于0，也可以如图8所示等于1，以下以IN＝1为例。
此时，由于第三信号端输出高电平，第七晶体管M7开启，将上拉节点PU的电位下拉至第二电压端V2的低电平，第九晶体管M9开启，将第一信号输出端OUT1的电位下拉至第二电压端V2的低电平。第三晶体管M3、第四晶体管M4、第五晶体管M5在第一信号端的控制下开启，将第一信号输出端OUT1的电位下拉至第一电压端V1的低电平。第六晶体管M6、第一晶体管M1、第二晶体管M2处于截止状态。
V3＝1，V4＝0时，在上拉节点PU低电位的控制下，第十二晶体管M12和第十三晶体管M13截止，第十晶体管M10在第三电压端V3高电平的控制下开启，并控制第十一晶体管M11开启，将第三电压端V3的高电平输出至第一下拉节点PD1，在第一下拉节点PD1高电位的控制下，第十四晶体管M14、第十五晶体管M15和第十六晶体管M16均导通，通过第十四晶体管M14将第一信号输出端OUT1的电位下拉至第一电压端V1的低电平，并通过第十五晶体管M15将第二信号输出端OUT2的电位下拉至第二电压端V2的低电平，通过第十六晶体管M16将上拉节点PU的电位下拉至第二电压端V2的低电平。在上拉节点PU低电位的控制下，第十九晶体管M19和第二十晶体管M20截止；在第四电压端V4低电平的控制下，第十七晶体管M17和第十八晶体管M18均截止，第二下拉节点PD2保持低电平。在第二下拉节点PD2的控制下，第二十一晶体管M21、第二十二晶体管M22和第二十三晶体管M23均截止。
V3＝0，V4＝1时，在上拉节点PU低电位的控制下，第十九晶体管M19和第二十晶体管M20截止，第十七晶体管M17在第四电压端V4高电平的控制下开启，并控制第十八晶体管M18开启，将第四电压端V4的高电平输出至第二下拉节点PD2，在第二下拉节点PD2高电位的控制下，第二十一晶体管M21、第二十二晶体管M22和第二十三晶体管M23均导通，通过第二十一晶体管M21将第一信号输出端OUT1的电位下拉至第一电压端V1的低电平，并通过第二十二晶体管M22将第二信号输出端OUT2的电位下拉至第二电压端V2的低电平，通过第十六晶体管M16将上拉节点PU的电位下拉至第二电压端V2的低电平。在上拉节点PU低电位的控制下，第十二晶体管M12和第十三晶体管M13截止；在第三电压端V3低电平的控制下，第十晶体管M10和第十一晶体管M11均截止，第一下拉节点PD1保持低电平。在第一下拉节点PD1的控制下，第十四晶体管M14、第十五晶体管M15和第十六晶体管M16均截止。
需要说明的是，第一，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图8中各个控制信号进行翻转，而移位寄存器单元中各个电路的晶体管的通断过程同上，此处不再赘述。
第二，上述移位寄存器单元的工作过程，是以上述多个移位寄存器单元级联构成的栅极驱动电路采用正向扫描的方式为例进行的说明。
本发明提供的移位寄存器单元的时序图也可以如图9所示，在初始阶段P0，STV0＝1。在第一阶段P1，IN2＝1，IN3＝0，STV0＝0，CLK＝0，IN1＝0。第二阶段P2，输出栅极扫描信号段：IN2＝1，IN3＝0，STV0＝0，CLK＝1；栅极扫描信号削角段：IN2＝0，IN3＝0，STV0＝0，CLK＝1。第三阶段P3，IN2＝0，IN3＝1，STV0＝0，CLK＝1，IN1＝1。
本发明实施例还提供一种栅极驱动电路，如图10所示，包括至少两级级联的如上述的任一种移位寄存器单元(RS1、RS2……RSn)。
第一级移位寄存器单元RS1的第二信号输入端IN2与第一起始信号端STV1相连接。
其中，第一起始信号端STV1用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RS1在接收到上述第一起始信号后开始对栅线(G1、G2……Gn)进行逐行扫描。
除了第一级移位寄存器单元RS1以外，每一级移位寄存器单元RS(m)的第二信号输出端OUT2与其上一级移位寄存器单元RS(m-1)的第三信号输入端IN3相连接。
除了最后一级移位寄存器单元RSn以外，每一级移位寄存器单元RS(m)的第二信号输出端OUT2与其下一级移位寄存器单元RS(m+1)的第二信号输入端IN2相连接。
最后一级移位寄存器单元的第三信号输入端IN3连接第一起始信号端STV1。
这样一来，当第一起始信号端STV1的第一起始信号输入第一级移位寄存器单元RS1的第二信号输入端IN2时，最后一级移位寄存器单元RSn的第三信号输入端IN3可以将第一起始信号端STV1的第一起始信号作为复位信号对最后一级移位寄存器单元RSn的第一信号输出端OUT1和第二信号输出端OUT2进行复位。
此处，最后一级移位寄存器单元RSn的第三信号输入端IN3也可以单独连接第二起始信号端。
本发明实施例提供的栅极驱动电路的有益效果与上述移位寄存器单元的有益效果相同，此处不再赘述。
本发明实施例还提供一种显示装置，如图10所示，包括多条栅线，还包括n个上述的栅极驱动电路(图10中以包括2个为例)，栅线与移位寄存器单元的第一信号输出端OUT1连接。
前n条栅线分别连接n个栅极驱动电路的第一级移位寄存器单元，每个栅极驱动电路中，除了第一级移位寄存器单元以外，每一级移位寄存器单元连接的栅线和与其上一级移位寄存器单元连接的栅线之间相隔n-1条栅线。
与第m条栅线连接的移位寄存器单元的第二信号输出端OUT2连接与第m-1条栅线连接的移位寄存器单元的第一信号输入端IN1。其中，n和m均为大于1的整数。
需要说明的是，第一，示例性的，以显示装置包括4个上述栅极驱动电路，每个栅极驱动电路包括3级移位寄存器单元为例，第一个栅极驱动电路的3级移位寄存器单元依次连接第1、5、9条栅线，第二个栅极驱动电路的3级移位寄存器单元依次连接第2、6、10条栅线，第三个栅极驱动电路的3级移位寄存器单元依次连接第3、7、11条栅线，第四个栅极驱动电路的3级移位寄存器单元依次连接第4、8、12条栅线。
第二，如图10所示，与第m条栅线连接的移位寄存器单元和与第m-1条栅线连接的移位寄存器单元属于不同的栅极驱动电路中的两个移位寄存器单元。
第三，虽然第一信号输入端IN1接收高电平信号的时间是固定的，但是可以通过设计调压子电路30中晶体管的大小，以控制晶体管的充电速度，从而控制从什么时候开始对第一信号输出端OUT1输出的栅极扫描信号的进行削角。
第四，在本发明实施例中，显示装置具体至少可以包括液晶显示面板或有机发光二极管显示面板，例如该显示面板可以应用至液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件中。
第五，如图10所示，多个栅极驱动电路的第一级移位寄存器单元可以连接同一第一起始信号端STV1。
如图10所示，当包括的栅极驱动电路的个数少于4个时，每一个栅极驱动电路的奇数级和偶数级分别连接一个时钟信号。当包括大于等于4个栅极驱动电路时，可以是每个栅极驱动电路连接一个时钟信号。
本发明实施例提供的显示装置，包括如上的任意一种栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
本发明实施例还提供一种移位寄存器单元的驱动方法，参考图11所示的时序图(图11中的各阶段是针对与第一条栅线连接的移位寄存器单元标示的)，包括：
输出阶段(第二阶段P2)包括第一阶段和第二阶段。
第一阶段(P2中的第一格)：
在上拉节点PU的控制下，时钟信号端CLK的时钟信号，经第一输出子电路10传输至第一信号输出端OUT1，经第二输出子电路20传输至第二信号输出端OUT2。
示例的，在上拉节点PU的控制下，时钟信号端CLK的时钟信号经第一晶体管M1传输至第一信号输出端OUT1，经第二晶体管M2传输至第二信号输出端OUT2。
第二阶段(P2中的第二格)：
在上拉节点PU的控制下，时钟信号端CLK的时钟信号，经第一输出子电路10传输至第一信号输出端OUT1，经第二输出子电路20传输至第二信号输出端OUT2。
在第一信号输入端IN1的控制下，调压子电路30将第一电压端V1的信号传输至第一信号输出端OUT1，以拉低第一信号输出端OUT1输出的信号。
其中，根据调压子电路30中晶体管的大小不同，开始削角的时刻也不同，可以根据需要合理设置。
示例性的，第三晶体管M3在第一信号输入端IN1的控制下开启，为第四晶体管M4的栅极充电，充电到一定电压时控制第四晶体管M4开启，第四晶体管M4开启后为第五晶体管M5的栅极充电，第五晶体管M5的栅极充电到一定电压时才能开启(此时开始削角)，将第一电压端V1的信号传输至第一信号输出端OUT1，对第一信号输出端OUT1输出的信号进行削角，通过合理设计第三晶体管M3、第四晶体管M4以及第五晶体管M5的长宽比，可控制第五晶体管M5的开启时间，以选择对第一信号输出端OUT1输出的信号进行削角的时间，避免削角太早影响栅极充电不足，削角太晚影响削角效果。
本发明实施例提供的移位寄存器单元的有益效果与上述移位寄存单元的有益效果相同，此处不再赘述。
本发明实施例还提供一种显示装置的驱动方法，包括：
输出阶段(第二阶段P2)包括第一阶段(P2中的第一格)和第二阶段(P2中的第二格)。
第一阶段：
与第m-1条栅线连接的移位寄存器单元，在上拉节点PU的控制下，时钟信号端CLK的时钟信号，经第一输出子电路10传输至第一信号输出端OUT1，经第二输出子电路20传输至第二信号输出端OUT2。
第二阶段：
与第m条栅线连接的移位寄存器单元，在上拉节点PU的控制下，时钟信号端CLK的时钟信号，经第一输出子电路10传输至第一信号输出端OUT1，经第二输出子电路20传输至第二信号输出端OUT2，以传输至与第m-1条栅线连接的移位寄存器单元的第一信号输入端IN1。
与第m-1条栅线连接的移位寄存器单元，在第一信号输入端IN1的控制下，调压子电路30将第一电压端V1的信号传输至第一信号输出端OUT1，以拉低第一信号输出端OUT1输出的信号。
也就是说，与第m-1条栅线连接的移位寄存器单元的第一信号输入端IN1的信号，由与第m条栅线连接的移位寄存器单元的第二信号输出端OUT2提供。从图11中可以看出在第一个栅极驱动电路的第一级移位寄存器单元的第一信号输出端OUT1(1-1)和第一信号输入端IN1(1-1)有一个时段(H)的重合。但为了保证栅极的充电效果，合理设计调压子电路30中晶体管的大小，延后第五晶体管M5的开启时间，控制第五晶体管M5在充电结束时开启，减小第五晶体管M5高电平信号与第一信号输出端OUT1输出信号的重叠区域，既能保证栅极的充电效果，又能对栅极扫描信号进行削角。
其中，图11中的(1-1)表示第一个栅极驱动电路的第一级移位寄存器单元对应的信号，(1-2)表示第一个栅极驱动电路的第二级移位寄存器单元对应的信号，(2-1)表示第二个栅极驱动电路的第一级移位寄存器单元对应的信号，(2-2)表示第二个栅极驱动电路的第二级移位寄存器单元对应的信号。
本发明实施例提供的显示装置的驱动方法与显示装置的有益效果相同，此处不再赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种移位寄存器单元，其特征在于，包括：上拉节点、第一输出子电路、第二输出子电路以及调压子电路；
所述第一输出子电路，连接所述上拉节点、时钟信号端以及第一信号输出端，用于在所述上拉节点的控制下，将所述时钟信号端的信号传输至所述第一信号输出端；
所述第二输出子电路，连接所述上拉节点、所述时钟信号端以及第二信号输出端，用于在所述上拉节点的控制下，将所述时钟信号端的信号传输至所述第二信号输出端；
所述调压子电路，连接第一信号输入端、第一电压端以及所述第一信号输出端，用于在所述第一信号输入端的控制下，将所述第一电压端的信号传输至所述第一信号输出端，以拉低所述第一信号输出端输出的信号。
2.根据权利要求1所述的移位寄存器单元，其特征在于，
所述移位寄存器单元还包括第一输入子电路；所述第一输入子电路连接第二信号输入端以及所述上拉节点，用于在所述第二信号输入端的控制下，将所述第二信号输入端的信号传输至所述上拉节点；
和/或，
所述移位寄存器单元还包括第二输入子电路；所述第二输入子电路，连接所述第三信号输入端、第二电压端以及所述上拉节点，用于在所述第三信号输入端的控制下，将所述第二电压端的信号传输至所述上拉节点；
和/或，
所述移位寄存器单元还包括初始化子电路；所述初始化子电路连接初始化信号端、第二电压端以及所述上拉节点，用于在所述初始化信号端的控制下，将所述第二电压端的信号传输至所述上拉节点；
和/或，
所述移位寄存器单元还包括复位子电路；所述复位子电路连接第三信号输入端、所述第一电压端以及所述第一信号输出端，用于在所述第三信号输入端的控制下，将所述第一电压端的信号传输至所述第一信号输出端。
3.根据权利要求1所述的移位寄存器单元，其特征在于，
所述移位寄存器单元还包括第一下拉控制子电路；所述第一下拉控制子电路，连接所述上拉节点、第三电压端、第二电压端以及第一下拉节点，用于对所述第一下拉节点的电位进行控制；
和/或，
所述移位寄存器单元还包括第一下拉子电路和第二下拉子电路；
所述第一下拉子电路，连接第一下拉节点、所述第一信号输出端以及所述第一电压端，用于在所述第一下拉节点的控制下，将所述第一电压端的信号传输至所述第一信号输出端；
所述第二下拉子电路，连接所述第一下拉节点、所述第二信号输出端及第二电压端，用于在所述第一下拉节点的控制下，将所述第二电压端的信号传输至所述第二信号输出端；
和/或，
所述移位寄存器单元还包括第一降噪子电路；所述第一降噪子电路，连接第一下拉节点、所述上拉节点以及第二电压端，用于在所述第一下拉节点的控制下，将所述第二电压端的信号传输至所述上拉节点。
4.根据权利要求3所述的移位寄存器单元，其特征在于，
所述移位寄存器单元包括第一下拉控制子电路的情况下，还包括第二下拉控制子电路；
所述第二下拉控制子电路，连接所述上拉节点、第四电压端、所述第二电压端以及第二下拉节点，用于对所述第二下拉节点的电位进行控制；
和/或，
所述移位寄存器单元包括第一下拉子电路和第二下拉子电路的情况下，还包括第三下拉子电路和第四下拉子电路；
所述第三下拉子电路，连接第二下拉节点、所述第一信号输出端以及所述第一电压端，用于在所述第二下拉节点的控制下，将所述第一电压端的信号传输至所述第一信号输出端；
所述第四下拉子电路，连接所述第二下拉节点、所述第二信号输出端及所述第二电压端，用于在所述第二下拉节点的控制下，将所述第二电压端的信号传输至所述第二信号输出端；
和/或，
所述移位寄存器单元包括第一降噪子电路的情况下，还包括第二降噪子电路；
所述第二降噪子电路，连接第二下拉节点、所述上拉节点以及所述第二电压端，用于在所述第二下拉节点的控制下，将所述第二电压端的信号传输至所述上拉节点。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出子电路包括第一晶体管和存储电容；
所述第一晶体管的栅极连接所述上拉节点，所述第一晶体管的第一极连接所述时钟信号端，所述第一晶体管的第二极连接所述第一信号输出端；
所述存储电容的第一端连接所述上拉节点和所述第一晶体管的栅极，所述存储电容的第二端连接所述第一晶体管的第二极和所述第一信号输出端；
所述第二输出子电路包括第二晶体管，所述第二晶体管的栅极连接所述上拉节点和所述存储电容的第一端，所述第二晶体管的第一极连接所述时钟信号端，所述第二晶体管的第二极连接所述第二信号输出端；
所述调压子电路包括第三晶体管、第四晶体管和第五晶体管；
所述第三晶体管的栅极连接所述第一信号输入端，所述第三晶体管的第一极连接所述第四晶体管的栅极，所述第三晶体管的第二极连接所述第一信号输入端；
所述第四晶体管的第一极连接所述第五晶体管的栅极，所述第四晶体管的第二极连接所述第一信号输入端；
所述第五晶体管的第一极连接所述第一信号输出端，所述第五晶体管的第二极连接所述第一电压端。
6.根据权利要求2所述的移位寄存器单元，其特征在于，
所述移位寄存器单元包括第一输入子电路的情况下，所述第一输入子电路包括第六晶体管，所述第六晶体管的栅极连接所述第二信号输入端，所述第六晶体管的第一极连接所述第二信号输入端，所述第六晶体管的第二极连接所述上拉节点；
和/或，
所述移位寄存器单元包括第二输入子电路的情况下，所述第二输入子电路包括第七晶体管，所述第七晶体管的栅极连接所述第三信号输入端，所述第七晶体管的第一极连接所述上拉节点，所述第六晶体管的第二极连接所述第二电压端；
和/或，
所述移位寄存器单元包括初始化子电路的情况下，所述初始化子电路包括第八晶体管，所述第八晶体管的栅极连接所述初始化信号端，所述第八晶体管的第一极连接所述上拉节点，所述第八晶体管的第二极连接所述第二电压端；
和/或，
所述移位寄存器单元包括复位子电路的情况下，所述复位子电路包括第九晶体管，所述第九晶体管的栅极连接所述第三信号输入端，所述第九晶体管的第一极连接所述第一信号输出端，所述第九晶体管的第二极连接所述第一电压端。
7.根据权利要求3所述的移位寄存器单元，其特征在于，
所述移位寄存器单元包括第一下拉控制子电路的情况下，所述第一下拉子电路包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管；
所述第十晶体管的栅极连接所述第三电压端，所述第十晶体管的第一极连接所述第三电压端，所述第十晶体管的第二极连接所述第十一晶体管的栅极和所述第十二晶体管的第一极；
所述第十一晶体管的第一极连接所述第三电压端，所述第十一晶体管的第二极连接所述第一下拉节点；
所述第十二晶体管的栅极连接所述上拉节点，所述第十二晶体管的第二极连接所述第二电压端；
所述第十三晶体管的栅极连接所述上拉节点，所述第十三晶体管的第一极连接所述第一下拉节点，所述第十三晶体管的第二极连接所述第二电压端；
和/或，
所述移位寄存器单元包括第一下拉子电路和第二下拉子电路的情况下，所述第一下拉子电路包括第十四晶体管，所述第二下拉子电路包括第十五晶体管；
所述第十四晶体管的栅极连接所述第一下拉节点，所述第十四晶体管的第一极连接所述第一信号输出端，所述第十四晶体管的第二极连接所述第一电压端；
所述第十五晶体管的栅极连接所述第一下拉节点，所述第十五晶体管的第一极连接所述第二信号输出端，所述第十五晶体管的第二极连接所述第二电压端；
和/或，
所述移位寄存器单元包括第一降噪子电路的情况下，所述第一降噪子电路包括第十六晶体管；
所述第十六晶体管的栅极连接所述第一下拉节点，所述第十六晶体管的第一极连接所述上拉节点，所述第十六晶体管的第二极连接所述第二电压端。
8.根据权利要求4所述的移位寄存器单元，其特征在于，
所述移位寄存器单元包括第二下拉控制子电路的情况下，所述第二下拉控制子电路包括第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管；
所述第十七晶体管的栅极连接所述第四电压端，所述第十七晶体管的第一极连接所述第四电压端，所述第十七晶体管的第二极连接所述第十八晶体管的栅极和所述第十九晶体管的第一极；
所述第十八晶体管的第一极连接所述第四电压端，所述第十八晶体管的第二极连接所述第二下拉节点；
所述第十九晶体管的栅极连接所述上拉节点，所述第十九晶体管的第二极连接所述第二电压端；
所述第二十晶体管的栅极连接所述上拉节点，所述第二十晶体管的第一极连接所述第二下拉节点，所述第二十晶体管的第二极连接所述第二电压端；
和/或，
所述移位寄存器单元包括第三下拉子电路和第四下拉子电路的情况下，所述第三下拉子电路包括第二十一晶体管，所述第四下拉子电路包括第二十二晶体管；
所述第二十一晶体管的栅极连接所述第二下拉节点，所述第二十一晶体管的第一极连接所述第一信号输出端，所述第二十一晶体管的第二极连接所述第一电压端；
所述第二十二晶体管的栅极连接所述第二下拉节点，所述第二十二晶体管的第一极连接所述第二信号输出端，所述第二十二晶体管的第二极连接所述第二电压端；
和/或，
所述移位寄存器单元包括第二降噪子电路的情况下，所述第二降噪子电路包括第二十三晶体管；
所述第二十三晶体管的栅极连接所述第二下拉节点，所述第二十三晶体管的第一极连接所述上拉节点，所述第二十三晶体管的第二极连接所述第二电压端。
9.一种栅极驱动电路，其特征在于，包括至少两级级联的如权利要求1-8任一项所述的移位寄存器单元；
第一级移位寄存器单元的第二信号输入端与第一起始信号端相连接；
除了所述第一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输出端与其上一级移位寄存器单元的第三信号输入端相连接；
除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输出端与其下一级移位寄存器单元的第二信号输入端相连接；
所述最后一级移位寄存器单元的第三信号输入端连接所述第一起始信号端或者第二起始信号端。
10.一种显示装置，包括多条栅线，其特征在于，还包括n个如权利要求9所述的栅极驱动电路，所述栅线与移位寄存器单元的第一信号输出端连接；
前n条栅线分别连接n个所述栅极驱动电路的第一级移位寄存器单元，每个所述栅极驱动电路中，除了所述第一级移位寄存器单元以外，每一级移位寄存器单元连接的所述栅线和与其上一级移位寄存器单元连接的所述栅线之间相隔n-1条所述栅线；
与第m条所述栅线连接的所述移位寄存器单元的第二信号输出端连接与第m-1条栅线连接的所述移位寄存器单元的第一信号输入端；
其中，n和m均为大于1的整数。
11.一种用于驱动权利要求1-8任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：
输出阶段包括第一阶段和第二阶段；
第一阶段：
在上拉节点的控制下，时钟信号端的时钟信号，经第一输出子电路传输至第一信号输出端，经第二输出子电路传输至第二信号输出端；
第二阶段：
在上拉节点的控制下，时钟信号端的时钟信号，经第一输出子电路传输至第一信号输出端，经第二输出子电路传输至第二信号输出端；
在第一信号输入端的控制下，调压子电路将第一电压端的信号传输至所述第一信号输出端，以拉低所述第一信号输出端输出的信号。
12.一种用于驱动权利要求10所述的显示装置的驱动方法，其特征在于，包括：
输出阶段包括第一阶段和第二阶段；
第一阶段：
与第m-1条栅线连接的移位寄存器单元，在上拉节点的控制下，时钟信号端的时钟信号，经第一输出子电路传输至第一信号输出端，经第二输出子电路传输至第二信号输出端；
第二阶段：
与第m条栅线连接的移位寄存器单元，在上拉节点的控制下，时钟信号端的时钟信号，经第一输出子电路传输至第一信号输出端，经第二输出子电路传输至第二信号输出端，以传输至与第m-1条栅线连接的移位寄存器单元的第一信号输入端；
与第m-1条栅线连接的移位寄存器单元，在第一信号输入端的控制下，调压子电路将第一电压端的信号传输至所述第一信号输出端，以拉低所述第一信号输出端输出的信号。
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