CN109727568A - 栅极驱动单元及方法、栅极驱动电路和显示装置 - Google Patents

栅极驱动单元及方法、栅极驱动电路和显示装置 Download PDF

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Abstract

本发明提供一种栅极驱动单元及方法、栅极驱动电路和显示装置。栅极驱动单元包括第一下拉节点控制电路、第二下拉节点控制电路和上拉节点复位电路；第一下拉节点控制电路用于在上拉节点的电位的控制下，控制导通或断开第一下拉节点与第二控制电压端之间的连接；第二下拉节点控制电路用于在上拉节点的电位的控制下，控制导通或断开第二下拉节点与第一控制电压端之间的连接；上拉节点复位电路用于在第一下拉节点的电位的控制下，控制上拉节点与第二控制电压端之间连通，在第二下拉节点的电位的控制下，控制上拉节点与第一控制电压端之间连通。本发明改善栅极驱动单元中的晶体管的阈值电压漂移，使栅极驱动单元不会输出异常。

Description

栅极驱动单元及方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动单元及方法、栅极驱动电路和显示装置。
背景技术
GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)产品由于成本低，边框窄等优点得到了行业的广泛应用，但是在某些需要显示面板连续不关机的场合，GOA包括的晶体管受到持续的同向驱动应力的影响导致特性恶化，当晶体管的阈值电压严重漂移后，会影响上拉节点的充放电能力，使得GOA发生输出异常的情况。
发明内容
本发明的主要目的在于提供一种栅极驱动单元及方法、栅极驱动电路和显示装置，解决现有技术中GOA包括的晶体管受到持续的同向驱动应力的影响导致特性恶化，当晶体管的阈值电压严重漂移后，会影响上拉节点的充放电能力，使得栅极驱动单元输出异常的问题。
为了达到上述目的，本发明提供了一种栅极驱动单元，包括第一下拉节点控制电路、第二下拉节点控制电路和上拉节点复位电路；
所述第一下拉节点控制电路用于在上拉节点的电位的控制下，控制导通或断开第一下拉节点与第二控制电压端之间的连接；
所述第二下拉节点控制电路用于在所述上拉节点的电位的控制下，控制导通或断开第二下拉节点与第一控制电压端之间的连接；
所述上拉节点复位电路用于在所述第一下拉节点的电位的控制下，控制所述上拉节点与所述第二控制电压端之间连通，在所述第二下拉节点的电位的控制下，控制所述上拉节点与所述第一控制电压端之间连通。
实施时，本发明所述的栅极驱动单元还包括下拉节点复位电路；
所述下拉节点复位电路用于在复位端输入的复位信号的控制下，控制所述第一下拉节点与第一电平端之间连通，控制所述第二下拉节点与所述第一电平端之间连通。
实施时，所述第一下拉节点控制电路包括第一下拉节点控制晶体管；
所述第一下拉节点控制晶体管的控制极与所述上拉节点连接，所述第一下拉节点控制晶体管的第一极与所述第一下拉节点连接，所述第一下拉节点控制晶体管的第二极与所述第二控制电压端连接；
所述第二下拉节点控制电路包括第二下拉节点控制晶体管；
所述第二下拉节点控制晶体管的控制极与所述上拉节点连接，所述第二下拉节点控制晶体管的第一极与所述第二下拉节点连接，所述第二下拉节点控制晶体管的第二极与所述第一控制电压端连接。
实施时，所述上拉节点复位电路包括第一上拉节点复位晶体管和第二上拉节点复位晶体管，其中，
所述第一上拉节点复位晶体管的控制极与所述第一下拉节点连接，所述第一上拉节点复位晶体管的第一极与所述上拉节点连接，所述第一上拉节点复位晶体管的第二极与所述第二控制电压端连接；
所述第二上拉节点复位晶体管的控制极与所述第二下拉节点连接，所述第二上拉节点复位晶体管的第一极与所述上拉节点连接，所述第二上拉节点复位晶体管的第二极与所述第一控制电压端连接。
实施时，所述下拉节点复位电路包括第一下拉节点复位晶体管和第二下拉节点复位晶体管；
所述第一下拉节点复位晶体管的控制极与所述复位端连接，所述第一下拉节点复位晶体管的第一极与所述第一下拉节点连接，所述第一下拉节点复位晶体管的第二极与所述第一电平端连接；
所述第二下拉节点复位晶体管的控制极与所述复位端连接，所述第二下拉节点复位晶体管的第一极与所述第二下拉节点连接，所述第二下拉节点复位晶体管的第二极与所述第一电平端连接。
实施时，所述第一下拉节点控制电路还分别与第一下拉控制节点、所述第一控制电压端和第一电压端连接，还用于在所述第一控制电压端输入的第一控制电压信号和所述上拉节点的电位的控制下，控制所述第一下拉控制节点的电位，在所述第一下拉控制节点的电位的控制下，控制所述第一控制电压端与所述第一下拉节点之间连通；
所述第二下拉节点控制电路还分别与第二下拉控制节点、所述第二控制电压端和第一电压端连接，还用于在所述第二控制电压端输入的第二控制电压信号和所述上拉节点的电位的控制下，控制所述第二下拉控制节点的电位，在所述第二下拉控制节点的电位的控制下，控制所述第二控制电压端与所述第二下拉节点之间连通。
实施时，所述第一下拉节点控制电路还包括第一控制晶体管、第二控制晶体管和第三控制晶体管；
所述第一控制晶体管的控制极和所述第一控制晶体管的第一极都与所述第一控制电压端连接，所述第一控制晶体管的第二极与所述第一下拉控制节点连接；
所述第二控制晶体管的控制极与所述上拉节点连接，所述第二控制晶体管的第一极与所述第一下拉控制节点连接，所述第二控制晶体管的第二极与所述第一电压端连接；
所述第三控制晶体管的控制极与所述第一下拉控制节点连接，所述第三控制晶体管的第一极与所述第一控制电压端连接，所述第三控制晶体管的第二极与所述第一下拉节点连接。
实施时，所述第二下拉节点控制电路还包括第四控制晶体管、第五控制晶体管和第六控制晶体管；
所述第四控制晶体管的控制极和所述第四控制晶体管的第一极都与所述第二控制电压端连接，所述第四控制晶体管的第二极与所述第二下拉控制节点连接；
所述第五控制晶体管的控制极与所述上拉节点连接，所述第五控制晶体管的第一极与所述第二下拉控制节点连接，所述第五控制晶体管的第二极与所述第一电压端连接；
所述第六控制晶体管的控制极与所述第二下拉控制节点连接，所述第六控制晶体管的第一极与所述第二控制电压端连接，所述第六控制晶体管的第二极与所述第二下拉节点连接。
实施时，本发明所述的栅极驱动单元还包括栅极驱动信号输出端、栅极驱动信号输出电路和栅极驱动信号复位电路；
所述栅极驱动信号输出电路分别与所述上拉节点、时钟信号端和所述栅极驱动信号输出端连接，用于在所述上拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述时钟信号端之间连通；
所述栅极驱动信号复位电路分别与所述第一下拉节点、所述第二下拉节点、所述栅极驱动信号输出端和第二电压端连接，用于在所述第一下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第二电压端之间连通，在所述第二下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第二电压端之间连通。
实施时，所述栅极驱动信号输出电路包括栅极驱动信号输出晶体管；所述栅极驱动信号复位电路包括第一栅极驱动信号复位晶体管和第二栅极驱动信号复位晶体管；
所述栅极驱动信号输出晶体管的控制极与所述上拉节点连接，所述栅极驱动信号输出晶体管的第一极与所述时钟信号端连接，所述栅极驱动信号输出晶体管的第二极与所述栅极驱动信号输出端连接；
所述第一栅极驱动信号复位晶体管的控制极与所述第一下拉节点连接，所述第一栅极驱动信号复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一栅极驱动信号复位晶体管的第二极与所述第二电压端连接；
所述第二栅极驱动信号复位晶体管的控制极与所述第二下拉节点连接，所述第一栅极驱动信号复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一栅极驱动信号复位晶体管的第二极与所述第二电压端连接。
实施时，本发明所述的栅极驱动单元还包括进位信号输出端、进位信号输出电路和进位信号复位电路；
所述进位信号输出电路分别与所述上拉节点、时钟信号端和所述进位信号输出端连接，用于在所述上拉节点的电位的控制下，控制所述进位信号输出端与所述时钟信号端之间连通；
所述进位信号复位电路分别与所述第一下拉节点、所述第二下拉节点、所述进位信号输出端和第三电压端连接，用于在所述第一下拉节点的电位的控制下，控制所述进位信号输出端与所述第三电压端之间连通，在所述第二下拉节点的电位的控制下，控制所述进位信号输出端与所述第三电压端之间连通。
实施时，所述进位信号输出电路包括进位信号输出晶体管；所述进位信号复位电路包括第一进位信号复位晶体管和第二进位信号复位晶体管；
所述进位信号输出晶体管的控制极与所述上拉节点连接，所述进位信号输出晶体管的第一极与所述时钟信号端连接，所述进位信号输出晶体管的第二极与所述进位信号输出端连接；
所述第一进位信号复位晶体管的控制极与所述第一下拉节点连接，所述第一进位信号复位晶体管的第一极与所述进位信号输出端连接，所述第一进位信号复位晶体管的第二极与所述第三电压端连接；
所述第二进位信号复位晶体管的控制极与所述第二下拉节点连接，所述第一进位信号复位晶体管的第一极与所述进位信号输出端连接，所述第一进位信号复位晶体管的第二极与所述第三电压端连接。
实施时，本发明所述的栅极驱动单元还包括上拉节点控制电路；
所述上拉节点控制电路分别与所述上拉节点、输入端、复位端、帧起始控制端和第四电压端连接，用于在所述输入端接入的输入信号的控制下，控制所述上拉节点与所述输入端之间连通，在所述复位端输入的复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述帧起始控制端输入的帧起始控制信号的控制下，控制所述上拉节点与所述第四电压端之间连通，还用于控制维持所述上拉节点的电位。
本发明还提供了一种栅极驱动方法，应用于上述的栅极驱动单元，驱动时间包括多个电压输出周期，所述电压输出周期包括依次设置的第一电压输出阶段和第二电压输出阶段；所述第一电压输出阶段包括至少一显示周期，所述第二电压输出阶段包括至少一显示周期，所述显示周期包括依次设置的输入时间段、输出时间段、复位时间段和输出截止保持时间段；
所述栅极驱动方法包括：
在第一电压输出阶段，第一控制电压端输入有效电压，第二控制电压端输入无效电压；在第二电压输出阶段，第一控制电压端输入无效电压，第二控制电压端输入有效电压；
在第一电压输出阶段中的输入时间段和输出时间段，上拉节点的电位为有效电压，第一下拉节点控制电路控制第一下拉节点的电位为无效电压，第二下拉节点控制电路控制第二下拉节点的电位为无效电压；
在第一电压输出阶段中的输出截止保持时间段和复位时间段，以及第二电压输出阶段包括的复位时间段和输出截止保持时间段，所述上拉节点的电位为无效电压，第一下拉节点控制电路控制断开第一下拉节点与所述第二控制电压端之间的连接，第二下拉节点控制电路控制断开第二下拉节点与第一控制电压端之间的连接；
在所述第一电压输出阶段中的输出截止保持时间段，第一下拉节点控制电路控制第一下拉节点的电位为有效电压，第二下拉节点控制电路控制第二下拉节点的电位为无效电压，上拉节点复位电路在所述第一下拉节点的电位的控制下，控制所述上拉节点与所述第二控制电压端之间连通，所述上拉节点复位电路在所述第二下拉节点的电位的控制下，控制断开所述上拉节点与所述第一控制电压端之间的连接；
在第二电压输出阶段中的输出截止保持时间段，第一下拉节点控制电路控制第一下拉节点的电位为无效电压，第二下拉节点控制电路控制第二下拉节点的电位为有效电压，上拉节点复位电路在所述第二下拉节点的电位的控制下，控制所述上拉节点与所述第一控制电压端之间连通，所述上拉节点复位电路在所述第一下拉节点的电位的控制下，控制断开所述上拉节点与所述第二控制电压端之间的连接。
实施时，所述栅极驱动单元还包括下拉节点复位电路；
所述栅极驱动方法还包括：在第一电压输出阶段中的复位时间段和第二电压输出阶段包括的复位时间段，下拉节点复位电路在复位端输入的复位信号的控制下，控制所述第一下拉节点与第一电平端之间连通，控制所述第二下拉节点与所述第一电平端之间连通，以使得所述第一下拉节点的电位和所述第二下拉节点的电位都为无效电压。
实施时，所述栅极驱动单元还包括栅极驱动信号输出电路、栅极驱动信号复位电路、进位信号输出电路和进位信号复位电路；所述第一下拉节点控制电路和所述第二下拉节点控制电路都与第一电压端连接，所述栅极驱动信号输出电路和所述进位信号输出电路都与时钟信号端连接，所述栅极驱动信号复位电路与第二电压端连接，所述进位信号复位电路与第三电压端连接，所述第一下拉节点控制电路包括的晶体管、所述第二下拉节点控制电路包括的晶体管、所述栅极驱动信号输出电路包括的晶体管、所述栅极驱动信号复位电路包括的晶体管、所述进位信号输出电路包括的晶体管和所述进位信号复位电路包括的晶体管都为n型晶体管，所述第一控制电压端输入的无效电压和所述第二控制电压端输入的无效电压为低电平Vgl，Vgl小于所述第一电压端输入的第一电压，Vgl小于第二电压端输入的第二电压，Vgl小于第三电压端输入的第三电压。
实施时，所述栅极驱动单元还包括栅极驱动信号输出电路、栅极驱动信号复位电路、进位信号输出电路和进位信号复位电路；所述第一下拉节点控制电路和所述第二下拉节点控制电路都与第一电压端连接，所述栅极驱动信号输出电路和所述进位信号输出电路都与时钟信号端连接，所述栅极驱动信号复位电路与第二电压端连接，所述进位信号复位电路与第三电压端连接，所述第一下拉节点控制电路包括的晶体管、所述第二下拉节点控制电路包括的晶体管、所述栅极驱动信号输出电路包括的晶体管、所述栅极驱动信号复位电路包括的晶体管、所述进位信号输出电路包括的晶体管和所述进位信号复位电路包括的晶体管都为p型晶体管，所述第一控制电压端输入的无效电压和所述第二控制电压端输入的无效电压为高电平Vgh，Vgh大于第一电压端输入的第一电压，Vgh大于第二电压端输入的第二电压，Vgh大于第三电压输入的第三电压。
本发明还提供了一种栅极驱动电路，包括多级上述的栅极驱动单元。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的栅极驱动单元及方法、栅极驱动电路和显示装置能够改善栅极驱动单元中的晶体管的阈值电压漂移现象，从而不会影响上拉节点PU的充放电能力，使得栅极驱动单元不会发生输出异常。
附图说明
图1是本发明实施例所述的栅极驱动单元的结构图；
图2是本发明另一实施例所述的栅极驱动单元的结构图；
图3是本发明又一实施例所述的栅极驱动单元的结构图；
图4是本发明再一实施例所述的栅极驱动单元的结构图；
图5是本发明另一实施例所述的栅极驱动单元的结构图；
图6是本发明又一实施例所述的栅极驱动单元的结构图；
图7是本发明再一实施例所述的栅极驱动单元的结构图；
图8是本发明又一实施例所述的栅极驱动单元的结构图；
图9是本发明再一实施例所述的栅极驱动单元的结构图；
图10是本发明所述的栅极驱动单元的一具体实施例的电路图；
图11是本发明所述的栅极驱动单元的该具体实施例的工作时序图；
图12A、图12B、图12C、图12D和图12E是本发明所述的栅极驱动单元的该具体实施例中的各晶体管的电压示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本发明实施例所述的栅极驱动单元，包括第一下拉节点控制电路11、第二下拉节点控制电路12和上拉节点复位电路13；
所述第一下拉节点控制电路11分别与上拉节点PU、第一下拉节点PDo和第二控制电压端VDDe连接，用于在上拉节点PU的电位的控制下，控制导通或断开第一下拉节点PDo与第二控制电压端VDDe之间的连接；所述第二控制电压端VDDe用于输入第二控制电压；
所述第二下拉节点控制电路12分别与所述上拉节点PU、所述第二下拉节点PDe和第一控制电压端VDDo连接，用于在所述上拉节点PU的电位的控制下，控制导通或断开第二下拉节点PDe与第一控制电压端VDDo之间的连接；所述第一控制电压端VDDe用于输入第一控制电压；
所述上拉节点复位电路13分别与所述第一下拉节点PDo、第二下拉节点PDe、所述上拉节点PU、所述第一控制电压端VDDo和所述第二控制电压端VDDe连接，用于在所述第一下拉节点PDo的电位的控制下，控制所述上拉节点PU与所述第二控制电压端VDDe之间连通，在所述第二下拉节点PDe的电位的控制下，控制所述上拉节点PU与所述第一控制电压端VDDo之间连通。
本发明如图1所示的栅极驱动单元的实施例在工作时，驱动时间包括多个电压输出周期，所述电压输出周期包括依次设置的第一电压输出阶段和第二电压输出阶段；
在第一电压输出阶段，第一控制电压端VDDo输入有效电压，第二控制电压端VDDe输入无效电压；在第二电压输出阶段，第一控制电压端VDDo输入无效电压，第二控制电压端VDDe输入有效电压。
在具体实施时，所述第一电压输出阶段可以包括至少一显示周期(所述显示周期可以为一帧画面显示时间)，所述第二电压输出阶段可以包括至少一显示周期(所述显示周期可以为一帧画面显示时间)，每一显示周期可以包括依次设置的输入时间段、输出时间段、复位时间段和输出截止保持时间段，在输入时间段和输出时间段，上拉节点PU的电位为有效电压，在输出时间段，在上拉节点PU的电位的控制下，所述栅极驱动单元通过其栅极驱动信号输出端与时钟信号端连接；在复位时间段和输出截止保持时间段，所述栅极驱动单元通过其栅极驱动信号输出端输出无效电压。
在实际操作时，第一电压输出阶段持续的时间和所述第二电压输出阶段持续的时间可以都为2s(秒)，但不以此为限。
具体的，所述有效电压为能够使得栅极输入其的晶体管导通的电压，例如，当该晶体管为n型晶体管时，该有效电压可以为高电压，当该晶体管为p型晶体管时，该有效电压可以为低电压，但不以此为限；
具体的，所述无效电压为能够使得栅极输入其的晶体管关断的电压，例如，当该晶体管为n型晶体管时，该有效电压可以为低电压，当该晶体管为p型晶体管时，该有效电压可以为高电压，但不以此为限。
本发明如图1所示的栅极驱动单元的实施例在工作时，第一电压输出阶段包括至少一显示周期，第二电压输出阶段包括至少一显示周期；所述显示周期包括依次设置的输入时间段、输出时间段、复位时间段和输出截止保持时间段；
在第一电压输出阶段中的输入时间段和输出时间段，所述上拉节点PU的电位为有效电压，第一下拉节点控制电路11控制第一下拉节点PDo的电位为无效电压，第二下拉节点控制电路12控制第二下拉节点PDe的电位为无效电压，此时由于VDDo输入有效电压，因此所述第二下拉节点控制电路12包括的晶体管受到反向应力，能够改善该晶体管的阈值电压漂移现象，
在第二电压输出阶段中的输入时间段和输出时间段，所述上拉节点PU的电位为有效电压，第一下拉节点控制电路11控制第一下拉节点PDo的电位为无效电压，第二下拉节点控制电路12控制第二下拉节点PDe的电位为无效电压，此时由于VDDe输入有效电压，因此所述第一下拉节点控制电路12包括的晶体管受到反向应力，能够改善该晶体管的阈值电压漂移现象；
在第一电压输出阶段中的复位时间段和输出截止保持时间段，以及第二电压输出阶段包括的复位时间段和输出截止保持时间段，所述上拉节点PU的电位为无效电压，第一下拉节点控制电路11控制断开第一下拉节点PDo与所述第二控制电压端VDDe之间的连接，第二下拉节点控制电路12控制断开第二下拉节点PDe与第一控制电压端VDDo之间的连接；在所述复位时间段，PU的电位为无效电压，则当VDDo输入有效电压时，第二下拉节点控制电路12包括的晶体管受到反向应力，当VDDe输入有效电压时，第一下拉节点控制电路11包括的晶体管受到反向应力；
在所述第一电压输出阶段中的输出截止保持时间段，第一下拉节点控制电路11控制第一下拉节点PDo的电位为有效电压，第二下拉节点控制电路12控制第二下拉节点PDe的电位为无效电压，上拉节点复位电路13在所述第一下拉节点PDo的电位的控制下，控制所述上拉节点PU与所述第二控制电压端VDDe之间连通，以使得所述上拉节点PU的电位为无效电压，所述上拉节点复位电路13在所述第二下拉节点PDe的电位的控制下，控制断开所述上拉节点PU与所述第一控制电压端VDDo之间的连接；此时VDDo输入有效电压，VDDe输入无效电压，PU的电位为无效电压，PDo的电位为有效电压，PDe的电位为无效电压，从而使得所述第二下拉节点控制电路12包括的晶体管受到反向stress(应力)，并所述上拉节点复位电路13包括的栅极与第二下拉节点PDe连接的晶体管受到反向应力，以改善以上晶体管的阈值电压漂移现象，从而不会影响上拉节点PU的充放电能力，使得栅极驱动单元不会发生输出异常；
在第二电压输出阶段中的输出截止保持时间段，第一下拉节点控制电路11控制第一下拉节点PDo的电位为无效电压，第二下拉节点控制电路12控制第二下拉节点PDe的电位为有效电压，上拉节点复位电路13在所述第二下拉节点PDe的电位的控制下，控制所述上拉节点PU与所述第一控制电压端VDDo之间连通，所述上拉节点复位电路13在所述第一下拉节点PDo的电位的控制下，控制断开所述上拉节点PU与所述第二控制电压端VDDe之间的连接；在第二电压输出阶段，VDDo输入无效电压，VDDe输入有效电压，PU的电位为无效电压，PDo的电位为无效电压，PDe的电位为有效电压，从而使得所述第一下拉节点控制电路11包括的晶体管受到反向stress(应力)，并所述上拉节点复位电路13包括的栅极与第一下拉节点PDo连接的晶体管受到反向应力，以改善以上晶体管的阈值电压漂移现象，从而不会影响上拉节点PU的充放电能力，使得栅极驱动单元不会发生输出异常；
本发明实施例可以有效的在晶体管工作期间和工作间隙恢复晶体管特性，从而有效的延长显示产品的使用寿命。
在具体实施时，如图2所示，在图1所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括下拉节点复位电路14；
所述下拉节点复位电路14分别与复位端RESET、所述第一下拉节点PDo、所述第二下拉节点PDe和第一电平端VT1连接，用于在复位端RESET输入的复位信号的控制下，控制所述第一下拉节点PDo与第一电平端之间连通，控制所述第二下拉节点PDe与所述第一电平端VT1之间连通。
在具体实施时，所述第一电平端VT1可以为低电平端，但不以此为限。
本发明如图2所示的栅极驱动单元的实施例在工作时，在第一电压输出阶段中的复位时间段和第二电压输出阶段中的复位时间段，所述上拉节点PU的电位为无效电压，下拉节点复位电路14在复位端RESET输入的复位信号的控制下，控制所述第一下拉节点PDo与第一电平端VT1之间连通，控制所述第二下拉节点PDe与所述第一电平端VT1之间连通，以使得所述第一下拉节点PDo的电位和所述第二下拉节点PDe的电位都为无效电压；本发明实施例所述的栅极驱动单元通过采用下拉节点复位电路14，在复位阶段对PDo的电位和PDe的电位进行复位，以避免在复位时间段，下拉节点的电位控制上拉节点复位电路13通过控制电压对上拉节点PU充电，从而导致无法对PU的电位进行复位的情况发生，利于对上拉节点PU的电位进行放噪。
并且，在本发明如图2所示的栅极驱动单元的实施例工作时，在复位阶段，所述上拉节点PU的电位为无效电压，所述第一下拉节点控制电路11控制断开第一下拉节点PDo与所述第二控制电压端VDDe之间的连接，第二下拉节点控制电路12控制断开第二下拉节点PDe与第一控制电压端VDDo之间的连接。
并且，在本发明如图2所示的栅极驱动单元的实施例工作时，PDo的电位和PDe的电位都为无效电压；
此时如果处于第一电压输出阶段，VDDo输入有效电压，所述第二下拉节点控制电路12包括的晶体管受到反向stress(应力)，并所述上拉节点复位电路13包括的栅极与第二下拉节点PDe连接的晶体管受到反向应力，以改善以上晶体管的阈值电压漂移现象，使得栅极驱动单元不会发生输出异常；
此时如果处于第二电压输出阶段，VDDe输入有效电压，所述第一下拉节点控制电路11包括的晶体管受到反向stress(应力)，并所述上拉节点复位电路13包括的栅极与第一下拉节点PDo连接的晶体管受到反向应力，以改善以上晶体管的阈值电压漂移现象，使得栅极驱动单元不会发生输出异常。
具体的，所述第一下拉节点控制电路可以包括第一下拉节点控制晶体管；
所述第一下拉节点控制晶体管的控制极与所述上拉节点连接，所述第一下拉节点控制晶体管的第一极与所述第一下拉节点连接，所述第一下拉节点控制晶体管的第二极与所述第二控制电压端连接；
所述第二下拉节点控制电路可以包括第二下拉节点控制晶体管；
所述第二下拉节点控制晶体管的控制极与所述上拉节点连接，所述第二下拉节点控制晶体管的第一极与所述第二下拉节点连接，所述第二下拉节点控制晶体管的第二极与所述第一控制电压端连接。
如图3所示，在图1所示的栅极驱动单元的实施例的基础上，所述第一下拉节点控制电路11包括第一下拉节点控制晶体管M6o；
所述第一下拉节点控制晶体管M6o的栅极与所述上拉节点PU连接，所述第一下拉节点控制晶体管M6o的漏极与所述第一下拉节点PDo连接，所述第一下拉节点控制晶体管M6o的源极与所述第二控制电压端VDDe连接；
所述第二下拉节点控制电路12包括第二下拉节点控制晶体管M6e；
所述第二下拉节点控制晶体管M6e的栅极与所述上拉节点PU连接，所述第二下拉节点控制晶体管M6e的漏极与所述第二下拉节点PDe连接，所述第二下拉节点控制晶体管M6e的源极与所述第一控制电压端VDDo连接。
在图3所示的实施例中，M6o和M6e都为n型晶体管，但不以此为限。
如图3所示的栅极驱动单元的实施例在工作时，当PU的电位为高电压时，M6o和M6e都打开，以控制PDo与VDDe连接，控制PDe与VDDo连接，从而在第一电压输出阶段，控制PDo的电位为有效电压，并控制PDe的电位为无效电压，在第二电压输出阶段，控制PDe的电位为有效电压，并控制PDo的电位为无效电压。
在具体实施时，所述上拉节点复位电路可以包括第一上拉节点复位晶体管和第二上拉节点复位晶体管，其中，
所述第一上拉节点复位晶体管的控制极与所述第一下拉节点连接，所述第一上拉节点复位晶体管的第一极与所述上拉节点连接，所述第一上拉节点复位晶体管的第二极与所述第二控制电压端连接；
所述第二上拉节点复位晶体管的控制极与所述第二下拉节点连接，所述第二上拉节点复位晶体管的第一极与所述上拉节点连接，所述第二上拉节点复位晶体管的第二极与所述第一控制电压端连接。
如图4所示，在图1所示的栅极驱动单元的实施例的基础上，所述上拉节点复位电路13包括第一上拉节点复位晶体管M10o和第二上拉节点复位晶体管M10e，其中，
M10o的栅极与所述第一下拉节点PDo连接，M10o的漏极与所述上拉节点PU连接，M10o的源极与所述第二控制电压端VDDe连接；
M10e的栅极与所述第二下拉节点PDe连接，M10e的漏极与所述上拉节点PU连接，M10e的源极与所述第一控制电压端VDDo连接。
在图4所示的栅极驱动单元的实施例中，M10o和M10e都为n型晶体管，但不以此为限。
如图4所示的栅极驱动单元的实施例在工作时，当PDo的电位为有效电压时，M10o打开，以控制PU与VDDe连接；当PDe的电位为有效电压时，PU与VDDo连接。
具体的，所述下拉节点复位电路可以包括第一下拉节点复位晶体管和第二下拉节点复位晶体管；
所述第一下拉节点复位晶体管的控制极与所述复位端连接，所述第一下拉节点复位晶体管的第一极与所述第一下拉节点连接，所述第一下拉节点复位晶体管的第二极与所述第一电平端连接；
所述第二下拉节点复位晶体管的控制极与所述复位端连接，所述第二下拉节点复位晶体管的第一极与所述第二下拉节点连接，所述第二下拉节点复位晶体管的第二极与所述第一电平端连接。
如图5所示，在图2所示的栅极驱动单元的实施例的基础上，所述下拉节点复位电路14包括第一下拉节点复位晶体管M4o和第二下拉节点复位晶体管M4e；
所述第一下拉节点复位晶体管M4o的栅极与复位端RESET连接，所述第一下拉节点复位晶体管M4o的漏极与所述第一下拉节点PDo连接，所述第一下拉节点复位晶体管M4o的源极与第一低电压端连接；所述第一低电压端用于输入第一低电压VSS1；
所述第二下拉节点复位晶体管M4e的栅极与所述复位端RESET连接，所述第二下拉节点复位晶体管M4e的漏极与所述第二下拉节点PDe连接，所述第二下拉节点复位晶体管M4e的源极与所述第一低电压端连接。
在图5所示的实施例中，所述第一电平端为所述第一低电压端，但不以此为限。
在图5所示的实施例中，M4o和M4e都为n型晶体管，但不以此为限。
本发明如图5所示的实施例在工作时，在复位时间段，RESET输入高电平，M4o和M4e都打开，以控制PDo的电位和PDe的电位都为VSS1。
具体的，所述第一下拉节点控制电路还可以分别与第一下拉控制节点、所述第一控制电压端和第一电压端连接，还用于在所述第一控制电压端输入的第一控制电压信号和所述上拉节点的电位的控制下，控制所述第一下拉控制节点的电位，在所述第一下拉控制节点的电位的控制下，控制所述第一控制电压端与所述第一下拉节点之间连通；
所述第二下拉节点控制电路还可以分别与第二下拉控制节点、所述第二控制电压端和第一电压端连接，还用于在所述第二控制电压端输入的第二控制电压信号和所述上拉节点的电位的控制下，控制所述第二下拉控制节点的电位，在所述第二下拉控制节点的电位的控制下，控制所述第二控制电压端与所述第二下拉节点之间连通。
在具体实施时，如图2所示的栅极驱动单元的实施例的基础上，如图6所示，所述第一下拉节点控制电路11还可以分别与第一下拉控制节点PD_CNo、所述第一控制电压端VDDo和第一低电压端连接，还用于在所述第一控制电压端VDDo输入的第一控制电压信号和所述上拉节点PU的电位的控制下，控制所述第一下拉控制节点PD_CNo的电位，在所述第一下拉控制节点PD_Co的电位的控制下，控制所述第一控制电压端VDDo与所述第一下拉节点PDo之间连通；所述第一低电压端用于输入第一低电压VSS1；
所述第二下拉节点控制电路12还分别与第二下拉控制节点PD_CNe、所述第二控制电压端VDDe和所述第一低电压端连接，还用于在所述第二控制电压端VDDe输入的第二控制电压信号和所述上拉节点PU的电位的控制下，控制所述第二下拉控制节点PD_CNe的电位，在所述第二下拉控制节点PD_CNe的电位的控制下，控制所述第二控制电压端VDDe与所述第二下拉节点PDe之间连通。
在图6所示的实施例中，第一电压端为所述第一低电压端，但不以此为限。
并在图6所示的实施例中，所述第一电平端为所述第一低电压端，但不以此为限。
在具体实施时，所述第一下拉节点控制电路11用于在VDDo输入的第一控制电压以及PU的电位的控制下，控制第一下拉节点PDo的电位，所述第二下拉节点控制电路12用于在VDDe输入的第二控制电压以及PU的电位的控制下，控制第二下拉节点PDe的电位。
具体的，所述第一下拉节点控制电路还可以包括第一控制晶体管、第二控制晶体管和第三控制晶体管；
所述第一控制晶体管的控制极和所述第一控制晶体管的第一极都与所述第一控制电压端连接，所述第一控制晶体管的第二极与所述第一下拉控制节点连接；
所述第二控制晶体管的控制极与所述上拉节点连接，所述第二控制晶体管的第一极与所述第一下拉控制节点连接，所述第二控制晶体管的第二极与所述第一电压端连接；
所述第三控制晶体管的控制极与所述第一下拉控制节点连接，所述第三控制晶体管的第一极与所述第一控制电压端连接，所述第三控制晶体管的第二极与所述第一下拉节点连接。
在具体实施时，当第二控制晶体管为n型晶体管时，所述第二控制晶体管的控制极与上拉节点连接，所述第二控制晶体管的第二极与第一电压端连接，而在输出截止保持时间段，上拉节点的电位被上拉节点复位电路复位为低电平Vgl，将Vgl设置为小于第一电压端输入的第一电压，则在输出截止保持时间段，该第二控制晶体管的栅源电压小于0，从而该第二控制晶体管受到反向应力，减小该第二控制晶体管的阈值电压漂移。
在具体实施时，当第二控制晶体管为p型晶体管时，所述第二控制晶体管的控制极与上拉节点连接，所述第二控制晶体管的第二极与第一电压端连接，而在输出截止保持时间段，上拉节点的电位被上拉节点复位电路复位为高电平Vgh，并将Vgh设置为大于第一电压端输入的第一电压，则在输出截止保持时间段，该第二控制晶体管的栅源电压大于0，从而该第二控制晶体管受到反向应力，减小该第二控制晶体管的阈值电压漂移。
具体的，所述第二下拉节点控制电路还可以包括第四控制晶体管、第五控制晶体管和第六控制晶体管；
所述第四控制晶体管的控制极和所述第四控制晶体管的第一极都与所述第二控制电压端连接，所述第四控制晶体管的第二极与所述第一下拉控制节点连接；
所述第五控制晶体管的控制极与所述上拉节点连接，所述第五控制晶体管的第一极与所述第一下拉控制节点连接，所述第五控制晶体管的第二极与所述第一电压端连接；
所述第六控制晶体管的控制极与所述第一下拉控制节点连接，所述第六控制晶体管的第一极与所述第一控制电压端连接，所述第六控制晶体管的第二极与所述第一下拉节点连接。
在具体实施时，当第五控制晶体管为n型晶体管时，所述第五控制晶体管的控制极与上拉节点连接，所述第五控制晶体管的第二极与第一电压端连接，而在输出截止保持时间段，上拉节点的电位被上拉节点复位电路复位为低电平Vgl，将Vgl设置为小于第一电压端输入的第一电压，则在输出截止保持时间段，该第五控制晶体管的栅源电压小于0，从而该第五控制晶体管受到反向应力，减小该第五控制晶体管的阈值电压漂移。
在具体实施时，当第五控制晶体管为p型晶体管时，所述第五控制晶体管的控制极与上拉节点连接，所述第五控制晶体管的第二极与第一电压端连接，而在输出截止保持时间段，上拉节点的电位被上拉节点复位电路复位为高电压Vgh，并将Vgh设置为大于第一电压端输入的第一电压，则在输出截止保持时间段，该第五控制晶体管的栅源电压大于0，从而该第五控制晶体管受到反向应力，减小该第五控制晶体管的阈值电压漂移。
在具体实施时，本发明实施例所述的栅极驱动单元还可以包括栅极驱动信号输出端、栅极驱动信号输出电路和栅极驱动信号复位电路；
所述栅极驱动信号输出电路分别与所述上拉节点、时钟信号端和所述栅极驱动信号输出端连接，用于在所述上拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述时钟信号端之间连通；
所述栅极驱动信号复位电路分别与所述第一下拉节点、所述第二下拉节点、所述栅极驱动信号输出端和第二电压端连接，用于在所述第一下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第二电压端之间连通，在所述第二下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第二电压端之间连通。
如图7所示，在图6所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还可以包括栅极驱动信号输出端OUTPUT、栅极驱动信号输出电路15和栅极驱动信号复位电路16；
所述栅极驱动信号输出电路15分别与所述上拉节点PU、时钟信号端CLK和所述栅极驱动信号输出端OUTPUT连接，用于在所述上拉节点PU的电位的控制下，控制所述栅极驱动信号输出端OUTPUT与所述时钟信号端CLK之间连通；
所述栅极驱动信号复位电路16分别与所述第一下拉节点PDo、所述第二下拉节点PDe、所述栅极驱动信号输出端OUTPUT和第二低电压端连接，用于在所述第一下拉节点PDo的电位的控制下，控制所述栅极驱动信号输出端OUTPUT与所述第二低电压端之间连通，在所述第二下拉节点PDe的电位的控制下，控制所述栅极驱动信号输出端OUTPUT与所述第二低电压端之间连通；
所述第二低电压端用于输入第二低电压VSS2。
在图7所示的实施例中，第二电压端为第二低电压端，但不以此为限。
本发明如图7所示的栅极驱动单元的实施例在工作时，所述栅极驱动信号输出电路15在PU的电位的控制下，控制OUTPUT与CLK之间连通；所述栅极驱动信号复位电路16在PDo的控制下，控制OUTPUT输出无效电压，或者，所述栅极驱动信号复位电路16在PDe的控制下，控制OUTPUT输出无效电压。
具体的，所述栅极驱动信号输出电路可以包括栅极驱动信号输出晶体管；所述栅极驱动信号复位电路可以包括第一栅极驱动信号复位晶体管和第二栅极驱动信号复位晶体管；
所述栅极驱动信号输出晶体管的控制极与所述上拉节点连接，所述栅极驱动信号输出晶体管的第一极与所述时钟信号端连接，所述栅极驱动信号输出晶体管的第二极与所述栅极驱动信号输出端连接；
所述第一栅极驱动信号复位晶体管的控制极与所述第一下拉节点连接，所述第一栅极驱动信号复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一栅极驱动信号复位晶体管的第二极与所述第二电压端连接；
所述第二栅极驱动信号复位晶体管的控制极与所述第二下拉节点连接，所述第一栅极驱动信号复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一栅极驱动信号复位晶体管的第二极与所述第二电压端连接。
在输出截止保持时间段，当所述栅极驱动信号输出晶体管为n型晶体管时，所述上拉节点的电位被上拉节点复位电路复位为低电平Vgl，CLK间隔输入高电平、低电平，当CLK输入高电平时，该栅极驱动信号输出晶体管的栅源电压小于0，从而该栅极驱动信号输出晶体管受到反向应力，减小该栅极驱动信号输出晶体管的阈值电压漂移。
在输出截止保持时间段，当所述栅极驱动信号输出晶体管为p型晶体管时，所述上拉节点的电位被上拉节点复位电路复位为高电平Vgh，CLK间隔输入高电平、低电平，当CLK输入低电平时，该栅极驱动信号输出晶体管的栅源电压大于0，从而该栅极驱动信号输出晶体管受到反向应力，减小该栅极驱动信号输出晶体管的阈值电压漂移。
当所述第一栅极驱动信号复位晶体管和所述第二栅极驱动信号复位晶体管为n型晶体管时，在所述第一电压输出阶段中的输出截止保持时间段，第一下拉节点的电位为有效电压，第二下拉节点的电位为低电平Vgl，将Vgl设置为小于第二电压端输入的第二电压，以使得第二栅极驱动信号复位晶体管的栅源电压小于0，从而该第二栅极驱动信号复位晶体管受到反向应力，减小该第二栅极驱动信号复位晶体管的阈值电压漂移；
当所述第一栅极驱动信号复位晶体管和所述第二栅极驱动信号复位晶体管为n型晶体管时，在所述第二电压输出阶段中的输出截止保持时间段，第二下拉节点的电位为有效电压，第一下拉节点的电位为低电平Vgl，将Vgl设置为小于第二电压端输入的第二电压，以使得第一栅极驱动信号复位晶体管的栅源电压小于0，从而该第一栅极驱动信号复位晶体管受到反向应力，减小该第一栅极驱动信号复位晶体管的阈值电压漂移。
当所述第一栅极驱动信号复位晶体管和所述第二栅极驱动信号复位晶体管为p型晶体管时，在所述第一电压输出阶段中的输出截止保持时间段，第一下拉节点的电位为有效电压，第二下拉节点的电位为高电平Vgh，将Vgh设置为大于第二电压端输入的第二电压，以使得第二栅极驱动信号复位晶体管的栅源电压大于0，从而该第二栅极驱动信号复位晶体管受到反向应力，减小该第二栅极驱动信号复位晶体管的阈值电压漂移；
当所述第一栅极驱动信号复位晶体管和所述第二栅极驱动信号复位晶体管为p型晶体管时，在所述第二电压输出阶段中的输出截止保持时间段，第二下拉节点的电位为有效电压，第一下拉节点的电位为高电平Vgh，将Vgh设置为大于第二电压端输入的第二电压，以使得第一栅极驱动信号复位晶体管的栅源电压大于0，从而该第一栅极驱动信号复位晶体管受到反向应力，减小该第一栅极驱动信号复位晶体管的阈值电压漂移。
在具体实施时，本发明实施例所述的栅极驱动单元还可以包括进位信号输出端、进位信号输出电路和进位信号复位电路；
所述进位信号输出电路分别与所述上拉节点、时钟信号端和所述进位信号输出端连接，用于在所述上拉节点的电位的控制下，控制所述进位信号输出端与所述时钟信号端之间连通；
所述进位信号复位电路分别与所述第一下拉节点、所述第二下拉节点、所述进位信号输出端和第三电压端连接，用于在所述第一下拉节点的电位的控制下，控制所述进位信号输出端与所述第三电压端之间连通，在所述第二下拉节点的电位的控制下，控制所述进位信号输出端与所述第三电压端之间连通。
如图8所示，在图7所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还包括进位信号输出端OC、进位信号输出电路17和进位信号复位电路18；
所述进位信号输出电路17分别与所述上拉节点PU、时钟信号端CLK和所述进位信号输出端OC连接，用于在所述上拉节点PU的电位的控制下，控制所述进位信号输出端OC与所述时钟信号端CLK之间连通；
所述进位信号复位电路18分别与所述第一下拉节点PDo、所述第二下拉节点PDe、所述进位信号输出端OC和第一低电压端连接，用于在所述第一下拉节点PDo的电位的控制下，控制所述进位信号输出端OC与所述第一低电压端之间连通，在所述第二下拉节点PDe的电位的控制下，控制所述进位信号输出端OC与所述第一低电压端之间连通；
所述第一低电压端用于输入第一低电压VSS1。
在图8所示的栅极驱动单元的实施例中，所述第三电压端为所述第一低电压端，但不以此为限。
本发明如图8所示的栅极驱动单元的实施例增设了进位信号输出电路17和进位信号复位电路18，以控制进位信号输出端OC输出进位信号，通过进位信号输出端OC为相邻下一级栅极驱动单元提供输入信号，将栅极驱动信号输出与进位信号输出分开，以增强栅极驱动单元输出驱动能力。
具体的，所述进位信号输出电路可以包括进位信号输出晶体管；所述进位信号复位电路可以包括第一进位信号复位晶体管和第二进位信号复位晶体管；
所述进位信号输出晶体管的控制极与所述上拉节点连接，所述进位信号输出晶体管的第一极与所述时钟信号端连接，所述进位信号输出晶体管的第二极与所述进位信号输出端连接；
所述第一进位信号复位晶体管的控制极与所述第一下拉节点连接，所述第一进位信号复位晶体管的第一极与所述进位信号输出端连接，所述第一进位信号复位晶体管的第二极与所述第三电压端连接；
所述第二进位信号复位晶体管的控制极与所述第二下拉节点连接，所述第一进位信号复位晶体管的第一极与所述进位信号输出端连接，所述第一进位信号复位晶体管的第二极与所述第三电压端连接。
在输出截止保持时间段，当所述进位信号输出晶体管为n型晶体管时，所述上拉节点的电位被上拉节点复位电路复位为低电平Vgl，CLK输入第二电平，将Vgl设置为小于该第二电平，以控制该进位信号输出晶体管的栅源电压小于0，从而该进位信号输出晶体管受到反向应力，减小该进位信号输出晶体管的阈值电压漂移。
在输出截止保持时间段，当所述进位信号输出晶体管为p型晶体管时，所述上拉节点的电位被上拉节点复位电路复位为高电平Vgh，CLK输入第二电平，将Vgh设置为大于该第二电平，以控制该进位信号输出晶体管的栅源电压大于0，从而该进位信号输出晶体管受到反向应力，减小该进位信号输出晶体管的阈值电压漂移。
当所述第一进位信号复位晶体管和所述第二进位信号复位晶体管为n型晶体管时，在所述第一电压输出阶段中的输出截止保持时间段，第一下拉节点的电位为有效电压，第二下拉节点的电位为低电平Vgl，将Vgl设置为小于第三电压端输入的第三电压，以使得第二进位信号复位晶体管的栅源电压小于0，从而该第二进位信号复位晶体管受到反向应力，减小该第二进位信号复位晶体管的阈值电压漂移；
当所述第一进位信号复位晶体管和所述第二进位信号复位晶体管为n型晶体管时，在所述第二电压输出阶段中的输出截止保持时间段，第二下拉节点的电位为有效电压，第一下拉节点的电位为低电平Vgl，将Vgl设置为小于第三电压端输入的第三电压，以使得第一进位信号复位晶体管的栅源电压小于0，从而该第一进位信号复位晶体管受到反向应力，减小该第一进位信号复位晶体管的阈值电压漂移。
当所述第一进位信号复位晶体管和所述第二进位信号复位晶体管为p型晶体管时，在所述第一电压输出阶段中的输出截止保持时间段，第一下拉节点的电位为有效电压，第二下拉节点的电位为高电平Vgh，将Vgh设置为大于第三电压端输入的第三电压，以使得第二进位信号复位晶体管的栅源电压大于0，从而该第二进位信号复位晶体管受到反向应力，减小该第二进位信号复位晶体管的阈值电压漂移；
当所述第一进位信号复位晶体管和所述第二进位信号复位晶体管为p型晶体管时，在所述第二电压输出阶段中的输出截止保持时间段，第二下拉节点的电位为有效电压，第一下拉节点的电位为高电平Vgh，将Vgh设置为大于第三电压端输入的第三电压，以使得第一进位信号复位晶体管的栅源电压大于0，从而该第一进位信号复位晶体管受到反向应力，减小该第一进位信号复位晶体管的阈值电压漂移。
在具体实施时，本发明实施例所述的栅极驱动单元还可以包括上拉节点控制电路；
所述上拉节点控制电路分别与所述上拉节点、输入端、复位端、帧起始控制端和第四电压端连接，用于在所述输入端接入的输入信号的控制下，控制所述上拉节点与所述输入端之间连通，在所述复位端输入的复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述帧起始控制端输入的帧起始控制信号的控制下，控制所述上拉节点与所述第四电压端之间连通，还用于控制维持所述上拉节点的电位。
如图9所示，在图8所示的栅极驱动单元的实施例的基础上，本发明实施例所述的栅极驱动单元还包括上拉节点控制电路19；
所述上拉节点控制电路19分别与所述上拉节点PU、输入端INPUT、复位端RESET、帧起始控制端STV0和第一低电压端连接，用于在所述输入端INPUT接入的输入信号的控制下，控制所述上拉节点PU与所述输入端INPUT之间连通，在所述复位端RESET输入的复位信号的控制下，控制所述上拉节点PU与所述第一低电压端之间连通，在所述帧起始控制端STV0输入的帧起始控制信号的控制下，控制所述上拉节点PU与所述第一低电压端之间连通，还用于控制维持所述上拉节点PU的电位；
所述第一低电压端用于输入第一低电压VSS1。
在图9所示的实施例中，所述第四电压端为第一低电压端，但不以此为限。
本发明如图9所示的栅极驱动单元在工作时，
在一帧画面显示时间开始前，STV0输入有效电压，以对PU的电位进行复位；
并INPUT与相邻上一级栅极驱动单元的栅极驱动信号输出端或相邻上一级栅极驱动单元的进位信号输出端连接，RESET与相邻下一级栅极驱动单元的栅极驱动信号输出端或相邻下一级栅极驱动单元的进位信号输出端连接；
所述上拉节点控制电路19用于控制PU的电位。
在具体实施时，所述上拉节点控制电路可以包括输入晶体管、复位晶体管、帧起始控制晶体管和存储电容，其中，
所述输入晶体管的控制极和所述输入晶体管的第一极都与所述输入端连接，所述输入晶体管的第二极与所述上拉节点连接；
所述复位晶体管的控制极与所述复位端连接，所述复位晶体管的第一极与所述上拉节点连接，所述复位晶体管的第二极与所述第四电压端连接；
所述帧起始控制晶体管的控制极与所述帧起始控制端连接，所述帧起始控制晶体管的第一极与所述上拉节点连接，所述帧起始控制晶体管的第二极与所述第四电压端连接；
所述存储电容的第一端与上拉节点连接，所述存储电容的第二端与所述栅极驱动信号输出端连接。
下面通过一具体实施例来说明本发明所述的栅极驱动单元。
如图10所示，本发明所述的栅极驱动单元的一具体实施例包括第一下拉节点控制电路、第二下拉节点控制电路、上拉节点复位电路、栅极驱动信号输出端OUTPUT、栅极驱动信号输出电路、栅极驱动信号复位电路、进位信号输出端OC、进位信号输出电路、进位信号复位电路和上拉节点控制电路，其中，
所述第一下拉节点控制电路包括第一下拉节点控制晶体管M6o、第一控制晶体管M9o、第二控制晶体管M8o和第三控制晶体管M5o；
所述第一下拉节点控制晶体管M6o的栅极与所述上拉节点PU连接，所述第一下拉节点控制晶体管M6o的漏极与所述第一下拉节点PDo连接，所述第一下拉节点控制晶体管M6o的源极与所述第二控制电压端VDDe连接；
所述第一控制晶体管M9o的栅极和所述第一控制晶体管M9o的漏极都与所述第一控制电压端VDDo连接，所述第一控制晶体管M9o的源极与所述第一下拉控制节点PD_CNo连接；
所述第二控制晶体管M8o的栅极与所述上拉节点PU连接，所述第二控制晶体管M8o的漏极与所述第一下拉控制节点PD_CNo连接，所述第二控制晶体管M8o的源极与第一低电压端连接；
所述第三控制晶体管M5o的栅极与所述第一下拉控制节点PD_CNo连接，所述第三控制晶体管M5o的漏极与所述第一控制电压端VDDo连接，所述第三控制晶体管M5o的源极与所述第一下拉节点PDo连接；
所述第二下拉节点控制电路包括第二下拉节点控制晶体管M6e、第四控制晶体管M5e、第五控制晶体管M8e和第六控制晶体管M5e；
所述第二下拉节点控制晶体管M6e的栅极与所述上拉节点PU连接，所述第二下拉节点控制晶体管M6e的漏极与所述第二下拉节点PUe连接，所述第二下拉节点控制晶体管M6e的源极与所述第一控制电压端VDDo连接；
所述第四控制晶体管M5e的栅极和所述第四控制晶体管M5e的漏极都与所述第二控制电压端VDDe连接，所述第四控制晶体管M5e的源极与所述第二下拉控制节点PD_CNe连接；
所述第五控制晶体管M8e的栅极与所述上拉节点PU连接，所述第五控制晶体管M8e的漏极与所述第二下拉控制节点PD_CNe连接，所述第五控制晶体管M8e的源极与第一低电压端连接；
所述第六控制晶体管M5e的栅极与所述第二下拉控制节点PD_CNe连接，所述第六控制晶体管M5e的漏极与所述第二控制电压端VDDe连接，所述第六控制晶体管M5e的源极与所述第二下拉节点PDe连接；
所述上拉节点复位电路包括第一上拉节点复位晶体管M10o和第二上拉节点复位晶体管M10e，其中，
M10o的栅极与所述第一下拉节点PDo连接，M10o的漏极与所述上拉节点PU连接，M10o的源极与所述第二控制电压端VDDe连接；
M10e的栅极与所述第二下拉节点PDe连接，M10e的漏极与所述上拉节点PU连接，M10e的源极与所述第一控制电压端VDDo连接；
所述下拉节点复位电路包括第一下拉节点复位晶体管M4o和第二下拉节点复位晶体管M4e；
所述第一下拉节点复位晶体管M4o的栅极与复位端RESET连接，所述第一下拉节点复位晶体管M4o的漏极与所述第一下拉节点PDo连接，所述第一下拉节点复位晶体管M4o的源极与第一低电压端连接；所述第一低电压端用于输入第一低电压VSS1；
所述第二下拉节点复位晶体管M4e的栅极与所述复位端RESET连接，所述第二下拉节点复位晶体管M4e的漏极与所述第二下拉节点PDe连接，所述第二下拉节点复位晶体管M4e的源极与所述第一低电压端连接；
所述栅极驱动信号输出电路包括栅极驱动信号输出晶体管M3；所述栅极驱动信号复位电路包括第一栅极驱动信号复位晶体管M11o和第二栅极驱动信号复位晶体管M11e；
所述栅极驱动信号输出晶体管M3的栅极与所述上拉节点PU连接，所述栅极驱动信号输出晶体管M3的漏极与所述时钟信号端CLK连接，所述栅极驱动信号输出晶体管M3的源极与所述栅极驱动信号输出端OUTPUT连接；
所述第一栅极驱动信号复位晶体管M11o的栅极与所述第一下拉节点PDo连接，所述第一栅极驱动信号复位晶体管M11o的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第一栅极驱动信号复位晶体管M11o的源极与第二低电压端连接；所述第二低电压端用于输入第二低电压VSS2；
所述第二栅极驱动信号复位晶体管M11e的栅极与所述第二下拉节点PDe连接，所述第一栅极驱动信号复位晶体管M11e的漏极与所述栅极驱动信号输出端OUTPUT连接，所述第一栅极驱动信号复位晶体管M11e的源极与所述第二低电压端连接；
所述进位信号输出电路包括进位信号输出晶体管M15；所述进位信号复位电路包括第一进位信号复位晶体管M17o和第二进位信号复位晶体管M17e；
所述进位信号输出晶体管M15的栅极与所述上拉节点PU连接，所述进位信号输出晶体管M15的漏极与所述时钟信号端CLK连接，所述进位信号输出晶体管M15的源极与所述进位信号输出端OC连接；
所述第一进位信号复位晶体管M17o的栅极与所述第一下拉节点PDo连接，所述第一进位信号复位晶体管M17o的漏极与所述进位信号输出端OC连接，所述第一进位信号复位晶体管M17o的源极与所述第一低电压端连接；
所述第二进位信号复位晶体管M17e的栅极与所述第二下拉节点PDe连接，所述第一进位信号复位晶体管M17e的漏极与所述进位信号输出端OC连接，所述第一进位信号复位晶体管M17e的源极与所述第一低电压端连接；
所述上拉节点控制电路包括输入晶体管M1、复位晶体管M2、帧起始控制晶体管M13和存储电容C1，其中，
所述输入晶体管M1的栅极和所述输入晶体管M1的漏极都与所述输入端INPUT连接，所述输入晶体管INPUT的源极与所述上拉节点PU连接；
所述复位晶体管M2的栅极与所述复位端RESET连接，所述复位晶体管M2的漏极与所述上拉节点PU连接，所述复位晶体管M2的源极与所述第一低电压端连接；
所述帧起始控制晶体管M13的栅极与所述帧起始控制端STV0连接，所述帧起始控制晶体管M13的漏极与所述上拉节点PU连接，所述帧起始控制晶体管M13的源极与所述第一低电压端连接；
所述存储电容C1的第一端与所述上拉节点PU连接，所述存储电容C1的第二端与所述栅极驱动信号输出端OUTPUT连接。
在具体实施时，VSS1与VSS2可以相等，但不以此为限。在图10所示的栅极驱动单元的具体实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。
本发明如图10所示的栅极驱动单元的具体实施例在工作时，驱动时间包括多个电压输出周期，所述电压输出周期包括依次设置的第一电压输出阶段和第二电压输出阶段；所述第一电压输出阶段持续的时间和所述第二电压输出阶段持续的时间都可以为2s(秒)，但不以此为限；
在第一电压输出阶段，第二控制电压端VDDe输入高电压，第一控制电压端VDDo输入低电压；在第二电压输出阶段，第一控制电压端VDDo输入低电压，第二控制电压端VDDe输入无效电压。
本发明如图10所示的栅极驱动单元的具体实施例在工作时，所述第一电压输出阶段包括至少一显示周期，所述第二电压输出阶段包括至少一显示周期；所述显示周期包括依次设置的输入时间段、输出时间段、复位时间段和输出截止保持时间段。图11是本发明如图10所示的栅极驱动单元的具体实施例在第一电压输出阶段的工作时序图；在第一电压输出阶段，VDDe输入低电压，则PDe的电位始终为低电压；
在图11中，标号为S1的为输入时间段，标号为S2的为输出时间段，标号为S3的为复位时间段，标号为S4的为输出截止时间段；
在输入时间段S1，INPUT输出高电压；
在复位时间段S3，RESET输出高电压；
在输入时间段S1和输出时间段S2，PU的电位为高电压；
在输入时间段S1和输出时间段S2，PDo的电位为低电压；
在复位时间段S3和输出截止保持时间段S4，PDo的电位为高电压。
本发明如图10所示的栅极驱动单元的具体实施例将M10e的源极和M6e的源极与VDDo连接，将M10o的源极和M6o的源极与VDDe连接，由于VDDo与VDDe交替工作(也即VDDo和VDDe交替输入有效电压)；
在VDDo输入低电压，VDDe输入高电压，并PU的电位为高电位时，PDo的电位为低电压，则此时M10o受到反向应力；
在VDDo输入高电压，VDDe输入低电压，并PU的电位为高电位时，PDe的电位为低电压，则此时M10e受到反向应力；
在VDDo输入低电压，VDDe输入高电压，并PU的电位为低电压时，M10o和M6o受到反向应力，可以使得M10o的阈值电压和M6o的阈值电压往回漂移；
在VDDe输入低电压，VDDo输入高电压，并PU的电位为低电压时，M10e和M6o受到反向应力，可以使得M10e的阈值电压和M6e的阈值电压往回漂移。
并且，在本发明如图10所示的栅极驱动单元的具体实施例中，VDDo输入的无效电压和VDDe输入的无效电压为低电平Vgl，将Vgl设置为小于VSS1，并将Vgl设置为小于VSS2，可以有效的恢复M8o的特性、M8e的特性、M11o的特性、M11e的特性、M17o的特性和M17e的特性。
并且，本发明如图10所示的栅极驱动单元的具体实施例在工作时，CLK交替输入高电压、低电压，当CLK输入高电压并PU的电位为低电压时，M3和M15受到反向应力，使得M3的阈值电压和M15的阈值电压往回漂移。
如图12A所示，在第一电压输出阶段中的输出时间段S2，VDDo输入高电平Vgh，VDDe输入低电平Vgl，PDe的电位为Vgl，PU的电位被自举拉升为2Vgh，则M10e的栅极电位为Vgl，M10e的漏极电位为2Vgh，M10e的源极电位为Vgh，M10e的栅极电位最小，M10e的漏极电位和M10e的源极电位大于M10e的栅极电位，则M10e不会导通，且M10e的特性会向左漂移。
如图12B所示，在第一电压输出阶段中的复位时间段S3和输出截止保持时间段S4，VDDo输入高电平Vgh，VDDe输入低电平Vgl，PDe的电位为低电平Vgl，PU的电位为低电平Vgl，则M10e的栅极电位为Vgl，M10e的漏极电位为Vgl，M10e的源极电位为Vgh，M6e的栅极电位为Vgl，M6e的漏极电位为Vgl，M6e的源极电位为Vgh，M10e和M6e受到反向应力；如图12C所示，在第一电压输出阶段中的复位时间段S3和输出截止保持时间段S4，VDDo输入高电平Vgh，VDDe输入低电平Vgl，PDe的电位为低电平Vgl，PU的电位为低电平Vgl，M8e的栅极电位为Vgl，M8e的漏极电位为PD_CNe的电位，M8e的漏极电位为Vgl，M8e的源极电位为VSS1，将Vgl设置为小于VSS1，以使得M8e受到反向应力；
如图12D所示，在第一电压输出阶段中的复位时间段S3和输出截止保持时间段S4，VDDo输入高电平Vgh，VDDe输入低电平Vgl，PU的电位为低电平Vgl，M3的栅极电位为Vgl，M3的漏极与CLK连接，M3的源极电位为VSS2，则当CLK输入高电平时，M3受到反向应力；M3的栅极电位为Vgl，M15的漏极与CLK连接，M15的源极电位为VSS1，则当CLK输入高电平时，M15受到反向应力；
如图12E所示，在第一电压输出阶段中的复位时间段S3和输出截止保持时间段S4，VDDo输入高电平Vgh，VDDe输入低电平Vgl，PDe的电位为低电平Vgl，则M11e的栅极电位为Vgl，M11e的漏极电位为VSS2，M11e的源极电位也为VSS2，M11e受到反向应力；M17e的栅极电位为Vgl，M17e的漏极电位为VSS2，M17e的源极电位也为VSS2，M17e受到反向应力。
本发明实施例所述的栅极驱动方法，应用于上述的栅极驱动单元，驱动时间包括多个电压输出周期，所述电压输出周期包括依次设置的第一电压输出阶段和第二电压输出阶段；所述第一电压输出阶段包括至少一显示周期，所述第二电压输出阶段包括至少一显示周期，所述显示周期包括依次设置的输入时间段、输出时间段、复位时间段和输出截止保持时间段；
所述栅极驱动方法包括：
在第一电压输出阶段，第一控制电压端输入有效电压，第二控制电压端输入无效电压；在第二电压输出阶段，第一控制电压端输入无效电压，第二控制电压端输入有效电压；
在第一电压输出阶段中的输入时间段和输出时间段，上拉节点的电位为有效电压，第一下拉节点控制电路控制第一下拉节点的电位为无效电压，第二下拉节点控制电路控制第二下拉节点的电位为无效电压；
在第一电压输出阶段中的输出截止保持时间段和复位时间段，以及第二电压输出阶段包括的复位时间段和输出截止保持时间段，所述上拉节点的电位为无效电压，第一下拉节点控制电路控制断开第一下拉节点与所述第二控制电压端之间的连接，第二下拉节点控制电路控制断开第二下拉节点与第一控制电压端之间的连接；
在所述第一电压输出阶段中的输出截止保持时间段，第一下拉节点控制电路控制第一下拉节点的电位为有效电压，第二下拉节点控制电路控制第二下拉节点的电位为无效电压，上拉节点复位电路在所述第一下拉节点的电位的控制下，控制所述上拉节点与所述第二控制电压端之间连通，所述上拉节点复位电路在所述第二下拉节点的电位的控制下，控制断开所述上拉节点与所述第一控制电压端之间的连接；
在第二电压输出阶段中的输出截止保持时间段，第一下拉节点控制电路控制第一下拉节点的电位为无效电压，第二下拉节点控制电路控制第二下拉节点的电位为有效电压，上拉节点复位电路在所述第二下拉节点的电位的控制下，控制所述上拉节点与所述第一控制电压端之间连通，所述上拉节点复位电路在所述第一下拉节点的电位的控制下，控制断开所述上拉节点与所述第二控制电压端之间的连接。
具体的，所述栅极驱动单元还可以包括下拉节点复位电路；
所述栅极驱动方法还包括：在第一电压输出阶段中的复位时间段和第二电压输出阶段包括的复位时间段，下拉节点复位电路在复位端输入的复位信号的控制下，控制所述第一下拉节点与第一电平端之间连通，控制所述第二下拉节点与所述第一电平端之间连通，以使得所述第一下拉节点的电位和所述第二下拉节点的电位都为无效电压。
根据一种具体实施方式，所述栅极驱动单元还包括栅极驱动信号输出电路、栅极驱动信号复位电路、进位信号输出电路和进位信号复位电路；所述第一下拉节点控制电路和所述第二下拉节点控制电路都与第一电压端连接，所述栅极驱动信号输出电路和所述进位信号输出电路都与时钟信号端连接，所述栅极驱动信号复位电路与第二电压端连接，所述进位信号复位电路与第三电压端连接，所述第一下拉节点控制电路包括的晶体管、所述第二下拉节点控制电路包括的晶体管、所述栅极驱动信号输出电路包括的晶体管、所述栅极驱动信号复位电路包括的晶体管、所述进位信号输出电路包括的晶体管和所述进位信号复位电路包括的晶体管都为n型晶体管，所述第一控制电压端输入的无效电压和所述第二控制电压端输入的无效电压为低电平Vgl，Vgl小于所述第一电压端输入的第一电压，Vgl小于第二电压端输入的第二电压，Vgl小于第三电压端输入的第三电压。
根据另一种具体实施方式，所述栅极驱动单元还包括栅极驱动信号输出电路、栅极驱动信号复位电路、进位信号输出电路和进位信号复位电路；所述第一下拉节点控制电路和所述第二下拉节点控制电路都与第一电压端连接，所述栅极驱动信号输出电路和所述进位信号输出电路都与时钟信号端连接，所述栅极驱动信号复位电路与第二电压端连接，所述进位信号复位电路与第三电压端连接，所述第一下拉节点控制电路包括的晶体管、所述第二下拉节点控制电路包括的晶体管、所述栅极驱动信号输出电路包括的晶体管、所述栅极驱动信号复位电路包括的晶体管、所述进位信号输出电路包括的晶体管和所述进位信号复位电路包括的晶体管都为p型晶体管，所述第一控制电压端输入的无效电压和所述第二控制电压端输入的无效电压为高电平Vgh，Vgh大于第一电压端输入的第一电压，Vgh大于第二电压端输入的第二电压，Vgh大于第三电压输入的第三电压。
本发明实施例所述的栅极驱动电路包括多级上述的栅极驱动单元。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (19)

1.一种栅极驱动单元，其特征在于，包括第一下拉节点控制电路、第二下拉节点控制电路和上拉节点复位电路；
所述第一下拉节点控制电路用于在上拉节点的电位的控制下，控制导通或断开第一下拉节点与第二控制电压端之间的连接；
所述第二下拉节点控制电路用于在所述上拉节点的电位的控制下，控制导通或断开第二下拉节点与第一控制电压端之间的连接；
所述上拉节点复位电路用于在所述第一下拉节点的电位的控制下，控制所述上拉节点与所述第二控制电压端之间连通，在所述第二下拉节点的电位的控制下，控制所述上拉节点与所述第一控制电压端之间连通。
2.如权利要求1所述的栅极驱动单元，其特征在于，还包括下拉节点复位电路；
所述下拉节点复位电路用于在复位端输入的复位信号的控制下，控制所述第一下拉节点与第一电平端之间连通，控制所述第二下拉节点与所述第一电平端之间连通。
3.如权利要求1所述的栅极驱动单元，其特征在于，所述第一下拉节点控制电路包括第一下拉节点控制晶体管；
所述第一下拉节点控制晶体管的控制极与所述上拉节点连接，所述第一下拉节点控制晶体管的第一极与所述第一下拉节点连接，所述第一下拉节点控制晶体管的第二极与所述第二控制电压端连接；
所述第二下拉节点控制电路包括第二下拉节点控制晶体管；
所述第二下拉节点控制晶体管的控制极与所述上拉节点连接，所述第二下拉节点控制晶体管的第一极与所述第二下拉节点连接，所述第二下拉节点控制晶体管的第二极与所述第一控制电压端连接。
4.如权利要求1所述的栅极驱动单元，其特征在于，所述上拉节点复位电路包括第一上拉节点复位晶体管和第二上拉节点复位晶体管，其中，
所述第一上拉节点复位晶体管的控制极与所述第一下拉节点连接，所述第一上拉节点复位晶体管的第一极与所述上拉节点连接，所述第一上拉节点复位晶体管的第二极与所述第二控制电压端连接；
所述第二上拉节点复位晶体管的控制极与所述第二下拉节点连接，所述第二上拉节点复位晶体管的第一极与所述上拉节点连接，所述第二上拉节点复位晶体管的第二极与所述第一控制电压端连接。
5.如权利要求2所述的栅极驱动单元，其特征在于，所述下拉节点复位电路包括第一下拉节点复位晶体管和第二下拉节点复位晶体管；
所述第一下拉节点复位晶体管的控制极与所述复位端连接，所述第一下拉节点复位晶体管的第一极与所述第一下拉节点连接，所述第一下拉节点复位晶体管的第二极与所述第一电平端连接；
所述第二下拉节点复位晶体管的控制极与所述复位端连接，所述第二下拉节点复位晶体管的第一极与所述第二下拉节点连接，所述第二下拉节点复位晶体管的第二极与所述第一电平端连接。
6.如权利要求1至5中任一权利要求所述的栅极驱动单元，其特征在于，所述第一下拉节点控制电路还分别与第一下拉控制节点、所述第一控制电压端和第一电压端连接，还用于在所述第一控制电压端输入的第一控制电压信号和所述上拉节点的电位的控制下，控制所述第一下拉控制节点的电位，在所述第一下拉控制节点的电位的控制下，控制所述第一控制电压端与所述第一下拉节点之间连通；
所述第二下拉节点控制电路还分别与第二下拉控制节点、所述第二控制电压端和第一电压端连接，还用于在所述第二控制电压端输入的第二控制电压信号和所述上拉节点的电位的控制下，控制所述第二下拉控制节点的电位，在所述第二下拉控制节点的电位的控制下，控制所述第二控制电压端与所述第二下拉节点之间连通。
7.如权利要求6所述的栅极驱动单元，其特征在于，所述第一下拉节点控制电路还包括第一控制晶体管、第二控制晶体管和第三控制晶体管；
所述第一控制晶体管的控制极和所述第一控制晶体管的第一极都与所述第一控制电压端连接，所述第一控制晶体管的第二极与所述第一下拉控制节点连接；
所述第二控制晶体管的控制极与所述上拉节点连接，所述第二控制晶体管的第一极与所述第一下拉控制节点连接，所述第二控制晶体管的第二极与所述第一电压端连接；
所述第三控制晶体管的控制极与所述第一下拉控制节点连接，所述第三控制晶体管的第一极与所述第一控制电压端连接，所述第三控制晶体管的第二极与所述第一下拉节点连接。
8.如权利要求6所述的栅极驱动单元，其特征在于，所述第二下拉节点控制电路还包括第四控制晶体管、第五控制晶体管和第六控制晶体管；
所述第四控制晶体管的控制极和所述第四控制晶体管的第一极都与所述第二控制电压端连接，所述第四控制晶体管的第二极与所述第二下拉控制节点连接；
所述第五控制晶体管的控制极与所述上拉节点连接，所述第五控制晶体管的第一极与所述第二下拉控制节点连接，所述第五控制晶体管的第二极与所述第一电压端连接；
所述第六控制晶体管的控制极与所述第二下拉控制节点连接，所述第六控制晶体管的第一极与所述第二控制电压端连接，所述第六控制晶体管的第二极与所述第二下拉节点连接。
9.如权利要求1至5中任一权利要求所述的栅极驱动单元，其特征在于，还包括栅极驱动信号输出端、栅极驱动信号输出电路和栅极驱动信号复位电路；
所述栅极驱动信号输出电路分别与所述上拉节点、时钟信号端和所述栅极驱动信号输出端连接，用于在所述上拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述时钟信号端之间连通；
所述栅极驱动信号复位电路分别与所述第一下拉节点、所述第二下拉节点、所述栅极驱动信号输出端和第二电压端连接，用于在所述第一下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第二电压端之间连通，在所述第二下拉节点的电位的控制下，控制所述栅极驱动信号输出端与所述第二电压端之间连通。
10.如权利要求9所述的栅极驱动单元，其特征在于，所述栅极驱动信号输出电路包括栅极驱动信号输出晶体管；所述栅极驱动信号复位电路包括第一栅极驱动信号复位晶体管和第二栅极驱动信号复位晶体管；
所述栅极驱动信号输出晶体管的控制极与所述上拉节点连接，所述栅极驱动信号输出晶体管的第一极与所述时钟信号端连接，所述栅极驱动信号输出晶体管的第二极与所述栅极驱动信号输出端连接；
所述第一栅极驱动信号复位晶体管的控制极与所述第一下拉节点连接，所述第一栅极驱动信号复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一栅极驱动信号复位晶体管的第二极与所述第二电压端连接；
所述第二栅极驱动信号复位晶体管的控制极与所述第二下拉节点连接，所述第一栅极驱动信号复位晶体管的第一极与所述栅极驱动信号输出端连接，所述第一栅极驱动信号复位晶体管的第二极与所述第二电压端连接。
11.如权利要求9所述的栅极驱动单元，其特征在于，还包括进位信号输出端、进位信号输出电路和进位信号复位电路；
所述进位信号输出电路分别与所述上拉节点、时钟信号端和所述进位信号输出端连接，用于在所述上拉节点的电位的控制下，控制所述进位信号输出端与所述时钟信号端之间连通；
所述进位信号复位电路分别与所述第一下拉节点、所述第二下拉节点、所述进位信号输出端和第三电压端连接，用于在所述第一下拉节点的电位的控制下，控制所述进位信号输出端与所述第三电压端之间连通，在所述第二下拉节点的电位的控制下，控制所述进位信号输出端与所述第三电压端之间连通。
12.如权利要求11所述的栅极驱动单元，其特征在于，所述进位信号输出电路包括进位信号输出晶体管；所述进位信号复位电路包括第一进位信号复位晶体管和第二进位信号复位晶体管；
所述进位信号输出晶体管的控制极与所述上拉节点连接，所述进位信号输出晶体管的第一极与所述时钟信号端连接，所述进位信号输出晶体管的第二极与所述进位信号输出端连接；
所述第一进位信号复位晶体管的控制极与所述第一下拉节点连接，所述第一进位信号复位晶体管的第一极与所述进位信号输出端连接，所述第一进位信号复位晶体管的第二极与所述第三电压端连接；
所述第二进位信号复位晶体管的控制极与所述第二下拉节点连接，所述第一进位信号复位晶体管的第一极与所述进位信号输出端连接，所述第一进位信号复位晶体管的第二极与所述第三电压端连接。
13.如权利要求1至5中任一权利要求所述的栅极驱动单元，其特征在于，还包括上拉节点控制电路；
所述上拉节点控制电路分别与所述上拉节点、输入端、复位端、帧起始控制端和第四电压端连接，用于在所述输入端接入的输入信号的控制下，控制所述上拉节点与所述输入端之间连通，在所述复位端输入的复位信号的控制下，控制所述上拉节点与所述第四电压端之间连通，在所述帧起始控制端输入的帧起始控制信号的控制下，控制所述上拉节点与所述第四电压端之间连通，还用于控制维持所述上拉节点的电位。
14.一种栅极驱动方法，应用于如权利要求1至13中任一权利要求所述的栅极驱动单元，其特征在于，驱动时间包括多个电压输出周期，所述电压输出周期包括依次设置的第一电压输出阶段和第二电压输出阶段；所述第一电压输出阶段包括至少一显示周期，所述第二电压输出阶段包括至少一显示周期，所述显示周期包括依次设置的输入时间段、输出时间段、复位时间段和输出截止保持时间段；
所述栅极驱动方法包括：
在第一电压输出阶段，第一控制电压端输入有效电压，第二控制电压端输入无效电压；在第二电压输出阶段，第一控制电压端输入无效电压，第二控制电压端输入有效电压；
在第一电压输出阶段中的输入时间段和输出时间段，上拉节点的电位为有效电压，第一下拉节点控制电路控制第一下拉节点的电位为无效电压，第二下拉节点控制电路控制第二下拉节点的电位为无效电压；
在第一电压输出阶段中的输出截止保持时间段和复位时间段，以及第二电压输出阶段包括的复位时间段和输出截止保持时间段，所述上拉节点的电位为无效电压，第一下拉节点控制电路控制断开第一下拉节点与所述第二控制电压端之间的连接，第二下拉节点控制电路控制断开第二下拉节点与第一控制电压端之间的连接；
在所述第一电压输出阶段中的输出截止保持时间段，第一下拉节点控制电路控制第一下拉节点的电位为有效电压，第二下拉节点控制电路控制第二下拉节点的电位为无效电压，上拉节点复位电路在所述第一下拉节点的电位的控制下，控制所述上拉节点与所述第二控制电压端之间连通，所述上拉节点复位电路在所述第二下拉节点的电位的控制下，控制断开所述上拉节点与所述第一控制电压端之间的连接；
在第二电压输出阶段中的输出截止保持时间段，第一下拉节点控制电路控制第一下拉节点的电位为无效电压，第二下拉节点控制电路控制第二下拉节点的电位为有效电压，上拉节点复位电路在所述第二下拉节点的电位的控制下，控制所述上拉节点与所述第一控制电压端之间连通，所述上拉节点复位电路在所述第一下拉节点的电位的控制下，控制断开所述上拉节点与所述第二控制电压端之间的连接。
15.如权利要求14所述的栅极驱动方法，其特征在于，所述栅极驱动单元还包括下拉节点复位电路；
所述栅极驱动方法还包括：在第一电压输出阶段中的复位时间段和第二电压输出阶段包括的复位时间段，下拉节点复位电路在复位端输入的复位信号的控制下，控制所述第一下拉节点与第一电平端之间连通，控制所述第二下拉节点与所述第一电平端之间连通，以使得所述第一下拉节点的电位和所述第二下拉节点的电位都为无效电压。
16.如权利要求15所述的栅极驱动方法，其特征在于，所述栅极驱动单元还包括栅极驱动信号输出电路、栅极驱动信号复位电路、进位信号输出电路和进位信号复位电路；所述第一下拉节点控制电路和所述第二下拉节点控制电路都与第一电压端连接，所述栅极驱动信号输出电路和所述进位信号输出电路都与时钟信号端连接，所述栅极驱动信号复位电路与第二电压端连接，所述进位信号复位电路与第三电压端连接，所述第一下拉节点控制电路包括的晶体管、所述第二下拉节点控制电路包括的晶体管、所述栅极驱动信号输出电路包括的晶体管、所述栅极驱动信号复位电路包括的晶体管、所述进位信号输出电路包括的晶体管和所述进位信号复位电路包括的晶体管都为n型晶体管，所述第一控制电压端输入的无效电压和所述第二控制电压端输入的无效电压为低电平Vgl，Vgl小于所述第一电压端输入的第一电压，Vgl小于第二电压端输入的第二电压，Vgl小于第三电压端输入的第三电压。
17.如权利要求15所述的栅极驱动方法，其特征在于，所述栅极驱动单元还包括栅极驱动信号输出电路、栅极驱动信号复位电路、进位信号输出电路和进位信号复位电路；所述第一下拉节点控制电路和所述第二下拉节点控制电路都与第一电压端连接，所述栅极驱动信号输出电路和所述进位信号输出电路都与时钟信号端连接，所述栅极驱动信号复位电路与第二电压端连接，所述进位信号复位电路与第三电压端连接，所述第一下拉节点控制电路包括的晶体管、所述第二下拉节点控制电路包括的晶体管、所述栅极驱动信号输出电路包括的晶体管、所述栅极驱动信号复位电路包括的晶体管、所述进位信号输出电路包括的晶体管和所述进位信号复位电路包括的晶体管都为p型晶体管，所述第一控制电压端输入的无效电压和所述第二控制电压端输入的无效电压为高电平Vgh，Vgh大于第一电压端输入的第一电压，Vgh大于第二电压端输入的第二电压，Vgh大于第三电压输入的第三电压。
18.一种栅极驱动电路，其特征在于，包括多级如权利要求1至13中任一权利要求所述的栅极驱动单元。
19.一种显示装置，其特征在于，包括如权利要求18所述的栅极驱动电路。
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