CN109166600A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 Download PDF

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Abstract

本发明提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，用于改善因漏电导致上拉节点的电位降低，造成信号输出端输出的栅极扫描信号拖尾的问题。移位寄存器单元，包括：第一输入子电路，用于在第一信号输入端的控制下，将第一信号输入端的信号传输至上拉节点；第二输入子电路，用于在第二信号输入端的控制下，将第一信号输入端的信号传输至上拉节点；第一输出子电路，用于在上拉节点的控制下，将第一时钟信号端的信号传输至第一信号输出端；第二输出子电路，用于在上拉节点的控制下，将第二时钟信号端的信号传输至第二信号输出端。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(Gate Driver on Array，集成栅极驱动电路)技术量产化的实现。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路，其中该栅极开关电路中的每个移位寄存器单元也称GOA单元。
现有技术中，在高尺寸高分辨率产品中，为了确保像素充电率，移位寄存器单元需要使用更高的驱动电压。高电压驱动VGH时，由于移位寄存器单元内部上拉节点的电压有两次升高，电压将达到近两倍VGH。为上拉节点放电的薄膜晶体管的源漏电压将大幅度增加，在VGH大于30V时，源漏电压可达到70V以上。此时，薄膜晶体管会存在明显的漏电现象，使得上拉节点的电压无法保持。
如图1中的(a)所示，上拉节点的电压决定了信号输出端的充放电速度，而在信号输出端输出栅极扫描信号的过程中，上拉节点的电压如果不能保持，如图1中的(b)所示，信号输出端下降沿时对应的上拉节点的电压变低，会影响信号输出端的放电速度，即影响输出波形，造成信号输出端输出的栅极扫描信号拖尾(delay)，导致显示不良。
发明内容
本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，用于改善因漏电导致上拉节点的电位降低，造成信号输出端输出的栅极扫描信号拖尾，导致显示不良的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种移位寄存器单元，包括：第一输入子电路、第二输入子电路、第一输出子电路以及第二输出子电路；所述第一输入子电路，连接第一信号输入端以及上拉节点，用于在所述第一信号输入端的控制下，将所述第一信号输入端的信号传输至所述上拉节点；所述第二输入子电路，连接第二信号输入端、所述第一信号输入端以及所述上拉节点，用于在所述第二信号输入端的控制下，将所述第一信号输入端的信号传输至所述上拉节点；所述第一输出子电路，连接所述上拉节点、第一时钟信号端以及第一信号输出端，用于在所述上拉节点的控制下，将所述第一时钟信号端的信号传输至所述第一信号输出端；所述第二输出子电路，连接所述上拉节点、第二时钟信号端以及第二信号输出端，用于在所述上拉节点的控制下，将所述第二时钟信号端的信号传输至所述第二信号输出端。
可选的，所述移位寄存器单元还包括复位子电路，所述复位子电路连接复位信号端、所述第一信号输入端以及所述上拉节点，用于在所述复位信号端的控制下，将所述第一信号输入端的信号传输至所述上拉节点。
可选的，所述移位寄存器单元还包括第一降噪子电路；所述第一降噪子电路，连接第一下拉节点、所述上拉节点以及所述第一信号输入端，用于在所述第一下拉节点的控制下，将所述第一信号输入端的信号传输至所述上拉节点。
可选的，所述移位寄存器单元还包括第二降噪子电路；所述第二降噪子电路，连接第二下拉节点、所述上拉节点以及所述第一信号输入端，用于在所述第二下拉节点的控制下，将所述第一信号输入端的信号传输至所述上拉节点。
可选的，所述移位寄存器单元还包括第一下拉控制子电路、第一下拉子电路和第二下拉子电路；；所述第一下拉控制子电路，连接所述上拉节点、第一电压端、第二电压端以及第一下拉节点，用于对所述第一下拉节点的电平进行控制。所述第一下拉子电路，连接第一下拉节点、所述第一信号输出端以及第三电压端，用于在所述第一下拉节点的控制下，将所述第三电压端的信号传输至所述第一信号输出端；所述第二下拉子电路，连接所述第一下拉节点、所述第二信号输出端及所述第二电压端，用于在所述第一下拉节点的控制下，将所述第二电压端的信号传输至所述第二信号输出端。
可选的，所述移位寄存器单元还包括第二下拉控制子电路、第三下拉子电路和第四下拉子电路；所述第二下拉控制子电路，连接所述上拉节点、第四电压端、所述第二电压端以及第二下拉节点，用于对所述第二下拉节点的电平进行控制。所述第三下拉子电路，连接第二下拉节点、所述第一信号输出端以及第三电压端，用于在所述第二下拉节点的控制下，将所述第三电压端的信号传输至所述第一信号输出端；所述第四下拉子电路，连接所述第二下拉节点、所述第二信号输出端及所述第二电压端，用于在所述第二下拉节点的控制下，将所述第二电压端的信号传输至所述第二信号输出端。
可选的，所述第一输入子电路包括第一晶体管，所述第一晶体管的栅极连接所述第一信号输入端，所述第一晶体管的第一极连接所述第一信号输入端，所述第一晶体管的第二极连接所述上拉节点；所述第二输入子电路包括第二晶体管，所述第二晶体管的栅极连接所述第二信号输入端，所述第二晶体管的第一极连接所述上拉节点，所述第二晶体管的第二极连接所述第一信号输入端；所述第一输出子电路包括第三晶体管和存储电容，所述第三晶体管的栅极连接所述上拉节点，所述第三晶体管的第一极连接所述第一时钟信号端，所述第三晶体管的第二极连接所述第一信号输出端；所述存储电容的第一端连接所述上拉节点和所述第三晶体管的栅极，所述存储电容的第二端连接所述第三晶体管的第二极和所述第一信号输出端；所述第二输出子电路包括第四晶体管，所述第四晶体管的栅极连接所述上拉节点和所述存储电容的第一端，所述第四晶体管的第一极连接所述第二时钟信号端，所述第四晶体管的第二极连接所述第二信号输出端。
可选的，所述复位子电路包括第五晶体管；所述第五晶体管的栅极连接所述复位信号端，所述第五晶体管的第一极连接所述上拉节点，所述第五晶体管的第二极连接所述第一信号输入端。
可选的，所述第一降噪子电路包括第六晶体管；所述第六晶体管的栅极连接所述第一下拉节点，所述第六晶体管的第一极连接所述上拉节点，所述第六晶体管的第二极连接所述第一信号输入端。
可选的，所述第二降噪子电路包括第七晶体管；所述第七晶体管的栅极连接所述第二下拉节点，所述第七晶体管的第一极连接所述上拉节点，所述第七晶体管的第二极连接所述第一信号输入端。
可选的，所述第一下拉控制子电路包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管；所述第八晶体管的栅极连接所述第一电压端，所述第八晶体管的第一极连接所述第一电压端，所述第八晶体管的第二极连接所述第九晶体管的栅极和所述第十晶体管的第一极；所述第九晶体管的栅极还连接所述第十晶体管的第一极，所述第九晶体管的第一极连接所述第一电压端，所述第九晶体管的第二极连接所述第一下拉节点；所述第十晶体管的栅极连接所述上拉节点，所述第十晶体管的第二极连接所述第二电压端；所述第十一晶体管的栅极连接所述上拉节点，所述第十一晶体管的第一极连接所述第一下拉节点，所述十一晶体管的第二极连接所述第二电压端；所述第一下拉子电路包括第十二晶体管，所述第二下拉子电路包括第十三晶体管；所述第十二晶体管的栅极连接所述第一下拉节点，所述第十二晶体管的第一极连接所述第一信号输出端，所述第十二晶体管的第二极连接所述第三电压端；所述第十三晶体管的栅极连接所述第一下拉节点，所述第十三晶体管的第一极连接所述第二信号输出端，所述第十三晶体管的第二极连接所述第二电压端。
可选的，所述第二下拉控制子电路包括第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管；所述第十四晶体管的栅极连接所述第四电压端，所述第十四晶体管的第一极连接所述第四电压端，所述第十四晶体管的第二极连接所述第十五晶体管的栅极和所述第十六晶体管的第一极；所述第十五晶体管的栅极还连接所述第十六晶体管的第一极，所述第十五晶体管的第一极连接所述第四电压端，所述第十五晶体管的第二极连接所述第二下拉节点；所述第十六晶体管的栅极连接所述上拉节点，所述第十六晶体管的第二极连接所述第二电压端；所述第十七晶体管的栅极连接所述上拉节点，所述第十七晶体管的第一极连接所述第二下拉节点，所述第十七晶体管的第二极连接所述第二电压端；所述第三下拉子电路包括第十八晶体管，所述第四下拉子电路包括第十九晶体管；所述第十八晶体管的栅极连接所述第二下拉节点，所述第十八晶体管的第一极连接所述第一信号输出端，所述第十八晶体管的第二极连接所述第三电压端；所述第十九晶体管的栅极连接所述第二下拉节点，所述第十九晶体管的第一极连接所述第二信号输出端，所述第十九晶体管的第二极连接所述第二电压端。
第二方面，提供一种栅极驱动电路，包括至少两级级联的如第一方面任一项所述的移位寄存器单元；第一级移位寄存器单元的第一信号输入端与起始信号端相连接；除了所述第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端与其上一级移位寄存器单元的第二信号输出端相连接；除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输入端与其下一级移位寄存器单元的第二信号输出端相连接；所述最后一级移位寄存器单元的第二信号输入端连接所述起始信号端或者初始化信号端。
第三方面，提供一种显示装置，包括第二方面所述的栅极驱动电路。
第四方面，提供一种用于驱动第一方面任一项所述的移位寄存器单元的驱动方法，所述移位寄存器单元的驱动方法包括：输入阶段：在第一信号输入端的控制下，第一输入子电路将所述第一信号输入端的开启信号传输至上拉节点；第一输出阶段：在所述上拉节点的控制下，所述第一输出子电路将所述第一时钟信号端的开启信号传输至所述第一信号输出端，所述第一信号输出端输出栅极扫描开启信号；所述第二输出子电路将所述第二时钟信号端的开启信号传输至所述第二信号输出端，所述第二信号输出端输出开启信号；第二输出阶段：在所述上拉节点的控制下，所述第一输出子电路将所述第一时钟信号端的截止信号传输至所述第一信号输出端，所述第一信号输出端输出栅极扫描关闭信号；所述第二输出子电路将所述第二时钟信号端的所述开启信号传输至所述第二信号输出端，所述第二信号输出端输出开启信号；下拉阶段：在第二信号输入端的控制下，第二输入电路将所述第一信号输入端的截止传输至所述上拉节点，控制所述第一输出子电路和所述第二输出子电路关闭。
可选的，所述移位寄存器单元包括复位子电路，所述移位寄存器单元的驱动方法还包括：复位阶段：在复位信号端的控制下，所述复位子电路将所述第一信号输入端的所述截止信号传输所述上拉节点，控制所述第一输出子电路和所述第二输出子电路关闭。
可选的，所述移位寄存器单元包括第一降噪子电路，所述下拉阶段还包括：在第一下拉节点的控制下，所述第一降噪子电路将所述第一信号输入端的所述截止信号传输至所述上拉节点。
可选的，所述移位寄存器单元包括第一降噪子电路和第二降噪子电路，所述下拉阶段还包括：在第一下拉节点的控制下，所述第一降噪子电路将所述第一信号输入端的所述截止信号传输至所述上拉节点；或者，在第二下拉节点的控制下，所述第二降噪子电路将所述第一信号输入端的所述截止信号传输至所述上拉节点。
本发明提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，将第二输入子电路与第一信号输入端连接，而第一信号输入端的信号由上一级移位寄存器单元的第二信号输出端提供，通过控制第二时钟信号端的时钟信号的占空比，可以控制第一信号输入端的高低电平信号。这样一来，在第一输出子电路和第二输出子电路开启阶段，通过调整第一信号输入端的信号，可以降低第一信号输入端与上拉节点之间的压差，从而可改善因第二输入子电路漏电，导致上拉节点电位降低的问题，可确保移位寄存器单元的正常输出，提升移位寄存器单元的稳定性，保证显示面板的正常显示。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的上拉节点的信号和信号输出端信号在理论上和实际上的对应关系图；
图2为本发明实施例提供的一种移位寄存器单元的结构示意图；
图3为本发明实施例提供的另一种移位寄存器单元的结构示意图一；
图4为本发明实施例提供的另一种移位寄存器单元的结构示意图二；
图5为本发明实施例提供的另一种移位寄存器单元的结构示意图三；
图6为图3中各子电路的结构示意图；
图7为图4中各子电路的结构示意图；
图8为图5中各子电路的结构示意图；
图9为图8所示的移位寄存器单元的时序图；
图10为图2所示移位寄存器单元和图6所示移位寄存器单元的信号对比图；
图11为图2所示移位寄存器单元和图6所示移位寄存器单元的上拉节点的信号对比图；
图12为本发明实施例提供的栅极驱动电路的结构示意图。
附图标记：
10-第一输入子电路；20-第二输入子电路；30-第一输出子电路；40-第二输出子电路；50-复位子电路；60-第一降噪子电路；70-第一下拉控制子电路；80-第一下拉子电路；90-第二下拉子电路；100-第二降噪子电路；110-第二下拉控制子电路；120-第三下拉子电路；130-第四下拉子电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
相关技术提供一种移位寄存器单元，如图2所示，第二晶体管M2、第六晶体管M6、第七晶体管M7、第五晶体管M5为会导致上拉节点PU放电的晶体管，经试验表明，如果向移位寄存器单元施加的高压VGH＝36V，低压LVGL＝-15V，则当移位寄存器单元工作时，上拉节点PU的电压大于60V，上述四个晶体管的源漏电压Vds达到70V以上。对宽长比为1000u/3u的晶体管进行测试，当Vds不断增加时，晶体管的漏电流会随之增加，当Vds增加到70v附近时，漏电流可以达到10E-6量级，晶体管处于导通状态，晶体管初始漏电流较大，升高电压后，漏电更加明显。因此，当上述四个晶体管的源漏电压Vds达到70V时，四个晶体管的漏电流可以达到10E-6量级，导致上拉节点PU电压无法正常保持，漏电流使上拉节点PU的电压迅速下降。
而上拉节点PU作用于第三晶体管M3和第四晶体管M4的栅极，决定了第三晶体管M3和第四晶体管M4的开启程度，从而决定了对第一信号输出端OUT1和第二信号输出端OUT2的充放电速度。如果上拉节点PU的电位不能保持，会影响第一信号输出端OUT1和第二信号输出端OUT2的放电速度，如果因上拉节点PU电位降低导致第一信号输出端OUT1和第二信号输出端OUT2不能彻底放电，则会由第一下拉节点PD1或第二下拉节点PD2进行放电。即，由第十二晶体管M12或第十八晶体管M18对第一信号输出端OUT1放电，由第十三晶体管M13或第十九晶体管M19对第二信号输出端OUT2进行放电。由于通常上述四个晶体管做的比第三晶体管M3和第四晶体管M4小，导致第一信号输出端OUT1和第二信号输出端OUT2的放电速度缓慢，从而导致第一信号输出端OUT1和第二信号输出端OUT2的信号出现拖尾，使得像素区会有明显的串扰。
基于此，提供一种移位寄存器单元，如图3所示，包括：第一输入子电路10、第二输入子电路20、第一输出子电路30以及第二输出子电路40。
具体的，第一输入子电路10，连接第一信号输入端IN1以及上拉节点PU，用于在第一信号输入端IN1的控制下，将第一信号输入端IN1的信号传输至上拉节点PU。
第二输入子电路20，连接第二信号输入端IN2、第一信号输入端IN1以及上拉节点PU，用于在第二信号输入端IN2的控制下，将第一信号输入端IN1的信号传输至上拉节点PU。
第一输出子电路30，连接上拉节点PU、第一时钟信号端CLK1以及第一信号输出端OUT1，用于在上拉节点PU的控制下，将第一时钟信号端CLK1的信号传输至第一信号输出端OUT1。
第二输出子电路40，连接上拉节点PU、第二时钟信号端CLK2以及第二信号输出端OUT2，用于在上拉节点PU的控制下，将第二时钟信号端CLK2的信号传输至第二信号输出端OUT2。
本发明提供的移位寄存器单元，将第二输入子电路20与第一信号输入端IN1连接，而第一信号输入端IN1的信号由上一级移位寄存器单元的第二信号输出端OUT2提供，通过控制第二时钟信号端CLK2的时钟信号的占空比，可以控制第一信号输入端IN1的高低电平信号。这样一来，在第一输出子电路30和第二输出子电路40开启阶段，通过调整第一信号输入端IN1的信号，可以降低第一信号输入端IN1与上拉节点PU之间的压差，从而可改善因第二输入子电路20漏电，导致上拉节点PU电位降低的问题，可确保移位寄存器单元的正常输出，提升移位寄存器单元的稳定性，保证显示面板的正常显示。
在一些实施例中，如图4所示，移位寄存器单元还包括复位子电路50。
复位子电路50连接复位信号端STV0、第一信号输入端IN1以及上拉节点PU，用于在复位信号端STV0的控制下，将第一信号输入端IN1的信号传输至上拉节点PU。
此处，由于复位子电路50也与上拉节点PU连接，通过将复位子电路50与第一信号输入端IN1连接，可改善因复位子电路50漏电导致上拉节点PU电位降低的问题。
在一些实施例中，如图4所示，移位寄存器单元还包括第一降噪子电路60。
第一降噪子电路60，连接第一下拉节点PD1、上拉节点PU以及第一信号输入端IN1，用于在第一下拉节点PD1的控制下，将第一信号输入端IN1的信号传输至上拉节点PU。
此处，由于第一降噪子电路60也与上拉节点PU连接，通过将第一降噪子电路60与第一信号输入端IN1连接，可改善因第一降噪子电路60漏电导致上拉节点PU电位降低的问题。
在一些实施例中，如图4所示，移位寄存器单元还包括第一下拉控制子电路70。
第一下拉控制子电路70，连接上拉节点PU、第一电压端V1、第二电压端V2以及第一下拉节点PD1，用于对第一下拉节点PD1的电平进行控制。
在一些实施例中，如图4所示，移位寄存器单元还包括第一下拉子电路80和第二下拉子电路90。
第一下拉子电路80，连接第一下拉节点PD1、第一信号输出端OUT1以及第三电压端V3，用于在第一下拉节点PD1的控制下，将第三电压端V3的信号传输至第一信号输出端OUT1。
第二下拉子电路90，连接第一下拉节点PD1、第二信号输出端OUT2及第二电压端V2，用于在第一下拉节点PD1的控制下，将第二电压端V2的信号传输至第二信号输出端OUT2。
此处，本发明提供的移位寄存器单元例如可以适用于交流模型，第一电压端V1输入的信号可以为高频信号，第一电压端V1的信号和第一时钟信号端CLK1和第二时钟信号端CLK2的信号极性相反，使得移位寄存器单元中的晶体管数量较少。
在一些实施例中，如图5所示，移位寄存器单元包括第二降噪子电路100。
第二降噪子电路100，连接第二下拉节点PD2、上拉节点PU以及第一信号输入端IN1，用于在第二下拉节点PD2的控制下，将第一信号输入端IN1的信号传输至上拉节点PU。
此处，由于第二降噪子电路100也与上拉节点PU连接，通过将第二降噪子电路100与第一信号输入端IN1连接，可改善因第二降噪子电路100漏电导致上拉节点PU电位降低的问题。
在一些实施例中，如图5所示，移位寄存器单元还包括第二下拉控制子电路110。
第二下拉控制子电路110，连接上拉节点PU、第四电压端V4、第二电压端V2以及第二下拉节点PD2，用于对第二下拉节点PD2的电平进行控制。
在一些实施例中，如图5所示，移位寄存器单元还包括第三下拉子电路120和第四下拉子电路130。
第三下拉子电路120，连接第二下拉节点PD2、第一信号输出端OUT1以及第三电压端V3，用于在第二下拉节点PD2的控制下，将第三电压端V3的信号传输至第一信号输出端OUT1。
第四下拉子电路130，连接第二下拉节点PD2、第二信号输出端OUT2及第二电压端V2，用于在第二下拉节点PD2的控制下，将第二电压端V2的信号传输至第二信号输出端OUT2。
此处，本发明提供的移位寄存器单元可适用于直流模型，第一电压端V1和第四电压端V4N秒高，N秒低，第一电压端V1的信号和第四电压端V4的信号极性相反，N秒内为恒压。这样一来，只要第一电压端V1和第四电压端V4中有一个保持高电平即可保证显示的正常进行，可降低第一下拉控制子电路70和第二下拉控制子电路110中晶体管的栅极偏压占空比，可减小阈值电压的漂移。
本发明提供的移位寄存器单元的工作原理为：
在移位寄存器单元输出栅极扫描信号之前，复位信号端STV0输入开启信号，控制复位子电路50将第一信号输入端IN1的第二信号传输至上拉节点PU，对上拉节点PU进行复位。
第一输入子电路10在第一信号输入端IN1的第一信号的控制下将第一信号输入端IN1的信号传输至上拉节点PU，对上拉节点PU进行充电。当上拉节点PU被充电后，第一输出子电路30在上拉节点PU的控制下，可以将第一时钟信号端CLK1的时钟信号输出至第一信号输出端OUT1，以使得第一信号输出端OUT1在输出阶段能够对与该第一信号输出端OUT1相连接的栅线输出栅极扫描信号。第二输出子电路40在上拉节点PU的控制下，可以将第二时钟信号端CLK2的时钟信号输出至第二信号输出端OUT2，以使得下一级移位寄存器单元开启。此时，第二输入子电路20、复位子电路50、第一降噪子电路60、第二降噪子电路100与第一信号输入端IN1连接，可避免上拉节点PU严重漏电。
第二输入子电路20在第二信号输入端IN2的控制下，将第一信号输入端IN1的第二信号传输至上拉节点PU，以控制第一输出子电路30和第二输出子电路40关闭。
通过第一下拉控制子电路70控制第一下拉节点PD1的电位，以使第一下拉子电路80在第一下拉节点PD1的控制下，将第一信号输出端OUT1的电位下拉至第三电压端V3的电位，控制第一信号输出端OUT1输出扫描截止信号。使第二下拉子电路90在第一下拉节点PD1的控制下，将第二信号输出端OUT2的电位下拉至第二电压端V2的电位，以控制第二信号输出端OUT2输出截止信号，控制下一级移位寄存器单元的第一输入子电路10截止。
第一降噪子电路60在第一下拉节点PD1的控制下，将第一信号输入端IN1的第二信号传输至上拉节点PU，将上拉节点PU的电位下拉至第一信号输入端IN1的电位，以对上拉节点PU进行降噪。
或者，通过第二下拉控制子电路110控制第二下拉节点PD2的电位，以使第三下拉子电路120在第二下拉节点PD2的控制下，将第一信号输出端OUT1的电位下拉至第三电压端V3的电位，控制第一信号输出端OUT1输出扫描截止信号。使第四下拉子电路130在第二下拉节点PD2的控制下，将第二信号输出端OUT2的电位下拉至第二电压端V2的电位，以控制第二信号输出端OUT2输出截止信号，控制下一级移位寄存器单元的第一输入子电路10截止。
第二降噪子电路100在第二下拉节点PD2的控制下，将第一信号输入端IN1的第二信号传输至上拉节点PU，将上拉节点PU的电位下拉至第一信号输入端IN1的电位，以对上拉节点PU进行降噪。
以下对本发明图3中各个电路的具体结构进行详细的说明。
如图6所示，第一输入子电路10包括第一晶体管M1，第一晶体管M1的栅极连接第一信号输入端IN1，第一晶体管M1的第一极连接第一信号输入端IN1，第一晶体管M1的第二极连接上拉节点PU。
第二输入子电路20包括第二晶体管M2，第二晶体管M2的栅极连接第二信号输入端IN2，第二晶体管M2的第一极连接上拉节点PU，第二晶体管M2的第二极连接第一信号输入端IN1。
第一输出子电路30包括第三晶体管M3和存储电容C，第三晶体管M3的栅极连接上拉节点PU，第三晶体管M3的第一极连接第一时钟信号端CLK1，第三晶体管M3的第二极连接第一信号输出端OUT1；存储电容C的第一端连接上拉节点PU和第三晶体管M3的栅极，存储电容C的第二端连接第三晶体管M3的第二极和第一信号输出端OUT1。
第二输出子电路40包括第四晶体管M4，第四晶体管M4的栅极连接上拉节点PU和存储电容C的第一端，第四晶体管M4的第一极连接第二时钟信号端CLK2，第四晶体管M4的第二极连接第二信号输出端OUT2。
此处，第二晶体管M2的第二极和第一信号输入端IN1连接，在上拉节点PU为高电平时，第一信号输入端IN1也为高电平，可降低第二晶体管M2第一极和第二极之间的电压差，从而可使上拉节点PU的电位保持在高电平，减小上拉节点PU的漏电。
如图7所示，复位子电路50包括第五晶体管M5。
第五晶体管M5的栅极连接复位信号端STV0，第五晶体管M5的第一极连接上拉节点PU，第五晶体管M5的第二极连接第一信号输入端IN1。
此处，第五晶体管M5的第二极和第一信号输入端IN1连接，在上拉节点PU为高电平时，第一信号输入端IN1也为高电平，可降低第五晶体管M5第一极和第二极之间的电压差，从而可使上拉节点PU的电位保持在高电平，减小上拉节点PU的漏电。
以下，以具体的实施例对本发明实施例提供的移位寄存单元进行举例说明。
实施例一
第一输入子电路10包括第一晶体管M1，第一晶体管M1的栅极连接第一信号输入端IN1，第一晶体管M1的第一极连接第一信号输入端IN1，第一晶体管M1的第二极连接上拉节点PU。
第二输入子电路20包括第二晶体管M2，第二晶体管M2的栅极连接第二信号输入端IN2，第二晶体管M2的第一极连接上拉节点PU，第二晶体管M2的第二极连接第一信号输入端IN1。
第一输出子电路30包括第三晶体管M3和存储电容C，第三晶体管M3的栅极连接上拉节点PU，第三晶体管M3的第一极连接第一时钟信号端CLK1，第三晶体管M3的第二极连接第一信号输出端OUT1；存储电容C的第一端连接上拉节点PU和第三晶体管M3的栅极，存储电容C的第二端连接第三晶体管M3的第二极和第一信号输出端OUT1。
第二输出子电路40包括第四晶体管M4，第四晶体管M4的栅极连接上拉节点PU和存储电容C的第一端，第四晶体管M4的第一极连接第二时钟信号端CLK2，第四晶体管M4的第二极连接第二信号输出端OUT2。
复位子电路50包括第五晶体管M5，第五晶体管M5的栅极连接复位信号端STV0，第五晶体管M5的第一极连接上拉节点PU，第五晶体管M5的第二极连接第一信号输入端IN1。
第一降噪子电路60包括第六晶体管M6；第六晶体管M6的栅极连接第一下拉节点PD1，第六晶体管M6的第一极连接上拉节点PU，第六晶体管M6的第二极连接第一信号输入端IN1。
第一下拉控制子电路70包括第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11。
第八晶体管M8的栅极连接第一电压端V1，第八晶体管M8的第一极连接第一电压端V1，第八晶体管M8的第二极连接第九晶体管M9的栅极和第十晶体管M10的第一极。
第九晶体管M9的栅极还连接第十晶体管M10的第一极，第九晶体管M9的第一极连接第一电压端V1，第九晶体管M9的第二极连接第一下拉节点PD1。
第十晶体管M10的栅极连接上拉节点PU，第十晶体管M10的第二极连接第二电压端V2。
第十一晶体管M11的栅极连接上拉节点PU，第十一晶体管M11的第一极连接第一下拉节点PD1，十一晶体管的第二极连接第二电压端V2。
第一下拉子电路80包括第十二晶体管M12，第二下拉子电路90包括第十三晶体管M13。
第十二晶体管M12的栅极连接第一下拉节点PD1，第十二晶体管M12的第一极连接第一信号输出端OUT1，第十二晶体管M12的第二极连接第三电压端V3。
第十三晶体管M13的栅极连接第一下拉节点PD1，第十三晶体管M13的第一极连接第二信号输出端OUT2，第十三晶体管M13的第二极连接第二电压端V2。
实施例二
第一输入子电路10包括第一晶体管M1，第一晶体管M1的栅极连接第一信号输入端IN1，第一晶体管M1的第一极连接第一信号输入端IN1，第一晶体管M1的第二极连接上拉节点PU。
第二输入子电路20包括第二晶体管M2，第二晶体管M2的栅极连接第二信号输入端IN2，第二晶体管M2的第一极连接上拉节点PU，第二晶体管M2的第二极连接第一信号输入端IN1。
第一输出子电路30包括第三晶体管M3和存储电容C，第三晶体管M3的栅极连接上拉节点PU，第三晶体管M3的第一极连接第一时钟信号端CLK1，第三晶体管M3的第二极连接第一信号输出端OUT1；存储电容C的第一端连接上拉节点PU和第三晶体管M3的栅极，存储电容C的第二端连接第三晶体管M3的第二极和第一信号输出端OUT1。
第二输出子电路40包括第四晶体管M4，第四晶体管M4的栅极连接上拉节点PU和存储电容C的第一端，第四晶体管M4的第一极连接第二时钟信号端CLK2，第四晶体管M4的第二极连接第二信号输出端OUT2。
复位子电路50包括第五晶体管M5，第五晶体管M5的栅极连接复位信号端STV0，第五晶体管M5的第一极连接上拉节点PU，第五晶体管M5的第二极连接第一信号输入端IN1。
第一降噪子电路60包括第六晶体管M6；第六晶体管M6的栅极连接第一下拉节点PD1，第六晶体管M6的第一极连接上拉节点PU，第六晶体管M6的第二极连接第一信号输入端IN1。
第二降噪子电路100包括第七晶体管M7；第七晶体管M7的栅极连接第二下拉节点PD2，第七晶体管M7的第一极连接上拉节点PU，第七晶体管M7的第二极连接第一信号输入端IN1。
第一下拉控制子电路70包括第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11。
第八晶体管M8的栅极连接第一电压端V1，第八晶体管M8的第一极连接第一电压端V1，第八晶体管M8的第二极连接第九晶体管M9的栅极和第十晶体管M10的第一极。
第九晶体管M9的栅极还连接第十晶体管M10的第一极，第九晶体管M9的第一极连接第一电压端V1，第九晶体管M9的第二极连接第一下拉节点PD1。
第十晶体管M10的栅极连接上拉节点PU，第十晶体管M10的第二极连接第二电压端V2。
第十一晶体管M11的栅极连接上拉节点PU，第十一晶体管M11的第一极连接第一下拉节点PD1，十一晶体管的第二极连接第二电压端V2。
第二下拉控制子电路110包括第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17。
第十四晶体管M14的栅极连接第四电压端V4，第十四晶体管M14的第一极连接第四电压端V4，第十四晶体管M14的第二极连接第十五晶体管M15的栅极和第十六晶体管M16的第一极。
第十五晶体管M15的栅极还连接第十六晶体管M16的第一极，第十五晶体管M15的第一极连接第四电压端V4，第十五晶体管M15的第二极连接第二下拉节点PD2。
第十六晶体管M16的栅极连接上拉节点PU，第十六晶体管M16的第二极连接第二电压端V2。
第十七晶体管M17的栅极连接上拉节点PU，第十七晶体管M17的第一极连接第二下拉节点PD2，第十七晶体管M17的第二极连接第二电压端V2。
第一下拉子电路80包括第十二晶体管M12，第二下拉子电路90包括第十三晶体管M13。
第十二晶体管M12的栅极连接第一下拉节点PD1，第十二晶体管M12的第一极连接第一信号输出端OUT1，第十二晶体管M12的第二极连接第三电压端V3。
第十三晶体管M13的栅极连接第一下拉节点PD1，第十三晶体管M13的第一极连接第二信号输出端OUT2，第十三晶体管M13的第二极连接第二电压端V2。
第三下拉子电路120包括第十八晶体管M18，第四下拉子电路130包括第十九晶体管M19。
第十八晶体管M18的栅极连接第二下拉节点PD2，第十八晶体管M18的第一极连接第一信号输出端OUT1，第十八晶体管M18的第二极连接第三电压端V3。
第十九晶体管M19的栅极连接第二下拉节点PD2，第十九晶体管M19的第一极连接第二信号输出端OUT2，第十九晶体管M19的第二极连接第二电压端V2。
需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。
此外，上述第二电压端V2和第三电压端V3可以是同一电压端，也可以是不同电压端。
以下，以上述晶体管均为N型晶体管为例，结合图9所示的信号时序图对图8所示的移位寄存器单元在不同的阶段(P0～P3)的通断情况进行详细的举例说明。其中，本发明实施例中是以第二电压端V2和第三电压端V3恒定输出低电平，第一电压端V1和第四电压端V4交替输出短时间内恒定的高电平为例进行的说明。
在复位阶段P0，STV0＝1，其他信号均为0；其中“0”表示低电平，“1”表示高电平。
第五晶体管M5在复位信号端STV0的控制下，将第一信号输入端IN1的低电平信号传输至上拉节点PU，对上拉节点PU进行复位。
在输入阶段P1，IN1＝1，IN2＝0，STV0＝0，CLK1＝0，CLK2＝0。
第一晶体管M1在第一信号输入端IN1的高电平的控制下开启，将第一信号输入端IN1的高电平传输至上拉节点PU，对存储电容C进行充电。在上拉节点PU高电位的控制下，第三晶体管M3开启，将第一时钟信号端CLK1的低电平传输至第一信号输出端OUT1；第四晶体管M4开启，将第二时钟信号端CLK2的低电平传输至第二信号输出端OUT2。
在V1＝1，V4＝0的情况下，在上拉节点PU的控制下，第十晶体管M10开启，将第二电压端V2的低电平传输至第九晶体管M9的栅极。在第一电压端V1的高电平的控制下，第八晶体管M8开启，将第一电压端V1的高电平传输至第九晶体管M9的栅极。但由于第十晶体管M10沟道的宽长比大于第八晶体管M8沟道的宽长比，在第八晶体管M8和第十晶体管M10的分压作用下，使得第九晶体管M9开启程度较小。第十一晶体管M11在上拉节点PU的控制下开启，将第二电压端V2的低电平传输至第一下拉节点PD1，第九晶体管M9将第一电压端V1的高电平传输至第一下拉节点PD1，但由于第十一晶体管M11的宽长比大于第九晶体管M9的宽长比，且第九晶体管M9的开启程度较小，因此，会将第一下拉节点PD1的电位下拉至低电平。
第十四晶体管M14在第四电压端V4低电平的控制下截止，第十六晶体管M16在上拉节点PU的控制下开启，将第二电压端V2的低电平传输至第十五晶体管M15的栅极，控制第十五晶体管M15截止。第十七晶体管M17在上拉节点PU的控制下将第二电压端V2的低电平传输至第二下拉节点PD2，将第二下拉节点PD2的电位下拉至低电平。
在此情况下，第六晶体管M6、第七晶体管M7、第十二晶体管M12、第十三晶体管M13、第十八晶体管M18以及第十九晶体管M19均处于截止状态，第五晶体管M5在复位信号端STV0低电平的控制下截止。
在V1＝0，V4＝1的情况下，在上拉节点PU的控制下，第十六晶体管M16开启，将第二电压端V2的低电平传输至第十五晶体管M15的栅极。在第四电压端V4的高电平的控制下，第十四晶体管M14开启，将第四电压端V4的高电平传输至第十五晶体管M15的栅极。但由于第十六晶体管M16沟道的宽长比大于第十四晶体管M14沟道的宽长比，在第十四晶体管M14和第十六晶体管M16的分压作用下，使得第十五晶体管M15的开启程度较小。第十七晶体管M17在上拉节点PU的控制下开启，将第二电压端V2的低电平传输至第二下拉节点PD2，第十五晶体管M15将第四电压端V4的高电平传输至第二下拉节点PD2，但由于第十七晶体管M17的宽长比大于第十五晶体管M15的宽长比，且第十五晶体管M15开启程度较小，因此，会将第二下拉节点PD2的电位下拉至低电平。
第八晶体管M8在第一电压端V1低电平的控制下截止，第十晶体管M10在上拉节点PU的控制下开启，将第二电压端V2的低电平传输至第九晶体管M9的栅极，控制九晶体管截止。第十一晶体管M11在上拉节点PU的控制下将第二电压端V2的低电平传输至第一下拉节点PD1，将第一下拉节点PD1的电位下拉至低电平。
在此情况下，第六晶体管M6、第七晶体管M7、第十二晶体管M12、第十三晶体管M13、第十八晶体管M18以及第十九晶体管M19均处于截止状态，第五晶体管M5在复位信号端STV0低电平的控制下截止。
综上，第一信号输出端OUT1和第二信号输出端OUT2在上述输入阶段P1输出低电平。
输出阶段P2：
第一输出阶段A：IN1＝1，IN2＝0，STV0＝0，CLK1＝1，CLK2＝1。
第一晶体管M1将第一信号输入端IN1的高电平传输至上拉节点PU，且存储电容C会对上拉节点PU进行充电，从而使得第三晶体管M3和第四晶体管M4保持开启状态。在此情况下，第一时钟信号端CLK1的高电平通过第三晶体管M3输出至第一信号输出端OUT1，第二时钟信号端CLK2的高电平通过第四晶体管M4输出至第二信号输出端OUT2。此外，在存储电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高(存储电容C与第一信号输出端OUT1连接的一端的电位由0跳变为1，在存储电容C对上拉节点PU进行充电时，上拉节点PU的电位在1的基础上再向高电位跳变1，跳变为2)，以维持第三晶体管M3和第四晶体管M4处于开启状态，从而使得第一时钟信号端CLK1的高电平能够作为栅极扫描信号输出至与第一信号输出端OUT1相连接的栅线上。使第二时钟信号端CLK2的高电平能够作为开启信号传输至与第二信号输出端OUT2连接的下一级移位寄存器单元上。
第二输出阶段B：IN1＝0，IN2＝0，STV0＝0，CLK1＝0，CLK2＝1。
在复位信号端STV0低电平的控制下，第五晶体管M5截止，在第二信号输入端IN2低电平的控制下，第二晶体管M2截止，无法向上拉节点PU传输低电平信号，上拉节点PU的电位保持在高电平，但具体的电位与第一时钟信号端CLK1和第二时钟信号端CLK2的耦合情况有关。在上拉节点PU的控制下，第三晶体管M3将第一时钟信号端CLK1的低电平信号传输至第一信号输出端OUT1，向栅线输入扫描截止信号。在上拉节点PU的控制下，第四晶体管M4将第二时钟信号端CLK2的高电平传输至第二信号输出端OUT2，向下一级移位寄存器单元的第一信号输入端IN1持续输入高电平信号。
综上，在输出阶段P2结束，第一信号输出端OUT1输出低电平，第二信号输出端OUT2输出高电平。
下拉阶段P3：IN1＝0，IN2＝1，STV0＝0，CLK1＝0，CLK2＝0。
在第二信号输入端IN2高电平的控制下，第二晶体管M2开启，将第一信号输入端IN1的低电平传输至上拉节点PU，将上拉节点PU的电位下拉至低电平。
V1＝1，V4＝0的情况下，在上拉节点PU低电位的控制下，第十晶体管M10和第十一晶体管M11截止。在第一电压端V1高电位的控制下，第八晶体管M8开启，将第一电压端V1的高电位传输至第九晶体管M9的栅极，控制第九晶体管M9开启，将第一电压端V1的高电位传输至第一下拉节点PD1，将第一下拉节点PD1的电位上拉至高电平。
在第一下拉节点PD1的控制下，第六晶体管M6开启，将第一信号输入端IN1的低电平传输至上拉节点PU，对上拉节点PU进行降噪；第十二晶体管M12开启，将第三电压端V3的低电平传输至第一信号输出端OUT1；第十三晶体管M13开启，将第二电压端V2的低电平传输至第二信号输出端OUT2。
在上拉节点PU低电位的控制下，第十六晶体管M16和第十七晶体管M17均截止，在第四电压端V4低电位的控制下，第十四晶体管M14和第十五晶体管M15均截止，第二下拉节点PD2的电位保持在低电平，以控制第七晶体管M7、第十八晶体管M18以及第十九晶体管M19截止。在复位信号端STV0的控制下，第五晶体管M5截止。
V1＝0，V4＝1的情况下，在上拉节点PU低电位的控制下，第十六晶体管M16和第十七晶体管M17截止。在第四电压端V4高电位的控制下，第十四晶体管M14开启，将第四电压端V4的高电位传输至第十五晶体管M15的栅极，控制第十五晶体管M15开启，将第四电压端V4的高电位传输至第二下拉节点PD2，将第二下拉节点PD2的电位上拉至高电平。
在第二下拉节点PD2的控制下，第七晶体管M7开启，将第一信号输入端IN1的低电平传输至上拉节点PU，对上拉节点PU进行降噪；第十八晶体管M18开启，将第三电压端V3的低电平传输至第一信号输出端OUT1；第十九晶体管M19开启，将第二电压端V2的低电平传输至第二信号输出端OUT2。
在上拉节点PU低电位的控制下，第十晶体管M10和第十一晶体管M11均截止，在第一电压端V1低电位的控制下，第八晶体管M8和第九晶体管M9均截止，第一下拉节点PD1的电位保持在低电平，以控制第六晶体管M6、第十二晶体管M12以及第十三晶体管M13截止。在复位信号端STV0的控制下，第五晶体管M5截止。
综上，在下拉阶段P3结束，第一信号输出端OUT1输出低电平，第二信号输出端OUT2输出低电平。
需要说明的是，第一，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图9中各个控制信号进行翻转，而移位寄存器单元中各个电路的晶体管的通断过程同上，此处不再赘述。
第二，上述移位寄存器单元的工作过程，是以上述多个移位寄存器单元级联构成的栅极驱动电路采用正向扫描的方式为例进行的说明。
此处，如图10所示(左边和右边分别为图2和图6所示移位寄存器单元的第一信号输入端IN1和上拉节点PU的信号对应关系)，通过增加第二时钟信号端CLK2输出的时钟信号的占空比，使得第一信号输入端IN1的高电平信号和上拉节点PU的高电平信号有交叠。这样一来，与上拉节点PU放电有关的第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7的Vds电压由上拉节点PU和第一信号输入端IN1的高电平产生。相比于上述第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7的Vds电压由上拉节点PU和第二电压端V2的低电平产生，可明显降低上述四个晶体管的Vds。如图11所示，线条n为图2所示移位寄存器单元的上拉节点PU的波形，线条m为图6提供的移位寄存器单元的上拉节点PU的波形。图6提供的移位寄存器单元中在输出阶段，上拉节点PU的电压明显升高，高压保持部分上拉节点PU的漏电减小，有助于减小第一信号输出端OUT1的信号的拖延。因此，图6提供的移位寄存器单元可以降低与上拉节点PU漏电有关的晶体管的漏电流，改善上拉节点PU的漏电情况，确保移位寄存器单元的正常输出，不会出现信号拖尾，提升大尺寸高分辨率移位寄存器单元的稳定性。
本发明实施例还提供一种栅极驱动电路，如图12所示，包括至少两级级联的如上述的任一种移位寄存器单元(RS1、RS2……RSn)。
第一级移位寄存器单元RS1的第一信号输入端IN1与起始信号端相连接STV。
除了第一级移位寄存器单元RS1以外，每一级移位寄存器单元RS(m)的第一信号输入端IN1与其上一级移位寄存器单元RS(m-1)的第二信号输出端OUT2相连接。
除了最后一级移位寄存器单元RSn以外，每一级移位寄存器单元RS(m)的第二信号输入端IN2与其下一级移位寄存器单元RS(m+1)的第二信号输出端OUT2相连接。
最后一级移位寄存器单元RSn的第二信号输入端IN2连接起始信号端STV。
这样一来，当起始信号端STV的起始信号输入第一级移位寄存器单元RS1的第一信号输入端IN1时，最后一级移位寄存器单元RSn的第二信号输入端IN2可以将起始信号端STV的起始信号作为第二信号输入端IN2的信号对最后一级移位寄存器单元RSn的第一信号输出端OUT1和第二信号输出端OUT2进行复位。
此处，最后一级移位寄存器单元RSn的第二信号输入端IN2也可以单独连接初始化信号端。
其中，栅极驱动电路包括多个移位寄存器单元，多个移位寄存器单元可同时进行上述复位阶段P0。
本发明实施例提供的栅极驱动电路的有益效果与上述移位寄存器单元的有益效果相同，此处不再赘述。
本发明实施例还提供一种显示装置，包括上述栅极驱动电路。
本发明提供的显示装置包括上述栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示面板或有机发光二极管显示面板，例如该显示面板可以应用至液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件中。
本发明实施例还提供一种用于驱动上述任意一种移位寄存器单元的驱动方法：
在移位寄存器单元包括复位子电路50的情况下，移位寄存器单元的驱动方法包括复位阶段P0：
复位子电路50在复位信号端STV0的控制下开启，将第一信号输入端IN1的截止信号传输至上拉节点PU，对上拉节点PU进行复位。
当上述移位寄存器单元中各子电路的结构如图8所示，且各个模块中的晶体管均为N型晶体管时，在该复位阶段P0中，第五晶体管M5在复位信号端STV0高电平信号的控制下，将第一信号输入端IN1的低电平信号传输至上拉节点PU，对上拉节点PU进行复位。
其中，当将移位寄存器单元应用于栅极驱动电路时，多个移位寄存器单元的复位阶段P0可以同时进行。
输入阶段P1：
在第一信号输入端IN1的控制下，第一输入子电路10将第一信号输入端IN1的开启信号传输至上拉节点PU。
当上述移位寄存器单元中各子电路的结构如图8所示，且各个模块中的晶体管均为N型晶体管时，在该输入阶段P1中，第一晶体管M1在第一信号输入端IN1高电平信号的控制下开启，将第一信号输入端IN1的高电平信号传输至上拉节点PU。
输出阶段P2：
第一输出阶段A：
在上拉节点PU的控制下，第一输出子电路30将第一时钟信号端CLK1的开启信号传输至第一信号输出端OUT1，第一信号输出端OUT1输出栅极扫描开启信号；第二输出子电路40将第二时钟信号端CLK2的开启信号传输至第二信号输出端OUT2，第二信号输出端OUT2输出开启信号。
当上述移位寄存器单元中各子电路的结构如图8所示，且各个模块中的晶体管均为N型晶体管时，在该第一输出阶段A中，第一晶体管M1在第一信号输入端IN1高电平信号的控制下开启，将第一信号输入端IN1的高电平信号传输至上拉节点PU，且存储电容C用输入阶段P1存储的高电平对上拉节点PU进行充电。在上拉节点PU的控制下，第三晶体管M3将第一时钟信号端CLK1的高电平信号传输至第一信号输出端OUT1，第一信号输出端OUT1输出栅极扫描开启信号。在上拉节点PU的控制下，第四晶体管M4将第二时钟信号的高电平信号传输至第二信号输出端OUT2，第二信号输出端OUT2向下一级移位寄存器单元的第一信号输入端IN1输出开启信号。
第二输出阶段B：
在上拉节点PU的控制下，第一输出子电路30将第一时钟信号端CLK1的截止信号传输至第一信号输出端OUT1，第一信号输出端OUT1输出栅极扫描关闭信号；第二输出子电路40将第二时钟信号端CLK2的开启信号传输至第二信号输出端OUT2，第二信号输出端OUT2输出开启信号。
当上述移位寄存器单元中各子电路的结构如图8所示，且各个模块中的晶体管均为N型晶体管时，在该第二输出阶段B中，第一晶体管M1在第一信号输入端IN1低电平信号的控制下截止，存储电容C用输入阶段P1存储的高电平对上拉节点PU进行充电，在上拉节点PU的控制下，第三晶体管M3将第一时钟信号端CLK1的低电平信号传输至第一信号输出端OUT1，第一信号输出端OUT1输出栅极扫描截止信号。在上拉节点PU的控制下，第四晶体管M4将第二时钟信号的高电平信号传输至第二信号输出端OUT2，第二信号输出端OUT2向下一级移位寄存器单元的第一信号输入端IN1输出开启信号。
在输出阶段P2中，第一下拉节点PD1和第二下拉节点PD2为低电平，第二晶体管M2、第六晶体管M6、第七晶体管M7、第十二晶体管M12、第十三晶体管M13、第十八晶体管M18、第十九晶体管M19均截止。
下拉阶段P3：
在第二信号输入端IN2的控制下，第二输入电路将第一信号输入端IN1的截止信号传输至上拉节点PU，控制第一输出子电路30和第二输出子电路40关闭。
移位寄存器单元包括第一降噪子电路60和第二降噪子电路100的情况下，下拉阶段P3还包括：
在第一下拉节点PD1的控制下，第一降噪子电路60将第一信号输入端IN1的截止信号传输至上拉节点PU。或者，在第二下拉节点PD2的控制下，第二降噪子电路100将第一信号输入端IN1的截止信号传输至上拉节点PU。
当上述移位寄存器单元中各子电路的结构如图8所示，且各个模块中的晶体管均为N型晶体管时，在该下拉阶段P3中，在第二信号输入端IN2高电平的控制下，第二晶体管M2将第一信号输入端IN1的低电平传输至上拉节点PU，拉低上拉节点PU的电位，以控制第三晶体管M3和第四晶体管M4截止。
在第一电压端V1输入高电平，第四电压端V4输入低电平的情况下，第十晶体管M10在上拉节点PU低电平的控制下截止，第八晶体管M8在第一电压端V1高电平的控制下开启，将高电平信号传输至第九晶体管M9的栅极，控制第九晶体管M9开启，第一电压端V1的高电平经第九晶体管M9传输至第一下拉节点PD1，将第一下拉节点PD1的电位上拉至高电平。在第一下拉节点PD1的控制下，第六晶体管M6开启，将第一信号输入端IN1的低电平传输至上拉节点PU，对上拉节点PU进行降噪；第十二晶体管M12开启，将第三电压端V3的低电平传输至第一信号输出端OUT1，对第一信号输出端OUT1进行降噪；第十三晶体管M13开启，将第二电压端V2的低电平传输至第二信号输出端OUT2，对第二信号输出端OUT2进行降噪。此时第二下拉节点PD2的电位依旧保持低电平，控制第七晶体管M7、第十八晶体管M18以及第十九晶体管M19截止。
在第一电压端V1输入低电平，第四电压端V4输入高电平的情况下，第十六晶体管M16在上拉节点PU低电平的控制下截止，第十四晶体管M14在第四电压端V4高电平的控制下开启，将高电平信号传输至第十五晶体管M15的栅极，控制第十五晶体管M15开启，第四电压端V4的高电平经第十五晶体管M15传输至第二下拉节点PD2，将第二下拉节点PD2的电位上拉至高电平。在第二下拉节点PD2的控制下，第七晶体管M7开启，将第一信号输入端IN1的低电平传输至上拉节点PU，对上拉节点PU进行降噪；第十八晶体管M18开启，将第三电压端V3的低电平传输至第一信号输出端OUT1，对第一信号输出端OUT1进行降噪；第十九晶体管M19开启，将第二电压端V2的低电平传输至第二信号输出端OUT2，对第二信号输出端OUT2进行降噪。此时第一下拉节点PD1的电位依旧保持低电平，控制第六晶体管M6、第十二晶体管M12以及第十三晶体管M13截止。
本发明实施例提供的位移寄存器单元的驱动方法，其有益效果与上述位移寄存器单元相同，此处不再赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种移位寄存器单元，其特征在于，包括：第一输入子电路、第二输入子电路、第一输出子电路以及第二输出子电路；
所述第一输入子电路，连接第一信号输入端以及上拉节点，用于在所述第一信号输入端的控制下，将所述第一信号输入端的信号传输至所述上拉节点；
所述第二输入子电路，连接第二信号输入端、所述第一信号输入端以及所述上拉节点，用于在所述第二信号输入端的控制下，将所述第一信号输入端的信号传输至所述上拉节点；
所述第一输出子电路，连接所述上拉节点、第一时钟信号端以及第一信号输出端，用于在所述上拉节点的控制下，将所述第一时钟信号端的信号传输至所述第一信号输出端；
所述第二输出子电路，连接所述上拉节点、第二时钟信号端以及第二信号输出端，用于在所述上拉节点的控制下，将所述第二时钟信号端的信号传输至所述第二信号输出端。
2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括复位子电路，所述复位子电路连接复位信号端、所述第一信号输入端以及所述上拉节点，用于在所述复位信号端的控制下，将所述第一信号输入端的信号传输至所述上拉节点。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第一降噪子电路；
所述第一降噪子电路，连接第一下拉节点、所述上拉节点以及所述第一信号输入端，用于在所述第一下拉节点的控制下，将所述第一信号输入端的信号传输至所述上拉节点。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二降噪子电路；
所述第二降噪子电路，连接第二下拉节点、所述上拉节点以及所述第一信号输入端，用于在所述第二下拉节点的控制下，将所述第一信号输入端的信号传输至所述上拉节点。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第一下拉控制子电路、第一下拉子电路和第二下拉子电路；
所述第一下拉控制子电路，连接所述上拉节点、第一电压端、第二电压端以及第一下拉节点，用于对所述第一下拉节点的电平进行控制；
所述第一下拉子电路，连接第一下拉节点、所述第一信号输出端以及第三电压端，用于在所述第一下拉节点的控制下，将所述第三电压端的信号传输至所述第一信号输出端；
所述第二下拉子电路，连接所述第一下拉节点、所述第二信号输出端及所述第二电压端，用于在所述第一下拉节点的控制下，将所述第二电压端的信号传输至所述第二信号输出端。
6.根据权利要求5所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二下拉控制子电路、第三下拉子电路和第四下拉子电路；
所述第二下拉控制子电路，连接所述上拉节点、第四电压端、所述第二电压端以及第二下拉节点，用于对所述第二下拉节点的电平进行控制；
所述第三下拉子电路，连接第二下拉节点、所述第一信号输出端以及第三电压端，用于在所述第二下拉节点的控制下，将所述第三电压端的信号传输至所述第一信号输出端；
所述第四下拉子电路，连接所述第二下拉节点、所述第二信号输出端及所述第二电压端，用于在所述第二下拉节点的控制下，将所述第二电压端的信号传输至所述第二信号输出端。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入子电路包括第一晶体管，所述第一晶体管的栅极连接所述第一信号输入端，所述第一晶体管的第一极连接所述第一信号输入端，所述第一晶体管的第二极连接所述上拉节点；
所述第二输入子电路包括第二晶体管，所述第二晶体管的栅极连接所述第二信号输入端，所述第二晶体管的第一极连接所述上拉节点，所述第二晶体管的第二极连接所述第一信号输入端；
所述第一输出子电路包括第三晶体管和存储电容，所述第三晶体管的栅极连接所述上拉节点，所述第三晶体管的第一极连接所述第一时钟信号端，所述第三晶体管的第二极连接所述第一信号输出端；所述存储电容的第一端连接所述上拉节点和所述第三晶体管的栅极，所述存储电容的第二端连接所述第三晶体管的第二极和所述第一信号输出端；
所述第二输出子电路包括第四晶体管，所述第四晶体管的栅极连接所述上拉节点和所述存储电容的第一端，所述第四晶体管的第一极连接所述第二时钟信号端，所述第四晶体管的第二极连接所述第二信号输出端。
8.根据权利要求2所述的移位寄存器单元，其特征在于，所述复位子电路包括第五晶体管；
所述第五晶体管的栅极连接所述复位信号端，所述第五晶体管的第一极连接所述上拉节点，所述第五晶体管的第二极连接所述第一信号输入端。
9.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一降噪子电路包括第六晶体管；
所述第六晶体管的栅极连接所述第一下拉节点，所述第六晶体管的第一极连接所述上拉节点，所述第六晶体管的第二极连接所述第一信号输入端。
10.根据权利要求4所述的移位寄存器单元，其特征在于，所述第二降噪子电路包括第七晶体管；
所述第七晶体管的栅极连接所述第二下拉节点，所述第七晶体管的第一极连接所述上拉节点，所述第七晶体管的第二极连接所述第一信号输入端。
11.根据权利要求5所述的移位寄存器单元，其特征在于，所述第一下拉控制子电路包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管；
所述第八晶体管的栅极连接所述第一电压端，所述第八晶体管的第一极连接所述第一电压端，所述第八晶体管的第二极连接所述第九晶体管的栅极和所述第十晶体管的第一极；
所述第九晶体管的栅极还连接所述第十晶体管的第一极，所述第九晶体管的第一极连接所述第一电压端，所述第九晶体管的第二极连接所述第一下拉节点；
所述第十晶体管的栅极连接所述上拉节点，所述第十晶体管的第二极连接所述第二电压端；
所述第十一晶体管的栅极连接所述上拉节点，所述第十一晶体管的第一极连接所述第一下拉节点，所述十一晶体管的第二极连接所述第二电压端；
所述第一下拉子电路包括第十二晶体管，所述第二下拉子电路包括第十三晶体管；
所述第十二晶体管的栅极连接所述第一下拉节点，所述第十二晶体管的第一极连接所述第一信号输出端，所述第十二晶体管的第二极连接所述第三电压端；
所述第十三晶体管的栅极连接所述第一下拉节点，所述第十三晶体管的第一极连接所述第二信号输出端，所述第十三晶体管的第二极连接所述第二电压端。
12.根据权利要求6所述的移位寄存器单元，其特征在于，所述第二下拉控制子电路包括第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管；
所述第十四晶体管的栅极连接所述第四电压端，所述第十四晶体管的第一极连接所述第四电压端，所述第十四晶体管的第二极连接所述第十五晶体管的栅极和所述第十六晶体管的第一极；
所述第十五晶体管的栅极还连接所述第十六晶体管的第一极，所述第十五晶体管的第一极连接所述第四电压端，所述第十五晶体管的第二极连接所述第二下拉节点；
所述第十六晶体管的栅极连接所述上拉节点，所述第十六晶体管的第二极连接所述第二电压端；
所述第十七晶体管的栅极连接所述上拉节点，所述第十七晶体管的第一极连接所述第二下拉节点，所述第十七晶体管的第二极连接所述第二电压端；
所述第三下拉子电路包括第十八晶体管，所述第四下拉子电路包括第十九晶体管；
所述第十八晶体管的栅极连接所述第二下拉节点，所述第十八晶体管的第一极连接所述第一信号输出端，所述第十八晶体管的第二极连接所述第三电压端；
所述第十九晶体管的栅极连接所述第二下拉节点，所述第十九晶体管的第一极连接所述第二信号输出端，所述第十九晶体管的第二极连接所述第二电压端。
13.一种栅极驱动电路，其特征在于，包括至少两级级联的如权利要求1-12任一项所述的移位寄存器单元；
第一级移位寄存器单元的第一信号输入端与起始信号端相连接；
除了所述第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端与其上一级移位寄存器单元的第二信号输出端相连接；
除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输入端与其下一级移位寄存器单元的第二信号输出端相连接；
所述最后一级移位寄存器单元的第二信号输入端连接所述起始信号端或者初始化信号端。
14.一种显示装置，其特征在于，包括权利要求13所述的栅极驱动电路。
15.一种用于驱动权利要求1-12任一项所述的移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元的驱动方法包括：
输入阶段：
在第一信号输入端的控制下，第一输入子电路将所述第一信号输入端的开启信号传输至上拉节点；
第一输出阶段：
在所述上拉节点的控制下，所述第一输出子电路将所述第一时钟信号端的开启信号传输至所述第一信号输出端，所述第一信号输出端输出栅极扫描开启信号；所述第二输出子电路将所述第二时钟信号端的开启信号传输至所述第二信号输出端，所述第二信号输出端输出开启信号；
第二输出阶段：
在所述上拉节点的控制下，所述第一输出子电路将所述第一时钟信号端的截止信号传输至所述第一信号输出端，所述第一信号输出端输出栅极扫描关闭信号；所述第二输出子电路将所述第二时钟信号端的所述开启信号传输至所述第二信号输出端，所述第二信号输出端输出开启信号；
下拉阶段：
在第二信号输入端的控制下，第二输入电路将所述第一信号输入端的截止传输至所述上拉节点，控制所述第一输出子电路和所述第二输出子电路关闭。
16.根据权利要求15所述的移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元包括复位子电路，所述移位寄存器单元的驱动方法还包括：
复位阶段：
在复位信号端的控制下，所述复位子电路将所述第一信号输入端的所述截止信号传输所述上拉节点，控制所述第一输出子电路和所述第二输出子电路关闭。
17.根据权利要求15所述的移位寄存器单元的驱动方法，其特征在于，
所述移位寄存器单元包括第一降噪子电路，所述下拉阶段还包括：
在第一下拉节点的控制下，所述第一降噪子电路将所述第一信号输入端的所述截止信号传输至所述上拉节点；
或者，
所述移位寄存器单元包括第一降噪子电路和第二降噪子电路，所述下拉阶段还包括：
在第一下拉节点的控制下，所述第一降噪子电路将所述第一信号输入端的所述截止信号传输至所述上拉节点；或者，在第二下拉节点的控制下，所述第二降噪子电路将所述第一信号输入端的所述截止信号传输至所述上拉节点。
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