CN103617775B - 移位寄存器单元、栅极驱动电路及显示器 - Google Patents

Abstract

本申请公开了一种移位寄存器单元、栅极驱动电路及显示器，其中移位寄存器单元包括：第一时钟信号输入端，第四时钟信号输入端，脉冲信号输入端，信号输出端，驱动模块，充放电模块，低电平维持模块和低电平维持使能模块。本申请利用多相时钟信号的交叠，减少低电平维持使能模块的TFT的正电压偏置占空比，引进低电平维持使能模块的TFT的负电压偏置时间；于是减少低电平维持使能模块的阈值电压漂移，提高下拉电路的稳定性。采用本申请的移位寄存器单元构成的栅极驱动电路与像素TFT一起制作于显示面板上，减少了显示面板的外部引脚以及外围芯片的数量，提高了集成化程度。

Description

移位寄存器单元、栅极驱动电路及显示器

技术领域

本申请涉及一种显示器，尤其涉及一种显示器的栅极驱动电路及移位寄存器单元。

背景技术

基于薄膜晶体管(TFT)的平板显示技术(FPD)是当今显示技术的主流。长期以来，屏上系统集成(SystemonPanel,SOP)一直是平板显示领域追求的一个目标。在SOP面板中，显示器周边驱动电路与TFT驱动阵列集成在同一块基板上。相比于采用常规的外置式驱动电路的面板，SOP显示面板上具有如下优点：(1)行、列驱动芯片数量少；(2)行、列驱动芯片与显示面板连接线数量少；(3)显示面板的边框更窄，显示模组将会更加紧凑、美观；(4)可减少引线间的节距对高分辨率显示器实现的限制；(5)显示器的后道封装工序减少。由于SOP的这些优点，显示器的制造成本可大幅度地降低，同时显示器的可靠性将得到提高。

TFT集成的移位寄存器作为SOP的实现中不可缺少的一部分，其主要作用是产生用于行/列驱动电路的所需的移位脉冲信号。对其有两个重要要求：快速度和高稳定性。研究者已经普遍认识到采用栅极电压自举的方式可以增加驱动TFT的驱动能力，克服驱动TFT的阈值电压损失等问题。另一方面，随着TFT技术的进步，尤其是氧化物TFT技术的成熟，器件的迁移率在不断地提高。现在TFT集成的移位寄存器电路的速度已经基本满足SOP的要求。

然而现有的TFT移位寄存器仍然不够稳定。在长时间的电压应力作用之后，TFT可能发生电学特性的漂移，主要表现为阈值电压的漂移。这是由于栅介质层的电荷俘获或者有源层以及沟道层与栅介质层界面处产生了陷阱态。于是，移位寄存器的低电平维持电路性能发生退化甚至失效。低电平维持电路一般分为两个部分：低电平维持使能部分和低电平维持部分，其中低电平维持使能部分产生低电平维持部分所需要的使能信号，使得低电平维持部分的TFT能够将输出节点稳定于低电平电压V_L。传统的低电平维持使能电路部分采用的是二极管连接截取时钟信号的高电压部分，于是低电平维持TFT在时钟信号为高电平时被打开，将输出节点耦合到低电平。而且，在时钟信号变成低电平的时候，还需要额外的TFT关闭低电平维持TFT。但是二极管连接的TFT有可能发生V_T漂移，而且当这些TFT的V_T漂移以后，将造成低电平维持TFT的高电平不足，于是低电平维持失效，驱动使能节点或者输出节点处于悬浮状态。

为了改善上述情况，有一种方式是用电容代替二极管连接的TFT，利用电容耦合的方式在时钟信号为高电平时将低电平维持TFT的栅极电压抬高。由于电容的特性相对稳定，所以低电平维持TFT的栅极电位在低电平维持阶段相对稳定。但是，低电平维持TFT的栅极节点上的电容量一般较大，为了将该节点的电位耦合到一定的值，于是要求较大的耦合电容。这不仅会占据较大的版图面积，而且也将增加外围线路的负载和总功耗。因此，以上两种方式均存在各自的困难和不足，设计新的TFT移位寄存器电路，提高其稳定性仍然是一个亟待解决的问题。

发明内容

本申请提供一种结构精简、稳定性高的移位寄存器单元，并采用该移位寄存器单元实现集成栅极驱动电路及显示器的设计。

根据本申请的第一方面，提供第一种移位寄存器单元，包括：

第一时钟信号输入端，用于输入第一时钟信号；

第四时钟信号输入端，用于输入第四时钟信号；

脉冲信号输入端，用于输入脉冲信号；

信号输出端，用于输出脉冲驱动信号；

低电平端，用于输入低电平；

驱动模块，所述驱动模块连接于第一时钟信号输入端和信号输出端之间，在其驱动使能控制端充电获得驱动电压后，将第一时钟信号传送到信号输出端，当第一时钟信号为高电平时，驱动模块对所述信号输出端上拉；当第一时钟信号为低电平时，驱动模块对信号输出端下拉；

充放电模块，所述充放电模块分别与脉冲信号输入端、第四时钟信号输入端以及驱动模块驱动使能控制端信号连接，响应脉冲信号输入端输入的脉冲信号，给驱动模块的驱动使能控制端充电提供驱动电压，还用于在放电阶段，响应第四时钟高电平信号将驱动模块驱动使能控制端放电；

低电平维持使能模块，所述低电平维持使能模块包括第四晶体管和第五晶体管；所述第四晶体管的控制极耦合到第四时钟信号输入端，用于输入第四时钟信号，所述第五晶体管的控制极用于输入第二时钟信号；所述第四晶体管的第一极和所述第五晶体管的第一极分别耦合到第一时钟信号输入端，用于输入第一时钟信号；所述第四晶体管的第二极和所述第五晶体管的第二极分别耦合到低电平维持使能端，用于向所述低电平维持使能端输出低电平维持使能信号；在第二时钟信号或第四时钟信号为高电平的情况下，当第一时钟信号为高电平时，低电平维持使能端输出高电平；

低电平维持模块，所述低电平维持模块连接于信号输出端和低电平端之间，并耦合到低电平维持使能端，在低电平维持使能端输出高电平的控制下，将所述信号输出端耦合到低电平端，维持信号输出端的低电平；

所述第二时钟信号和所述第四时钟信号信号互补。

根据本申请的第二方面，提供第二种移位寄存器单元，包括：

成对的移位寄存器子单元，所述各移位寄存器子单元的电路结构相同，移位寄存器子单元包括：

第一时钟信号输入端，用于输入第一时钟信号；

第四时钟信号输入端，用于输入第四时钟信号；

脉冲信号输入端，用于输入脉冲信号；

信号输出端，用于输出脉冲驱动信号；

低电平端，用于输入低电平；

驱动模块，所述驱动模块连接于第一时钟信号输入端和信号输出端之间，在其驱动使能控制端充电获得驱动电压后，将第一时钟信号传送到信号输出端，当所述第一时钟信号为高电平时，驱动模块对所述信号输出端上拉；当第一时钟信号为低电平时，驱动模块对信号输出端下拉；

充放电模块，所述充放电模块分别与脉冲信号输入端、第四时钟信号输入端以及所述驱动模块驱动使能控制端信号连接，用于从脉冲信号输入端输入脉冲信号，给所述驱动模块驱动使能控制端充电提供驱动电压，还用于在放电阶段，从第四时钟信号输入端获取高电平信号，将所述驱动模块驱动使能控制端放电；

低电平维持使能模块，所述低电平维持使能模块包括第四晶体管和第五晶体管；所述第四晶体管的控制极用于输入第三扩展时钟信号，所述第五晶体管的控制极用于输入第四扩展时钟信号。所述第四晶体管的第二极和所述第五晶体管的第二极分别耦合到低电平维持使能端，用于向所述低电平维持使能端输出低电平维持使能信号；

低电平维持模块，所述低电平维持模块信号输出端和低电平端之间，并耦合到低电平维持使能端，在低电平维持使能端输出高电平的控制下，将所述信号输出端耦合到低电平端，维持信号输出端的低电平；

其中，成对的移位寄存器子单元中的第一子单元的第四晶体管的第一极和第五晶体管的第一极分别耦合到第一扩展时钟信号输入端，用于输入第一扩展时钟信号，在第三扩展时钟信号或第四扩展时钟信号为高电平的情况下，当第一扩展时钟信号为高电平时向低电平维持使能端AP输出高电平；成对的移位寄存器子单元中的第二子单元的第四晶体管的第一极和第五晶体管的第一极分别耦合到第二扩展时钟信号输入端，用于输入第二扩展时钟信号；在第三扩展时钟信号或第四扩展时钟信号为高电平的情况下，当第二扩展时钟信号为高电平时向低电平维持使能端BP输出高电平；

所述第一扩展时钟信号与所述第二扩展时钟信号周期相同且互补；

所述第三扩展时钟信号与所述第四扩展时钟信号周期相同且互补。

根据本申请的第三方面，本申请提供第一种栅极驱动电路，包括级联的上述移位寄存器单元。

根据本申请的第四方面，本申请提供一种显示器，包括：

由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；

数据驱动电路，为数据线提供数据信号；

和为所述栅极扫描线提供栅极驱动信号的上述栅极驱动电路。

本申请的有益效果是：一方面，驱动模块跟随第一时钟信号变化而改变，对信号输出端进行上拉或下拉，不需要额外增加元器件对输出端进行下拉，精简了电路结构，因此也降低了电路设计的复杂程度，版图占用面积较小。另一方面，在低电平维持阶段时，通过互补信号将输出端信号维持在低电平，采用本发明的技术方案，降低了低电平维持使能模块的占空比，对应地，阈值电压漂移减少，其特性更稳定。

采用本申请提供的第二种移位寄存器单元，在输出端口的电压上拉和下拉阶段，成对的子单元电路都有贡献，这能够减少输出端口电压的上升和下降时间。

本申请还采用上述移位寄存器单元构成栅极驱动电路，与像素TFT一起制作于显示面板上。通过采用集成栅极驱动电路，减少了显示面板的外部引脚以及外围芯片的数量，提高了集成化程度。

附图说明

图1为本发明实施例1中的移位寄存器单元电路图；

图2为本发明实施例1中的移位寄存器单元另一种电路图；

图3为本发明实施例1中的移位寄存器单元时序图；

图4-a为本发明实施例2中的移位寄存器单元一子单元电路图；

图4-b为本发明实施例2中的移位寄存器单元另一子单元电路图；

图5为本发明实施例3中一种栅极驱动电路的结构框图；

图6为本发明实施例3中栅极驱动电路的时序图；

图7为本发明实施例4中的一种栅极驱动电路结构框图，其中：

图7-a为栅极驱动电路采用图4-a所示子单元电路的一侧，

图7-b为栅极驱动电路采用图4-b所示子单元电路的一侧；

图8为本发明实施例5中的一种显示器电路结构框图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。

首先对一些术语进行说明：

本申请中的晶体管可以为双极型晶体管或场效应晶体管。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极；当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极。显示器中的晶体管通常为一种场效应晶体管：薄膜晶体管(TFT)。下面以晶体管为场效应晶体管为例对本申请做详细的说明，在其它实施例中晶体管也可以是双极型晶体管。

实验结果表明，低电平维持模块的TFT若偏置于低占空比(dutyratio)的交替导通状态，则其阈值电压漂移较少，电路特性较为稳定；尤其是当低电平维持模块TFT的偏压频率较低时，其特性漂移更少。另一方面，低电平维持使能模块的稳定性较为关键。若低电平维持使能模块的稳定性欠佳，则长时间工作之后，低电平维持模块TFT的工作电压降低，于是低电平维持模块TFT的导通能力劣化，TFT移位寄存器单元的低电平维持能力不足。本发明的设计思路是：利用多相时钟信号的交叠，减少低电平维持使能模块的TFT的正电压偏置占空比，引进低电平维持使能模块的TFT的负电压偏置时间；于是减少低电平维持使能模块的阈值电压漂移，提高下拉电路的稳定性。

实施例1：

移位寄存器单元是实现栅极驱动电路非常重要的单元电路，如图1和图2所示，本实施例的移位寄存器单元包括充放电模块11、驱动模块12、低电平维持使能模块13和低电平维持模块14。

充放电模块11的信号输入端分别连接到脉冲信号输入端和第四时钟信号输入端，用于输入脉冲信号V_I1和第四时钟信号V_D；驱动模块12的时钟输入端连接到第一时钟信号输入端，输入第一时钟信号V_A，驱动模块12具有驱动使能控制端Q，充放电模块11的输出端连接到驱动模块12的驱动使能控制端Q，充放电模块11用于从脉冲信号输入端输入脉冲信号V_I1，给驱动模块12的驱动使能控制端Q充电提供驱动电压，驱动模块12的输出端连接到信号输出端V_O，通过信号输出端输出脉冲驱动信号V_O。驱动使能控制端Q获得驱动电压后，将第一时钟信号V_A传送到信号输出端V_O，当第一时钟信号V_A为高电平时，驱动模块12对信号输出端V_O上拉；当第一时钟信号V_A为低电平时，驱动模块12对信号输出端V_O下拉。脉冲驱动信号V_O为栅极驱动信号。充放电模块11还用于从第四时钟信号输入端获取第四时钟信号V_D的高电平信号，将驱动使能控制端Q放电。

低电平维持使能模块13包括第四晶体管T4、第五晶体管T5和低电平维持使能端P；第四晶体管T4的控制极耦合到第四时钟信号输入端，用于输入第四时钟信号V_D，第五晶体管T5的控制极用于输入第二时钟信号V_B；第四晶体管的第一极(例如漏极)和第五晶体管T5的第一极(例如漏极)分别耦合到第一时钟信号输入端，用于输入第一时钟信号；第四晶体管T4的第二极(例如源极)和第五晶体管T5的第二极(例如源极)分别耦合到低电平维持使能端P，用于向所述低电平维持使能端输P出低电平维持使能信号；在第二时钟信号V_B或第四时钟信号V_D为高电平的情况下，当第一时钟信号V_A为高电平时，低电平维持使能端P输出表征低电平维持使能的高电平；当然，当第一时钟信号V_A为低电平时，低电平维持使能端P输出低电平。

低电平维持模块14连接于信号输出端和低电平端之间，并耦合到低电平维持使能端P，低电平维持模块14还接收第三时钟信号V_C(在其它实施例中，也可以不用接收第三时钟信号V_C)，用于在移位寄存器单元处于非选通阶段时，将信号输出端V_O耦合到低电平端，维持信号输出端的低电平V_L。在本实施例中，低电平维持使能端P与第三时钟信号V_C交替产生低电平维持使能信号(在其它实施例中，也可以不需要第三时钟信号V_C)。

第二时钟信号V_B和第四时钟信号V_D信号互补；第一时钟信号V_A与第三时钟信号V_C信号互补。

在一具体实施例中，充放电模块11包括第一晶体管T1和第三晶体管T3；第一晶体管T1的控制极和第三晶体管T3的第一极(例如漏极)耦合到脉冲信号输入端，用于输入脉冲信号V_I1；第一晶体管T1的第二极(例如源极)和第三晶体管T3的第二极(例如源极)耦合到驱动使能控制端Q，用于给驱动使能控制端Q充电或放电；第三晶体管T3的控制极耦合到第四时钟信号输入端，用于输入第四时钟信号V_D。

在另一实施例中，第一晶体管T1的第一极(例如漏极)和第三晶体管T3的控制极耦合到脉冲信号输入端，用于输入脉冲信号V_I1；第一晶体管T1的第二极(例如源极)和第三晶体管T3的第二极(例如源极)耦合到驱动使能控制端Q，用于给驱动使能控制端Q充电或放电；第一晶体管T1的控制极和第三晶体管T3的第一极(例如漏极)耦合到第四时钟信号输入端，用于输入第四时钟信号V_D。

驱动模块12包括第二晶体管T2和电容C1；第二晶体管T2的控制极和电容C1的第一端耦合到驱动使能控制端Q；第二晶体管T2的第二极(例如源极)和电容C1的第二端耦合到信号输出端；第二晶体管T2的第一极(例如漏极)耦合到第一时钟信号输入端，用于输入第一时钟信号V_A。

低电平维持模块14包括第六晶体管T6和第七晶体管T7；第六晶体管T6的控制极和第七晶体管T7的第一极(例如漏极)分别耦合到信号输出端；第六晶体管T6的第一极(例如漏极)和第七晶体管T7的控制极分别耦合到低电平维持使能端P；第六晶体管T6的第二极(例如源极)和第七晶体管T7的第二极(例如源极)分别耦合到低电平端。本实施例中，进一步地，低电平维持模块14还包括第八晶体管T8，第八晶体管T8的控制极用于输入第三时钟信号V_C；第八晶体管T8的第一极(例如漏极)耦合到信号输出端，第二极(例如源极)耦合到低电平端。需要说明的是，在本实施例中，通过增加第八晶体管T8，利用第三时钟信号V_C与低电平维持使能端P输出的低电平维持使能信号共同工作，可以更可靠地将信号输出端耦合到低电平端，在其它实施例中也可以不包括第八晶体管T8。

本实施例中，时钟信号和脉冲信号满足如下关系：第二时钟信号V_B和第四时钟信号V_D信号互补；第一时钟信号V_A与第三时钟信号V_C信号互补。

V_A、V_B、V_C和V_D时钟周期相同，且第一时钟信号V_A和第二时钟信号V_B之间以及第一时钟信号V_A和第四时钟信号V_D之间分别有预设时间的交叠，T为时钟周期，且第二时钟信号V_B的高电平到来时间滞后于第一时钟信号V_A，第四时钟信号V_D的高电平到来时间超前于第一时钟信号V_A(例如T/2)。在本实施例中优选预设时间为T/2，则第二时钟信号V_B的高电平到来时间滞后于第一时钟信号V_AT/2，第四时钟信号V_D的高电平到来时间超前于第一时钟信号V_AT/2。在其它实施例中，预设时间也可以是T/3，T/4等。那么，脉冲信号V_I1与输出端V_O输出的脉冲驱动信号具有相同脉冲宽度T/2，且脉冲信号V_I1的高电平到来时间超前于输出端(V_O)输出的脉冲驱动信号，脉冲信号V_I1与输出端V_O输出的脉冲驱动信号的高电平时间具有T/4的时间长度的交叠，T为时钟周期。

为方便后续的描述，本实施例、后续实施例以及其它实施例中，假设各信号的高电平(高电位)值为V_H，低电平(低电位)值为V_L。

如图3所示为本实施例中移位寄存器单元的时序图。该移位寄存器单元的工作过程可以分为五个阶段：(1)预充电阶段，(2)上拉阶段，(3)下拉阶段，(4)放电阶段，(5)低电平维持阶段，下面将详细说明这五个阶段的工作过程。

(1)预充电阶段t1

在第一时钟信号V_A的高电平到来之前，脉冲信号V_I1通过耦合连接的第一晶体管T1和第三晶体管T3对驱动使能控制端Q进行充电的过程为预充电阶段。

预充电阶段，第一时钟信号V_A为低电平，脉冲信号V_I1和第四时钟信号V_D都为高电平，于是第一晶体管T1和第三晶体管T3被打开给驱动使能控制端Q进行充电，并将电荷存储于电容C1和第二晶体管T2的控制极(例如栅极)电容中。

预充电阶段结束时，第二晶体管T2在给负载充电之前被充分地打开。驱动使能控制端Q的电位被抬高到V_H-V_T，其中，V_T是第一晶体管T1或者第三晶体管T3的阈值电压。由于第二晶体管T2的源极和漏极都为低电平电压V_L，一般情况下，第二晶体管T2的栅极电压V_H-V_T大于第二晶体管T2的阈值电压V_T2，所以第二晶体管T2被打开。由于第一时钟信号V_A为低电平，所以本级栅脉冲驱动信号V_O被放电为低电位V_L。

(2)上拉阶段t2

第一时钟信号V_A变成高电平，并通过导通的第二晶体管T2信号对输出端进行充电，信号输出端脉冲驱动信号V_O最终上升到V_H的过程为上拉阶段。

上拉阶段，负载电容被第二晶体管T2充电上拉到高电平V_H。由于第二晶体管T2已经在预充电阶段被开启，因此将有一定的驱动电流从第一时钟信号V_A流出到信号输出端的负载电容。由于信号输出端的负载电容上充电电荷的累积，脉冲驱动信号V_O的电位将上升。由于V_O上升，第六晶体管T6将被导通，此时，低电平维持使能端P被耦合到低电平端，所以第七晶体管T7关断，防止输出端输出的脉冲驱动信号V_O被不期望地下拉。容易理解的是，对于包括第八晶体管T8的实施例中，由于第三时钟信号V_C与第一时钟信号V_A信号互补，在该阶段，第三时钟信号V_C为低电平，因此，第八晶体管T8不会开启，即信号输出端亦不会耦合至低电平端。

另一方面，由于第二晶体管T2已经在预充电阶段被打开，于是其栅极-漏极和栅极-源极之间都存在一定的电容，分别可以记为C_GD2和C_GS2。在第一时钟信号V_A跳变为高电平之前，在C_GD2上存储着一定的电荷，于是C_GD2所存储的电压为V_H-V_T。在上拉阶段，由于驱动使能控制端Q几乎处于悬浮状态，于是C_GD2上所存储的电荷保持守恒。根据电荷守恒原理，C_GD2上的电压差会按照与之级联的电容量而成比例地改变。总而言之，在第一时钟信号V_A的电压改变的前后，C_GD2上都有较大的电压差，平均起来看，C_GD2上的电压差近似可以认为是V_GD2。类似地可以分析C_GS2，容易发现在时钟信号V_A的电压改变的前后，C_GS2上也存在较大的电压差V_GS2。

于是，由于第一时钟信号V_A和输出节点V_O的电位上升，几乎处于悬浮状态的驱动使能控制端Q的电位会随之而上升。因此在上拉阶段，第二晶体管T2的栅极电位V_Q>V_A-V_T2(V_Q为第二晶体管T2的栅极电位)，所以第二晶体管T2将保持在线性工作区，信号输出端的电位V_O将被无电平损失地上拉到V_H。该过程被称为驱动使能控制端Q电压自举。

(3)下拉阶段t3

第一时钟信号V_A变为低电平，并通过导通的第二晶体管T2将信号输出端进行放电，信号输出端的电位最终下拉到低电平V_L的过程为下拉阶段。

下拉阶段，第四时钟信号V_D，脉冲信号V_I1是低电平，所以第一晶体管T1和第三晶体管T3被关断。而第二晶体管T2的栅极的电位仍然保持为悬浮态，所以第二晶体管T2在下拉阶段保持着开启的状态，并且此阶段第一时钟信号V_A为低电平，于是将信号输出端的输出脉冲信号V_O进行下拉至第一时钟信号V_A的低电平。

(4)放电阶段t4

第四时钟信号V_D为高电平，脉冲信号V_I1是低电平，驱动使能控制端Q的电荷被释放的过程为放电阶段。

放电阶段，由于第四时钟信号V_D为高电平，脉冲信号V_I1是低电平，所以第一晶体管T1关断，第三晶体管T3被开启，于是驱动使能控制端Q的电荷通过第三晶体管T3被释放。放电阶段结束时，由于驱动使能控制端Q的电荷被释放，因此第二晶体管T2被关断。

(5)低电平维持阶段t5

在信号输出端V_O电位下拉至低电平之后，该移位寄存器单元进入非选通状态；输出脉冲驱动信号V_O的电位必须稳定地维持在低电平V_L，以避免与栅极扫描线相连的开关晶体管或者数据驱动电路中的传输晶体管误导通，导致图像信息写入错误，这个过程为低电平维持阶段。

在放电阶段结束后，脉冲信号V_I1电位一直为低电平状态，在低电平维持阶段，时钟馈通效应会在本级栅驱动信号中带来噪声电压。所谓的时钟馈通效应指的是，当第一时钟信号V_A从低电平V_L跳变到高电平V_H，由于第二晶体管T2的栅-漏寄生电容C_GD的耦合，第二晶体管T2的栅极电位V_Q也相应地增加ΔV_Q，其中，ΔV_Q为第二晶体管T2的栅极电位V_Q的增加量。当ΔV_Q接近甚至大于第二晶体管T2的阈值电压V_T时，较大的泄露电流流过晶体管T2，给负载电容充电，本级栅驱动电压V_O出现噪声电压。

在本实施例中，通过移位寄存器单元中的低电平维持模块14和低电平维持使能模块13可有效抑制时钟馈通效应。

其一：在第一时钟信号V_A变成高电平之前，第四时钟信号V_D已经处于高电平状态，于是第三晶体管T3先于第一时钟信号V_A的高电平到来而被开启。于是，驱动使能控制端Q通过第三晶体管T3被耦合到脉冲信号V_I1(容易理解的是，脉冲信号V_I1一般为前一级的栅极驱动电路的输出)。由于前一级栅极驱动电路的输出是被稳定地连接到低电平电压V_L，所以驱动使能控制端Q的电位能够被稳定在低电平电压V_L上。于是减少了第一时钟信号V_A的跳变对驱动使能控制端Q的电位的影响。

其二：本电路的低电平维持器件第七晶体管T7是在第一时钟信号V_A为高电平时，将信号输出端的耦合至低电平端。第一时钟信号V_A为高电平的前半段，第四时钟信号V_D也为高电平，于是第四晶体管T4被打开，低电平维持使能端P输出高电平；在第一时钟V_A高电平的后半段，第二时钟信号V_B为高电平，于是第五晶体管T5被打开，低电平维持使能端P输出高电平。总之，在第一时钟V_A为高电平时，低电平维持使能模块13的低电平维持使能端P输出高电平电压信号，于是在第一时钟信号V_A为高电平时，第七晶体管T7被打开，信号输出端可以被稳定地耦合至低电平端。

在低电平维持阶段，在第一时钟信号V_A低电平的前半段，第二时钟信号V_B为高电平，于是第五晶体管T5被打开，低电平维持使能端P输出低电平；在第一时钟信号V_A低电平的后半段，第四时钟信号V_D为高电平，于是第四晶体管T4被打开，低电平维持使能端P输出低电平。总之，在第一时钟V_A为低电平时，低电平维持使能模块13的低电平维持使能端P输出低电平电压信号。

从以上分析可知，低电平维持使能模块13的第四晶体管T4和第五晶体管T5只有25％的时间处于正压偏置；25％的时间处于实际的负压偏置；50％的时间处于零偏置。于是，这种方式下，第四晶体管T4和第五晶体管T5的稳定性将极大地提升，移位寄存器单元的低电平维持模块能够稳定地获得高电平驱动电压。

对于包括第八晶体管T8的实施例中：

由于第三时钟信号V_C与第一时钟信号V_A信号互补，因此，当第一时钟信号V_A为低电平时，第三时钟信号V_C为高电平，此时第八晶体管T8被导通，于是，在V_A为低电平时，信号输出端可以通过第八晶体管T8稳定地耦合至低电平端。第一维持单元141和第二维持单元142分别是在第一时钟信号V_A为高电平和低电平阶段，将信号输出端耦合至低电平端，防止其处于悬浮状态。

实施例2：

如图4所示为第二种移位寄存器单元实施例的电路图，本实施例的移位寄存器单元包括成对的子单元电路，其中一个子单元电路如图4-a所示，包括：驱动模块A12，充放电模块A11，低电平维持模块A14和低电平维持使能模块A13；另一个子单元电路如图4-b所示，包括：驱动模块B12，充放电模块B11，低电平维持模块B14和低电平维持使能模块B13。二者不同之处仅在于，低电平维持使能模块A13的信号输入包括第一扩展时钟信号ECK1，而低电平维持使能模块B13相应端口的信号输入则为与第一扩展时钟信号ECK1互补的第二扩展时钟信号ECK2。

充放电模块A11、B11的信号输入端分别连接到脉冲信号输入端和第四时钟信号输入端，用于输入脉冲信号V_I1和第四时钟信号V_D；驱动模块A12、B12的时钟输入端连接到第一时钟信号输入端，输入第一时钟信号V_A，驱动模块A12、B12具有驱动使能控制端AQ、BQ，充放电模块A11、B11的输出端连接到驱动模块A12、B12的驱动使能控制端AQ、BQ，充放电模块A11、B11用于从脉冲信号输入端输入脉冲信号V_I1，给驱动模块A12、B12的驱动使能控制端AQ、BQ充电提供驱动电压，驱动模块A12、B12的输出端连接到信号输出端V_O，通过信号输出端输出脉冲驱动信号V_O。驱动使能控制端AQ、BQ获得驱动电压后，将第一时钟信号V_A传送到信号输出端V_O，当第一时钟信号V_A为高电平时，驱动模块A12、B12对信号输出端V_O上拉；当第一时钟信号V_A为低电平时，驱动模块A12、B12对信号输出端V_O下拉。脉冲驱动信号V_O为栅极驱动信号。充放电模块A11、B11还用于从第四时钟信号输入端获取第四时钟信号V_D的高电平信号，将驱动使能控制端AQ、BQ放电。

低电平维持使能模块A13、B13各自包括第四晶体管T4、第五晶体管T5和低电平维持使能端AP、BP；第四晶体管T4的控制极用于输入第三扩展时钟信号ECKA，第五晶体管T5的控制极用于输入第四扩展时钟信号ECKB；第四晶体管T4的第二极(例如源极)和第五晶体管T5的第二极(例如源极)分别耦合到低电平维持使能端AP、BP，用于向所述低电平维持使能端AP、BP输出低电平维持使能信号。低电平维持使能模块A13中，第四晶体管的第一极(例如漏极)和第五晶体管T5的第一极(例如漏极)分别耦合到第一扩展时钟信号输入端，用于输入第一扩展时钟信号ECK1；低电平维持使能模块B13中，第四晶体管T5的第一极(例如漏极)和第五晶体管T5的第一极(例如漏极)分别耦合到第二扩展时钟信号输入端，用于输入第二扩展时钟信号ECK2。在第三扩展时钟信号ECKA或第四扩展时钟信号ECKB为高电平的情况下，当第一扩展时钟信号ECK1、第二扩展时钟信号ECK2为高电平时，低电平维持使能端AP、BP输出表征低电平维持使能的高电平；当然，当第一扩展时钟信号ECK1、第二扩展时钟信号ECK2为低电平时，低电平维持使能端AP、BP输出低电平。

低电平维持模块A14、B14连接于信号输出端和低电平端之间低电平维持模块A14、B14还接收第三时钟信号V_C(在其它实施例中，也可以不用接收第三时钟信号V_C)，用于在移位寄存器单元处于非选通阶段时，将信号输出端V_O耦合到低电平端，维持信号输出端的低电平V_L。在本实施例中，低电平维持使能端AP、BP与第三时钟信号V_C交替产生低电平维持使能信号(在其它实施例中，也可以不需要第三时钟信号V_C)。

在一具体实施例中，充放电模块A11、B11各自包括第一晶体管T1和第三晶体管T3；第一晶体管T1的控制极和第三晶体管T3的第一极(例如漏极)分别耦合到脉冲信号输入端，用于输入脉冲信号V_I1；第一晶体管T1的第二极(例如源极)和第三晶体管T3的第二极(例如源极)分别耦合到驱动使能控制端AQ、BQ，用于给驱动使能控制端AQ、BQ充电或放电；第三晶体管T3的控制极耦合到第四时钟信号输入端，用于输入第四时钟信号V_D。

在另一实施例中，第一晶体管T1的第一极(例如漏极)和第三晶体管T3的控制极分别耦合到脉冲信号输入端，用于输入脉冲信号V_I1；第一晶体管T1的第二极(例如源极)和第三晶体管T3的第二极(例如源极)分别耦合到驱动使能控制端AQ、BQ，用于给驱动使能控制端AQ、BQ充电或放电；第一晶体管T1的控制极和第三晶体管T3的第一极(例如漏极)分别耦合到第四时钟信号输入端，用于输入第四时钟信号V_D。

驱动模块A12、B12各自包括第二晶体管T2和电容C1；第二晶体管T2的控制极和电容C1的第一端分别耦合到驱动使能控制端AQ、BQ；第二晶体管T2的第二极(例如源极)和电容C1的第二端分别耦合到信号输出端V_O；第二晶体管T2的第一极(例如漏极)耦合到第一时钟信号输入端，用于输入第一时钟信号V_A。

低电平维持模块A14、B14各自包括第六晶体管T6和第七晶体管T7；第六晶体管T6的控制极和第七晶体管T7的第一极(例如漏极)分别耦合到信号输出端；第六晶体管T6的第一极(例如漏极)和第七晶体管T7的控制极分别耦合到低电平维持使能端AP、BP；第六晶体管T6的第二极(例如源极)和第七晶体管T7的第二极(例如源极)分别耦合到低电平端，在低电平维持使能端AP、BP高电平的情况下，第七晶体管T7被导通将信号输出端耦合至低电平端。本实施例中，进一步地，低电平维持模块A14、B14还包括第八晶体管T8，第八晶体管T8的控制极用于输入第三时钟信号V_C；第八晶体管T8的第一极(例如漏极)耦合到信号输出端，第二极(例如源极)耦合到低电平端。在其它实施例中也可以不包括第八晶体管T8。

本实施例中，第二时钟信号V_B和第四时钟信号V_D信号互补；第一时钟信号V_A与第三时钟信号V_C信号互补。本实施例中扩展时钟信号满足如下关系：第一扩展时钟信号ECK1和第二扩展时钟信号ECK2具有相同的周期T1，且互补，优选占空比为50％；第三扩展时钟信号ECKA和第四扩展时钟信号ECKB具有相同的周期，优选为T1/2，T1为第一扩展时钟信号ECK1的时钟周期，且互补，优选占空比为50％。

本实施例移位寄存器单元的工作过程同样可以分为五个阶段：(1)预充电阶段，(2)上拉阶段，(3)下拉阶段，(4)放电阶段，(5)低电平维持阶段，其中，预充电阶段、上拉阶段、下拉阶段及放电阶段与实施例一原理一致，在此不再赘述。本实施例与实施例1不同之处在于：

本实施例移位寄存器单元在低电平维持阶段，由于第三扩展时钟信号ECKA和第四扩展时钟信号ECKB互补，因此，在第一扩展时钟信号ECK1为高电平且第三扩展时钟信号ECKA为高电平时，低电平维持使能模块A13中的第四晶体管T4导通工作，低电平维持使能端AP输出高电平，导通低电平维持模块A14中的第七晶体管T7，将信号输出端耦合至低电平端，此时第四扩展时钟信号ECKB为低电平，因此第五晶体管T5关闭休息；在第一扩展时钟信号ECK1为高电平且第四扩展时钟信号ECKB为高电平时，低电平维持使能模块A13中的第五晶体管T5导通工作，低电平维持使能端AP输出高电平，导通低电平维持模块A14中的第七晶体管T7，将信号输出端耦合至低电平端，此时第三扩展时钟信号ECKA为低电平，因此第四晶体管T4关闭休息。因此，在第一扩展时钟信号ECK1为高电平时，低电平维持使能模块A13中的低电平维持使能端AP能够稳定地输出高电平。并且由于第一扩展时钟信号ECK1和第二扩展时钟信号ECK2互补，所以当低电平维持使能模块A13和低电平维持模块A14工作时，低电平维持使能模块B13和低电平维持模块B14处于休息状态。反之，当第二扩展时钟信号ECK2为高电平时，低电平维持使能模块B13和低电平维持模块B14工作，低电平维持使能模块A13和低电平维持模块A14处于休息状态，原理同上，在此不再赘述。

容易理解的是，将第一扩展时钟信号ECK1，第二扩展时钟信号ECK2，第三扩展时钟信号ECKA和第四扩展时钟信号ECKB的频率设置低于第一时钟信号V_A和第四时钟信号V_D，即可实现低频低电平维持，低电平维持使能模块A13、B13中的第四晶体管T4和第五晶体管T5，以及低电平维持模块A14、B14的第七晶体管T7的漂移量更少，电学特性都更加地稳定。

值得一提的是，对于移位寄存器单元子单元电路，除了低电平维持使能模块和低电平维持模块有别外，其它模块相对于栅极驱动电路是完全相同的，于是，在信号输出端的脉冲驱动信号V_O的上拉以及下拉阶段，两个子单元电路都有贡献，这还能减少信号输出端脉冲驱动信号V_O的上升和下降时间。

实施例3：

如图5所示为本发明公开的一种栅极驱动电路的结构框图，栅极驱动电路包括移位寄存器，此移位寄存器采用N+1级串联的如上述实施例1所述的移位寄存器单元，其中N为正整数。栅极驱动电路还包括第一时钟线line1、第二时钟线line2、第三时钟线line3、第四时钟线line4、总公共地线L-V_L以及启动信号线STV。其中，第1级到第N级驱动电路单元信号输出端为像素阵列提供栅极驱动信号V_G ¹～V_G ^N，且V_G ¹～V_G ^N分别各自耦合至自身下一级移位寄存器单元的脉冲信号输入端，用于启动下一级的移位寄存器单元；第N+1级为附加级，V_G ^N+1返回第1级移位寄存器单元脉冲信号输入端，用于循环启动第1级移位寄存器单元。

启动信号线STV连接到第1级移位寄存器单元的脉冲信号输入端。总公共地线L-V_L耦合至各级移位寄存器单元的低电平端，为各级移位寄存器单元传输低电平信号V_L。第一时钟线line1和第三时钟线line3传输互补的时钟信号，第二时钟线line2和第四时钟线line4传输互补的时钟信号；该四路时钟线所传输的时钟信号周期相同，占空比均优选为50％。第二时钟线line2传输的时钟信号高电平到来时间滞后于第一时钟线line1所传输的时钟信号的高电平，且有T/2时间的交叠，T为时钟周期；第四时钟线line4传输的时钟信号的高电平到来时间超前于第一时钟线line1所传输时钟信号的高电平，且有T/2时间的交叠，T为时钟周期。其中，第4n-3级移位寄存器单元的第一时钟信号输入端耦合到第一时钟线line1，第4n-3级移位寄存器单元的第五晶体管T5的控制极耦合到第二时钟线line2，第4n-3级移位寄存器单元的第八晶体管T8的控制极耦合到第三时钟线line3，第4n-3级移位寄存器单元的第四时钟信号输入端耦合到第四时钟线line4；

第4n-2级移位寄存器单元的第一时钟信号输入端耦合到第二时钟线line2，第4n-2级移位寄存器单元的第五晶体管T5的控制极耦合到第三时钟线line3，第4n-2级移位寄存器单元的第八晶体管T8的控制极耦合到第四时钟线line4，第4n-2级移位寄存器单元的第四时钟信号输入端耦合到第一时钟线line1；

第4n-1级移位寄存器单元的第一时钟信号输入端耦合到第三时钟线line3，第4n-1级移位寄存器单元的第五晶体管T5的控制极耦合到第四时钟线line4，第4n-1级移位寄存器单元的第八晶体管T8的控制极耦合到第一时钟线line1，第4n-1级移位寄存器单元的第四时钟信号输入端耦合到第二时钟线line2；

第4n级移位寄存器单元的第一时钟信号输入端耦合到第四时钟线line4，第4n级移位寄存器单元的第五晶体管T5的控制极耦合到第一时钟线line1，第4n级移位寄存器单元的第八晶体管T8的控制极耦合到第二时钟线line2，第4n级移位寄存器单元的第四时钟信号输入端耦合到第三时钟线line3；

n为正整数。

其中，连接于第三时钟信号V_C的输入端用虚线表示，意为：在其它实施例中，各级移位寄存器单元中的低电平维持模块14若不采用第八晶体管T8，此时便不需要向第八晶体管T8的控制极传送时钟信号。

如图6所示为本实施例的栅极驱动电路的时序图。

假设显示器中像素阵列的行数为N行，每一行像素的扫描时间为T，则启动信号STV的高电平时间为T，周期为(N+2)*T；第一时钟线line1、第二时钟线line2、第三时钟线line3和第四时钟线line4所传输的第一时钟信号V_A、第二时钟信号V_B、第三时钟信号V_C和第四时钟信号V_D的时钟周期为2T。在本实施例公开的栅极驱动电路中，第1到第N级移位寄存器单元的信号输出端分别耦合至面板上的N条栅极扫描线，在启动信号线STV启动的情况下，第一时钟线line1、第二时钟线line2、第三时钟线line3和第四时钟线line4所传输的时钟信号的高电平依次到来时，栅极驱动信号V_G ¹～V_G ^N顺次输出高电平脉冲。

实施例4：

如图7-a和图7-b所示为本发明公开的另一种栅极驱动电路的结构框图，栅极驱动电路包括移位寄存器，此移位寄存器采用M+1级串联的如上述实施例2所述的移位寄存器单元，其中M为正整数。图7-a所示移位寄存器单元采用的为图4-a所示的移位寄存器单元子单元电路，图7-b所示移位寄存器单元采用的为图4-b所示的移位寄存器单元子单元电路。在本实施例中，各级移位寄存器单元中的低电平维持模块A14、B14未采用第八晶体管T8。

栅极驱动电路还包括第一时钟线line1、第二时钟线line2、第三时钟线line3、第四时钟线line4、第一扩展时钟线l-ECK1、第二扩展时钟线l-ECK2、第三扩展时钟线l-ECKA、第四扩展时钟线l-ECKB、总公共地线L-V_L以及启动信号线STV。其中，第1级到第M级驱动电路单元信号输出端为像素阵列提供栅极驱动信号V_G ¹～V_G ^M，且V_G ¹～V_G ^M分别各自耦合至自身下一级移位寄存器单元的脉冲信号输入端，用于启动下一级的移位寄存器单元；第M+1级为附加级，V_G ^M+1返回第1级移位寄存器单元脉冲信号输入端，用于循环启动第1级移位寄存器单元。

启动信号线STV连接到第1级移位寄存器单元的脉冲信号输入端。总公共地线L-V_L耦合至各级移位寄存器单元的低电平端，为各级移位寄存器单元传输低电平信号V_L。第一时钟线line1和第三时钟线line3传输互补的时钟信号，第二时钟线line2和第四时钟线line4传输互补的时钟信号；该四路时钟线所传输的时钟信号周期相同，占空比均优选为50％。第二时钟线line2传输的时钟信号高电平到来时间滞后于第一时钟线line1所传输的时钟信号的高电平，且有T/2时间的交叠，T为时钟周期；第四时钟线line4传输的时钟信号的高电平到来时间超前于第一时钟线line1所传输时钟信号的高电平，且有T/2时间的交叠，T为时钟周期；第一扩展时钟线l-ECK1和第二扩展时钟线l-ECK2传输互补的时钟信号，占空比均优选为50％；第三扩展时钟线l-ECKA和第四扩展时钟线l-ECKB传输互补的时钟信号，占空比均优选为50％；为了实现低电平维持使能模块A13、B13和低电平维持模块A14、B14低频工作，优选的，第一扩展时钟线l-ECK1和第二扩展时钟线l-ECK2以及第三扩展时钟线l-ECKA和第四扩展时钟线l-ECKB传输的时钟信号频率低于第一line1、第二line2、第三line3和第四时钟线line4所传输的时钟信号频率。

其中，第一扩展时钟线l-ECK1耦合到第一扩展时钟信号输入端，第二扩展时钟线l-ECK2耦合到第二扩展时钟信号输入端，第三扩展时钟线l-ECKA耦合到第四晶体管T4的控制极，第四扩展时钟线l-ECKB耦合到第五晶体管T5的控制极；

第一时钟线line1耦合到第4m-3级移位寄存器单元的第一时钟信号输入端，第二时钟线line2耦合到第4m-2级移位寄存器单元的第一时钟信号输入端，第三时钟线line3耦合到第4m-1级移位寄存器单元的第一时钟信号输入端，第四时钟线line4耦合到第4m级移位寄存器单元的第一时钟信号输入端，m为正整数；第四时钟线line4还耦合到第4m-3级移位寄存器单元的第四时钟信号输入端，第一时钟线line1还耦合到第4m-2级移位寄存器单元的第四时钟信号输入端，第二时钟线line2还耦合到第4m-1级移位寄存器单元的第四时钟信号输入端，第三时钟线line3还耦合到第4m级移位寄存器单元的第四时钟信号输入端，m为正整数。

同实施例3一致的是，在启动信号线STV启动的情况下，第一时钟线line1、第二时钟线line2、第三时钟线line3和第四时钟线line4所传输的时钟信号的高电平依次到来时，栅极驱动信号V_G ¹～V_G ^M顺次输出高电平脉冲。

实施例5：

如图8所示为本发明公开的一种显示器，包括显示面板100，显示面板100包括由多个二维像素构成的二维像素阵列，以及与每个像素相连的第一方向(例如横向)的多条栅极扫描线和第二方向(例如纵向)的多条数据线。像素阵列中的同一行像素均连接到同一条栅极扫描线，而像素阵列中的同一列像素则连接到同一条数据线。显示面板100可以是液晶显示面板、有机发光显示面板、电子纸显示面板等，而对应的显示装置可以是液晶显示器、有机发光显示器、电子纸显示器等。

栅极驱动电路200，栅极驱动电路200中栅极驱动单元电路的栅极扫描信号输出端耦合到显示面板100中与其对应的栅极扫描线，用于对像素阵列的逐行扫描，栅极驱动电路200可以通过焊接与显示面板100相连或者集成于显示面板100内。该栅极驱动电路200采用上述实施例提供的栅极驱动电路。

时序产生电路300，用于产生栅极驱动电路22所需的各种控制信号。

数据驱动电路400，用于产生图像数据信号，并将其输出到显示面板100中与其对应的数据线上，通过数据线传输到对应的像素单元内以实现图像灰度。

综上所述，本发明实施例的有益之处在于：

本发明提出了利用多相时钟信号的交叠，减少低电平维持使能模块的晶体管的正电压偏置占空比，引进低电平维持使能模块的晶体管的负电压偏置时间；于是减少低电平维持使能模块的晶体管的阈值电压漂移，提高低电平维持模块电路的稳定性；并且，低电平维持使能模块中的晶体管处于低占空比的工作状态，特性稳定，根据需要，也可以提供高频或低频信号进行低电平维持，且不需要增加电路的复杂程度。

电路结构简单，不需要额外增加给低电平维持模块进行栅极低电平维持，本发明电路只需较少的晶体管，占用版图面积小。

此外，采用本发明的移位寄存器单元结构，本发明公开了一种栅极驱动电路，并可以与像素阵列一起集成在显示面板上。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括：

第一时钟信号输入端，用于输入第一时钟信号(V_A)；

第四时钟信号输入端，用于输入第四时钟信号(V_D)；

脉冲信号输入端，用于输入脉冲信号(V_I1)；

信号输出端，用于输出脉冲驱动信号(V_O)；

低电平端，用于输入低电平(V_L)；

驱动模块(12)，所述驱动模块(12)连接于第一时钟信号输入端和信号输出端之间，在其驱动使能控制端(Q)充电获得驱动电压后，将第一时钟信号(V_A)传送到信号输出端，当所述第一时钟信号(V_A)为高电平时，驱动模块(12)对所述信号输出端上拉；当第一时钟信号(V_A)为低电平时，驱动模块(12)对信号输出端下拉；

充放电模块(11)，所述充放电模块(11)分别与脉冲信号输入端、第四时钟信号输入端以及所述驱动模块(12)驱动使能控制端(Q)信号连接，用于从脉冲信号输入端输入脉冲信号(V_I1)，给所述驱动模块(12)的驱动使能控制端(Q)充电提供驱动电压，还用于在放电阶段，从第四时钟信号输入端获取高电平信号，将所述驱动模块(12)驱动使能控制端(Q)放电；

低电平维持使能模块(13)，所述低电平维持使能模块(13)包括第四晶体管(T4)和第五晶体管(T5)；所述第四晶体管(T4)的控制极耦合到第四时钟信号输入端，用于输入第四时钟信号(V_D)，所述第五晶体管(T5)的控制极用于输入第二时钟信号(V_B)；所述第四晶体管(T4)的第一极和所述第五晶体管(T5)的第一极分别耦合到第一时钟信号输入端，用于输入第一时钟信号(V_A)；所述第四晶体管(T4)的第二极和所述第五晶体管(T5)的第二极分别耦合到低电平维持使能端(P)，用于向所述低电平维持使能端(P)输出低电平维持使能信号；在第二时钟信号(V_B)或第四时钟信号(V_D)为高电平的情况下，当第一时钟信号(V_A)为高电平时，低电平维持使能端(P)输出高电平；

低电平维持模块(14)，所述低电平维持模块(14)连接于信号输出端和低电平端之间，并耦合到低电平维持使能端(P)，在低电平维持使能端(P)输出高电平的控制下，将所述信号输出端耦合到低电平端，维持信号输出端的低电平(V_L)；

所述第二时钟信号(V_B)和所述第四时钟信号(V_D)信号互补。

2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一(V_A)、第二(V_B)和第四时钟信号(V_D)时钟周期相同，且第一时钟信号(V_A)和第二时钟信号(V_B)之间以及第一时钟信号(V_A)和第四时钟信号(V_D)之间分别具有预设时间的交叠，且第二时钟信号(V_B)的高电平到来时间滞后于第一时钟信号(V_A)，第四时钟信号(V_D)的高电平到来时间超前于第一时钟信号(V_A)。

3.一种移位寄存器单元，其特征在于，包括成对的移位寄存器子单元，所述各移位寄存器子单元的电路结构相同，移位寄存器子单元包括：

第一时钟信号输入端，用于输入第一时钟信号(V_A)；

第四时钟信号输入端，用于输入第四时钟信号(V_D)；

脉冲信号输入端，用于输入脉冲信号(V_I1)；

信号输出端，用于输出脉冲驱动信号(V_O)；

低电平端，用于输入低电平(V_L)；

驱动模块(A12，B12)，所述驱动模块(A12，B12)连接于第一时钟信号输入端和信号输出端之间，在其驱动使能控制端(AQ，BQ)充电获得驱动电压后，将第一时钟信号(V_A)传送到信号输出端，当所述第一时钟信号(V_A)为高电平时，驱动模块(A12，B12)对所述信号输出端上拉；当第一时钟信号(V_A)为低电平时，驱动模块(A12，B12)对信号输出端下拉；

充放电模块(A11，B11)，所述充放电模块(A11，B11)分别与脉冲信号输入端、第四时钟信号输入端以及所述驱动模块(A12，B12)驱动使能控制端(AQ，BQ)信号连接，用于从脉冲信号输入端输入脉冲信号(V_I1)，给所述驱动模块(A12，B12)驱动使能控制端(AQ，BQ)充电提供驱动电压，还用于在放电阶段，从第四时钟信号输入端获取高电平信号，将所述驱动模块(A12，B12)驱动使能控制端(AQ，BQ)放电；

低电平维持使能模块(A13，B13)，所述低电平维持使能模块(A13)包括第四晶体管(T4)和第五晶体管(T5)；所述第四晶体管(T4)的控制极用于输入第三扩展时钟信号(ECKA)，所述第五晶体管(T5)的控制极用于输入第四扩展时钟信号(ECKB)；所述第四晶体管(T4)的第二极和所述第五晶体管(T5)的第二极分别耦合到低电平维持使能端(AP，BP)，用于向所述低电平维持使能端(AP，BP)输出低电平维持使能信号；

低电平维持模块(A14，B14)，所述低电平维持模块(A14，B14)信号输出端和低电平端之间，并耦合到低电平维持使能端(AP，BP)，在低电平维持使能端(AP，BP)输出高电平的控制下，将所述信号输出端耦合到低电平端，维持信号输出端的低电平(V_L)；

其中，成对的移位寄存器子单元中的第一子单元的第四晶体管(T4)的第一极和第五晶体管(T5)的第一极分别耦合到第一扩展时钟信号输入端，用于输入第一扩展时钟信号(ECK1)，在第三扩展时钟信号(ECKA)或第四扩展时钟信号(ECKB)为高电平的情况下，当第一扩展时钟信号(ECK1)为高电平时向低电平维持使能端(AP)输出高电平；成对的移位寄存器子单元中的第二子单元的第四晶体管(T4)的第一极和第五晶体管(T5)的第一极分别耦合到第二扩展时钟信号输入端，用于输入第二扩展时钟信号(ECK2)；在第三扩展时钟信号(ECKA)或第四扩展时钟信号(ECKB)为高电平的情况下，当第二扩展时钟信号(ECK2)为高电平时向低电平维持使能端(BP)输出高电平；所述第一扩展时钟信号(ECK1)与所述第二扩展时钟信号(ECK2)周期相同且互补；

所述第三扩展时钟信号(ECKA)与所述第四扩展时钟信号(ECKB)周期相同且互补。

4.如权利要求3所述的移位寄存器单元，其特征在于，第一时钟信号(V_A)和第四时钟信号(V_D)之间有预设时间的交叠，第四时钟信号(V_D)的高电平到来时间超前于第一时钟信号(V_A)。

5.如权利要求1至4任意一项所述的移位寄存器单元，其特征在于，所述充放电模块(11，A11，B11)包括第一晶体管(T1)和第三晶体管(T3)；

所述第一晶体管(T1)的控制极和第一极以及所述第三晶体管(T3)的第一极分别耦合到脉冲信号输入端，所述第一晶体管(T1)的第二极和所述第三晶体管(T3)的第二极分别耦合到驱动使能控制端(Q，AQ，BQ)，所述第三晶体管(T3)的控制极耦合到第四时钟信号输入端；或者：

所述第一晶体管(T1)的第一极和所述第三晶体管(T3)的控制极分别耦合到脉冲信号输入端，所述第一晶体管(T1)的第二极和所述第三晶体管(T3)的第二极分别耦合到驱动使能控制端(Q，AQ，BQ)，所述第一晶体管(T1)的控制极和第三晶体管(T3)的第一极分别耦合到第四时钟信号输入端。

6.如权利要求1至4任意一项所述的移位寄存器单元，其特征在于，所述低电平维持模块(14，A14，B14)包括第六晶体管(T6)和第七晶体管(T7)；

所述第六晶体管(T6)的控制极和第七晶体管(T7)的第一极分别耦合到信号输出端；所述第六晶体管(T6)的第一极和第七晶体管(T7)的控制极分别耦合到低电平维持使能端(P，AP，BP)；所述第六晶体管(T6)的第二极和第七晶体管(T7)的第二极分别耦合到低电平端；第七晶体管(T7)响应低电平维持使能端(P，AP，BP)输出的高电平被导通，将信号输出端耦合到低电平端，维持信号输出端的低电平(V_L)。

7.如权利要求6所述的移位寄存器单元，其特征在于，所述低电平维持模块(14，A14，B14)还包括第八晶体管(T8)，所述第八晶体管(T8)的第一极耦合到信号输出端，第八晶体管(T8)的第二极耦合到低电平端；所述第八晶体管(T8)的控制极用于输入第三时钟信号(V_C)；所述第八晶体管(T8)响应第三时钟信号(V_C)高电平被导通，将信号输出端耦合到低电平端，维持信号输出端的低电平(V_L)；

所述第三时钟信号(V_C)与第一时钟信号(V_A)信号互补。

8.一种栅极驱动电路，包括移位寄存器、第一时钟线(line1)、第二时钟线(line2)、第三时钟线(line3)、第四时钟线(line4)、启动信号线(STV)以及总公共地线(L-V_L)，其特征在于，所述移位寄存器包括N+1级串联的如权利要求1，2，5和6中任意一项所述的移位寄存器单元，其中N为正整数；所述第一时钟线(line1)、第二时钟线(line2)、第三时钟线(line3)和第四时钟线(line4)为所述移位寄存器传输第一时钟信号(V_A)以及互补的第二时钟信号(V_B)和第四时钟信号(V_D)，其中，

第4n-3级移位寄存器单元的第一时钟信号输入端耦合到第一时钟线(line1)，第4n-3级移位寄存器单元的第五晶体管(T5)的控制极耦合到第二时钟线(line2)，第4n-3级移位寄存器单元的第四时钟信号输入端耦合到第四时钟线(line4)；

第4n-2级移位寄存器单元的第一时钟信号输入端耦合到第二时钟线(line2)，第4n-2级移位寄存器单元的第五晶体管(T5)的控制极耦合到第三时钟线(line3)，第4n-2级移位寄存器单元的第四时钟信号输入端耦合到第一时钟线(line1)；

第4n-1级移位寄存器单元的第一时钟信号输入端耦合到第三时钟线(line3)，第4n-1级移位寄存器单元的第五晶体管(T5)的控制极耦合到第四时钟线(line4)，第4n-1级移位寄存器单元的第四时钟信号输入端耦合到第二时钟线(line2)；

第4n级移位寄存器单元的第一时钟信号输入端耦合到第四时钟线(line4)，第4n级移位寄存器单元的第五晶体管(T5)的控制极耦合到第一时钟线(line1)，第4n级移位寄存器单元的第四时钟信号输入端耦合到第三时钟线(line3)；

所述n为正整数；

所述总公共地线(L-V_L)耦合至各级移位寄存器单元的低电平端，为各级移位寄存器单元传输低电平信号V_L；所述启动信号线(STV)耦合至第一极移位寄存器单元的脉冲信号输入端以及最后一级移位寄存器单元的信号输出端，所述移位寄存器的每一级移位寄存器单元的脉冲信号输出端耦合到下一级移位寄存器单元的脉冲信号输入端，所述信号输出端输出的脉冲驱动信号为栅极驱动信号。

9.一种栅极驱动电路，包括移位寄存器、第一时钟线(line1)、第二时钟线(line2)、第三时钟线(line3)、第四时钟线(line4)、启动信号线(STV)以及总公共地线(L-V_L)，第一扩展时钟线(l-ECK1)、第二扩展时钟线(l-ECK2)、第三扩展时钟线(l-ECKA)和第四扩展时钟线(l-ECKB)，其特征在于，所述移位寄存器包括M+1级串联的如权利要求3至6中任意一项所述的移位寄存器单元，其中M为正整数；

所述第一扩展时钟线(l-ECK1)、第二扩展时钟线(l-ECK2)、第三扩展时钟线(l-ECKA)和第四扩展时钟线(l-ECKB)分别为所述移位寄存器传输第一扩展时钟信号(ECK1)、第二扩展时钟信号(ECK2)、第三扩展时钟信号(ECKA)和第四扩展时钟信号(ECKB)，其中，所述第一扩展时钟线(l-ECK1)耦合到第一扩展时钟信号输入端，所述第二扩展时钟线(l-ECK2)耦合到第二扩展时钟信号输入端，所述第三扩展时钟线(l-ECKA)耦合到所述第四晶体管(T4)的控制极，所述第四扩展时钟线(l-ECKB)耦合到所述第五晶体管(T5)的控制极；

所述第一时钟线(line1)、第二时钟线(line2)、第三时钟线(line3)和第四时钟线(line4)为所述移位寄存器传输第一时钟信号(V_A)和第四时钟信号(V_D)，其中，所述第一时钟线(line1)耦合到第4m-3级移位寄存器单元的第一时钟信号输入端，第二时钟线(line2)耦合到第4m-2级移位寄存器单元的第一时钟信号输入端，第三时钟线(line3)耦合到第4m-1级移位寄存器单元的第一时钟信号输入端，第四时钟线(line4)耦合到第4m级移位寄存器单元的第一时钟信号输入端，m为正整数；所述第四时钟线(line4)还耦合到第4m-3级移位寄存器单元的第四时钟信号输入端，所述第一时钟线(line1)还耦合到第4m-2级移位寄存器单元的第四时钟信号输入端，所述第二时钟线(line2)还耦合到第4m-1级移位寄存器单元的第四时钟信号输入端，所述第三时钟线(line3)还耦合到第4m级移位寄存器单元的第四时钟信号输入端，m为正整数；

所述启动信号线(STV)耦合至第一极移位寄存器单元的脉冲信号输入端以及最后一级移位寄存器单元的信号输出端，所述移位寄存器的每一级移位寄存器单元的脉冲信号输出端耦合到后一级移位寄存器单元的脉冲信号输入端，所述信号输出端输出的脉冲驱动信号为栅极驱动信号。

10.一种显示器，包括由多个像素构成的二维像素阵列，以及与阵列中每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；

数据驱动电路，为数据线提供数据信号；其特征在于，还包括：

如权利要求8或9所述的栅极驱动电路，为所述栅极扫描线提供栅极驱动信号。