CN110517619A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，可降低GOA电路中的漏电流。一种移位寄存器单元，包括：信号输出子电路，与时钟信号端、上拉节点以及第一信号输出端电连接，存储来自上拉节点的信号，并在上拉节点的信号的控制下，将时钟信号端的时钟信号传输至第一信号输出端；电位提升子电路，与第一节点和第一信号输出端电连接，在第一信号输出端的信号的控制下，将第一信号输出端的信号传输至第一节点；第一信号输入子电路，与第一信号输入端、上拉节点以及第一节点电连接，在第一信号输入端的信号的控制下，将第一信号输入端的信号传输至上拉节点；第一信号输入子电路还接收第一节点的信号。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(Gate Driver on Array，集成栅极驱动电路)技术量产化的实现。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路，其中该栅极开关电路中的每个移位寄存器也称GOA单元。

现有GOA电路一般都采用薄膜晶体管(Thin Film Transistor，TFT)，然而，由于实际生产工艺条件的限制，容易使得TFT的沟道宽度不均匀。并且，当TFT的沟道宽度小于理论设计值时，很可能会使得GOA电路中的漏电流增大，导致显示出现例如暗条纹、显示串行等异常现象，影响显示效果。

发明内容

本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，能够降低GOA电路中的漏电流。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种移位寄存器单元，包括：第一信号输入子电路、信号输出子电路以及电位提升子电路；所述信号输出子电路，与时钟信号端、上拉节点以及第一信号输出端电连接；所述信号输出子电路被配置为将来自所述上拉节点的信号进行存储，并在来自所述上拉节点的信号的控制下，将来自所述时钟信号端的时钟信号传输至所述第一信号输出端；所述电位提升子电路，与第一节点和所述第一信号输出端电连接；所述电位提升子电路被配置为在来自所述第一信号输出端的信号的控制下，将来自所述第一信号输出端的信号传输至所述第一节点；所述第一信号输入子电路，与所述第一信号输入端、所述上拉节点以及所述第一节点电连接；所述第一信号输入子电路被配置为在来自所述第一信号输入端的信号的控制下，将来自所述第一信号输入端的信号传输至所述上拉节点；所述第一信号输入子电路还被配置为接收来自所述第一节点的信号。

可选的，所述移位寄存器单元还包括：第二信号输入子电路；所述第二信号输入子电路，与第二信号输入端、所述上拉节点、所述第一节点以及第一电压端电连接；所述第二信号输入子电路被配置为在来自所述第二信号输入端的信号控制下，将来自所述第一电压端的信号传输至所述上拉节点；所述第二信号输入子电路还被配置为接收来自所述第一节点的信号。

可选的，所述移位寄存器单元还包括：第一降噪子电路；所述第一降噪子电路，与第一下拉节点、所述上拉节点、所述第一节点以及第一电压端电连接；所述第一降噪子电路被配置为在来自所述第一下拉节点的信号的控制下，将来自所述第一电压端的信号传输至所述上拉节点；所述第一降噪子电路还被配置为接收来自所述第一节点的信号。

可选的，所述移位寄存器单元还包括：第二降噪子电路；所述第二降噪子电路，与第二下拉节点、所述上拉节点、所述第一节点以及所述第一电压端电连接；所述第二降噪子电路被配置为在来自所述第二下拉节点的信号的控制下，将来自所述第一电压端的信号传输至所述上拉节点；所述第二降噪子电路还被配置为接收来自所述第一节点的信号。

可选的，所述信号输出子电路还与第二信号输出端电连接；所述信号输出子电路还被配置为在来自所述上拉节点的信号的控制下，将来自所述时钟信号端的时钟信号传输至所述第二信号输出端，以输出栅极扫描信号。

可选的，所述移位寄存器单元还包括：第一下拉控制子电路、第一下拉子电路。所述第一下拉控制子电路，与第二电压端、所述上拉节点、所述第一下拉节点、第一电压端电连接；所述第一下拉控制子电路被配置为在来自所述第二电压端的信号和来自所述上拉节点的信号的控制下，将来自所述第二电压端的信号传输至所述第一下拉节点，和将来自所述第一电压端的信号传输至所述第一下拉节点；所述第一下拉子电路，与所述第一下拉节点、所述第一信号输出端、所述第二信号输出端、以及第三电压端电连接；所述第一下拉子电路被配置为在来自所述第一下拉节点的信号的控制下，将来自所述第三电压端的信号传输至所述第一信号输出端和所述第二信号输出端。

可选的，所述移位寄存器单元还包括：第二下拉控制子电路以及第二下拉子电路；所述第二下拉控制子电路，与第四电压端、所述上拉节点、所述第二下拉节点、所述第一电压端电连接；所述第二下拉控制子电路被配置为在来自所述第四电压端的信号和来自所述上拉节点的信号的控制下，将来自所述第一电压端的信号传输至所述第二下拉节点，和将来自所述第一电压端的信号传输至所述第二下拉节点；所述第二下拉子电路，与所述第二下拉节点、所述第一信号输出端、所述第二信号输出端、以及第三电压端电连接；所述第二下拉子电路被配置为在来自所述第二下拉节点的输出信号的控制下，将来自所述第三电压端的信号传输至所述第一信号输出端和所述第二信号输出端。

可选的，所述电位提升子电路包括第一晶体管；所述第一晶体管的栅极和第一极均与所述第一信号输出端电连接，所述第一晶体管的第二极与所述第一节点电连接。

可选的，所述第一信号输入子电路包括第二晶体管和第三晶体管；所述第二晶体管的栅极和第一极均与所述第一信号输入端电连接，所述第二晶体管的第二极与所述第一节点电连接；所述第三晶体管的栅极与所述第一信号输入端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述上拉节点电连接。

可选的，所述信号输出子电路包括第四晶体管；所述第四晶体管的栅极与所述上拉节点电连接，所述第四晶体管的第一极与所述时钟信号端电连接，所述第四晶体管的第二极与所述第一信号输出端电连接。

可选的，所述信号输出子电路还包括存储电容和第五晶体管；所述存储电容的第一极与所述上拉节点电连接，所述存储电容的第二极与第二信号输出端电连接；所述第五晶体管的栅极与所述上拉节点电连接，所述第五晶体管的第一极与所述时钟信号端电连接，所述第五晶体管的第二极与所述第二信号输出端电连接。

可选的，所述第二信号输入子电路包括第六晶体管和第七晶体管；所述第六晶体管的栅极与所述第二信号输入端电连接，所述第六晶体管的第一极与所述上拉节点电连接，所述第六晶体管的第二极与所述第一节点电连接；所述第七晶体管的栅极与所述第二信号输入端电连接，所述第七晶体管的第一极与所述第一节点电连接，所述第七晶体管的第二极与所述第一电压端电连接。

可选的，所述第一降噪子电路包括第八晶体管和第九晶体管；所述第八晶体管的栅极与所述第一下拉节点电连接，所述第八晶体管的第一极与所述上拉节点电连接，所述第八晶体管的第二极与所述第一节点电连接；所述第九晶体管的栅极与所述第一下拉节点电连接，所述第九晶体管的第一极与所述第一节点电连接，所述第九晶体管的第二极与所述第一电压端电连接。

可选的，所述第二降噪子电路包括第十晶体管和第十一晶体管；所述第十晶体管的栅极与所述第一下拉节点电连接，所述第十晶体管的第一极与所述上拉节点电连接，所述第十晶体管的第二极与所述第一节点电连接；所述第十一晶体管的栅极与所述第一下拉节点电连接，所述第十一晶体管的第一极与所述第一节点电连接，所述第十一晶体管的第二极与所述第一电压端电连接。

可选的，所述第一下拉控制子电路包括第十二晶体管、第十三晶体管、第十四晶体管以及第十五晶体管；所述第十二晶体管的栅极和第一极均与所述第二电压端电连接，所述第十二晶体管的第二极与所述第十三晶体管的栅极电连接；所述第十三晶体管的第一极与所述第二电压端电连接，所述第十三晶体管的第二极与所述第一下拉节点电连接；所述第十四晶体管的第一极与所述第一下拉节点电连接，所述第十四晶体管的栅极与所述上拉节点电连接，所述第十四晶体管的第二极与所述第一电压端电连接；所述第十五晶体管的栅极与所述上拉节点电连接，所述第十五晶体管的第一极与所述第十二晶体管的第二极和所述第十三晶体管的栅极电连接，所述第十五晶体管的第二极与所述第一电压端电连接；所述第一下拉子电路包括第十六晶体管；所述第十六晶体管的栅极与所述第一下拉节点电连接，所述第十六晶体管的第一极与所述第一信号输出端和所述第二信号输出端电连接，所述第十六晶体管的第二极与所述第三电压端电连接。

可选的，所述第二下拉控制子电路包括第十七晶体管、第十八晶体管、第十九晶体管以及第二十晶体管；所述第十七晶体管的栅极和第一极均与所述第四电压端电连接，所述第十七晶体管的第二极与所述第十八晶体管的栅极电连接；所述第十八晶体管的第一极与所述第四电压端电连接，所述第十八晶体管的第二极与所述第二下拉节点电连接；所述第十九晶体管的栅极与所述上拉节点电连接，所述第十九晶体管的第一极与所述第二下拉节点电连接，所述第十九晶体管的第二极与所述第一电压端电连接；所述第二十晶体管的栅极与所述上拉节点电连接，所述第二十晶体管的第一极与所述第十七晶体管的第二极和所述第十八晶体管的栅极电连接，所述第二十晶体管的第二极与所述第一电压端电连接；所述第二下拉子电路包括第二十一晶体管；所述第二十一晶体管的栅极与所述第二下拉节点电连接，所述第二十一晶体管的第一极与所述第二信号输出端电连接，所述第二十一晶体管的第二极与所述第三电压端电连接。

第二方面，提供一种栅极驱动电路，包括多个级联的上述的移位寄存器单元；第一级移位寄存器单元的第一信号输入端与起始信号端相连接；除了所述第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端与其上一级移位寄存器单元的第一信号输出端相连接；除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输入端与其下一级移位寄存器单元的第一信号输出端相连接；所述最后一级移位寄存器单元的第二信号输入端连接初始化信号端或所述起始信号端。

第三方面，提供一种显示装置，包括上述的栅极驱动电路。

第四方面，提供一种如上述的移位寄存器单元的驱动方法，在一图像帧内，所述移位寄存器单元的驱动方法包括：在所述图像帧的第一阶段：第一信号输入子电路在第一信号输入端的控制下，将来自所述第一信号输入端的信号传输出至上拉节点；信号输出子电路将来自所述上拉节点的信号进行存储；在所述图像帧的第二阶段：所述信号输出子电路在来自所述上拉节点的信号的控制下，将来自时钟信号端的时钟信号传输至第一信号输出端；电位提升子电路在来自所述第一信号输出端的信号的控制下，将来自所述第一信号输出端的信号传输至所述第一节点；所述第一信号输入子电路接收来自所述第一节点的信号。

可选的，在所述图像帧的第二阶段还包括：第二信号输入子电路接收来自所述第一节点的信号；所述移位寄存器单元的驱动方法还包括：在所述图像帧的第三阶段，在来自第二信号输入端的信号的控制下，所述第二信号输入子电路将来自第一电压端的信号传输至所述上拉节点。

可选的，在所述图像帧的第二阶段还包括：第一降噪子电路和第二降噪子电路接收来自所述第一节点的信号；所述移位寄存器单元的驱动方法还包括：在所述图像帧的第四阶段，在来自第一下拉节点的输出信号的控制下，所述第一降噪子电路将来自第一电压端的信号传输至所述上拉节点；和/或，在所述图像帧的第四阶段，在来自第二下拉节点的输出信号的控制下，所述第二降噪子电路将来自第一电压端的信号传输至所述上拉节点。

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，包括第一信号输入子电路、信号输出子电路以及电位提升子电路。信号输出子电路与时钟信号端、上拉节点以及第一信号输出端电连接。电位提升子电路与第一节点和第一信号输出端电连接。第一信号输入子电路与第一信号输入端、上拉节点以及第一节点电连接。信号输出子电路将来自上拉节点的信号进行存储，并在来自上拉节点的信号的控制下，将来自时钟信号端的时钟信号传输至第一信号输出端。电位提升子电路在来自第一信号输出端的信号的控制下，将来自第一信号输出端的信号传输至第一节点。第一信号输入子电路在来自第一信号输入端的信号的控制下，将来自第一信号输入端的信号传输至上拉节点。第一信号输入子电路还用于接收来自第一节点的信号。因此，在图像帧的输出阶段，第一信号输出端的信号控制电位提升子电路，将第一节点的电位提升至第一信号输出端的信号的电位，第一信号输入子电路接收第一节点的信号，使得第一信号输入子电路的电位被提升至第一信号输出端的信号的电位。此时，第一信号输入子电路与上拉节点之间的电位差为上拉节点的电位减去第一信号输出端的信号的电位，而不再是上拉节点的电位减去第一信号输入端的信号的电位。由于在图像帧的输出阶段第一信号输出端的信号相对第一信号输入端的信号为高电平，因此，本发明实施例提供的移位寄存器单元减小了第一信号输入子电路与上拉节点之间的电位差。从而减小了第一信号输入子电路中的漏电流，降低第一信号输入子电路中的漏电流对上拉节点的影响，以改善因上拉节点的电位降低而导致信号输出子电路的输出信号波形的下降沿增加，引起显示异常的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种显示装置的结构示意图；

图2为本发明实施例提供的一种栅极驱动电路的结构示意图；

图3为本发明实施例提供的一种移位寄存器单元的结构示意图；

图4为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图5为驱动图4中的移位寄存器单元的一种信号时序图；

图6为驱动图4中的移位寄存器单元的另一种信号时序图；

图7为驱动图4中的移位寄存器单元的又一种信号时序图；

图8为现有技术提供的一种移位寄存器单元的结构示意图；

图9为驱动图8中的移位寄存器单元的一种信号时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种显示装置，包括显示面板1。

如图1所示，该显示面板1包括显示区(active area，AA区)和周边区S，周边区S例如围绕AA区一圈设置。上述AA区包括多个亚像素P。

图1中以上述多个亚像素P呈阵列形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素，沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。亚像素P内设置有用于控制亚像素P进行显示的像素电路。该像素电路包括多个晶体管。

在此基础上，如图1所示，显示面板1还包括多根栅线(G1、G2……Gn)。可选的，同一行亚像素可以与一根栅线电连接。

基于此，在本发明的一些实施例中，如图1所示，上述的显示装置还包括设置于周边区S的栅极驱动电路20。

如图2所示，该栅极驱动电路20包括多个移位寄存器(SR1、SR2……SRn)。每个移位寄存器的第二信号输出端Output2能够通过栅线，向一行亚像素的每个亚像素中的至少一个晶体管的栅极提供栅极扫描信号。

在此情况下，如图2所示，当多个移位寄存器依次级联时，第一级移位寄存器单元SR1的第一信号输入端IN1连接起始信号端STV，除了第一级移位寄存器单元SR1以外，上一级移位寄存器单元SR(n-1)的第一信号输出端Output1与下一级移位寄存器单元SRn的第一信号输入端IN1相连接。其中，起始信号端STV用于输出起始信号，该栅极驱动电路20的第一级移位寄存器单元SR1在接收到上述起始信号后开始对栅线进行逐行扫描。

此外，除了最后一级移位寄存器单元SRn以外，下一级移位寄存器单元的第二信号输入端IN2连接上一级移位寄存器单元的第一信号输出端Output1，最后一级移位寄存器单元SRn的第二信号输入端IN2连接上述起始信号端STV。这样一来，当起始信号端STV的起始信号输入第一级移位寄存器单元SR1的第一信号输入端IN1时，最后一级移位寄存器单元SRn的第二信号输入端IN2可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元SRn的进行复位。

此处，最后一级移位寄存器单元SRn的第二信号输入端IN2也可以单独设置初始化信号端，该初始化信号端可以向最后一级移位寄存器单元SRn的第二信号输入端IN2传输复位信号。

在此基础上，每一级移位寄存器单元的第一电压端LVGL连接低电平，第三电压端VGL连接低电平。

需要说明的是，在本发明的一些实施例中，当第二电压端VDD1连接高电平时，第四电压端VDD2连接低电平。或者，在本发明的另一些实施例中，当第二电压端VDD1连接低电平时，第四电压端VDD2连接高电平。或者，在本发明的又一些实施例中，第二电压端VDD1连接高电平，第四电压端VDD2也连接高电平。

基于上述的描述，如图3所示，本发明实施例提供一种移位寄存器单元，包括：第一信号输入子电路21、信号输出子电路22以及电位提升子电路23。

信号输出子电路22，与时钟信号端CLK、上拉节点PU以及第一信号输出端Output1电连接。

电位提升子电路23，与第一节点Q和第一信号输出端Output1电连接。

第一信号输入子电路21，与第一信号输入端IN1、上拉节点PU以及第一节点Q电连接。

其中，信号输出子电路22用于将来自上拉节点PU的信号进行存储，并在来自上拉节点PU的信号的控制下，将来自时钟信号端CLK的时钟信号传输至第一信号输出端Output1。

电位提升子电路23用于在来自第一信号输出端Output 1的信号的控制下，将来自第一信号输出端Output1的信号传输至第一节点Q。

第一信号输入子电路21用于在来自第一信号输入端IN1的信号的控制下，将来自第一信号输入端IN1的信号传输至上拉节点PU。第一信号输入子电路21还用于接收来自第一节点Q的信号。

可以理解的是，当第一信号输出端Output1输出的时钟信号控制电位提升子电路21开启时，电位提升子电路21可以将第一信号输出端Output1输出的时钟信号传输至第一节点Q，第一节点Q与时钟信号同电位。此时，第一信号输入子电路21接收来自第一节点Q的信号，即，第一信号输入子电路21接收时钟信号。

综上所述，本发明实施例提供的一种移位寄存器单元，包括第一信号输入子电路21、信号输出子电路22以及电位提升子电路23。信号输出子电路22与时钟信号端CLK、上拉节点PU以及第一信号输出端Output1电连接。电位提升子电路23与第一节点Q和第一信号输出端Output1电连接。第一信号输入子电路21与第一信号输入端IN1、上拉节点PU以及第一节点Q电连接。信号输出子电路22将来自上拉节点PU的信号进行存储，并在来自上拉节点PU的信号的控制下，将来自时钟信号端CLK的时钟信号传输至第一信号输出端Output1。电位提升子电路23在来自第一信号输出端Output 1的信号的控制下，将来自第一信号输出端Output1的信号传输至第一节点Q。第一信号输入子电路21在来自第一信号输入端IN1的信号的控制下，将来自第一信号输入端IN1的信号传输至上拉节点PU。第一信号输入子电路21还用于接收来自第一节点Q的信号。因此，在图像帧的输出阶段，第一信号输出端Output1的信号控制电位提升子电路23，将第一节点Q的电位提升至第一信号输出端Output1的信号的电位，第一信号输入子电路21接收第一节点Q的信号，使得第一信号输入子电路21的电位被提升至第一信号输出端Output1的信号的电位。此时，第一信号输入子电路21与上拉节点PU之间的电位差为上拉节点PU的电位减去第一信号输出端Output1的信号的电位，而不再是上拉节点PU的电位减去第一信号输入端IN1的信号的电位。由于在图像帧的输出阶段第一信号输出端Output1的信号相对第一信号输入端IN1的信号为高电平，因此，本发明实施例提供的移位寄存器单元减小了第一信号输入子电路21与上拉节点PU之间的电位差。从而减小了第一信号输入子电路21中的漏电流，降低第一信号输入子电路21中的漏电流对上拉节点PU的影响，以改善因上拉节点PU的电位降低而导致信号输出子电路22的输出信号波形的下降沿增加，引起显示异常的问题。

在此基础上，在本发明的一些实施例中，信号输出子电路22还与第二信号输出端Output2电连接。

其中，信号输出子电路22还被配置为在来自上拉节点PU的信号的控制下，将来自时钟信号端CLK的时钟信号传输至第二信号输出端Output2，以输出栅极扫描信号。

在本发明的一些实施例中，移位寄存器单元还包括：第二信号输入子电路24。

第二信号输入子电路24，与第二信号输入端IN2、上拉节点PU、第一节点Q以及第一电压端LVGL电连接。

第二信号输入子电路24用于在来自第二信号输入端IN2的信号控制下，将来自第一电压端LVGL的信号传输至上拉节点PU。第二信号输入子电路24还用于接收来自第一节点Q的信号。

可以理解的是，在图像帧的输出阶段，第一信号输出端Output1的信号控制电位提升子电路23，将第一节点Q的电位提升至第一信号输出端Output1的信号的电位，第二信号输入子电路24接收第一节点Q的信号，使得第二信号输入子电路24的电位被提升至第一信号输出端Output1的信号的电位。此时，第二信号输入子电路24与上拉节点PU之间的电位差为上拉节点PU的电位减去第一信号输出端Output1的信号的电位，而不再是上拉节点PU的电位减去第一电压端LVGL的信号的电位。

在此基础上，由于在图像帧的输出阶段，第一信号输出端Output1的信号相对于第一电压端LVGL的信号为高电平，因此，本发明实施例提供的移位寄存器单元减小了第二信号输入子电路24与上拉节点PU之间的电位差。从而减小了第二信号输入子电路24中的漏电流，降低了第二信号输入子电路24中的漏电流对上拉节点PU的影响，改善了因上拉节点PU的电位降低而导致信号输出子电路22的输出信号波形的下降沿增加，引起显示异常的问题。

在本发明的一些实施例中，移位寄存器单元还包括：第一降噪子电路25。

第一降噪子电路25，与第一下拉节点PD1、上拉节点PU、第一节点Q以及第一电压端LVGL电连接。

第一降噪子电路25用于在来自第一下拉节点PD1的信号的控制下，将来自第一电压端LVGL的信号传输至上拉节点PU。第一降噪子电路25还用于接收来自第一节点Q的信号。

可以理解的是，在图像帧的输出阶段，第一信号输出端Output1的信号控制电位提升子电路23，将第一节点Q的电位提升至第一信号输出端Output1的信号的电位，第一降噪子电路25接收第一节点Q的信号，使得第一降噪子电路25的电位被提升至第一信号输出端Output1的信号的电位。此时，第一降噪子电路25与上拉节点PU之间的电位差为上拉节点PU的电位减去第一信号输出端Output1的信号的电位，而不再是上拉节点PU的电位减去第一电压端LVGL的信号的电位。

在此基础上，由于在图像帧的输出阶段，第一信号输出端Output1的信号相对于第一电压端LVGL的信号为高电平，因此，本发明实施例提供的移位寄存器单元减小了第一降噪子电路25与上拉节点PU之间的电位差。从而减小了第一降噪子电路25中的漏电流，降低了第一降噪子电路25中的漏电流对上拉节点PU的影响，改善了因上拉节点PU的电位降低而导致信号输出子电路22的输出信号波形的下降沿增加，引起显示异常的问题。

在本发明的一些实施例中，移位寄存器单元还包括：第二降噪子电路26。

第二降噪子电路26，与第二下拉节点PD2、上拉节点PU、第一节点Q以及第一电压端LVGL电连接。

第二降噪子电路26用于在来自第二下拉节点PD2的信号的控制下，将来自第一电压端LVGL的信号传输至上拉节点PU。第二降噪子电路26还用于接收来自第一节点Q的信号。

可以理解的是，在图像帧的输出阶段，第一信号输出端Output1的信号控制电位提升子电路23，将第一节点Q的电位提升至第一信号输出端Output1的信号的电位，第二降噪子电路26接收第一节点Q的信号，使得第二降噪子电路26的电位被提升至第一信号输出端Output1的信号的电位。此时，第二降噪子电路26与上拉节点PU之间的电位差为上拉节点PU的电位减去第一信号输出端Output1的信号的电位，而不再是上拉节点PU的电位减去第一电压端LVGL的信号的电位。

在此基础上，由于在图像帧的输出阶段，第一信号输出端Output1的信号相对于第一电压端LVGL的信号为高电平，因此，本发明实施例提供的移位寄存器单元减小了第二降噪子电路26与上拉节点PU之间的电位差。从而减小了第二降噪子电路26中的漏电流，降低了第二降噪子电路26中的漏电流对上拉节点PU的影响，改善了因上拉节点PU的电位降低而导致信号输出子电路22的输出信号波形的下降沿增加，引起显示异常的问题。

在本发明的一些实施例中，移位寄存器单元还包括：第一下拉控制子电路27、第一下拉子电路28、第二下拉控制子电路29以及第二下拉子电路30。

第一下拉控制子电路27，与第二电压端VDD1、上拉节点PU、第一下拉节点PD1、第一电压端LVGL电连接。

第一下拉子电路28，与第一下拉节点PD1、第一信号输出端Output1、第二信号输出端Output2、以及第三电压端VGL电连接。

第二下拉控制子电路29，与第四电压端VDD2、上拉节点PU、第二下拉节点PD2、第一电压端LVGL电连接。

第二下拉子电路30，与第二下拉节点PD2、第一信号输出端Output1、第二信号输出端Output2、以及第三电压端VGL电连接。

其中，第一下拉控制子电路27用于在来自第二电压端VDD1的信号和来自上拉节点PU的信号的控制下，将来自第二电压端VDD1的信号传输至第一下拉节点PD1，和将来自第一电压端LVGL的信号传输至第一下拉节点PD1。

第一下拉子电路28用于在来自第一下拉节点PD1的信号的控制下，将来自第三电压端VGL的信号传输至第一信号输出端Output1和第二信号输出端Output2。

第二下拉控制子电路29用于在来自第四电压端VDD2的信号和来自上拉节点PU的信号的控制下，将来自第一电压端LVGL的信号传输至第二下拉节点PD2，和将来自第一电压端LVGL的信号传输至第二下拉节点PD2。

第二下拉子电路30用于在来自第二下拉节点PD2的输出信号的控制下，将来自第三电压端VGL的信号传输至第一信号输出端Output1和第二信号输出端Output2。

需要说明的是，第一电压端LVGL与第三电压端VGL可以为同一信号端，也可以为不同的信号端。当第一电压端LVGL与第三电压端VGL不同时，第一电压端LVGL的信号低于第三电压端VGL的信号。

以下对图3所示的移位寄存器单元中各个子电路的结构进行详细的举例说明。

具体地，在本发明的一些实施例中，电位提升子电路23包括第一晶体管M1。

第一晶体管M1的栅极和第一极均与第一信号输出端Output1电连接，第一晶体管M1的第二极与第一节点Q电连接。

在本发明的一些实施例中，第一信号输入子电路21包括第二晶体管M2和第三晶体管M3。

第二晶体管M2的栅极和第一极均与第一信号输入端IN1电连接，第二晶体管M2的第二极与第一节点Q电连接。

第三晶体管M3的栅极与第一信号输入端IN1电连接，第三晶体管M3的第一极与第一节点Q电连接，第三晶体管M3的第二极与上拉节点PU电连接。

可选的，第二晶体管M2和第三晶体管M3的沟道的宽长比相同。

在本发明的一些实施例中，信号输出子电路22包括第四晶体管M4。

第四晶体管M4的栅极与上拉节点PU电连接，第四晶体管M4的第一极与时钟信号端CLK电连接，第四晶体管M4的第二极与第一信号输出端Output1电连接。

在本发明的一些实施例中，信号输出子电路22还包括存储电容C和第五晶体管M5。

存储电容C的第一极与上拉节点PU电连接，存储电容C的第二极与第二信号输出端Output2电连接。

第五晶体管M5的栅极与上拉节点PU电连接，第五晶体管M5的第一极与时钟信号端CLK电连接，第五晶体管M5的第二极与第二信号输出端Output2电连接。

在本发明的一些实施例中，第二信号输入子电路24包括第六晶体管M6和第七晶体管M7。

第六晶体管M6的栅极与第二信号输入端IN2电连接，第六晶体管M6的第一极与上拉节点PU电连接，第六晶体管M6的第二极与第一节点Q电连接。

第七晶体管M7的栅极与第二信号输入端IN2电连接，第七晶体管M7的第一极与第一节点Q电连接，第七晶体管M7的第二极与第一电压端LVGL电连接。

可选的，第六晶体管M6和第七晶体管M7的沟道的宽长比相同。

在本发明的一些实施例中，第一降噪子电路25包括第八晶体管M8和第九晶体管M9。

第八晶体管M8的栅极与第一下拉节点PD1电连接，第八晶体管M8的第一极与上拉节点PU电连接，第八晶体管M8的第二极与第一节点Q电连接。

第九晶体管M9的栅极与第一下拉节点PD1电连接，第九晶体管M9的第一极与第一节点Q电连接，第九晶体管M9的第二极与第一电压端LVGL电连接。

可选的，第八晶体管M8和第九晶体管M9的沟道的宽长比相同。

在本发明的一些实施例中，第二降噪子电路26包括第十晶体管M10和第十一晶体管M11。

第十晶体管M10的栅极与第一下拉节点PD1电连接，第十晶体管M10的第一极与上拉节点PU电连接，第十晶体管M10的第二极与第一节点Q电连接。

第十一晶体管M11的栅极与第一下拉节点PD1电连接，第十一晶体管M11的第一极与第一节点Q电连接，第十一晶体管M11的第二极与第一电压端LVGL电连接。

可选的，第十晶体管M10和第十一晶体管M11的沟道的宽长比相同。

在本发明的一些实施例中，第一下拉控制子电路27包括第十二晶体管M12、第十三晶体管M13、第十四晶体管M14以及第十五晶体管M15。

第十二晶体管M12的栅极和第一极均与第二电压端VDD1电连接，第十二晶体管M12的第二极与第十三晶体管M13的栅极电连接。

第十三晶体管M13的第一极与第二电压端VDD1电连接，第十三晶体管M13的第二极与第一下拉节点PD1电连接。

第十四晶体管M14的第一极与第一下拉节点PD1电连接，第十四晶体管M14的栅极与上拉节点PU电连接，第十四晶体管M14的第二极与第一电压端LVGL电连接。

第十五晶体管M15的栅极与上拉节点PU电连接，第十五晶体管M15的第一极与第十二晶体管M12的第二极和第十三晶体管M13的栅极电连接，第十五晶体管M15的第二极与第一电压端LVGL电连接。

第一下拉子电路28包括第十六晶体管M16。

第十六晶体管M16的栅极与第一下拉节点PD1电连接，第十六晶体管M16的第一极与第一信号输出端Output1和第二信号输出端Output2电连接，第十六晶体管M16的第二极与第三电压端VGL电连接。

第二下拉控制子电路29包括第十七晶体管M17、第十八晶体管M18、第十九晶体管M19以及第二十晶体管M20。

第十七晶体管M17的栅极和第一极均与第四电压端VDD2电连接，第十七晶体管M17的第二极与第十八晶体管M18的栅极电连接。

第十八晶体管M18的第一极与第四电压端VDD2电连接，第十八晶体管M18的第二极与第二下拉节点PD2电连接。

第十九晶体管M19的栅极与上拉节点PU电连接，第十九晶体管M19的第一极与第二下拉节点PD2电连接，第十九晶体管M19的第二极与第一电压端LVGL电连接。

第二十晶体管M20的栅极与上拉节点PU电连接，第二十晶体管M20的第一极与第十七晶体管M17的第二极和第十八晶体管M18的栅极电连接，第二十晶体管M20的第二极与第一电压端LVGL电连接。

第二下拉子电路30包括第二十一晶体管M21。

第二十一晶体管M21的栅极与第二下拉节点PD2电连接，第二十一晶体管M21的第一极与第一信号输出端Output1和第二信号输出端Output2电连接，第二十一晶体管M21的第二极与第三电压端VGL电连接。

需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

以下，以上述晶体管均为N型晶体管为例，结合图5所示的信号时序图对图4所示的移位寄存器单元在不同的阶段(P1～P4)的工作情况进行详细的举例说明。

此外，以下说明是以第一信号输入端IN1接收输入信号Input，第二信号输入端IN2接收复位信号Reset为例。其中“0”表示低电平，“1”表示高电平。

在本发明的一些实施例中，VDD1＝1，VDD2＝0。

在此情况下，在第一阶段P1，Input＝1，Reset＝0，CLK＝0，VDD1＝1，VDD2＝0。

在此情况下，由于来自第一信号输入端IN1的信号为高电平，因此，第二晶体管M2和第三晶体管M3均导通，从而将第一信号输入端IN1的高电平传输至上拉节点PU。在上拉节点PU高电位的控制下，第四晶体管M4导通，将时钟信号端CLK的低电平传输至第一信号输出端Output1。第一信号输出端Output1控制第一晶体管M1截止。

在本发明的一些实施例中，在上拉节点PU高电位的控制下，第五晶体管M5也导通，将时钟信号端CLK的低电平传输至第二信号输出端Output2。

如图4所示，由于第一节点Q与第二晶体管M2的第二极和第三晶体管M3的第一极电连接，因此，当第二晶体管M2和第三晶体管M3导通时，还可以将第一信号输入端IN1的高电平传输至第一节点Q，使得第一节点Q为高电平。

此外，如图4所示，在上拉节点PU高电位的控制下，第十四晶体管M14和第十五晶体管M15导通，在第二电压端VDD1高电平的控制下，第十二晶体管M12导通，但由于第十五晶体管M15沟道的宽长比大于第十二晶体管M12沟道的宽长比，使得第十三晶体管M13的栅极为低电平，控制第十三晶体管M13截止，使得第一下拉节点PD1的电位仍会通过第十四晶体管M14下拉至第一电压端LVGL的低电平。在此情况下，第八晶体管M8、第九晶体管M9和第十六晶体管M16均处于截止状态。

在第四电压端VDD2低电平的控制下，第十七晶体管M17截止。在上拉节点PU的控制下，第十九晶体管M19导通，将第二下拉节点PD2的电位下拉至第一电压端LVGL的低电平，在上拉节点PU的控制下，第二十晶体管M20导通，控制第十八晶体管M18截止。在此情况下，第十晶体管M10、第十一晶体管M11和第二十一晶体管M21处于截止状态。

综上所述，在第一阶段P1，第一信号输出端Output1和第二信号输出端Output2均输出低电平。

第二阶段P2，Input＝0，Reset＝0，CLK＝1，VDD1＝1，VDD2＝0。

在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第二晶体管M2和第三晶体管M3均处于截止状态。电容C对上拉节点PU进行充电，从而使得第四晶体管M4保持开启状态。此时，时钟信号端CLK的高电平通过第四晶体管M4传输至第一信号输出端Output1。

在本发明的一些实施例中，电容C对上拉节点PU进行充电，第五晶体管M5也会保持开启状态，使得时钟信号端CLK的高电平通过第五晶体管M5传输至第二信号输出端Output2。同时，第二信号输出端Output2输出高电平的栅极扫描信号。

在第一信号输出端Output1高电位的控制下，第一晶体管M1打开，使得来自第一信号输出端Output1的高电平传输至第一节点Q。此时，与第一节点Q电连接的第三晶体管M3的第一极、第六晶体管M6的第二极、第八晶体管M8的第二极以及第十晶体管M10的第二极的电位均为高电位。

此外，在电容C的的自举(Bootstrapping)作用下，上拉节点PU的电位会进一步升高。例如，当第一阶段P1上拉节点PU的电位为高电位V时，第二阶段P2时上拉节点PU的电位被升高ΔV，此时上拉节点PU的电位为较高电位(V+ΔV)。此时，与上拉节点PU电连接的第三晶体管M3的第二极、第六晶体管M6的第一极、第八晶体管M8的第一极以及第十晶体管M10的第一极的电位均较高电位(V+ΔV)。

在此基础上，以第六晶体管M6为例，由于第六晶体管M6的第一极的电位为较高电位(V+ΔV)，第六晶体管M6的第二极的电位为高电位V，此时，第六晶体管M6的第一极和第二极的电压差为(V+ΔV)-V＝ΔV。由于上拉节点PU的电位被升高的ΔV的值小于上拉节点PU为高电平的V的值，因此，第六晶体管M6的第一极和第二极的电压差较小，使得第六晶体管M6的漏电流很小，从而可以减小第六晶体管M6的漏电流对上拉节点PU的影响，避免上拉节点PU的电位降低而导致第一信号输出端Output1和第二信号输出端Output2的波形下降沿延长。

需要说明的是，上拉节点PU的电位被升高的ΔV的值小于一个栅极电压(即栅极扫描信号)，即使第六晶体管M6可能仍存在较小的漏电流，该漏电流对上拉节点PU的影响也可以忽略。例如，在第六晶体管M6为a-Si型晶体管且处于截止状态下，第一极和第二极的电压差ΔV小于20V，此时，第六晶体管M6的漏电流对上拉节点的影响不明显。

在此基础上，可以理解的是，第八晶体管M8的第一极、第十晶体管M10的第一极与第六晶体管M6的第一极同电位，第八晶体管M8的第二极、第十晶体管M10的第二极与第六晶体管M6的第二极同电位，因此，第八晶体管M8和第十晶体管M10的第一极和第二极的电位差均比较小，使得第八晶体管M8和第十晶体管M10的漏电流也比较小，从而可以减小第八晶体管M8和第十晶体管M10的漏电流对上拉节点PU的影响。

对于第三晶体管M3，其第一极的电位为高电位V，第二极的电位为较高电位(V+ΔV)，此时第三晶体管M3的第一极和第二极的电压差为(-ΔV)，其值也比较小，使得第三晶体管M3的漏电流也较小，从而可以减小第三晶体管M3的漏电流对上拉节点PU的影响。

需要说明的是，在第二阶段P2，如图4所示，第二晶体管M2的第一极为低电平、第二极为高电平，第七晶体管M7的第一极为高电平、第二极为低电平，第九晶体管M9的第一极为高电平、第二极为低电平，第十一晶体管M11的第一极为高电平、第二极为低电平，其中，上述的高电平为第一信号输出端Output1的信号的电位。由于第一信号输出端Output1的信号低于上拉节点PU的信号，因此，该第二晶体管M2、第七晶体管M7、第九晶体管M9以及第十一晶体管M11的第一极和第二极的电位差，即，第一信号输出端Output1的信号与低电平信号之间的电位差，相比于上拉节点PU的信号与低电平信号之间的电位差较小，尽管第二晶体管M2、第七晶体管M7、第九晶体管M9以及第十一晶体管M11的电压差会产生漏电流，但也可以认为在移位寄存器单元的可接受范围之内，因此，该漏电流对上拉节点PU的影响很小。

综上所述，在第二阶段P2，第一信号输出端Output1和第二信号输出端Output2均输出高电平，以向与第二信号输出端Output2相连接的栅线输出栅极扫描信号。并且，第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10的第一极和第二极的电位差均较小，使得第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10产生的漏电流均减小，从而可以减小对上拉节点PU的影响，避免上拉节点PU的电位降低而导致第一信号输出端Output1和第二信号输出端Output2的波形下降沿延长，以保证正常显示。

第三阶段P3，Input＝0，Reset＝1，CLK＝0，VDD1＝1，VDD2＝0。

在此情况下，由于来自第二信号输入端IN2的高电平信号控制，使得第六晶体管M6和第七晶体管M7导通，将上拉节点PU的电位下拉至第一电压端LVGL的低电平，第四晶体管M4和第五晶体管M5均处于截止状态。并且，第六晶体管M6和第七晶体管M7也将第一节点Q下拉至低电平。

如图4所示，在上拉节点PU低电位的控制下，第十四晶体管M14和第十五晶体管M15均截止，第十二晶体管M12在第二电压端VDD1高电平的控制下导通，并将第二电压端VDD1的高电平传输至第十三晶体管M13，控制第十三晶体管M13导通，第十三晶体管M13将第二电压端VDD1的高电平传输至第一下拉节点PD1，在第一下拉节点PD1高电平的控制下，第八晶体管M8、第九晶体管M9以及第十六晶体管M16均导通，通过第八晶体管M8和第九晶体管M9将上拉节点PU的电位下拉至第一电压端LVGL的低电平，并通过第十六晶体管M16将第一信号输出端Output1和第二信号输出端Output2的电位下拉至第一电压端LVGL的低电平。

此时，在第一信号输出端Output2低电平的控制下，第一晶体管M1处于截止状态，第一节点Q为低电平。

在上拉节点PU低电位的控制下，第十九晶体管M19和第二十晶体管M20均截止，在第四电压端VDD2低电平的控制下，第十七晶体管M17和第十八晶体管M18均截止。此时，第二下拉节点PD2为低电平，在第二下拉节点PD2低电平的控制下，第十晶体管M10、第十一晶体管M11以及第二十一晶体M21管均处于截止状态。

可以理解的是，在此情况下，第一节点Q为低电平，第二晶体管M2的第一极和第二极、第三晶体管M3的第一极和第二极、第十晶体管M10的第一极和第二极、以及第十一晶体管M11的第一极和第二极均处于低电平，使得第二晶体管M2、第三晶体管M3、第十晶体管M10以及第十一晶体管M11的第一极和第二极的电压差均为0。此时，第二晶体管M2、第三晶体管M3、第十晶体管M10以及第十一晶体管M11均不会产生漏电流。

第四阶段P4，Input＝0，Reset＝0，CLK＝1，VDD1＝1，VDD2＝0。

在此情况下，在第二电压端VDD1高电平的控制下，第十二晶体管M12导通，并将第二电压端VDD1的高电平传输至第十三晶体管M13，控制第十三晶体管M13导通，第十三晶体管M13将第二电压端VDD1的高电平传输至第一下拉节点PD1，在第一下拉节点PD1高电平的控制下，第八晶体管M8、第九晶体管M9以及第十六晶体管M16均导通，通过第八晶体管M8和第九晶体管M9将上拉节点PU的电位下拉至第一电压端LVGL的低电平，并通过第十六晶体管M16将第一信号输出端Output1和第二信号输出端Output2的电位下拉至第一电压端LVGL的低电平。

本阶段中除了第八晶体管M8、第九晶体管M9、十二晶体管M12、第十三晶体管M13、以及第十六晶体管M16以外，其余晶体管均处于截止状态。

综上所述，相比于如图8所示的移位寄存器单元，由于上拉节点PU的电位被拉高，使得第一晶体管M1的第二极、第六晶体管M6的第一极、第八晶体管M8的第一极、以及第十晶体管M10的第一极均为较高电位，而第一晶体管M1的第一极、第六晶体管M6的第二极、第八晶体管M8的第二极、以及第十晶体管M10的第二极均为低电位。此时，处于关闭状态下的第一晶体管M1、第六晶体管M6、第八晶体管M8、以及第十晶体管M10的第一极和第二极之间的压差很大，造成半导体中的少子发生漂移，从而使得第一晶体管M1、第六晶体管M6、第八晶体管M、以及第十晶体管M10均产生较为明显的漏电流，导致上拉节点PU的电压会降低(如图9所示)。在此情况下，第五晶体管M5和第四晶体管M输出的电流就会减小，从而使得第一信号输出端Output1和第二信号输出端Output2的信号波形下降沿增加(如图9所示)，即，第二信号输出端Output2向亚像素传输的栅极扫描信号波形下降沿增加，导致显示时出现例如数据错充、水平黑条等显示现象。

而本发明中的移位寄存器单元，由于第一节点Q可以将第三晶体管M3的第一极、第六晶体管M6的第二极、第八晶体管M8的第二极以及第十晶体管M10的第二极的电位均拉升至高电位，该高电位为第一信号输出端Output1的信号的电位，使得第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10的第一极和第二极的电位差是上拉节点PU的信号的电位减去第一信号输出端Output1的信号的电位，而不再是上拉节点PU的信号的电位减去第一信号输入端IN1的信号的电位或者第一电压端LVGL的信号的电位。由于第一信号输出端Output1的信号相比于第一信号输入端IN1的信号和第一电压端LVGL的信号均为高电平，因此，减小了第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10的第一极和第二极的电位差，从而使得第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10产生的漏电流均减弱，降低漏电流对上拉节点PU的影响，以改善因上拉节点PU的电压降低而导致第一信号输出端Output1和第二信号输出端Output2的信号波形下降沿增加，引起显示异常的问题，从而使得显示装置能够正常显示。

此外，在本发明的一些实施例中，VDD1＝0，VDD2＝1。

在此情况下，在如图6所示的图像帧的第一阶段P1，Input＝1，Reset＝0，CLK＝0，VDD1＝0，VDD2＝1。

在此情况下，由于来自第一信号输入端IN1的信号为高电平，因此，第二晶体管M2和第三晶体管M3均导通，从而将第一信号输入端IN1的高电平传输至上拉节点PU。在上拉节点PU高电位的控制下，第四晶体管M4导通，将时钟信号端CLK的低电平传输至第一信号输出端Output1。第一信号输出端Output1控制第一晶体管M1截止。

在本发明的一些实施例中，在上拉节点PU高电位的控制下，第五晶体管M5也导通，将时钟信号端CLK的低电平传输至第二信号输出端Output2。

如图4所示，由于第一节点Q与第二晶体管M2的第二极和第三晶体管M3的第一极电连接，因此，当第二晶体管M2和第三晶体管M3导通时，还可以将第一信号输入端IN1的高电平传输至第一节点Q，使得第一节点Q为高电平。

此外，如图4所示，在上拉节点PU高电位的控制下，第十九晶体管M19和第二十晶体管M20导通，在第四电压端VDD2高电平的控制下，第十七晶体管M17导通，但由于第二十晶体管M20沟道的宽长比大于第十七晶体管M17沟道的宽长比，使得第十八晶体管M18的栅极为低电平，控制第十八晶体管M18截止，使得第二下拉节点PD2的电位仍会通过第十九晶体管M19下拉至第一电压端LVGL的低电平。在此情况下，第十晶体管M10、第十一晶体管M11和第二十一晶体管M21均处于截止状态。

在第二电压端VDD1低电平的控制下，第十二晶体管M12截止。在上拉节点PU的控制下，第十四晶体管M14导通，将第一下拉节点PD1的电位下拉至第一电压端LVGL的低电平，在上拉节点PU的控制下，第十五晶体管M15导通，控制第十三晶体管M13截止。在此情况下，第八晶体管M8、第九晶体管M9和第十六晶体管M16处于截止状态。

在如图6所示的图像帧的第二阶段P2，Input＝0，Reset＝0，CLK＝1，VDD1＝0，VDD2＝1。

在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第二晶体管M2和第三晶体管M3均处于截止状态。电容C对上拉节点PU进行充电，从而使得第四晶体管M4保持开启状态。此时，时钟信号端CLK的高电平通过第四晶体管M4传输至第一信号输出端Output1。

在本发明的一些实施例中，电容C对上拉节点PU进行充电，第五晶体管M5也会保持开启状态，使得时钟信号端CLK的高电平通过第五晶体管M5传输至第二信号输出端Output2。同时，第二信号输出端Output2输出高电平的栅极扫描信号。

在第一信号输出端Output1高电位的控制下，第一晶体管M1打开，使得来自第一信号输出端Output1的高电平传输至第一节点Q。此时，与第一节点Q电连接的第三晶体管M3的第一极、第六晶体管M6的第二极、第八晶体管M8的第二极以及第十晶体管M10的第二极的电位均为高电位。

此外，在电容C的的自举作用下，上拉节点PU的电位会进一步升高。此时，与上拉节点PU电连接的第三晶体管M3的第二极、第六晶体管M6的第一极、第八晶体管M8的第一极以及第十晶体管M10的第一极的电位，均与上拉节点PU同为较高电位。

由于第一节点Q可以将第三晶体管M3的第一极、第六晶体管M6的第二极、第八晶体管M8的第二极以及第十晶体管M10的第二极的电位均拉升至高电位，使得第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10的第一极和第二极的电位差均减小，第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10产生的漏电流均减弱，避免上拉节点PU的电压会降低而导致第一信号输出端Output1和第二信号输出端Output2的信号波形下降沿增加。

需要说明的是，在第二阶段P2，如图4所示，第二晶体管M2的第一极为低电平、第二极为高电平，第七晶体管M7的第一极为高电平、第二极为低电平，第九晶体管M9的第一极为高电平、第二极为低电平，第十一晶体管M11的第一极为高电平、第二极为低电平，其中，上述的高电平为第一信号输出端Output1的信号的电位。由于第一信号输出端Output1的信号低于上拉节点PU的信号，因此，该第二晶体管M2、第七晶体管M7、第九晶体管M9以及第十一晶体管M11的第一极和第二极的电位差，即，第一信号输出端Output1的信号和低电平信号之间的电位差，相比于上拉节点PU的信号与低电平信号之间的电位差较小，尽管第二晶体管M2、第七晶体管M7、第九晶体管M9以及第十一晶体管M11会产生漏电流，但也可以认为在移位寄存器单元的可接受范围之内，因此，该漏电流对上拉节点PU的影响很小。

综上所述，在该第二阶段P2，第一信号输出端Output1和第二信号输出端Output2均输出高电平，以向与第二信号输出端Output2相连接的栅线输出栅极扫描信号。并且，第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10的第一极和第二极的电位差均较小，使得第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10产生的漏电流均减小，从而可以减小对上拉节点PU的影响，避免上拉节点PU的电位降低而导致第一信号输出端Output1和第二信号输出端Output2的波形下降沿延长，以保证正常显示。

在如图6所示的图像帧的第三阶段P3，Input＝0，Reset＝1，CLK＝0，VDD1＝0，VDD2＝1。

在此情况下，由于来自第二信号输入端IN2的高电平信号控制，使得第六晶体管M6和第七晶体管M7导通，将上拉节点PU的电位下拉至第一电压端LVGL的低电平，第四晶体管M4和第五晶体管M5均处于截止状态。并且，第六晶体管M6和第七晶体管M7也将第一节点Q下拉至低电平。

如图4所示，在上拉节点PU低电位的控制下，第十九晶体管M19和第二十晶体管M20均截止，第十七晶体管M17在第四电压端VDD2高电平的控制下导通，并将第四电压端VDD2的高电平传输至第十八晶体管M18，控制第十八晶体管M18导通，第十八晶体管M18将第四电压端VDD2的高电平传输至第二下拉节点PD2，在第二下拉节点PD2高电平的控制下，第十晶体管M10、第十一晶体管M11以及第二十一晶体管M21均导通，通过第十晶体管M10和第十一晶体管M11将上拉节点PU的电位下拉至第一电压端LVGL的低电平，并通过第二十一晶体管M21将第一信号输出端Output1和第二信号输出端Output2的电位下拉至第一电压端LVGL的低电平。

此时，在第一信号输出端Output2低电平的控制下，第一晶体管M1处于截止状态，第一节点Q为低电平。

在上拉节点PU低电位的控制下，第十四晶体管M14和第十五晶体管M15均截止，在第二电压端VDD1低电平的控制下，第十二晶体管M12和第十三晶体管M13均截止。此时，第一下拉节点PD1为低电平，在第一下拉节点PD1低电平的控制下，第八晶体管M8、第九晶体管M9以及第十六晶体M16管均处于截止状态。

可以理解的是，在此情况下，第一节点Q为低电平，第二晶体管M2的第一极和第二极、第三晶体管M3的第一极和第二极、第八晶体管M8的第一极和第二极、以及第九晶体管M9的第一极和第二极均处于低电平，使得第二晶体管M2、第三晶体管M3、第八晶体管M8以及第九晶体管M9的第一极和第二极的电压差均为0。此时，第二晶体管M2、第三晶体管M3、第八晶体管M8以及第九晶体管M9均不会产生漏电流。

在如图6所示的图像帧的第四阶段P4，Input＝0，Reset＝0，CLK＝1，VDD1＝1，VDD2＝0。

在此情况下，在第四电压端VDD2高电平的控制下，第十七晶体管M17导通，并将第四电压端VDD2的高电平传输至第十八晶体管M18，控制第十八晶体管M18导通，第十八晶体管M18将第四电压端VDD2的高电平传输至第二下拉节点PD2，在第二下拉节点PD2高电平的控制下，第十晶体管M10、第十一晶体管M11以及第二十一晶体管M21均导通，通过第十晶体管M10和第十一晶体管M11将上拉节点PU的电位下拉至第一电压端LVGL的低电平，并通过第二十一晶体管M21将第一信号输出端Output1和第二信号输出端Output2的电位下拉至第一电压端LVGL的低电平。

本阶段中除了第十七晶体管M17、第十八晶体管M18、第十晶体管M10、第十一晶体管M11以及第二十一晶体管M21以外，其余晶体管均处于截止状态。

此外，在本发明的一些实施例中，在VDD1＝1，VDD2＝1。

在此情况下，在如图7所示的图像帧的第一阶段P1，Input＝1，Reset＝0，CLK＝0，VDD1＝1，VDD2＝1。

在此情况下，由于来自第一信号输入端IN1的信号为高电平，因此，第二晶体管M2和第三晶体管M3均导通，从而将第一信号输入端IN1的高电平传输至上拉节点PU。在上拉节点PU高电位的控制下，第四晶体管M4导通，将时钟信号端CLK的低电平传输至第一信号输出端Output1。第一信号输出端Output1控制第一晶体管M1截止。

在本发明的一些实施例中，在上拉节点PU高电位的控制下，第五晶体管M5也导通，将时钟信号端CLK的低电平传输至第二信号输出端Output2。

如图4所示，由于第一节点Q与第二晶体管M2的第二极和第三晶体管M3的第一极电连接，因此，当第二晶体管M2和第三晶体管M3导通时，还可以将第一信号输入端IN1的高电平传输至第一节点Q，使得第一节点Q为高电平。

此外，如图4所示，在上拉节点PU高电位的控制下，第十四晶体管M14和第十五晶体管M15导通，在第二电压端VDD1高电平的控制下，第十二晶体管M12导通，但由于第十五晶体管M15沟道的宽长比大于第十二晶体管M12沟道的宽长比，使得第十三晶体管M13的栅极为低电平，控制第十三晶体管M13截止，使得第一下拉节点PD1的电位仍会通过第十四晶体管M14下拉至第一电压端LVGL的低电平。在此情况下，第八晶体管M8、第九晶体管M9和第十六晶体管M16均处于截止状态。

同样的，在上拉节点PU高电位的控制下，第十九晶体管M19和第二十晶体管M20导通，在第四电压端VDD2高电平的控制下，第十七晶体管M17导通，但由于第二十晶体管M20沟道的宽长比大于第十七晶体管M17沟道的宽长比，使得第十八晶体管M18的栅极为低电平，控制第十八晶体管M18截止，使得第二下拉节点PD2的电位仍会通过第十九晶体管M19下拉至第一电压端LVGL的低电平。在此情况下，第十晶体管M10、第十一晶体管M11和第二十一晶体管M21均处于截止状态。

在第四电压端VDD2低电平的控制下，第十七晶体管M17截止。在上拉节点PU的控制下，第十九晶体管M19导通，将第二下拉节点PD2的电位下拉至第一电压端LVGL的低电平，在上拉节点PU的控制下，第二十晶体管M20导通，控制第十八晶体管M18截止。在此情况下，第十晶体管M10、第十一晶体管M11和第二十一晶体管M21处于截止状态。

综上所述，在第一阶段P1，第一信号输出端Output1和第二信号输出端Output2均输出低电平。

在如图7所示的图像帧的第二阶段P2，Input＝0，Reset＝0，CLK＝1，VDD1＝1，VDD2＝1。

在此情况下，由于来自第一信号输入端IN1的信号为低电平，因此第二晶体管M2和第三晶体管M3均处于截止状态。电容C对上拉节点PU进行充电，从而使得第四晶体管M4保持开启状态。此时，时钟信号端CLK的高电平通过第四晶体管M4传输至第一信号输出端Output1。

在本发明的一些实施例中，电容C对上拉节点PU进行充电，第五晶体管M5也会保持开启状态，使得时钟信号端CLK的高电平通过第五晶体管M5传输至第二信号输出端Output2。同时，第二信号输出端Output2输出高电平的栅极扫描信号。

在第一信号输出端Output1高电位的控制下，第一晶体管M1打开，使得来自第一信号输出端Output1的高电平传输至第一节点Q。此时，与第一节点Q电连接的第三晶体管M3的第一极、第六晶体管M6的第二极、第八晶体管M8的第二极以及第十晶体管M10的第二极的电位均为高电位。

此外，在电容C的的自举作用下，上拉节点PU的电位会进一步升高。此时，与上拉节点PU电连接的第三晶体管M3的第二极、第六晶体管M6的第一极、第八晶体管M8的第一极以及第十晶体管M10的第一极的电位均与上拉节点PU同为较高电位。

由于第一节点Q可以将第三晶体管M3的第一极、第六晶体管M6的第二极、第八晶体管M8的第二极以及第十晶体管M10的第二极的电位均拉升至高电位，即，第一信号输出端Output1的电位，使得第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10的第一极和第二极的电位差是上拉节点PU的电位减去第一信号输出端Output1的信号的电位，而不再是上拉节点PU的电位减去第一信号输入端IN1或者第一电压端LVGL的电位。由于第一信号输出端Output1的信号相比于第一信号输入端IN1的信号和第一电压端LVGL的信号均为高电平，因此，减小了第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10的第一极和第二极的电位差，从而使得第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10产生的漏电流均减弱，降低漏电流对上拉节点PU的影响，避免上拉节点PU的电压会降低而导致第一信号输出端Output1和第二信号输出端Output2的信号波形下降沿增加。

综上所述，在第二阶段P2，第一信号输出端Output1和第二信号输出端Output2均输出高电平，以向与第二信号输出端Output2相连接的栅线输出栅极扫描信号。并且，第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10的第一极和第二极的电位差均较小，使得第三晶体管M3、第六晶体管M6、第八晶体管M8以及第十晶体管M10产生的漏电流均减小，从而可以降低漏电流对上拉节点PU的影响，避免上拉节点PU的电位降低而导致第一信号输出端Output1和第二信号输出端Output2的波形下降沿延长，以保证正常显示。

在如图7所示的图像帧的第三阶段P3，Input＝0，Reset＝1，CLK＝0，VDD1＝1，VDD2＝1。

在此情况下，由于来自第二信号输入端IN2的高电平信号控制，使得第六晶体管M6和第七晶体管M7导通，将上拉节点PU的电位下拉至第一电压端LVGL的低电平，第四晶体管M4和第五晶体管M5均处于截止状态。并且，第六晶体管M6和第七晶体管M7也将第一节点Q下拉至低电平。

如图4所示，在上拉节点PU低电位的控制下，第十四晶体管M14和第十五晶体管M15均截止，第十二晶体管M12在第二电压端VDD1高电平的控制下导通，并将第二电压端VDD1的高电平传输至第十三晶体管M13，控制第十三晶体管M13导通，第十三晶体管M13将第二电压端VDD1的高电平传输至第一下拉节点PD1，在第一下拉节点PD1高电平的控制下，第八晶体管M8、第九晶体管M9以及第十六晶体管M16均导通，通过第八晶体管M8和第九晶体管M9将上拉节点PU的电位下拉至第一电压端LVGL的低电平，并通过第十六晶体管M16将第一信号输出端Output1和第二信号输出端Output2的电位下拉至第一电压端LVGL的低电平。

同样的，如图4所示，在上拉节点PU低电位的控制下，第十九晶体管M19和第二十晶体管M20均截止，第十七晶体管M17在第四电压端VDD2高电平的控制下导通，并将第四电压端VDD2的高电平传输至第十八晶体管M18，控制第十八晶体管M18导通，第十八晶体管M18将第四电压端VDD2的高电平传输至第二下拉节点PD2，在第二下拉节点PD2高电平的控制下，第十晶体管M10、第十一晶体管M11以及第二十一晶体管M21均导通，通过第十晶体管M10和第十一晶体管M11将上拉节点PU的电位下拉至第一电压端LVGL的低电平，并通过第二十一晶体管M21将第一信号输出端Output1和第二信号输出端Output2的电位下拉至第一电压端LVGL的低电平。

此时，在第一信号输出端Output2低电平的控制下，第一晶体管M1处于截止状态，第一节点Q为低电平。

在上拉节点PU低电位的控制下，第十九晶体管M19和第二十晶体管M20均截止，在第四电压端VDD2低电平的控制下，第十七晶体管M17和第十八晶体管M18均截止。此时，第二下拉节点PD2为低电平，在第二下拉节点PD2低电平的控制下，第十晶体管M10、第十一晶体管M11以及第二十一晶体M21管均处于截止状态。

同样的，在上拉节点PU低电位的控制下，第十四晶体管M14和第十五晶体管M15均截止，在第二电压端VDD1低电平的控制下，第十二晶体管M12和第十三晶体管M13均截止。此时，第一下拉节点PD1为低电平，在第一下拉节点PD1低电平的控制下，第八晶体管M8、第九晶体管M9以及第十六晶体M16管均处于截止状态。

可以理解的是，在此情况下，第一节点Q为低电平，第二晶体管M2的第一极和第二极、第三晶体管M3的第一极和第二极、第十晶体管M10的第一极和第二极、以及第十一晶体管M11的第一极和第二极均处于低电平，使得第二晶体管M2、第三晶体管M3、第十晶体管M10以及第十一晶体管M11的第一极和第二极的电压差均为0。此时，第二晶体管M2、第三晶体管M3、第十晶体管M10以及第十一晶体管M11均不会产生漏电流。

在如图7所示的图像帧的第四阶段P4，Input＝0，Reset＝0，CLK＝1，VDD1＝1，VDD2＝1。

在此情况下，在第二电压端VDD1高电平的控制下，第十二晶体管M12导通，并将第二电压端VDD1的高电平传输至第十三晶体管M13，控制第十三晶体管M13导通，第十三晶体管M13将第二电压端VDD1的高电平传输至第一下拉节点PD1，在第一下拉节点PD1高电平的控制下，第八晶体管M8、第九晶体管M9以及第十六晶体管M16均导通，通过第八晶体管M8和第九晶体管M9将上拉节点PU的电位下拉至第一电压端LVGL的低电平，并通过第十六晶体管M16将第一信号输出端Output1和第二信号输出端Output2的电位下拉至第一电压端LVGL的低电平。

同样的，在第四电压端VDD2高电平的控制下，第十七晶体管M17导通，并将第四电压端VDD2的高电平传输至第十八晶体管M18，控制第十八晶体管M18导通，第十八晶体管M18将第四电压端VDD2的高电平传输至第二下拉节点PD2，在第二下拉节点PD2高电平的控制下，第十晶体管M10、第十一晶体管M11以及第二十一晶体管M21均导通，通过第十晶体管M10和第十一晶体管M11将上拉节点PU的电位下拉至第一电压端LVGL的低电平，并通过第二十一晶体管M21将第一信号输出端Output1和第二信号输出端Output2的电位下拉至第一电压端LVGL的低电平。

本阶段中除了第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、十二晶体管M12、第十三晶体管M13、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18以及第二十一晶体管M21以外，其余晶体管均处于截止状态。

需要说明的是，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图5中的部分控制信号进行翻转，而移位寄存器单元中各个子电路的晶体管的通断过程同上所述，此处不再赘述。

在此基础上，本发明实施例还提供一种如上述的移位寄存器单元的驱动方法，在一图像帧内，移位寄存器单元的驱动方法包括：

在如图5所示的图像帧的第一阶段P1，如图3所示，第一信号输入子电路21在第一信号输入端IN1的控制下，将来自第一信号输入端IN1的信号传输出至上拉节点PU。信号输出子电路22将来自上拉节点PU的信号进行存储。

在如图5所示的图像帧的第二阶段P2，如图3所示，信号输出子电路22在来自上拉节点PU的信号的控制下，将来自时钟信号端CLK的时钟信号传输至第一信号输出端Output1。

电位提升子电路23在来自第一信号输出端Output1的信号的控制下，将来自第一信号输出端Output1的信号传输至第一节点Q。第一信号输入子电路21接收来自第一节点Q的信号。

在此基础上，在本发明的一些实施例中，在如图5所示的图像帧的第二阶段P2还包括：第二信号输入子电路24接收来自第一节点Q的信号。

此时，移位寄存器单元的驱动方法还包括：

在如图5所示的图像帧的第三阶段P3，如图3所示，在来自第二信号输入端IN2的信号的控制下，第二信号输入子电路24将来自第一电压端LVGL的信号传输至上拉节点PU。

在此基础上，在本发明的一些实施例中，在如图5所示的图像帧的第二阶段P2还包括：第一降噪子电路25和第二降噪子电路26接收来自第一节点Q的信号。

此时，移位寄存器单元的驱动方法还包括：

在如图5所示的图像帧的第四阶段P4，如图3所示，在来自第一下拉节点PD1的输出信号的控制下，第一降噪子电路25将来自第一电压端LVGL的信号传输至上拉节点PU。和/或，在图像帧的第四阶段P4，在来自第二下拉节点PD2的输出信号的控制下，第二降噪子电路26将来自第一电压端LVGL的信号传输至上拉节点PU。

需要说明的是，在第一降噪子电路25或第二降噪子电路26工作的情况下，当第一降噪子电路25工作时，第二降噪子电路26在第二下拉节点PD2的控制下截止，或者，当第二降噪子电路26工作时，第一降噪子电路25在第一下拉节点PD1的控制下截止。

上述的移位寄存器单元的驱动方法具有与上述的移位寄存器单元相同的有益效果，因此不再赘述。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (19)

1.一种移位寄存器单元，其特征在于，包括：第一信号输入子电路、信号输出子电路以及电位提升子电路；

所述信号输出子电路，与时钟信号端、上拉节点以及第一信号输出端电连接；所述信号输出子电路被配置为将来自所述上拉节点的信号进行存储，并在来自所述上拉节点的信号的控制下，将来自所述时钟信号端的时钟信号传输至所述第一信号输出端；

所述电位提升子电路，与第一节点和所述第一信号输出端电连接；所述电位提升子电路被配置为在来自所述第一信号输出端的信号的控制下，将来自所述第一信号输出端的信号传输至所述第一节点；

所述第一信号输入子电路，与所述第一信号输入端、所述上拉节点以及所述第一节点电连接；所述第一信号输入子电路被配置为在来自所述第一信号输入端的信号的控制下，将来自所述第一信号输入端的信号传输至所述上拉节点；所述第一信号输入子电路还被配置为接收来自所述第一节点的信号。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第二信号输入子电路；

所述第二信号输入子电路，与第二信号输入端、所述上拉节点、所述第一节点以及第一电压端电连接；所述第二信号输入子电路被配置为在来自所述第二信号输入端的信号控制下，将来自所述第一电压端的信号传输至所述上拉节点；所述第二信号输入子电路还被配置为接收来自所述第一节点的信号。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第一降噪子电路；

所述第一降噪子电路，与第一下拉节点、所述上拉节点、所述第一节点以及第一电压端电连接；所述第一降噪子电路被配置为在来自所述第一下拉节点的信号的控制下，将来自所述第一电压端的信号传输至所述上拉节点；所述第一降噪子电路还被配置为接收来自所述第一节点的信号。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第二降噪子电路；

所述第二降噪子电路，与第二下拉节点、所述上拉节点、所述第一节点以及所述第一电压端电连接；所述第二降噪子电路被配置为在来自所述第二下拉节点的信号的控制下，将来自所述第一电压端的信号传输至所述上拉节点；所述第二降噪子电路还被配置为接收来自所述第一节点的信号。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述信号输出子电路还与第二信号输出端电连接；所述信号输出子电路还被配置为在来自所述上拉节点的信号的控制下，将来自所述时钟信号端的时钟信号传输至所述第二信号输出端，以输出栅极扫描信号。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：第一下拉控制子电路、第一下拉子电路、第二下拉控制子电路以及第二下拉子电路；

所述第一下拉控制子电路，与第二电压端、所述上拉节点、所述第一下拉节点、第一电压端电连接；所述第一下拉控制子电路被配置为在来自所述第二电压端的信号和来自所述上拉节点的信号的控制下，将来自所述第二电压端的信号传输至所述第一下拉节点，和将来自所述第一电压端的信号传输至所述第一下拉节点；

所述第一下拉子电路，与所述第一下拉节点、所述第一信号输出端、所述第二信号输出端、以及第三电压端电连接；所述第一下拉子电路被配置为在来自所述第一下拉节点的信号的控制下，将来自所述第三电压端的信号传输至所述第一信号输出端和所述第二信号输出端；

所述第二下拉控制子电路，与第四电压端、所述上拉节点、所述第二下拉节点、所述第一电压端电连接；所述第二下拉控制子电路被配置为在来自所述第四电压端的信号和来自所述上拉节点的信号的控制下，将来自所述第一电压端的信号传输至所述第二下拉节点，和将来自所述第一电压端的信号传输至所述第二下拉节点；

所述第二下拉子电路，与所述第二下拉节点、所述第一信号输出端、所述第二信号输出端、以及第三电压端电连接；所述第二下拉子电路被配置为在来自所述第二下拉节点的输出信号的控制下，将来自所述第三电压端的信号传输至所述第一信号输出端和所述第二信号输出端。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述电位提升子电路包括第一晶体管；

所述第一晶体管的栅极和第一极均与所述第一信号输出端电连接，所述第一晶体管的第二极与所述第一节点电连接。

8.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一信号输入子电路包括第二晶体管和第三晶体管；

所述第二晶体管的栅极和第一极均与所述第一信号输入端电连接，所述第二晶体管的第二极与所述第一节点电连接；

所述第三晶体管的栅极与所述第一信号输入端电连接，所述第三晶体管的第一极与所述第一节点电连接，所述第三晶体管的第二极与所述上拉节点电连接。

9.根据权利要求1所述的移位寄存器单元，其特征在于，所述信号输出子电路包括第四晶体管；

所述第四晶体管的栅极与所述上拉节点电连接，所述第四晶体管的第一极与所述时钟信号端电连接，所述第四晶体管的第二极与所述第一信号输出端电连接。

10.根据权利要求9所述的移位寄存器单元，其特征在于，所述信号输出子电路还包括存储电容和第五晶体管；

所述存储电容的第一极与所述上拉节点电连接，所述存储电容的第二极与第二信号输出端电连接；

所述第五晶体管的栅极与所述上拉节点电连接，所述第五晶体管的第一极与所述时钟信号端电连接，所述第五晶体管的第二极与所述第二信号输出端电连接。

11.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二信号输入子电路包括第六晶体管和第七晶体管；

所述第六晶体管的栅极与所述第二信号输入端电连接，所述第六晶体管的第一极与所述上拉节点电连接，所述第六晶体管的第二极与所述第一节点电连接；

所述第七晶体管的栅极与所述第二信号输入端电连接，所述第七晶体管的第一极与所述第一节点电连接，所述第七晶体管的第二极与所述第一电压端电连接。

12.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一降噪子电路包括第八晶体管和第九晶体管；

所述第八晶体管的栅极与所述第一下拉节点电连接，所述第八晶体管的第一极与所述上拉节点电连接，所述第八晶体管的第二极与所述第一节点电连接；

所述第九晶体管的栅极与所述第一下拉节点电连接，所述第九晶体管的第一极与所述第一节点电连接，所述第九晶体管的第二极与所述第一电压端电连接。

13.根据权利要求4所述的移位寄存器单元，其特征在于，所述第二降噪子电路包括第十晶体管和第十一晶体管；

所述第十晶体管的栅极与所述第一下拉节点电连接，所述第十晶体管的第一极与所述上拉节点电连接，所述第十晶体管的第二极与所述第一节点电连接；

所述第十一晶体管的栅极与所述第一下拉节点电连接，所述第十一晶体管的第一极与所述第一节点电连接，所述第十一晶体管的第二极与所述第一电压端电连接。

14.根据权利要求6所述的移位寄存器单元，其特征在于，

所述第一下拉控制子电路包括第十二晶体管、第十三晶体管、第十四晶体管以及第十五晶体管；

所述第十二晶体管的栅极和第一极均与所述第二电压端电连接，所述第十二晶体管的第二极与所述第十三晶体管的栅极电连接；

所述第十三晶体管的第一极与所述第二电压端电连接，所述第十三晶体管的第二极与所述第一下拉节点电连接；

所述第十四晶体管的第一极与所述第一下拉节点电连接，所述第十四晶体管的栅极与所述上拉节点电连接，所述第十四晶体管的第二极与所述第一电压端电连接；

所述第十五晶体管的栅极与所述上拉节点电连接，所述第十五晶体管的第一极与所述第十二晶体管的第二极和所述第十三晶体管的栅极电连接，所述第十五晶体管的第二极与所述第一电压端电连接；

所述第一下拉子电路包括第十六晶体管；

所述第十六晶体管的栅极与所述第一下拉节点电连接，所述第十六晶体管的第一极与所述第一信号输出端和所述第二信号输出端电连接，所述第十六晶体管的第二极与所述第三电压端电连接；

所述第二下拉控制子电路包括第十七晶体管、第十八晶体管、第十九晶体管以及第二十晶体管；

所述第十七晶体管的栅极和第一极均与所述第四电压端电连接，所述第十七晶体管的第二极与所述第十八晶体管的栅极电连接；

所述第十八晶体管的第一极与所述第四电压端电连接，所述第十八晶体管的第二极与所述第二下拉节点电连接；

所述第十九晶体管的栅极与所述上拉节点电连接，所述第十九晶体管的第一极与所述第二下拉节点电连接，所述第十九晶体管的第二极与所述第一电压端电连接；

所述第二十晶体管的栅极与所述上拉节点电连接，所述第二十晶体管的第一极与所述第十七晶体管的第二极和所述第十八晶体管的栅极电连接，所述第二十晶体管的第二极与所述第一电压端电连接；

所述第二下拉子电路包括第二十一晶体管；

所述第二十一晶体管的栅极与所述第二下拉节点电连接，所述第二十一晶体管的第一极与所述第二信号输出端电连接，所述第二十一晶体管的第二极与所述第三电压端电连接。

15.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-14任一项所述的移位寄存器单元；

第一级移位寄存器单元的第一信号输入端与起始信号端相连接；

除了所述第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号输入端与其上一级移位寄存器单元的第一信号输出端相连接；

除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号输入端与其下一级移位寄存器单元的第一信号输出端相连接；

所述最后一级移位寄存器单元的第二信号输入端连接初始化信号端或所述起始信号端。

16.一种显示装置，其特征在于，包括如权利要求15所述的栅极驱动电路。

17.一种如权利要求1-14任一项所述的移位寄存器单元的驱动方法，其特征在于，在一图像帧内，所述移位寄存器单元的驱动方法包括：

在所述图像帧的第一阶段：

第一信号输入子电路在第一信号输入端的控制下，将来自所述第一信号输入端的信号传输出至上拉节点；信号输出子电路将来自所述上拉节点的信号进行存储；

在所述图像帧的第二阶段：

所述信号输出子电路在来自所述上拉节点的信号的控制下，将来自时钟信号端的时钟信号传输至第一信号输出端；

电位提升子电路在来自所述第一信号输出端的信号的控制下，将来自所述第一信号输出端的信号传输至所述第一节点；所述第一信号输入子电路接收来自所述第一节点的信号。

18.根据权利要求17所述的移位寄存器单元的驱动方法，其特征在于，在所述图像帧的第二阶段还包括：第二信号输入子电路接收来自所述第一节点的信号；

所述移位寄存器单元的驱动方法还包括：

在所述图像帧的第三阶段，在来自第二信号输入端的信号的控制下，所述第二信号输入子电路将来自第一电压端的信号传输至所述上拉节点。

19.根据权利要求17所述的移位寄存器单元的驱动方法，其特征在于，在所述图像帧的第二阶段还包括：第一降噪子电路和第二降噪子电路接收来自所述第一节点的信号；

所述移位寄存器单元的驱动方法还包括：

在所述图像帧的第四阶段，在来自第一下拉节点的输出信号的控制下，所述第一降噪子电路将来自第一电压端的信号传输至所述上拉节点；

和/或，

在所述图像帧的第四阶段，在来自第二下拉节点的输出信号的控制下，所述第二降噪子电路将来自第一电压端的信号传输至所述上拉节点。