CN114267307A - 驱动电路、栅极驱动电路及显示面板 - Google Patents

Abstract

本发明公开了一种驱动电路、栅极驱动电路及显示面板，该驱动电路包括第一栅极点、上拉电路、隔离开关电路、第二栅极点、第一输出电路、第二输出电路和下拉电路；上拉电路在接收到输入信号时将第一栅极点上拉；隔离开关电路在第一栅极点为低电位时，将第二栅极点与第一栅极点电性隔离，为高电位时将第二栅极点与第一栅极点电性连通；第一输出电路在第一栅极点为高电位时，根据第一时钟信号输出第一驱动信号；第二输出电路在第二栅极点为高电位时，根据第二时钟信号输出第二驱动信号；下拉电路接收到下拉控制信号时，将第一栅极点、第一输出电路和第二输出电路的输出端下拉至低电位；在第一栅极点为高电位时停止下拉。进而使输出信号更稳定。

Description

驱动电路、栅极驱动电路及显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种驱动电路、栅极驱动电路及显示面板。

背景技术

随着生活水平的提高，人们对液晶显示产品也提出了更高的要求，比如，更低的价格，更窄的边框等。

在液晶显示器的制造过程中，通常采用GDL(Gate Driver less、较少的闸极驱动)电路驱动技术，就是舍弃传统的栅极驱动芯片，取而代之的是将栅极驱动电路结构直接制做在显示面板的玻璃基板上，使得显示面板两侧无需再使用芯片驱动，大大降低了产品成本。

常见的GDL电路为求驱动效果顺畅，通常会将输出电路共用工作节点进行预充，以达到较高电平的电压准位，使得后续能跟时钟信号耦合成理想的信号波型，当薄膜晶体管的开关打开时，栅极线路所需的栅级扫描信号得以顺利传递。但是，这种共用工作节点的方式，容易导致在输出电路的时钟信号高电压写入阶段，工作节点因经过两次上拉而出现电压过大的情况，造成栅极连接工作节点的薄膜晶体管受高压损坏，输出信号波形产生异常，进而影响整个电路。

上述内容仅用于辅助理解本发明的技术方案，并不代表承认上述内容是现有技术。

发明内容

本发明的主要目的在于提供一种驱动电路、栅极驱动电路及显示面板，旨在解决因输出电路共用工作节点，输出信号出现异常的问题。

为实现上述目的，本发明提出一种驱动电路，包括第一栅极点和上拉电路；所述上拉电路的输入端用于接收输入信号，输出端与所述第一栅极点连接；所述上拉电路，用于在接收到所述输入信号时，将所述第一栅极点上拉至高电位；所述驱动电路还包括：

第二栅极点；

隔离开关电路，所述隔离开关电路的输入端和受控端均与所述第一栅极点连接，输出端与所述第二栅极点连接；所述隔离开关电路，用于在所述第一栅极点为低电位时关断，将所述第二栅极点与所述第一栅极点进行电性隔离；在所述第一栅极点为高电位时导通，将所述第二栅极点与所述第一栅极点进行电性连通；

第一输出电路，具有与所述第一栅极点连接的受控端、用于接收第一时钟信号的输入端和输出端；所述第一输出电路，用于在所述第一栅极点为高电位时，根据所述第一时钟信号输出第一驱动信号；

第二输出电路，具有与所述第二栅极点连接的受控端，用于接收第二时钟信号的输入端和输出端；所述第二输出电路，用于在所述第二栅极点为高电位时，根据所述第二时钟信号输出第二驱动信号；

下拉电路，所述下拉电路的第一端分别与所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端连接，第二端连接低电平，第一受控端用于接收下拉控制信号，第二受控端与所述第一栅极点连接；所述下拉电路，用于在接收到所述下拉控制信号时，将所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端下拉至低电位；在所述第一栅极点为高电位时，停止下拉。

可选地，所述隔离开关电路包括隔离开关管；所述隔离开关管的受控端为所述隔离开关电路的受控端，所述隔离开关管的输入端为所述隔离开关电路的输入端，所述隔离开关管的输出端为所述隔离开关电路的输出端。

可选地，所述驱动电路还包括级传电路，所述级传电路具有与所述第一栅极点连接的受控端、用于接收第一时钟信号的输入端和输出端；所述级传电路，用于在所述第一栅极点为高电位时，根据所述第一时钟信号输出级传信号；

所述下拉电路的第一端还与所述级传电路的输出端连接；所述下拉电路还用于在接收到所述下拉控制信号时，将所述级传电路的输出端下拉至低电位；在所述第一栅极点为高电位时，停止下拉。

可选地，所述驱动电路还包括复位电路，所述复位电路的受控端用于接收复位信号，所述复位电路的输入端与所述第一栅极点连接，所述复位电路的输出端连接低电平；

所述复位电路，用于在接收到所述复位信号时，使所述第一栅极点的电位复位。

可选地，所述第一输出电路包括第一开关管和第一电容；所述第一开关管的受控端与所述第一电容的一端连接，所述第一开关管的输出端与所述第一电容的另一端连接；所述第一开关管的输入端为所述第一输出电路的输入端，所述第一开关管的受控端与所述第一电容连接的公共端为所述第一输出电路的受控端，所述第一开关管的输出端与所述第一电容连接的公共端为所述第一输出电路的输出端；

所述第二输出电路包括第二开关管和第二电容；所述第二开关管的受控端与所述第二电容的一端连接，所述第二开关管的输出端与所述第二电容的另一端连接；所述第二开关管的输入端为所述第二输出电路的输入端，所述第二开关管的受控端与所述第二电容连接的公共端为所述第二输出电路的受控端，所述第二开关管的输出端与所述第二电容连接的公共端为所述第二输出电路的输出端。

可选地，所述下拉电路包括：

下拉维持单元，所述下拉维持单元的第一受控端为所述下拉电路的第一受控端，第二受控端为所述下拉电路的第二受控端，低电平端连接低电平，输出端输出下拉信号；所述下拉维持单元，用于根据所述下拉控制信号输出下拉信号；并在所述第一栅极点为高电平时，停止输出下拉信号；

下拉单元，所述下拉单元的受控端与所述下拉维持单元的输出端连接，第一端为所述下拉电路的第一端，第二端为所述下拉电路的第二端；所述下拉单元，用于在接收到所述下拉信号时，将所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端下拉至低电位。

可选地，所下拉维持单元包括：第三开关管、第四开关管、第五开关管和第六开关管；所述第三开关管的受控端和输入端为所述下拉维持单元的第一受控端，所述第三开关管的输出端分别与所述第四开关管的受控端和所述第五开关管的输入端连接，所述第四开关管的输入端与所述第三开关管的输入端连接，所述第四开关管的输出端为所述下拉维持单元的输出端，所述第五开关管的受控端和所述第六开关管的受控端为所述下拉维持单元的第二受控端，所述第五开关管的输出端和所述第六开关管的输出端分别为所述下拉维持单元的低电平端，所述第六开关管的输入端与所述第四开关管的输出端连接；

所述下拉单元包括第七开关管、第八开关管和第九开关管；所述第七开关管的受控端、所述第八开关管的受控端和所述第九开关管的受控端分别为所述下拉单元的受控端；所述第七开关管的输入端与所述第一栅极点连接，所述第八开关管的输入端与所述第一输出电路的输出端连接，所述第九开关管的输入端与所述第二输出电路的输出端连接；所述第七开关管的输出端、所述第八开关管的输出端和所述第九开关管的输出端分别为所述下拉单元的第二端。

可选地，所述下拉单元还包括第十开关管、第十一开关管和第十二开关管；

所述第十开关管的受控端用于接收关断信号，输入端与所述第一栅极点连接，输出端连接低电平；

所述第十一开关管的受控端用于接收关断信号，输入端与所述第二栅极点连接，输出端连接低电平；

所述第十二开关管的受控端用于接收所述输入信号，输入端与所述第四开关管的输出端连接，输出端连接低电平。

此外，为实现上述目的，本发明还提供一种栅极驱动电路，包括级联设置的多个栅极驱动子电路，每一个栅极驱动子电路包括第一驱动电路和第二驱动电路，

所述第一驱动电路包括：第一上拉电路、第一栅极点、第二栅极点、第一隔离开关电路、第一输出电路、第二输出电路、第一下拉电路和第二下拉电路；

所述第一上拉电路的输入端用于接收第一输入信号，输出端与所述第一栅极点连接；所述第一上拉电路，用于在接收到所述第一上输入信号时，将所述第一栅极点上拉至高电位；

所述第一隔离开关电路的输入端和受控端均与所述第一栅极点连接，输出端与所述第二栅极点连接；所述第一隔离开关电路，用于在所述第一栅极点为低电位时关断，将所述第二栅极点与所述第一栅极点进行电性隔离，在所述第一栅极点为高电位时导通，将所述第二栅极点与所述第一栅极点进行电性连通；

所述第一输出电路，具有与所述第一栅极点连接的受控端、用于接收第一时钟信号的输入端和输出端；所述第一输出电路用于在所述第一栅极点为高电位时，根据所述第一时钟信号输出第一驱动信号；

所述第二输出电路，具有与所述第二栅极点连接的受控端，用于接收第二时钟信号的输入端和输出端；所述第二输出电路用于在所述第二栅极点为高电位时，根据所述第二时钟信号输出第二驱动信号；

第一下拉电路，所述第一下拉电路的第一端分别与所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端连接，第二端连接低电平，第一受控端用于接收第一下拉控制信号，第二受控端与所述第一栅极点连接；所述第一下拉电路，用于在接收到所述第一下拉控制信号时，将所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端下拉至低电位；在所述第一栅极点为高电位时，停止下拉；

第二下拉电路，所述第二下拉电路的第一端分别与所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端连接，第二端连接低电平，受控端用于接收第二下拉信号；所述第二下拉电路，用于在接收到所述第二下拉信号时，将所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端下拉至低电位；

所述第二驱动电路包括：第二上拉电路、第三栅极点、第四栅极点、第二隔离开关电路、第三输出电路、第四输出电路、第二下拉电路和第四下拉电路；

所述第二上拉电路的输入端用于接收第二输入信号，输出端与所述第三栅极点连接；所述第二上拉电路，用于在接收到所述第二上输入信号时，将所述第三栅极点上拉至高电位；

所述第二隔离开关电路的输入端和受控端均与所述第三栅极点连接，输出端与所述第四栅极点连接；所述第二隔离开关电路用于在所述第三栅极点为低电位时关断，将所述第四栅极点与所述第三栅极点进行电性隔离，在所述第三栅极点为高电位时导通，将所述第四栅极点与所述第三栅极点进行电性连通；

所述第三输出电路，具有与所述第三栅极点连接的受控端、用于接收第二时钟信号的输入端和输出端；所述第三输出电路用于在所述第三栅极点为高电位时，根据所述第二时钟信号输出第三驱动信号；

所述第四输出电路，具有与所述第四栅极点连接的受控端，用于接收第二时钟信号的输入端和输出端；所述第四输出电路用于在所述第四栅极点为高电位时，根据所述第二时钟信号输出第四驱动信号；

第三下拉电路，所述第三下拉电路的第一端分别与所述第三栅极点、所述第三输出电路的输出端和所述第四输出电路的输出端连接，第二端连接低电平，第一受控端用于接收第二下拉控制信号，第二受控端与所述第三栅极点连接；所述第三下拉电路，用于在接收到所述第二下拉控制信号时，将所述第三栅极点、所述第三输出电路的输出端和所述第四输出电路的输出端下拉至低电位；在所述第三栅极点为高电位时，停止下拉；

第四下拉电路，所述第四下拉电路的第一端分别与所述第三栅极点、所述第三输出电路的输出端和所述第四输出电路的输出端连接，第二端连接低电平，受控端用于接收第一下拉信号；所述第四下拉电路，用于在接收到所述第一下拉信号时，将所述第三栅极点、所述第三输出电路的输出端和所述第四输出电路的输出端下拉至低电位；其中，所述第二下拉信号和所述第一下拉信号反向。

此外，为实现上述目的，本发明还提供一种显示面板，包括显示区域和非显示区域，所述显示区域上设置有多个像素单元，所述显示面板还包括：

驱动电路，设置于所述非显示区域上，以输出驱动信号驱动所述多个像素单元；所述驱动电路被配置为如上所述的驱动电路；

或，栅极驱动电路，设置于所述非显示区域上，以输出驱动信号驱动所述多个像素单元；所述栅极驱动电路被配置为如上所述的栅极驱动电路。

本发明的一种驱动电路、栅极驱动电路及显示面板，该驱动电路中通过将隔离开关电路设置在第一输出电路与第二输出电路之间，当第一栅极点为高电位时开启，使第二栅极点也为高电位，从而实现了一个输入信号就能给两个输出电路进行预充电，与现有一个上拉电路只能使一个输出电路输出一级驱动信号的架构相比，大大减少了元器件的使用数量；并且通过隔离开关电路的隔离作用，避免了第二时钟信号为高电平时对第一栅极点产生的上拉影响，同时也削弱了第一时钟信号为高电平时对第二栅极点的影响；进而改善了因工作节点共用引起节点电压过大，输出波形异常的问题，实现了缩小显示产品边框的同时输出信号更稳定。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本发明驱动电路一实施例的功能模块示意图；

图2为现有技术提供的驱动电路共用节点的节点电位示意图；

图3为现有技术提供的显示面板边框信号线示意图；

图4为本发明驱动电路一实施例的显示面板边框信号线示意图；

图5为本发明驱动电路一实施例的电路结构示意图；

图6为本发明栅极驱动电路一实施例的功能模块结构示意图；

图7为本发明栅极驱动电路一实施例的电路结构示意图；

图8为本发明栅极驱动电路一实施例的控制时序示意图；

图9为图8实施例的仿真波形示意图；

图10为本发明显示面板一实施例的结构示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

附图标号说明：

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本发明提出一种驱动电路，参见图1，在一实施例中，该驱动电路包括：

第一栅极点Q1和上拉电路10；所述上拉电路10的输入端用于接收输入信号Input，输出端与所述第一栅极点Q1连接；所述上拉电路10，用于在接收到所述输入信号Input时，将所述第一栅极点Q1上拉至高电位；所述驱动电路还包括：

第二栅极点Q2；

隔离开关电路20，所述隔离开关电路20的输入端和受控端均与所述第一栅极点Q1连接，输出端与所述第二栅极点Q2连接；所述隔离开关电路20，用于在所述第一栅极点Q1为低电位时关断，将所述第二栅极点Q2与所述第一栅极点Q1进行电性隔离；在所述第一栅极点Q1为高电位时导通，将所述第二栅极点Q2与所述第一栅极点Q1进行电性连通；

第一输出电路30，具有与所述第一栅极点Q1连接的受控端、用于接收第一时钟信号CLK1的输入端和输出端；所述第一输出电路30，用于在所述第一栅极点Q1为高电位时，根据所述第一时钟信号CLK1输出第一驱动信号；

第二输出电路40，具有与所述第二栅极点Q2连接的受控端，用于接收第二时钟信号CLK2的输入端和输出端；所述第二输出电路40，用于在所述第二栅极点Q2为高电位时，根据所述第二时钟信号CLK2输出第二驱动信号；

下拉电路50，所述下拉电路50的第一端分别与所述第一栅极点Q1、所述第一输出电路30的输出端和所述第二输出电路40的输出端连接，第二端连接低电平VSS，第一受控端用于接收下拉控制信号，第二受控端与所述第一栅极点Q1连接；所述下拉电路50，用于在接收到所述下拉控制信号时，将所述第一栅极点Q1、所述第一输出电路30的输出端和所述第二输出电路40的输出端下拉至低电位；在所述第一栅极点Q1为高电位时，停止下拉。

可以理解的，本实施例可以作为GDL电路的一个单元电路，在实际GDL电路中，可以设置多个该驱动电路进行级联，分别输出各级的驱动信号，即行扫描驱动信号，以驱动显示面板上的像素依次逐行扫描。

上拉电路10接收的输入信号可以根据实际电路进行设置，例如可以为帧起始信号STV、上级单元电路的输出信号或者上几级单元电路输出的级传信号等。

下拉电路50接收的下拉控制信号可以为高电压信号或者下一级的输出的高电位信号等，具体可以根据实际电路进行设置。本实施例中，下拉控制信号可以由高电平信号VDD_O和第一栅极点Q1的高电位组成；高电平信号VDD_O使下拉电路50开启，但是当第一栅极点Q1为高电位时，下拉电路50关断，高电平信号VDD_O可以根据实际电路进行设置，如交流高压信号。

具体的，当上拉电路10接收到输入信号来临之前，第一时钟信号CLK1和第二时钟信号CLK2即便有高电位输入到第一输出电路30和第二输出电路40，但是由于第一栅极点Q1和第二栅极点Q2为低电平，第一输出电路30和第二输出电路40处于关断状态，此时，第一输出电路30的输出信号Gout(n)和第二输出电路40的输出信号Gout(n+1)均没有输出高电位。

当上拉电路10接收到输入信号(即高电位)，上拉电路10开启，第一栅极点Q1为高电位，此时隔离开关电路20开启，第二栅极点Q2为高电平。当第一时钟信号CLK1为低电位时，第一输出电路30的输出信号Gout(n)为低电位；当第一时钟信号CLK1为高电位时，第一输出电路30的输出信号Gout(n)为高电位，即输出第一驱动信号；

当第二时钟信号CLK2为低电位时，第二输出电路40的输出信号Gout(n+1)为低电位；当第二时钟信号CLK2为高电位时，第二输出电路40的输出信号Gout(n+1)为高电位，即输出第二驱动信号。

此时，由于第一栅极点Q1为高电位，下拉电路50不进行下拉。随着第一时钟信号CLK1和第二时钟信号CLK2由高电平变为低电平，下拉电路50开启，将第一栅极点Q1、第一输出电路30的输出端和第二输出电路40的输出端均拉为低电位。

需要说明的是，参照图2，在未设置隔离开关电路20前，两级输出电路共用栅极点，两级的时钟信号mCK1、mCK2分别为30V，但是当两级电路的时钟信号高电压写入阶段，工作节点因经过两次上拉，就会出现电压过大的情况。图2分别为第一级输出电路的栅极点Q1、第二级输出电路的栅极点Q2，可见，两个节点的电位最高可被上拉到90V，对与之相连的TFT管存在较大的过压损坏隐患。

也有一种解决这种隐患的方式，就是在两级输出电路之间设置隔开开关管，但是隔离开关管需要由直流高电压信号VDD进行控制，使得这种方式存在明显的弊端。

进一步的，参照图3，显示面板的边框主要有：公共电极、GDL电路的信号线总线(BusLine)以及GDL电路，ACOM信号线组成，GDL电路的信号线总线具体包括：直流高电压信号线VDD、CLK时钟信号、复位信号线Reset、高压信号线VDD_E等。由于直流高电压信号线VDD将为所有GDL单元的隔离开关管共用，电阻电容负载也会很大，实际设计中VDD走线宽度会比较大，就会限制进一步窄边框；并且也增大了驱动芯片设计难度以及面板布局设计难度。另外，Tcon IC(Timing Control IC，时序控制芯片)方面，国内电视客户几乎不支持VDD直流信号，因此，这种方式的实现也存在明显的局限性。

本实施例中，通过将隔离开关电路20设置在第一输出电路30与第二输出电路40之间，对两个输出电路形成隔离，隔离开关电路20的开启受第一栅极点Q1的高电位控制，当第一栅极点Q1为高电平时导通，使第二栅极点Q2也为高电位。但是当第二输出电路40的第二时钟信号CLK2为高电平时，也就是第二栅极点Q2上拉期间，起到隔离作用，此时不会对第一栅极点Q1产生上拉影响影响。当第一输出电路30的第一时钟信号CLK1为高电平时，也就是第一栅极点Q1上拉期间，也会对第二栅极点Q2起到一定的隔离作用，也就是此时对第二栅极点Q2再次上拉时，上拉电压会产生一定的减幅和削弱，实际设计时，还可以通过降低时钟信号的高电压，从而使第二栅极点Q2电压不会特别高。进而改善了因工作节点共用引起的输出波形异常的问题，使输出信号更稳定。

并且隔离开关电路20的开启不需要受直流高压信号VDD控制，参照图4，由于省去了直流高压信号线VDD，显示面板的边框明显缩小。并且也增强了客户多样性；多方面提升了产品竞争力。再者也降低了产品布线的难度，减轻了设计人员的工作负担。

进一步地，参见图5，上述上拉电路10的结构可以根据实际需要进行设置，例如上述上拉电路10可以包括第十四开关管T14，所述第十四开关管T14的受控端与输入端连接，接收所述输入信号Input，所第十四开关管T14的输出端为所述上拉电路10的输出端，连接第一栅极点Q1。

输入信号Input为高电平时，第十四开关管T14开启，第一栅极点Q1电位提升到高电位。

需要说明的是，所述开关管可以通过等效电路或独立电子元件进行替换，在此不进行赘述。进一步地，所述开关管的类型也可以根据实际需要进行设置，如TFT(Thin FilmTransistor，薄膜晶体管)。

进一步地，上述第一输出电路30和第二输出电路40的结构也可以根据实际需要进行设置，例如所述第一输出电路30包括第一开关管T1和第一电容C1；所述第一开关管T1的受控端与所述第一电容C1的一端连接，所述第一开关管T1的输出端与所述第一电容C1的另一端连接；所述第一开关管T1的输入端为所述第一输出电路30的输入端，所述第一开关管T1的受控端与所述第一电容C1连接的公共端为所述第一输出电路30的受控端，所述第一开关管T1的输出端与所述第一电容C1连接的公共端为所述第一输出电路30的输出端；

所述第二输出电路40包括第二开关管T2和第二电容C2；所述第二开关管T2的受控端与所述第二电容C2的一端连接，所述第二开关管T2的输出端与所述第二电容C2的另一端连接；所述第二开关管T2的输入端为所述第二输出电路40的输入端，所述第二开关管T2的受控端与所述第二电容C2连接的公共端为所述第二输出电路40的受控端，所述第二开关管T2的输出端与所述第二电容C2连接的公共端为所述第二输出电路40的输出端。

当第七开关管T7开启时，对第一电容C1进行预充电，第一栅极点Q1为高电位时，第一开关管T1开启，当第一时钟信号CLK1输出高电位时，在第一开关管T1的栅极和源极寄生电容的耦合作用下，第一栅极点Q1也被拉高，此时第一开关管T1的导通能力也大增，输出电流，使Gout(n)输出高电平。第二栅极点Q2为高电位时，第二开关管T2开启，当第二时钟信号CLK2输出高电位时，在第二开关管T2的栅极和源极寄生电容的耦合作用下，第二栅极点Q2也被拉高，此时第二开关管T2的导通能力也大增，输出电流，使Gout(n+1)输出高电平。所述第一电容C1电容和第二电容C2的设置，主要用于维持第一开关管T1的受控端与输出端之间的电压和第二开关管T2的受控端与输出端之间的电压，以稳定第一开关管T1和第二开关管T2的输出。

进一步地，所述隔离开关电路20包括隔离开关管S_TFT；所述隔离开关电路包括隔离开关管S_TFT；所述隔离开关管S_TFT的受控端为所述隔离开关电路20的受控端，所述隔离开关管S_TFT的输入端为所述隔离开关电路20的输入端，所述隔离开关管S_TFT的输出端为所述隔离开关电路20的输出端。

本实施例中，隔离开关管S_TFT的受控端和输入端均与第一栅极点Q1连接，输出端与第二栅极点Q2连接，相当于二极管的接法。当第一栅极点Q1为高电位时，隔离开关管S_TFT开启，第二栅极点Q2为高电位，使第二开关管T2开启。

但是当第二时钟信号CLK2为高电平时，也就是第二栅极点Q2再次被上拉期间，由于隔离开关管S_TFT的单向导通作用，此时不会对第一栅极点Q1的电位产生影响。

当第一时钟信号CLK1为高电平时，也就是第一栅极点Q1上拉期间，隔离开关管S_TFT也会产生一定的减幅和削弱作用，第二栅极点Q2的上拉也会被削弱，根据实验和仿真结果可知，隔离开关管S_TFT的减幅大概有4-5V左右，实际设计时，配合降低时钟信号的高电压，第二栅极点Q2电压不会过高。

由此，通过隔离开关管S_TFT的设置，有效改善了高电压恶化的情况，从而使对应的输出信号更稳定。

进一步地，所述驱动电路还包括级传电路60，所述级传电路60具有与所述第一栅极点Q1连接的受控端、用于接收第一时钟信号CLK1的输入端和输出端；所述级传电路60，用于在所述第一栅极点Q1为高电位时，根据所述第一时钟信号CLK1输出级传信号；

所述下拉电路50的第一端还与所述级传电路60的输出端连接；所述下拉电路50还用于在接收到所述下拉控制信号时，将所述级传电路60的输出端下拉至低电位；在所述第一栅极点Q1为高电位时，停止下拉。

具体的，例如上述级传电路60可以包括第十五开关管T15，所述第十五开关管T15的受控端与所述上拉电路10的输出端连接，所述第十五开关管T15的输入端接收所述第一时钟信号CLK1，所述第十五开关管T15的输出端输出所述级传信号Carry(n)。

可以理解的，当多个单元电路进行级联时，级传信号Carry(n)可以作为下级单元电路(或下几级单元)的输入信号，也可以作为上级单元(或上几级单元)的关断信号，具体需要结合实际电路进行设定。

进一步地，所述驱动电路还包括复位电路70，所述复位电路70的受控端用于接收复位信号Reset，所述复位电路70的输入端与所述第一栅极点Q1连接，所述复位电路70的输出端连接低电平；

所述复位电路70，用于在接收到所述复位信号Reset时，使所述第一栅极点Q1的电位复位。

具体的，所述复位电路70可以包括第十六开关管T16，所述第十六开关管T16的受控端接收复位信号Reset，所述第十六开关管T16的输入端连接第一栅极点Q1，所述第十六开关管T16的输出端连接栅关闭信号VSS2低电平。

当复位信号Reset为高电平时，第十六开关管T16导通，将第一栅极点Q1下拉至低电平。所述复位信号Reset可以由控制芯片发出。

进一步地，上述下拉电路50包括下拉维持单元51和下拉单元52。

所述下拉维持单元51，用于根据所述下拉控制信号输出下拉信号；并在所述第一栅极点Q1为高电平时，停止输出下拉信号。

所述下拉单元52，用于在接收到所述下拉信号时，将所述第一栅极点Q1、所述第一输出电路30的输出端和所述第二输出电路40的输出端下拉至低电位。

具体的，所述下拉维持单元51的第一受控端为所述下拉电路50的第一受控端，第二受控端为所述下拉电路50的第二受控端，低电平端连接低电平，输出端输出下拉信号；所述下拉单元52的受控端与所述下拉维持单元51的输出端连接，第一端为所述下拉电路50的第一端，第二端为所述下拉电路50的第二端。

进一步地，下拉维持单元51包括：第三开关管T3、第四开关管T4、第五开关管T5和第六开关管T6；所述第三开关管T3的受控端和输入端为所述下拉维持单元51的第一受控端，所述第三开关管T3的输出端分别与所述第四开关管T4的受控端和所述第五开关管T5的输入端连接，所述第四开关管T4的输入端与所述第三开关管T3的输入端连接，所述第四开关管T4的输出端为所述下拉维持单元51的输出端，所述第五开关管T5的受控端和所述第六开关管T6的受控端为所述下拉维持单元51的第二受控端，所述第五开关管T5的输出端和所述第六开关管T6的输出端分别为所述下拉维持单元51的低电平端，所述第六开关管T6的输入端与所述第四开关管T4的输出端连接。

其中，第三开关管T3的受控端和输入端为下拉维持单元51的第一受控端，连接高电压信号VDD_O，即下拉控制信号；第五开关管T5的受控端和第六开关管T6的受控端为下拉维持单元51的第二受控端，分别连接第一栅极点Q1；第四开关管T4的输出端为下拉维持单元51的输出端，连接下拉节点QB；第五开关管T5的输出端和第六开关管T6的输出端分别连接VSS2低电位，VSS2为第一栅关闭信号，具体值可以根据实际电路进行设置。

高电压信号VDD_O持续为高电位，第三开关管T3开启，第四开关管T4的栅极为高电位，第四开关管T4开启，输出下拉信号，也就是将下拉节点QB拉至高电位。当第一栅极点Q1为高电位时，第五开关管T5开启，将第四开关管T4的栅极下拉至低电位，第四开关管T4关断；第六开关管T6也开启，将下拉节点QB拉至低电位，即，停止输出下拉信号。

所述下拉单元52包括第七开关管T7、第八开关管T8和第九开关管T9；所述第七开关管T7的受控端、所述第八开关管T8的受控端和所述第九开关管的受控端T9分别为所述下拉单元52的受控端；所述第七开关管T7的输入端与所述第一栅极点Q1连接，所述第八开关管T8的输入端与所述第一输出电路30的输出端连接，所述第九开关管T9的输入端与所述第二输出电路40的输出端连接；所述第七开关管T7的输出端、所述第八开关管T8的输出端和所述第九开关管T9的输出端分别为所述下拉单元52的第二端。

第七开关管T7、第八开关管T8和第九开关管T9的受控端分别连接下拉节点QB，第七开关管T7的输出端连接VSS2，第八开关管T8的输出端连接VSS1低电位，第九开关管T9的输出端连接VSS1低电位，VSS1为第二栅关闭信号，具体值可以根据实际电路进行设置。

当下拉维持单元51输出下拉信号时，即下拉节点QB为高电位时，第七开关管T7、第八开关管T8和第九开关管T9均开启，第七开关管T7将第一栅极点Q1下拉至低电位；第八开关管T8使第一电容C1与VSS1低电位连通进行放电，将第一开关管T1的输出端也连接到低电位；第九开关管T9使第二电容C2与VSS1低电位连通进行放电，将第二开关管T2的输出端也连接到低电位；第一开关管T1和第二开关管T2关闭。

进一步地，所述下拉单元52还包括第十开关管T10、第十一开关管T11和第十二开关管T12；

所述第十开关管T10的受控端用于接收关断信号Off，输入端与所述第一栅极点Q1连接，输出端连接低电平VSS2；

所述第十一开关管T11的受控端用于接收关断信号Off，输入端与所述第二栅极点Q2连接，输出端连接低电平VSS1；

所述第十二开关管T12的受控端用于接收输入信号Input，输入端与所述第四开关管T4的输出端连接，输出端连接低电平VSS1。

第十二开关管T12接收到输入信号Input时，即本单元电路被预充电时，第十二开关管T12开启，将下拉节点QB下拉至低电平。

所述关断信号Off可以为下一级或者下个单元电路输出的级传信号，具体地，可以结合实际电路进行设置。当接收到关断信号Off时，意味着本级输出结束，第十开关管T10开启，将第一栅极点Q1连接栅关闭信号VSS2低电平，将第一栅极点Q1连接栅关闭信号VSS2低电平；第十一开关管T11开启，将第二栅极点Q2连接栅关闭信号VSS1低电平；

进一步地，下拉单元52还包括第十三开关管T13，所述第十三开关管T13的受控端连接下拉节点QB，用于接收所述下拉信号；所述第十三开关管T13的输入端与级传电路60的输出端连接，输出端连接VSS2低电平。当下拉节点QB为高电位时，将级传电路60的输出端拉低。

基于上述硬件结构，本实施例通过在第一栅极点Q1和第二栅极点Q2之间设置隔离开关管S_TFT，削弱了第一时钟信号CLK1为高电平时对第二栅极点Q2的影响，避免了第二时钟信号CLK2为高电平时对第一栅极点Q1的上拉，解决了工作节点共用时，节点因被多次上拉出现电压过高，引起输出信号出现异常的问题，进而在缩小显示产品边框的基础上使输出信号更稳定。

本发明还提供一种栅极驱动电路，参见图6，在一实施例中，该栅极驱动电路包括级联设置的多个栅极驱动子电路，每一个栅极驱动子电路包括第一驱动电路和第二驱动电路，

所述第一驱动电路包括：第一上拉电路110、第一栅极点Qn、第二栅极点Qn+1、第一隔离开关电路210、第一输出电路310、第二输出电路410、第一下拉电路510和第二下拉电路520；

所述第一上拉电路110的输入端用于接收第一输入信号Carry(n-4)，输出端与所述第一栅极点Qn连接；所述第一上拉电路110，用于在接收到所述第一输入信号Carry(n-4)时，将所述第一栅极点Qn上拉至高电位；

所述第一隔离开关电路210的输入端与所述第一栅极点Qn连接，输出端与所述第二栅极点Qn+1连接；所述第一隔离210电路用于在所述第一栅极点Qn为高电位时导通，以使所述第二栅极点Qn+1为高电位；并将所述第二栅极点Qn+1与所述第一栅极点Qn进行隔离；

所述第一输出电路310，具有与所述第一栅极点Qn连接的受控端、用于接收第一时钟信号CLK1的输入端和输出端；所述第一输出电路310用于在所述第一栅极点Qn为高电位时，根据所述第一时钟信号CLK1输出第一驱动信号Gout(n)；

所述第二输出电路410，具有与所述第二栅极点Qn+1连接的受控端，用于接收第二时钟信号CLK2的输入端和输出端；所述第二输出电路410用于在所述第二栅极点Qn+1为高电位时，根据所述第二时钟信号CLK2输出第二驱动信号Gout(n+1)；

第一下拉电路510，所述第一下拉电路510的第一端分别与所述第一栅极点Qn、所述第一输出电路310的输出端和所述第二输出电路410的输出端连接，第二端连接低电平(未示出)，第一受控端用于接收第一下拉控制信号VDD_O，第二受控端与所述第一栅极点Qn连接；所述第一下拉电路510，用于在接收到所述第一下拉控制信号VDD_O时，将所述第一栅极点Qn、所述第一输出电路310的输出端和所述第二输出电路410的输出端下拉至低电位；在所述第一栅极点Qn为高电位时，停止下拉；

第二下拉电路520，所述第二下拉电路520的第一端分别与所述第一栅极点Qn、所述第一输出电路310的输出端和所述第二输出电路410的输出端连接，第二端连接低电平(未示出)，受控端用于接收第二下拉信号；所述第二下拉电路520，用于在接收到所述第二下拉信号时，将所述第一栅极点Qn、所述第一输出电路310的输出端和所述第二输出电路410的输出端下拉至低电位；

所述第二驱动电路包括：第二上拉电路120、第三栅极点Qn+2、第四栅极点Qn+3、第二隔离开关电路220、第三输出电路320、第四输出电路320、第三下拉电路530和第四下拉电路540；

所述第二上拉电路120的输入端用于接收第二输入信号Carry(n-3)，输出端与所述第三栅极点Qn+2连接；所述第二上拉电路120，用于在接收到所述第二上输入信号Carry(n-3)时，将所述第三栅极点Qn+2上拉至高电位；

所述第二隔离开关电路220的输入端与所述第三栅极点Qn+2连接，输出端与所述第四栅极点Qn+3连接；所述第二隔离开关电路220用于在所述第三栅极点Qn+2为高电位时导通，以使所述第四栅极点Qn+3为高电位；并将所述第四栅极点Qn+3与所述第三栅极点Qn+2进行隔离；

所述第三输出电路320，具有与所述第三栅极点Qn+2连接的受控端、用于接收第二时钟信号CLK2的输入端和输出端；所述第三输出电路320用于在所述第三栅极点Qn+2为高电位时，根据所述第二时钟信号CLK2输出第三驱动信号Gout(n+2)；

所述第四输出电路420，具有与所述第四栅极点Qn+3连接的受控端，用于接收第二时钟信号CLK2的输入端和输出端；所述第四输出电路420用于在所述第四栅极点Qn+3为高电位时，根据所述第二时钟信号CLK2输出第四驱动信号Gout(n+3)；

第三下拉电路530，所述第三下拉电路530的第一端分别与所述第三栅极点Qn+2、所述第三输出电路320的输出端和所述第四输出电路420的输出端连接，第二端连接低电平(未示出)，第一受控端用于接收第二下拉控制信号VDD_E，第二受控端与所述第三栅极点Qn+2连接；所述第三下拉电路530，用于在接收到所述第二下拉控制信号VDD_E时，将所述第三栅极点Qn+2、所述第三输出电路320的输出端和所述第四输出电路420的输出端下拉至低电位；在所述第三栅极点Qn+2为高电位时，停止下拉；

第四下拉电路540，所述第四下拉电路540的第一端分别与所述第三栅极点Qn+2、所述第三输出电路320的输出端和所述第四输出电路420的输出端连接，第二端连接低电平(未示出)，受控端用于接收第一下拉信号；所述第四下拉电路540，用于在接收到所述第一下拉信号时，将所述第三栅极点Qn+2、所述第三输出电路320的输出端和所述第四输出电路420的输出端下拉至低电位；其中，所述第二下拉信号和所述第一下拉信号反向。

本实施例中，通过两级上拉电路可以实现四级输出，大大减少了元器件的使用，缩小了显示产品边框，且通过隔离开关电路的设置，削弱了每个输出电路之间相互影响，信号更稳定。

具体的，第一下拉电路510包括第一下拉维持单元511和第一下拉单元512；所述第一下拉维持单元511的第一受控端为所述第一下拉电路510的第一受控端，第二受控端为所述第一下拉电路510的第二受控端，低电平端连接低电平，输出端连接第一下拉节点QBn，输出第一下拉信号，即第一下拉节点QBn为高电位；所述第一下拉维持单元512，用于根据所述第一下拉控制信号VDD_O输出第一下拉信号；并在所述第一栅极点Qn为高电平时，停止输出第一下拉信号，即使第一下拉节点QBn为低电位；

第一下拉单元512，所述第一下拉单元512的受控端与所述第一下拉维持单元511的输出端连接，第一端为所述第一下拉电路510的第一端，第二端为所述第一下拉电路510的第二端；所述第一下拉单元512，用于在接收到所述第一下拉信号时，将所述第一栅极点Qn、所述第一输出电路310的输出端和所述第二输出电路410的输出端下拉至低电位。

第三下拉电路530包括第三下拉维持单元531和第三下拉单元532；所述第三下拉维持单元531的第一受控端为所述第三下拉电路530的第一受控端，第二受控端为所述第三下拉电路530的第二受控端，低电平端连接低电平，输出端连接第二下拉节点QBn+1，输出第二下拉信号，即第二下拉节点QBn+1为高电位；所述第三下拉维持单元531，用于根据所述第二下拉控制信号VDD_E输出第二下拉信号；并在所述第三栅极点Qn+2为高电平时，停止输出第二下拉信号，即使第二下拉节点QBn+1为低电位。

第三下拉单元532，所述第三下拉单元532的受控端与所述第三下拉维持单元531的输出端连接，第一端为所述第三下拉电路530的第一端，第二端为所述第三下拉电路530的第二端；所述第三下拉单元532，用于在接收到所述第二下拉信号时，将所述第三栅极点Qn+2、所述第三输出电路320的输出端和所述第四输出电路420的输出端下拉至低电位。

Carry(n)为第一输出电路310输出的级传信号，Carry(n+1)为第二输出电路320输出的级传信号，可以理解的，Carry(n-4)、Carry(n-3)为相互级联的上级电路输出的级传信号。第一下拉控制信号VDD_O、第二下拉控制信号VDD_E为轮流高压信号，VDD_O为高时VDD_E为低，VDD_O为低时VDD_E为高，可以为交流信号，具体根据实际情况进行设置。

其中，所述接收到第一下拉控制信号VDD_O、第二下拉控制信号VDD_E等信号，具体指该信号为高电位时，输出第一下拉信号、第二下拉信号等信号，具体也是指该信号为高电位，或者该输出端连接的节点为高电位等，其它信号如是，具体不再赘述。

本实施例中，第一驱动电路通过将第一隔离开关电路210设置在第一输出电路310与第二输出电路410之间，对两个输出电路形成隔离，隔离开关电路210的开启受第一栅极点Qn的高电位控制，当第一栅极点Qn为高电平时导通，使第二栅极点Qn+1也为高电位。但是当第二输出电路420的第二时钟信号CLK2为高电平时，也就是第二栅极点Qn+1上拉期间，起到隔离作用，此时不会对第一栅极点Qn产生上拉影响影响。当第一输出电路310的第一时钟信号CLK1为高电平时，也就是第一栅极点Qn上拉期间，也会对第二栅极点Qn+1起到一定的隔离作用，也就是此时对第二栅极点Qn+1再次上拉时，上拉电压会产生一定的减幅和削弱，实际设计时，还可以通过降低时钟信号的高电压，从而使第二栅极点Qn+1电压不会特别高。进而改善了因工作节点共用引起的输出波形异常的问题，使输出信号更稳定。第二驱动电路原理与第一驱动电路相同，再此不再赘述。

具体的，上述第一驱动电路和第二驱动电路的电路结构可以结合实际情况进行设置。参照图7，例如，第一输出电路310包括第一开关管T1和第一电容C1；所述第一开关管T1的受控端与所述第一电容C1的一端连接，所述第一开关管T1的输出端与所述第一电容C1的另一端连接；所述第一开关管T1的输入端为所述第一输出电路310的输入端，所述第一开关管T1的受控端与所述第一电容C1连接的公共端为所述第一输出电路310的受控端，所述第一开关管T1的输出端与所述第一电容C1连接的公共端为所述第一输出电路310的输出端；

所述第二输出电路410包括第二开关管T2和第二电容C2；所述第二开关管T2的受控端与所述第二电容C2的一端连接，所述第二开关管T2的输出端与所述第二电容C2的另一端连接；所述第二开关管T2的输入端为所述第二输出电路410的输入端，所述第二开关管T2的受控端与所述第二电容C2连接的公共端为所述第二输出电路410的受控端，所述第二开关管T2的输出端与所述第二电容C2连接的公共端为所述第二输出电路410的输出端。

第一上拉电路110可以包括第五开关管T5，所述第五开关管T5的受控端与输入端连接，接收所述输入信号Carry(n-4)，所第五开关管T5的输出端为所述第一上拉电路110的输出端，连接第一栅极点Qn。

第一隔离开关电路210包括第一隔离开关管S1_TFT；所述第一隔离开关管S1_TFT的受控端为所述第一隔离开关电路210的受控端，所述第一隔离开关管S1_TFT的输入端为所述第一隔离开关电路210的输入端，所述第一隔离开关管S1_TFT的输出端为所述第一隔离开关电路210的输出端。

输入信号Carry(n-4)为高电平时，第五开关管T5开启，对第一电容C1进行预充电，第一栅极点Qn电位提升到高电位，第一开关管T1开启，当第一时钟信号CLK1输出高电位时，第一栅极点Qn被拉高，此时第一开关管T1的导通能力也大增，输出电流，使Gout(n)输出高电平。

第一隔离开关管S1_TFT的受控端和输入端均与第一栅极点Qn连接，输出端与第二栅极点Qn+1连接。当第一栅极点Qn为高电位时，第一隔离开关管S1_TFT开启，第二栅极点Qn+1为高电位，使第二开关管T2开启,当第二时钟信号CLK2输出高电位时，第二栅极点Qn+1也被拉高，输出电流，使Gout(n+1)输出高电平。通过第一隔离开关管S1_TFT的设置，有效改善了第一栅极点Qn、第二栅极点Qn+1高电压恶化的情况，从而使对应的输出信号更稳定。

第三输出电路320包括第三开关管T3和第三电容C3；所述第三开关管T3的受控端与所述第三电容C3的一端连接，所述第三开关管T3的输出端与所述第三电容C3的另一端连接；所述第三开关管T3的输入端为所述第三输出电路320的输入端，所述第三开关管T3的受控端与所述第三电容C3连接的公共端为所述第三输出电路320的受控端，所述第三开关管T3的输出端与所述第三电容C3连接的公共端为所述第三输出电路320的输出端；

所述第四输出电路420包括第四开关管T4和第四电容C4；所述第四开关管T4的受控端与所述第四电容C4的一端连接，所述第四开关管T4的输出端与所述第四电容C4的另一端连接；所述第四开关管T4的输入端为所述第四输出电路420的输入端，所述第四开关管T4的受控端与所述第四电容C4连接的公共端为所述第四输出电路420的受控端，所述第四开关管T4的输出端与所述第四电容C4连接的公共端为所述第四输出电路420的输出端。

第二上拉电路120可以包括第六开关管T6，所述第六开关管T6的受控端与输入端连接，接收所述输入信号Carry(n-3)，所第六开关管T6的输出端为所述第二上拉电路120的输出端，连接第三栅极点Qn+2。

第二隔离开关电路220包括第二隔离开关管S2_TFT；所述第二隔离开关管S2_TFT的受控端为所述第二隔离开关电路220的受控端，所述第二隔离开关管S2_TFT的输入端为所述第二隔离开关电路220的输入端，所述第二隔离开关管S2_TFT的输出端为所述第二隔离开关电路220的输出端。通过第二隔离开关管S2_TFT的设置，有效改善了连接第三栅极点Qn+2、连接第四栅极点Qn+3高电压恶化的情况，从而使对应的输出信号更稳定。

进一步地，第一驱动电路还包括第一级传电路610，第二驱动电路还包括第二级传电路620。

第一级传电路610具有与所述第一栅极点Qn连接的受控端、用于接收第一时钟信号CLK1的输入端和输出端；所述第一级传电路610，用于在所述第一栅极点Qn为高电位时，根据所述第一时钟信号CLK1输出级传信号Carry(n)；

所述第一下拉电路510和第二下拉电路520的第一端分别与第一级传电路610的输出端连接，也可以对第一级传电路610的输出端进行下拉。

第二级传电路620具有与所述第三栅极点Qn+2连接的受控端、用于接收第二时钟信号CLK2的输入端和输出端；所述第二级传电路620，用于在所述第三栅极点Qn+2为高电位时，根据所述第二时钟信号CLK2输出级传信号Carry(n+1)；

所述第三下拉电路530和第四下拉电路540的第一端分别与第二级传电路620的输出端连接，也可以对第二级传电路620的输出端进行下拉。

具体的，第一级传电路610可以包括第七开关管T7，所述第七开关管T7的受控端与所述第一上拉电路110的输出端连接，所述第七开关管T7的输入端接收所述第一时钟信号CLK1，所述第七开关管T7的输出端输出第一级传信号Carry(n)。

第二级传电路620可以包括第八开关管T8，所述第八开关管T8的受控端与所述第二上拉电路120的输出端连接，所述第八开关管T8的输入端接收所述第二时钟信号CLK2，所述第八开关管T8的输出端输出第二级传信号Carry(n+1)。

进一步地，第一驱动电路还包括第一复位电路710，第二驱动电路还包括第二复位电路720。

所述第一复位电路710的受控端用于接收复位信号Reset，所述第一复位电路710的输入端与所述第一栅极点Qn连接，所述第一复位电路710的输出端连接低电平；所述第一复位电路710，用于在接收到所述复位信号Reset时，使所述第一栅极点Qn的电位复位。

所述第二复位电路720的受控端用于接收复位信号Reset，所述第二复位电路720的输入端与所述第三栅极点Qn+1连接，所述第二复位电路720的输出端连接低电平；所述第二复位电路720，用于在接收到所述复位信号Reset时，使所述第三栅极点Qn+1的电位复位。

具体的，第一复位电路710可以包括第九开关管T9，所述第九开关管T9的受控端接收复位信号Reset，所述第九开关管T9的输入端连接第一栅极点Qn，所述第九开关管T9的输出端连接栅关闭信号VSS2低电平。

当复位信号Reset为高电平时，第九开关管T9导通，将第一栅极点Qn下拉至低电平。所述复位信号Reset可以由控制芯片发出。

第二复位电路720可以包括第十开关管T10，所述第十开关管T10的受控端接收复位信号Reset，所述第十开关管T10的输入端连接第三栅极点Qn+1，所述第十开关管T10的输出端连接栅关闭信号VSS2低电平。当复位信号Reset为高电平时，第十开关管T10开启，将第三栅极点Qn+1下拉至低电平。

第一下拉维持单元511可以包括第十一开关管T11、第十二开关管T12、第十三开关管T13和第十四开关管T14；所述第十一开关管T11的受控端和输入端为所述第一下拉维持单元511的第一受控端，所述第十一开关管T11的输出端分别与所述第十二开关管T12的受控端和所述第十三开关管T13的输入端连接，所述第十二开关管T12的输入端与所述第十一开关管T11的输入端连接，所述第十二开关管T12的输出端为所述第一下拉维持单元511的输出端，所述第十三开关管T13的受控端和所述第十四开关管T14的受控端为所述第一下拉维持单元511的第二受控端，所述第十三开关管T13的输出端和所述第十四开关管T14的输出端分别为所述第一下拉维持单元511的低电平端，所述第十四开关管T14的输入端与所述第十二开关管T12的输出端连接。

第一下拉维持单元511还包括第十五开关管T15，第十五开关管T15的输入端与所述第十二开关管T12的受控端连接，受控端连接第三栅极点Qn+2，输出端连接VSS2低电位。

其中，第十一开关管T11的受控端和输入端为第一下拉维持单元511的第一受控端，连接高电压信号VDD_O，即第一下拉控制信号；第十三开关管T13的受控端和第十四开关管T14的受控端为第一下拉维持单元511的第二受控端，分别连接第一栅极点Qn；第十二开关管T12的输出端为第一下拉维持单元511的输出端，连接第一下拉节点QBn；第十三开关管T13的输出端和第十四开关管T14的输出端分别连接VSS2低电位，VSS2为第一栅关闭信号，具体值可以根据实际电路进行设置。

第三下拉维持单元531可以包括第十六开关管T16、第十七开关管T17、第十八开关管T18和第十九开关管T19；所述第十六开关管T16的受控端和输入端为所述第三下拉维持单元531的第一受控端，所述第十六开关管T16的输出端分别与所述第十七开关管T17的受控端和所述第十八开关管T18的输入端连接，所述第十七开关管T17的输入端与所述第十六开关管T16的输入端连接，所述第十七开关管T17的输出端为所述第三下拉维持单元531的输出端，所述第十八开关管T18的受控端和所述第十九开关管T19的受控端为所述第三下拉维持单元531的第二受控端，所述第十八开关管T18的输出端和所述第十九开关管T19的输出端分别为所述第三下拉维持单元531的低电平端，所述第十九开关管T19的输入端与所述第十七开关管T17的输出端连接。

第三下拉维持单元531还包括第二十开关管T20，第二十开关管T20的输入端与所述第十七开关管T17的受控端连接，受控端连接第一栅极点Qn，输出端连接VSS2低电位。

其中，第十六开关管T16的受控端和输入端为第三下拉维持单元531的第一受控端，连接高电压信号VDD_E，即第二下拉控制信号；第十八开关管T18的受控端和第十九开关管T19的受控端为第三下拉维持单元531的第二受控端，分别连接第三栅极点Qn+2；第十七开关管T17的输出端为第三下拉维持单元531的输出端，连接第二下拉节点QBn+1；第十八开关管T18的输出端和第十九开关管T19的输出端分别连接VSS2低电位，VSS2为第一栅关闭信号，具体值可以根据实际电路进行设置。

进一步地，第一下拉单元512包括第二十一开关管T21、第二十二开关管T22和第二十三开关管T23；所述第二十一开关管T21的受控端、所述第二十二开关管T22的受控端和第二十三开关管T23的受控端分别为所述第一下拉单元512的受控端；所述第二十一开关管T21的输入端与所述第一栅极点Qn连接，所述第二十二开关管T22的输入端与所述第一输出电路310的输出端连接，所述第二十三开关管T23的输入端与所述第二输出电路410的输出端连接；所述第二十一开关管T21的输出端、所述第二十二开关管T22的输出端和所述第二十三开关管T23的输出端分别为所述第一下拉单元512的第二端。

第二十一开关管T21、第二十二开关管T22和第二十三开关管T23的受控端分别连接第一下拉节点QBn，第二十一开关管T21的输出端连接VSS2，第二十二开关管T22的输出端连接VSS1低电位，第二十三开关管T23的输出端连接VSS1低电位，VSS1为第二栅关闭信号，具体值可以根据实际电路进行设置。

进一步地，第一下拉单元512还包括第二十四开关管T24、第二十五开关管T25和第二十六开关管T26；

所述第二十四开关管T24的受控端用于接收关断信号Carry(n+4)，输入端与所述第一栅极点Qn连接，输出端连接低电平VSS2；

所述第二十五开关管T25的受控端用于接收关断信号Carry(n+4)，输入端与所述第二栅极点Qn+1连接，输出端连接低电平VSS1；

所述第二十六开关管T26的受控端用于接收输入信号Carry(n-4)，输入端与所述第十二开关管T12的输出端连接，输出端连接低电平VSS1。

第二十六开关管T26接收到输入信号Carry(n-4)时，即本单元电路开始被预充电，第二十六开关管T26开启，将第一下拉节点QBn下拉至低电平。

第一下拉单元512还包括第二十七开关管T27，所述第二十七开关管T27的受控端连接第一下拉节点QBn，用于接收所述第一下拉信号；所述第二十七开关管T27的输入端与第一级传电路610的输出端连接，输出端连接VSS2低电平。当第一下拉节点QBn为高电位时，将第一级传电路610的输出端拉低。

第二下拉电路520包括第二十八开关管T28、第二十九开关管T29和第三十开关管T30；所述第二十八开关管T28的受控端、所述第二十九开关管T29的受控端和第三十开关管T30的受控端分别与第二下拉节点QBn+1连接，用于接收第二下拉信号；所述第二十八开关管T28的输入端与所述第一栅极点Qn连接，所述第二十九开关管T29的输入端与所述第一输出电路310的输出端连接，所述第三十开关管T30的输入端与所述第二输出电路410的输出端连接；所述第二十八开关管T28的输出端、所述第二十九开关管T29的输出端和所述第三十开关管T30的输出端分别连接低电平。

第二下拉电路520还包括第三十一开关管T31，所述第三十一开关管T31的输入端与所述第一级传电路610的输出端连接，受控端连接第二下拉节点QBn+1，输出端连接低电平。

第三下拉单元532包括第三十二开关管T32、第三十三开关管T33和第三十四开关管T34；所述第三十二开关管T32的受控端、所述第三十三开关管T33的受控端和第三十四开关管T34的受控端分别为所述第三下拉单元532的受控端；所述第三十二开关管T32的输入端与所述第三栅极点Qn+1连接，所述第三十三开关管T33的输入端与所述第三输出电路320的输出端连接，所述第三十四开关管T34的输入端与所述第四输出电路420的输出端连接；所述第三十二开关管T32的输出端、所述第三十三开关管T33的输出端和所述第三十四开关管T34的输出端分别为所述第三下拉单元532的第二端。

第三十二开关管T32、第三十三开关管T33和第三十四开关管T34的受控端分别连接第二下拉节点QBn+1，第三十二开关管T32的输出端连接VSS2，第三十三开关管T33的输出端连接VSS1低电位，第三十四开关管T34的输出端连接VSS1低电位，VSS1为第二栅关闭信号，具体值可以根据实际电路进行设置。

进一步地，第三下拉单元532还包括第三十五开关管T35、第三十六开关管T36和第三十七开关管T37；

所述第三十五开关管T35的受控端用于接收第二关断信号Carry(n+5)，输入端与所述第三栅极点Qn+2连接，输出端连接低电平VSS2；

所述第三十六开关管T36的受控端用于接收第二关断信号Carry(n+5)，输入端与所述第四栅极点Qn+3连接，输出端连接低电平VSS1；

所述第三十七开关管T37的受控端用于接收第一输入信号Carry(n-4)，输入端与所述第十七开关管T17的输出端连接，输出端连接低电平VSS1。

第三下拉单元532还包括第三十八开关管T38，所述第三十八开关管T38的受控端连接第二下拉节点QBn+1，用于接收所述第二下拉信号；所述第三十八开关管T38的输入端与第二级传电路620的输出端连接，输出端连接VSS2低电平。当第二下拉节点QBn+1为高电位时，将第二级传电路620的输出端拉低。

第四下拉电路540包括第三十九开关管T39、第四十开关管T40和第四十一开关管T41；所述第三十九开关管T39的受控端、所述第四十开关管T40的受控端和第四十一开关管T41的受控端分别与第一下拉节点QBn连接，用于接收第一下拉信号；所述第三十九开关管T39的输入端与所述第三栅极点Qn+2连接，所述第四十开关管T40的输入端与所述第三输出电路320的输出端连接，所述第四十一开关管T41的输入端与所述第四输出电路420的输出端连接；所述第三十九开关管T39的输出端、所述第四十开关管T40的输出端和所述第四十一开关管T41的输出端分别连接低电平。

第二下拉电路520还包括第四十二开关管T42，所述第四十二开关管T42的输入端与所述第二级传电路620的输出端连接，受控端连接第一下拉节点QBn，输出端连接低电平。

其中，所述关断信号Carry(n+4)、第二关断信号Carry(n+5)为相互级联的下级子电路输出的级传信号。

优选的，栅极驱动电路包括四个栅极驱动子电路进行级联，每一个栅极驱动子电路包括第一驱动电路和第二驱动电路，该电路有8个时钟信号进行驱动。可以理解的，下一级栅极驱动子电路的时钟信号则分别为第三时钟信号CLK3和第四时钟信号CLK4；输出的级传信号为Carry(n+2)、Carry(n+3)；其余上级和下级电路的输入输出信号可依次类推，不再赘述。

参见图8，基于上述硬件结构，本实施例四个栅极驱动子电路级联实现栅极驱动信号输出的过程可以分为4个阶段：

阶段1：carry(n-4)写入高电压VGH；此时第五开关管T5导通，第一栅极点Qn点写入VGH电压，第一隔离开关管S1_TFT为二极管接法，第一隔离开关管S1_TFT导通，第二栅极点Qn+1电压写入第一栅极点Qn的电压(即VQn＝VQn+1＝VGH)。第一开关管T1此时导通，第一时钟信号CLK1、第二时钟信号CLK2写入低电平，即第一驱动信号的电压VGout(n)和第二驱动信号的电压VGout(n+1)输出为低VGL,此时自举电容C1(第一电容)和C2(第二电容)两端压差为VGH-VGL。μ时间内Carry(n-3)写入低电压，由于第六开关管T6未导通，第三栅极点Qn+2电压为VGL。μ时间后，Carry(n-3)写入高电压，第六开关管T6导通，第三栅极点Qn+2电压为VGH。第四栅极点Qn+3电压因第二隔离开关管S2_TFT导通，第四栅极点Qn+3电压等于第三栅极点Qn+2电压VGH。因第三时钟信号CLK3、第三时钟信号CLK4写入VGL，故第三驱动信号Gout(n+2)和第四驱动信号Gout(n+3)输出为VGL。

阶段2：carry(n-4)写入低电压VGL，此时第五开关管T5关闭。但由于第一时钟CLK1的高电压写入，由与第一栅极点Qn相连的第一电容C1的耦合作用，第一栅极点Qn电压升至[VGH+(VGH-VGL))]＝2*VGH-VGL；同理第二栅极点Qn+1，在A时间内(A时间、B时间：CLK之间的间隔时间)，因第一栅极点Qn高电平，第一隔离开关管S1_TFT导通，第二栅极点Qn+1电压写入Qn,即VQ(n+1)＝VQ(n)；B时间后，第二时钟信号CLK2写入高电平VGH，因与第二栅极点Qn+1相连的电容的耦合作用，第二栅极点Qn+1电压上升至[VGH+(VGH-VGL))]+VGH-VGL＝3*VGH-2*VGL，由于第一隔离开关管S1_TFT的VGS(栅极与源极的电压差)等于小于Vth(阈值电压)，第一隔离开关管S1_TFT关闭；此阶段，第一栅极点Qn为高电平，第一时钟信号CLK1写入高电压，第一开关管T1开启，第一驱动信号Gout(n)写入第一时钟信号CLK1的高电平VGH；A时间内，第二栅极点Qn+1高电平，第二开关管T2导通，第二时钟信号CLK2写入低电压，Vgout(n)写入CLK2低电压，B时间后，CLK2写入高电平VGH，第二驱动信号写入CLK2高电压；在A时间内，Carry(n-3)输入高电平VGH，第六开关管T6导通，第三栅极点Qn+2写入Carry(n-3)电压，即第三栅极点的电压VQn+2＝VCarry(n-3)＝VGH,S_TFT导通，第四栅极点Qn+3写入Qn+2的电压，即VQn+3＝VQn+2＝VGH；此时第四开关管T4导通，由于第三时钟信号CLK3和第四时钟信号CLK4均写入VGL电压，第三驱动信号Gout(n+2)和第四驱动信号Gout(n+3)输出电压为VGL。

阶段3：carry(n-4)写入低电压VGL，此时第五开关管T5关闭。由于自举电容的维持作用，第一开关管T1持续导通，此时第一时钟信号CLK1写入VGL电压，第一栅极点Qn电压变化量ΔV＝VGL-VGH，即Qn电压为2*VGH-VGL+ΔV＝VGH，对应的第一开关管T1导通，写入第一时钟信号CLK1的低电压，即第一驱动信号Gout(n)写入低电压。在A时间内，第二时钟信号CLK2写入高电压，第二栅极点Qn+1维持上一阶段电压3*VGH-2*VGL，对应的第二开关管T2导通，第二驱动信号Gout(n+1)写入CLK2高电压；B时间内，第二时钟信号CLK2写入低电压，由于自举电容的维持作用，第二栅极点Qn+1的电压变化量ΔV＝VGL-VGH，即Qn+1电压为3*VGH-2*VGL+ΔV＝2*VGH-VGL，此时对应的第二开关管T2导通，第二驱动信号Gout(n+1)写入第二时钟信号CLK2的低电压；B时间内，第三时钟信号CLK3写入高电压，维持不变，因此第三栅极点Qn+2电压保持不变，对应的第三开关管T3和第二隔离开关管S2_TFT导通，第三驱动信号Gout(n+2)写入高电压VGH，第四栅极点Qn+3写入第三栅极点Qn+2高电压。B时间内，第四时钟信号CLK4写入高电平，第四栅极点Qn+3由对应的自举电容耦合作用，变化量ΔV＝VGH-VGL,即Qn+3电压等于2*VGH-VGL+ΔV＝3*VGH-2*VGL，此时第四开关管T4导通，第四驱动信号Gout(n+3)写入CLK4高电压。

阶段4：carry(n-4)写入低电压VGL，此时第五开关管T5关闭。Qn和Qn+1由第二十四开关管T24的下拉控制，此时Carry(n+4)电压为高电压，当n＝1时，Carry(5)电压等于CLK5高电压，第二十四开关管T24导通，Qn和Qn+1写入VSS2低电压，对应的第一开关管T1关闭、第二开关管T2关闭，Goutn和Goutn+1为低电压。此阶段，CLK3电压写入低电压，Qn+2因对应的自举电容耦合作用，ΔV＝VGL-VGH，即Qn+2电压为2*VGH-VGL+ΔV＝VGH；A时间内，CLK4写入高电压，因维持阶段3电压不变，故Qn+3电压维持不变，对应T6导通，Goutn+3写入高电压；B时间内，CLK4写入低电压，会因自举电容影响，Qn+3的电压变化量ΔV＝VGL-VGH，即Qn+1电压为3*VGH-2*VGL+ΔV＝2*VGH-VGL，此时对应的第四开关管T4导通，Goutn+3写入低电压；

阶段5：参照图9，为仿真波形图；GDL电路单元四级输出，故以前四级输出，观察CLK以及Q、Gout的波形以及对应关系，与理论波形保持一致(由于仿真电路会考虑实际电阻电容的负载，波形会存在延时)。

需要说明的是，具体实现时，级传的子电路数量可以根据实际情况进行设置，时钟信号也可以根据实际情况进行设置。

本方案通过将相邻子输出电路的受控端通过隔离开关电路进行隔离，改善了各栅极点被多次上拉的高压恶化现象，与现有技术共用的工作节点电压上升至90V相比，得到了明显改善，进而改善了TFT因高电压恶化的影响，使输出信号更稳定。并且减小了驱动电路板的面积，进而满足用户需求，增大了产品的竞争力。

本发明还提供一种显示面板，参见图10，在一实施例中，该显示面板包括显示区域1和非显示区域2，所述显示区域1上设置有多个像素单元，所述显示面板还包括：

驱动电路，设置于所述非显示区域2上，以输出驱动信号驱动所述多个像素单元；所述驱动电路被配置为如上所述的驱动电路；

或，栅极驱动电路，设置于所述非显示区域2上，以输出驱动信号驱动所述多个像素单元；所述栅极驱动电路被配置为如上所述的栅极驱动电路。

驱动电路和栅极驱动电路的结构可参照上述实施例，在此不再赘述。理所应当地，由于本实施例的显示面板采用了上述驱动电路或栅极驱动电路的技术方案，因此该显示面板具有上述驱动电路或栅极驱动电路所有的有益效果，显示面板的边框缩窄，各输出电路的输出信号更稳定。

以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种驱动电路，包括第一栅极点和上拉电路；所述上拉电路的输入端用于接收输入信号，输出端与所述第一栅极点连接；所述上拉电路，用于在接收到所述输入信号时，将所述第一栅极点上拉至高电位；其特征在于，所述驱动电路还包括：

第二栅极点；

隔离开关电路，所述隔离开关电路的输入端和受控端均与所述第一栅极点连接，输出端与所述第二栅极点连接；所述隔离开关电路，用于在所述第一栅极点为低电位时关断，将所述第二栅极点与所述第一栅极点进行电性隔离；在所述第一栅极点为高电位时导通，将所述第二栅极点与所述第一栅极点进行电性连通；

第一输出电路，具有与所述第一栅极点连接的受控端、用于接收第一时钟信号的输入端和输出端；所述第一输出电路，用于在所述第一栅极点为高电位时，根据所述第一时钟信号输出第一驱动信号；

第二输出电路，具有与所述第二栅极点连接的受控端，用于接收第二时钟信号的输入端和输出端；所述第二输出电路，用于在所述第二栅极点为高电位时，根据所述第二时钟信号输出第二驱动信号；

下拉电路，所述下拉电路的第一端分别与所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端连接，第二端连接低电平，第一受控端用于接收下拉控制信号，第二受控端与所述第一栅极点连接；所述下拉电路，用于在接收到所述下拉控制信号时，将所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端下拉至低电位；在所述第一栅极点为高电位时，停止下拉。

2.如权利要求1所述的驱动电路，其特征在于，所述隔离开关电路包括隔离开关管；所述隔离开关管的受控端为所述隔离开关电路的受控端，所述隔离开关管的输入端为所述隔离开关电路的输入端，所述隔离开关管的输出端为所述隔离开关电路的输出端。

3.如权利要求1所述的驱动电路，其特征在于，所述驱动电路还包括级传电路，所述级传电路具有与所述第一栅极点连接的受控端、用于接收第一时钟信号的输入端和输出端；所述级传电路，用于在所述第一栅极点为高电位时，根据所述第一时钟信号输出级传信号；

所述下拉电路的第一端还与所述级传电路的输出端连接；所述下拉电路还用于在接收到所述下拉控制信号时，将所述级传电路的输出端下拉至低电位；在所述第一栅极点为高电位时，停止下拉。

4.如权利要求1所述的驱动电路，其特征在于，所述驱动电路还包括复位电路，所述复位电路的受控端用于接收复位信号，所述复位电路的输入端与所述第一栅极点连接，所述复位电路的输出端连接低电平；

所述复位电路，用于在接收到所述复位信号时，使所述第一栅极点的电位复位。

5.如权利要求1所述的驱动电路，其特征在于，

所述第一输出电路包括第一开关管和第一电容；所述第一开关管的受控端与所述第一电容的一端连接，所述第一开关管的输出端与所述第一电容的另一端连接；所述第一开关管的输入端为所述第一输出电路的输入端，所述第一开关管的受控端与所述第一电容连接的公共端为所述第一输出电路的受控端，所述第一开关管的输出端与所述第一电容连接的公共端为所述第一输出电路的输出端；

所述第二输出电路包括第二开关管和第二电容；所述第二开关管的受控端与所述第二电容的一端连接，所述第二开关管的输出端与所述第二电容的另一端连接；所述第二开关管的输入端为所述第二输出电路的输入端，所述第二开关管的受控端与所述第二电容连接的公共端为所述第二输出电路的受控端，所述第二开关管的输出端与所述第二电容连接的公共端为所述第二输出电路的输出端。

6.如权利要求1所述的驱动电路，其特征在于，所述下拉电路包括：

下拉维持单元，所述下拉维持单元的第一受控端为所述下拉电路的第一受控端，第二受控端为所述下拉电路的第二受控端，低电平端连接低电平，输出端输出下拉信号；所述下拉维持单元，用于根据所述下拉控制信号输出下拉信号；并在所述第一栅极点为高电平时，停止输出下拉信号；

下拉单元，所述下拉单元的受控端与所述下拉维持单元的输出端连接，第一端为所述下拉电路的第一端，第二端为所述下拉电路的第二端；所述下拉单元，用于在接收到所述下拉信号时，将所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端下拉至低电位。

7.如权利要求6所述的驱动电路，其特征在于，所下拉维持单元包括：第三开关管、第四开关管、第五开关管和第六开关管；所述第三开关管的受控端和输入端为所述下拉维持单元的第一受控端，所述第三开关管的输出端分别与所述第四开关管的受控端和所述第五开关管的输入端连接，所述第四开关管的输入端与所述第三开关管的输入端连接，所述第四开关管的输出端为所述下拉维持单元的输出端，所述第五开关管的受控端和所述第六开关管的受控端为所述下拉维持单元的第二受控端，所述第五开关管的输出端和所述第六开关管的输出端分别为所述下拉维持单元的低电平端，所述第六开关管的输入端与所述第四开关管的输出端连接；

所述下拉单元包括第七开关管、第八开关管和第九开关管；所述第七开关管的受控端、所述第八开关管的受控端和所述第九开关管的受控端分别为所述下拉单元的受控端；所述第七开关管的输入端与所述第一栅极点连接，所述第八开关管的输入端与所述第一输出电路的输出端连接，所述第九开关管的输入端与所述第二输出电路的输出端连接；所述第七开关管的输出端、所述第八开关管的输出端和所述第九开关管的输出端分别为所述下拉单元的第二端。

8.如权利要求7所述的驱动电路，其特征在于，所述下拉单元还包括第十开关管、第十一开关管和第十二开关管；

所述第十开关管的受控端用于接收关断信号，输入端与所述第一栅极点连接，输出端连接低电平；

所述第十一开关管的受控端用于接收关断信号，输入端与所述第二栅极点连接，输出端连接低电平；

所述第十二开关管的受控端用于接收所述输入信号，输入端与所述第四开关管的输出端连接，输出端连接低电平。

9.一种栅极驱动电路，包括级联设置的多个栅极驱动子电路，其特征在于，每一个栅极驱动子电路包括第一驱动电路和第二驱动电路，

所述第一驱动电路包括：第一上拉电路、第一栅极点、第二栅极点、第一隔离开关电路、第一输出电路、第二输出电路、第一下拉电路和第二下拉电路；

所述第一上拉电路的输入端用于接收第一输入信号，输出端与所述第一栅极点连接；所述第一上拉电路，用于在接收到所述第一上输入信号时，将所述第一栅极点上拉至高电位；

所述第一隔离开关电路的输入端和受控端均与所述第一栅极点连接，输出端与所述第二栅极点连接；所述第一隔离开关电路，用于在所述第一栅极点为低电位时关断，将所述第二栅极点与所述第一栅极点进行电性隔离，在所述第一栅极点为高电位时导通，将所述第二栅极点与所述第一栅极点进行电性连通；

所述第一输出电路，具有与所述第一栅极点连接的受控端、用于接收第一时钟信号的输入端和输出端；所述第一输出电路用于在所述第一栅极点为高电位时，根据所述第一时钟信号输出第一驱动信号；

所述第二输出电路，具有与所述第二栅极点连接的受控端，用于接收第二时钟信号的输入端和输出端；所述第二输出电路用于在所述第二栅极点为高电位时，根据所述第二时钟信号输出第二驱动信号；

第一下拉电路，所述第一下拉电路的第一端分别与所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端连接，第二端连接低电平，第一受控端用于接收第一下拉控制信号，第二受控端与所述第一栅极点连接；所述第一下拉电路，用于在接收到所述第一下拉控制信号时，将所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端下拉至低电位；在所述第一栅极点为高电位时，停止下拉；

第二下拉电路，所述第二下拉电路的第一端分别与所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端连接，第二端连接低电平，受控端用于接收第二下拉信号；所述第二下拉电路，用于在接收到所述第二下拉信号时，将所述第一栅极点、所述第一输出电路的输出端和所述第二输出电路的输出端下拉至低电位；

所述第二驱动电路包括：第二上拉电路、第三栅极点、第四栅极点、第二隔离开关电路、第三输出电路、第四输出电路、第二下拉电路和第四下拉电路；

所述第二上拉电路的输入端用于接收第二输入信号，输出端与所述第三栅极点连接；所述第二上拉电路，用于在接收到所述第二上输入信号时，将所述第三栅极点上拉至高电位；

所述第二隔离开关电路的输入端和受控端均与所述第三栅极点连接，输出端与所述第四栅极点连接；所述第二隔离开关电路用于在所述第三栅极点为低电位时关断，将所述第四栅极点与所述第三栅极点进行电性隔离，在所述第三栅极点为高电位时导通，将所述第四栅极点与所述第三栅极点进行电性连通；

所述第三输出电路，具有与所述第三栅极点连接的受控端、用于接收第二时钟信号的输入端和输出端；所述第三输出电路用于在所述第三栅极点为高电位时，根据所述第二时钟信号输出第三驱动信号；

所述第四输出电路，具有与所述第四栅极点连接的受控端，用于接收第二时钟信号的输入端和输出端；所述第四输出电路用于在所述第四栅极点为高电位时，根据所述第二时钟信号输出第四驱动信号；

第三下拉电路，所述第三下拉电路的第一端分别与所述第三栅极点、所述第三输出电路的输出端和所述第四输出电路的输出端连接，第二端连接低电平，第一受控端用于接收第二下拉控制信号，第二受控端与所述第三栅极点连接；所述第三下拉电路，用于在接收到所述第二下拉控制信号时，将所述第三栅极点、所述第三输出电路的输出端和所述第四输出电路的输出端下拉至低电位；在所述第三栅极点为高电位时，停止下拉；

第四下拉电路，所述第四下拉电路的第一端分别与所述第三栅极点、所述第三输出电路的输出端和所述第四输出电路的输出端连接，第二端连接低电平，受控端用于接收第一下拉信号；所述第四下拉电路，用于在接收到所述第一下拉信号时，将所述第三栅极点、所述第三输出电路的输出端和所述第四输出电路的输出端下拉至低电位；其中，所述第二下拉信号和所述第一下拉信号反向。

10.一种显示面板，包括显示区域和非显示区域，所述显示区域上设置有多个像素单元，其特征在于，所述显示面板还包括：

驱动电路，设置于所述非显示区域上，以输出驱动信号驱动所述多个像素单元；所述驱动电路被配置为如权利要求1～8中任一项所述的驱动电路；

或，栅极驱动电路，设置于所述非显示区域上，以输出驱动信号驱动所述多个像素单元；所述栅极驱动电路被配置为如权利要求9所述的栅极驱动电路。

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