CN109994064A - 移位寄存器单元、栅极驱动电路及其驱动方法以及显示装置 - Google Patents
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Abstract
本公开提供了一种移位寄存器单元、栅极驱动电路及其驱动方法以及显示装置。所述移位寄存器单元包括：复位子电路，从复位信号端接收复位信号；以及n个输出子电路，分别从不同的时钟信号端接收时钟信号并向不同的输出信号端发送输出信号，n为大于1的整数。所述复位子电路对所述n个输出子电路进行控制。所述时钟信号和所述复位信号均具有第一沿和滞后于第一沿的第二沿，所述复位信号的第一沿滞后于或同步于当前周期中最晚接收的时钟信号的第二沿，并且领先于或同步于最早接收的时钟信号的下一周期的第一沿。
Description
技术领域
本公开涉及显示领域，具体地涉及一种移位寄存器单元、栅极驱动电路及其驱动方法以及显示装置。
背景技术
常规的栅极驱动电路包括多个级联的移位寄存器单元，其中，每一级移位寄存器单元控制一行栅线。然而，这种栅极驱动电路的占用空间相对较大，不利于实现具有更窄边框的显示面板。
发明内容
本公开提出了一种移位寄存器单元、栅极驱动电路及其驱动方法以及显示装置。
根据本公开的一个方面，提出了一种移位寄存器单元。所述移位寄存器单元包括：复位子电路，从复位信号端接收复位信号；以及n个输出子电路，分别从不同的时钟信号端接收时钟信号并向不同的输出信号端发送输出信号，n为大于1的整数。所述复位子电路对所述n个输出子电路进行控制。所述时钟信号和所述复位信号均具有第一沿和滞后于第一沿的第二沿，所述复位信号的第一沿滞后于或同步于当前周期中最晚接收的时钟信号的第二沿，并且领先于或同步于最早接收的时钟信号的下一周期的第一沿。
在一个实施例中，所述移位寄存器单元还包括：输入子电路，用于接收输入信号；以及控制子电路，用于接收高电平信号VDD和低电平信号VSS，并对所述n个输出子电路的输出进行控制。
在一个实施例中，所述输入子电路的第一端从输入信号端接收输入信号，第二端连接到上拉节点。所述控制子电路的第一端接收高电平信号VDD，第二端连接上拉节点，第三端接收低电平信号VSS，第四端连接下拉节点。所述复位子电路的第一端连接所述复位信号端，第二端连接上拉节点，第三端接收低电平信号VSS。所述n个输出子电路中的每个输出子电路的第一端连接对应的时钟信号端，第二端连接上拉节点，第三端连接下拉节点，第四端接收低电平信号VSS，第五端连接对应的输出信号端。
在一个实施例中，所述输入子电路包括第一晶体管T1，T1的源极和漏极之一与T1的栅极并联成所述输入子电路的第一端，T1的源极和漏极中的另一个作为所述输入子电路的第二端。所述复位子电路包括第二晶体管T2，T2的源极和漏极分别作为所述复位子电路的第二端和第三端，T2的栅极作为复位子电路的第一端。所述控制子电路包括第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7，其中，T4的源极和漏极之一、T4的栅极与T6的源极和漏极之一并联成所述控制子电路的第一端，T3的源极和漏极之一、T5的栅极与T7的栅极并联成所述控制子电路的第二端，T3的源极和漏极中的另一个、T5的源极和漏极之一与T7的源极和漏极之一并联成所述控制子电路的第三端，T3的栅极、T6的源极和漏极中的另一个与T7的源极和漏极中的另一个并联成所述控制子电路的第四端，以及T4的源极和漏极中的另一个与T6的栅极一起连接到T5的源极和漏极中的另一个。所述n个输出子电路中的每一个输出子电路包括第八晶体管和第九晶体管，第八晶体管的源极和漏极之一作为所述输出子电路的第一端，第八晶体管的栅极作为所述输出子电路的第二端，第九晶体管的栅极作为所述输出子电路的第三端，第九晶体管的源极和漏极之一作为所述输出子电路的第四端，第八晶体管的源极和漏极中的另一个与第九晶体管的源极和漏极中的另一个并联成所述输出子电路的第五端。
在一个实施例中，所述n个输出子电路中的至少一个输出子电路还包括电容。所述电容连接在相应输出子电路的第二端与第五端之间。
根据本公开的另一方面，还提出了一种栅极驱动电路。所述栅极包括多个级联的根据以上各实施例所述的移位寄存器单元。所述栅极驱动电路具有2k个时钟信号，所述2k个时钟信号按顺序依次循环提供到所述多级移位寄存器单元的各个时钟信号端，以为每级移位寄存器单元中的各个输出子电路提供对应的时钟信号，其中，k为正整数，且n小于或等于k+1。每一级移位寄存器单元接收来自其后的一级移位寄存器单元中的n个输出子电路之一的输出信号，作为复位信号。
在一个实施例中，每一级移位寄存器单元接收来自其后第i级到第j级移位寄存器单元之一的输出信号，作为复位信号，其中，i等于j等于其中，为上取整函数。
在一个实施例中，在n等于k+1的情况下，每一级移位寄存器单元接收来自下一级移位寄存器单元中的第k个输出子电路的输出信号，作为复位信号。
在一个实施例中，第一级移位寄存器单元接收来自外部的输入信号。此外，除第一级移位寄存器单元之外的每一级移位寄存器单元接收来自上一级移位寄存器单元的第n个输出子电路的输出信号，作为输入信号。
根据本公开的又一方面，还提出了一种对根据以上各个实施例所述的栅极驱动电路进行驱动的方法。其中，一个时钟周期被等分为2k个时段。所述方法包括：向第一级移位寄存器提供输入信号；以及依次提供所述2k个时钟信号。所述2k个时钟信号中的第一时钟信号在第一个周期的第一沿滞后所述输入信号的第一沿1个时段。所述2k个时钟信号中的每个时钟信号的第一沿领先下一时钟信号的第一沿1个时段。
根据本公开的又一方面，还提出了一种显示装置。所述显示装置包括根据以上各实施例所述的栅极驱动电路。
附图说明
图1示出了一种移位寄存器单元的电路图；
图2示出了包括图1所示的移位寄存器单元的栅极驱动电路的级联示意图；
图3示出了图2所示的栅极驱动电路的信号时序图；
图4示出了根据本公开实施例的移位寄存器单元的模块示意图；
图5示出了图4所示的移位寄存器单元的更为详细的模块图；
图6示出了图5所示的移位寄存器单元的一个示例的具体电路图；
图7示出了包括图6所示的示例移位寄存器单元的栅极驱动电路的级联示意图；
图8示出了图7所示的栅极驱动电路的信号时序图；
图9示出了包括另一示例移位寄存器单元的栅极驱动电路的级联示意图；
图10示出了包括又一示例移位寄存器单元的栅极驱动电路的级联示意图；以及
图11示出了根据本公开实施例的栅极驱动电路的驱动方法的流程图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情况。
在本公开实施例中，时钟信号是周期信号。在一个周期中，通过两个信号沿(第一沿和滞后于第一沿的第二沿)将时钟信号分为相继出现的高电平时段和低电平时段。术语“有效工作电平”是指能够导通受控晶体管的电平。当有效工作电平为高电平时(即受控晶体管为N型)，第一沿为上升沿，第二沿为下降沿。相反地，当有效工作电平为低电平时(即受控晶体管为P型)，第一沿为下降沿，第二沿为上升沿。类似地，也可通过有效工作电平限定输入信号、输出信号和复位信号的第一沿和第二沿，在此不再赘述。
以下参考附图对本公开进行具体描述。
图1示出了一种移位寄存器单元100的电路图。
如图1所示，移位寄存器单元100采用9T1C(9个晶体管1个电容器)结构。移位寄存器单元100只接收一个时钟信号CLK1，并且只输出一个输出信号OUT。因此，在包括移位寄存器单元100的栅极驱动电路中，针对每一条栅线需要分别设置一个移位寄存器单元，以便对该栅线进行驱动。
图2便示出了包括移位寄存器单元100的栅极驱动电路200。从图2中可以看出，栅极驱动电路200共接收六个时钟信号CLK1-CLK6。这六个时钟信号按顺序依次输入到连续的六级移位寄存器单元，从而每级移位寄存器单元分别产生单独的输出(图2中仅示出了前六级移位寄存器及其对应的输出OUT1-OUT6)。其中，每一级的输出不但用于控制单独的栅线，还用作下一级移位寄存器的输入。此外，如图2所示，从第五级移位寄存器开始，每一级移位寄存器的输出还用于比其提前四级的移位寄存器进行复位。
图3则示出了栅极驱动电路200的时序图。从图3可以看出，针对图2所示的栅极驱动电路200，通过施加如图3所示的时钟信号CLK1-CLK6，实现了特定的输出(图中仅示出了OUT1-OUT3)。
然而，栅极驱动电路200的占用空间相对较大，如果想要实现具有更窄边框的显示面板，需要对其电路结构进行改变。
图4示出了根据本公开实施例的移位寄存器单元400的模块示意图。
从图4可见，移位寄存器单元400包括复位子电路410和n个输出子电路420(包括第一输出子电路、第二输出子电路、…、第n输出子电路)，其中，n为大于1的整数。
复位子电路410从复位信号端接收复位信号RESET。
所述n个输出子电路420分别从不同的时钟信号端接收时钟信号clk1-clkn，并向不同的输出信号端发送输出信号out1-outn。
复位子电路410对n个输出子电路420中的每一个都进行控制。其中，复位信号RESET的第一沿滞后于或同步于时钟信号clk1-clkn中在当前周期最晚接收的时钟信号的第二沿，并且领先于或同步于时钟信号clk1-clkn中在当前周期最早接收的时钟信号的下一周期的第一沿。
在一个实施例中，移位寄存器单元400还包括输入子电路和控制子单元。输入子单元用于接收输入信号。控制子电路用于接收高电平信号VDD和低电平信号VSS，并对n个输出子电路420的输出进行控制。
具体地，图5示出了图4所示的移位寄存器单元400的的更为详细的模块图。其中，输入子电路和控制子电路分别标记为430和440。
输入子电路430的第一端从输入信号端接收输入信号IN，第二端连接到上拉节点A。
控制子电路440的第一端接收高电平信号VDD，第二端连接上拉节点A，第三端接收低电平信号VSS，第四端连接下拉节点B。
复位子电路410的第一端从复位信号端接收复位信号RESET，第二端连接上拉节点A，第三端接收低电平信号VSS。
n个输出子电路420中的每个输出子电路420的第一端从对应的时钟信号端接收时钟信号(clki，i＝1、2、…、n)，第二端连接上拉节点A，第三端连接下拉节点B，第四端接收低电平信号VSS，第五端向对应的输出信号端发送输出信号(outi，i＝1、2、…、n)。
应该理解的是，这里时钟信号clk和输出信号out的索引i是从当前移位寄存器中的角度进行索引的，而并不是从当前移位寄存器所位于的栅极驱动电路的角度进行索引的。在下文中，当描述栅极驱动电路时，还将从栅极驱动电路的角度对时钟信号和输出信号进行索引。为了避免引起混淆，在从当前移位寄存器的角度对时钟信号和输出信号进行索引时时，通过小写字母来标识时钟信号和输出信号，例如clk1和out1分别表示针对当前移位寄存器的第一个时钟信号和第一个输出信号。而在从栅极驱动电路的角度对时钟信号和输出信号进行索引时，采用大写字母进行索引，比如CLK1和OUT1分别表示栅极驱动电路接收的第一时钟信号以及输出的第一输出信号。
进一步地，在图6中示出了图5所示的移位寄存器单元的一种情形的移位寄存器单元600的电路示意图。具体地，在移位寄存器单元600中，n＝2。也就是说，移位寄存器单元600中包括两个输出子电路620，分别是第一输出子电路620-1和第二输出子电路620-2。
如图6所示，在移位寄存器单元600中，输入子电路630包括第一晶体管T1。T1的源极和漏极之一与T1的栅极并联成输入子电路630的第一端，从输入信号端接收输入信号IN。T1的源极和漏极中的另一个作为输入子电路630的第二端，连接到上拉节点A。
复位子电路610包括第二晶体管T2。T2的源极和漏极分别作为复位子电路610的第二端和第三端。在一个实施例中，T2的源极作为复位子电路610的第二端，连接上拉节点A，而漏极则作为复位子电路610的第三端，用于接收低电平信号VSS。在另一实施例中，T2的源极作为复位子电路610的第三端，漏极作为复位子电路610的第二端。此外，T2的栅极作为复位子电路610的第一端，从复位信号端接收复位信号RESET。
控制子电路包括第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7。
T4的源极和漏极之一、T4的栅极与T6的源极和漏极之一并联成控制子电路640的第一端，用来接收高电平信号VDD。T3的源极和漏极之一、T5的栅极与T7的栅极并联成控制子电路640的第二端，连接到上拉节点A。T3的源极和漏极中的另一个、T5的源极和漏极之一与T7的源极和漏极之一并联成控制子电路640的第三端，接收低电平信号VSS。T3的栅极、T6的源极和漏极中的另一个与T7的源极和漏极中的另一个并联成控制子电路640的第四端，连接到下拉节点B。此外，T4的源极和漏极中的另一个与T6的栅极一起连接到T5的源极和漏极中的另一个。
第一输出子电路620-1和第二输出子电路620-2中的每一个都包括一个第八晶体管(T8、T8’)和一个第九晶体管(T9、T9’)。在第一输出子电路620-1中，T8的源极和漏极之一作为第一输出子电路620-1的第一端，从第一时钟信号端接收时钟信号clk1。T8的栅极作为第一输出子电路620-1的第二端，连接到上拉节点A。T9的栅极作为第一输出子电路620-1的第三端，连接到下拉节点B。T9的源极和漏极之一作为第一输出子电路620-1的第四端，接收低电平信号VSS。T8的源极和漏极中的另一个与T9的源极和漏极中的另一个并联成第一输出子电路620-1的第五端，向第一输出信号端发送输出信号out1。
类似地，在第二输出子电路620-2中，T8’的源极和漏极之一作为第二输出子电路620-2的第一端，从第二时钟信号端接收时钟信号clk2。T8’的栅极作为第二输出子电路620-2的第二端，连接到上拉节点A。T9’的栅极作为第二输出子电路620-2的第三端，连接到下拉节点B。T9’的源极和漏极之一作为第二输出子电路620-2的第四端，接收低电平信号VSS。T8’的源极和漏极中的另一个与T9’的源极和漏极中的另一个并联成第二输出子电路620-2的第五端，向第二输出信号端发送输出信号out2。
第一输出子电路620-1还包括电容C1。电容C1连接在第一输出子电路620-1的第二端与第五端之间。第二输出子电路620-2则被示为不包括任何电容。应该理解的是，移位寄存器6中所示的结构只是示例，在其他实施例中，可以不在第一输出子电路620-1中设置电容C1，和/或在第二输出子电路620-2中相应地在第二端与第五端之间设置电容。
此外，图7中示出了包括图6所示的移位寄存器单元的栅极驱动电路700的级联示意图。图8示出了图7所示的栅极驱动电路700的信号时序图。
首先，从图7可见，栅极驱动电路700采用六时钟配置，接收CLK1-CLK6共六个时钟信号。参见图8，相邻时钟信号的相位之间相差1/6个周期。一般地，栅极驱动电路中共配置2k个时钟信号，并且相邻时钟信号的相位相差1/2k个周期。其中，k为正整数。在图7所示的实施例中，以k＝3作为示例。本领域技术人员应理解的是，本公开的技术方案同样适用于k为其他正整数的情况。
一般地，对于具有2k个时钟信号的栅极驱动电路，在每个移位寄存器单元具有n个输出子电路的情况下，存在如下限制：
n≤k+1。
原因在于，每个移位寄存器单元中最先接收的时钟信号的下一周期的第一沿应该滞后于或同步于每个移位寄存器单元中最晚接收的时钟信号的当前周期的第二沿，否则无法在该移位寄存器单元中实现恰当的复位。从而，要求n+k≤1+2k，即n≤k+1。
CLK1-CLK6这六个时钟信号按顺序依次循环提供到栅极驱动电路700中的各级移位寄存器单元的各个时钟信号端。作为示例，图7中只示出了栅极驱动电路700的前三级移位寄存器单元SR1、SR2和SR3。由于栅极驱动电路700采用图6所示的移位寄存器单元600作为其中的移位寄存器单元，因此，每一级移位寄存器单元具有两个输出子电路，即每一级移位寄存器单元接收两个时钟信号，并输出两个输出信号。具体地，第一级移位寄存器单元SR1接收时钟信号CLK1和CLK2，发送输出信号OUT1和OUT2；第二级移位寄存器单元SR2接收时钟信号CLK3和CLK4，发送输出信号OUT3和OUT4；第三级移位寄存器单元SR3接收时钟信号CLK5和CLK6，发送输出信号OUT5和OUT6；以此类推。
如图7所示，第一级移位寄存器单元SR1接收来自外部的输入信号IN。从第二级移位寄存器单元SR2开始，每一级移位寄存器单元(SR2、SR3…)接收来自上一级移位寄存器单元(SR1、SR2…)的最后一个输出子电路的输出信号，作为输入信号IN。每一级移位寄存器单元接收来自其后的一级移位寄存器单元中的输出子电路之一的输出信号，作为复位信号RESET。具体地，图7中所示的栅极驱动电路700中，针对当前一级移位寄存器单元(例如，SR1)使用落后两级的移位寄存器单元(例如，SR3)中的第一个输出信号(例如，从SR3输出的OUT5)来进行复位。
应该理解的是，在其他的实施例中，可以选择与OUT5不同的输出信号来对SR1进行复位。以下对此进行分析。
一般地，由于在每个移位寄存器单元中，复位信号RESET的第一沿滞后于或同步于时钟信号中在当前周期最晚接收的时钟信号的第二沿，并且领先于或同步于时钟信号中在当前周期最早接收的时钟信号的下一周期的第一沿，可以确定，每一级移位寄存器单元接收的复位信号RESET是来自其后第i级到第j级移位寄存器单元之一的输出信号，其中，i等于j等于其中，为上取整函数。
具体地，对于n等于k+1的情况，i＝1，j＝1，即每一级移位寄存器单元将接收来自下一级移位寄存器单元的输出信号作为复位信号。进一步地，由于复位信号RESET的第一沿要晚于当前移位寄存器单元中最晚接收的时钟信号的第二沿，可以确定，用于对移位寄存器单元进行复位的输出信号只能是下一级移位寄存器单元的最后一个输出信号。
对于n小于k+1(即n小于或等于k)的情况，当n＝k时，i与j的差距最小，此时，i＝1，j＝2，也就是说，在n小于k+1的情况下，i比如小于j。这说明即使移位寄存器单元中的输出子电路的数量以及栅极驱动电路具有的时钟信号的数量是固定的，在n小于k+1时，每一级移位寄存器单元在不同的栅极驱动电路配置中也可能从不同的移位寄存器单元接收复位信号。
回到图7，图7所示的栅极驱动电路700中，n等于2，k等于3，满足n小于k+1的情况。可以计算出，i＝2，j＝3，也就是说图7中的每一级移位寄存器单元可以从其后第二级移位寄存器或第三级移位寄存器接收复位信号。具体地，以移位寄存器SR1为例，除了图7中所示的从其后第二级移位寄存器SR3接收输出信号OUT5作为复位信号RESET的情况之外，可以确定的是，其还可以从移位寄存器SR3接收输出信号OUT6作为复位信号，或从移位寄存器SR4接收输出信号OUT7作为复位信号。
以下将参照图7所示的情况(即，以移位寄存器SR3的输出信号OUT5作为移位寄存器SR1的复位信号RESET)并结合图8中的时序图对采用图6所示的移位寄存器600的结构的移位寄存器SR1的操作进行描述。
根据图8中的时序图，一个时钟周期被等分为6个时段，6个时钟信号CLK1-CLKn中的每个时钟信号的第一沿领先下一时钟信号的第一沿1个时段，即相邻时钟信号的相位相差1/6个时钟周期。此外，第一时钟信号CLK1在第一个周期的第一沿滞后输入信号IN的第一沿1个时段。
由于对于移位寄存器单元SR1来讲，clk1和clk2等同于CLK1和CLK2，out1和out2等同于OUT1和OUT2，所以在以下的操作描述中统一使用CLK1、CLK2、OUT1和OUT2进行描述，不再进行区分。
移位寄存器SR1的操作开始于时段t1。在t1时段内，输入信号IN为低电平，第一时钟信号CLK1为低电平，第二时钟信号CLK2为低电平，复位信号RESET为低电平(RESET的电位参见CLK5)。高电平的VDD使得第四晶体管T4和第六晶体管T6导通，从而下拉节点B为高电平。进而，下拉节点B处的高电平使得第三晶体管T3以及第九晶体管T9和T9’都导通，使得上拉节点A为低电平。上拉节点A处的低电平使得第八晶体管T8和T8’截止。此时第一输出信号OUT1和第二输出信号OUT2均为低电平。
接下来，在t2时段内，输入信号IN为高电平，第一时钟信号CLK1为低电平，第二时钟信号CLK2为低电平，复位信号RESET为低电平。高电平的输入信号IN使得第一晶体管T1导通，从而上拉节点A提升为高电平。这进而使得第七晶体管T7以及第八晶体管T8和T8’导通。通过设置相关晶体管的沟道宽长比，可以使得下拉节点B变为低电平。这导致第三晶体管T3以及第九晶体管T9和T9’截止。此时，由于CLK1和CLK2仍为低电平，所以第一输出信号OUT1和第二输出信号OUT2仍为低电平。
然后，在t3时段内，输入信号IN为高电平，第一时钟信号CLK1为高电平，第二时钟信号CLK2为低电平，复位信号RESET为低电平。第一晶体管T1开始是导通的，上拉节点A维持在t2时段的高电平，第八晶体管T8导通。由于第一时钟信号CLK1由低电平变为高电平，所以此时的第一输出信号OUT1由低电平变为高电平。通过第一电容C1的作用，进一步提升上拉节点A的电位。此时，由于上拉节点A的电位高于IN的高电平，第一晶体管T1开始从导通变化为截止。第八晶体管T8继续导通，第一输出信号OUT1继续变为高电平，如此反复的正反馈，最后上拉节点A维持在比CLK1的高电平还高的高电平。此外，第八晶体管T8’也导通，由于第二时钟信号CLK仍为低电平，第二输出信号OUT2也保持为低电平。
在t4时段内，输入信号IN为高电平，第一时钟信号CLK1为高电平，第二时钟信号CLK2为高电平，复位信号RESET为低电平。第一晶体管T1截止，上拉节点A为高电平，与t3时段内同理，由于CLK2也由低电平变为高电平，从而OUT2由低电平变为高电平。此时第一输出信号OUT1和第二输出信号OUT2均为高电平。
在t5时段内，输入信号IN为低电平，第一时钟信号CLK1为高电平，第二时钟信号CLK2为高电平，复位信号RESET为低电平。由于第一电容C1两端的电压不能突变，与t4时段内同理，上拉节点A为继续维持在比CLK2高电平还高的高电平，此时第一输出信号OUT1与第二输出信号OUT2仍为高电平。
在t6时段内，输入信号IN为低电平，第一时钟信号CLK1为低电平，第二时钟信号CLK2为高电平，复位信号RESET为低电平。由于第一电容C1两端的电压不能突变，与t5时段内同理，上拉节点A为继续维持在比CLK2高电平还高的高电平，下拉节点B为低电平。此时，由于第一时钟信号CLK1变为低电平，所以第一输出信号OUT1也相应的变为低电平。但是，第二输出信号OUT2保持为高电平。
在t7时段内，输入信号IN为低电平，第一时钟信号CLK1为低电平，第二时钟信号CLK2为低电平，复位信号RESET为高电平。由于复位信号RESET变为高电平，第二晶体管T2导通，将上拉节点A拉为低电平。从而，第七晶体管T7截止，导致下拉节点B在VDD的作用下变为高电平。这使得第九晶体管T9和T9’导通。从而，第一输出信号OUT1和第二输出信号OUT2均被VSS拉为低电平。
如此，通过比较图8与图3中的OUT1和OUT2可知，通过如图6所示的移位寄存器单元600和如图7所示的栅极驱动电路700，实现了与传统栅极驱动电路200相同的输出。但栅极驱动电路700与传统的栅极驱动电路相比使用的晶体管数量大大减少，总而能够节约栅极驱动电路的占用空间，实现更窄边框的显示面板。
以上描述是以第二级移位寄存器SR3接收输出信号OUT5作为复位信号RESET的情况作为示例进行的。本领域技术人员应该理解的是，通过OUT6和OUT7作为SR1复位信号的情况同样能够实现相同的效果，即实现与传统栅极驱动电路200相同的输出。原因在于，虽然使用OUT6或OUT7作为复位信号会使得复位延迟一个或两个时段，但在这两个时段期间，CLK1和CLK2为低电平，从而不会影响OUT1和OUT2的输出结果。
图6-7示出了每个移位寄存器中包括两个输出子电路的情况(即，n＝2)。通过上文分析可知，当k等于3时，在n≤k+1的限制下，n还可以取值为3或4。
本领域技术人员应该理解的是，对于n＝3或n＝4的情况，与n＝2的情况一样，同样能够实现与传统栅极驱动电路200相同的输出。在n＝3或4的情况下，栅极驱动电路的结构被进一步简化，总而能够进一步节约栅极驱动电路的占用空间，实现更窄边框的显示面板。
图9示出了n＝3的情况对应的栅极驱动电路的级联示意图。根据上文的，当n＝3时，即复位信号可以来自当前移位寄存器单元的下一移位寄存器单元或其后第二个移位寄存器单元。此时，能够用于对图9中的移位寄存器SR1进行复位的输出信号包括OUT6(对应于图9)和OUT7。
图10示出了n＝4的情况对应的栅极驱动电路的级联示意图。根据上文的，当n＝4时，即复位信号只能来自当前移位寄存器单元的下一移位寄存器单元。此时，能够用于对图10中的移位寄存器SR1进行复位的输出信号为OUT7(如图10)。
图11示出了对根据本公开实施例的栅极驱动电路进行驱动的方法1100的流程图。如上文所述，根据本公开的栅极驱动电路一般地包括多个级联的移位寄存器单元并具有2k个时钟信号。其中，每个移位寄存器单元具有n个输出子电路。一个时钟周期被等分为2k个时段。
所述方法1100开始于步骤S1110，其中，向所述栅极驱动电路的第一级移位寄存器提供输入信号。然后，在步骤S1120中，向所述栅极驱动电路依次提供上述2k个时钟信号。
所述2k个时钟信号中的第一时钟信号在第一个周期的第一沿滞后所述输入信号的第一沿1个时段，并且所述2k个时钟信号中的每个时钟信号的第一沿领先下一时钟信号的第一沿1个时段。
此外，本公开实施例还提出了一种显示装置，所述显示装置包括根据以上各实施例所述的栅极驱动电路。具体地，所述显示装置可以为液晶显示装置，例如液晶面板、液晶电视、手机、电子阅读器、液晶显示器等。
虽然已参照几个典型实施例描述了本公开，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本公开能够以多种形式具体实施而不脱离公开的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。
Claims (11)
1.一种移位寄存器单元，包括：
复位子电路，用于接收复位信号；以及
n个输出子电路，分别从不同的时钟信号端接收时钟信号并向不同的输出信号端发送输出信号，n为大于1的整数，
其中，所述复位子电路对所述n个输出子电路进行控制，以及
所述时钟信号和所述复位信号均具有第一沿和滞后于第一沿的第二沿，所述复位信号的第一沿滞后于或同步于当前周期中最晚接收的时钟信号的第二沿，并且领先于或同步于最早接收的时钟信号的下一周期的第一沿。
2.根据权利要求1所述的移位寄存器单元，还包括：
输入子电路，用于接收输入信号；以及
控制子电路，用于接收高电平信号和低电平信号，并对所述n个输出子电路的输出进行控制。
3.根据权利要求2所述的移位寄存器单元，其中，
所述输入子电路的第一端从输入信号端接收输入信号，第二端连接到上拉节点，
所述控制子电路的第一端接收高电平信号，第二端连接上拉节点，第三端接收低电平信号，第四端连接下拉节点，
所述复位子电路的第一端连接所述复位信号端，第二端连接上拉节点，第三端接收低电平信号，以及
所述n个输出子电路中的每个输出子电路的第一端连接对应的时钟信号端，第二端连接上拉节点，第三端连接下拉节点，第四端接收低电平信号，第五端连接对应的输出信号端。
4.根据权利要求3所述的移位寄存器单元，其中，
所述输入子电路包括第一晶体管，第一晶体管的源极和漏极之一与第一晶体管的栅极并联成所述输入子电路的第一端，第一晶体管的源极和漏极中的另一个作为所述输入子电路的第二端，
所述复位子电路包括第二晶体管，第二晶体管的源极和漏极分别作为所述复位子电路的第二端和第三端，第二晶体管的栅极作为复位子电路的第一端，
所述控制子电路包括第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，其中，第四晶体管的源极和漏极之一、第四晶体管的栅极与第六晶体管的源极和漏极之一并联成所述控制子电路的第一端，第三晶体管的源极和漏极之一、第五晶体管的栅极与第七晶体管的栅极并联成所述控制子电路的第二端，第三晶体管的源极和漏极中的另一个、第五晶体管的源极和漏极之一与第七晶体管的源极和漏极之一并联成所述控制子电路的第三端，第三晶体管的栅极、第六晶体管的源极和漏极中的另一个与第七晶体管的源极和漏极中的另一个并联成所述控制子电路的第四端，以及第四晶体管的源极和漏极中的另一个与第六晶体管的栅极一起连接到第五晶体管的源极和漏极中的另一个，
所述n个输出子电路中的每一个输出子电路包括第八晶体管和第九晶体管，第八晶体管的源极和漏极之一作为所述输出子电路的第一端，第八晶体管的栅极作为所述输出子电路的第二端，第九晶体管的栅极作为所述输出子电路的第三端，第九晶体管的源极和漏极之一作为所述输出子电路的第四端，第八晶体管的源极和漏极中的另一个与第九晶体管的源极和漏极中的另一个并联成所述输出子电路的第五端。
5.根据权利要求4所述的移位寄存器单元，其中，
所述n个输出子电路中的至少一个输出子电路还包括电容，所述电容连接在相应输出子电路的第二端与第五端之间。
6.一种栅极驱动电路，包括多个级联的根据权利要求1-5中的任一项所述的移位寄存器单元，其中，
所述栅极驱动电路具有2k个时钟信号，所述2k个时钟信号按顺序依次循环提供到所述多级移位寄存器单元的各个时钟信号端，以为每级移位寄存器单元中的各个输出子电路提供对应的时钟信号，其中，k为正整数，且n小于或等于k+1，以及
每一级移位寄存器单元接收来自其后的一级移位寄存器单元中的n个输出子电路之一的输出信号，作为复位信号。
7.根据权利要求6所述的栅极驱动电路，其中，每一级移位寄存器单元接收来自其后第i级到第j级移位寄存器单元之一的输出信号，作为复位信号，其中，i等于j等于其中，为上取整函数。
8.根据权利要求7所述的栅极驱动电路，其中，
在n等于k+1的情况下，每一级移位寄存器单元接收来自下一级移位寄存器单元中的第k个输出子电路的输出信号，作为复位信号。
9.根据权利要求6所述的栅极驱动电路，其中，
第一级移位寄存器单元接收来自外部的输入信号，以及
除第一级移位寄存器单元之外的每一级移位寄存器单元接收来自上一级移位寄存器单元的第n个输出子电路的输出信号，作为输入信号。
10.一种对根据权利要求6-9中任一项所述的栅极驱动电路进行驱动的方法，其中，一个时钟周期被等分为2k个时段，所述方法包括：
向第一级移位寄存器提供输入信号；以及
依次提供所述2k个时钟信号，所述2k个时钟信号中的第一时钟信号在第一个周期的第一沿滞后所述输入信号的第一沿1个时段，并且所述2k个时钟信号中的每个时钟信号的第一沿领先下一时钟信号的第一沿1个时段。
11.一种显示装置，包括根据权利要求6-9中的任一项所述的栅极驱动电路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190709 |
|
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