CN111540319A - 一种面板驱动电路、控制方法及面板 - Google Patents
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Abstract
本发明涉及面板技术领域，特别涉及一种面板驱动电路、控制方法及面板，包括第一GIP电路、第二GIP电路和第三GIP电路，第二GIP电路的结构与第三GIP电路的结构相同，第一GIP电路分别与第二GIP电路和第三GIP电路电连接，第二GIP电路与第三GIP电路电连接，第一GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T12、晶体管ST1、电容C1和电容C2，第二GIP电路包括晶体管T9、晶体管T10、晶体管ST2和电容C3，能够实现多级输出信号，不仅减少了晶体管的数量，而且电容的数量也相对减少，从而实现面板的窄边框。
Description
技术领域
本发明涉及面板技术领域，特别涉及一种面板驱动电路、控制方法及面板。
背景技术
GIP技术(Gate Driver In Panel)：阵列栅极驱动技术，广泛应用在液晶显示面板(LCD)以及AMOLED显示面板；GIP技术就是将水平扫描线的驱动电路制作在显示区(ActiveArea)周围的基板上，使之能替代外接集成电路板(Integrated Circuit，IC)来完成水平扫描线的驱动。
为了使面板显示屏美观，窄边框设计目前已经成为显示屏领域的趋势，并朝着无边框显示屏发展；传统的7T2C(指的是7个晶体管和2个电容)GIP电路架构是单级G_out输出，输出4级GIP信号，则需要28个TFT(薄膜晶体管)，因此GIP电路区域占用面积较大，导致边框较大，影响显示区域；而且随着边框越小，封框胶和液晶显示面板内LCD有效显示区域(Active Area)的距离就越近，越容易对有效显示区域内的元件造成污染，产生一些周边亮度不均(Mura)等问题难以实现显示面板超窄边框的需求。
发明内容
本发明所要解决的技术问题是：提供一种能够实现超窄边框的面板驱动电路、控制方法及面板。
为了解决上述技术问题，本发明采用的第一种技术方案为：
一种面板驱动电路，包括第一GIP电路、第二GIP电路和第三GIP电路，所述第二GIP电路的结构与第三GIP电路的结构相同，所述第一GIP电路分别与第二GIP电路和第三GIP电路电连接，所述第二GIP电路与第三GIP电路电连接，所述第一GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T12、晶体管ST1、电容C1和电容C2，所述第二GIP电路包括晶体管T9、晶体管T10、晶体管ST2和电容C3；
所述晶体管T1的栅极分别与晶体管T1的漏极和第一扫描信号线电连接，所述晶体管T1的源极分别与晶体管T7的漏极、晶体管T3的栅极、晶体管T5的漏极、电容C1的一端、晶体管T4的栅极、晶体管ST2的源极和晶体管ST1的源极电连接，所述晶体管T7的栅极与扫描信号线Gn+4电连接，所述晶体管T4的漏极与时钟信号CLK1电连接，所述晶体管T7的源极分别与晶体管T3的源极、晶体管T5的源极、晶体管T6的源极、晶体管T10的源极和晶体管T8的源极电连接，所述晶体管T3的漏极分别与晶体管T2的源极、晶体管T5的栅极、晶体管T6的栅极、晶体管T10的栅极和晶体管T8的栅极电连接，所述晶体管T2的栅极分别与晶体管T2的漏极晶体管ST1的栅极、晶体管ST2的栅极和时钟信号CLK5电连接，所述电容C1的另一端分别与晶体管T6的漏极、晶体管T4的源极和扫描信号线Gn电连接，所述晶体管ST1的漏极分别与电容C2的一端和晶体管T12的栅极电连接，所述电容C2的另一端分别与晶体管T12的源极、晶体管T8的漏极和扫描信号线Gn+1电连接，所述晶体管T12的漏极与时钟信号CLK2电连接，所述晶体管ST2的漏极分别与电容C3的一端和晶体管T9的栅极电连接，所述电容C3的另一端分别与晶体管T9的源极、晶体管T10的漏极和扫描信号线Gn+2电连接，所述晶体管T9的漏极与时钟信号CLK3电连接，所述扫描信号线Gn、扫描信号线Gn+1、扫描信号线Gn+2和扫描信号线Gn+4中的参数n均为大于或者等于1的正整数。
本发明采用的第二种技术方案为：
一种面板驱动电路的控制方法，包括以下步骤：
步骤S1、在第一时间段，控制晶体管T1的栅极和晶体管ST1的栅极均输入高电平，控制晶体管T4的漏极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；
步骤S2、在第二时间段，控制晶体管T4的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；
步骤S3、在第三时间段，控制晶体管T12的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T9的漏极均输入低电平；
步骤S4、在第四时间段，控制晶体管T9的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T12的漏极均输入低电平；
步骤S5、在第五时间段，控制晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；
步骤S6、在第六时间段，控制晶体管T7的栅极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T9的漏极均输入低电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段和第六时间段为依次连续的时间段。
本发明采用的第三种技术方案为：
一种面板，包括显示区和非显示区，所述非显示区分布在显示区两侧，所述非显示区包括上述的面板驱动电路。
本发明的有益效果在于：
本方案设计的面板驱动电路是一种能够实现多级输出的驱动电路，一个驱动电路就能够实现多级输出信号，不仅减少了晶体管的数量，而且电容的数量也相对减少，通过减少全级输出信号所需要的晶体管数量及电容数量来减小驱动电路面积，从而实现面板的窄边框需求，使显示器外观更加美观，以及增大面板显示区的面积，使显示效果更佳；本方案设计的面板驱动电路相较于现有技术中输出4级信号的驱动电路，能够减少12个晶体管和4个电容。
附图说明
图1为根据本发明的一种面板驱动电路的电路结构图；
图2为根据本发明的一种面板驱动电路的波形图；
图3为根据本发明的一种面板驱动电路的阶段I的电路结构图；
图4为根据本发明的一种面板驱动电路的阶段II至阶段V的电路结构图；
图5为根据本发明的一种面板驱动电路的阶段VI的电路结构图；
图6为根据本发明的一种面板驱动电路的控制方法的步骤流程图；
图7为根据本发明的一种面板的结构示意图；
标号说明：
1、显示区；2、非显示区。
具体实施方式
为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。
请参照图1，本发明提供的一种技术方案：
一种面板驱动电路，包括第一GIP电路、第二GIP电路和第三GIP电路，所述第二GIP电路的结构与第三GIP电路的结构相同，所述第一GIP电路分别与第二GIP电路和第三GIP电路电连接，所述第二GIP电路与第三GIP电路电连接，所述第一GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T12、晶体管ST1、电容C1和电容C2，所述第二GIP电路包括晶体管T9、晶体管T10、晶体管ST2和电容C3；
所述晶体管T1的栅极分别与晶体管T1的漏极和第一扫描信号线电连接，所述晶体管T1的源极分别与晶体管T7的漏极、晶体管T3的栅极、晶体管T5的漏极、电容C1的一端、晶体管T4的栅极、晶体管ST2的源极和晶体管ST1的源极电连接，所述晶体管T7的栅极与扫描信号线Gn+4电连接，所述晶体管T4的漏极与时钟信号CLK1电连接，所述晶体管T7的源极分别与晶体管T3的源极、晶体管T5的源极、晶体管T6的源极、晶体管T10的源极和晶体管T8的源极电连接，所述晶体管T3的漏极分别与晶体管T2的源极、晶体管T5的栅极、晶体管T6的栅极、晶体管T10的栅极和晶体管T8的栅极电连接，所述晶体管T2的栅极分别与晶体管T2的漏极晶体管ST1的栅极、晶体管ST2的栅极和时钟信号CLK5电连接，所述电容C1的另一端分别与晶体管T6的漏极、晶体管T4的源极和扫描信号线Gn电连接，所述晶体管ST1的漏极分别与电容C2的一端和晶体管T12的栅极电连接，所述电容C2的另一端分别与晶体管T12的源极、晶体管T8的漏极和扫描信号线Gn+1电连接，所述晶体管T12的漏极与时钟信号CLK2电连接，所述晶体管ST2的漏极分别与电容C3的一端和晶体管T9的栅极电连接，所述电容C3的另一端分别与晶体管T9的源极、晶体管T10的漏极和扫描信号线Gn+2电连接，所述晶体管T9的漏极与时钟信号CLK3电连接，所述扫描信号线Gn、扫描信号线Gn+1、扫描信号线Gn+2和扫描信号线Gn+4中的参数n均为大于或者等于1的正整数。
从上述描述可知，本发明的有益效果在于：
本方案设计的面板驱动电路是一种能够实现多级输出的驱动电路，一个驱动电路就能够实现多级输出信号，不仅减少了晶体管的数量，而且电容的数量也相对减少，通过减少全级输出信号所需要的晶体管数量及电容数量来减小驱动电路面积，从而实现面板的窄边框需求，使显示器外观更加美观，以及增大面板显示区的面积，使显示效果更佳；本方案设计的面板驱动电路相较于现有技术中输出4级信号的驱动电路，能够减少12个晶体管和4个电容。
进一步的，所述电容C1、电容C2和电容C3的电容量均相同。
由上述描述可知，电容C1、电容C2和电容C3的电容量均相同，能够使得电容C1的一端与晶体管T4的栅极相连接处的电位、电容C2的一端与晶体管T12的栅极相连接处的电位和电容C3的一端与晶体管T9的栅极相连接处的电位相同或接近，从而保证输出信号不受干扰，输出稳定。
进一步的，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10和晶体管T12均为薄膜晶体管。
请参照图6，本发明提供的第二种技术方案：
一种面板驱动电路的控制方法，包括以下步骤：
步骤S1、在第一时间段，控制晶体管T1的栅极和晶体管ST1的栅极均输入高电平，控制晶体管T4的漏极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；
步骤S2、在第二时间段，控制晶体管T4的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；
步骤S3、在第三时间段，控制晶体管T12的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T9的漏极均输入低电平；
步骤S4、在第四时间段，控制晶体管T9的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T12的漏极均输入低电平；
步骤S5、在第五时间段，控制晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；
步骤S6、在第六时间段，控制晶体管T7的栅极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T9的漏极均输入低电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段和第六时间段为依次连续的时间段。
请参照图7，本发明提供的第三种技术方案：
一种面板，包括显示区和非显示区，所述非显示区分布在显示区两侧，所述非显示区包括上述的面板驱动电路。
从上述描述可知，本发明的有益效果在于：
本方案设计的面板驱动电路是一种能够实现多级输出的驱动电路，一个驱动电路就能够实现多级输出信号，不仅减少了晶体管的数量，而且电容的数量也相对减少，通过减少全级输出信号所需要的晶体管数量及电容数量来减小驱动电路面积，本方案的面板的非显示区包括面板驱动电路，从而实现面板的窄边框需求，使显示器外观更加美观，以及增大面板显示区的面积，使显示效果更佳；本方案设计的面板驱动电路相较于现有技术中输出4级信号的驱动电路，能够减少12个晶体管和4个电容。
请参照图1，本发明的实施例一为：
一种面板驱动电路，包括第一GIP电路、第二GIP电路和第三GIP电路，所述第二GIP电路的结构与第三GIP电路的结构相同，所述第一GIP电路分别与第二GIP电路和第三GIP电路电连接，所述第二GIP电路与第三GIP电路电连接，所述第一GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T12、晶体管ST1、电容C1和电容C2，所述第二GIP电路包括晶体管T9、晶体管T10、晶体管ST2和电容C3；
所述晶体管T1的栅极分别与晶体管T1的漏极和第一扫描信号线电连接，所述晶体管T1的源极分别与晶体管T7的漏极、晶体管T3的栅极、晶体管T5的漏极、电容C1的一端、晶体管T4的栅极、晶体管ST2的源极和晶体管ST1的源极电连接，所述晶体管T7的栅极与扫描信号线Gn+4电连接，所述晶体管T4的漏极与时钟信号CLK1电连接，所述晶体管T7的源极分别与晶体管T3的源极、晶体管T5的源极、晶体管T6的源极、晶体管T10的源极和晶体管T8的源极电连接，所述晶体管T3的漏极分别与晶体管T2的源极、晶体管T5的栅极、晶体管T6的栅极、晶体管T10的栅极和晶体管T8的栅极电连接，所述晶体管T2的栅极分别与晶体管T2的漏极晶体管ST1的栅极、晶体管ST2的栅极和时钟信号CLK5电连接，所述电容C1的另一端分别与晶体管T6的漏极、晶体管T4的源极和扫描信号线Gn电连接，所述晶体管ST1的漏极分别与电容C2的一端和晶体管T12的栅极电连接，所述电容C2的另一端分别与晶体管T12的源极、晶体管T8的漏极和扫描信号线Gn+1电连接，所述晶体管T12的漏极与时钟信号CLK2电连接，所述晶体管ST2的漏极分别与电容C3的一端和晶体管T9的栅极电连接，所述电容C3的另一端分别与晶体管T9的源极、晶体管T10的漏极和扫描信号线Gn+2电连接，所述晶体管T9的漏极与时钟信号CLK3电连接，所述扫描信号线Gn、扫描信号线Gn+1、扫描信号线Gn+2和扫描信号线Gn+4中的参数n均为大于或者等于1的正整数。
所述第三GIP电路包括晶体管T11、晶体管T13、晶体管ST3和电容C4，所述晶体管T11的栅极分别与电容C4的一端和晶体管ST3的漏极电连接，所述晶体管T11的漏极与时钟信号CLK4电连接，所述晶体管ST3的栅极与晶体管ST2的栅极电连接，所述晶体管ST3的源极与晶体管ST2的源极电连接，所述晶体管T11的源极分别与电容C4的另一端和晶体管T13的漏极电连接，所述晶体管T13的栅极与晶体管T10的栅极电连接，所述晶体管T13的源极与晶体管T10的源极电连接。
所述电容C1、电容C2和电容C3的电容量均相同。
所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10和晶体管T12均为薄膜晶体管。
所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管ST1、晶体管ST2和晶体管ST3的尺寸可以为：
T1(W/L)＝100um/8um；
T2(W/L)＝20um/8um；
T3(W/L)＝20um/8um；
T4(W/L)＝900um/8um；
T5(W/L)＝20um/8um；
T6(W/L)＝50um/8um；
T7(W/L)＝100um/8um；
T8(W/L)＝50um/8um；
T9(W/L)＝900um/8um；
T10(W/L)＝50um/8um；
T11(W/L)＝900um/8um；
T12(W/L)＝900um/8um；
T13(W/L)＝50um/8um；
ST1(W/L)＝50um/8um；
ST2(W/L)＝50um/8um；
ST3(W/L)＝50um/8um；
晶体管(即TFT)的宽度和长度会影响到晶体管的电性差异，所以在电路设计时晶体管的宽度和长度尺寸设计将影响电路操作，上述中W的全称是Width，表示的是晶体管沟道的宽度，而L的全称是Length，表示的是晶体管沟道的长度，因此，W/L表示的是晶体管的宽度和长度的尺寸大小；
上述给出的关于晶体管的尺寸只是其中的一种，在实际应用可根据需求选择合适的尺寸。
请参照图6，本发明的实施例二为：
请参照图6，一种面板驱动电路的控制方法，包括以下步骤：
步骤S1、在第一时间段，控制晶体管T1的栅极和晶体管ST1的栅极均输入高电平，控制晶体管T4的漏极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；
步骤S2、在第二时间段，控制晶体管T4的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；
步骤S3、在第三时间段，控制晶体管T12的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T9的漏极均输入低电平；
步骤S4、在第四时间段，控制晶体管T9的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T12的漏极均输入低电平；
步骤S5、在第五时间段，控制晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；
步骤S6、在第六时间段，控制晶体管T7的栅极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T9的漏极均输入低电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段和第六时间段为依次连续的时间段。
请参照图7，本发明的实施例三为：
一种面板，包括显示区1和非显示区2，所述非显示区2分布在显示区1两侧，所述非显示区2包括面板驱动电路。
本方案设计的面板具有用于上拉和下拉节点的节点共享结构，所有下拉TFT(晶体管T5、晶体管T6、晶体管T8、晶体管T10和晶体管T13)连接到一个P节点，所有上拉节点(Q1、Q2、Q3、Q4和Q5)通过3个分离TFT(晶体管ST1、晶体管ST2和晶体管ST3)来使Q1、Q2、Q3、Q4和Q5相互独立，其中分离TFT与其他TFT并无差异，在此只是用于称呼区分，这3个分离TFT的栅极通过时钟信号CLK5(时钟信号名称，无实意)来控制，并采用并联方式，减小驱动电路的横向长度，这些分离TFT起到隔离输出节点的作用，保证输出信号不受干扰，稳定输出；现有驱动电路输出Gn、Gn+1、Gn+2和Gn+3这4级输出信号(1级输出需要7个TFT和2个电容)，则4级总共需要28个TFT，而本方案设计的面板架构仅需要16个TFT，比现有驱动电路TFT数量上少12个；现有驱动电路输出4级信号需要28个TFT和8个电容，则总区域面积S1＝L1*L2的长度，而本方案设计的面板架构的驱动电路输出4级信号需要16个TFT和4个电容，则总区域面积S2＝L3*L4中，从数量上对比，可知S1大于S2，则电路layout中增大L4，即可减小L3，既达到缩小border的目的；其中需补充说明两点：由于需要保证Q1、Q2、Q3、Q4和Q5的电位相同或者接近，则4个电容的电容量(电容量的计算公式为：C＝E0*Er*d/A，电容量是由两金属间所夹介电层所构成，介电层的材料、厚度和两金属的重叠区域皆会影响电容量；E0为对於真空介质时介电系数，Er为材料相对介电常数，d为两金属间的距离，A为两金属所重叠的面积大小)需相同，其次电容C1、电容C2、电容C3和电容C4的大小应能满足阶段III-阶段V，Q1能一直被hold住高电平。
本方案的具体实施例为：
请参照图2和图3，阶段I：在第一时间段(即t1-t2)信号扫描线Gn-1输入高电平(即晶体管T1的栅极输入高电平)，晶体管T1导通，由于晶体管T1采用二极管接法，所以晶体管T1的源极电压等于信号扫描线Gn-1的电压VGH压，此时电容C1开始充电；时钟信号CLK5为高电平(电压值记为CLK5_VGH)，控制晶体管ST1、晶体管ST2和晶体管ST3打开(即晶体管ST1、晶体管ST2和晶体管ST3导通)，Q1、Q2、Q3、Q4和Q5处的电压相等，当晶体管T1至晶体管T12的栅极与漏极电压差等于晶体管的阈值电压Vth时，晶体管T1至晶体管T12均处于截止状态，即当Q1、Q2、Q3、Q4和Q5处的电压均为(CLK5_VGH-Vth)时，晶体管T1至晶体管T12均处于截止状态；
又因为此时Q1、Q2、Q3、Q4和Q5处均为高电平，因此晶体管T4、晶体管T7、晶体管T9和晶体管T11导通；由于时钟信号CLK1、时钟信号CLK2、时钟信号CLK3和时钟信号CLK4均为低电平(可记为CLK_VGL)，因此，扫描信号线Gn、Gn+1、Gn+2和Gn+3输出低电平；时钟信号CLK5为高电平，晶体管T2导通，又因为Q1此阶段为高电平，晶体管T3导通。由于此阶段需要下拉TFT(晶体管T5、晶体管T6、晶体管T8、晶体管T10和晶体管T13)的栅极电压为低电平，即下拉TFT处于截止，晶体管T3的TFT size(W/L)需要大于晶体管T2，保证栅极电压写入电压VGL(阶段II-阶段V均为此情况，故后面不在叙述)；
具体各电压如下：
VQ1＝VQ2＝VQ3＝VQ4＝VQ5＝CLK5_VGH-Vth；
VP＝VGL；
VGn＝VGn+1＝VGn+2＝VGn+3＝CLK_VGL。
请参照图2和图4，阶段II：在第二时间段(即t2-t3)信号扫描线Gn-1和扫描信号线Gn+4输入低电平(即晶体管T1的栅极和晶体管T7的栅极均输入低电平)，晶体管T1和晶体管T7均截止，此阶段Q1处的电压为高电平，晶体管T3和晶体管T4导通，时钟信号CLK1写入高电平(可记为CLK1_VGH)，即Gn输出CLK1_VGH，P点写入VGL；由于电容C1的耦合作用，Q1处的电压随着增加，△V＝CLK1_VGH-CLK_VGL(CLK_VGL为时钟信号CLK2、时钟信号CLK3和时钟信号CLK4输入的电压，即VQ1＝CLK5_VGH-Vth+CLK1_VGH-CLK_VGL，阶段I结束后，晶体管ST1、晶体管ST2和晶体管ST3截止，故阶段II也处于截止；Q2、Q3和Q4受电容C1 hold作用保持不变阶段I电压，故晶体管T7、晶体管T9和晶体管T11导通，由于时钟信号CLK2、时钟信号CLK3和时钟信号CLK4输入低电平CLK_VGL，故Gn、Gn+1、Gn+2和Gn+3输出电压CLK_VGL；
具体各电压如下：
VQ1＝CLK5_VGH-Vth+CLK1_VGH-CLK_VGL；
VQ2＝VQ3＝VQ4＝VQ5＝CLK5_VGH-Vth；
VP＝VGL；
VGn＝VGn+1＝VGn+2＝VGn+3＝CLK_VGL。
请参照图2和图4，阶段III：在第三时间段(即t3-t4)信号扫描线Gn-1和扫描信号线Gn+4输入低电平(即晶体管T1的栅极和晶体管T7的栅极均输入低电平)，晶体管T1和晶体管T7均截止，此阶段Q1处的电压为高电平，晶体管T3和晶体管T4导通，时钟信号CLK1写入高电平(可记为CLK1_VGH)，即Gn输出CLK1_VGH，P点写入VGL；由于电容C1的耦合作用，Q1和Q5处的电压随着降低，△V＝CLK_VGL-CLK_VGH(CLK_VGL为时钟信号CLK2、时钟信号CLK3和时钟信号CLK4输入的电压，即VQ1＝CLK5_VGH-Vth+CLK_VGL-CLK_VGH，阶段II结束后，晶体管ST1、晶体管ST2和晶体管ST3截止，故阶段III也处于截止；Q2、Q3和Q4受电容C2、电容C3和电容Q4 hold作用保持不变阶段I电压，故晶体管T7、晶体管T9和晶体管T11均导通，由于时钟信号CLK2此时输入高电平CLK_VGH，故Gn+1输出电压CLK_VGH；点Q2处的电压会受电容C2的耦合作用拉升，故VQ2＝CLK5_VGH-Vth+CLK_VGL-CLK_VGH，时钟信号CLK3和时钟信号CLK4输入低电平CLK_VGL，故Gn+2和Gn+3输出CLK_VGL；
具体各电压如下：
VQ1＝VQ2＝CLK5_VGH-Vth+CLK_VGL-CLK_VGH；
VQ3＝VQ4＝CLK5_VGH-Vth；
VP＝VGL；
VGn＝CLK_VGH；
VGn+1＝VGn+2＝VGn+3＝CLK_VGL。
请参照图2和图4，阶段IV：在第四时间段(即t4-t5)信号扫描线Gn-1和扫描信号线Gn+4输入低电平(即晶体管T1的栅极和晶体管T7的栅极均输入低电平)，晶体管T1和晶体管T7均截止；由于电容C1、电容C2、电容C3和电容C4的hold作用，Q1、Q2、Q3、Q4和Q5处的电压维持阶段III电压，晶体管T4、晶体管T7、晶体管T9和晶体管T11均导通，时钟信号CLK1、时钟信号CLK2和时钟信号CLK4均写入低电压(记为CLK_VGL)，则Gn、Gn+1、和Gn+3均输出CLK_VGL；时钟信号CLK3输入高电压(记为CLK_VGH)，则Gn+2写入CLK_VGH，由于电容C2耦合作用，Q2的电压拉升，△V＝CLK_VGH-CLK_VGL；Q1处电压为高电平，晶体管T3导通，P点写入低电平VGL；阶段III结束后，晶体管ST1、晶体管ST2和晶体管ST3截止，故阶段IV也处于截止；
具体各电压如下：
VQ1＝VQ2＝VQ3＝VQ4＝CLK5_VGH-Vth；
VP＝VGL；
VGn＝VGn+1＝VGn+2＝CLK_VGH；
VGn+3＝CLK_VGL。
请参照图2和图4，阶段V：在第五时间段(即t5-t6)信号扫描线Gn-1和扫描信号线Gn+4输入低电平(即晶体管T1的栅极和晶体管T7的栅极均输入低电平)，晶体管T1和晶体管T7均截止；由于电容C1、电容C2、电容C3和电容C4的hold作用，Q1、Q2、Q3、Q4和Q5处的电压维持阶段IV电压，晶体管T4、晶体管T7、晶体管T9和晶体管T11均导通，时钟信号CLK1、时钟信号CLK2和时钟信号CLK3均写入低电压(记为CLK_VGL)，则Gn、Gn+1、和Gn+2均输出CLK_VGL；时钟信号CLK4输入高电压(记为CLK_VGH)，由于电容C4耦合作用，Q4处的电压被拉升，△V＝CLK_VGH-CLK_VGL；由于Q1处的电压为高电平，晶体管T3导通，P点写入低电平VGL；阶段IV结束后，晶体管ST1、晶体管ST2和晶体管ST3截止，故阶段IV也处于截止；
具体各电压如下：
VQ1＝VQ2＝VQ3＝CLK5_VGH-Vth；
VQ4＝CLK5_VGH-Vth+CLK_VGH-CLK_VGL；
VP＝VGL；
VGn＝VGn+1＝VGn+2＝CLK_VGL；
VGn+3＝CLK_VGH。
请参照图2和图5，阶段VI：在第六时间段(即t6-t7)信号扫描线Gn-1继续保持低电平(即晶体管T1的栅极输入低电平)，扫描信号线Gn+4输入高电平(晶体管T7的栅极均输入高电平)，晶体管T1截止，晶体管T7导通；Q1处的电压被拉至VGL电压，因此晶体管T3和晶体管T4均截止；此时时钟信号CLK5保持高电平输入，晶体管T2导通，P点电压写入高电平(记为CLK5_VGH)，故下拉TFT(晶体管T5、晶体管T6、晶体管T8、晶体管T10和晶体管T13)均导通，故Gn、Gn+1、Gn+2和Gn+3的电压被拉至VGL电压，由于电容C1、电容C2、电容C3和电容C4的hold作用，Q1、Q2、Q3、Q4和Q5处的电压均被拉至低电压，此时分离TFT(晶体管ST1、晶体管ST2和晶体管ST3)的栅极与漏极的电压差大于阈值电压Vth，故晶体管ST1、晶体管ST2和晶体管ST3导通，Q1、Q2、Q3、Q4和Q5处的电压均相等；晶体管T5导通，Q1处的电压拉至VGL；
具体各电压如下：
VQ1＝VQ2＝VQ3＝VQ4＝VGL；
VGn＝VGn+1＝VGn+2＝VGn+3＝CLK_VGL；
VP＝CLK5_VGH。
综上所述，本发明提供的一种面板驱动电路、控制方法及面板，本方案设计的面板驱动电路是一种能够实现多级输出的驱动电路，一个驱动电路就能够实现多级输出信号，不仅减少了晶体管的数量，而且电容的数量也相对减少，通过减少全级输出信号所需要的晶体管数量及电容数量来减小驱动电路面积，从而实现面板的窄边框需求，使显示器外观更加美观，以及增大面板显示区的面积，使显示效果更佳；本方案设计的面板驱动电路相较于现有技术中输出4级信号的驱动电路，能够减少12个晶体管和4个电容。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (5)
1.一种面板驱动电路，其特征在于，包括第一GIP电路、第二GIP电路和第三GIP电路，所述第二GIP电路的结构与第三GIP电路的结构相同，所述第一GIP电路分别与第二GIP电路和第三GIP电路电连接，所述第二GIP电路与第三GIP电路电连接，所述第一GIP电路包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T12、晶体管ST1、电容C1和电容C2，所述第二GIP电路包括晶体管T9、晶体管T10、晶体管ST2和电容C3；
所述晶体管T1的栅极分别与晶体管T1的漏极和第一扫描信号线电连接，所述晶体管T1的源极分别与晶体管T7的漏极、晶体管T3的栅极、晶体管T5的漏极、电容C1的一端、晶体管T4的栅极、晶体管ST2的源极和晶体管ST1的源极电连接，所述晶体管T7的栅极与扫描信号线Gn+4电连接，所述晶体管T4的漏极与时钟信号CLK1电连接，所述晶体管T7的源极分别与晶体管T3的源极、晶体管T5的源极、晶体管T6的源极、晶体管T10的源极和晶体管T8的源极电连接，所述晶体管T3的漏极分别与晶体管T2的源极、晶体管T5的栅极、晶体管T6的栅极、晶体管T10的栅极和晶体管T8的栅极电连接，所述晶体管T2的栅极分别与晶体管T2的漏极晶体管ST1的栅极、晶体管ST2的栅极和时钟信号CLK5电连接，所述电容C1的另一端分别与晶体管T6的漏极、晶体管T4的源极和扫描信号线Gn电连接，所述晶体管ST1的漏极分别与电容C2的一端和晶体管T12的栅极电连接，所述电容C2的另一端分别与晶体管T12的源极、晶体管T8的漏极和扫描信号线Gn+1电连接，所述晶体管T12的漏极与时钟信号CLK2电连接，所述晶体管ST2的漏极分别与电容C3的一端和晶体管T9的栅极电连接，所述电容C3的另一端分别与晶体管T9的源极、晶体管T10的漏极和扫描信号线Gn+2电连接，所述晶体管T9的漏极与时钟信号CLK3电连接，所述扫描信号线Gn、扫描信号线Gn+1、扫描信号线Gn+2和扫描信号线Gn+4中的参数n均为大于或者等于1的正整数。
2.根据权利要求1所述的面板驱动电路，其特征在于，所述电容C1、电容C2和电容C3的电容量均相同。
3.根据权利要求1所述的面板驱动电路，其特征在于，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10和晶体管T12均为薄膜晶体管。
4.一种权利要求1-3任意一项所述的面板驱动电路的控制方法，其特征在于，包括以下步骤：
步骤S1、在第一时间段，控制晶体管T1的栅极和晶体管ST1的栅极均输入高电平，控制晶体管T4的漏极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；
步骤S2、在第二时间段，控制晶体管T4的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；
步骤S3、在第三时间段，控制晶体管T12的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T9的漏极均输入低电平；
步骤S4、在第四时间段，控制晶体管T9的漏极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T12的漏极均输入低电平；
步骤S5、在第五时间段，控制晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极、晶体管T9的漏极和晶体管T12的漏极均输入低电平；
步骤S6、在第六时间段，控制晶体管T7的栅极和晶体管ST1的栅极均输入高电平，控制晶体管T1的栅极、晶体管T4的漏极、晶体管T7的栅极和晶体管T9的漏极均输入低电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段和第六时间段为依次连续的时间段。
5.一种面板，其特征在于，包括显示区和非显示区，所述非显示区分布在显示区两侧，所述非显示区包括权利要求1-3任意一项所述的面板驱动电路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |