JP6775691B2 - Ｇｏａ駆動回路及び液晶表示装置 - Google Patents
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Description
本発明は、液晶表示の分野に関し、特にＧＯＡ駆動回路及び液晶表示装置に関する。
Ｇａｔｅ Ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙは、ＧＯＡと略称され、従来の薄膜トランジスタ液晶ディスプレイのアレイ作製プロセスを利用してゲート行走査駆動信号回路をアレイ基板上に作製することにより、画素構造を順次走査する駆動方式を実現する技術である。
従来技術において、ＧＯＡ回路の薄膜トランジスタは、常にインジウムガリウム亜鉛酸化物を用いるが、インジウムガリウム亜鉛酸化物のオン電圧Ｖｔｈにドリフトが発生しやすく、該プルアップ制御モジュールの薄膜トランジスタは、オン電圧Ｖｔｈのドリフトにより該ゲート信号点Ｑの漏電を引き起こしやすく、ＧＯＡユニットの機能に影響を与える。
したがって、従来技術に欠陥が存在し、その改善が求められている。
本発明は、改善されたＧＯＡ駆動回路及び液晶表示装置を提供することを目的とする。
上記問題を解決するために、本発明に係る技術的解決手段は、以下のとおりである。
本発明のＧＯＡ駆動回路は、複数のカスケード接続されたＧＯＡユニットを含み、第Ｎ段ＧＯＡユニットが表示領域の第Ｎ段水平走査線Ｇｎにゲート駆動信号を出力し、該第Ｎ段ＧＯＡユニットはプルアップモジュール、プルアップ制御モジュール、プルダウン維持モジュール、ダウンロードモジュール及びブートストラップコンデンサモジュールを含み、前記プルアップモジュール、プルダウン維持モジュール及びブートストラップコンデンサモジュールがいずれも、それぞれ第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎに電気的に接続され、前記プルアップ制御モジュール及びダウンロードモジュールが第Ｎ段ゲート信号点Ｑｎに接続され、
前記プルアップ制御モジュールは、第１の薄膜トランジスタ、第２の薄膜トランジスタ及び第３の薄膜トランジスタを含み、前記第１の薄膜トランジスタのソース及び第２の薄膜トランジスタのドレインがいずれも第３の薄膜トランジスタのドレインに接続され、前記第２の薄膜トランジスタのソース及び第３の薄膜トランジスタのゲートがいずれも第Ｎ段ゲート信号点Ｑｎに接続され、前記第３の薄膜トランジスタのソースがプルダウン維持モジュールに接続され、前記第１の薄膜トランジスタ及び第２の薄膜トランジスタのゲートが接続されると共に、第１の高周波クロック信号が入力され、
前記プルダウン維持モジュールは、基準低電圧源に接続され、第Ｎ段水平走査線Ｇｎが非動作時間内にある場合、前記プルダウン維持モジュールは第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎを基準低電圧源と導通させることにより、第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎの電位をローレベルにプルダウンし、第３の薄膜トランジスタのソースを前記基準低電圧源と導通させることにより、第３の薄膜トランジスタのソースをローレベルにプルダウンする。
前記プルアップ制御モジュールは、第１の薄膜トランジスタ、第２の薄膜トランジスタ及び第３の薄膜トランジスタを含み、前記第１の薄膜トランジスタのソース及び第２の薄膜トランジスタのドレインがいずれも第３の薄膜トランジスタのドレインに接続され、前記第２の薄膜トランジスタのソース及び第３の薄膜トランジスタのゲートがいずれも第Ｎ段ゲート信号点Ｑｎに接続され、前記第３の薄膜トランジスタのソースがプルダウン維持モジュールに接続され、前記第１の薄膜トランジスタ及び第２の薄膜トランジスタのゲートが接続されると共に、第１の高周波クロック信号が入力され、
前記プルダウン維持モジュールは、基準低電圧源に接続され、第Ｎ段水平走査線Ｇｎが非動作時間内にある場合、前記プルダウン維持モジュールは第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎを基準低電圧源と導通させることにより、第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎの電位をローレベルにプルダウンし、第３の薄膜トランジスタのソースを前記基準低電圧源と導通させることにより、第３の薄膜トランジスタのソースをローレベルにプルダウンする。
好ましくは、前記プルダウン維持モジュールは、２つのプルダウン維持ユニットを含み、各前記プルダウン維持ユニットは、いずれも第４の薄膜トランジスタ、第６の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ、第９の薄膜トランジスタ及び第１０の薄膜トランジスタを含み、
前記第７の薄膜トランジスタのドレイン及びゲートがいずれも第８の薄膜トランジスタのドレインに接続されると共に、低周波クロック信号が入力され、前記第７の薄膜トランジスタのソース、第８の薄膜トランジスタのゲート及び第１０の薄膜トランジスタのドレインが第１のノードに接続され、前記第８の薄膜トランジスタのソース、第９の薄膜トランジスタのドレイン、第４の薄膜トランジスタのゲート及び第６の薄膜トランジスタのゲートが第２のノードに接続され、前記第４の薄膜トランジスタ、第６の薄膜トランジスタ及び第１０の薄膜トランジスタのソースが接続されると共に、基準低電圧源から入力される第１の低電圧が入力され、前記第９の薄膜トランジスタのソースには、基準低電圧源から入力される第２の低電圧が入力され、前記第４の薄膜トランジスタのドレイン、第９の薄膜トランジスタのゲート及び第１０の薄膜トランジスタのゲートがいずれも第Ｎ段ゲート信号点Ｑｎに接続され、前記第６の薄膜トランジスタのドレインがそれぞれ第３の薄膜トランジスタのソース及び第Ｎ段水平走査線Ｇｎに接続され、該２つのプルダウン維持ユニットにそれぞれ入力された低周波クロック信号の位相が逆になる。
前記第７の薄膜トランジスタのドレイン及びゲートがいずれも第８の薄膜トランジスタのドレインに接続されると共に、低周波クロック信号が入力され、前記第７の薄膜トランジスタのソース、第８の薄膜トランジスタのゲート及び第１０の薄膜トランジスタのドレインが第１のノードに接続され、前記第８の薄膜トランジスタのソース、第９の薄膜トランジスタのドレイン、第４の薄膜トランジスタのゲート及び第６の薄膜トランジスタのゲートが第２のノードに接続され、前記第４の薄膜トランジスタ、第６の薄膜トランジスタ及び第１０の薄膜トランジスタのソースが接続されると共に、基準低電圧源から入力される第１の低電圧が入力され、前記第９の薄膜トランジスタのソースには、基準低電圧源から入力される第２の低電圧が入力され、前記第４の薄膜トランジスタのドレイン、第９の薄膜トランジスタのゲート及び第１０の薄膜トランジスタのゲートがいずれも第Ｎ段ゲート信号点Ｑｎに接続され、前記第６の薄膜トランジスタのドレインがそれぞれ第３の薄膜トランジスタのソース及び第Ｎ段水平走査線Ｇｎに接続され、該２つのプルダウン維持ユニットにそれぞれ入力された低周波クロック信号の位相が逆になる。
好ましくは、該２つのプルダウン維持ユニットの低周波クロック信号ＬＣは、それぞれ異なる共通金属線を介して入力される。
好ましくは、前記ダウンロードモジュールは、第１１の薄膜トランジスタを含み、前記第１１の薄膜トランジスタのドレインに第２の高周波クロック信号が入力され、前記第１１の薄膜トランジスタのゲートが第Ｎ段ゲート信号点Ｑｎに接続され、前記第１１の薄膜トランジスタのソースが第Ｎ段ダウンロード信号ＳＴｎを出力し、
前記プルダウン維持ユニットは、さらに第５の薄膜トランジスタを含み、前記第５の薄膜トランジスタのゲートが前記第２のノードに接続され、前記第５の薄膜トランジスタのドレインが前記第１１の薄膜トランジスタのソースに接続され、前記第５の薄膜トランジスタのソースに前記第１の低電圧が入力される。
前記プルダウン維持ユニットは、さらに第５の薄膜トランジスタを含み、前記第５の薄膜トランジスタのゲートが前記第２のノードに接続され、前記第５の薄膜トランジスタのドレインが前記第１１の薄膜トランジスタのソースに接続され、前記第５の薄膜トランジスタのソースに前記第１の低電圧が入力される。
好ましくは、前記第２の低電圧の電圧値は、前記第１の低電圧の電圧値より小さい。
好ましくは、前記プルアップモジュールは、第１２の薄膜トランジスタを含み、前記第１２の薄膜トランジスタのドレインに前記第２の高周波クロック信号が入力され、前記第１２の薄膜トランジスタのソースが前記第Ｎ段水平走査線Ｇｎに接続され、前記第１２の薄膜トランジスタのゲートが前記第Ｎ段ゲート信号点に接続される。
好ましくは、前記第１の高周波クロック信号と前記第２の高周波クロック信号とは逆相である。
好ましくは、前記ブートストラップコンデンサモジュールは、ブートストラップコンデンサを含み、前記ブートストラップコンデンサの一端が前記第Ｎ段ゲート信号点Ｑｎに接続され、前記ブートストラップコンデンサの他端が前記第Ｎ段水平走査線に接続される。
好ましくは、前記第１の薄膜トランジスタ、第２の薄膜トランジスタ及び第３の薄膜トランジスタは、いずれもインジウムガリウム亜鉛酸化物薄膜トランジスタである。
さらに、本発明の液晶表示装置は、上記いずれか一項に記載のＧＯＡ駆動回路を含む。
本発明に係るＧＯＡ駆動回路のプルアップ制御モジュールは、第１の薄膜トランジスタ、第２の薄膜トランジスタ及び第３の薄膜トランジスタを含み、前記第１の薄膜トランジスタのソース及び第２の薄膜トランジスタのドレインがいずれも第３の薄膜トランジスタのドレインに接続され、前記第２の薄膜トランジスタのソース及び第３の薄膜トランジスタのゲートがいずれも第Ｎ段ゲート信号点Ｑｎに接続され、前記第３の薄膜トランジスタのソースがプルダウン維持モジュールに接続され、前記第１の薄膜トランジスタ及び第２の薄膜トランジスタのゲートが接続されると共に、第１の高周波クロック信号が入力され、第Ｎ段水平走査線Ｇｎが非動作時間内にある場合、前記プルダウン維持モジュールは第３の薄膜トランジスタのソースを前記基準低電圧源と導通させることにより、第３の薄膜トランジスタのソースをローレベルにプルダウンし、該プルアップ制御モジュールが該ゲート信号点に漏電することを回避すると共に、プルダウンモジュールを省略するので、薄膜トランジスタの数を減少させることができる。
以下の各実施例の説明は、図面を参照して、本発明の実施可能な特定の実施例を例示するものである。本発明で言及される方向用語、例えば「上」、「下」、「前」、「後」、「左」、「右」、「内」、「外」、「側面」等は、図面を参照する方向に過ぎない。したがって、使用される方向用語は本発明を説明して理解するためのものであり、本発明を限定するものではない。
図において、構造の類似するモジュールは同じ符号で表される。
図１に示すとおり、該ＧＯＡ駆動回路は、複数のカスケード接続されたＧＯＡユニットを含み、第Ｎ段ＧＯＡユニットが表示領域の第Ｎ段水平走査線Ｇｎにゲート駆動信号を出力する。該第Ｎ段ＧＯＡユニットは、プルアップ制御モジュール１０１、プルアップモジュール１０２、プルダウン維持モジュール１０３、ダウンロードモジュール１０５及びブートストラップコンデンサモジュール１０４を含む。
該プルアップモジュール１０２、プルダウン維持モジュール１０３及びブートストラップコンデンサモジュール１０４はいずれも、それぞれ第Ｎ段ゲート信号点Ｑｎと第Ｎ段水平走査線Ｇｎに電気的に接続され、該プルアップ制御モジュール１０１は該第Ｎ段ゲート信号点Ｑｎに接続され、ダウンロードモジュール１０５は第Ｎ段ゲート信号点Ｑｎに接続される。
図１及び図２に示すとおり、具体的には、該プルアップモジュール１０２は、第１２の薄膜トランジスタＴ１２を含み、該第１２の薄膜トランジスタＴ１２のドレインに第２の高周波クロック信号ＣＫが入力され、該第１２の薄膜トランジスタＴ１２のソースが第Ｎ段水平走査線Ｇｎに接続され、該第１２の薄膜トランジスタＴ１２のゲートが第Ｎ段ゲート信号点Ｑｎに接続される。該プルアップモジュール１０２は、該第２の高周波クロック信号ＣＫに基づいてゲート走査信号を該第Ｎ段水平走査線に出力する。
該ダウンロードモジュール１０５は、第１１の薄膜トランジスタＴ１１を含み、該第１１の薄膜トランジスタＴ１１のドレインに第２の高周波クロック信号ＣＫが入力され、該第１１の薄膜トランジスタＴ１１のゲートが第Ｎ段ゲート信号点Ｑｎに接続され、該第１１の薄膜トランジスタＴ１１のソースが第Ｎ段ダウンロード信号ＳＴｎを第Ｎ＋１段ＧＯＡユニットのプルアップ制御モジュール１０１に出力する。
該プルアップ制御モジュール１０１は、該プルアップモジュール１０２の第１２の薄膜トランジスタＴ１２及びダウンロードモジュール１０５の第１１の薄膜トランジスタＴ１１のオン時間を制御する。
該プルアップ制御モジュール１０１は、第１の薄膜トランジスタＴ１、第２の薄膜トランジスタＴ２及び第３の薄膜トランジスタＴ３を含む。該第１の薄膜トランジスタＴ１のソース及び第２の薄膜トランジスタＴ２のドレインがいずれも第３の薄膜トランジスタＴ３のドレインに接続され、第２の薄膜トランジスタＴ２のソース及び第３の薄膜トランジスタＴ３のゲートがいずれも第Ｎ段ゲート信号点Ｑｎに接続され、第３の薄膜トランジスタＴ３のソースがプルダウン維持モジュール１０３に接続され、第１の薄膜トランジスタＴ１及び第２の薄膜トランジスタＴ２のゲートが接続されると共に、第１の高周波クロック信号ＸＣＫが入力される。該第Ｎ段ＧＯＡユニットが第１段ＧＯＡユニットである場合、該第１の薄膜トランジスタＴ１のドレインにオン信号ＳＴＶが入力される。該第Ｎ段ＧＯＡユニットが第１段ＧＯＡユニットでない場合、該第１の薄膜トランジスタ及び第２の薄膜トランジスタのゲートが接続されると共に、第Ｎ−１段ＧＯＡユニットのダウンロードモジュール１０５に接続されて、ダウンロードモジュール１０５から送信されたダウンロード信号ＳＴｎ−１を受信する。
該ブートストラップコンデンサモジュール１０４は、ブートストラップコンデンサＣｂを含み、該ブートストラップコンデンサの一端が該第Ｎ段ゲート信号点に接続され、該ブートストラップコンデンサＣｂの他端が該第Ｎ段水平走査線Ｇｎに接続される。
該プルダウン維持モジュール１０３は、基準低電圧源に接続され、第Ｎ段水平走査線Ｇｎが非動作時間内にある場合、プルダウン維持モジュール１０３は、第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎを基準低電圧源と導通させることにより、第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎの電位をローレベルにプルダウンし、第３の薄膜トランジスタＴ３のソースを基準低電圧源と導通させることにより、第３の薄膜トランジスタＴ３のソースをローレベルにプルダウンする。
具体的には、該プルダウン維持モジュール１０３は、構造が同じである２つのプルダウン維持ユニット１０３１を含む。
各プルダウン維持ユニット１０３１は、いずれも第４の薄膜トランジスタＴ４、第５の薄膜トランジスタＴ５、第６の薄膜トランジスタＴ６、第７の薄膜トランジスタＴ７、第８の薄膜トランジスタＴ８、第９の薄膜トランジスタＴ９及び第１０の薄膜トランジスタＴ１０を含む。
該第７の薄膜トランジスタＴ７のドレイン及びゲートは、いずれも第８の薄膜トランジスタＴ８のドレインに接続されると共に、低周波クロック信号ＬＣ１／ＬＣ２が入力される。該第７の薄膜トランジスタＴ７のソース、第８の薄膜トランジスタＴ８のゲート及び第１０の薄膜トランジスタＴ１０のドレインは第１のノードａ１に接続される。該第８の薄膜トランジスタＴ８のソース、第９の薄膜トランジスタＴ９のドレイン、第４の薄膜トランジスタＴ４のゲート、第５の薄膜トランジスタＴ５のゲート及び第６の薄膜トランジスタＴ６のゲートは第２のノードａ２に接続され、該ノードａ２の電圧により該第４の薄膜トランジスタＴ４、第５の薄膜トランジスタＴ５及び第６の薄膜トランジスタＴ６のオンオフを制御する。
第４の薄膜トランジスタＴ４、第５の薄膜トランジスタＴ５、第６の薄膜トランジスタＴ６及び第１０の薄膜トランジスタＴ１０のソースが接続されると共に、基準低電圧源から入力される第１の低電圧ＶＳＳ１が入力され、第９の薄膜トランジスタＴ９のソースには、基準低電圧源から入力される第２の低電圧ＶＳＳ２が入力される。該第４の薄膜トランジスタＴ４のドレイン、第９の薄膜トランジスタＴ９のゲート及び第１０の薄膜トランジスタＴ１０のゲートは、いずれも第Ｎ段ゲート信号点Ｑｎに接続され、第６の薄膜トランジスタＴ６のドレインは、それぞれ第３の薄膜トランジスタＴ３のソース及び第Ｎ段水平走査線Ｇｎに接続され、該第５の薄膜トランジスタＴ５のドレインは、該第１１の薄膜トランジスタＴ１１のソースに接続される。第２の低電圧の電圧値が前記第１の低電圧の電圧値より小さいため、ゲート信号点の漏電をさらに防止することができる。
該第１〜第１２の薄膜トランジスタは、いずれもインジウムガリウム亜鉛酸化物薄膜トランジスタである。
該２つのプルダウン維持ユニット１０３１にそれぞれ入力された低周波クロック信号ＬＣ１／ＬＣ２の位相が逆になることにより、該２つのプルダウン維持ユニット１０３１を交互に動作させ、電圧ストレスにより薄膜トランジスタが動作不良になることを回避することができる。
本発明に係るＧＯＡ駆動回路のプルアップ制御モジュールは、第１の薄膜トランジスタ、第２の薄膜トランジスタ及び第３の薄膜トランジスタを含み、前記第１の薄膜トランジスタのソース及び第２の薄膜トランジスタのドレインがいずれも第３の薄膜トランジスタのドレインに接続され、前記第２の薄膜トランジスタのソース及び第３の薄膜トランジスタのゲートがいずれも第Ｎ段ゲート信号点Ｑｎに接続され、前記第３の薄膜トランジスタのソースがプルダウン維持モジュールに接続され、前記第１の薄膜トランジスタ及び第２の薄膜トランジスタのゲートが接続されると共に、第１の高周波クロック信号が入力され、第Ｎ段水平走査線Ｇｎが非動作時間内にある場合、前記プルダウン維持モジュールは、第３の薄膜トランジスタのソースを前記基準低電圧源と導通させることにより、第３の薄膜トランジスタのソースをローレベルにプルダウンし、該プルアップ制御モジュールが該ゲート信号点に漏電することを回避すると共に、プルダウンモジュールを省略して薄膜トランジスタの数を減少させることができる。
以上をまとめると、本発明は、既に好ましい実施例で以上のように開示されているが、上記好ましい実施例は本発明を限定するためのものではなく、当業者であれば、本発明の主旨及び範囲から逸脱することなく、様々な変更及び改良を行うことができるため、本発明の保護範囲は、特許請求の範囲によって定められる範囲を基準とする。
１０１ プルアップ制御モジュール
１０２ プルアップモジュール
１０３ プルダウン維持モジュール
１０４ ブートストラップコンデンサモジュール
１０５ ダウンロードモジュール
１０２ プルアップモジュール
１０３ プルダウン維持モジュール
１０４ ブートストラップコンデンサモジュール
１０５ ダウンロードモジュール
Claims (12)
- ＧＯＡ駆動回路であって、
複数のカスケード接続されたＧＯＡユニットを含み、第Ｎ段ＧＯＡユニットが表示領域の第Ｎ段水平走査線Ｇｎにゲート駆動信号を出力し、該第Ｎ段ＧＯＡユニットは、プルアップモジュール、プルアップ制御モジュール、プルダウン維持モジュール、ダウンロードモジュール及びブートストラップコンデンサモジュールを含み、前記プルアップモジュール、プルダウン維持モジュール及びブートストラップコンデンサモジュールがいずれも、それぞれ第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎに電気的に接続され、前記プルアップ制御モジュール及びダウンロードモジュールが第Ｎ段ゲート信号点Ｑｎに接続され、
前記プルアップ制御モジュールは、第１の薄膜トランジスタ、第２の薄膜トランジスタ及び第３の薄膜トランジスタを含み、前記第１の薄膜トランジスタのソース及び第２の薄膜トランジスタのドレインがいずれも第３の薄膜トランジスタのドレインに接続され、前記第２の薄膜トランジスタのソース及び第３の薄膜トランジスタのゲートがいずれも第Ｎ段ゲート信号点Ｑｎに接続され、前記第３の薄膜トランジスタのソースがプルダウン維持モジュールに接続され、前記第１の薄膜トランジスタ及び第２の薄膜トランジスタのゲートが接続されると共に、第１の高周波クロック信号が入力され、
前記プルダウン維持モジュールは、基準低電圧源に接続され、第Ｎ段水平走査線Ｇｎが非動作時間内にある場合、前記プルダウン維持モジュールは、第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎを基準低電圧源と導通させることにより、第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎの電位をローレベルにプルダウンし、第３の薄膜トランジスタのソースを前記基準低電圧源と導通させることにより、第３の薄膜トランジスタのソースをローレベルにプルダウンする、ＧＯＡ駆動回路。 - 前記プルダウン維持モジュールは、２つのプルダウン維持ユニットを含み、それぞれの前記プルダウン維持ユニットは、いずれも第４の薄膜トランジスタ、第６の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ、第９の薄膜トランジスタ及び第１０の薄膜トランジスタを含み、
前記第７の薄膜トランジスタのドレイン及びゲートがいずれも第８の薄膜トランジスタのドレインに接続されると共に、低周波クロック信号が入力され、前記第７の薄膜トランジスタのソース、第８の薄膜トランジスタのゲート及び第１０の薄膜トランジスタのドレインが第１のノードに接続され、前記第８の薄膜トランジスタのソース、第９の薄膜トランジスタのドレイン、第４の薄膜トランジスタのゲート及び第６の薄膜トランジスタのゲートが第２のノードに接続され、前記第４の薄膜トランジスタと、第６の薄膜トランジスタと、第１０の薄膜トランジスタのソースとが接続されると共に、基準低電圧源から入力される第１の低電圧が入力され、前記第９の薄膜トランジスタのソースには、基準低電圧源から入力される第２の低電圧が入力され、前記第４の薄膜トランジスタのドレイン、第９の薄膜トランジスタのゲート及び第１０の薄膜トランジスタのゲートがいずれも第Ｎ段ゲート信号点Ｑｎに接続され、前記第６の薄膜トランジスタのドレインがそれぞれ第３の薄膜トランジスタのソース及び第Ｎ段水平走査線Ｇｎに接続され、該２つのプルダウン維持ユニットにそれぞれ入力された低周波クロック信号の位相が逆になる請求項１に記載のＧＯＡ駆動回路。 - 該２つのプルダウン維持ユニットの低周波クロック信号は、それぞれ異なる共通金属線を介して入力される請求項２に記載のＧＯＡ駆動回路。
- 前記ダウンロードモジュールは、第１１の薄膜トランジスタを含み、前記第１１の薄膜トランジスタのドレインに第２の高周波クロック信号が入力され、前記第１１の薄膜トランジスタのゲートが第Ｎ段ゲート信号点Ｑｎに接続され、前記第１１の薄膜トランジスタのソースが第Ｎ段ダウンロード信号ＳＴｎを出力し、
前記プルダウン維持ユニットは、さらに第５の薄膜トランジスタを含み、前記第５の薄膜トランジスタのゲートが前記第２のノードに接続され、前記第５の薄膜トランジスタのドレインが前記第１１の薄膜トランジスタのソースに接続され、前記第５の薄膜トランジスタのソースに前記第１の低電圧が入力される請求項２に記載のＧＯＡ駆動回路。 - 前記第２の低電圧の電圧値は、前記第１の低電圧の電圧値より小さい請求項４に記載のＧＯＡ駆動回路。
- 前記プルアップモジュールは、第１２の薄膜トランジスタを含み、前記第１２の薄膜トランジスタのドレインに前記第２の高周波クロック信号が入力され、前記第１２の薄膜トランジスタのソースが前記第Ｎ段水平走査線Ｇｎに接続され、前記第１２の薄膜トランジスタのゲートが前記第Ｎ段ゲート信号点に接続される請求項５に記載のＧＯＡ駆動回路。
- 前記第１の高周波クロック信号と前記第２の高周波クロック信号とは逆相である、請求項６に記載のＧＯＡ駆動回路。
- 前記ブートストラップコンデンサモジュールは、ブートストラップコンデンサを含み、前記ブートストラップコンデンサの一端が前記第Ｎ段ゲート信号点Ｑｎに接続され、前記ブートストラップコンデンサの他端が前記第Ｎ段水平走査線Ｇｎに接続される請求項１に記載のＧＯＡ駆動回路。
- 前記第１の薄膜トランジスタ、第２の薄膜トランジスタ及び第３の薄膜トランジスタは、いずれもインジウムガリウム亜鉛酸化物薄膜トランジスタである請求項１に記載のＧＯＡ駆動回路。
- ＧＯＡ駆動回路であって、
複数のカスケード接続されたＧＯＡユニットを含み、第Ｎ段ＧＯＡユニットが表示領域の第Ｎ段水平走査線Ｇｎにゲート駆動信号を出力し、該第Ｎ段ＧＯＡユニットは、プルアップモジュール、プルアップ制御モジュール、プルダウン維持モジュール、ダウンロードモジュール及びブートストラップコンデンサモジュールを含み、前記プルアップモジュール、プルダウン維持モジュール及びブートストラップコンデンサモジュールがいずれも、それぞれ第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎに電気的に接続され、前記プルアップ制御モジュール及びダウンロードモジュールが第Ｎ段ゲート信号点Ｑｎに接続され、
前記プルアップ制御モジュールは、第１の薄膜トランジスタ、第２の薄膜トランジスタ及び第３の薄膜トランジスタを含み、前記第１の薄膜トランジスタのソース及び第２の薄膜トランジスタのドレインがいずれも第３の薄膜トランジスタのドレインに接続され、前記第２の薄膜トランジスタのソース及び第３の薄膜トランジスタのゲートがいずれも第Ｎ段ゲート信号点Ｑｎに接続され、前記第３の薄膜トランジスタのソースがプルダウン維持モジュールに接続され、前記第１の薄膜トランジスタ及び第２の薄膜トランジスタのゲートが接続されると共に、第１の高周波クロック信号が入力され、
前記プルダウン維持モジュールは、基準低電圧源に接続され、第Ｎ段水平走査線Ｇｎが非動作時間内にある場合、前記プルダウン維持モジュールは、第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎを基準低電圧源と導通させることにより、第Ｎ段ゲート信号点Ｑｎ及び第Ｎ段水平走査線Ｇｎの電位をローレベルにプルダウンし、第３の薄膜トランジスタのソースを前記基準低電圧源と導通させることにより、第３の薄膜トランジスタのソースをローレベルにプルダウンし、
前記プルダウン維持モジュールは、２つのプルダウン維持ユニットを含み、各前記プルダウン維持ユニットは、いずれも第４の薄膜トランジスタ、第６の薄膜トランジスタ、第７の薄膜トランジスタ、第８の薄膜トランジスタ、第９の薄膜トランジスタ及び第１０の薄膜トランジスタを含み、
前記第７の薄膜トランジスタのドレイン及びゲートがいずれも第８の薄膜トランジスタのドレインに接続されると共に、低周波クロック信号が入力され、前記第７の薄膜トランジスタのソース、第８の薄膜トランジスタのゲート及び第１０の薄膜トランジスタのドレインが第１のノードに接続され、前記第８の薄膜トランジスタのソース、第９の薄膜トランジスタのドレイン、第４の薄膜トランジスタのゲート及び第６の薄膜トランジスタのゲートが第２のノードに接続され、前記第４の薄膜トランジスタと、第６の薄膜トランジスタと、第１０の薄膜トランジスタのソースとが接続されると共に、基準低電圧源から入力される第１の低電圧が入力され、前記第９の薄膜トランジスタのソースには、基準低電圧源から入力される第２の低電圧が入力され、前記第４の薄膜トランジスタのドレイン、第９の薄膜トランジスタのゲート及び第１０の薄膜トランジスタのゲートがいずれも第Ｎ段ゲート信号点Ｑｎに接続され、前記第６の薄膜トランジスタのドレインがそれぞれ第３の薄膜トランジスタのソース及び第Ｎ段水平走査線Ｇｎに接続され、該２つのプルダウン維持ユニットにそれぞれ入力された低周波クロック信号の位相が逆になり、
該２つのプルダウン維持ユニットの低周波クロック信号は、それぞれ異なる共通金属線を介して入力され、
前記ダウンロードモジュールは、第１１の薄膜トランジスタを含み、前記第１１の薄膜トランジスタのドレインに第２の高周波クロック信号が入力され、前記第１１の薄膜トランジスタのゲートが第Ｎ段ゲート信号点Ｑｎに接続され、前記第１１の薄膜トランジスタのソースが第Ｎ段ダウンロード信号ＳＴｎを出力し、
前記プルダウン維持ユニットは、さらに第５の薄膜トランジスタを含み、前記第５の薄膜トランジスタのゲートが前記第２のノードに接続され、前記第５の薄膜トランジスタのドレインが前記第１１の薄膜トランジスタのソースに接続され、前記第５の薄膜トランジスタのソースに前記第１の低電圧が入力され、
前記第２の低電圧の電圧値は、前記第１の低電圧の電圧値より小さく、
前記プルアップモジュールは、第１２の薄膜トランジスタを含み、前記第１２の薄膜トランジスタのドレインに前記第２の高周波クロック信号が入力され、前記第１２の薄膜トランジスタのソースが前記第Ｎ段水平走査線Ｇｎに接続され、前記第１２の薄膜トランジスタのゲートが前記第Ｎ段ゲート信号点に接続され、
前記第１の高周波クロック信号と前記第２の高周波クロック信号とは逆相であり、
前記ブートストラップコンデンサモジュールは、ブートストラップコンデンサを含み、前記ブートストラップコンデンサの一端が前記第Ｎ段ゲート信号点Ｑｎに接続され、前記ブートストラップコンデンサの他端が前記第Ｎ段水平走査線Ｇｎに接続され、
前記第１の薄膜トランジスタ、第２の薄膜トランジスタ及び第３の薄膜トランジスタは、いずれもインジウムガリウム亜鉛酸化物薄膜トランジスタである、ＧＯＡ駆動回路。 - 請求項１に記載のＧＯＡ駆動回路を含む液晶表示装置。
- 請求項１０に記載のＧＯＡ駆動回路を含む液晶表示装置。
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