KR20190067224A - Goa 구동 회로 및 액정 디스플레이 장치 - Google Patents

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Abstract

본 발명은 GOA 구동 회로 및 액정 디스플레이 장치에 관한 것으로, GOA 구동 회로는 복수 개의 캐스케이딩된 GOA 유닛을 포함하고, 제N 단계 GOA 유닛에 따라 게이트 구동 신호를 디스플레이 영역의 제N 단계 수평 스캐닝 라인(Gn)에 출력하고, 상기 제N 단계 GOA 유닛은 풀업 모듈(101), 풀업 제어 모듈(102), 풀다운 유지 모듈(103), 다운로드 모듈(105) 및 부트스트랩 커패시터 모듈(104)을 포함한다.

Description

GOA 구동 회로 및 액정 디스플레이 장치
본 발명은 액정 디스플레이 분야에 관한 것으로, 보다 구체적으로 GOA 구동 회로 및 액정 디스플레이 장치에 관한 것이다.
게이트 드라이버 온 어레이(Gate Driver On Array, 이하 GOA)는 기존의 박막 트랜지스터 디스플레이 장치 어레이 제조 공정을 이용하여 게이트 라인 스캐닝 구동 신호 회로를 어레이 기판에 제조하여, 픽셀 구조에 대하여 라인별로 스캔하는 구동 방식을 실현하는 기술이다.
기존의 기술에 있어서, GOA 회로의 박막 트랜지스터는 통상적으로 이그조를 사용하고, 이그조의 임계전압(Vth)은 드리프트를 쉽게 형성하는데, 상기 풀업 제어 모듈의 박막 트랜지스터는 임계전압(Vth)의 드리프트로 인하여 상기 게이트 신호점(Qn)의 누전을 쉽게 일으켜, GOA 유닛의 기능에 영향을 준다.
따라서, 현재의 기술결함에 대한 개선이 시급하다.
본 발명은 개선된 GOA 구동 회로 및 액정 디스플레이 장치를 제공하는 것을 목적으로 하고 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 기술적 해결 수단은 아래와 같다.
본 발명은 GOA 구동 회로를 제공하고, 상기 GOA 구동 회로는, 복수 개의 캐스케이딩된 GOA 유닛을 포함하고, 제N 단계 GOA 유닛에 따라 게이트 구동 신호를 디스플레이 영역의 제N 단계 수평 스캐닝 라인(Gn)에 출력하고, 상기 제N 단계 GOA 유닛은 풀업 모듈, 풀업 제어 모듈, 풀다운 유지 모듈, 다운로드 모듈 및 부트스트랩 커패시터 모듈을 포함하며; 상기 풀업 모듈, 풀다운 유지 모듈 및 부트스트랩 커패시터 모듈은 모두 각각 제N 단계 게이트 신호점(Qn) 및 제N 단계 수평 스캐닝 라인(Gn)과 전기적으로 연결되고, 상기 풀업 제어 모듈 및 다운로드 모듈은 제N 단계 게이트 신호점(Qn)과 연결되며;
상기 풀업 제어 모듈은 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 제3 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 소스 전극 및 제2 박막 트랜지스터의 드레인 전극은 모두 제3 박막 트랜지스터의 드레인 전극과 연결되고, 상기 제2 박막 트랜지스터의 소스 전극 및 제3 박막 트랜지스터의 게이트는 모두 제N 단계 게이트 신호점(Qn)과 연결되고, 상기 제3 박막 트랜지스터의 소스 전극은 풀다운 유지 모듈과 연결되고, 상기 제1 박막 트랜지스터는 제2 박막 트랜지스터의 게이트와 연결되어 제1 고주파 클록 신호에 접속되며;
상기 풀다운 유지 모듈은 기준 저전압원에 접속되고, 제N 단계 수평 스캐닝 라인(Gn)이 비작동 시간 내에 있을 경우, 상기 풀다운 유지 모듈은 제N 단계 게이트 신호점(Qn) 및 제N 단계 수평 스캐닝 라인(Gn)을 기준 저전압원과 연결시켜 제N 단계 게이트 신호점(Qn) 및 제N 단계 수평 스캐닝 라인(Gn)의 전위를 저전압 레벨로 낮추고; 제3 박막 트랜지스터의 소스 전극을 상기 기준 저전압원과 연결시켜 제3 박막 트랜지스터의 소스 전극을 저전압 레벨로 낮춘다.
바람직하게, 상기 풀다운 유지 모듈은 두 개의 풀다운 유지 유닛을 포함하고; 각각의 상기 풀다운 유지 유닛은 모두 제4 박막 트랜지스터, 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터, 제9 박막 트랜지스터 및 제10 박막 트랜지스터를 포함하며;
상기 제7 박막 트랜지스터의 드레인 전극 및 게이트는 모두 제8 박막 트랜지스터의 드레인 전극과 연결되어 저주파 클록 신호에 접속되고, 상기 제7 박막 트랜지스터의 소스 전극, 제8 박막 트랜지스터의 게이트 및 제10 박막 트랜지스터의 드레인 전극은 제1 노드에 연결되고, 상기 제8 박막 트랜지스터의 소스 전극, 제9 박막 트랜지스터의 드레인 전극, 제4 박막 트랜지스터의 게이트 및 제6 박막 트랜지스터의 게이트는 제2 노드에 연결되고, 상기 제4 박막 트랜지스터, 제6 박막 트랜지스터 및 제10 박막 트랜지스터의 소스 전극은 연결되어 기준 저전압원이 입력한 제1 저전압에 접속되고, 상기 제9 박막 트랜지스터의 소스 전극은 기준 저전압원이 입력한 제2 저전압에 접속되고, 상기 제4 박막 트랜지스터의 드레인 전극, 제9 박막 트랜지스터의 게이트 및 제10 박막 트랜지스터의 게이트는 모두 제N 단계 게이트 신호점(Qn)과 연결되고, 상기 제6 박막 트랜지스터의 드레인 전극은 각각 제3 박막 트랜지스터의 소스 전극 및 제N 단계 수평 스캐닝 라인(Gn)과 연결되며; 상기 두 개의 풀다운 유지 유닛이 각각 접속되는 저주파 클록 신호의 위상은 서로 반대인 것이다.
바람직하게, 상기 두 개의 풀다운 유지 유닛의 저주파 클록 신호는 각각 서로 다른 공통의 금속라인을 통하여 접속된다.
바람직하게, 상기 다운로드 모듈은 제11 박막 트랜지스터를 포함하고, 상기 제11 박막 트랜지스터의 드레인 전극은 제2 고주파 클록 신호에 접속되고, 상기 제11 박막 트랜지스터의 게이트는 제N 단계 게이트 신호점(Qn), 상기 제11 박막 트랜지스터의 소스 전극은 제N 단계 다운로드 신호(STn)를 출력하며;
상기 제1 풀다운 유지 유닛은 제5 박막 트랜지스터를 더 포함하고, 상기 제5 박막 트랜지스터의 게이트는 상기 제2 노드와 연결되고, 상기 제5 박막 트랜지스터의 드레인 전극은 상기 제11 박막 트랜지스터의 소스 전극과 연결되고, 상기 제5 박막 트랜지스터의 소스 전극은 상기 제1 저전압에 접속된다.
바람직하게, 상기 제2 저전압의 전압값은 상기 제2 저전압의 전압값보다 작다.
바람직하게, 상기 풀업 모듈은 제12 박막 트랜지스터를 포함하고, 상기 제12 박막 트랜지스터의 드레인 전극은 상기 제2 고주파 클록 신호에 접속되고, 상기 제12 박막 트랜지스터의 소스 전극은 상기 제N 단계 수평 스캐닝 라인(Gn)과 연결되고, 상기 제2 박막 트랜지스터의 게이트는 상기 제N 단계 게이트 신호점과 연결된다.
바람직하게, 상기 제2 고주파 클록 신호의 위상은 상기 제2 고주파 클록 신호의 위상과 서로 반대이다.
바람직하게, 상기 부트스트랩 커패시터 모듈은 부트스트랩 커패시터를 포함하고, 상기 부트스트랩 커패시터의 일단은 상기 제N 단계 게이트 신호점(Qn)과 연결되고, 상기 부트스트랩 커패시터의 타단은 상기 제N 단계 수평 스캐닝 라인(Gn)과 연결된다.
바람직하게, 상기 제1 박막 트랜지스터 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 제3 박막 트랜지스터는 모두 이그조 박막 트랜지스터이다.
본 발명은 상기 임의 한 항의 GOA 구동 회로를 포함하는 액정 디스플레이 장치를 제공한다.
본 발명의 GOA 구동 회로의 풀업 제어 모듈은 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 제3 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 소스 전극 및 제2 박막 트랜지스터의 드레인 전극은 모두 제3 박막 트랜지스터의 드레인 전극과 연결되고, 상기 제2 박막 트랜지스터의 소스 전극 및 제3 박막 트랜지스터의 게이트는 모두 제N 단계 게이트 신호점(Qn)과 연결되고, 상기 제3 박막 트랜지스터의 소스 전극은 풀다운 유지 모듈과 연결되고, 상기 제1 박막 트랜지스터는 제2 박막 트랜지스터의 게이트와 연결되어 제1 고주파 클록 신호에 접속되며; 제N 단계 수평 스캐닝 라인(Gn)이 비작동 시간 내에 있을 경우, 상기 풀다운 유지 모듈은 제3 박막 트랜지스터의 소스 전극과 상기 기준 저전압원을 연결시켜 제3 박막 트랜지스터의 소스 전극을 저전압 레벨로 낮추고, 이에 따라 상기 풀업 제어 모듈이 상기 게이트 신호점으로 누전하는 것을 방지하고, 또한, 풀다운 모듈을 생략하여 박막 트랜지스터의 수량을 줄일 수 있다.
도 1은 본 발명의 일 바람직한 실시예에 따른 GOA 구동 회로의 제N 단계 GOA 유닛의 원리를 나타나는 블록도이다.
도 2는 본 발명의 도 1의 실시예에 따른 GOA 구동 회로의 제N 단계 GOA 유닛의 회로도이다.
이하, 각 실시예에 대한 설명은 첨부된 도면을 참고하여 본 발명의 실시가능한 특정 실시예를 설명하기 위한 것이다. 또한, "상", "하", "전", "후", "좌", "우", "내", "외", "측면"등은 첨부된 도면의 방향을 나타나는 것으로만 사용되고, 방향성 용어들은 본 발명을 설명하고 이해하기 위한 것으로 본 발명은 이에 한정되지 않는다.
도 1을 참조하면, 본 발명의 GOA 구동 회로는 복수 개의 캐스케이딩된 GOA 유닛을 포함하고, 제N 단계 GOA 유닛에 따라 게이트 구동 신호를 디스플레이 영역의 제N 단계 수평 스캐닝 라인(Gn)에 출력한다. 상기 제N 단계 GOA 유닛은 풀업 제어 모듈(101), 풀업 모듈(102), 풀다운 유지 모듈(103), 다운로드 모듈(105) 및 부트스트랩 커패시터 모듈(104)을 포함한다.
그 중, 풀업 모듈(102), 풀다운 유지 모듈(103) 및 부트스트랩 커패시터 모듈(104)은 모두 각각 제N 단계 게이트 신호점(Qn) 및 제N 단계 수평 스캐닝 라인(Gn)과 전기적으로 연결되고, 상기 풀업 제어 모듈(101)은 상기 제N 단계 게이트 신호점(Qn)과 연결되고, 다운로드 모듈(105)은 제N 단계 게이트 신호점(Qn)과 연결된다.
도 1 및 도 2를 참조하면, 구체적으로 상기 풀업 모듈(102)은 제12 박막 트랜지스터(T12)를 포함하고, 상기 제12 박막 트랜지스터(T12)의 드레인 전극은 제2 고주파 클록 신호(CK)에 접속되고, 상기 제12 박막 트랜지스터(T12)의 소스 전극은 제N 단계 수평 스캐닝 라인(Gn)과 연결되고, 상기 제12 박막 트랜지스터(T12)의 게이트는 제N 단계 게이트 신호점(Qn)과 연결된다. 상기 풀업 모듈(102)은 상기 제2 고주파 클록 신호(CK)에 따라 게이트 스케닝 신호를 상기 제N 단계 수평 스캐닝 라인에 출력하기 위한 것이다.
상기 다운로드 모듈(105)은 제11 박막 트랜지스터(T11)를 포함하고, 상기 제11 박막 트랜지스터(T11)의 드레인 전극은 제2 고주파 클록 신호(CK)에 접속되고, 상기 제11 박막 트랜지스터(T11)의 게이트는 제N 단계 게이트 신호점(Qn), 상기 제11 박막 트랜지스터(T11) 소스 전극은 제N 단계 다운로드 신호(STn)를 제N+1 단계 GOA 유닛의 풀업 제어 모듈(101)에 출력한다.
상기 풀업 제어 모듈(101)은 상기 풀업 모듈(102)의 제12 박막 트랜지스터(T12) 및 다운로드 모듈(105)의 제11 박막 트랜지스터 (T11)의 컨덕팅(conducting) 시간을 제어하기 위한 것이다.
상기 풀업 제어 모듈(101)은 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)를 포함한다. 상기 제1 박막 트랜지스터(T1)의 소스 전극 및 제2 박막 트랜지스터(T2)의 드레인 전극은 모두 제3 박막 트랜지스터(T3)의 드레인 전극과 연결되고, 제2 박막 트랜지스터(T2)의 소스 전극 및 제3 박막 트랜지스터(T3)의 게이트는 모두 제N 단계 게이트 신호점(Qn)과 연결되고, 제3 박막 트랜지스터(T3)의 소스 전극은 풀다운 유지 모듈(103)과 연결되고, 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)의 게이트는 연결되어 제1 고주파 클록 신호(XCK)에 접속된다. 상기 제N 단계 GOA 유닛이 제1 단계 GOA 유닛일 경우, 상기 제1 박막 트랜지스터(T1)의 드레인 전극은 임계신호(STV)에 접속된다. 상기 제N 단계GOA 유닛이 제1 단계 GOA 유닛이 아닐 경우, 상기 제1 박막 트랜지스터 및 제2 박막 트랜지스터의 게이트는 연결되고, 이와 동시 제N-1 단계 GOA 유닛의 다운로드 모듈(105)과 연결되어 다운로드 모듈(105)에서 전송한 다운로드 신호(STn-1)를 수신한다.
상기 부트스트랩 커패시터 모듈(104)은 부트스트랩 커패시터(Cb)를 포함하고, 상기 부트스트랩 커패시터의 일단은 상기 제N 단계 게이트 신호점과 연결되고, 상기 부트스트랩 커패시터(Cb)의 타단은 상기 제N 단계 수평 스캐닝 라인(Gn)과 연결된다.
상기 풀다운 유지 모듈(103)은 기준 저전압원에 하향으로 접속되고, 제N 단계 수평 스캐닝 라인(Gn)이 비작동 시간 내에 있을 경우, 풀다운 유지 모듈(103)은 제N 단계 게이트 신호점(Qn) 및 제N 단계 수평 스캐닝 라인(Gn)을 기준 저전압원과 연결시켜 제N 단계 게이트 신호점(Qn) 및 제N 단계 수평 스캐닝 라인(Gn)의 전위를 저전압 레벨로 낮추고; 제3 박막 트랜지스터(T3)의 소스 전극을 기준 저전압원과 연결시켜 제3 박막 트랜지스터(T3)의 소스 전극을 저전압 레벨로 낮춘다.
구체적으로, 상기 풀다운 유지 모듈(103)은 두 개의 구조가 동일한 풀다운 유지 유닛(1031)을 포함한다.
그 중, 각각의 풀다운 유지 유닛(1031)은 모두 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 제8 박막 트랜지스터(T8), 제9 박막 트랜지스터(T9) 및 제10 박막 트랜지스터(T10)를 포함한다.
상기 제7 박막 트랜지스터(T7)의 드레인 전극 및 게이트는 모두 제8 박막 트랜지스터(T8)의 드레인 전극과 연결되고 저주파 클록 신호(LC1/LC2)에 접속된다. 상기 제7 박막 트랜지스터(T7)의 소스 전극, 제8 박막 트랜지스터(T8)의 게이트 및 제10 박막 트랜지스터(T10)의 드레인 전극은 제1 노드(a1)에 연결된다. 상기 제8 박막 트랜지스터(T8)의 소스 전극, 제9 박막 트랜지스터(T9)의 드레인 전극, 제4 박막 트랜지스터(T4)의 게이트, 제5 박막 트랜지스터(T5)의 게이트 및 제6 박막 트랜지스터(T6)의 게이트는 제2 노드(a2)에 연결되고, 상기 노드(a2)의 전압을 통하여 상기 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5) 및 제6 박막 트랜지스터(T6)의 개폐를 제어한다.
제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6) 및 제10 박막 트랜지스터(T10)의 소스 전극은 연결되어 기준 저전압원이 입력한 제1 저전압(VSS1)에 접속되고, 제9 박막 트랜지스터(T9)의 소스 전극은 기준 저전압원이 입력한 제2 저전압(VSS2)에 접속된다. 상기 제4 박막 트랜지스터 (T4)의 드레인 전극, 제9 박막 트랜지스터(T9)의 게이트 및 제10 박막 트랜지스터(T10)의 게이트는 모두 제N 단계 게이트 신호점(Qn)과 연결되고, 제6 박막 트랜지스터(T6)의 드레인 전극은 각각 제3 박막 트랜지스터(T3)의 소스 전극 및 제N 단계 수평 스캐닝 라인(Gn)과 연결되며; 상기 제5 박막 트랜지스터(T5)의 드레인 전극은 상기 제11 박막 트랜지스터(T11)의 소스 전극과 연결된다. 제2 저전압의 전압값은 상기 제2 저전압의 전압값보다 작으므로, 상기 게이트 신호점의 누전을 진일보 방지할 수 있다.
상기 제1 내지 제12 박막 트랜지스터는 모두 이그조 박막 트랜지스터이다.
상기 두 개의 풀다운 유지 유닛(1031)이 각각 접속되는 저주파 클록 신호 (LC1/LC2)의 위상은 서로 반대되어, 상기 두 개의 풀다운 유지 유닛(1031)이 교대로 작동할 수 있도록 하여, 전압강도로 인한 박막 트랜지스터의 실효를 방지한다.
본 발명의 GOA 구동 회로의 풀업 제어 모듈은 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 제3 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 소스 전극 및 제2 박막 트랜지스터의 드레인 전극은 모두 제3 박막 트랜지스터의 드레인 전극과 연결되고, 상기 제2 박막 트랜지스터의 소스 전극 및 제3 박막 트랜지스터의 게이트는 모두 제N 단계 게이트 신호점(Qn)과 연결되고, 상기 제3 박막 트랜지스터의 소스 전극은 풀다운 유지 모듈과 연결되고, 상기 제1 박막 트랜지스터는 제2 박막 트랜지스터의 게이트와 연결되어 제1 고주파 클록 신호에 접속되며; 제N 단계 수평 스캐닝 라인(Gn)이 비작동 시간 내에 있을 경우, 상기 풀다운 유지 모듈은 제3 박막 트랜지스터의 소스 전극과 상기 기준 저전압원을 연결시켜 제3 박막 트랜지스터의 소스 전극을 저전압 레벨로 낮추고, 이에 따라 상기 풀업 제어 모듈이 상기 게이트 신호점으로 누전하는 것을 방지하고, 또한, 풀다운 모듈을 생략하여 박막 트랜지스터의 수량을 줄일 수 있다.
본 발명은 바람직한 실시예로 개시되었지만, 바람직한 실시예는 본 발명을 한정하지 않는다. 본 기술영역의 통상의 지식을 가진 자는 본 발명의 범위를 벗어나지 않는 범위에서 본 발명에 대하여 다양한 변형 및 변경을 할 수 있고 본 발명의 보호범위는 청구 범위에 의해서만 제한된다.
101: 풀업 제어 모듈, 102: 풀업 모듈
103: 풀다운 유지 모듈, 104: 부트스트랩 커패시터 모듈
105: 다운로드 모듈

Claims (12)

  1. GOA 구동 회로로서, 상기 GOA 구동 회로는,
    복수 개의 캐스케이딩된 GOA 유닛을 포함하고, 제N 단계 GOA 유닛에 따라 게이트 구동 신호를 디스플레이 영역의 제N 단계 수평 스캐닝 라인(Gn)에 출력하고, 상기 제N 단계 GOA 유닛은 풀업 모듈, 풀업 제어 모듈, 풀다운 유지 모듈, 다운로드 모듈 및 부트스트랩 커패시터 모듈을 포함하며;
    상기 풀업 모듈, 풀다운 유지 모듈 및 부트스트랩 커패시터 모듈은 모두 각각 제N 단계 게이트 신호점(Qn) 및 제N 단계 수평 스캐닝 라인(Gn)과 전기적으로 연결되고, 상기 풀업 제어 모듈 및 다운로드 모듈은 제N 단계 게이트 신호점(Qn)과 연결되며;
    상기 풀업 제어 모듈은 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 제3 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 소스 전극 및 제2 박막 트랜지스터의 드레인 전극은 모두 제3 박막 트랜지스터의 드레인 전극과 연결되고, 상기 제2 박막 트랜지스터의 소스 전극 및 제3 박막 트랜지스터의 게이트는 모두 제N 단계 게이트 신호점(Qn)과 연결되고, 상기 제3 박막 트랜지스터의 소스 전극은 풀다운 유지 모듈과 연결되고, 상기 제1 박막 트랜지스터는 제2 박막 트랜지스터의 게이트와 연결되어 제1 고주파 클록 신호에 접속되며;
    상기 풀다운 유지 모듈은 기준 저전압원에 접속되고, 제N 단계 수평 스캐닝 라인(Gn)이 비작동 시간 내에 있을 경우, 상기 풀다운 유지 모듈은 제N 단계 게이트 신호점(Qn) 및 제N 단계 수평 스캐닝 라인(Gn)을 기준 저전압원과 연결시켜 제N 단계 게이트 신호점(Qn) 및 제N 단계 수평 스캐닝 라인(Gn)의 전위를 저전압 레벨로 낮추고; 제3 박막 트랜지스터의 소스 전극을 상기 기준 저전압원과 연결시켜 제3 박막 트랜지스터의 소스 전극을 저전압 레벨로 낮추는 GOA 구동 회로.
  2. 제1항에 있어서,
    상기 풀다운 유지 모듈은 두 개의 풀다운 유지 유닛을 포함하고;
    각각의 상기 풀다운 유지 유닛은 모두 제4 박막 트랜지스터, 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터, 제9 박막 트랜지스터 및 제10 박막 트랜지스터를 포함하며;
    상기 제7 박막 트랜지스터의 드레인 전극 및 게이트는 모두 제8 박막 트랜지스터의 드레인 전극과 연결되어 저주파 클록 신호에 접속되고, 상기 제7 박막 트랜지스터의 소스 전극, 제8 박막 트랜지스터의 게이트 및 제10 박막 트랜지스터의 드레인 전극은 제1 노드에 연결되고, 상기 제8 박막 트랜지스터의 소스 전극, 제9 박막 트랜지스터의 드레인 전극, 제4 박막 트랜지스터의 게이트 및 제6 박막 트랜지스터의 게이트는 제2 노드에 연결되고, 상기 제4 박막 트랜지스터, 제6 박막 트랜지스터 및 제10 박막 트랜지스터의 소스 전극은 연결되어 기준 저전압원이 입력한 제1 저전압에 접속되고, 상기 제9 박막 트랜지스터의 소스 전극은 기준 저전압원이 입력한 제2 저전압에 접속되고, 상기 제4 박막 트랜지스터의 드레인 전극, 제9 박막 트랜지스터의 게이트 및 제10 박막 트랜지스터의 게이트는 모두 제N 단계 게이트 신호점(Qn)과 연결되고, 상기 제6 박막 트랜지스터의 드레인 전극은 각각 제3 박막 트랜지스터의 소스 전극 및 제N 단계 수평 스캐닝 라인(Gn)과 연결되며;
    상기 두 개의 풀다운 유지 유닛이 각각 접속되는 저주파 클록 신호의 위상은 서로 반대인 것인 GOA 구동 회로.
  3. 제2항에 있어서,
    상기 두 개의 풀다운 유지 유닛의 저주파 클록 신호는 각각 서로 다른 공통의 금속라인을 통하여 접속되는 GOA 구동 회로.
  4. 제2항에 있어서,
    상기 다운로드 모듈은 제11 박막 트랜지스터를 포함하고, 상기 제11 박막 트랜지스터의 드레인 전극은 제2 고주파 클록 신호에 접속되고, 상기 제11 박막 트랜지스터의 게이트는 제N 단계 게이트 신호점(Qn), 상기 제11 박막 트랜지스터의 소스 전극은 제N 단계 다운로드 신호(STn)를 출력하며;
    상기 제1 풀다운 유지 유닛은 제5 박막 트랜지스터를 더 포함하고, 상기 제5 박막 트랜지스터의 게이트는 상기 제2 노드와 연결되고, 상기 제5 박막 트랜지스터의 드레인 전극은 상기 제11 박막 트랜지스터의 소스 전극과 연결되고, 상기 제5 박막 트랜지스터의 소스 전극은 상기 제1 저전압에 접속되는 GOA 구동 회로.
  5. 제4항에 있어서,
    상기 제2 저전압의 전압값은 상기 제2 저전압의 전압값보다 작은 GOA 구동 회로.
  6. 제5항에 있어서,
    상기 풀업 모듈은 제12 박막 트랜지스터를 포함하고, 상기 제12 박막 트랜지스터의 드레인 전극은 상기 제2 고주파 클록 신호에 접속되고, 상기 제12 박막 트랜지스터의 소스 전극은 상기 제N 단계 수평 스캐닝 라인(Gn)과 연결되고, 상기 제2 박막 트랜지스터의 게이트는 상기 제N 단계 게이트 신호점과 연결되는 GOA 구동 회로.
  7. 제6항에 있어서,
    상기 제1 고주파 클록 신호의 위상은 상기 제2 고주파 클록 신호의 위상과 서로 반대인 GOA 구동 회로.
  8. 제1항에 있어서,
    상기 부트스트랩 커패시터 모듈은 부트스트랩 커패시터를 포함하고, 상기 부트스트랩 커패시터의 일단은 상기 제N 단계 게이트 신호점(Qn)과 연결되고, 상기 부트스트랩 커패시터의 타단은 상기 제N 단계 수평 스캐닝 라인(Gn)과 연결되는 GOA 구동 회로.
  9. 제1항에 있어서,
    상기 제1 박막 트랜지스터 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 제3 박막 트랜지스터는 모두 이그조 박막 트랜지스터인 것인 GOA 구동 회로.
  10. GOA 구동 회로로서, 상기 GOA 구동 회로는 복수 개의 캐스케이딩된 GOA 유닛을 포함하고, 제N 단계GOA 유닛에 따라 게이트 구동 신호를 디스플레이 영역 제N 단계 수평 스캐닝 라인(Gn)에 출력하고, 상기 제N 단계GOA 유닛은 풀업 모듈, 풀업 제어 모듈, 풀다운 유지 모듈, 다운로드 모듈 및 부트스트랩 커패시터 모듈을 포함하며;
    상기 풀업 모듈, 풀다운 유지 모듈 및 부트스트랩 커패시터 모듈은 모두 각각 제N 단계 게이트 신호점(Qn) 및 제N 단계 수평 스캐닝 라인(Gn)과 전기적으로 연결되고, 상기 풀업 제어 모듈 및 다운로드 모듈은 제N 단계 게이트 신호점(Qn)과 연결되며;
    상기 풀업 제어 모듈은 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 제3 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터의 소스 전극 및 제2 박막 트랜지스터의 드레인 전극은 모두 제3 박막 트랜지스터의 드레인 전극과 연결되고, 상기 제2 박막 트랜지스터의 소스 전극 및 제3 박막 트랜지스터의 게이트는 모두 제N 단계 게이트 신호점(Qn)과 연결되고, 상기 제3 박막 트랜지스터의 소스 전극은 풀다운 유지 모듈과 연결되고, 상기 제1 박막 트랜지스터는 제2 박막 트랜지스터의 게이트와 연결되어 제2 고주파 클록 신호에 접속되며;
    상기 풀다운 유지 모듈은 기준 저전압원에 접속되고, 제N 단계 수평 스캐닝 라인(Gn)이 비작동 시간 내에 있을 경우, 상기 풀다운 유지 모듈은 제N 단계 게이트 신호점(Qn) 및 제N 단계 수평 스캐닝 라인(Gn)을 기준 저전압원과 연결시켜 제N 단계 게이트 신호점(Qn) 및 제N 단계 수평 스캐닝 라인(Gn)의 전위를 저전압 레벨로 낮추며;
    제3 박막 트랜지스터의 소스 전극과 상기 기준 저전압원과 연결시켜 제3 박막 트랜지스터의 소스 전극을 저전압 레벨로 낮추며;
    상기 풀다운 유지 모듈은 두 개의 풀다운 유지 유닛을 포함하며;
    각각의 상기 풀다운 유지 유닛은 모두 제4 박막 트랜지스터, 제6 박막 트랜지스터, 제7 박막 트랜지스터, 제8 박막 트랜지스터, 제9 박막 트랜지스터 및 제10 박막 트랜지스터를 포함하며;
    상기 제7 박막 트랜지스터의 드레인 전극과 게이트는 모두 제8 박막 트랜지스터의 드레인 전극과 연결되어 저주파 클록 신호에 접속되고, 상기 제7 박막 트랜지스터의 소스 전극, 제8 박막 트랜지스터의 게이트 및 제10 박막 트랜지스터의 드레인 전극은 제1 노드에 연결되고, 상기 제8 박막 트랜지스터의 소스 전극, 제9 박막 트랜지스터의 드레인 전극, 제4 박막 트랜지스터의 게이트 및 제6 박막 트랜지스터의 게이트는 제2 노드에 연결되고, 상기 제4 박막 트랜지스터, 제6 박막 트랜지스터 및 제10 박막 트랜지스터의 소스 전극은 연결되어 기준 저전압원이 입력한 제1 저전압에 연결되고, 상기 제9 박막 트랜지스터의 소스 전극은 기준 저전압원이 입력한 제2 저전압에 접속되고, 상기 제4 박막 트랜지스터의 드레인 전극, 제9 박막 트랜지스터의 게이트 및 제10 박막 트랜지스터의 게이트는 모두 제N 단계 게이트 신호점(Qn)과 연결되고, 상기 제6 박막 트랜지스터의 드레인 전극은 각각 제3 박막 트랜지스터의 소스 전극 및 제N 단계 수평 스캐닝 라인(Gn)과 연결되며;
    상기 두 개의 풀다운 유지 유닛이 각각 접속되는 저주파 클록 신호의 위상은 서로 반대이고;
    상기 두 개의 풀다운 유지 유닛의 저주파 클록 신호는 각각 서로 다른 공통의 금속라인을 통하여 접속되고;
    상기 다운로드 모듈은 제11 박막 트랜지스터를 포함하고, 상기 제11 박막 트랜지스터의 드레인 전극은 제2고주파 클록 신호에 접속되고, 상기 제11 박막 트랜지스터의 게이트는 제N 단계 게이트 신호점(Qn), 상기 제11 박막 트랜지스터의 소스 전극은 제N 단계 다운로드 신호(STn)를 출력하며;
    상기 제1 풀다운 유지 유닛은 제5 박막 트랜지스터를 더 포함하고, 상기 제5 박막 트랜지스터의 게이트는 상기 제2 노드와 연결되고, 상기 제5 박막 트랜지스터의 드레인 전극은 상기 제11 박막 트랜지스터의 소스 전극과 연결되고, 상기 제5 박막 트랜지스터의 소스 전극은 상기 제1 저전압에 접속되며;
    상기 제2 저전압의 전압값은 상기 제2 저전압의 전압값보다 작고;
    상기 풀업 모듈은 제12 박막 트랜지스터를 포함하고, 상기 제12 박막 트랜지스터의 드레인 전극은 상기 제2 고주파 클록 신호에 접속되고, 상기 제12 박막 트랜지스터의 소스 전극은 상기 제N 단계 수평 스캐닝 라인(Gn)과 연결되고, 상기 제2 박막 트랜지스터의 게이트는 상기 제N 단계 게이트 신호점과 연결되며;
    상기 제1 고주파 클록 신호의 위상은 상기 제2 고주파 클록 신호의 위상과 서로 반대이고;
    상기 부트스트랩 커패시터 모듈은 부트스트랩 커패시터를 포함하고, 상기 부트스트랩 커패시터의 일단은 상기 제N 단계 게이트 신호점(Qn)과 연결되고, 상기 부트스트랩 커패시터의 타단은 상기 제N 단계 수평 스캐닝 라인(Gn)과 연결되며;
    상기 제1 박막 트랜지스터 제1 박막 트랜지스터, 제2 박막 트랜지스터 및 제3 박막 트랜지스터는 모두 이그조 박막 트랜지스터인 것인 GOA 구동 회로.
  11. 제1항의 상기 GOA 구동 회로를 포함하는 액정 디스플레이 장치.
  12. 제10항의 상기 GOA 구동 회로를 포함하는 액정 디스플레이 장치.
KR1020197013917A 2016-10-18 2016-12-14 Goa 구동 회로 및 액정 디스플레이 장치 KR102190083B1 (ko)

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106251817B (zh) * 2016-08-31 2019-01-18 深圳市华星光电技术有限公司 一种goa驱动电路
CN106531109A (zh) * 2016-12-30 2017-03-22 深圳市华星光电技术有限公司 一种goa电路以及液晶显示器
CN107103887B (zh) * 2017-05-16 2020-07-03 深圳市华星光电半导体显示技术有限公司 一种goa电路以及液晶显示器
CN107146589A (zh) * 2017-07-04 2017-09-08 深圳市华星光电技术有限公司 Goa电路及液晶显示装置
CN107369422B (zh) * 2017-08-16 2019-12-03 深圳市华星光电半导体显示技术有限公司 一种goa驱动电路及液晶显示装置
CN107578757B (zh) * 2017-10-17 2020-04-28 深圳市华星光电技术有限公司 一种goa电路及液晶面板、显示装置
US10599242B2 (en) * 2017-10-31 2020-03-24 Wuhan China Star Optoelectronics Technology Co., Ltd. Single-type GOA circuit and display apparatus
CN107808650B (zh) * 2017-11-07 2023-08-01 深圳市华星光电半导体显示技术有限公司 Goa电路
US10825412B2 (en) * 2018-07-27 2020-11-03 Shenzhen China Star Optoelectronics Technology Co., Ltd. Liquid crystal panel including GOA circuit and driving method thereof
CN109243371B (zh) * 2018-10-29 2020-06-16 北京大学深圳研究生院 一种驱动电路单元、驱动电路和显示装置
CN109256079B (zh) * 2018-11-14 2021-02-26 成都中电熊猫显示科技有限公司 栅极驱动电路和栅极驱动器
CN113168880A (zh) * 2018-12-28 2021-07-23 深圳市柔宇科技股份有限公司 Goa单元及其goa电路、显示装置
CN110223651B (zh) * 2019-05-31 2020-08-11 深圳市华星光电半导体显示技术有限公司 一种goa电路
CN111081196B (zh) * 2019-12-24 2021-06-01 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
US11087713B1 (en) * 2020-08-17 2021-08-10 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Gate driving circuit and display panel
CN114842786A (zh) * 2022-04-26 2022-08-02 Tcl华星光电技术有限公司 Goa电路及显示面板
CN114758635B (zh) * 2022-04-27 2023-07-25 Tcl华星光电技术有限公司 Goa电路及显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160171949A1 (en) * 2014-12-12 2016-06-16 Shenzhen China Star Optoelectronics Technology Co., Ltd. Scan driving circuit
US20160284303A1 (en) * 2014-05-20 2016-09-29 Shenzhen China Star Optoelectronics Technology Co., Ltd. Scan driving circuit and lcd device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI426486B (zh) * 2010-12-16 2014-02-11 Au Optronics Corp 運用於電荷分享畫素的整合面板型閘極驅動電路
KR101451090B1 (ko) * 2013-02-08 2014-10-15 건국대학교 산학협력단 두 개의 클록으로 안정적인 출력 신호를 생성하기 위한 게이트 드라이버 회로
TWI512703B (zh) * 2014-03-06 2015-12-11 Au Optronics Corp 移位暫存電路及移位暫存器
TWI524325B (zh) * 2014-09-10 2016-03-01 友達光電股份有限公司 移位暫存器
CN104376824A (zh) * 2014-11-13 2015-02-25 深圳市华星光电技术有限公司 用于液晶显示的goa电路及液晶显示装置
CN104409057B (zh) * 2014-11-14 2017-09-29 深圳市华星光电技术有限公司 一种扫描驱动电路
US9484111B2 (en) * 2014-12-30 2016-11-01 Shenzhen China Star Optoelectronics Technology Co., Ltd. Bidirectional scanning GOA circuit
CN104505048A (zh) * 2014-12-31 2015-04-08 深圳市华星光电技术有限公司 一种goa电路及液晶显示装置
KR102287194B1 (ko) * 2015-03-30 2021-08-09 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
TWI556222B (zh) * 2015-10-29 2016-11-01 友達光電股份有限公司 移位暫存器
CN105390115B (zh) * 2015-12-24 2018-10-16 深圳市华星光电技术有限公司 液晶显示设备及goa电路
CN106128409B (zh) * 2016-09-21 2018-11-27 深圳市华星光电技术有限公司 扫描驱动电路及显示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160284303A1 (en) * 2014-05-20 2016-09-29 Shenzhen China Star Optoelectronics Technology Co., Ltd. Scan driving circuit and lcd device
US20160171949A1 (en) * 2014-12-12 2016-06-16 Shenzhen China Star Optoelectronics Technology Co., Ltd. Scan driving circuit

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