KR102044547B1 - 액정 표시 장치를 위한 ｇｏａ 회로 및 액정 표시 장치 - Google Patents

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Abstract

액정 디스플레이 용 게이트 드라이버 온 어레이 (GOA) 회로에 있어서, 복수의 캐스케이드 시프트 레지스터를 포함하고, N-레벨 시프트 레지스터에 따라 표시 영역에서 N-레벨 스캔 라인의 충전이 제어되고, N-레벨 시프트 레지스터는 풀업 부 (pull-up part, 200), 키 풀다운 부 (key pull-dwon part, 400), 풀다운 홀딩 부 (pull-up holding part, 600), 풀업 제어부 (pul-up control part, 100), 전송 부 (transfer part, 300) 및 보우스트 캐패시턴스 (boast capacitance, Cb); N-레벨 스캔 라인은 전송을 실행하기 위해 고정 전압 신호 소스 또는 2 개의 신호 소스 그룹으로 대체된다. 또한, 디스플레이 장치가 개시된다. GOA 회로는 N-레벨 스캔 라인의 부하 및 캐스케이드 전송 라인과 관련된 위험을 줄이고 정방향 또는 역방향 스캔을 제어할 수 있다.

Description

액정 표시 장치를 위한 ＧＯＡ 회로 및 액정 표시 장치{GOA CIRCUIT FOR LIQUID CRYSTAL DISPLAY, AND LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정 디스플레이 기술 분야에 관한 것으로서, 더욱 상세하게는 GOA (Gate Driver on Array, 어레이 기판 행 드라이버) 회로 및 표시 장치를 위한 액정 디스플레이에 관한 것이다.
액티브 액정 표시 장치에서, 각 화소는 박막 트랜지스터 (TFT)를 갖고, 게이트 (Gate)는 수평 스캐닝 라인 (horizontal scanning line)에 연결되고, 드레인 (Drain)은 데이터 라인에 연결되고, 소스 (Source)는 화소 전극에 연결된다. 스캐닝 라인에 충분한 전압을 인가하여 스캐닝 라인 상의 모든 TFT가 열리면, 데이터 라인 (Data Line)의 표시 신호 전압은 TFT를 통해 화소 전극에 기입 됨으로써 상이한 LCD 투과율을 제어하여 색 효과를 제어한다.
현재, 액티브 액정 표시 패널의 스캐닝 라인들은 액티브 액정 표시 패널에 연결된 외부 IC (Integrated Chip)에 의해 구동된다. 외부 IC는 스캐닝 라인들의 각 레벨의 단계적 전하를 제어하고 스캐닝 라인들의 각 레벨을 방전하도록 구성된다.
GOA 기술, 즉 어레이 상의 게이트 드라이버 (어레이 기판 행 드라이버) 기술에서, 원래의 LCD 패널 제조 공정을 이용하여 표시 영역의 영역 주위에서 패널 상에 스캐닝 라인들의 구동 회로를 형성할 수 있기 때문에, GOA 기술은 외부 IC를 대체함으로써 스캐닝 라인들의 구동을 달성할 수 있다. GOA 기술은 외부 IC의 바인딩 프로세스를 줄일 수 있으며 생산성을 향상시키고 생산 비용을 절감할 수 있다. 또한, LCD 패널을 좁은 테두리 (narrow borders) 또는 디스플레이 제품 주변에 테두리(borders)가 없는 생산에 더 적합하게 만든다.
기존의 GOA 회로는 일반적으로 복수의 시프트 레지스터 유닛을 포함하고, 각 시프트 레지스터 유닛은 스캐닝 라인을 구동하는데 대응한다. 시프트 레지스터 부는 풀업 회로 (Pull-up part), 풀업 제어 회로 (Pull-up control part), 다운 트랜스퍼 회로 (Transfer Part), 풀다운 회로 (Key Pull-down Part) 및 풀다운 서스테인 회로 (Pull-down Holding Part)를 포함하고, 그리고 부트스트랩 (Boast) 캐패시터는 전위 상승의 원인이 된다. 풀업 회로는 주로 클럭 신호 (Clock)를 게이트 (Gate) 신호로 출력하는 역할을 담당한다. 풀업 제어 회로는 풀업 회로의 개방 시간을 제어하기 위해 구성되며, 일반적으로 이전 레벨의 시프트 레지스터의 다운 스트림 신호 또는 게이트 신호에 연결된다. 풀다운 회로는 먼저 게이트 신호를 낮은 전위로 낮추는 역할을 한다. 즉, 게이트 신호가 닫힐 때이다. 풀다운 회로는 또한 폐쇄 상태 (네거티브 포텐셜)에서 풀업 회로 (일반적으로 Q 포인트라고 함)의 게이트 및 게이트 신호 점(Gate signal point)의 출력 신호를 유지하는 역할을 한다. 일반적으로 선택적으로 동작하는 두 개의 드롭 유지 모듈 (drop maintain modules)이 있다. 부트스트랩 캐패시터 (C boast)는 Q 포인트의 2차 리프팅을 담당하며, 풀업 회로의 G (N) 출력에 좋다.
도 1은 종래 기술의 GOA 회로의 회로도이다. 시프트 레지스터는 풀업 제어 회로 (pull-up control circuit, 100), 풀업 회로 (pull-up circuit, 200), 다운 트랜스퍼 회로 (down transfer circuit, 300), 풀다운 회로 (pull-down circuit, 400), 부트스트랩 캐패시터 (bootstrap capacitor, 500), 제1 풀다운 서스테인 회로(first pull-down sustain circuit, 600), 제2 풀다운 서스테인 회로 (second pull-down sustain circuit, 700) 및 브리지 회로 (bridge circuit, 800)를 포함한다. 제1 풀다운 서스테인 회로 (600), 제2 풀다운 서스테인 회로 (700) 및 브리지 회로 (800)는 3 단의 저항 분압(resistance voltage division) 설계를 구성한다.
브리지 회로 (800)는 주로 TFT (T55)에 의해 P (N) 및 K (N)의 전위를 조정하는 역할을 한다. TFT (T55)의 게이트는 Q (N)과 연결되고 TFT T55의 드레인은 P (N)과 연결되며 TFT (T55)의 소스는 K (N)과 연결된다. 동작 동안, TFT (T55)의 게이트는 P (N) 및 K (N)의 전위가 유사하고 근접한 상태로되도록 개방된다. 저 주파수 신호 LC1 및 LC2의 낮은 전위는 VSS보다 작으며, 동작 동안 P (N) 및 K (N)의 전위가 VSS보다 낮아지도록 조정하고, G (N) 포인트를 풀-다운하는 데 사용되는 TFT (T32, T33)의 Vgs 및 Q (N) 포인트를 풀-다운하는 데 사용되는 TFT (T42, T43)의 Vgs는 0 볼트(Volt) 보다 작아, G (N) 및 Q (N)의 전류 누설을 방지하는 우수한 성능을 갖는다.
제1 풀다운 서스테인 회로 (600) 및 제2 풀다운 서스테인 회로 (700)는 대칭 구조를 기반으로 하기 때문에, 다음과 같은 기능을 달성한다. 첫째, 동작 중에, 제1 풀다운 서스테인 회로 (600) (또는 제2 풀다운 서스테인 회로 (700))는 큰 저항으로 작용하고 폐쇄 상태이고, 제2 풀다운 서스테인 회로 (700) (또는 제1 풀다운 서스테인 회로 (600))는 작은 저항으로 작용하고 개방 상태이며, 브리지 회로 (800)는 작은 저항으로 작용하고 P (N) 및 K (N)를 저 전위 상태로 만들어 주기 위해 개방 상태이며, G (N)의 출력 및 Q (N)의 리프팅을 보장해준다. 둘째, 비 작동 중에, 제1 풀다운 서스테인 회로 (600) 및 제2 풀다운 서스테인 회로 (700)는 모두 작은 저항으로 작용하여 개방 상태에 있고, 브리지 회로 (800)는 큰 저항으로서 작용하고 P (N) 및 K (N)의 고 전위 및 저 전위와 교번을 달성하기 위해 폐쇄 상태에 있다. TFT (T54)의 게이트는 LC2와 연결되고, TFT (T54)의 드레인은 LC2와 연결되고, TFT (T54)의 소스는 P (N)와 연결된다. TFT (T64)의 게이트는 LC1과 연결되고, TFT (T64)의 드레인은 LC2와 연결되고, TFT (T64)의 소스는 L (N)과 연결된다. TFT (T54, T64)는 평형 TFT (balanced TFT)라 불리며, 신호를 스위칭하면서 저항 분압 및 급격한 방전을 조정하는데 사용된다. TFT (T52)의 게이트는 Q (N)과 연결되고, TFT (T52)의 드레인은 S (N)과 연결되며, TFT (T52)의 소스는 VSS와 연결된다. TFT (T62)의 게이트는 Q (N)과 연결되고 TFT (T62)의 드레인은 T (N)과 연결되며 TFT (T62)의 소스는 VSS와 연결된다. TFT (T52, T62)는 동작 동안 S (N) 및 T (N)을 풀 다운하는데 사용된다.
제1 풀다운 서스테인 회로 (600), 제2 풀다운 서스테인 회로 (700) 및 브리지 회로(800)로 구성되는 3 단 저항 분압에 적용되는 시프트 레지스터 유닛을 사용함으로써, 풀다운 서스테인 회로의 고온 안정성 및 장시간 동작 신뢰성이 향상되고, 저주파 신호를 이용하여 P (N) 및 K (N)의 스위칭이 달성되고, 동작 중에 P (N) 및 K (N)의 전위를 끌어내림으로써 G (N) 및 Q (N)의 누전 (electricity leakage)이 가능한 한 낮게 감소된다. 비 동작 중에, LC의 저 전위는 VSS보다 낮기 때문에 P (N) 및 K (N) 중 하나는 낮은 전위에서 LC의 저 전위에 가깝다. TFT (T32 / T42) 또는 TFT (T33 / T43)는 저주파 신호의 저 전위 pf를 조정함으로써 음 전위의 전위를 제어하기에 필요한 시간의 절반으로 음의 전위 회복 상태 (negative potential recovery state)에 있고, 풀다운 서스테인 회로의 오동작의 위험이 효과적으로 저감할 수 있다.
그러나 기존의 GOA 회로는 주로 시프트 레지스터의 이론을 채택하고 있다. 계단식 신호 (stepwise signals)의 전송은 일반적으로 스캐닝 라인 (G (N))에 의한 다운 트랜스퍼를 달성하고, 스캐닝 라인 (G (N))의 부하가 증가하고, 배선이 복잡하며, 단선의 위험이 존재한다.
또한, 종래의 GOA 회로는 2 방향 스캐닝(two-directions scanning)이 불가능하고, 1 방향 스캐닝 (one-direction scanning)을 위해 설계된다.
본 발명의 목적은 액정 디스플레이에 적용되는 GOA 회로 및 액정 표시 장치를 제공하는 것이다. 다운 트랜스퍼 (down transfer)의 기능을 달성하기 위해 스캐닝 라인 G (N)을 정전압 VDD로 대체하고, 일정한 전압과 정합하도록 다운 트랜스퍼 모듈을 추가로 배치함으로써 순차적인 단계별 신호 (sequential step-by-step signals)의 전송 목적을 달성한다. 그리고 스캐닝 라인 (G (N))은 스캐닝 라인의 구동만을 담당하기 때문에, 스캐닝 라인 (G (N))의 로딩 및 배선과 관련된 위험이 감소되고, 동작시의 게이트 신호 점 (Q (N))의 충전 용량이 보강되고, 게이트 신호 점 (Q (N))의 전위는 정전압 (VDD)의 전위를 조정함으로써 강화된다. 순방향 스캐닝 동작 및 역방향 스캐닝 동작은 2개의 전압 VF, VR에 의해 달성된다; 이에 따라 GOA 회로의 순방향 스캐닝 동작 및 역방향 스캐닝 동작이 성취된다.
상기 목적을 달성하기 위해, 본 발명은 액정 디스플레이에 적용되는 GOA 회로를 제공한다. GOA 회로는 복수의 캐스케이드 시프트 레지스터 유닛 (a plurality of cascaded shift register units)을 포함하고, (N) 번째 레벨 시프트 레지스터 유닛은 그에 따라 (N) 번째 레벨 스캐닝 라인을 충전하도록 제어된다. (N) 번째 레벨 시프트 레지스터 유닛은 풀업 회로 (pull-up circuit), 풀다운 회로 (pull-down circuit), 풀다운 서스테인 회로 (pull-down sustain circuit), 풀업 제어 회로 (pull-up control circuit), 다운 트랜스퍼 회로 (down transfer circuit) 및 부트스트랩 캐패시터 (bootstrap capacitor)를 포함한다.
풀업 회로, 풀다운 서스테인 회로 및 부트스트랩 캐패시터는 각각 게이트 신호 점과 N번째 레벨의 스캐닝 라인으로 연결된다.
풀업 제어 회로 및 다운 트랜스퍼 회로는 개별적으로 게이트 신호 점에 연결된다.
풀다운 회로는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호에 연결된다.
풀업 제어 회로는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호와 연결된다.
풀다운 서스테인 회로는:
제1 TFT(Thin Film Transistor)를 포함하고, 상기 제1 TFT의 게이트는 제1 회로 점에 연결되고, 상기 제1 TFT의 드레인은 상기 제N번째 레벨의 스캐닝 라인에 연결되고, 상기 제1 TFT의 소스는 제1 직류 전압에 연결되며,
제2 TFT를 포함하고, 상기 제2 TFT의 게이트는 상기 제1 회로 점에 연결되고, 상기 제2 TFT의 드레인은 상기 게이트 신호 점에 연결되고, 상기 제2 TFT의 소스는 제2 직류 전압에 연결되며,
제3 TFT를 포함하고, 상기 제3 TFT의 게이트는 게이트 신호 점에 연결되고, 상기 제3 TFT의 드레인은 소스 신호 점에 연결되고, 상기 제3 TFT의 소스는 제1 직류 전압에 연결되며,
제4 TFT를 포함하고, 상기 제4 TFT의 소스는 소스 신호 점에 연결되고, 상기 제4 TFT의 게이트 및 드레인은 제1 클럭 신호에 연결되며,
제5 TFT를 포함하고, 상기 제5 TFT의 게이트는 상기 소스 신호 점에 연결되고, 상기 제5 TFT의 드레인은 상기 제1 클럭 신호에 연결되고, 상기 제5 TFT의 소스는 상기 제1 회로 점에 연결되며,
제6 TFT를 포함하고, 상기 제6 TFT의 게이트는 제2 클럭 신호에 연결되고, 상기 제6 TFT의 드레인은 제1 클럭 신호에 연결되고, 상기 제6 TFT의 소스는 제1 회로 점에 연결되며,
제7 TFT를 포함하고, 상기 제7 TFT의 게이트는 제1 회로 점에 연결되고, 상기 제7 TFT의 드레인은 (N) 번째 레벨 시프트 레지스터의 스타트 신호와 연결되고, 상기 제7 TFT의 소스는 상기 제2 직류 전압에 연결되며,
제8 TFT를 포함하고, 상기 제8 TFT의 게이트는 제2 회로 점에 연결되고, 상기 제8 TFT의 드레인은 (N) 번째 레벨 스캐닝 라인에 연결되고, 상기 제8 TFT의 소스는 상기 제1 직류 전압에 연결되며,
제9 TFT를 포함하고, 상기 제9 TFT의 게이트는 상기 제2 회로 점에 연결되고, 상기 제9 TFT의 드레인은 상기 게이트 신호 점에 연결되고, 상기 제9 TFT의 소스는 상기 제2 직류 전압에 연결되며,
제10 TFT를 포함하고, 상기 제10 TFT의 게이트는 게이트 신호 점에 연결되고, 상기 제10 TFT의 드레인은 드레인 신호 점에 연결되고, 상기 제10 TFT의 소스는 상기 제1 직류 전압에 연결되며,
제11 TFT를 포함하고, 상기 제11 TFT의 소스는 드레인 신호 점에 연결되고, 상기 제11 TFT의 게이트 및 드레인은 제2 클럭 신호와 연결되며,
제12 TFT를 포함하고, 상기 제12 TFT의 게이트는 상기 드레인 신호 점에 연결되고, 상기 제12 TFT의 드레인은 상기 제2 클럭 신호와 연결되고, 상기 제12 TFT의 소스는 상기 제2 회로 점과 연결되며,
제13 TFT를 포함하고, 상기 제13 TFT의 게이트는 상기 제1 클럭 신호에 연결되고, 상기 제13 TFT의 드레인은 상기 제2 클럭 신호와 연결되고, 상기 제13 TFT의 소스는 상기 제2 회로 점에 연결되며,
제14 TFT를 포함하고, 상기 제14 TFT의 게이트는 상기 제2 회로 점에 연결되고, 상기 제14 TFT의 드레인은 (N) 번째 레벨 시프트 레지스터의 스타트 신호에 연결되고, 상기 제14 TFT의 소스는 상기 제2 직류 전압에 연결되며,
제15 TFT를 포함하고, 상기 제15 TFT의 게이트는 게이트 신호 점에 연결되고, 상기 제15 TFT의 드레인은 상기 제1 회로 점에 연결되고, 상기 제15 TFT의 소스는 상기 제2 회로 점에 연결된다.
동작 중에, 제1 클럭 신호 및 제2 클럭 신호의 주파수는 (N) 레벨 클럭 신호 (CK (N))의 주파수보다 낮고, 제1 클럭 신호에 의해 제1 회로 점을 충전하는 처리와, 제2 클럭 신호에 의해 제2 회로 점을 충전하는 처리가 번갈아 수행된다. 풀업 회로는 제16 TFT를 포함하고, 상기 제16 TFT의 게이트는 게이트 신호 점에 연결되고, 상기 제16 TFT의 드레인은 (N) 레벨 클럭 신호에 연결되고, 상기 제16 TFT의 소스는 제(N) 번째 레벨 스캐닝 라인에 연결된다.
일 실시 예에서, 상기 풀다운 회로는:
제17 TFT 를 포함한다. 상기 제17 TFT의 게이트는 제(N+1) 레벨 시프트 레지스터의 스타트 신호에 연결되고, 상기 제17 TFT의 드레인은 게이트 신호 점에 연결되고, 상기 제17 TFT의 소스는 제2 직류 전압에 연결된다.
일 실시 예에서, 상기 다운 트랜스퍼 회로는:
제18 TFT를 포함한다. 상기 제18 TFT의 게이트는 게이트 신호 점에 연결되고, 상기 제18 TFT의 드레인은 (N) 레벨 클록 신호에 연결되고, 상기 제18 TFT의 소스는 (N) 번째 레벨 시프트 레지스터의 스타트 신호에 연결된다.
일 실시 예에서, 상기 풀업 제어 회로는:
제19 TFT를 포함한다. 상기 제19 TFT의 게이트는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호에 연결되고, 상기 제19 TFT의 드레인은 일정한 전압에 연결되고, 상기 제19 TFT의 소스는 게이트 신호 점에 연결된다.
일 실시 예에서, 상기 풀업 제어 회로는:
제19 TFT를 포함한다. 상기 제19 TFT의 게이트는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호에 연결되고, 상기 제19 TFT의 드레인은 순방향 전압 (forward voltage)에 연결되고, 상기 제19 TFT의 소스는 게이트 신호 점에 연결된다.
일 실시 예에서, 상기 풀다운 회로는:
제17 TFT (T41)를 포함한다. 상기 제17 TFT의 게이트는 (N+1) 레벨 시프트 레지스터의 스타트 신호에 연결되고, 상기 제17 TFT의 드레인은 게이트 신호 점에 연결되고, 상기 제17 박막 트랜지스터의 소스는 역 전압 (backward voltage)에 연결된다.
일 실시 예에서, 상기 (N) 레벨 클럭 신호의 듀티 비 (duty ration)는 50 퍼센트보다 작다.
일 실시 예에서, 상기 제2 직류 전압은 상기 제1 직류 전압보다 작다.
상기 목적을 달성하기 위해, 본 발명은 액정 디스플레이에 적용되는 다른 GOA 회로를 제공한다. GOA 회로는 복수의 캐스케이드 시프트 레지스터 유닛 (a plurality of cascaded shift register units)을 포함하며, (N) 번째 레벨 시프트 레지스터 유닛은 이에 따라 (N) 번째 레벨 스캐닝 라인을 충전하도록 제어된다. (N) 번째 레벨 시프트 레지스터 부는 풀업 회로, 풀다운 회로, 풀다운 유지 회로, 풀업 제어 회로, 다운 트랜스퍼 회로 및 부트스트랩 캐패시터를 포함한다.
풀업 회로, 풀다운 서스테인 회로 및 부트스트랩 캐패시터는 각각 게이트 신호 점 및 N 번째 레벨의 스캐닝 라인과 연결된다.
풀업 제어 회로 및 다운 트랜스퍼 회로는 개별적으로 게이트 신호 점에 연결된다.
풀다운 회로에는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호가 연결된다.
풀업 제어 회로는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호와 연결된다.
풀다운 서스테인 회로는:
제1 TFT를 포함하고, 상기 제1 TFT의 게이트는 제1 회로 점에 연결되고, 상기 제1 TFT의 드레인은 제(N) 레벨의 스캐닝 라인에 연결되고, 상기 제1 TFT의 소스는 제1 직류 전압에 연결되고,
제2 TFT를 포함하고, 상기 제2 TFT의 게이트는 상기 제1 회로 점에 연결되고, 상기 제2 TFT의 드레인은 게이트 신호 점에 연결되고, 상기 제2 TFT의 소스는 제2 직류 전압에 연결되고,
제3 TFT를 포함하고, 상기 제3 TFT의 게이트는 게이트 신호 점에 연결되고, 상기 제3 TFT의 드레인은 소스 신호 점에 연결되고, 상기 제3 TFT의 소스는 제1 직류 전압에 연결되고,
제4 TFT를 포함하고, 상기 제4 TFT의 소스는 소스 신호 점에 연결되고, 상기 제4 TFT의 게이트 및 드레인은 제1 클럭 신호에 연결되고,
제5 TFT를 포함하고, 상기 제5 TFT의 게이트는 소스 신호 점에 연결되고, 상기 제5 TFT의 드레인은 상기 제1 클럭 신호에 연결되고, 상기 제5 TFT의 소스는 상기 제1 회로 점에 연결되고,
제6 TFT를 포함하고, 상기 제6 TFT의 게이트는 제2 클럭 신호에 연결되고, 상기 제6 TFT의 드레인은 제1 클럭 신호에 연결되고, 상기 제6 TFT의 소스는 제1 회로 점에 연결되고,
제7 TFT를 포함하고, 상기 제7 TFT의 게이트는 제1 회로 점에 연결되고, 상기 제7 TFT의 드레인은 (N) 번째 레벨 시프트 레지스터의 스타트 신호에 연결되고, 상기 제7 TFT의 소스는 제2 직류 전압에 연결되고,
제8 TFT를 포함하고, 상기 제8 TFT의 게이트는 제2 회로 점에 연결되고, 상기 제8 TFT의 드레인은 (N) 번째 레벨 스캐닝 라인에 연결되고, 상기 제8 TFT의 소스는 제1 직류 전압에 연결되고,
제9 TFT를 포함하고, 상기 제9 TFT의 게이트는 제2 회로 점에 연결되고, 상기 제9 TFT의 드레인은 게이트 신호 점에 연결되고, 상기 제9 TFT의 소스는 제2 직류 전압에 연결되고,
제10 TFT를 포함하고, 상기 제10 TFT의 게이트는 게이트 신호 점에 연결되고, 상기 제10 TFT의 드레인은 드레인 신호 점에 연결되고, 상기 제10 TFT의 소스는 제1 직류 전압에 연결되고,
제11 TFT를 포함하고, 상기 제11 TFT의 소스는 드레인 신호 점에 연결되고, 상기 제11 TFT의 게이트 및 드레인은 제2 클럭 신호에 연결되고,
제12 TFT를 포함하고, 상기 제12 TFT의 게이트는 드레인 신호 점에 연결되고, 상기 제12 TFT의 드레인은 제2 클럭 신호에 연결되고, 상기 제12 TFT의 소스는 제2 회로 점에 연결되고,
제13 TFT를 포함하고, 상기 제13 TFT의 게이트는 상기 제1 클럭 신호에 연결되고, 상기 제13 TFT의 드레인은 제2 클럭 신호에 연결되고, 상기 제13 TFT의 소스는 상기 제2 회로 점에 연결되고,
제14 TFT를 포함하고, 상기 제14 TFT의 게이트는 상기 제2 회로 점에 연결되고, 상기 제14 TFT의 드레인은 (N) 번째 레벨 시프트 레지스터의 스타트 신호에 연결되고, 상기 제14 TFT의 소스는 제2 직류 전압에 연결되고,
제15 TFT를 포함하고, 상기 제15 TFT의 게이트는 게이트 신호 점에 연결되고, 상기 제15 TFT의 드레인은 제1 회로 점에 연결되고, 상기 제15 TFT의 소스는 제2 회로 점에 연결된다.
작동 중에, 제1 클럭 신호 및 제2 클럭 신호의 주파수는 (N) 레벨 클럭 신호 (CK (N))의 주파수보다 낮고, 제1 클럭 신호에 의해 제1 회로 점을 충전하는 처리와 제2 클럭 신호에 의해 제2 회로 점을 충전하는 처리가 번갈아 수행된다.
상기 풀업 회로는:
제16 TFT를 포함한다. 상기 제16 TFT의 게이트는 게이트 신호 점에 연결되고, 상기 제16 TFT의 드레인은 (N) 레벨의 클럭 신호에 연결되고, 상기 제16 TFT의 소스는 (N) 레벨 스캐닝 라인에 연결된다.
상기 풀다운 회로는:
제17 TFT를 포함하고, 상기 제17 TFT의 게이트는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호에 연결되고, 상기 제17 TFT의 드레인은 게이트 신호 점에 연결되고, 상기 제17 TFT의 소스는 제2 직류 전압에 연결된다.
일 실시 예에서, 상기 다운 트랜스퍼 회로는:
제18 TFT를 포함하고, 상기 제18 TFT의 게이트는 게이트 신호 점에 연결되고, 상기 제18 TFT의 드레인은 (N) 레벨 클럭 신호에 연결되고, 상기 제18 TFT의 소스는 (N) 번째 레벨 시프트 레지스터의 스타트 신호에 연결된다.
일 실시 예에서, 상기 풀업 제어 회로는:
제19 TFT를 포함하고, 상기 제19 TFT의 게이트는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호에 연결되고, 상기 제19 TFT의 드레인은 일정한 전압으로 연결되고, 상기 제19 TFT의 소스는 게이트 신호 점에 연결된다.
일 실시 예에서, 상기 풀업 제어 회로는:
제19 TFT를 포함하고, 상기 제19 TFT의 게이트는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호에 연결되고, 상기 제19 TFT의 드레인은 순방향 전압에 연결되고, 상기 제19 TFT의 소스는 게이트 신호 점에 연결된다.
일 실시 예에서, 상기 풀다운 회로는:
제17 TFT (T41)를 포함하고, 상기 제17 TFT의 게이트는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호에 연결되고, 상기 제17 TFT의 드레인은 게이트 신호 점에 연결되고, 상기 제17 박막 트랜지스터의 소스는 역 전압으로 연결된다.
일 실시 예에서, (N) 레벨 클럭 신호의 듀티 비는 50 퍼센트 미만이다.
일 실시 예에서, 제2 직류 전압은 제1 직류 전압보다 작다.
따라서, 본 발명은 또한 표시 장치를 제공한다. 표시 장치는 앞서 언급 된 액정 디스플레이에 적용된 GOA 회로를 포함한다.
상기 기술 제안에 의하면, 유익한 효과는 다음과 같다:
다운 트랜스퍼 (Down Transfer)의 기능을 달성하기 위해 스캐닝 라인 G (N)을 정전압 VDD로 대체하고, 정전압을 정합하도록 다운 트랜스퍼 모듈을 추가로 배치함으로써, 단계적 신호의 전달 목적이 달성된다. 스캐닝 라인 (G (N))은 스캐닝 라인의 구동만을 담당하기 때문에, 스캐닝 라인 (G (N))의 로딩 및 배선과 관련된 위험이 감소되고, 동작시의 게이트 신호 점 (Q (N))의 충전 용량이 보강되고, VDD의 전위를 조정함으로써 게이트 신호 점 Q (N)의 전위가 보강된다. 포지티브 방향 스캐닝 (positive direction scanning) 및 반대 방향 스캐닝 (opposite direction scanning)은 2 개의 신호 VF, VR에 의해 달성된다; 그에 따라 GOA 회로의 포지티브 및 반대 방향 스캐닝 (positive and opposite directions scanning)이 달성된다.
도 1은 종래의 GOA 회로의 회로 다이어그램이다.
도 2는 본 발명의 제1 실시 예에 따른 GOA 회로의 회로 다이어그램이다.
도 3은 도 2의 실제동작 동안 GOA 회로의 키 노드 (key node)의 펄스 다이어그램이다.
도 4는 본 발명의 제2 실시 예의 GOA 회로의 회로 다이어그램이다.
도 5는 도 4의 순방향 스캐닝 동작 (forward-scanning operation) 동안 GOA 회로의 키 노드의 펄스 다이어그램이다.
도 6은 도 5의 역방향 스캐닝 동작 (backward-scanning operation) 동안 GOA 회로의 키 노드의 펄스 다이어그램이다.
첨부된 도면을 참조하여 각 실시 예에 대한 다음의 설명은 본 발명에서 수행될 수 있는 특정 실시 예를 예시하기 위해 사용된다. "상부", "하부", "전방", "후방", "좌측", "우측", "내부", "외부", "측면" 등과 같은 본 발명에서 언급된 방향성 용어는 첨부된 도면의 방향과 관련하여서만 사용된다. 따라서, 사용된 방향성 용어는 본 발명을 예시하기 위한 것이지, 본 발명을 제한하는 것은 아니다. 도면에서 유사한 구조를 갖는 유닛에는 동일한 라벨이 표시된다.
또한, 도 2는 본 발명의 제1 실시 예의 GOA 회로의 회로도이다. 제1 실시 예에서, GOA 회로는 복수의 캐스케이드 시프트 레지스터 유닛을 포함하고, (N) 번째 레벨 시프트 레지스터 유닛은 그에 따라 (N) 번째 레벨 스캐닝 라인 G (N)을 충전하도록 제어된다. (N) 번째 레벨 시프트 레지스터 유닛은 풀업 회로 (pull-up circuit) 200, 풀다운 회로 (pull-down circuit) 400, 풀다운 서스테인 회로 (pull-down sustain circuit) 600, 풀업 제어 회로 (pull-up control circuit) 100, 다운 트랜스퍼 회로 (down transfer circuit) 300 및 부트스트랩 캐패시터 (bootstrap capacitor) Cb를 포함한다. 풀업 회로 200, 풀다운 서스테인 회로 600 및 부트스트랩 캐패시터 Cb는 각각 게이트 신호 점 Q (N) 및 N 레벨 스캐닝 라인 G (N)에 연결된다(접속된다). 풀업 제어 회로 100 및 다운 트랜스퍼 회로 300는 게이트 신호 점 Q (N)과 개별적으로 연결된다. 풀다운 회로 400에는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호 ST (N+1)가 연결된다(접속된다). 풀업 제어 회로 100는 (N-1) 번째 레벨 시프트 레지스터의 시작 신호 ST (N-1)에 연결된다(접속된다).
풀다운 서스테인 회로 600는:
제1 박막 트랜지스터 (TFT) T32는, 제1 회로 점 P (N)에 연결된 게이트, (N) 번째 레벨 스캐닝 라인 G (N)에 연결된 드레인 및 제1 직류 전압 (VSS1)에 연결된 소스를 포함한다.
제2 TFT T42는 제1 회로 점 P (N)에 연결된 게이트, 게이트 신호 점 Q (N)에 연결된 드레인 및 제2 직류 전압 VSS2에 연결된 소스를 포함한다.
제3 TFT T52는 게이트 신호 점 Q (N)에 연결된 게이트, 소스 신호 점 S (N)에 연결된 드레인 및 제1 직류 전압 VSS1에 연결된 소스를 포함한다.
제4 TFT T51는 소스 신호 점 S (N)에 연결된 소스와, 제1 클럭 신호 LC1에 연결된 게이트 및 드레인을 포함한다.
제5 TFT T53를 포함한다. 제5 TFT T53의 게이트는 소스 신호 점 S (N)에 연결되고, 제5 TFT T53의 드레인은 제1 클럭 신호 LC1에 연결되고, 제5 TFT T53의 소스는 제1 회로 점 P (N)에 연결된다.
제6 TFT T54를 포함한다. 제6 TFT T54의 게이트에는 제2 클럭 신호 LC2가 연결되고, 제6 TFT T54의 드레인은 제1 클럭 신호 LC1에 연결되고, 제6 TFT T54의 소스는 제1 회로 점 P (N)에 연결된다.
제7 TFT T72를 포함한다. 제7 TFT T72의 게이트는 제1 회로 점 P (N)에 연결되고, 제7 TFT T72의 드레인은 (N) 번째 레벨 시프트 레지스터의 스타트 신호 ST (N)에 연결되고, 제7 TFT T72의 소스는 제2 직류 전압 VSS2에 연결된다.
제8 TFT T33를 포함한다. 제8 TFT T33의 게이트는 제2 회로 점 K (N)에 연결되고, 제8 TFT T33의 드레인은 (N) 번째 레벨 스캐닝 라인 G (N)에 연결되고, 제8 TFT T33의 소스는 제1 직류 전압 VSS1에 연결된다.
제9 TFT T43는 제2 회로 점 K (N)에 연결된 게이트, 게이트 신호 점 Q (N)에 연결된 드레인 및 제2 직류 전압 VSS2에 연결된 소스를 포함한다.
제10 TFT T62는 게이트 신호 점 Q (N)에 연결된 게이트, 드레인 신호 점 T (N)에 연결된 드레인 및 제1 직류 전압 VSS1에 연결된 소스를 포함한다.
제11 TFT T61는 드레인 신호 점 T (N)에 연결된 소스, 제2 클럭 신호 LC2에 연결된 게이트 및 드레인을 포함한다.
제12 TFT T63는 드레인 신호 점 T (N)에 연결된 게이트, 제2 클럭 신호 LC2에 연결된 드레인 및 제2 회로 점 K (N)에 연결된 소스를 포함한다.
제13 TFT T64는 제1 클럭 신호 LC1에 연결된 게이트, 제2 클럭 신호 LC2에 연결된 드레인 및 제2 회로 점 K (N)에 연결된 소스를 포함한다.
제14 TFT T73는 제2 회로 점 K (N)에 연결된 게이트, (N) 번째 레벨 시프트 레지스터의 스타트 신호 ST (N)에 연결된 드레인 및 제2 직류 전류 전압 VSS2에 연결된 소스를 포함한다.
제15 TFT T55를 포함한다. 제15 TFT T55의 게이트는 게이트 신호 점 Q (N)에 연결되고, 제15 TFT T55의 드레인은 제1 회로 점 P (N)에 연결되고, 제15 TFT T55의 소스는 제2 회로 점 K (N)에 연결된다.
동작 중에, 제1 클럭 신호 LC1 및 제2 클럭 신호 LC2의 주파수는 (N) 레벨 클럭 신호 CK (N)의 주파수보다 낮다. 제1 클럭 신호 LC1에 의해 제1 회로 점 P (N)을 충전하는 과정과 제2 클럭 신호 LC2에 의해 제2 회로 점 K (N)을 충전하는 과정이 교대로 수행된다.
실제로, 풀업 회로 200는 제16 TFT T21를 포함한다. 제16 TFT T21의 게이트는 게이트 신호 점 Q (N)에 연결되고, 제16 TFT T21의 드레인은 (N) 레벨 클록 신호 CK (N)에 연결되고, 제16 TFT T21의 소스는 (N) 레벨 스캐닝 라인 G (N)에 연결된다.
풀다운 회로 400는 제17 TFT T41를 포함한다. 제17 TFT T41의 게이트는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호 ST (N + 1)에 연결되고, 제17 TFT T41의 드레인은 게이트 신호 점 Q (N)에 연결되고, 제17 TFT T41의 소스는 제2 직류 전압 VSS2에 연결된다.
다운 트랜스퍼 회로 300는 제18 TFT T22를 포함한다. 제18 TFT T22의 게이트는 게이트 신호 점 Q (N)에 연결되고, 제18 TFT T22의 드레인은 (N) 레벨 클록 신호 CK (N)에 연결되고, 제18 TFT T22의 소스는 (N) 번째 레벨 시프트 레지스터의 스타트 신호 ST (N)에 연결된다.
풀업 제어 회로 100는 제19 TFT T11를 포함한다. 제19 TFT T11의 게이트는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호 ST (N-1)에 연결되고, 제19 박막 트랜지스터 T11의 드레인은 일정 전압 VDD으로 연결되고, 제19 TFT T11의 소스는 게이트 신호 점 Q (N)에 연결된다.
제1 실시 예에서는, 다운 트랜스퍼 (하향 전송)의 기능을 달성하기 위해 스캐닝 라인G (N)을 정전압 VDD로 대체하고, 다운 트랜스퍼 모듈이 정전압에 부합하도록 추가로 배치됨으로써 순차 신호의 전달 목적이 달성된다. 스캐닝 라인 G (N)은 스캐닝 라인의 구동만을 담당하기 때문에, 스캐닝 라인 G (N)의 부하 및 배선에 따르는 위험이 감소하고, 게이트 신호 점 Q (N) 동작은 강화되고, VDD의 전위를 조정함으로써 게이트 신호 점 Q (N)의 전위가 보강된다.
또한, 도 3은 도 2의 실제동작 동안 GOA 회로의 임계 노드의 파형을 도시한다. XCK는 (N) 번째 레벨 쉬프트 레지스터 유닛에 인접한 클럭 신호를 나타내며, XCK는 (N+1) 번째 클럭 신호 CK (N + 1)를 나타낸다.
게이트 신호 점 Q (N)의 파형을 볼록하게 하기 위하여, (N) 번째 레벨 클록 신호 CK (N)와 (N+1) 번째 레벨 클록 신호 CK (N+1)의 듀티 비는 50 % 보다 작아야 한다; 제16 TFT T21는 (N) 번째 레벨 스캐닝 라인 G (N)을 풀다운하기 위해 사용된다.
정전압 VDD는 클럭 신호 CK, XCK와 동일하게 높은 전위로 설정된다. 게이트 신호 점 Q (N)의 저장 용량 (storing capacity)은 정전압 VDD의 전위를 적절하게 상승시킴으로써 상승될 수있다.
제1 직류 전압 VSS1 및 제2 직류 전압 VSS2는 모두 구동 회로의 저 전위를 공급하기 위해 일정한 음의 전위 (constant-negative potential)로 설정된다. 일반적으로, 제1 직류 전압 VSS1은 제2 직류 전압 VSS2보다 낮다.
또한, 도 4는 본 발명의 제2 실시 예의 GOA 회로의 회로도이다. 제2 실시 예에서는, 제1 실시 예의 정전압 VDD는 순방향 전압 (forward voltage) VF으로 대체되고, 제17 TFT T41의 소스에는 역 전압 (backward voltage) (VR)이 연결된다. 제2 실시 예에서는, 순방향 전압 VF 및 역방향 전압 VR에 의해 순방향 스캐닝 동작 (forward-scanning operation) 및 역방향 스캐닝 동작 (backward-scanning operation)이 수행된다.
순방향 전압 VF이 고 전위이고 역방향 전압 VR이 저 전위인 동안, 회로는 순방향 스캐닝 동작을 진행한다. 풀업 제어 회로 100는 여전히 풀업 제어 회로 100의 기능을 수행하지만, 풀다운 회로 400는 여전히 풀다운 회로 400의 기능을 수행하여 게이트 신호 점 Q (N)의 전위를 낮춘다. 동작 이론은 제1 실시 예와 유사하다.
순방향 전압 VF이 저 전위이고, 역방향 전압 VR이 고 전위인 동안, 회로는 역방향 스캐닝 동작을 진행한다. 풀다운 회로 400는 풀업 제어 회로 100의 기능을 수행하며, 풀업 제어 회로 100는 풀다운 회로 400의 기능을 수행하여 게이트 신호 점 Q (N)의 전위를 낮춘다; 바꾸어 말하면, 역방향 스캐닝 동작 동안, 풀업 제어 회로 100 및 풀다운 회로 400는 순방향 스캐닝 동작과 다른 기능을 수행한다.
이상에서 전술한 바와 같이, 순방향 전압 VF 및 역방향 전압 VR을 제어함으로써, 회로의 순방향 스캐닝 동작 및 역방향 스캐닝 동작이 달성된다.
또한, 도 5는 도 4의 순방향 스캐닝 동작 동안 GOA 회로의 키 노드 (key nodes)의 파형을 도시한다. 순방향 스캐닝 동작 동안, 순방향 전압 VF은 고전 위이고 역방향 전압 VR은 저 전위이다. 다른 신호는 제1 실시 예와 동일하다.
게이트 신호 점 Q (N)의 파형을 볼록하게 하기 위해서, (N) 레벨 클럭 신호 CK (N)와 (N+1) 레벨 클럭 신호 CK (N+1)의 듀티 비는 50 % 보다 낮아야 한다. 제16 TFT T21는 (N) 레벨 스캐닝 라인 G (N)을 풀다운하기 위해 사용된다.
게이트 신호 점 Q (N)의 전위는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호 ST (N-1)에 의해 1 단 상승한다.
또한, 도 6은 도 5의 역방향 스캐닝 동작 동안의 GOA 회로의 키 노드의 펄스도이다. 역방향 스캐닝 동작 동안, 순방향 전압 VF은 저 전위이고, 역방향 전압 VR은 고전 위이다. 다른 신호는 제1 실시 예와 동일하다.
게이트 신호 점 (Q (N))의 파형을 볼록하게 하기 위해서, (N) 레벨 클럭 신호 CK (N)와 (N+1) 레벨 클럭 신호 CK (N + 1)의 듀티 비는 50 % 보다 낮아야 한다. 제16 TFT T21는 (N) 레벨 스캐닝 라인 G (N)을 풀다운 하기 위해 사용된다.
게이트 신호 점 Q (N)의 전위는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호 ST (N+1)에 의해 1 단 상승한다.
순방향 스캐닝 및 역방향 스캐닝 동작을 수행하기 위해 전압 VF, VR을 사용함으로써, GOA 회로의 순방향 스캐닝 및 역방향 스캐닝의 기능이 달성된다.
본 발명은 바람직한 실시 예들로서 개시되었지만, 상기 바람직한 실시 예들은 본 발명을 제한하려는 것이 아니다. 본 발명의 사상 및 범위를 벗어나지 않고, 당업자는 본 발명에 대해 다양한 종류들의 변경 및 변형을 행할 수 있다. 따라서, 본 발명의 청구항들의 범위는 정의되어야 한다.

Claims (18)

  1. 액정 디스플레이에 적용되는 GOA (Gate Driver on Array) 회로에 있어서,
    상기 GOA 회로는 복수의 캐스케이드 시프트 레지스터 유닛 (a plurality of cascaded shift register units)을 포함하고, (N) 번째 레벨 시프트 레지스터 유닛은 (N) 번째 레벨 스캐닝 라인 (G(N))을 충전하도록 제어되고, 상기 (N) 번째 레벨 시프트 레지스터 유닛은 풀업 회로 (200), 풀다운 회로 (400), 풀다운 서스테인 회로 (pull-down sustain circuit, 600), 풀업 제어 회로 (100), 다운 트랜스퍼 회로 (down transfer circuit, 300) 및 부트스트랩 캐패시터 (bootstrap capacitor, Cb)를 포함하고;
    상기 풀업 회로 (200), 상기 풀다운 서스테인 회로 (600) 및 상기 부트스트랩 캐패시터 (Cb)는 게이트 신호 점 (Q (N)) 및 상기 (N) 번째 레벨 스캐닝 라인 (G (N))에 개별적으로 연결되고;
    상기 풀업 제어 회로 (100) 및 다운 트랜스퍼 회로 (300)는 상기 게이트 신호 점 (Q (N))에 개별적으로 연결되고;
    상기 풀다운 회로 (400)는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N+1))와 연결되며;
    상기 풀업 제어 회로 (100)는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N-1))과 연결되고;
    상기 풀다운 서스테인 회로 (600)는:
    게이트는 제1 회로 점 (P(N))에 연결되고, 드레인은 상기 (N) 번째 레벨 스캐닝 라인 (G (N))에 연결되고, 소스는 제1 직류 전압 (VSS1)에 연결되는 제1 TFT (Thin Film Transistor) (T32);
    게이트는 상기 제1 회로 점 (P(N))에 연결되고, 드레인은 상기 게이트 신호 점 (Q(N))에 연결되고, 소스는 제2 직류 전압 (VSS2)에 연결되는 제2 TFT (T42);
    게이트는 상기 게이트 신호 점 (Q(N))에 연결되고, 드레인은 소스 신호 점 (S(N))에 연결되고, 소스는 상기 제1 직류 전압 (VSS1)에 연결되는 제3 TFT (T52);
    소스는 상기 소스 신호 점 (S(N))에 연결되고, 게이트 및 드레인은 제1 클럭 신호 (LC1)에 연결되는 제4 TFT (T51);
    게이트는 상기 소스 신호 점 (S(N))에 연결되고, 드레인은 상기 제1 클럭 신호 (LC1)에 연결되고, 소스는 상기 제1 회로 점 (P(N))에 연결되는 제5 TFT (T53);
    게이트는 제2 클럭 신호 (LC2)에 연결되고, 드레인은 상기 제1 클럭 신호 (LC1)에 연결되고, 소스는 상기 제1 회로 점 (P(N))에 연결되는 제6 TFT (T54);
    게이트는 상기 제1 회로 점 (P(N))에 연결되고, 드레인은 (N) 번째 레벨 시프트 레지스터의 스타트 신호 (ST(N))에 연결되고, 소스는 상기 제2 직류 전압 (VSS2)에 연결되는 제7 TFT (T72);
    게이트는 제2 회로 점 (K(N))에 연결되고, 드레인은 상기 (N) 번째 레벨 스캐닝 라인 (G(N))에 연결되고, 소스는 제1직류 전압 (VSS1)에 연결되는 제8 TFT (T33);
    게이트는 상기 제2 회로 점 (K(N))에 연결되고, 드레인은 상기 게이트 신호 점 (Q(N))에 연결되고, 소스는 상기 제2 직류 전압 (VSS2)에 연결되는 제9 TFT (T43);
    게이트는 상기 게이트 신호 점 (Q(N))에 연결되고, 드레인은 드레인 신호 점 (T(N))에 연결되고, 소스는 상기 제1 직류 전압 (VSS1)에 연결되는 제10 TFT (T62);
    소스는 상기 드레인 신호 점 (T(N))에 연결되고, 게이트 및 드레인은 상기 제2 클럭 신호 (LC2)에 연결되는 제11 TFT (T61);
    게이트는 상기 드레인 신호 점 (T(N))에 연결되고, 드레인은 상기 제2 클럭 신호 (LC2)에 연결되고, 소스는 상기 제2 회로 점 (K(N))에 연결되는 제12 TFT (T63);
    게이트는 상기 제1 클럭 신호 (LC1)에 연결되고, 드레인은 상기 제2 클럭 신호 (LC2)와 연결되고, 소스는 상기 제2 회로 점 (K(N))에 연결되는 제13 TFT (T64);
    게이트는 상기 제2 회로 점 (K(N))에 연결되고, 드레인은 (N) 번째 레벨 시프트 레지스터의 상기 스타트 신호 (ST(N))와 연결되고, 소스는 상기 제2 직류 전압 (VSS2)와 연결되는 제14 TFT (T73); 및
    게이트는 상기 게이트 신호 점 (Q(N))과 연결되고, 드레인은 상기 제1 회로 점 (P(N))과 연결되고, 소스는 상기 제2 회로 점 (K(N))과 연결되는 제15 TFT (T55)를 포함하고,
    동작 중에, 상기 제1 클럭 신호 (LC1) 및 상기 제2 클럭 신호 (LC2)의 주파수는 (N) 레벨 클럭 신호 (CK (N))의 주파수보다 낮고, 상기 제1 클럭 신호 (LC1)에 의해 상기 제1 회로 점 (P(N))을 충전하는 처리와, 상기 제2 클럭 신호 (LC2)에 의해 상기 제2 회로 점 (K(N))을 충전하는 처리는 번갈아 수행되고, 상기 풀업 회로 (200)는 제16 TFT (T21)를 포함하고, 상기 제16 TFT (T21)의 게이트는 게이트 신호 점 (Q(N))에 연결되고, 상기 제16 TFT(T21)의 드레인은 (N) 레벨 클럭 신호 (CK(N))에 연결되고, 상기 제16 TFT (T21)의 소스는 제(N) 번째 레벨 스캐닝 라인 (G(N))에 연결되는 GOA 회로.
  2. 제1항에 있어서,
    상기 풀다운 회로 (400)는,
    제17 TFT (T41)를 포함하고, 상기 제17 TFT (T41)의 게이트는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST(N+1))와 연결되고, 상기 제17 TFT (T41)의 드레인은 상기 게이트 신호 점 (Q(N))에 연결되고, 상기 제17 TFT (T41)의 소스는 상기 제2 직류 전압 (VSS2)에 연결되는 GOA 회로.
  3. 제1항에 있어서,
    상기 다운 트랜스퍼 회로 (300)은,
    제18 TFT (T22)를 포함하고, 상기 제18 TFT (T22)의 게이트는 상기 게이트 신호 점 (Q(N))과 연결되고, 상기 제18 TFT (T22)의 드레인은 상기 (N) 레벨 클럭 신호 (CK(N))와 연결되고, 상기 제18 TFT (T22)의 소스는 (N) 번째 레벨 시프트 레지스터의 스타트 신호 (ST(N))와 연결되는 GOA 회로.
  4. 제1항에 있어서,
    상기 풀업 제어 회로 (100)는,
    제19 TFT (T11)를 포함하고, 상기 제19 TFT (T11)의 게이트는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N-1))에 연결되고, 상기 제19 TFT (T11)의 드레인은 일정 전압 (VDD)에 연결되고, 상기 제19 TFT (T11)의 소스는 상기 게이트 신호 점 (Q (N))과 연결되는 GOA 회로.
  5. 제1항에 있어서,
    상기 풀업 제어 회로 (100)는,
    제19 TFT (T11)를 포함하고, 상기 제19 TFT (T11)의 게이트는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N-1))에 연결되고, 상기 제19 TFT (T11)의 드레인은 순방향 전압 (VF)에 연결되고, 상기 제19 TFT (T11)의 소스는 게이트 신호 점 (Q (N))과 연결되는 GOA 회로.
  6. 제5항에 있어서,
    상기 풀다운 회로 (400)는,
    제17 TFT (T41)를 포함하고, 상기 제17 TFT (T41)의 게이트는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N+1))에 연결되고, 상기 제17 TFT (T41)의 드레인은 상기 게이트 신호 점 (Q (N))에 연결되고, 상기 제17 TFT (T41)의 소스는 역방향 전압 (VR)에 연결되는 GOA 회로.
  7. 제1항에 있어서,
    상기 (N) 레벨 클럭 신호 (CK (N))의 듀티 비 (duty ration)는 50 % 미만인 GOA 회로.
  8. 제1항에 있어서,
    상기 제2 직류 전압 (VSS2)은 상기 제1 직류 전압 (VSS1)보다 낮은 GOA 회로.
  9. 액정 디스플레이에 적용되는 GOA (Gate Driver on Array) 회로에 있어서,
    상기 GOA 회로는 복수의 캐스케이드 시프트 레지스터 유닛 (a plurality of cascaded shift register units)을 포함하고, (N) 번째 레벨 시프트 레지스터 유닛은 (N) 번째 레벨 스캐닝 라인 (G(N))을 충전하도록 제어되고, 상기 (N) 번째 레벨 시프트 레지스터 유닛은 풀업 회로 (200), 풀다운 회로 (400), 풀다운 서스테인 회로 (pull-down sustain circuit, 600), 풀업 제어 회로 (100), 다운 트랜스퍼 회로 (down transfer circuit, 300) 및 부트스트랩 캐패시터 (bootstrap capacitor, Cb)를 포함하고;
    상기 풀업 회로 (200), 상기 풀다운 서스테인 회로 (600) 및 상기 부트스트랩 캐패시터 (Cb)는 게이트 신호 점 (Q (N)) 및 상기 (N) 번째 레벨 스캐닝 라인 (G (N))에 개별적으로 연결되고;
    상기 풀업 제어 회로 (100) 및 다운 트랜스퍼 회로 (300)는 상기 게이트 신호 점 (Q (N))에 개별적으로 연결되고;
    상기 풀다운 회로 (400)는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N+1))와 연결되며;
    상기 풀업 제어 회로 (100)는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N-1))과 연결되고;
    상기 풀다운 서스테인 회로 (600)는:
    게이트는 제1 회로 점 (P(N))에 연결되고, 드레인은 상기 (N) 번째 레벨 스캐닝 라인 (G (N))에 연결되고, 소스는 제1 직류 전압 (VSS1)에 연결되는 제1 TFT (Thin Film Transistor) (T32);
    게이트는 상기 제1 회로 점 (P(N))에 연결되고, 드레인은 상기 게이트 신호 점 (Q(N))에 연결되고, 소스는 제2 직류 전압 (VSS2)에 연결되는 제2 TFT (T42);
    게이트는 상기 게이트 신호 점 (Q(N))에 연결되고, 드레인은 소스 신호 점 (S(N))에 연결되고, 소스는 상기 제1 직류 전압 (VSS1)에 연결되는 제3 TFT (T52);
    소스는 상기 소스 신호 점 (S(N))에 연결되고, 게이트 및 드레인은 제1 클럭 신호 (LC1)에 연결되는 제4 TFT (T51);
    게이트는 상기 소스 신호 점 (S(N))에 연결되고, 드레인은 상기 제1 클럭 신호 (LC1)에 연결되고, 소스는 상기 제1 회로 점 (P(N))에 연결되는 제5 TFT (T53);
    게이트는 제2 클럭 신호 (LC2)에 연결되고, 드레인은 상기 제1 클럭 신호 (LC1)에 연결되고, 소스는 상기 제1 회로 점 (P(N))에 연결되는 제6 TFT (T54);
    게이트는 상기 제1 회로 점 (P(N))에 연결되고, 드레인은 (N) 번째 레벨 시프트 레지스터의 스타트 신호 (ST(N))에 연결되고, 소스는 상기 제2 직류 전압 (VSS2)에 연결되는 제7 TFT (T72);
    게이트는 제2 회로 점 (K(N))에 연결되고, 드레인은 상기 (N) 번째 레벨 스캐닝 라인 (G(N))에 연결되고, 소스는 제1직류 전압 (VSS1)에 연결되는 제8 TFT (T33);
    게이트는 상기 제2 회로 점 (K(N))에 연결되고, 드레인은 상기 게이트 신호 점 (Q(N))에 연결되고, 소스는 상기 제2 직류 전압 (VSS2)에 연결되는 제9 TFT (T43);
    게이트는 상기 게이트 신호 점 (Q(N))에 연결되고, 드레인은 드레인 신호 점 (T(N))에 연결되고, 소스는 상기 제1 직류 전압 (VSS1)에 연결되는 제10 TFT (T62);
    소스는 상기 드레인 신호 점 (T(N))에 연결되고, 게이트 및 드레인은 상기 제2 클럭 신호 (LC2)에 연결되는 제11 TFT (T61);
    게이트는 상기 드레인 신호 점 (T(N))에 연결되고, 드레인은 상기 제2 클럭 신호 (LC2)에 연결되고, 소스는 상기 제2 회로 점 (K(N))에 연결되는 제12 TFT (T63);
    게이트는 상기 제1 클럭 신호 (LC1)에 연결되고, 드레인은 상기 제2 클럭 신호 (LC2)와 연결되고, 소스는 상기 제2 회로 점 (K(N))에 연결되는 제13 TFT (T64);
    게이트는 상기 제2 회로 점 (K(N))에 연결되고, 드레인은 (N) 번째 레벨 시프트 레지스터의 상기 스타트 신호 (ST(N))와 연결되고, 소스는 상기 제2 직류 전압 (VSS2)와 연결되는 제14 TFT (T73); 및
    게이트는 상기 게이트 신호 점 (Q(N))과 연결되고, 드레인은 상기 제1 회로 점 (P(N))과 연결되고, 소스는 상기 제2 회로 점 (K(N))과 연결되는 제15 TFT (T55)를 포함하고,
    동작 중에, 상기 제1 클럭 신호 (LC1) 및 상기 제2 클럭 신호 (LC2)의 주파수는 (N) 레벨 클럭 신호 (CK (N))의 주파수보다 낮고, 상기 제1 클럭 신호 (LC1)에 의해 상기 제1 회로 점 (P(N))을 충전하는 처리와, 상기 제2 클럭 신호 (LC2)에 의해 상기 제2 회로 점 (K(N))을 충전하는 처리는 번갈아 수행되는 GOA 회로.
  10. 삭제
  11. 제9항에 있어서,
    상기 풀다운 회로 (400)는,
    제17 TFT (T41)를 포함하고, 상기 제17 TFT (T41)의 게이트는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N+1))에 연결되고, 상기 제17 TFT (T41)의 드레인은 상기 게이트 신호 점 (Q (N))에 연결되고, 상기 제17 TFT (T41)의 소스는 상기 제2 직류 전압 (VSS2)에 연결되는 GOA 회로.
  12. 제9항에 있어서,
    상기 다운 트랜스퍼 회로 (300)는,
    제18 TFT (T22)를 포함하고, 상기 제18 TFT (T22)의 게이트는 상기 게이트 신호 점 (Q (N))에 연결되고, 상기 제18 TFT (T22)의 드레인은 상기 (N) 레벨 클럭 신호 (CK (N))와 연결되고, 상기 제18 TFT (T22)의 소스는 (N) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N))에 연결되는 GOA 회로.
  13. 제9항에 있어서,
    상기 풀업 제어 회로 (100)는,
    제19 TFT (T11)를 포함하고, 상기 제19 TFT (T11)의 게이트는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N-1))에 연결되고, 상기 제19 TFT (T11)의 드레인은 일정 전압 (VDD)으로 연결되고, 제19 TFT (T11)의 소스는 상기 게이트 신호 점 (Q (N))과 연결되는 GOA 회로.
  14. 제9항에 있어서,
    상기 풀업 제어 회로 (100)는,
    제19 TFT (T11)를 포함하고, 상기 제19 TFT (T11)의 게이트는 (N-1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N-1))에 연결되고, 상기 제19 TFT (T11)의 드레인은 순방향 전압 (VF)에 연결되고, 상기 제19 TFT (T11)의 소스는 상기 게이트 신호 점 (Q (N))과 연결되는 GOA 회로.
  15. 제14항에 있어서,
    상기 풀다운 회로 (400)는,
    제17 TFT (T41)를 포함하고, 상기 제17 TFT (T41)의 게이트는 (N+1) 번째 레벨 시프트 레지스터의 스타트 신호 (ST (N+1))에 연결되고, 상기 제17 TFT (T41)의 드레인은 상기 게이트 신호 점 (Q (N))에 연결되고, 상기 제17 TFT (T41)의 소스에는 역방향 전압 (VR)이 연결되는 GOA 회로.
  16. 제9항에 있어서,
    상기 (N) 레벨 클럭 신호 (CK (N))의 듀티 비 (duty ration)는 50 % 미만인 GOA 회로.
  17. 제9항에 있어서,
    상기 제2 직류 전압 (VSS2)은 상기 제1 직류 전압 (VSS1)보다 낮은 GOA 회로.
  18. 청구항 1에 기재된 액정 디스플레이에 적용된 GOA 회로를 포함하는 표시 장치.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409058B (zh) * 2014-11-14 2017-02-22 深圳市华星光电技术有限公司 一种扫描驱动电路
CN104505036B (zh) * 2014-12-19 2017-04-12 深圳市华星光电技术有限公司 一种栅极驱动电路
CN104766575B (zh) * 2015-04-07 2017-10-17 深圳市华星光电技术有限公司 一种goa电路及液晶显示器
CN104766576B (zh) * 2015-04-07 2017-06-27 深圳市华星光电技术有限公司 基于p型薄膜晶体管的goa电路
CN104766584B (zh) * 2015-04-27 2017-03-01 深圳市华星光电技术有限公司 具有正反向扫描功能的goa电路
CN104882107B (zh) 2015-06-03 2017-05-31 深圳市华星光电技术有限公司 栅极驱动电路
CN106297624B (zh) * 2015-06-11 2020-03-17 南京瀚宇彩欣科技有限责任公司 移位寄存器和显示装置
CN105047155B (zh) * 2015-08-17 2017-07-07 深圳市华星光电技术有限公司 液晶显示装置及其goa扫描电路
CN105427824B (zh) * 2016-01-05 2016-11-30 京东方科技集团股份有限公司 具有漏电补偿模块的goa电路、阵列基板和显示面板
CN105575315B (zh) * 2016-02-26 2018-01-23 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极扫描电路和显示装置
CN105761699B (zh) * 2016-05-18 2018-07-27 武汉华星光电技术有限公司 一种goa电路及液晶显示器
CN105869593B (zh) * 2016-06-01 2018-03-13 深圳市华星光电技术有限公司 一种显示面板及其栅极驱动电路
CN106205539A (zh) * 2016-08-31 2016-12-07 深圳市华星光电技术有限公司 一种双向扫描的栅极驱动电路、液晶显示面板
CN106297704B (zh) * 2016-08-31 2019-06-11 深圳市华星光电技术有限公司 一种栅极驱动电路
CN106157914B (zh) * 2016-08-31 2019-05-03 深圳市华星光电技术有限公司 一种栅极驱动电路
CN106571123B (zh) * 2016-10-18 2018-05-29 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示装置
CN106297719B (zh) * 2016-10-18 2018-04-20 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示装置
CN106448592B (zh) * 2016-10-18 2018-11-02 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示装置
CN106448599B (zh) * 2016-10-25 2019-11-19 南京华东电子信息科技股份有限公司 正反向扫描栅极驱动电路
CN106409261B (zh) * 2016-11-29 2020-09-04 武汉华星光电技术有限公司 一种goa驱动电路
CN106373541B (zh) * 2016-12-06 2019-02-01 南京华东电子信息科技股份有限公司 具有正反向扫描功能的栅极驱动电路
CN106486078B (zh) 2016-12-30 2019-05-03 深圳市华星光电技术有限公司 一种扫描驱动电路、驱动电路及显示装置
CN106710503B (zh) * 2016-12-30 2019-11-22 深圳市华星光电技术有限公司 扫描驱动电路及显示装置
CN106531109A (zh) * 2016-12-30 2017-03-22 深圳市华星光电技术有限公司 一种goa电路以及液晶显示器
CN106601205B (zh) * 2016-12-30 2018-08-14 深圳市华星光电技术有限公司 栅极驱动电路以及液晶显示装置
WO2018163897A1 (ja) * 2017-03-06 2018-09-13 シャープ株式会社 走査信号線駆動回路およびそれを備える表示装置
CN107039016B (zh) * 2017-06-07 2019-08-13 深圳市华星光电技术有限公司 Goa驱动电路及液晶显示器
CN107221295B (zh) * 2017-06-27 2019-04-05 南京中电熊猫平板显示科技有限公司 栅极扫描驱动电路及液晶显示装置
CN107146589A (zh) * 2017-07-04 2017-09-08 深圳市华星光电技术有限公司 Goa电路及液晶显示装置
US10460671B2 (en) * 2017-07-04 2019-10-29 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Lltd Scanning driving circuit and display apparatus
US10475390B2 (en) * 2017-07-12 2019-11-12 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd Scanning driving circuit and display apparatus
US10386663B2 (en) * 2017-08-14 2019-08-20 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. GOA circuit and liquid crystal display device
CN107507591B (zh) * 2017-09-04 2019-03-15 深圳市华星光电半导体显示技术有限公司 一种扫描驱动电路以及液晶显示器
US10599242B2 (en) * 2017-10-31 2020-03-24 Wuhan China Star Optoelectronics Technology Co., Ltd. Single-type GOA circuit and display apparatus
CN107705768B (zh) * 2017-11-15 2019-07-02 深圳市华星光电半导体显示技术有限公司 Goa电路
CN107993627A (zh) * 2017-12-25 2018-05-04 深圳市华星光电技术有限公司 一种goa电路
CN108363248B (zh) * 2018-03-08 2020-02-07 惠科股份有限公司 显示面板及其降低电容负载的方法
CN108492789A (zh) * 2018-03-13 2018-09-04 深圳市华星光电半导体显示技术有限公司 一种阵列基板行驱动单元、电路以及液晶显示面板
CN109616068A (zh) * 2019-01-04 2019-04-12 深圳市华星光电半导体显示技术有限公司 Goa扫描电路和液晶显示装置
CN113299334B (zh) * 2021-06-29 2023-10-20 上海中航光电子有限公司 一种移位寄存电路及显示装置
TWI776682B (zh) * 2021-09-17 2022-09-01 友達光電股份有限公司 閘極驅動電路

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005017912A (ja) * 2003-06-27 2005-01-20 Sanyo Electric Co Ltd 表示装置
JP4565815B2 (ja) * 2003-06-27 2010-10-20 三洋電機株式会社 表示装置
JP2005017963A (ja) * 2003-06-30 2005-01-20 Sanyo Electric Co Ltd 表示装置
US7667682B2 (en) * 2004-11-25 2010-02-23 Sanyo Electric Co., Ltd. Display
US7936332B2 (en) * 2006-06-21 2011-05-03 Samsung Electronics Co., Ltd. Gate driving circuit having reduced ripple effect and display apparatus having the same
KR101512336B1 (ko) * 2008-12-29 2015-04-15 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
TWI404332B (zh) * 2009-12-11 2013-08-01 Au Optronics Corp 移位暫存器電路
US8537094B2 (en) * 2010-03-24 2013-09-17 Au Optronics Corporation Shift register with low power consumption and liquid crystal display having the same
KR101773136B1 (ko) 2010-12-24 2017-08-31 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
TWI425473B (zh) * 2011-12-29 2014-02-01 Au Optronics Corp 閘極驅動電路
KR102022698B1 (ko) * 2012-05-31 2019-11-05 삼성디스플레이 주식회사 표시 패널
KR102007906B1 (ko) * 2012-09-28 2019-08-07 삼성디스플레이 주식회사 표시 패널
TWI511459B (zh) 2012-10-11 2015-12-01 Au Optronics Corp 可防止漏電之閘極驅動電路
CN102982777B (zh) 2012-12-07 2015-10-07 京东方科技集团股份有限公司 显示装置的栅极驱动电路
KR102028992B1 (ko) * 2013-06-27 2019-10-07 엘지디스플레이 주식회사 쉬프트 레지스터
CN103426414B (zh) 2013-07-16 2015-12-09 北京京东方光电科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN103680388B (zh) * 2013-12-26 2015-11-11 深圳市华星光电技术有限公司 用于平板显示的可修复的goa电路及显示装置
CN104036738B (zh) 2014-03-27 2016-06-01 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
CN103928007B (zh) * 2014-04-21 2016-01-20 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置
CN104008742B (zh) 2014-05-20 2016-06-29 深圳市华星光电技术有限公司 一种扫描驱动电路及一种液晶显示装置
CN104008741A (zh) * 2014-05-20 2014-08-27 深圳市华星光电技术有限公司 一种扫描驱动电路及液晶显示装置

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